KR102050016B1 - 이미지 센서용 흡수 강화 구조체를 형성하는 방법 - Google Patents

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Abstract

일부 실시예에서, 본 개시는 흡수 강화 구조체의 형성으로부터 생기는 결정질 결함을 감소시키는, 집적 칩 이미지 센서를 위한 흡수 강화 구조체를 형성하는 방법에 관한 것이다. 방법은 기판의 제1 면 위에 패턴화된 마스킹 층을 형성함으로써 수행될 수 있다. 건식 에칭 프로세스는 패턴화된 마스킹 층에 따라 기판의 제1 면 상에 수행되어 주기적인 패턴 내에서 기판의 제1 면을 따라 배열된 복수 개의 중간 돌출부를 형성한다. 습식 에칭 프로세스는 복수 개의 중간 돌출부 상에 수행되어 복수 개의 돌출부를 형성한다. 하나 이상의 흡수 강화 층이 복수 개의 돌출부 위에 그리고 그들 사이에 형성된다. 습식 에칭 프로세스는 흡수 강화 층의 성능에 부정적인 영향을 줄 수 있는 중간 돌출부의 손상된 영역을 제거한다.

Description

이미지 센서용 흡수 강화 구조체를 형성하는 방법{METHOD OF FORMING ABSORPTION ENHANCEMENT STRUCTURE FOR IMAGE SENSOR}
본 발명은 이미지 센서용 흡수 강화 구조체를 형성하는 방법에 관한 것이다.
이미지 센서를 갖는 집적 회로(IC)는, 예컨대 카메라 및 셀 폰과 같은 광범위한 현대 전자 디바이스에 사용되고 있다. 최근, 상보적 금속 산화물 반도체(CMOS; complementary metal-oxide semiconductor) 이미지 센서는 전하 결합 디바이스(CCD; charge-coupled device) 이미지 센서를 주로 대체하여 널리 사용되기 시작했다. CCD 이미지 센서에 비해, CMOS 이미지 센서는 낮은 전력 소비, 작은 크기, 빠른 데이터 처리, 직접적인 데이터 출력, 및 낮은 제조 비용으로 인해 점점 더 선호되고 있다. 일부 유형의 CMOS 이미지 센서는 전면 조명(FSI; front-side illuminated) 이미지 센서와 후면 조명(BSI; back-side illuminated) 이미지 센서를 포함한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피쳐들은 실척으로 도시되지 않는다는 점이 유념된다. 사실상, 다양한 특징부들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 집적 칩 내의 이미지 센서의 양자 효율을 향상시키도록 구성된 흡수 강화 구조체를 포함하는 이미지 센서 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2a 내지 도 2c는 흡수 강화 구조체를 포함하는 이미지 센서 집적 칩의 일부 추가 실시예를 예시한다.
도 3은 흡수 강화 구조체를 포함하는 배면 CMOS 이미지 센서(BSI-CIS)의 일부 실시예의 단면도를 예시한다.
도 4 내지 도 8은 이미지 센서 집적 칩의 흡수 강화 구조체를 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 9는 이미지 센서 집적 칩의 흡수 강화 구조체를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 10 내지 도 18은 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 19는 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 20 내지 도 26은 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 대안적인 방법의 일부 실시예의 단면도를 예시한다.
도 27은 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 대안적인 방법의 일부 실시예의 흐름도를 예시한다.
이하의 개시는 제공된 주제의 상이한 피쳐들을 실행하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 배열의 특정한 예가 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예를 포함할 수 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확화를 위한 것이고 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 여러 배향들을 포괄하기 위한 것이다. 장치는 달리 배향(예컨대, 90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다.
CMOS 이미지 센서(CIS)는 통상적으로 반도체 기판 내에 배열된 이미지 감지 요소를 각각 갖는 픽셀 영역의 어레이를 포함한다. 컬러 필터가 이미지 감지 요소 위에 배열되어 CIS 내의 다른 이미지 감지 요소에 제공된 입사광을 필터링하도록 구성된다. 광을 수신하면, 이미지 감지 요소는 수신된 광에 대응하는 전기 신호를 생성하도록 구성된다. 이미지 감지 소자로부터의 전기 신호는 신호 처리 유닛에 의해 처리되어 CIS에 의해 캡쳐된 이미지를 결정할 수 있다.
양자 효율(QE; Quantum efficiency)은 픽셀 영역 내의 이미지 감지 요소에 의해 생성된 전기 신호에 기여하는 광자의 갯수 대 픽셀 영역에 입사되는 광자의 갯수의 비율이다. CIS의 QE는 온-칩 흡수 강화 구조체에 의해 향상될 수 있다는 것을 알게 되었다. 예컨대, 기판의 표면을 따라 배열된 돌출부를 포함하는 흡수 강화 구조체는 입사 복사선의 반사를 감소시킴으로써 흡수를 증가시킬 수 있다. 그러한 돌출부는 통상적으로 건식 에칭 프로세스를 이용하여 형성된다. 그러나, 돌출부를 형성하기 위해 사용되는 건식 에칭 프로세스는 돌출부의 외측 에지를 따라 플라즈마 손상을 초래할 수 있다. 플라즈마 손상은 암 전류(dark current) 및/또는 백색 픽셀 수의 증가를 야기할 수 있는 결함(예컨대, 격자 간극)을 기판의 결정질 구조에서 유발할 수 있다. 암전류 및/또는 백색 픽셀 수의 증가는 광이 이미지 감지 요소에 충돌하지 않을 때에 이미지 감지 요소 내에 전하가 축적되게 함으로써, CIS의 이미지 품질을 저하시킬 수 있는 주요 잡음원이 된다.
본 개시는 이미지 감지 요소를 갖는 기판 상에 흡수 강화 구조체를 형성하는 방법, 및 관련 장치에 관한 것이다. 방법은 흡수 강화 구조체의 제조 중에 기판에 의해 지속되는 플라즈마 손상으로 인한 결정질 결함을 감소시킨다. 일부 실시예에서, 방법은 기판의 제1 면 위에 패턴화된 마스킹 층을 형성함으로써 수행될 수 있다. 건식 에칭 프로세스는 패턴화된 마스킹 층에 따라 기판의 제1 면 상에 수행되어 주기적인 패턴 내에서 기판의 제1 면을 따라 배열된 복수 개의 중간 돌출부를 형성한다. 습식 에칭 프로세스는 복수 개의 중간 돌출부 상에 수행되어 복수 개의 돌출부를 형성한다. 이어서, 하나 이상의 흡수 강화 층이 복수 개의 돌출부 위에 그리고 그들 사이에 형성된다. 습식 에칭 프로세스는 건식 에칭 프로세스에 의해 손상되고 기판 내의 이미지 감지 요소의 성능을 부정적인 영향을 미칠 수 있는 복수 개의 중간 돌출부의 영역을 제거한다.
도 1은 집적 칩 내의 이미지 감지 요소의 양자 효율(QE)을 향상시키도록 구성된 흡수 강화 구조체를 포함하는 이미지 센서 집적 칩(100)의 일부 실시예의 단면도를 예시한다.
이미지 센서 집적 칩(100)은 복수 개의 픽셀 영역(103a-103b)을 갖는 기판(102)을 포함한다. 복수 개의 픽셀 영역(103a-103b)은 입사 복사선(예컨대, 광자)을 전기 신호로 변환시키도록(즉, 입사 복사선으로부터 전자-홀 쌍을 생성시키도록) 구성된 이미지 감지 요소(104)를 각각 포함한다. 일부 실시예에서, 이미지 감지 요소(104)는 포토다이오드를 포함할 수 있다. 복수 개의 픽셀 영역(103a-103b) 중 인접한 픽셀 영역 사이의 위치에서 기판(102) 내에는 격리 구조체(106) (예컨대, 얕은 트렌치 격리 구조체, 깊은 트렌치 격리 구조체, 격리 임플란트 등)가 배열될 수 있다.
복수 개의 트랜지스터 디바이스(108)가 기판(102)의 제1 면(102a)을 따라 배열된다. BEOL(back-end-of-the-line) 금속화 스택이 또한 기판(102)의 제1 면(102a)을 따라 배열된다. BEOL 금속화 스택은 복수 개의 도전성 상호 접속 층(112)을 둘러싸는 유전체 구조체(110)를 포함한다. 유전체 구조체(110)는 복수 개의 적층된 레벨간 유전체(ILD; inter-level dielectric) 층을 포함한다. 복수 개의 도전성 상호 접속 층(112)은 복수 개의 트랜지스터 디바이스(108)에 전기적으로 연결되는 도전성 비아 및 도전성 와이어의 교번 층을 포함한다.
기판(102)의 제2 면(102b)은 주기적인 패턴으로 배열된 복수 개의 돌출부(114)를 형성하는 비평면형 표면을 포함한다. 복수 개의 돌출부(114)는 기판(102)의 제2 면(102b) 내의 리세스(116)에 의해 서로 측방향으로 분리된다. 일부 실시예에서, 복수 개의 돌출부(114)는 제1 측벽 각도(θ1) (또는 기울기)를 갖는 제1 세그먼트(115a) 및 제1 세그먼트(115a) 위에 놓이고 제1 측벽 각도(θ1)(또는 기울기)보다 큰 제2 측벽 각도(θ2)(또는 기울기)를 갖는 제2 세그먼트(115b)를 각각 포함하는 각형 측벽(115)을 포함할 수 있다. 일부 실시예에서, 제1 측벽 각도(θ1)는 대략 45°내지 대략 55°사이의 범위 내에 있을 수 있다. 일부 실시예에서, 제2 측벽 각도(θ2)는 대략 75°내지 대략 90°사이의 범위 내에 있을 수 있다.
하나 이상의 흡수 강화 층(118)은 복수 개의 돌출부(114) 위에 그리고 리세스(116) 내에 배열된다. 하나 이상의 흡수 강화 층(118) 중 하나는 비평면형 표면을 따라 기판(102)과 접촉하여 기판(102)에 의한 복사선의 흡수를 증가시키는(예컨대, 비평면형 표면으로부터의 복사선의 반사를 감소시킴으로써) 지형과의 계면을 갖는 흡수 강화 구조체(120)를 형성한다. 기판(102)에 의한 복사선 흡수의 증가는 이미지 감지 요소(104)의 양자 효율(QE)을 증가시키고, 이에 의해 이미지 센서 집적 칩(100)의 성능을 향상시킨다.
도 2a 내지 도 2c는 흡수 강화 구조체를 포함하는 이미지 센서 집적 칩의 일부 추가 실시예를 예시한다. 도 2a는 흡수 강화 구조체를 포함하는 이미지 센서 집적 칩의 단면도(200)를 예시한다. 도 2b는 도 2a의 이미지 센서 집적 칩의 평면도(224)를 예시하고, 도 2c는 도 2a의 이미지 센서 집적 칩의 입체도(228)를 예시한다.
단면도(200)에 도시된 바와 같이, 이미지 센서 집적 칩은 이미지 감지 요소(104)를 포함하는 픽셀 영역(103) 내에 주기적인 패턴으로 배열된 복수 개의 돌출부(204)를 갖는 기판(202)을 포함한다. 복수 개의 돌출부(204)는 제1 세그먼트(205a) 및 제1 세그먼트(205a) 위에 놓이는 제2 세그먼트(205b)를 갖는 측벽(205)을 포함한다. 제1 세그먼트(205a)는 복수 개의 돌출부(204)의 바닥을 따라 연장되는 평면(203)에 대해 측정된 제1 예각인 제1 측벽 각도(θ1)를 갖는 선형 표면(예컨대, 결정질 평면을 따른)을 갖는다. 제2 세그먼트(205b)는 평면(203)에 대해 측정된 제2 예각인 제2 측벽 각도(θ2)를 갖는다. 제2 측벽 각도(θ2)는 제1 측벽 각도(θ1)보다 크다. 일부 실시예에서, 복수 개의 돌출부(204)는 원뿔, 원뿔형 실린더, 또는 피라미드(예컨대, n면의 베이스를 갖고, n = 3, 4, 5, 6, ...)를 포함할 수 있다. 일부 실시예에서, 복수 개의 돌출부(204)는 돌출부(204)의 정점에서 만나는 측벽을 가질 수 있다.
복수 개의 돌출부(204)는 측벽(205)에 의해 획정된 리세스(206)에 의해 서로 분리되어 있다. 일부 실시예에서, 복수 개의 돌출부(204) 중 인접한 돌출부의 측벽(205)은 리세스(206)들 중 각각의 리세스 내의 최하점에서 교차할 수 있다. 다른 실시예에서, 리세스(206)는 측벽(205) 사이에 배열된 바닥면(208)을 각각 가질 수 있다. 바닥면(208)은 측벽(205)의 제1 세그먼트(205a)의 실질적으로 선형 표면에 직접 연결되는 실질적으로 평탄한 표면 또는 곡선형 표면을 포함할 수 있다. 일부 실시예에서, 바닥면(208)은 대략 0 nm 내지 대략 25 nm 사이의 범위 내에 있는 폭(w)을 가질 수 있다. 다른 실시예에서, 바닥면(208)은 대략 0 nm 내지 대략 15 nm 사이의 범위 내에 있는 폭(w)을 가질 수 있다. 바닥면(208)의 크기가 감소함에 따라, 입사 복사선(201a-201b)의 반사는 전자기 스펙트럼의 가시 영역 및 근적외선(NIR; near infrared) 영역의 복사선에 대해 감소한다는 것을 알았다.
복수 개의 돌출부(204)는 (돌출부의 최대 치수를 따라 측정된) 높이(210)와 폭(212)을 갖는다. 일부 실시예에서, 높이(210)와 폭(212) 사이의 종횡비는 대략 1 내지 대략 1.25의 범위(즉, 1 ≤ 높이/너비 ≤1.25) 내에 있다. 다른 실시예에서, 종횡비는 대략 1 내지 대략 1.2의 범위 내에 있을 수 있다. 일부 실시예에서, 높이(210)는 대략 400 nm 내지 대략 600 nm의 범위 내에 있을 수 있고 폭(212)은 대략 400 nm 내지 대략 500 nm의 범위 내에 있을 수 있다. 다른 실시예에서, 높이(210)와 폭(212)은 400 nm 미만일 수 있다.
하나 이상의 흡수 강화 층(222)은 복수 개의 돌출부(204) 위에 그리고 리세스(206) 내에 배열된다. 일부 실시예에서, 하나 이상의 흡수 강화 층(222)은 유전체 재료(예컨대, SiO2)를 포함할 수 있다. 다른 실시예에서, 하나 이상의 흡수 강화 층(222)은 반도체 재료와 같은 상이한 재료를 포함할 수 있다. 하나 이상의 흡수 강화 층(222)은 이미지 감지 요소(104)에 의한 복사선의 흡수를 증가시키도록 구성된 지형을 갖는 계면을 포함하는 흡수 강화 구조체(223)를 형성한다.
일부 실시예에서, 흡수 강화 구조체(223)는 기판(102)으로부터의 복사선의 낮은 반사(예컨대, 대략 500 nm 내지 대략 700 nm의 파장을 갖는 복사선에 대해 대략 5% 이하의 반사)를 제공함으로써 복사선의 흡수를 증가시키도록 구성된다. 예컨대, 임계각보다 큰 입사각(α1)을 갖는 입사 복사선(201a)의 경우, 각형 측벽(205)은 입사 복사선(201a)을 리세스(206) 내측으로 반사하도록 작용할 수 있고, 리세스 내측에서 입사 복사선(201a)은 이후에 기판(102)으로 흡수될 수 있다. 각형 측벽(205)은 또한 하나 이상의 흡수 강화 층(222)의 상부면에 대해 가파른 각도를 갖는 입사 복사선(201b)에 대해 입사각(α2)을 감소시키도록 작용하여, 입사 복사선(201b)이 기판(102)으로부터 반사되는 것을 방지할 수 있다.
평면도(224)에 도시된 바와 같이, 복수 개의 돌출부(204)는 행 및 열로 픽셀 영역(103) 내에 배열된다. 일부 실시예에서, 픽셀 영역(103)은 대략 0.9 ㎛ 내지 대략 2.2 ㎛의 범위 내에 있는 크기(226)를 가질 수 있다. 다양한 실시예에서, 픽셀 영역(103)은 상이한 갯수의 행 및 열의 돌출부(204)를 포함할 수 있다. 일부 실시예에서, 픽셀 영역(103)은 4 행 및 4 열의 돌출부(204)를 포함할 수 있으므로, 픽셀 영역(103)은 4 × 4 어레이의 돌출부(204)를 포함한다. 4 × 4 어레이의 돌출부(204)는 전자기 스펙트럼의 가시 영역 내의 전자기 복사선(예컨대, 대략 400 nm 내지 대략 700 nm의 파장을 갖는 전자기 복사선)과 전자기 스펙트럼의 근적외선(NIR) 영역 내의 전자기 복사선(예컨대, 대략 700 nm 내지 대략 2000 nm 사이의 파장을 갖는 전자기 복사선) 사이의 균형잡힌 QE를 픽셀 영역(103) 내의 이미지 감지 요소에 제공한다는 것을 알았다. 예컨대, 4 × 4 어레이의 돌출부(204)는 녹색 광에 대해 대략 71%의 QE 및 대략 850 ㎚의 NIR 복사선에 대해 대략 34%의 QE를 제공할 수 있다.
단면도(200)를 다시 참조하면, 복수 개의 돌출부(204)는 픽셀 영역(103)의 대향 측면 상에 배열된 릿지(216)에 의해 경계 설정된다. 릿지(216)는 복수 개의 상이한 기울기 및 실질적으로 평탄한 상부면(218)을 갖는 측벽을 포함한다. 릿지(216)는 비-제로 거리(220)만큼 복수 개의 돌출부(204) 위에서 연장되는 높이를 갖는다. 일부 실시예에서, 릿지(216)는 복수 개의 돌출부(204)보다 큰 대략 5% 내지 대략 15%의 범위 내에 있는 높이를 가질 수 있다. 예컨대, 릿지(216)는 대략 500 nm 내지 대략 600 nm의 범위 내에 있는 높이를 가질 수 있다.
평면도(224)에 도시된 바와 같이, 릿지(216)는 픽셀 영역(103)의 외연부 둘레에서 연속적으로 연장되므로, 릿지(216)는 픽셀 영역(103)을 둘러싸고 픽셀 영역(103)을 인접한 픽셀 영역으로부터 완전히 분리시킨다.
도 3은 흡수 강화 구조체를 포함하는 배면 조명 CMOS 이미지 센서(BSI-CIS) 집적 칩(300)의 일부 실시예의 단면도를 예시한다.
BSI-CIS 집적 칩(300)은 기판(302)의 전면(302f)을 따라 배열된 복수 개의 트랜지스터 게이트 구조체(304)를 포함한다. 일부 실시예에서, 복수 개의 트랜지스터 게이트 구조체(304)는 트랜스퍼 트랜지스터, 소스 팔로워 트랜지스터, 행 선택 트랜지스터, 및/또는 리셋 트랜지스터에 대응할 수 있다. 복수 개의 트랜지스터 게이트 구조체(304)는 기판(302)의 전면(302f)을 따라 배치된 게이트 유전체 층(304d) 및 게이트 유전체 층(304d) 상에 배열된 게이트 전극(304e)을 갖는다. 일부 실시예에서, 측벽 스페이서(304s)가 게이트 전극(304e)의 대향 측부 상에 배열된다.
일부 실시예에서, 트랜스퍼 트랜지스터에 대응하는 트랜지스터 게이트 구조체(304)는 포토다이오드(306)와 플로팅 확산 웰(308) 사이에 측방향으로 배열된다. 그러한 실시예에서, 포토다이오드(306)는 제1 도핑 유형(예컨대, n형 도핑)을 갖는 기판(302) 내의 제1 영역(305) 및 제1 도핑 유형과 상이한 제2 도핑 유형(예컨대, P형 도핑)을 갖는 기판(302) 내의 인접한 제2 영역(307)을 포함할 수 있다. 트래니스터 게이트 구조체(304)는 포토다이오드(306)로부터 플로팅 확산 웰(308)까지 전하의 전달을 제어하도록 구성된다. 전하 레벨이 플로팅 확산 웰(308) 내에서 충분히 높으면, 소스 팔로워 트랜지스터(도시 생략)가 활성화되고 어드레싱을 위해 사용되는 행 선택 트랜지스터(도시 생략)의 작동에 따라 전하가 선택적으로 출력된다. 리셋 트랜지스터(도시 생략)는 노출 주기들 사이에 포토다이오드(306)를 리셋하도록 구성된다.
유전체 구조체(110)는 기판(302)의 전면(302f)을 따라 배열된다. 유전체 구조체(110)는 복수 개의 적층된 레벨간 유전체(ILD) 층을 포함할 수 있다. 다양한 실시예에서, 복수 개의 적층된 레벨간 유전체(ILD) 층은 산화물(예컨대, SiO2, SiCO 등), 플루오로실리케이트 유리, 인산염 유리(예컨대, 보로포스페이트 실리케이트 유리) 등 중 하나 이상을 포함할 수 있다. 유전체 구조(110)는 트랜지스터 게이트 구조체(304)에 전기적으로 연결된 복수 개의 도전성 상호 접속 층(112)을 둘러싼다. 일부 실시예에서, 복수 개의 도전성 상호 접속 층(112)은, 예컨대 구리, 알루미늄, 텅스텐, 및 탄소 나노 튜브 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 유전체 구조체(110)는 BSI-CIS 집적 칩(300)에 구조적 지지를 제공하도록 구성된 캐리어 기판(310)에 연결된다. 일부 실시예에서, 캐리어 기판(310)은 실리콘을 포함할 수 있다.
픽셀 영역(103a-103c)은 복수 개의 격리 구조체에 의해 서로 측방향으로 분리된다. 일부 실시예에서, 복수 개의 격리 구조체는 기판(302)의 전면(302f)에 있는 트렌치 내에 배열된 하나 이상의 유전체 재료(예컨대, SiO2)를 포함하는 복수 개의 얕은 트렌치 격리(STI; shallow trench isolation) 구조체(312)를 포함할 수 있다. 일부 실시예에서, 복수 개의 격리 구조체는 기판(302)의 후면(302b)에 있는 트렌치 내에 배열된 하나 이상의 유전체 재료(예컨대, SiO2)를 포함하는 복수 개의 후면 깊은 트렌치 격리(BDTI; back-side deep trench isolation) 구조체(314)를 포함할 수 있다. 일부 실시예에서, 복수 개의 BDTI 구조(314)는 픽셀 영역(103a-103c) 중 인접한 픽셀 영역들 사이에서 기판(302)의 후면(302b)을 따라[예컨대, 돌출부(204)보다 큰 높이를 갖는, 도 2a에 도시된 릿지(216)를 따라] 평탄한 표면 내에 배열될 수 있다. 일부 실시예에서, 복수 개의 BDTI 구조체(314)는 복수 개의 STI 구조체(312) 중 하나의 STI 구조체의 폭보다 작은 폭을 각각 가질 수 있다. 일부 실시예에서, 복수 개의 격리 구조체는 접합 격리에 의해 인접한 픽셀 영역(103a-103c) 사이에 추가의 격리를 제공하는 하나 이상의 도핑 유형을 갖는 깊은-웰 영역(316) 및/또는 셀-웰 영역(318)을 포함할 수 있다. 깊은-웰 영역(316)은 STI 구조체(312) 및/또는 BDTI 구조체(314)와 측방향으로 정렬된 위치에서 기판(302) 내에 배열된다. 셀-웰 영역(318)은 깊은-웰 영역(316)과 STI 구조체(312) 사이의 위치에서 수직 방향으로 기판(302) 내에 배열된다.
기판(302)의 후면(302b)은 복수 개의 돌출부(204)를 포함하는 비평면형 표면을 갖는다. 하나 이상의 흡수 강화 층(320)은 기판(302)의 비평면형 후면(302b)을 따라 배열된다. 하나 이상의 흡수 강화 층(320)은 포토다이오드(306)에 의한 복사선의 흡수를 향상시키도록 구성된 흡수 강화 구조체(321) 내에 포함된다. 일부 실시예에서, 하나 이상의 흡수 강화 층(320)은 반사 방지 코팅(320a) 및 반사 방지 코팅(320a)에 의해 기판(302)의 후면(302b)으로부터 분리된 유전체 층(320b)을 포함할 수 있다. 일부 실시예에서, 반사 방지 코팅(320a)은 고유전율(high-k) 유전체 재료(예컨대, 하프늄 산화물, 니켈 산화물, 지르코늄 산화물 등)를 포함할 수 있다. 일부 실시예에서, 유전체 층(320b)은 산화물(예컨대, SiO2)을 포함할 수 있다.
일부 실시예에서, 흡수 강화 구조체(321)는 나노 구조체를 포함할 수 있다. 예컨대, 일부 실시예에서, 흡수 강화 구조체(321)는 실리콘 나노-필라 어레이(Si-NPA; silicon nano-pillar array)를 포함할 수 있다. 그러한 실시예에서, 기판(302)은 결정질 실리콘 벌트 위에 배열되고 복수 개의 돌출부(204)를 포함하는 다공성 실리콘 층(도시 생략)을 포함할 수 있다. 간접 밴드갭 반도체인 결정질 실리콘과 달리, Si-NPA는 (Si-NPA의 실리콘 나노 결정에서 캐리어의 양자 구속 효과로 인해) 광자를 직접 흡수할 수 있음으로써, 기판(302)에 의한 복사선의 흡수를 증가시킬 수 있다. 다른 실시예에서, 흡수 강화 구조체(321)는, 광자 에너지 밴드 외측에서 광자의 투과를 차단하면서, 특정 광자 에너지 밴드 내에서 광자를 선택적으로 투과하도록 구성된 2 차원 광자 결정을 포함할 수 있다. 2차원 광자 결정은 광자를 기판(302)으로 투과하고 재방출된 광자를 차단함으로써, 기판(302) 내에 재방출된 광자를 효과적으로 포획하는 데에 사용될 수 있다. 포획된 재방출된 광자는 이후에 기판(302)에 의해 재흡수되고, 이는 기판(302)에 의한 흡수를 증가시킨다.
일부 실시예에서, 유전체 평탄화 구조체(322)는 하나 이상의 흡수 강화 층(320) 위에 배열될 수 있다. 유전체 평탄화 구조체(322)는 실질적으로 평면형 상부면(322u)을 갖는다. 다양한 실시예에서, 유전체 평탄화 구조체(322)는 하나 이상의 적층된 유전체 층(322a-322b)을 포함할 수 있다. 예컨대, 일부 실시예에서, 유전체 평탄화 구조체(322)는 제1 재료를 포함하는 제1 유전체 층(322a) 및 제1 유전체 층(322a) 상에 적층되고 제2 재료를 포함하는 제2 유전체 층(322b)을 포함할 수 있다. 일부 실시예에서, 제1 재료 및/또는 제2 재료는, 예컨대 산화물(예컨대, SiO2) 또는 질화물을 포함할 수 있다.
격자 구조체(324)가 유전체 평탄화 구조체(322) 위에 배치된다. 격자 구조체(324)는 픽셀 영역(103a-103c) 위에 놓이는 개구를 획정하는 측벽을 포함한다. 다양한 실시예에서, 격자 구조체(324)는 금속(예컨대, 알루미늄, 코발트, 구리, 은, 금, 텅스텐 등) 및/또는 유전체 재료(예컨대, SiO2, SiN 등)를 포함할 수 있다. 복수 개의 컬러 필터(326a-326c)가 격자 구조체(324)의 개구들 내에 배열된다. 복수 개의 컬러 필터(326a-326c)는 특정 파장의 입사 복사선을 투과하도록 각각 구성된다. 예컨대, 제1 컬러 필터(326a)는 제1 범위(예컨대, 녹색광에 대응) 내의 파장을 갖는 복사선을 투과할 수 있고, 제2 컬러 필터(326b)는 제2 범위와 상이한 제2 범위(예컨대, 적색광에 대응) 내의 파장을 갖는 복사선을 투과할 수 있다. 복수 개의 마이크로 렌즈(328)가 복수 개의 컬러 필터(326a-326c) 위에 배열된다. 복수 개의 마이크로 렌즈(328)의 각각의 마이크로 렌즈는 컬러 필터(326a-326c)와 측방향으로 정렬되고 픽셀 영역(103a-103c) 위에 놓인다. 복수 개의 마이크로 렌즈(328)는 입사 복사선(예컨대, 광)을 픽셀 영역(103a-103c)을 향해 포커싱하도록 구성된다.
도 4 내지 도 9는 이미지 센서 집적 칩의 흡수 강화 구조체를 형성하는 방법의 일부 실시예의 단면도를 예시한다. 도 4 내지 도 9에 도시된 단면도는 이미지 센서 집적 칩을 위한 흡수 강화 구조체를 형성하는 방법을 참조하여 기술되었지만, 도면에 도시된 구조체는 형성 방법으로 제한되지 않고 오히려 방법과 별개로 분리될 수 있다는 것이 인지될 것이다.
도 4의 단면도(400)에 예시된 바와 같이, 기판(402)이 제공된다. 기판(402)은 제1 면(402a)과 제2 면(402b)을 포함한다. 기판(402)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 본체(예컨대, 실리콘, SiGe, SOI 등) 뿐만 아니라 그와 관련된 임의의 다른 유형의 반도체 및/또는 에피택셜 층일 수 있다. 일부 실시예에서, 기판(402)은 베이스 기판(404)과 에피택셜 층(406)을 포함할 수 있다. 일부 실시예에서, 베이스 기판(404) 및/또는 에피택셜 층(406)은 실리콘을 포함할 수 있다. 대안적으로, 베이스 기판(404) 및/또는 에피택셜 층(406)은 실리콘 게르마늄, 갈륨 비화물, 또는 다른 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(402)은 에피택셜 층을 갖지 않을 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 패턴화된 마스킹 층(502)이 기판(402)의 제1 면(402a) 위에 형성된다. 패턴화된 마스킹 층(502)은 기판(402) 위에 주기적인 패턴으로 배열되는 개구(504)를 획정하는 측벽을 포함한다. 일부 실시예에서, 패턴화된 마스킹 층(502)은 기판(402) 위에 감광성 재료(예컨대, 포지티브 또는 네가티브 포토레지스트)의 층을 증착시킴으로써 형성될 수 있다. 감광성 재료의 층은 포토마스크(506)에 따라 전자기 복사선(508)에 선택적으로 노광된다. 전자기 복사선(508)은 가용성 영역을 획정하기 위해 감광성 재료 내의 노광된 영역의 용해도를 변경한다. 이어서, 감광성 재료가 현상되어 가용성 영역을 제거함으로써 감광성 재료 내에 개구(504)를 형성한다.
도 6a의 단면도(600)에 도시된 바와 같이, 건식 에칭 프로세스가 패턴화된 마스킹 층(도 5의 502)에 따라 기판(402)의 제1 면(402a) 상에 수행된다. 건식 에칭 프로세스는 기판(402)의 마스킹되지 않은 영역을 건식 에칭제(602)에 노출시킴으로써 수행된다. 건식 에칭제(602)는 마스킹되지 않은 영역에서 기판(402)의 부분을 제거하여 기판(402)으로부터 외측으로 연장되는 복수 개의 중간 돌출부(604) 사이에 배열되는 복수 개의 리세스를 형성한다. 일부 실시예에서, 복수 개의 중간 돌출부(604)는 하나 이상의 각형 측벽(605)을 갖는 테이퍼형 돌출부를 포함한다. 각형 측벽(605)은 제1 기울기를 갖는 제1 세그먼트(605a) 및 제1 세그먼트(605a) 위에 놓이고 제1 기울기보다 작은 제2 기울기를 갖는 제2 세그먼트(605b)를 각각 포함한다. 일부 실시예에서, 복수 개의 중간 돌출부(604)는 실질적으로 수평 바닥면을 포함하는 바닥면(606)에 의해 제2 중간 돌출부(604b)로부터 분리된 제1 중간 돌출부(604a)를 포함할 수 있다. 일부 실시예에서, 제1 세그먼트(605a)는 바닥면(606)에 직접 연결되고 바닥면(606)을 따라 연장되는 평면에 대해 55°보다 큰 예각(α1)을 형성하는 측벽을 가질 수 있다.
일부 실시예에서, 건식 에칭 프로세스는 플라즈마 에칭 프로세스를 포함할 수 있다. 예컨대, 플라즈마 에칭 프로세스는 유도 결합 플라즈마(ICP; inductively coupled plasma) 에칭 프로세스 또는 용량성 결합 플라즈마(CCP; capacitively coupled plasma) 에칭 프로세스와 같은 결합 플라즈마 에칭 프로세스를 포함할 수 있다. 다른 실시예에서, 건식 에칭 프로세스는 스퍼터 에칭 프로세스, 이온 밀링 프로세스, 또는 반응성 이온 에칭(RIE; reactive ion etching) 프로세스를 포함할 수 있다. 일부 실시예에서, 건식 에칭제(602)는 불소 종(예컨대, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학 물질을 가질 수 있다. 건식 에칭 프로세스는 복수 개의 중간 돌출부(604)의 외부면을 따라 배열되는 손상된 영역(608)을 초래할 수 있다. 손상된 영역(608)은 결과적인 이미지 센서 집적 칩의 성능에 부정적인 영향을 줄 수 있는 결함(예컨대, 격자 간극 및/또는 공극)을 기판(402)의 결정질 격자 내에 포함한다.
흡수 강화 구조체가 실리콘 나노-필라 어레이(Si-NPA)를 포함하는 일부 실시예에서, 건식 에칭 프로세스 이전에 기판(402)의 제1 면(402a)을 따라 다공성 실리콘 층(도시 생략)이 형성될 수 있다. 일부 실시예에서, 다공성 실리콘 층은 기판(402)의 제1 면(402a)을 하이드로플루오르산에 노출시킴으로써 형성될 수 있다. 일부 실시예에서, 다공성 실리콘 층은 기판(402)의 제1 면(402a)을 하이드로플루오르산, 질산, 및 물을 포함하는 스테인 에칭 프로세스(stain etching process)에 노출시킴으로써 형성될 수 있다.
일부 실시예에서, 건식 에칭제(602)는 기판(402) 위에서 마스킹 층(도 5의 502)을 제거할 수 있다. 다른 실시예(도시 생략)에서, 패턴화된 마스킹 층(도 5의 502)은 건식 에칭 프로세스 후에 그리고 습식 에칭제(도 6b에 도시됨)에 기판(402)을 노출하기 전에 수행되는 플라즈마 스트리핑/애싱 프로세스에 의해 제거될 수 있다. 또 다른 실시예(도시 생략)에서, 패턴화된 마스킹 층(도 5의 502)은 기판(402)을 습식 에칭제(도 6b에 도시됨)에 노출시키는 동안에 적소에 유지되고, 이후에 습식 에칭 프로세스 동안 또는 그 후에 제거될 수 있다.
도 6b의 단면도(610)에 도시된 바와 같이, 습식 에칭 프로세스는 건식 에칭 프로세스가 완료된 후에 기판(402)의 제1 면(402a) 상에 수행된다. 습식 에칭 프로세스는 기판(402)의 제1 면(402a)을 습식 에칭제(612)에 노출시킴으로써 수행된다. 습식 에칭제(612)는 복수 개의 중간 돌출부(도 6a의 604) 중 손상된 영역(도 6a의 608)을 제거한다. 습식 에칭 프로세스는 또한 복수 개의 중간 돌출부(604)의 프로파일을 변경하여 제1 기울기를 갖는 제1 세그먼트(115a) 및 제1 세그먼트(115a) 위에 놓이고 제1 기울기보다 큰 제2 기울기를 갖는 제2 세그먼트(115b)를 포함하는 측벽(115)을 각각 갖는 복수 개의 돌출부(114)를 형성한다. 일부 실시예에서, 제1 세그먼트(115a)는 대략 45° 내지 대략 55°의 범위 내의 측벽 각도(θ1)를 가질 수 있다.
일부 실시예에서, 습식 에칭제(612)는 테트라메틸암모늄 하이드록사이드(TMAH)를 포함할 수 있다. 다른 실시예에서, 습식 에칭제(612)는 수산화칼륨(KOH) 또는 유사한 에칭제를 포함할 수 있다. 습식 에칭제(612)는 돌출부(114) 사이에 배열된 리세스(116)의 깊이를 제1 깊이(d1)(도 6a에 도시됨)로부터 더 큰 제2 깊이(d2)(d2>d1)로 증가시킬 수 있다.
습식 에칭제(612)는 또한 바닥면(606)의 폭을 제1 폭(w1)(도 6a에 도시됨)으로부터 제1 폭(w1)보다 작은 제2 폭(w2)으로 감소시킬 수 있다. 일부 실시예에서, 습식 에칭제(612)는 바닥면을 실질적으로 수평면으로부터 곡선면으로 변경시킨다. 바닥면(606)의 폭을 감소시키는 것은 도 6a에 도시된 구조체(습식 에칭 프로세스가 아니라 건식 에칭 프로세스에 의해 형성된)와 비교하여 대략 3% 내지 대략 5%만큼 기판(402)으로부터의 복사선의 반사를 감소시킨다. 이는 평탄한 제1 표면을 갖는 기판에 대해 대략 58% 내지 대략 60%의 반사 감소에 대응한다.
도 7의 단면도(700)에 도시된 바와 같이, 하나 이상의 흡수 강화 층(702)이 복수 개의 돌출부(114) 위에 그리고 그 사이에 형성된다. 다양한 실시예에서, 하나 이상의 흡수 강화 층(702)은 유전체 재료(예컨대, 실리콘 산화물, TEOS 등)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 흡수 강화 층(702)은 반사 방지 코팅(320a) 및 반사 방지 코팅(320a)에 의해 복수 개의 돌출부(114)로부터 분리된 유전체 층(704)을 포함할 수 있다. 일부 실시예에서, 반사 방지 코팅(320a)은 고유전율 재료를 포함할 수 있고 유전체 층(704)은 산화물을 포함할 수 있다. 하나 이상의 흡수 강화 층(702)은 돌출부(114) 위에 배열되고 서로 교차하는 복수 개의 곡석형 표면을 갖는 상부면(702u)을 포함할 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 평탄화 프로세스(예컨대, 화학 기계적 평탄화 프로세스)가 하나 이상의 흡수 강화 층(320)을 증착한 후에 수행될 수 있다. 평탄화 프로세스는 하나 이상의 흡수 강화 층(320)의 상부면을 따라 실질적으로 평면형 표면(320u)을 형성한다. 실질적으로 평면형 표면(320u)은 기판(402)의 반대쪽에 있다.
도 9는 이미지 센서 집적 칩의 흡수 강화 구조체를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
개시된 방법들(예컨대, 방법 900, 1900, 및 2700)은 본 명세서에서 일련의 행위들 또는 이벤트들로서 예시되고 설명되었지만, 그러한 행위들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 것이 이해될 것이다. 예컨대, 일부 행위는 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명된 것 이외의 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 게다가, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 실행하기 위해 도시된 모든 행위가 요구되지 않을 수 있다. 또한, 본 명세서에 도시된 하나 이상의 행위는 하나 이상의 별개의 행위 및/또는 단계에서 수행될 수 있다.
902에서, 기판이 제공된다. 도 4는 행위(902)에 대응하는 일부 실시예의 단면도(400)를 예시한다.
904에서, 패턴화된 마스킹 층이 기판의 제1 면 위에 형성된다. 도 5는 행위(904)에 대응하는 일부 실시예의 단면도(500)를 예시한다.
906에서, 패턴화된 마스킹 층에 따라 건식 에칭 프로세스가 수행되어 기판의 제1 면 내에 복수 개의 리세스 및/또는 중간 돌출부를 형성한다. 도 6a는 행위(906)에 대응하는 일부 실시예의 단면도(600)를 예시한다.
908에서, 패턴화된 마스킹 층은 일부 실시예에서 제거될 수 있다. 도 6b는 행위(908)에 대응하는 일부 실시예의 단면도(610)를 예시한다.
910에서, 건식 에칭 프로세스가 완료된 후에 기판의 제1 면 상에 습식 에칭 프로세스가 수행되어 복수 개의 중간 돌출부로부터 복수 개의 돌출부를 형성한다. 도 6b는 행위(910)에 대응하는 일부 실시예의 단면도(610)를 예시한다.
912에서, 하나 이상의 흡수 강화 층이 복수 개의 돌출부 위에 그리고 그들 사이에 형성된다. 일부 실시예에서, 하나 이상의 흡수 강화 층은 914에서 기판의 제1 면 위에 유전체 재료를 증착시킴으로써 형성될 수 있다. 이어서, 916에서, 평탄화 프로세스가 수행되어 하나 이상의 흡수 강화 층에 기판의 반대쪽에 있는 평면형 표면을 제공한다. 도 7 내지 도 8은 행위(912)에 대응하는 일부 실시예의 단면도(700 및 800)를 예시한다.
도 10 내지 도 18은 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 10의 단면도(1000)에 예시된 바와 같이, 기판(402)이 제공된다. 일부 실시예에서, 기판(402)은 베이스 기판(404)과 에피택셜 층(406)을 포함할 수 있다. 에피택셜 층(406)은 베이스 기판(404)과 접촉하는 전면(406f) 및 후면(406b)을 포함한다. 일부 그러한 실시예에서, 에피택셜 층(406) 및/또는 베이스 기판(404)은 실리콘 등의 반도체 재료를 포함할 수 있다. 다른 실시예에서, 기판(402)은 에피택셜 층을 포함하지 않을 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 패턴화된 마스킹 층(502)이 에피택셜 층(406)의 후면(402a)을 따라 형성된다. 패턴화된 마스킹 층(502)은 에피택셜 층(406) 위에 주기적인 패턴으로 배열되는 개구(504)를 획정하는 측벽을 포함한다.
도 12a의 단면도(1200)에 도시된 바와 같이, 건식 에칭 프로세스가 패턴화된 마스킹 층(도 11의 502)에 따라 에피택셜 층(406)의 후면(406b) 상에 수행된다. 건식 에칭 프로세스는 에피택셜 층(406)의 후면(406b)의 마스킹되지 않은 영역을 에피택셜 층(406)의 부분을 제거하는 건식 에칭제(602)에 노출시켜 에피택셜 층(406)의 후면을 따라 주기적인 패턴으로 배열되는 복수 개의 중간 돌출부(604)를 형성한다. 복수 개의 중간 돌출부(604)는 에피택셜 층(406)의 후면(406b) 내의 리세스에 의해 서로 측방향으로 분리된다. 일부 실시예에서, 복수 개의 중간 돌출부(604)는 도 6a와 관련하여 전술한 바와 같은 프로파일을 가질 수 있다. 건식 에칭 프로세스는 복수 개의 중간 돌출부(604)의 외부 에지를 따라 배열되는 손상된 영역(608)을 초래할 수 있다. 손상된 영역(608)은 에피택셜 층(406)의 결정질 격자 내에 결함(예컨대, 격자 간극 및/또는 공극)을 포함한다.
도 12b의 단면도(1202)에 도시된 바와 같이, 습식 에칭 프로세스는 건식 에칭 프로세스가 완료된 후에 에피택셜 층(406)의 후면(406b) 상에 수행된다. 습식 에칭 프로세스는 에피택셜 층(406)의 후면(406b)을 습식 에칭제(612; 예컨대, TMAH, KOH 등)에 노출시킨다. 습식 에칭제(612)는 에피택셜 층(406)의 후면(406b)을 에칭하고 손상된 영역(도 12a의 608)을 제거하여 복수 개의 중간 돌출부(도 12a의 604)로부터 복수 개의 돌출부(114)를 형성한다. 습식 에칭 프로세스는 복수 개의 돌출부(114)가 제1 기울기를 갖는 제1 세그먼트(115a) 및 제1 세그먼트(115a) 위에 놓이고 제1 기울기보다 큰 제2 기울기를 갖는 제2 세그먼트(115b)를 포함하는 측벽(115)을 각각 갖게 한다.
도 13의 단면도(1300)에 도시된 바와 같이, 하나 이상의 흡수 강화 층(320)이 복수 개의 돌출부(114) 위에 그리고 그 사이에 형성된다. 하나 이상의 흡수 강화 층(320)은 에피택셜 층(406)의 후면(406b) 상에 유전체 재료(예컨대, 실리콘 산화물, TEOS 등)를 증착시킴으로써 형성될 수 있다. 이어서, 평탄화 프로세스(예컨대, CMP 프로세스)가 하나 이상의 흡수 강화 층(320) 상에 수행될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 하나 이상의 흡수 강화 층(320)이 지지 기판에 결합된다. 일부 실시예에서, 지지 기판(1402)은 실리콘 기판을 포함할 수 있다. 일부 실시예에서, 베이스 기판(404)은 기판을 얇게 하기 위해 결합 후에 제거되고 복사선이 에피택셜 층(406)을 통과하여 이미지 감지 요소(도 15의 104)로 나아가게 할 수 있다. 다양한 실시예에서, 기판(402)은 기판(402)의 전면을 에칭 및/또는 기계적 연마함으로써 제거될 수 있다. 기판(402)이 에피택셜 층을 포함하지 않는 다른 실시예에서, 기판(402)은 결합 후에 얇게 되어 기판(402)의 두께를 감소시킬 수 있다. 다양한 실시예에서, 기판(402)은 기판(402)의 전면을 에칭 및/또는 기계적 연마함으로써 얇게 되고 및/또는 제거될 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 이미지 감지 요소(104)가 에피택셜 층(406)의 픽셀 영역(103a-103b) 내에 형성된다. 일부 실시예에서, 이미지 감지 요소(104)는 하나 이상의 도판트 종을 에피택셜 층(406)의 전면(406f)에 주입함으로써 형성되는 포토다이오드를 포함할 수 있다. 예컨대, 포토다이오드는 제1 도핑 유형(예컨대, n형)을 갖는 제1 영역을 형성하도록 제1 주입 프로세스(예컨대, 마스킹 층에 따라)을 선택적으로 수행하고, 이어서 제1 영역에 접하고 제1 도핑 유형과 상이한 제2 도핑 유형(예컨대, p형)을 갖는 제2 영역을 형성하도록 제2 주입 프로세스를 수행함으로써 형성될 수 있다. 일부 실시예에서, 제1 또는 제2 주입 프로세스 중 하나를 이용하여 플로팅 확산 웰(도시 생략)이 또한 형성될 수 있다.
하나 이상의 트랜지스터 게이트 구조체(304)가 픽셀 영역(103a-103b) 내에서 에피택셜 층(406)의 전면(406f)을 따라 형성된다. 다양한 실시예에서, 하나 이상의 트랜지스터 게이트 구조체(304)는 트랜스퍼 트랜지스터, 소스 팔로워 트랜지스터, 행 선택 트랜지스터, 및 리셋 트랜지스터에 대응할 수 있다. 일부 실시예에서, 하나 이상의 트랜지스터 게이트 구조체(304)는 에피택셜 층(406)의 전면(406f) 상에 게이트 유전체 필름 및 게이트 전극 필름을 증착함으로써 형성될 수 있다. 이어서, 게이트 유전체 필름 및 게이트 전극 필름은 패턴화되어 게이트 유전체 층(304d) 및 게이트 전극(304e)을 형성한다. 측벽 스페이서(304s)가 게이트 전극(304e)의 외측벽 상에 형성될 수 있다. 일부 실시예에서, 측벽 스페이서(304s)는 스페이서층(예컨대, 질화물, 산화물 등)을 에피택셜 층(406)의 전면(406f) 상에 증착하고 질화물을 선택적으로 에칭하여 측벽 스페이서(304s)을 형성함으로써 형성될 수 있다.
일부 실시예에서, 하나 이상의 얕은 트렌치 격리(STI) 구조체(312)가 픽셀 영역(103a-103b)의 반대쪽에서 에피택셜 층(406)의 전면(406f) 내에 형성될 수 있다. STI 구조체(312)는 에피택셜 층(406)의 전면(406f)을 선택적으로 에칭하여 트렌치를 형성하고, 이어서 트렌치 내에 하나 이상의 유전체 재료를 형성함으로써 형성될 수 있다. 일부 실시예에서, STI 구조체(312)는 하나 이상의 트랜지스터 게이트 구조체(304), 이미지 감지 요소(104) 및/또는 플로팅 확산 웰의 형성 전에 형성될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 복수 개의 도전성 상호 접속 층(112)이 에피택셜 층(406)의 전면(402f)을 따라 형성된 유전체 구조체(110) 내에 형성된다. 일부 실시예에서, 복수 개의 도전성 상호 접속 층(112)은 다마신 프로세스(예컨대, 단일 다마신 프로세스 또는 이중 다마신 프로세스)를 이용하여 형성될 수 있다. 다마신 프로세스는 에피택셜 층(406)의 전면(406f) 위에 ILD 층을 형성하고, ILD 층을 에칭하여 비아 홀 및/또는 금속 트렌치를 형성하며, 비아 홀 및/또는 금속 트렌치를 도전성 재료로 충전함으로써 수행된다. 일부 실시예에서, ILD 층은 물리적 기상 증착 기법(예컨대, PVD, CVD, PE-CVD, ALD 등)에 의해 증착될 수 있으며, 도전성 재료는 증착 프로세스 및/또는 도금 프로세스(예컨대, 전기 도금, 무전해 도금 등)을 이용하여 형성될 수 있다. 다양한 실시예에서, 복수 개의 도전성 상호 접속 층(112)은, 예컨대 텅스텐, 구리, 또는 알루미늄을 포함할 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 유전체 구조체(110)는 캐리어 기판(310)에 결합되고 지지 기판(도 16의 1402)은 이후에 제거된다. 일부 실시예에서, 결합 프로세스는 유전체 구조체와 캐리어 기판(310) 사이에 배열되는 중간 결합 산화물 층(도시 생략)을 이용할 수 있다. 일부 실시예에서, 결합 프로세스는 융합 결합 프로세스를 포함할 수 있다. 일부 실시예에서, 캐리어 기판(310)은 실리콘 기판을 포함할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 복수 개의 컬러 필터(326a-326b)가 하나 이상의 흡수 강화 층(320) 위에 형성된다. 일부 실시예에서, 복수 개의 컬러 필터(326a-326b)는 하나 이상의 흡수 강화 층(320) 위에 있는 격자 구조체(324)의 개구 내에 형성될 수 있다. 일부 실시예에서, 복수 개의 컬러 필터(326a-326b)는 컬러 필터 층을 형성하고 컬러 필터 층을 패턴화함으로써 형성될 수 있다. 컬러 필터 층은 특정 범위의 파장을 갖는 복사선(예컨대, 길이)의 투과를 허용하고 특정 범위 외측의 파장 길이를 차단하는 재료로 형성된다.
복수 개의 마이크로 렌즈(328)가 복수 개의 컬러 필터(326a-326b) 위에 형성된다. 일부 실시예에서, 복수 개의 마이크로 렌즈(328)는 (예컨대, 스핀온 방법 또는 증착 프로세스에 의해) 복수 개의 컬러 필터 위에 마이크로 렌즈 재료를 증착시킴으로써 형성될 수 있다. 곡선형 상부면을 갖는 마이크로 렌즈 템플릿이 마이크로 렌즈 재료 위에 패턴화된다. 일부 실시예에서, 마이크로 렌즈 템플릿은 분배 노광 도스(예컨대, 네거티브 포토레지스트의 경우, 더 많은 광이 곡률의 바닥에서 노출되고 곡률의 상부에서 더 적은 광이 노출됨)를 이용하여 노출되고, 현상되며 소성되어 라운딩 형상을 형성하는 포토레지스트 재료를 포함할 수 있다. 복수 개의 마이크로 렌즈(328)는 이어서 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 재료를 선택적으로 에칭함으로써 형성된다.
도 19는 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 방법(1900)의 일부 실시예의 흐름도를 예시한다.
1902에서, 기판이 제공된다. 도 10는 행위(1902)에 대응하는 일부 실시예의 단면도(1000)를 예시한다.
1904에서, 복수 개의 리세스 및/또는 돌출부가 기판의 후면 내에 형성된다. 일부 실시예에서, 복수 개의 리세스 및/또는 돌출부는 1906에서 기판의 후면 위에 패턴화된 마스킹 층을 형성함으로써 형성될 수 있다. 1908에서, 건식 에칭 프로세스는 적소에 패턴화된 마스킹 층을 이용하여 수행되어 복수 개의 중간 돌출부를 형성할 수 있다. 이어서, 1910에서, 건식 에칭 프로세스가 완료된 후에 습식 에칭 프로세스가 수행되어 복수 개의 중간 돌출부로부터 복수 개의 돌출부를 형성한다. 도 11 내지 도 12b는 행위(1904)에 대응하는 일부 실시예의 단면도를 예시한다.
1912에서, 하나 이상의 흡수 강화 층이 기판의 후면 위에 형성된다. 도 13은 행위(1912)에 대응하는 일부 실시예의 단면도(1300)를 예시한다.
1914에서, 하나 이상의 흡수 강화 층이 지지 기판에 연결된다. 도 14는 행위(1914)에 대응하는 일부 실시예의 단면도(1400)를 예시한다.
1916에서, 기판은 기판의 두께를 감소시키도록 얇게 된다. 도 14는 행위(1916)에 대응하는 일부 실시예의 단면도(1400)를 예시한다.
1918에서, 이미지 감지 요소가 기판의 픽셀 영역 내에 형성된다. 도 15는 행위(1918)에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
1920에서, 트랜지스터 디바이스용의 하나 이상의 트랜지스터 게이트 구조체가 기판의 전면을 따라 형성된다. 도 15는 행위(1920)에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
1922에서, 복수 개의 도전성 상호 접속 층이 기판의 전면을 따라 유전체 구조체 내에 형성된다. 도 16은 행위(1922)에 대응하는 일부 실시예의 단면도(1600)를 예시한다.
1924에서, 유전체 구조체는 캐리어 기판에 연결되고 지지 기판이 제거된다. 도 17은 행위(1924)에 대응하는 일부 실시예의 단면도(1700)를 예시한다.
1926에서, 컬러 필터 및 마이크로 렌즈가 하나 이상의 흡수 강화 층 위에 형성된다. 도 18은 행위(1926)에 대응하는 일부 실시예의 단면도(1800)를 예시한다.
도 20 내지 도 26은 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 대안적인 방법의 일부 실시예의 단면도를 예시한다.
도 20의 단면도(2000)에 예시된 바와 같이, 기판(402)이 제공된다. 일부 실시예에서, 기판(402)은 베이스 기판(404), 및 전면(406f)과 후면(406b)을 포함하는 에피택셜 층(406)을 포함할 수 있다. 일부 그러한 실시예에서, 에피택셜 층(406) 및/또는 베이스 기판(404)은 실리콘을 포함할 수 있다. 다른 실시예에서, 기판(402)은 에피택셜 층을 포함하지 않을 수 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 이미지 감지 요소(104)가 에피택셜 층(406)의 픽셀 영역(103a-103b) 내에 형성된다. 일부 실시예에서, 이미지 감지 요소(104)는 하나 이상의 도판트 종을 에피택셜 층(406)의 전면(406f)에 주입함으로써 형성되는 포토다이오드를 포함할 수 있다. 일부 실시예에서, 하나 이상의 얕은 트렌치 격리(STI) 구조체(312)가 픽셀 영역(103a-103b)의 반대쪽에서 에피택셜 층(406)의 전면(406f) 내에 형성될 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 하나 이상의 트랜지스터 게이트 구조체(304)가 픽셀 영역(103a-103b) 내에서 에피택셜 층(406)의 전면(406f)을 따라 형성된다. 복수 개의 도전성 상호 접속 층(112)(예컨대, 구리, 알루미늄, 및/또는 텅스텐 금속 상호 접속 층)이 에피택셜 층(406)의 전면(402f)을 따라 형성된 유전체 구조체(110) 내에 형성된다. 일부 실시예에서, 복수 개의 도전성 상호 접속 층(112)은 다마신 프로세스(예컨대, 이중 다마신 프로세스)를 이용하여 형성될 수 있다.
도 23의 단면도(2300)에 도시된 바와 같이, 유전체 구조체(110)가 캐리어 기판(310)에 결합된다.
도 24의 단면도(2400)에 도시된 바와 같이, 패턴화된 마스킹 층(502)이 에피택셜 층(406)의 후면(402a)을 따라 형성된다. 패턴화된 마스킹 층(502)은 에피택셜 층(406) 위에 주기적인 패턴으로 배열되는 개구(504)를 획정하는 측벽을 포함한다.
도 25a의 단면도(2500)에 도시된 바와 같이, 건식 에칭 프로세스가 패턴화된 마스킹 층(도 24의 502)에 따라 에피택셜 층(406)의 후면(406b) 상에 수행된다. 건식 에칭 프로세스는 에피택셜 층(406)의 후면(406b)의 마스킹되지 않은 영역을 에피택셜 층(406)의 부분을 제거하는 건식 에칭제(602)에 노출시켜 에피택셜 층(406)의 후면을 따라 주기적인 패턴으로 배열되는 복수 개의 중간 돌출부(604)를 형성한다. 일부 실시예에서, 복수 개의 중간 돌출부(604)는 도 6a와 관련하여 전술한 바와 같은 프로파일을 가질 수 있다. 건식 에칭 프로세스는 복수 개의 중간 돌출부(604)의 외부 에지를 따라 배열되고 에피택셜 층(406)의 결정질 격자 내에 결함을 갖는 손상된 영역(608)을 초래할 수 있다.
도 25b의 단면도(2500)에 도시된 바와 같이, 습식 에칭 프로세스는 건식 에칭 프로세스가 완료된 후에 에피택셜 층(406)의 후면(406b) 상에 수행된다. 습식 에칭 프로세스는 에피택셜 층(406)의 후면(406b)을 습식 에칭제(612; 예컨대, TMAH, KOH 등)에 노출시켜 손상된 영역(도 25a의 608)을 제거함으로써 복수 개의 중간 돌출부(도 25a의 604)로부터 복수 개의 돌출부(114)를 형성한다. 습식 에칭 프로세스는 복수 개의 돌출부(114)가 제1 측벽 각도를 갖는 제1 세그먼트(115a) 및 제1 세그먼트(115a) 위에 놓이고 제1 측벽 각도보다 큰 제2 측벽 각도를 갖는 제2 세그먼트(115b)를 포함하는 측벽(115)을 각각 갖게 한다.
도 26의 단면도(2600)에 도시된 바와 같이, 하나 이상의 흡수 강화 층(320)이 복수 개의 돌출부(114) 위에 그리고 그 사이에 형성된다. 하나 이상의 흡수 강화 층(320)은 에피택셜 층(406)의 후면(406b) 상에 유전체 재료(예컨대, 실리콘 산화물, TEOS 등)을 증착시킴으로써 형성될 수 있다. 복수 개의 컬러 필터(326a-326b)가 하나 이상의 흡수 강화 층(320) 위에 형성되고, 복수 개의 마이크로 렌즈(328)가 복수 개의 컬러 필터(326a-326b) 위에 형성된다. 이어서, 평탄화 프로세스(예컨대, CMP 프로세스)가 하나 이상의 흡수 강화 층(320) 상에 수행될 수 있다.
도 27은 흡수 강화 구조체를 포함하는 BSI-CIS를 형성하는 대안적인 방법(2700)의 일부 실시예의 흐름도를 예시한다.
2702에서, 기판이 제공된다. 도 20은 행위(2702)에 대응하는 일부 실시예의 단면도(2000)를 예시한다.
2704에서, 이미지 감지 요소가 기판의 픽셀 영역 내에 형성된다. 도 21은 행위(2704)에 대응하는 일부 실시예의 단면도(2100)를 예시한다.
2706에서, 트랜지스터 디바이스용의 하나 이상의 트랜지스터 게이트 구조체가 기판의 전면을 따라 형성된다. 도 22는 행위(2706)에 대응하는 일부 실시예의 단면도(2200)를 예시한다.
2708에서, 복수 개의 도전성 상호 접속 층이 기판의 전면을 따라 배열된 유전체 구조체 내에 형성된다. 도 22는 행위(2708)에 대응하는 일부 실시예의 단면도(2200)를 예시한다.
2710에서, 기판이 얇게 된다. 일부 실시예에서, 유전체 구조체는 얇게 하기 전에 캐리어 기판에 연결된다. 도 23은 행위(2710)에 대응하는 일부 실시예의 단면도(2300)를 예시한다.
2712에서, 복수 개의 리세스 및/또는 돌출부가 이미지 감지 요소 위에 있는 위치에서 기판의 후면 내에 형성된다. 일부 실시예에서, 복수 개의 리세스 및/또는 돌출부는 2714에서 기판의 후면 위에 패턴화된 마스킹 층을 형성함으로써 형성될 수 있다. 2716에서, 건식 에칭 프로세스는 적소에 패턴화된 마스킹 층을 이용하여 수행되어 복수 개의 중간 돌출부를 형성할 수 있다. 이어서, 2718에서, 건식 에칭 프로세스가 완료된 후에 습식 에칭 프로세스가 수행되어 복수 개의 중간 돌출부로부터 복수 개의 돌출부를 형성한다. 도 24 내지 도 25b는 행위(2712)에 대응하는 일부 실시예의 단면도를 예시한다.
2720에서, 하나 이상의 흡수 강화 층이 기판의 후면 위에 형성된다. 도 26은 행위(2720)에 대응하는 일부 실시예의 단면도(2600)를 예시한다.
2722에서, 컬러 필터 및 마이크로 렌즈가 하나 이상의 흡수 강화 층 위에 형성된다. 도 26은 행위(2722)에 대응하는 일부 실시예의 단면도(2600)를 예시한다.
개시된 흡수 강화 구조체는 후면 이미지 센서와 관련하여 설명되었지만, 개시된 흡수 강화 구조체가 그러한 이미지 센서로 제한되지 않는다는 것이 이해될 것이다. 예컨대, 다양한 실시예에서, 개시된 흡수 강화 구조체는 후면 이미지 센서에 또는 전면 이미지 센서에 사용될 수 있다.
본 개시는 집적 칩 이미지 센서의 양자 효율(QE)을 개선시키는 흡수 강화 구조체를 형성하는 방법, 및 관련 장치에 관한 것이다. 방법은 흡수 강화 구조체의 형성으로부터 생기는 결정질 결함을 감소시키도록 건식 에칭 프로세스 및 습식 에칭 프로세스를 사용한다.
일부 실시예에서, 본 개시는 이미지 센서 집적 칩을 위한 흡수 강화 구조체를 형성하는 방법에 관한 것이다. 방법은 기판의 제1 면 위에 패턴화된 마스킹 층을 형성하는 단계, 및 패턴화된 마스킹 층에 따라 기판의 제1 면 상에 건식 에칭 프로세스를 수행하여 기판의 제1 면을 따라 배열된 복수 개의 중간 돌출부를 형성하는 단계를 포함한다. 방법은 복수 개의 중간 돌출부 상에 습식 에칭 프로세스를 수행하여 복수 개의 돌출부를 형성하는 단계, 및 하나 이상의 흡수 강화 층을 복수 개의 돌출부 위에 그리고 그들 사이에 형성하는 단계를 더 포함한다.
다른 실시예에서, 본 개시는 이미지 센서를 형성하는 방법에 관한 것이다. 방법은 기판 내에 이미지 감지 요소를 형성하는 단계, 및 이미지 감지 요소 위의 위치에서 기판의 제1 면 상에 패턴화된 마스킹 층을 형성하는 단계를 포함한다. 방법은 패턴화된 마스킹 층에 따라 기판의 제1 면 상에 건식 에칭 프로세스를 수행하여 복수 개의 중간 돌출부를 형성하는 단계를 더 포함한다. 방법은 복수 개의 중간 돌출부 상에 습식 에칭 프로세스를 수행하여 복수 개의 돌출부를 형성하는 단계를 더 포함한다. 방법은 복수 개의 돌출부 위에 유전체 재료를 형성하는 단계, 및 유전체 재료 상에 평탄화 프로세스를 수행하는 단계를 더 포함한다.
또 다른 실시예에서, 본 개시는 이미지 센서 집적 칩에 관한 것이다. 이미지 센서 집적 칩은 기판 내에 배열되는 이미지 감지 요소, 및 이미지 감지 요소 위에서 기판의 제1 면을 따라 배열되는 복수 개의 돌출부를 포함한다. 이미지 센서 집적 칩은 복수 개의 돌출부 위에 그리고 그들 사이에 배열되는 하나 이상의 흡수 강화 층을 더 포함한다. 복수 개의 돌출부는 제1 측벽 각도를 갖는 제1 세그먼트 및 제1 세그먼트 위에 놓이고 제1 측벽 각도보다 큰 제2 측벽 각도를 갖는 제2 세그먼트를 갖는 측벽을 포함한다. 제1 측벽 각도와 제2 측벽 각도는 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 예각이다.
실시예
실시예 1. 이미지 센서 집적 칩을 위한 흡수 강화 구조체를 형성하는 방법에 있어서,
기판의 제1 면 위에 패턴화된 마스킹 층을 형성하는 단계;
상기 패턴화된 마스킹 층에 따라 상기 기판의 제1 면에 대해 건식 에칭 프로세스를 수행하여 상기 기판의 제1 면을 따라 배열된 복수 개의 중간 돌출부를 형성하는 단계;
상기 복수 개의 중간 돌출부에 대해 습식 에칭 프로세스를 수행하여 복수 개의 돌출부를 형성하는 단계; 및
하나 이상의 흡수 강화 층을 상기 복수 개의 돌출부 위에 그리고 그들 사이에 형성하는 단계
를 포함하는, 흡수 강화 구조체의 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 습식 에칭 프로세스는 상기 복수 개의 돌출부가 제1 측벽 각도를 갖는 선형 표면을 갖는 제1 세그먼트를 포함하는 측벽을 각각 갖게 하며,
상기 제1 측벽 각도는 상기 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 제1 예각인 것인, 흡수 강화 구조체의 형성 방법.
실시예 3. 실시예 2에 있어서, 상기 제1 측벽 각도는 대략 45°내지 대략 55°사이의 범위 내에 있는 것인, 흡수 강화 구조체의 형성 방법.
실시예 4. 실시예 2에 있어서,
상기 습식 에칭 프로세스는 상기 측벽이, 제1 세그먼트 위에 놓이고 제1 측벽 각도보다 큰 제2 측벽 각도를 갖는, 제2 세그먼트를 갖게 하며,
상기 제2 측벽 각도는 상기 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 제2 예각인 것인, 흡수 강화 구조체의 형성 방법.
실시예 5. 실시예 1에 있어서, 상기 건식 에칭 프로세스는 상기 복수 개의 중간 돌출부의 외부 에지를 따라 결정질 결함을 갖는 손상된 영역을 형성하고 상기 습식 에칭 프로세스는 손상된 영역을 제거하는 것인, 흡수 강화 구조체의 형성 방법.
실시예 6. 실시예 1에 있어서, 상기 습식 에칭 프로세스는 상기 복수 개의 중간 돌출부를 테트라메틸암모늄 하이드록사이드(TMAH)를 포함하는 습식 에칭제에 노출시킴으로써 수행되는 것인, 흡수 강화 구조체의 형성 방법.
실시예 7. 실시예 1에 있어서,
상기 건식 에칭 프로세스를 수행한 후에 그리고 상기 습식 에칭 프로세스를 수행하기 전에 상기 패턴화된 마스킹 층을 제거하는 단계
를 더 포함하는, 흡수 강화 구조체의 형성 방법.
실시예 8. 실시예 1에 있어서,
상기 건식 에칭 프로세스는, 제2 중간 돌출부로부터 그들 사이에 배열된 바닥면에 의해 분리된 제1 중간 돌출부를 형성하도록 구성되고,
상기 습식 에칭 프로세스는, 상기 제1 중간 돌출부로부터 형성된 제1 돌출부와 상기 제2 중간 돌출부로부터 형성된 제2 돌출부 사이에서 연장되는 바닥면의 폭을 감소시키는 것인, 흡수 강화 구조체의 형성 방법.
실시예 9. 실시예 1에 있어서,
상기 건식 에칭 프로세스는 제2 중간 돌출부로부터 그들 사이에 배열된 수평 바닥면에 의해 분리된 제1 중간 돌출부를 형성하도록 구성되고,
상기 습식 에칭 프로세스는 상기 수평 바닥면을 곡선형 바닥면으로 변경시키는 것인, 흡수 강화 구조체의 형성 방법.
실시예 10. 실시예 1에 있어서,
상기 건식 에칭 프로세스는 제2 중간 돌출부로부터 그들 사이에 배열된 수평 바닥면에 의해 분리된 제1 중간 돌출부를 형성하도록 구성되고,
상기 제1 중간 돌출부는 상기 수평 바닥면을 따라 연장되는 평면에 대해 55°보다 큰 예각인 측벽 각도를 갖는 측벽을 갖는 것인, 흡수 강화 구조체의 형성 방법.
실시예 11. 이미지 센서의 형성 방법에 있어서,
기판 내에 이미지 감지 요소를 형성하는 단계;
상기 이미지 감지 요소 위의 위치에서 상기 기판의 제1 면 상에 패턴화된 마스킹 층을 형성하는 단계;
상기 패턴화된 마스킹 층에 따라 상기 기판의 제1 면에 대해 건식 에칭 프로세스를 수행하여 복수 개의 중간 돌출부를 형성하는 단계;
상기 복수 개의 중간 돌출부에 대해 습식 에칭 프로세스를 수행하여 복수 개의 돌출부를 형성하는 단계;
상기 복수 개의 돌출부 위에 유전체 재료를 형성하는 단계; 및
상기 유전체 재료에 대해 평탄화 프로세스를 수행하는 단계
를 포함하는, 이미지 센서의 형성 방법.
실시예 12. 실시예 11에 있어서, 상기 습식 에칭 프로세스는 상기 복수 개의 돌출부가, 상기 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 대략 45°내지 대략 55°사이의 범위 내의 예각인 제1 측벽 각도를 갖는 선형 표면을 포함하는, 측벽을 각각 갖게 하는 것인, 이미지 센서의 형성 방법.
실시예 13. 실시예 11에 있어서,
상기 습식 에칭 프로세스는 복수 개의 돌출부가, 제1 측벽 각도를 갖는 제1 세그먼트 및 제1 세그먼트 위에 놓이고 제1 측벽 각도보다 큰 제2 측벽 각도를 갖는 제2 세그먼트를 포함하는, 측벽을 각각 갖게 하고,
상기 제1 측벽 각도와 상기 제2 측벽 각도는 상기 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 예각인 것인, 이미지 센서의 형성 방법.
실시예 14. 실시예 11에 있어서,
상기 복수 개의 돌출부 위에 상기 유전체 재료를 형성하기 전에 상기 복수 개의 돌출부 위에 반사 방지 코팅을 형성하는 단계
를 더 포함하는, 이미지 센서의 형성 방법.
실시예 15. 실시예 11에 있어서, 습식 에칭 프로세스는 복수 개의 중간 돌출부를 테트라메틸암모늄 하이드록사이드(TMAH)를 포함하는 습식 에칭제에 노출시킴으로써 수행되는 것인, 이미지 센서의 형성 방법.
실시예 16. 실시예 11에 있어서,
상기 건식 에칭 프로세스는 제2 중간 돌출부로부터 그들 사이에 배열된 바닥면에 의해 분리된 제1 중간 돌출부를 형성하도록 구성되고,
상기 습식 에칭 프로세스는 제1 중간 돌출부로부터 형성된 제1 돌출부와 제2 중간 돌출부로부터 형성된 제2 돌출부 사이에서 연장되는 바닥면의 폭을 감소시키는 것인, 이미지 센서의 형성 방법.
실시예 17. 이미지 센서 집적 칩에 있어서,
기판 내에 배열되는 이미지 감지 요소;
상기 이미지 감지 요소 위에서 상기 기판의 제1 면을 따라 배열되는 복수 개의 돌출부;
상기 복수 개의 돌출부 위에 그리고 그들 사이에 배열되는 하나 이상의 흡수 강화 층을 포함하고,
상기 복수 개의 돌출부는 제1 측벽 각도를 갖는 제1 세그먼트 및 제1 세그먼트 위에 놓이고 제1 측벽 각도보다 큰 제2 측벽 각도를 갖는 제2 세그먼트를 갖는 측벽을 포함하며;
상기 제1 측벽 각도와 상기 제2 측벽 각도는 상기 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 예각인 것인, 이미지 센서 집적 칩.
실시예 18. 실시예 17에 있어서, 상기 제1 측벽 각도는 대략 45°내지 대략 55°사이의 범위 내에 있는 것인, 이미지 센서 집적 칩.
실시예 19. 실시예 17에 있어서, 상기 하나 이상의 흡수 강화 층은,
반사 방지 코팅; 및
상기 반사 방지 코팅에 의해 상기 복수 개의 돌출부로부터 분리되는 유전체 재료를 포함하는 것인, 이미지 센서 집적 칩.
실시예 20. 실시예 17에 있어서, 상기 복수 개의 돌출부는 사이에 배열되는 곡선형 바닥면에 의해 제2 돌출부로부터 분리되는 제1 돌출부를 포함하는 것인, 이미지 센서 집적 칩.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 이미지 센서 집적 칩을 위한 흡수 강화 구조체를 형성하는 방법에 있어서,
    기판의 제1 면 위에 패턴화된 마스킹 층을 형성하는 단계;
    상기 패턴화된 마스킹 층에 따라 상기 기판의 제1 면에 대해 건식 에칭 프로세스를 수행하여 상기 기판의 제1 면을 따라 배열된 복수 개의 중간 돌출부를 형성하는 단계;
    상기 복수 개의 중간 돌출부에 대해 습식 에칭 프로세스를 수행하여 복수 개의 돌출부를 형성하는 단계; 및
    하나 이상의 흡수 강화 층을 상기 복수 개의 돌출부 위에 그리고 그들 사이에 형성하는 단계
    를 포함하는, 흡수 강화 구조체의 형성 방법.
  2. 제1항에 있어서,
    상기 습식 에칭 프로세스는 상기 복수 개의 돌출부가 제1 측벽 각도를 갖는 선형 표면을 갖는 제1 세그먼트를 포함하는 측벽을 각각 갖게 하며,
    상기 제1 측벽 각도는 상기 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 제1 예각인 것인, 흡수 강화 구조체의 형성 방법.
  3. 제1항에 있어서, 상기 건식 에칭 프로세스는 상기 복수 개의 중간 돌출부의 외부 에지를 따라 결정질 결함을 갖는 손상된 영역을 형성하고 상기 습식 에칭 프로세스는 손상된 영역을 제거하는 것인, 흡수 강화 구조체의 형성 방법.
  4. 제1항에 있어서, 상기 습식 에칭 프로세스는 상기 복수 개의 중간 돌출부를 테트라메틸암모늄 하이드록사이드(TMAH)를 포함하는 습식 에칭제에 노출시킴으로써 수행되는 것인, 흡수 강화 구조체의 형성 방법.
  5. 제1항에 있어서,
    상기 건식 에칭 프로세스를 수행한 후에 그리고 상기 습식 에칭 프로세스를 수행하기 전에 상기 패턴화된 마스킹 층을 제거하는 단계
    를 더 포함하는, 흡수 강화 구조체의 형성 방법.
  6. 제1항에 있어서,
    상기 건식 에칭 프로세스는, 제2 중간 돌출부로부터 그들 사이에 배열된 바닥면에 의해 분리된 제1 중간 돌출부를 형성하도록 구성되고,
    상기 습식 에칭 프로세스는, 상기 제1 중간 돌출부로부터 형성된 제1 돌출부와 상기 제2 중간 돌출부로부터 형성된 제2 돌출부 사이에서 연장되는 바닥면의 폭을 감소시키는 것인, 흡수 강화 구조체의 형성 방법.
  7. 제1항에 있어서,
    상기 건식 에칭 프로세스는 제2 중간 돌출부로부터 그들 사이에 배열된 수평 바닥면에 의해 분리된 제1 중간 돌출부를 형성하도록 구성되고,
    상기 습식 에칭 프로세스는 상기 수평 바닥면을 곡선형 바닥면으로 변경시키는 것인, 흡수 강화 구조체의 형성 방법.
  8. 제1항에 있어서,
    상기 건식 에칭 프로세스는 제2 중간 돌출부로부터 그들 사이에 배열된 수평 바닥면에 의해 분리된 제1 중간 돌출부를 형성하도록 구성되고,
    상기 제1 중간 돌출부는 상기 수평 바닥면을 따라 연장되는 평면에 대해 55°보다 큰 예각인 측벽 각도를 갖는 측벽을 갖는 것인, 흡수 강화 구조체의 형성 방법.
  9. 이미지 센서의 형성 방법에 있어서,
    기판 내에 이미지 감지 요소를 형성하는 단계;
    상기 이미지 감지 요소 위의 위치에서 상기 기판의 제1 면 상에 패턴화된 마스킹 층을 형성하는 단계;
    상기 패턴화된 마스킹 층에 따라 상기 기판의 제1 면에 대해 건식 에칭 프로세스를 수행하여 복수 개의 중간 돌출부를 형성하는 단계;
    상기 복수 개의 중간 돌출부에 대해 습식 에칭 프로세스를 수행하여 복수 개의 돌출부를 형성하는 단계;
    상기 복수 개의 돌출부 위에 유전체 재료를 형성하는 단계; 및
    상기 유전체 재료에 대해 평탄화 프로세스를 수행하는 단계
    를 포함하는, 이미지 센서의 형성 방법.
  10. 이미지 센서 집적 칩에 있어서,
    기판 내에 배열되는 이미지 감지 요소;
    상기 이미지 감지 요소 위에서 상기 기판의 제1 면을 따라 배열되는 복수 개의 돌출부;
    상기 복수 개의 돌출부 위에 그리고 그들 사이에 배열되는 하나 이상의 흡수 강화 층을 포함하고,
    상기 복수 개의 돌출부는 제1 측벽 각도를 갖는 제1 세그먼트 및 제1 세그먼트 위에 놓이고 제1 측벽 각도보다 큰 제2 측벽 각도를 갖는 제2 세그먼트를 갖는 측벽을 포함하며;
    상기 제1 측벽 각도와 상기 제2 측벽 각도는 상기 복수 개의 돌출부의 바닥을 따라 연장되는 평면에 대해 측정된 예각인 것인, 이미지 센서 집적 칩.
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