KR102011147B1 - 반도체 기판 및 그 제조 방법 - Google Patents

반도체 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR102011147B1
KR102011147B1 KR1020120148905A KR20120148905A KR102011147B1 KR 102011147 B1 KR102011147 B1 KR 102011147B1 KR 1020120148905 A KR1020120148905 A KR 1020120148905A KR 20120148905 A KR20120148905 A KR 20120148905A KR 102011147 B1 KR102011147 B1 KR 102011147B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
nitride semiconductor
pattern
uneven
blocking
Prior art date
Application number
KR1020120148905A
Other languages
English (en)
Other versions
KR20140080819A (ko
Inventor
최영재
이호준
이동건
Original Assignee
에스케이실트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이실트론 주식회사 filed Critical 에스케이실트론 주식회사
Priority to KR1020120148905A priority Critical patent/KR102011147B1/ko
Publication of KR20140080819A publication Critical patent/KR20140080819A/ko
Application granted granted Critical
Publication of KR102011147B1 publication Critical patent/KR102011147B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Led Devices (AREA)

Abstract

반도체 기판은, 성장 기판; 상기 성장 기판 상에 배치되는 버퍼층; 상기 성장 기판 상에 배치되는 제1 질화물 반도체층; 상기 제1 질화물 반도체층 상에 배치되는 요철 구조물; 상기 버퍼층 및 상기 요철 구조물 중 어느 하나에 형성된 다수의 차단 패턴; 상기 요철 구조물 상에 배치되는 제2 질화물 반도체층; 및 상기 제2 질화물 반도체층 상에 배치되는 도전형 반도체층을 포함한다.

Description

반도체 기판 및 그 제조 방법{Semiconductor substrate, and method thereof}
실시예는 반도체 기판에 관한 것이다.
실시예는 반도체 기판의 제조 방법에 관한 것이다.
반도체 기판은 화합물 반도체층을 포함한다. 이러한 반도체 기판은 다양한 전자 소자로 활용될 수 있다. 전자 소자로는 태양 전지, 광 검출기 또는 발광 소자가 사용될 수 있다.
이러한 반도체 기판은 성장 기판과 그 위에 형성되는 화합물 반도체층 간의 격자 상수 차이로 인해, 화합물 반도체층에 전위(dislocation)와 같은 결함이 발생되어 궁극적으로 화합물 반도체층의 결정성이 좋지 않게 되어 전자 소자의 전기적 특성이나 광학적 특성이 저하된다.
실시예는 전위의 확장을 방지할 수 있는 반도체 기판을 제공한다.
실시예는 도전형 반도체층에 전위가 발생되지 않도록 하는 반도체 기판을 제공한다.
실시예는 전기적 및 광학적 특성을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 반도체 기판을 제조하는 방법을 제공한다.
실시예에 따르면, 반도체 기판은, 성장 기판; 상기 성장 기판 상에 배치되는 버퍼층; 상기 성장 기판 상에 배치되는 제1 질화물 반도체층; 상기 제1 질화물 반도체층 상에 배치되는 요철 구조물; 상기 버퍼층 및 상기 요철 구조물 중 어느 하나에 형성된 다수의 차단 패턴; 상기 요철 구조물 상에 배치되는 제2 질화물 반도체층; 및 상기 제2 질화물 반도체층 상에 배치되는 도전형 반도체층을 포함한다.
실시예에 따르면, 반도체 기판의 제조 방법은, 성장 기판을 마련하는 단계; 상기 성장 기판 상에 버퍼층 및 질화물 반도체막을 형성하는 단계; 상기 질화물 반도체막을 식각하여 요철 구조물을 포함하는 제1 질화물 반도체층을 형성하는 단계; 상기 요철 구조물 상에 다수의 차단 패턴을 형성하는 단계; 상기 요철 구조물 상에 제2 질화물 반도체층을 형성하는 단계; 및 상기 제2 질화물 반도체층 상에 도전형 반도체층을 형성하는 단계를 포함한다.
실시예는 버퍼층에 발생된 전위를 차단 패턴에 의해 차단하여 도전형 반도체층으로 전위가 확장되지 않도록 하여 줌으로써, 전기적 및 광학적 특성을 향상시킬 수 있다.
실시예는 버퍼층에 발생된 전위를 요철 구조물에 의해 차단하여 도전형 반도체층으로 전위가 확장되지 않도록 하여 줌으로써, 전기적 및 광학적 특성을 향상시킬 수 있다.
도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2 내지 도 5는 실시예에 따른 반도체 기판의 제조 공정을 도시한 도면이다.
도 6a 내지 도 6c는 제1 질화물 반도체층의 표면을 도시한 광학 현미경 사진이다.
도 7a 내지 도 7c는 제1 질화물 반도체층의 표면을 도시한 SEM 사진이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 실시예에 따른 반도체 기판은 성장 기판(1), 버퍼층(3), 제1 질화물 반도체층(5), 제2 질화물 반도체층(7) 및 도전형 반도체층(13)을 포함한다.
실시예에 따른 반도체 기판은 전자 소자, 즉 태양 전지, 광 검출기 또는 발광 소자를 제조하기 위한 베이스 기판으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(1)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다. 바람직하게, 상기 성장 기판(1)은 Si를 포함할 수 있다
상기 버퍼층(3), 상기 제1 질화물 반도체층(5), 상기 제2 질화물 반도체층(7) 및 상기 도전형 반도체층(13)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다.
상기 성장 기판(1)과 상기 성장 기판(1) 상에 성장되는 층, 예컨대 도전형 반도체층(13) 사이에는 격자 상수로 인한 전위(dislocation)(17)가 발생될 수 있다.
이러한 전위(17)를 완화시켜 주기 위해, 예컨대 성장 기판(1)과 도전형 반도체층(13) 사이에 버퍼층(3)이 성장될 수 있다
상기 버퍼층(3)은 AlN, AlGaN 및 GaN 중 적어도 하나 또는 이들로 구성된 다중층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)이 상기 성장 기판(1) 상에 형성되더라도, 상기 버퍼층(3)도 또한 상기 성장 기판(1)과 격자 상수 차이가 발생하므로, 여전히 전위(17)가 발생될 수 있다.
이러한 전위(17)는 상기 버퍼층(3) 상에 형성되는 층들, 예컨대 제1 및 제2 질화물 반도체층(5, 7)이나 도전형 반도체층(13)으로 확장될 수 있다.
실시예에 따른 반도체 기판은 버퍼층(3)에 발생된 전위(17)가 제1 및 제2 질화물 반도체층(5, 7)뿐만 아니라 도전형 반도체층(13)에 발생되지 않도록 하여 줌으로써, 상기 도전형 반도체층(13)의 막질을 향상시켜 전기적 및 광학적 특성을 향상시킬 수 있다.
상기 제1 질화물 반도체층(5)은 상기 버퍼층(3) 상에 형성될 수 있다.
상기 제1 질화물 반도체층(5)의 상면은 요철 구조물(9)을 포함할 수 있다.
상기 요철 구조물(9)은 일정한 형상을 갖거나 불규칙한 형상을 가질 수 있다.
예컨대, 상기 요철 구조물(9)은 피라미드 형상(pyramid shape)을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 요철 구조물(9)은 다수의 볼록한 패턴을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 볼록한 패턴은 꼭지점을 갖는 원통형 또는 다면체를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 볼록한 패턴은 라운드진(rounded) 반구 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 볼록한 패턴의 높이는 50nm 내지 150nm일 수 있지만, 이에 대해서는 한정하지 않는다. 높이가 50nm 이하인 경우 볼록한 패턴 사이가 멀어지게 되어 나중에 형성되는 제2 질화물 반도체층(7)이 성장되기 어렵게 된다. 높이가 150nm 이상인 경우 제2 질화물 반도체층(7)의 표면이 거칠게 될 수 있다.
상기 볼록한 패턴의 높이는 서로 상이할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 볼록한 패턴 사이의 거리는 일정하거나 불규칙할 수 있다.
상기 볼록한 패턴 사이에 상기 버퍼층(3)의 상면이 노출될 수도 있고 그렇지 않을 수도 있다.
상기 요철 구조물(9)은 산과 골을 갖는 패턴을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 산과 상기 골 사이의 면은 직선의 경사면이나 라운드의 경사면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 요철 구조물(9) 상에 다수의 차단 패턴(11)이 형성될 수 있다.
상기 차단 패턴(11)은 랜덤(random)하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 차단 패턴(11)은 상기 요철 구조물(9)의 산에 형성되거나 골에 형성될 수 있다.
상기 차단 패턴(11)은 무기 절연 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 차단 패턴(11)은 SiNx을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 차단 패턴(11)의 거리는 일정하거나 불규칙할 수 있다.
상기 차단 패턴(11)은 라운드 형상, 꼭지점을 갖는 형상 등 다양한 형상으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 차단 패턴(11)에 의해 상기 버퍼층(3)에 발생된 전위(17)의 확장이 차단될 수 있다. 즉, 상기 차단 패턴(11)은 상기 버퍼층(3)에 발생된 전위(17)를 커버하도록 형성될 수 있다.
예컨대, 상기 버퍼층(3)에 발생된 전위(17)는 상기 버퍼층(3)의 성장과 함께 계속 확장되어, 상기 버퍼층(3)의 상면에 노출될 수 있다. 아울러, 상기 버퍼층(3)에서 발생된 전위(17) 중 일부는 상기 버퍼층(3) 상에 형성된 제1 질화물 반도체층(5)에도 확장되어 상기 제1 질화물 반도체층(5)의 상면, 즉 요철 구조물(9)의 상면에 노출될 수 있다.
이와 같이 노출된 전위(17)는 상기 버퍼층(3) 또는 상기 제1 질화물 반도체층(5) 상에 형성된 다수의 차단 패턴(11)에 의해 덮혀질 수 있다. 즉, 상기 차단 패턴(11)의 면적은 적어도 상기 전위(17)의 면적보다 크게 형성되므로, 상기 차단 패턴(11)에 의해 상기 전위(17)가 완전하게 커버될 수 있다. 상기 요철 구조물(9)의 볼록한 패턴 사이에 의해 상기 버퍼층(3)의 상면이 노출될 수 있고, 이와 같이 노출된 버퍼층(3)의 상면까지 확장된 전위(17) 또한 상기 차단 패턴(11)에 의해 커버될 수 있다.
실시예에 따른 반도체 기판은 버퍼층(3)이나 제1 질화물 반도체에 형성된 전위(17)를 차단 패턴(11)에 의해 커버하여 줌으로써, 전위(17)가 더 이상 제2 도전형 반도체층(13) 및 도전형 반도체층(13)으로 확장되지 않도록 하여 줄 수 있다.
상기 제2 질화물 반도체층(7)은 상기 제1 질화물 반도체층(5)이나 상기 요철 구조물(9) 상에 형성될 수 있다.
상기 제2 질화물 반도체층(7)은 상기 요철 구조물(9)의 형상에 의해 그 성장 방향이 결정될 수 있다. 예를 들어, 상기 요철 구조물(9)의 볼록한 패턴이 꼭지점을 갖는 피라미드 형상을 갖는 경우, 상기 제2 질화물 반도체층(7)은 3차원으로 성장될 수 있다. 즉, 상기 제2 질화물 반도체층(7)은 수평 방향뿐만 아니라 수직 방향으로 성장될 수 있다. 상기 제2 질화물 반도체층(7)은 상기 요철 구조물(9)을 시드층(seed layer)으로 하여 성장될 수 있지만, 이에 대해서는 한정하지 않는다.
예를 들어, 상기 요철 구조물(9)이 꼭지점을 갖는 피라미드 형상을 가지는 경우, 상기 제2 질화물 반도체층(7)은 상기 피라미드 형상의 경사면으로부터 수평 방향으로 성장될 수 있다. 상기 제2 질화물 반도체층(7)은 피라미드 형상의 패턴들 각각으로부터 수평으로 성장되어 머지(merge)된 후 수직 방향으로 성장될 수 있다.
상기 제2 질화물 반도체층(7)은 상기 요철 구조물(9)의 볼록한 패턴 사이뿐만 아니라 이들 패턴들 상에 형성될 수 있다.
상기 제2 질화물 반도체층(7)은 상기 제1 질화물 반도체층(5)과 동일하거나 상이한 화합물 반도체 재질로 형성될 수 있다.
예를 들어, 상기 제1 및 제2 질화물 반도체층(7)은 GaN을 포함할 수 있다.
예를 들어, 상기 제1 질화물 반도체층(5)은 AlGaN을 포함하고, 상기 제2 질화물 반도체층(7)은 GaN을 포함할 수 있다.
상기 제1 및 제2 질화물 반도체층(7)은 도펀트를 포함하지 않는 비 도전형(non-conductive) 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 차단 패턴(11)이 랜덤하게 형성되는 경우, 상기 버퍼층(3)이나 상기 제1 질화물 반도체층(5)에 형성된 전위(17) 중에 일부 전위(17)는 상기 차단 패턴(11)에 의해 커버되지 않을 수도 있다.
이러한 전위(17)가 제2 질화물 반도체층(7)을 경유하여 도전형 반도체층(13)으로 확장되지 않도록 하기 위해, 상기 제1 질화물 반도체층(5)의 상면에 요철 구조물(9)이 형성될 수 있다. 즉, 상기 버퍼층(3)이나 상기 제1 질화물 반도체층(5)에 발생된 전위(17)는 수직 방향을 따라 확장될 수 있다. 이러한 전위(17)는 상기 요철 구조물(9)에 포함된 볼록한 패턴의 경사면에 노출될 수 있다.
상기 제2 질화물 반도체층(7)이 상기 볼록한 패턴의 경사면으로부터 수평 방향으로 성장되고, 이러한 경우 상기 요철 구조물(9)에 형성된 전위(17) 또한 상기 제2 질화물 반도체층(7)의 성장 방향과 동일하게 수평 방향으로 확장될 수 있다.
따라서, 상기 제2 질화물 반도체층(7)의 성장이 완료되었을 때, 상기 제2 질화물 반도체층(7)의 전위(17)는 수평 방향으로 확장될 뿐이고 수직 방향으로는 확장되지 않게 된다. 이러한 경우, 상기 제2 질화물 반도체층(7) 상에 도전형 반도체층(13)이 형성되더라도 상기 제2 질화물 반도체층(7)에 발생된 전위(17)는 상기 도전형 반도체층(13)으로 더 이상 확장되지 않게 되어 상기 도전형 반도체층(13)에 전위(17)가 발생되지 않게 된다.
도시되지 않았지만, 상기 제2 질화물 반도체층(7) 상에 또 다른 다수의 질화물 반도체층이 더 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(13)은 GaN 또는 AlGaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(13)은 n형 도펀트(dopant)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 도전형 반도체층(13)은 p형 도펀트를 포함할 수도 있다. 상기 n형 도펀트로는 Si, Ge, Sn 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트로는 Mg, Zn, Ca, Sr, Ba 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
도 2 내지 도 5는 실시예에 따른 반도체 기판의 제조 공정을 도시한 도면이다.
이하에서 생략되거나 누락된 설명은 도 1의 실시예로부터 용이하게 이해될 수 있을 것이다.
도 2에 도시한 바와 같이, 성장 기판(1) 상에 버퍼층(3)과 질화물 반도체막(100)을 순차적으로 성장시킨다.
상기 성장 기판(1)과 상기 버퍼층(3)과의 격자 상수 차이로 인해, 상기 버퍼층(3)에 전위(17)가 발생하고, 상기 버퍼층(3)에 발생된 전위(17)는 상기 질화물 반도체막(100)으로 확장될 수 있다.
도 3에 도시한 바와 같이, Si2H6 가스를 이용하여 상기 질화물 반도체막(100)을 식각하여, 제1 질화물 반도체층(5)을 형성한다.
상기 식각된 제1 질화물 반도체층(5)의 상면에 다수의 볼록한 패턴을 갖는 요철 구조물(9)이 형성될 수 있다. 따라서, 상기 요철 구조물(9)은 상기 질화물 반도체막(100) 또는 상기 제1 질화물 반도체층(5)으로부터 형성될 수 있다.
상기 볼록한 패턴은 산과 골을 갖고, 산과 골 사이의 면은 경사면을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 상기 볼록한 패턴은 피라미드 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 요철 구조물(9)에서 볼록한 패턴의 높이와 볼록한 패턴 사이의 거리는 이후에 형성될 제2 질화물 반도체층(7)의 성장 방향을 결정하게 된다. 예컨대, 상기 제2 질화물 반도체층(7)이 안정적으로 결함 없이 성장되도록 하기 위해 상기 볼록한 패턴의 높이는 50nm 내지 150nm일 수 있지만, 이에 대해서는 한정하지 않는다.
도 6 및 도 7은 Si2H6 가스의 몰 함량에 따른 제1 질화물 반도체층(5)의 식각 정도를 보여준다.
도 6a 및 도 7a에 도시한 바와 같이, Si2H6 가스의 몰 함량이 0.25인 경우, 제1 질화물 반도체층(5)은 거의 식각이 진행되지 않음을 알 수 있다.
도 6b 및 도 7b에 도시한 바와 같이, Si2H6 가스의 몰 함량이 0.35인 경우, 제1 질화물 반도체층(5)의 표면에 식각이 진행되게 되어 요철 구조물(9)의 볼록한 패턴이 약간의 높이를 갖는 요철 구조물(9)이 형성되고, 도 6c 및 도 7c에 도시한 바와 같이, Si2H6 가스의 몰 함량이 0.45인 경우 제1 질화물 반도체층(5)의 표면에 상당한 식각이 진행되어 요철 구조물(9)의 볼록한 패턴이 더욱 높은 높이를 갖는 요철 구조물(9)이 형성됨을 알 수 있다.
이러한 정보로부터, Si2H6 가스의 몰 함량은 적어도 0.3 이상인 것이 바람직하지만, 이에 대해서는 한정하지 않는다.
Si2H6 가스의 몰 함량이 높아질수록 요철 구조물(9)의 볼록한 패턴의 높이가 커지게 되므로, 상한값은 큰 의미는 없을 것으로 보인다.
도 4에 도시한 바와 같이, Si2H6 가스와 NH3 가스를 혼합하여 상기 요철 구조물(9) 상에 분사시켜 줌으로써, 상기 요철 구조물(9) 상에 다수의 차단 패턴(11)이 형성될 수 있다.
상기 차단 패턴(11)은 SiNx을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 차단 패턴(11)은 랜덤하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 차단 패턴(11)은 상기 요철 구조물(9)의 볼록한 패턴의 산에 형성될 수도 있고 골에 형성될 수도 있다.
이와 같이 형성된 다수의 차단 패턴(11)에 의해 상기 버퍼층(3)이나 상기 제1 질화물 반도체층(5)에 발생된 전위(17)가 커버되므로, 상기 차단 패턴(11)에 의해 상기 전위(17)의 확장이 차단될 수 있다.
도 5에 도시한 바와 같이, 상기 요철 구조물(9)을 시드층으로 하여 제2 질화물 반도체층(7)이 성장될 수 있다.
상기 제2 질화물 반도체층(7)은 상기 요철 구조물(9)의 볼록한 패턴의 경사면으로부터 수평 방향과 수직 방향으로 3차적 성장될 수 있다. 인접한 볼록한 패턴으로부터 수평 방향으로 성장된 제2 질화물 반도체층(7)은 머지(merge)된 후 수직 방향으로 2차원 성장될 수 있다.
상기 제2 질화물 반도체층(7)은 요철 구조물(9)뿐만 아니라 차단 패턴(11) 상에 성장될 수 있다.
이어서, 상기 제2 질화물 반도체층(7) 상에 도전형 반도체층(13)이 성장되어, 반도체 기판이 제조될 수 있다.
1: 성장 기판
3: 버퍼층
5: 제1 질화물 반도체층
7: 제2 질화물 반도체층
9: 요철 구조물
11: 차단 패턴
13: 도전형 반도체층
17: 전위
100: 질화물 반도체막

Claims (20)

  1. 성장 기판;
    상기 성장 기판 상에 배치되는 버퍼층;
    상기 성장 기판 상에 배치되는 제1 질화물 반도체층;
    상기 제1 질화물 반도체층 상에 배치되고 위로 볼록한 형상을 갖는 다수의 요철 패턴;
    상기 다수의 요철 패턴 중 일부 요철 패턴 상에 배치되는 다수의 차단 패턴;
    상기 요철 패턴과 상기 차단 패턴 상에 배치되는 제2 질화물 반도체층; 및
    상기 제2 질화물 반도체층 상에 배치되는 도전형 반도체층을 포함하고,
    상기 요철 패턴은 서로 접하며, 꼭지점과 상기 꼭지점으로부터 연장되는 경사면을 가지며,
    상기 요철 패턴은 50nm 내지 150nm의 높이를 갖는 반도체 기판.
  2. 제1항에 있어서,
    상기 제2 질화문 반도체층은 상기 요철 패턴의 상기 경사면에 접하는 반도체 기판.
  3. 제1항에 있어서,
    상기 요철 패턴은 산과 골을 갖는 반도체 기판.
  4. 제1항에 있어서,
    상기 요철 패턴은 원통형 및 다면체 중 하나인 반도체 기판.
  5. 제3항에 있어서,
    상기 차단 패턴은 상기 산 및 상기 골 중 적어도 하나에 형성되는 반도체 기판.
  6. 제1항에 있어서,
    상기 요철 패턴은 상기 제2 질화물 반도체층을 형성하기 위한 시드층인 반도체 기판.
  7. 제1항에 있어서,
    상기 버퍼층 및 상기 제1 질화물 반도체층은 전위(dislocation)을 포함하고,
    상기 차단 패턴은 상기 전위를 커버하도록 형성되는 반도체 기판.
  8. 제7항에 있어서,
    상기 차단 패턴의 면적은 상기 전위의 면적보다 큰 반도체 기판.
  9. 제1항에 있어서,
    상기 차단 패턴은 무기물 절연 물질을 포함하는 반도체 기판.
  10. 제1항에 있어서,
    상기 제2 질화물 반도체층은 상기 제1 질화물 반도체층과 동일한 화합물 반도체 재질을 포함하는 반도체 기판.
  11. 제1항에 있어서,
    상기 제1 및 제2 질화물 반도체층은 비 도전형 반도체층인 반도체 기판.
  12. 제1항에 있어서,
    상기 요철 패턴은 상기 제1 질화물 반도체층으로부터 형성되는 반도체 기판.
  13. 성장 기판을 마련하는 단계;
    상기 성장 기판 상에 버퍼층 및 질화물 반도체막을 형성하는 단계;
    Si2H6 가스를 이용하여 상기 질화물 반도체막을 식각하여 위로 볼록한 형상을 갖는 다수의 요철 패턴을 포함하는 제1 질화물 반도체층을 형성하는 단계;
    상기 Si2H6 가스와 NH3 가스를 이용하여 상기 다수의 요철 패턴 중 일부 요철 패턴 상에 SiNx를 포함하는 다수의 차단 패턴을 랜덤하게 형성하는 단계;
    상기 요철 패턴과 상기 차단 패턴 상에 제2 질화물 반도체층을 형성하는 단계; 및
    상기 제2 질화물 반도체층 상에 도전형 반도체층을 형성하는 단계를 포함하는 반도체 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 Si2H6 가스의 몰 함량은 적어도 0.3 이상인 반도체 기판의 제조 방법.
  15. 제13항에 있어서,
    상기 요철 패턴은 상기 질화물 반도체막으로부터 형성되는 반도체 기판의 제조 방법.
  16. 제13항에 있어서,
    상기 차단 패턴은 상기 요철 패턴의 산 및 골 중 적어도 하나에 형성되는 반도체 기판의 제조 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020120148905A 2012-12-18 2012-12-18 반도체 기판 및 그 제조 방법 KR102011147B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120148905A KR102011147B1 (ko) 2012-12-18 2012-12-18 반도체 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120148905A KR102011147B1 (ko) 2012-12-18 2012-12-18 반도체 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140080819A KR20140080819A (ko) 2014-07-01
KR102011147B1 true KR102011147B1 (ko) 2019-08-16

Family

ID=51732248

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120148905A KR102011147B1 (ko) 2012-12-18 2012-12-18 반도체 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102011147B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210109997A (ko) 2020-02-28 2021-09-07 한국산업기술대학교산학협력단 질화물 반도체 소자의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019132943A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Lateral epitaxial overgrowth in integrated circuits

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346735B2 (ja) * 1998-03-03 2002-11-18 日亜化学工業株式会社 窒化物半導体発光素子及びその製造方法
KR100936002B1 (ko) * 2007-12-11 2010-01-08 삼성전기주식회사 발광소자용 반도체 기판 및 그 제조 방법
KR101083496B1 (ko) * 2010-02-23 2011-11-16 주식회사 엘지실트론 질화갈륨 기판 제조방법
KR20120100057A (ko) * 2011-03-02 2012-09-12 엘지이노텍 주식회사 발광 소자 및 발광 소자 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210109997A (ko) 2020-02-28 2021-09-07 한국산업기술대학교산학협력단 질화물 반도체 소자의 제조방법
KR20210130120A (ko) 2020-02-28 2021-10-29 한국산업기술대학교산학협력단 질화물 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR20140080819A (ko) 2014-07-01

Similar Documents

Publication Publication Date Title
US8723202B2 (en) Semiconductor light emitting device having roughness layer
CN103165771B (zh) 一种具有埋入式孔洞结构的氮化物底层及其制备方法
KR100986557B1 (ko) 반도체 발광소자 및 그 제조방법
KR101533296B1 (ko) 패턴 형성 기판을 구비한 질화물 반도체 발광소자 및 그제조방법
CN102447023B (zh) 生产iii族氮化物半导体发光器件的方法
US9012942B2 (en) Light-emitting device having patterned interface and the manufacturing method thereof
CN103050597A (zh) 氮化物半导体生长用基板及其制造方法、氮化物半导体外延基板、以及氮化物半导体元件
TW201838204A (zh) 具有氮化銦鎵模板層的紅色發光二極體及其製造方法
KR102054094B1 (ko) 템플릿, 질화물 반도체 자외선 발광 소자 및 템플릿의 제조 방법
KR20160100983A (ko) 광 추출효율이 향상된 발광 다이오드를 구비하는 광전자 디바이스
KR102284535B1 (ko) 발광 소자 및 그 제조 방법
CN107078186B (zh) 具有三维半导体元件的光电设备
KR102011147B1 (ko) 반도체 기판 및 그 제조 방법
JP5082672B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及び発光素子
US11049997B2 (en) Optoelectronic device comprising three-dimensional semiconductor structures with a wider single-crystal portion
KR101394565B1 (ko) 광 추출 향상 기술이 반영된 질화물 반도체 에피 구조의 기판 및 템플레이트 제조 방법
CN110838538B (zh) 一种发光二极管元件及其制备方法
JP5434872B2 (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法
KR20090010569A (ko) 반도체 발광소자 및 그 제조방법
KR101382801B1 (ko) 반도체 발광소자 및 그 제조방법
KR101383161B1 (ko) 발광 다이오드 및 그 제조 방법
US20110284895A1 (en) Light-emitting semiconductor device
KR101371819B1 (ko) 반도체 발광소자 및 그 제조방법
KR100905860B1 (ko) 질화물 반도체 발광소자 및 그 제조 방법
JP5246235B2 (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant