KR101975157B1 - 크로스 포인트 메모리를 형성하기 위한 물질 교체 공정 - Google Patents

크로스 포인트 메모리를 형성하기 위한 물질 교체 공정 Download PDF

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Abstract

상 변화 및/또는 칼코게나이드 물질을 포함하는 메모리 셀을 형성하는 방법이 개시된다. 하나의 양태에서, 상기 방법은 제1 방향으로 뻗어 있는 하부 라인 스택을 제공하는 단계 - 상기 하부 라인 스택은 하부 전도성 라인 위의 희생 라인을 포함함 - 를 포함한다. 상기 방법은 희생 라인의 희생 물질을 선택적으로 제거하고 희생 라인을 칼코게나이드 물질로 교체함으로써, 제1 방향으로 뻗어 있는 칼코게나이드 라인을 형성하는 단계를 더 포함한다.

Description

크로스 포인트 메모리를 형성하기 위한 물질 교체 공정{REPLACEMENT MATERIALS PROCESSES FOR FORMING CROSS POINT MEMORY}
본 명세서에 개시된 발명은 일반적으로 집적 회로 내 소자와 관련되며, 구체적으로, 소자들의 어레이, 가령, 크로스-포인트 어레이(cross-point array) 내 메모리 셀을 형성하는 방법과 관련된다.
다양한 전자 소자에서 칼코게나이드 물질, 가령, 오보닉 임계 스위치 및 상 변화 저장 요소가 발견될 수 있다. 이러한 소자는 컴퓨터, 디지털 카메라, 셀룰러 전화기, 개인 디지털 보조기(personal digital assistant) 등에서 사용될 수 있다. 시스템 설계자가 특정 적용예에 대해 칼코게나이드 물질을 포함할지 여부 및 방식을 결정할 때 고려할 수 있는 요인은, 예를 들어, 물리 크기, 저장 밀도, 확장성, 동작 전압 및 전류, 읽기/쓰기 속도, 읽기/쓰기 처리율, 전송율, 전력 소모율, 및/또는 칼코게나이드 물질로 소자를 형성하는 방법을 포함할 수 있다.
본 발명은 명세서의 결론 부분에서 구체적으로 언급된다. 그러나 구성 및/또는 동작 방법이 특정 목적, 특징, 및/또는 이점과 함께, 첨부된 도면과 함께 읽으면 다음의 상세한 설명을 참조하여 더 잘 이해될 수 있다.
도 1a는 일부 실시예에 따르는 메모리 셀의 개략적 3차원 도시이다.
도 1b는 일부 실시예에 따르는 메모리 셀의 개략적 3차원 도시이다.
도 1c는 일부 실시예에 따르는 메모리 셀의 개략적 3차원 도시이다.
도 2는 일부 실시예에 따르는 크로스-포인트 메모리 어레이를 도시하는 개략적 평면도이다.
도 3a-3e는 일부 실시예에 따르는 메모리 셀의 제조의 다양한 스테이지의 개략적 3차원 도시이다.
도 4a-4e는 일부 실시예에 따르는 메모리 셀의 제조의 다양한 스테이지의 개략적 3차원 도시이다.
도 5a-5e는 일부 실시예에 따르는 메모리 셀의 제조의 다양한 스테이지의 개략적 3차원 도시이다.
도 6a-6e는 일부 실시예에 따르는 메모리 셀의 제조의 다양한 스테이지의 개략적 3차원 도시이다.
도 7a-7e는 일부 실시예에 따르는 메모리 셀의 제조의 다양한 스테이지의 개략적 3차원 도시이다.
도 8a-8e는 일부 실시예에 따르는 메모리 셀의 제조의 다양한 스테이지의 개략적 3차원 도시이다.
도면의 특징부들은 반드시 실측 비율로 도시된 것은 아니며 도시된 것과 상이한 방향으로 뻗어 있을 수 있다. 다양한 축 및 방향이 본 발명의 설명을 용이하게 하도록 예시로 제공되었지만, 특징부들이 상이한 방향으로 뻗어 있을 수 있는 것이 이해될 것이다.
동작 중에 저항이 변하는 물질을 포함하는 소자가 다양한 전자 장치, 가령, 컴퓨터, 디지털 카메라, 셀룰러 전화기, 개인 디지털 보조기 등에서 발견될 수 있다. 이러한 물질을 포함하는 소자는, 예를 들어, 메모리 소자일 수 있다. 차례로 저항이 변하는 물질이 이들 물질 조성을 기초로 여러 다른 카테고리로 나뉠 수 있다. 한 가지 이러한 물질 카테고리가 메모리 소자의 스토리지 노드(storage node) 또는 셀렉터 노드(selector node)로서 역할 할 수 있는 칼코게나이드 물질이다. 스토리지 노드로서, 가령, 특정 칼코게나이드 물질이, 가열 및/또는 인가되는 전기장에 반응하는 안정한(즉, 비휘발성) 물질 상 변화로부터 기원하는 저항 변화를 기초로 정보를 저장하는 상 변화 물질일 수 있다. 비교하자면, 셀렉터 노드로서, 특정 칼코게나이드 물질은, 비휘발성 상 변화 없이 인가된 전기장에 반응하여 저항이 일시적으로 변화하는 오보닉 임계 스위칭 물질일 수 있다. 칼코게나이드-계 스토리지 노드, 칼코게나이드-계 셀렉터 노드, 또는 칼코게나이드-계 스토리지 및 셀렉터 노드를 갖는 상 변화 메모리 소자가 그 밖의 다른 메모리 소자, 가령, 플래시 메모리 소자 및 동적 랜덤 액세스 메모리 소자(DRAM)에 비해 몇 가지 성능 이점을 제공할 수 있다. 예를 들어, 어떠한 외부 전력 공급 없이 메모리 소자의 물리적 및 전기적 상태가 보유 시간(retention time)(가령, 1년 이상) 동안 실질적으로 변하지 않도록, 일부 상 변화 메모리 소자가 비휘발성일 수 있다. 덧붙여, 일부 상 변화 메모리 소자가 고속 읽기 및 쓰기 액세스 시간(가령, 10나노초(nanosecond)보다 빠른 시간) 및/또는 높은 읽기 및 쓰기 액세스 대역폭(가령, 초당 100메가비트 이상)을 제공할 수 있다. 덧붙여, 일부 상 변화 메모리 소자가 초고 밀도 메모리 어레이, 가령, 국소 금속화부와 연결되는 최소 메모리 어레이 유닛에서 백만 개 이상의 셀을 갖는 크로스-포인트 어레이로 배열될 수 있다.
작은(가령, 100nm 미만) 최소 특징부 크기(가령, 컬럼 또는 로우의 하프-피치)를 갖는 고밀도 메모리 어레이를 제조할 때, 제조 공정 흐름을 선택할 때의 한 가지 고려사항은 처리 동안 중간 구조물(가령, 로우 또는 컬럼 라인)의 기계적 안정성이다. 부적합한 기계적 안정성은 가령 후속 공정 동안 문제, 가령, 특징부가 노출되는 환경으로 인한 특징부의 뒤틀림 및/또는 붕괴를 초래할 수 있다. 이러한 환경은, 예를 들어, 특징부가 정전기적으로 대전될 수 있는 플라스마 환경 또는 특징부가 모세관힘을 겪을 수 있는 수성 환경을 포함할 수 있다. 특정 특징부의 부적합한 기계적 안정성을 보수하는 한 가지 방식은 거친 공정 환경을 유발하는 공정을 중에 충분한 기계적 안정성을 갖는 임시 희생 물질을 채용하고, 공정 흐름에서 차후에 상기 희생 물질을 영구 기능 물질(즉, 최종 소자를 형성하는 물질)로 교체하는 것으로 제조 공정 흐름을 설계하는 것이다.
이하에서, 희생 물질을 이용하고 희생 물질을 영구 기능 물질로 교체하는 교체 공정을 채용함으로써 중간 구조물을 형성하는 방법이 개시된다. 일부 실시예에서, 희생 물질은 패터닝되어 희생 구조물을 형성할 수 있고, 다른 물질이 이들 희생 구조물 주위에 형성될 수 있으며, 희생 물질은 영구 물질로 교체될 수 있다. 구체적으로, 영구 기능 물질은 셀렉터 노드 및/또는 스토리지 노드에 대한 상 변화 물질, 가령, 칼코게나이드 물질, 또는 상 변화 물질에 전기적으로 연결되는 전도성 물질, 가령, 금속 라인 물질 및 전극 물질일 수 있다.
일부 실시예에서, 교체 공정에 의해 칼코게나이드 라인을 형성하는 방법은 전도성 물질 및 희생 물질을 포함하는 물질 스택을 전도성 물질 위에 제공하는 단계를 포함한다. 그 후 희생 물질 및 전도성 물질은 리소그래피 방식으로 패터닝되고 에칭되어 교대하는 라인 스택과 스페이스를 형성할 수 있고, 여기서, 라인 스택의 각각은 전도성 라인 위에 희생 라인을 포함할 수 있다. 그 후 스페이서가 유전체 물질, 가령, 분리 유전체(isolation dielectric)로 충전(fill)된다. 그 후, 희생 물질이 적합한 에칭 기법에 의해 선택적으로 제거되어 인접한 스페이스들 사이에 위치하며 유전체 물질로 충전된 갭을 형성할 수 있다. 그 후 갭이 칼코게나이드 물질로 충전되서 칼코게나이드 라인을 형성할 수 있다.
그 밖의 다른 일부 실시예에서, 교체 공정에 의해 전도성 라인을 형성하는 방법은 제1 전도성 라인 위의 칼코게나이드 라인을 포함하는 제1 방향으로 뻗어 있는 제1 라인 스택을 제공하는 단계를 포함한다. 상기 방법은 또한 제1 라인 스택 위에 희생 물질을 제공하는 단계 및 인접한 스페이스들 사이에 배치된 제2 라인 스택을 형성하기 위해 희생 물질을 에칭하는 단계를 포함한다. 최종 제2 라인 스택은 제1 방향을 가로지르는 제2 방향으로 뻗어 있는 희생 라인을 포함한다. 그 후, 인접한 스페이스들은 유전체 물질로 충전된다. 그 후 희생 물질은 선택적으로 제거되어 유전체 물질로 충전된 인접한 스페이스들 사이에 위치하는 갭을 형성할 수 있다. 그 후 상기 갭은 전도성 물질로 충전되서 제2 전도성 라인을 형성할 수 있다.
본 명세서에 기재된 메모리 셀의 실시예가 칼코게나이드 물질을 포함하는 스토리지 노드와 셀렉터 노드 모두를 포함하더라도, 그 밖의 다른 실시예가 가능하다. 일부 실시예에서, 메모리 셀은 칼코게나이드 상 변화 물질을 포함하는 스토리지 노드를 포함할 수 있지만, 칼코게나이드 물질을 포함하지 않는 셀렉터 노드, 가령, 바이폴라 접합 트랜지스터 또는 다이오드를 포함할 수 있다. 그 밖의 다른 일부 실시예에서, 칼코게나이드 상 변화 물질과 유사한 전기적 거동을 갖는 또 다른 물질이 상기 칼코게나이드 상 변화 물질을 대신하여 사용될 수 있다. 그 밖의 다른 일부 실시예에서, 메모리 셀은 오보닉 임계 스위칭 물질을 포함하는 셀렉터노드를 포함할 수 있지만, 칼코게나이드 물질, 가령, 옥사이드계 저항 변화 옥사이드 물질을 포함하지 않는 스토리지 노드를 포함할 수 있다. 또 다른 실시예에서, 메모리 셀은 스토리지와 셀렉터 기능을 모두 갖는 칼코게나이드 상 변화 물질을 포함하고, 개별 셀렉터 노드를 포함하지 않을 수 있다.
도 1a-1c는 일부 실시예에 따르는 크로스-포인트 메모리 어레이에 인터커넥트된 메모리 셀(10)을 도시한다. 도 1a-1c에서 인터커넥트된 메모리 셀(10)은 일반적으로 y-방향으로 뻗어 있는 컬럼 라인(20)과 x-방향으로 일반적으로 뻗어 있는 로우 라인(22) 사이에 스택 구성으로 배열된 상변화 메모리 셀 스택(30)에 의해 형성된다. 상 변화 메모리 셀 스택(30)은 로우 라인(22)과 전기적으로 통신하는 제1 전극(32), 제1 전극(32) 상의 셀렉터 노드(34), 셀렉터 노드(34) 상의 중간 전극(middle electrode)(36), 상기 중간 전극(36) 내 스토리지 노드(38), 및 상기 스토리지 노드(38) 상에 있으며 컬럼 라인(20)과 전기적으로 통신하는 제2 전극(40)을 포함한다. 상 변화 메모리 셀 스택(30)은 분리 유전체 물질(도시되지 않음)에 의해 둘러 싸일 수 있다. 스택 구성의 그 밖의 다른 실시예가 가능하다. 예를 들어, 스토리지 노드(38)와 셀렉터 노드(34)의 위치가 서로 교환될 수 있다. 또 다른 예를 들면, 제1 전극, 제2 전극 및 중간 전극 중 임의의 하나의 전극이 서로 교환될 수 있다. 또 다른 예시에서, 제1 전극(32), 중간 전극(36), 제2 전극(40), 및 셀렉터 노드(34) 중 임의의 하나가 생략될 수 있다. 추가로, "로우(row)" 및 "컬럼(column)" 지시어는 서로 교환 가능하며, 위에서 볼 때, 로우와 컬럼은 일반적으로 수직이지만, 90°가 아닌 다른 각도로 교차될 수 있다.
일부 실시예에서, 스토리지 노드(38) 및 셀렉터 노드(34) 중 하나 또는 둘 모두가 칼코게나이드 물질을 포함할 수 있다. 스토리지 노드(38)와 셀렉터 노드(34) 모두는 칼코게나이드 물질을 포함할 때, 스토리지 노드(38)는 대기 온도(가령, 실온)에서 비휘발성인 상 변화를 겪을 수 있는 칼코게나이드 물질을 포함할 수 있다. 또 다른 경우, 셀렉터 노드(34)는 유사한 안정한 상 변화를 겪지 않는 칼코게나이드 물질을 포함할 수 있다.
일부 실시예에서, 스토리지 노드(38)는 칼코게나이드 조성, 가령, 인듐(In)-안티모니(Sb)-텔루륨(Te)(IST) 합금 시스템, 가령, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등 내 원소들 중 적어도 2개를 포함하는 합금, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te) (GST) 합금 시스템, 가령, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등 내 원소들 중 적어도 2개를 포함하는 합금, 및 그 밖의 다른 칼코게나이드 합금 시스템을 포함하는 상 변화 물질을 포함한다. 하이픈 화학 조성물 표기는, 본 명세서에서 사용될 때, 특정 혼합물 또는 화합물에 포함되는 요소를 가리키고, 지시된 원소들을 포함하는 모든 화학양론을 나타내는 의도이다. 상 변화 스토리지 노드에서 사용될 수 있는 그 밖의 다른 칼코게나이드 합금 시스템은 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-ln-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge- Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함한다.
메모리 셀(10)에 포함될 때, 셀렉터 노드(34)는 하나의 측에서 중간 전극(36)을 통해 스토리지 노드(38)에 전기적으로 연결되고 다른 측에서 제1 전극(32)을 통해 로우 라인(22)으로 전기적으로 연결되는 2-단자 셀렉터일 수 있다. 일부 실시예에서, 셀렉터 노드(34)는 칼코게나이드 물질을 포함하고 오보닉 임계 스위치(OTS)(Ovonic Threshold Switch)라고 지칭될 수 있다. OTS는 스토리지 노드에 대해 앞서 기재된 칼코게나이드 합금 시스템 중 임의의 하나를 포함하는 칼코게나이드 조성을 포함할 수 있다. 덧붙여, 셀렉터 노드가 결정화(crystallization)를 억제하기 위한 원소, 가령, 비소(As)를 더 포함할 수 있다. 추가될 때, 원소, 가령, As는 합금의 임의의 비-일시적 핵생성 및/또는 성장을 억제함으로써, 결정화를 억제한다. 따라서 임계 전압을 초과하는 전위가 셀렉터 노드(34) 양단에 인가될 때 셀렉터 노드(34)는 전도성 상태로 스위칭하도록 구성될 수 있다. 덧붙여, 충분한 유지 전류(holding current)가 셀렉터 노드 양단에서 유지되는 동안 전도성 상태는 유지될 수 있다. OTS 물질의 예시로는 Te-As-Ge-Si, Ge- Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi- Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, 및 Ge-As-Bi-Se 등이 있다.
스택 구성으로 배열된 상 변화 메모리 셀 스택(30) 내 다양한 특징부가 스택(30)의 측부에 위치하며 x-방향 및/또는 y-방향으로 뻗어 있는 적어도 하나의 유전체 물질에 의해 분리(isolate)될 수 있다. 유전체 내 특징부를 분리시킴으로써, 특징부의 전기적 분리 및/또는 열적 분리가 개선될 수 있다. 하나 이상의 방향으로 특징부의 전기적 및/또는 분리 및/또는 열적 분리를 개선하는 것이 일부 소자 파라미터와 관련하여 상 변화 메모리 셀의 성능 이점을 도출할 수 있다. 하나의 예를 들면, 스토리지 노드(38)를 상기 스토리지 노드의 칼코게나이드 물질의 것보다 낮은 열 전도율을 갖는 분리 유전체 내에서 x-방향과 y-방향 모두에서 열적으로 분리함으로써, 스토리지 노드(38)의 열적 가둠(thermal confinement)이 향상될 수 있어서, 액세스 동작 동안 소비되는 에너지가 낮아짐 및/또는 액세스 동작 동안의 시간의 단축이 야기될 수 있다. 다른 한편으로는, 스토리지 노드의 칼코게나이드 물질의 열 전도율이 분리 유전체의 열 전도율에 비해 낮을 때 단 하나의 방향으로 스토리지 노드(38)를 열적으로 분리함으로써, 스토리지 노드(38)의 열적 가둠이 향상될 수 있다. 또 다른 예를 들면, 두 방향 모두에서 스토리지 노드(38)를 열적으로 분리함으로써, 단 하나의 방향으로 스토리지 노드(38)를 열적으로 분리하는 것에 비교할 때 공정 복잡도가 증가할 수 있다. 따라서 메모리 셀 스택(30)의 특정 구현은 메모리 셀 스택(30) 내 특징부의 분리 방식에 따라 달라질 수 있다.
도 1a의 도시된 실시예에서, 제1 전극(32), 셀렉터 노드(34), 중간 전극(36), 스토리지 노드(38), 및 제2 전극(40)의 메모리 셀 스택(30) 내 각각의 특징부가 x 방향과 y 방향 모두에서 분리된다. 이 구성에 따르면, 메모리 셀 스택(30) 내 각각의 특징부가 분리 유전체에 의해 x-방향과 y-방향 모두에서 감싸진다.
도 1b의 도시된 실시예에서, 제1 전극(32) 및 셀렉터 노드(34)가 x-방향으로 뻗어 있는 라인을 형성하고 y-방향으로 분리된다. 덧붙여, 메모리 셀 스택(30) 내 나머지 특징부, 즉, 중간 전극(36), 스토리지 노드(38), 및 제2 전극(40)이 x 방향 및 y 방향 모두에서 분리된다. 이 구성에 따르면, 제1 전극(32) 및 셀렉터 노드(34)에 인접하게 뻗어 있고 x-방향으로 뻗어 있는 분리 유전체에 의해, 제1 전극(32)과 셀렉터 노드(34)가 y-방향에서 라인의 두 측부 상에서 분리된다. 덧붙여, 메모리 셀 스택(30) 내 나머지 특징부, 즉, 중간 전극(36), 스토리지 노드(38), 및 제2 전극(40)이 x 방향 및 y 방향 모두에서 분리된다.
도 1c의 도시된 실시예에서, 제1 전극(32) 및 셀렉터 노드(34)가 x-방향으로 뻗어 있는 라인을 형성하고 y-방향에서 분리된다. 덧붙여, 제2 전극(40) 및 스토리지 노드(38)는 y-방향으로 뻗어 있는 라인을 형성하고 x-방향으로 분리된다. 덧붙여, 중간 전극(36)은 x 방향과 y 방향 모두에서 분리된다. 이 구성에 따르면, 제1 전극(32) 및 셀렉터 노드(34)가 제1 전극(32) 및 셀렉터 노드(34)에 인접하게 뻗어 있고 x-방향으로 뻗어 있는 분리 유전체에 의해 라인의 두 측부 상에서 y-방향에서 분리된다. 덧붙여, 제2 전극(40) 및 스토리지 노드(38)가 제2 전극(40) 및 스토리지 노드(34)에 인접하고 y-방향으로 뻗어 있는 분리 유전체에 의해 라인의 두 측부 모두 상에서 x-방향에서 분리된다. 덧붙여, 중간 전극(36)은 x 방향 및 y 방향 모두에서 분리된다.
도 2는 하나의 실시예에 따라, y 방향으로 뻗어 있는 N개의 컬럼(20)과 x 방향으로 뻗어 있는 M개의 로우(22)의 교차점에서 N × M 메모리 셀을 포함하는 크로스-포인트 메모리 어레이(50)를 도시한다. 1 내지 N 번째 컬럼(20-1, 20-2, ... 및 20-N)을 포함하는 N개의 컬럼(20)은 액세스 라인, 가령, 디지트 또는 비트 라인일 수 있으며, 1 내지 M 번째 로우(22-1, 22-2,..., 및 22-M)를 포함하는 M개의 로우(22)는 컬럼(22)과 교차하는 액세스 라인, 가령, 워드 라인일 수 있다. 메모리의 셀은 컬럼(20) 및 로우(22)에 의해 형성되는 교차부의 적어도 서브세트에 배치되는 상 변화 메모리 셀일 수 있다.
하나의 실시예에서, 컬럼(20)과 로우(22) 중 임의의 하나에 의해 형성된 교차부에 배치되는 메모리 셀들 중 임의의 하나가 실질적 비정질 영역을 포함하는 상 변화 물질에 대응할 수 있는 RESET 상태라고도 알려진 비교적 하이 저항 상태(HRS)일 수 있는 저항 상태를 가질 수 있다. 마찬가지로, 메모리 셀 중 임의의 하나가 실질적으로 결정질인 상 변화 물질에 대응할 수 있는 SET 상태라고도 알려진 비교적 로우 저항 상태(LRS)일 수 있는 저항 상태를 가질 수 있다. HRS 및 LRS은 예를 들어, 약 2 내지 약 1백만의 저항 비를 가질 수 있다. 이 구현예에 따르면, 단일 비트-퍼-셀 메모리 시스템에서, 로우 및 하이 저항 상태가 각각 "1" 상태 및 "0" 상태에 대응할 수 있다. 그러나 반대 대응관계가 또한 사용될 수 있고, 일부 실시예에서, 상태 "1" 및 "0"이 각각 하이 및 로우 저항 상태에 대응할 수 있다.
일부 실시예에서, 컬럼(20)들 중 임의의 컬럼 및 로우(22)들 중 임의의 로우에 의해 형성된 교차부에 배치된 메모리 셀들 중 각각의 메모리 셀은 액세스 동작에 의해 액세스될 수 있다. 본 명세서에서 사용될 때, 액세스 동작은, 예를 들어, 쓰기 액세스 동작, 소거 액세스 동작, 또는 읽기 액세스 동작을 지칭할 수 있다. 상 변화 메모리에 대해 프로그램 동작 또는 RESET 동작이라고도 지칭될 수 있는 쓰기 액세스 동작이 메모리 셀의 저항 상태를 비교적 로우 저항 상태에서 비교적 하이 저항 상태로 변화시킨다. 마찬가지로, 상 변화 메모리에 대해 SET 동작이라고도 지칭될 수 있는 소거 동작이 메모리 셀의 저항 상태를 비교적 하이 저항 상태에서 비교적 로우 저항 상태로 변화시킨다. 그러나 용어 "쓰기" 및 "소거"는 RESET 및 SET 동작과 관련될 때 일부 실시예에서 앞서 언급된 바와 반대를 의미하도록 사용될 수 있다. 예를 들어, 소거 동작은 SET 동작이라고 지칭될 수 있으며, 프로그램 또는 쓰기 동작은 RESET 동작이라고 지칭될 수 있다.
도 2의 도시된 실시예에서, 컬럼 및 로우 중 임의의 것에 의해 형성된 교차부에 배치된 메모리 셀들의 각각의 메모리 셀이 비트-어드레싱 가능한 액세스 모드에서 개별적으로 바이어싱될 수 있다. 본 명세서에서 사용될 때, 메모리 셀에 인가되는 바이어스가 메모리 셀 양단에 인가되는 전압 차이를 지칭한다. 비트-어드레싱 가능한 바이어스 모드에서, 액세스될 메모리 셀은 n 번째 컬럼(20-n)과 m 번째 로우(22-m)에 의해 형성되는 교차부에 위치하는 타깃 셀(52)이라고 지칭될 수 있다. 액세스 바이어스는 n 번째 컬럼(20-n) 및 m 번째 로우(22-m) 양단에 액세스 전압을 인가함으로써 이 예시의 타깃 셀 양단에 인가될 수 있는 SET 액세스 바이어스 VSET, RESET 액세스 바이어스 VRESET, 또는 읽기 액세스 바이어스 VREAD일 수 있는 전압-제어된 바이어스 VACCESS일 수 있다. 또 다른 예를 들면, 액세스 바이어스는 SET 액세스 전류 ISET, RESET 액세스 전류 IRESET 또는 읽기 액세스 전류 IREAD일 수 있는 전류-제어되는 바이어스 IACCESS일 수 있다.
하나의 실시예에서, 나머지 셀이 액세스되는 것을 금지(즉, 억제)하면서 타깃 셀(52)이 액세스될 수 있다. 이는, 예를 들어, 나머지 셀 양단에 VACCESS보다 실질적으로 낮은 바이어스를 인가하면서 타깃 셀(52) 양단에 VACCESS의 바이어스를 인가함으로써 이뤄질 수 있다. 예를 들어, VCOL SEL이 선택된 컬럼(이 예시의 경우 20-n)에 인가되고, VROW SEL이 선택된 로우(이 예시에서 22-m)에 인가될 수 있다. 동시에, 바이어스 VCOL INHIBIT가 나머지 모든 컬럼 양단에 인가되고 바이어스 VROW INHIBIT가 나머지 모든 로우 양단에 인가된다. 이 구성에 따르면 VCOL SEL과 VROW SEL 간 바이어스가 VACCESS를 초과할 때, 타깃 셀(52)이 액세스될 수 있다. 덧붙여, 약(VCOL SEL - VROW INHIBIT)의 크기의 바이어스가 선택된 컬럼(20-n)을 따르는 억제된 셀(54) 양단에 드롭된다. 덧붙여, 약 (VROW SEL - VCOL INHIBIT)의 크기의 바이어스가 선택된 로우(22-m)를 따르는 억제된 셀(56) 양단에 드롭된다. 덧붙여, 약(VCOL INHIBIT - VROW INHIBIT)의 크기의 바이어스가 억제된 로우와 억제된 컬럼에 걸쳐 있는 나머지 모든 억제된 셀(58) 양단에 드롭된다.
도 1a-1c를 다시 참조하면, 특정 공정 흐름을 선택함으로써, 다양한 특징부의 전기적 분리 및/또는 열적 분리가 개선될 수 있다. 또한 기재된 바와 같이, 하나 또는 두 방향으로 특정 특징부를 열적으로 분리하는 것은 특정 공정 흐름에 따라 처리 복잡도를 증가 또는 감소할 수 있다. 공정 흐름을 선택하는 데 고려할 또 다른 사항이 공정 동안 중간 구조물의 기계적 안정성이다. 예를 들어, 최소 특징부 크기(가령, 컬럼과 로우의 하프 피치)가 계속 축소되기 때문에, 하나 또는 두 방향으로 분리될 다양한 특징부를 패터닝함으로써 부적절한 기계적 안정성이 초래될 수 있다. 부적절한 기계적 안정성이 특징부가 노출되는 환경 및/또는 후속 공정으로 인한 문제, 가령, 특징부의 뒤틀림 및 붕괴를 야기할 수 있다. 이러한 환경은, 예를 들어, 특징부가 정전기적으로 대전될 수 있는 플라스마 환경, 또는 특징부가 모세관힘을 겪을 수 있는 수성 환경을 포함할 수 있다. 이와 관련하여, 구조물을 패터닝하는 처리 복잡도가 처리 복잡도를 야기하는 구조물의 물질로부터 크게 연결해제될 수 있는 공정 흐름을 선택하는 것이 바람직할 수 있다. 예를 들어, 그 예시가 앞서 기재된 바 있는 다양한 힘에 의한 삭제 패터닝된 후, 칼코게나이드 물질을 포함하는 특징부가 유전체 갭충전 공정을 견디기에 충분한 기계적 강도를 가질 수 없다.
본 명세서에서 사용될 때, "삭제 패터닝 공정(subtractive patterning process)"은, 스토리지 노드, 셀렉터 노드, 전극, 전도성 라인, 희생 구조물, 또는 이러한 구조물의 조합을 포함할 수 있는 형성될 구조물이, 물질을 제거하여 이러한 구조물을 형성함으로써, 형성되는 공정을 지칭한다. 예를 들어, 형성될 특징부는 패터닝될 영역과 겹치는 에칭 마스크 구조물(가령, 포토레지스트 패턴 또는 하드 마스크 패턴)을 우선 리소그래피 방식으로 제공함으로써 패터닝된다. 리소그래피 공정 후에, 에칭 제거 공정이 뒤 따르며, 여기서, 노출된 영역 내 물질이 에칭 제거 공정에 의해 제거되면서, 마스크 구조물에 의해 마스킹되는 영역 내 물질이 보호된다.
일부 실시예에서, 그 후 에칭 제거 공정 후에, 에칭된 구조물들 사이에 형성된 스페이스를 절연 물질, 가령, 옥사이드로 충전하기 위한 갭-충전 공정이 뒤 따를 수 있다. 희생 구조물을 형성하기 위해 삭제 공정이 사용되는 경우, 상기 희생 구조물은, 희생 구조물의 희생 물질이 선택적으로 제거되고 영구 물질, 가령, 칼코게나이드 물질 또는 전도성 물질에 의해 교체되는 교체 물질 공정에 의해 교체될 수 있다. 본 명세서에서 사용될 때, 영구 물질은 최종 소자에서 구조물을 형성하는 물질이다.
교체 물질 공정이 뒤따르는 삭제 패터닝을 이용해, 높은 기계적 강도를 갖는 희생 구조물이 이러한 높은 기계적 강도를 필요로 하는 공정, 가령, 에칭, 세정, 및 갭충전 공정 전체에서 "플레이스홀더(placeholder)"로서 사용될 수 있고, 그 후 다른 경우라면 실질적 열화 없이 이러한 공정을 견딜 수 없었을 적합한 기능 물질, 가령, 칼코게나이드 물질로 교체된다. 하나의 양태에서, 교체 물질 공정이 뒤따르는 삭제 패터닝 공정은, 먼저 리소그래피 및 에칭 공정에 의해 블랭킷 유전체 층에서 갭이 생성되고, 그 후 갭을 물질로 충전하여 최종 구조물을 형성하는 다마신 공정(damascene process)과 대비될 수 있다.
예를 들어, 높은 전도율을 갖는 알루미늄 또는 구리가 로우 라인 또는 컬럼 라인을 형성하기 위해 선택된 물질일 수 있지만, 작은 지오메트리, 가령, 약 100nm 미만에서 알루미늄 또는 구리의 삭제 패터닝이 어려울 수 있다. 예를 들어, 알루미늄의 경우, 로우 라인 또는 컬럼 라인의 실질적 부분이 라인이 삭제 에칭되는 시점과 라인들 사이의 갭이 층 사이 유전체(inter-layer dielectric)에 의해 충전되는 시점 사이에 산화될 수 있다. 구리의 경우, 에칭 동안 보호될 구조물에 대해 구리를 에칭하기 위한 화학물이 적절한 선택비를 갖지 않을 수 있다. 따라서 셀 스택 내 하나 이상의 특징부에 대한 중간 구조물을 형성하도록 선택된 물질이 차후에 적절한 소자 성능에 대한 희망 최종 물질로 교체될 수 있는 유연한 공정 흐름이 요구된다. 일부 실시예에서, 중간 구조물에 사용되는 물질은 다양한 차후 공정 환경에 노출될 때 이들의 구조적 무결성을 유지하기에 충분히 강건하고 인접한 타 물질과 낮은 반응성을 가질 수 있다.
이하에서, 다양한 실시예가 예를 들어, 메모리 셀, 가령, 크로스-포인트 메모리 어레이 내 메모리 셀을 형성하도록 적용될 수 있다. 일부 실시예에서, 셀 스택 내 하나 이상의 특징부에 대한 중간 구조물을 형성하도록 선택된 물질이 차후에 최종 메모리 셀을 형성하도록 사용되는 바람직한 최종 물질로 교체될 수 있다.
이하에서, 명료성을 위해 메모리 어레이의 일부분이 기재될 수 있지만, 일부 실시예에 따라, 일부분은 대표예이며 메모리 어레이의 실질적으로 섹션 또는 전체에 적용될 수 있음이 이해될 것이다. 본 명세서에 기재된 바와 같이, 메모리 어레이는 "타일"이라고도 지칭되는 복수의 서브-어레이로 분할될 수 있다. 덧붙여, 복수의 동평면 컬럼과 복수의 동평면 로우를 갖는 메모리 어레이가 "데크(deck)"를 형성할 수 있으며, 상기 데크는 메모리 어레이의 복수의 데크로 적층되어, 3D 크로스 포인트 메모리 구조를 형성할 수 있다. 단지 예시로서, 상 변화 메모리 어레이의 하나의 예시에서, 단일 데크 타일이 각각의 타일이 포함하는 메모리의 데크의 개수에 따라, 약 100,000개에서 16,000,000개의 메모리 셀과 동일한 풋프린트를 차지할 수 있다. 덧붙여, 일부 실시예에서, 컴팩트한 칩 레이아웃을 위해, 다양한 주변 회로, 가령, 컬럼 라인 및 로우 라인 드라이버가 메모리의 어레이 아래에 그리고 실질적으로 액티브 어레이의 풋프린트 내 메모리 셀 아래에, 메모리 셀 아래에, 및 서브-어레이의 주변부 근방에 위치할 수 있다. 컬럼 라인 및 로우 라인 드라이버가 소켓이라고 지칭될 수 있는 수직 연결 부재를 통해 이들 각자의 컬럼 라인 및 로우 라인에 전기적으로 연결될 수 있다. 상기 소켓은 워드 라인 드라이버의 위치에 따라서 에지(edge) 근방에 또는 중간-지점 근방에 위치할 수 있다.
단지 예시로서, 사각형 메모리 어레이가 4개의 동등한 크기의 유사한 형태의 사각형 서브-어레이를 포함할 수 있다. 메모리 어레이는 2개의 서브-어레이에 걸쳐 있는 제1 방향(가령, y-방향)을 따라 수평 방향으로 뻗어 있는 컬럼 라인을 포함한다. 상기 컬럼 라인은 소켓을 통해 메모리 어레이 아래에 위치하는 컬럼 드라이버에 수직 방향으로 연결될 수 있다. 하나의 예시적 실시예에서, 컬럼 라인 드라이버는 x-방향으로 뻗어 있는 메모리 어레이 에지 중 하나 또는 둘 모두 근방에 위치할 수 있다. 이 실시예에서, 컬럼 라인을 이들의 드라이버로 연결하기 위한 소켓이 x-방향으로 뻗어 있는 메모리 어레이 에지 중 하나 또는 둘 모두 근방에서 메모리 어레이 아래에 위치할 수 있다. 또 다른 실시예에서, 컬럼 드라이버는 x-방향으로 뻗어 잇는 2개의 서브-어레이의 교차부 근방에 위치할 수 있다. 이 실시예에서, 컬럼 라인을 각자의 드라이버로 연결하기 위한 소켓이 메모리 어레이 아래에서, x-방향으로 뻗어 있는 2개의 서브-어레이의 교차부 근방에 위치할 수 있다. 드라이버를 메모리 어레이 아래 특정 위치에 배치하는 것은 메모리 어레이 성능의 특정 양태를 개선하는 데 이로울 수 있다. 예를 들어, 드라이버를 메인 어레이의 에지 근방 대신, 2개의 서브-어레이의 교차부 근방에 (즉, 메인 어레이 영역 내에) 배치시킴으로써, 컬럼 라인에 의해 구동될 컬럼 라인 길이가 거의 절반으로 감소될 수 있다. 컬럼 라인의 길이의 이러한 감소는, 예를 들어, 컬럼 양단의 IR-드롭이 감소되고 RC 딜레이가 감소되기 때문에 바람직할 수 있다.
마찬가지로, 이 예시에서, 4개의 동등한 크기 및 유사한 형태의 사각형 서브-어레이를 포함하는 사각형 메모리 어레이는 2개의 서브-어레이를 횡단하는 제2 방향(가령, x-방향)을 따라 수평방향으로 뻗어 있는 로우 라인을 더 포함한다. 컬럼 라인과 유사하게, 로우 라인은 y-방향으로 뻗어 있는 메모리 어레이 에지들 중 하나 또는 둘 모두 근방에서, 또는 y-방향으로 뻗어 있는 2개의 서브-어레이의 교차부 근방에서, 소켓을 통해 메모리 어레이 아래에서 로우 라인 드라이버에 수직으로 연결될 수 있다. 따라서, 로우 라인을 각자의 드라이버로 연결하기 위한 소켓이 y-방향으로 뻗어 있는 메모리 어레이 에지 중 하나 또는 둘 모두 근방에서 또는 y-방향으로 뻗어 있는 2개의 서브-어레이의 교차부 근방에서, 메모리 어레이 아래에 위치할 수 있다. 컬럼 라인과 유사하게, 로우 드라이버를 메인 어레이의 에지 근방 대신, 2개의 서브-어레이의 교차부 근방에(즉, 메인 어레이 영역 내) 배치시킴으로써, 컬럼 라인에 의해 구동될 로우 라인의 길이가 대략 절반으로 감소될 수 있다. 이러한 로우 라인의 길이 감소는, 예를 들어, 로우 라인에 걸친 IR-드롭의 감소뿐 아니라 RC 딜레이의 감소라는 점에서 이로울 수 있다.
다시 도면을 참조하면, 도 3a-3e, 4a-4e, 5a-5e, 6a-6e, 7a-7e 및 8a-8e이 어레이 구조물(60a-60e, 70a-70e, 80a-80e, 90a-90e, 100a-100e, 및 110a-110e)을 각각 도시한다. 이들 도면은 메모리 어레이 내 메모리 셀 구조물을 제조하는 방법의 다양한 실시예를 도시한다. 명료성 및 설명의 편의를 위해 도시되지는 않았지만, 도시된 어레이 구조물은 도시된 어레이와 유사하게 형성되는 특징부, 다양한 주변부 및 지원 회로, 예컨대, 드라이버를 컬럼 라인 및 로우 라인에 연결하는컬럼 및 로우 드라이버 및 소켓을 가질 수 있는 다른 메모리의 어레이를 포함할 수 있는 기판 위에 형성됨이 이해될 것이다.
도 3a-3e는 일부 실시예에 따라 메모리 어레이를 제조하는 방법을 도시하는 3차원 도시를 보여준다. 상기 방법은 하나의 방향으로, 가령, x-방향으로 하부 라인 스택을 삭제 패터닝하는 단계를 포함할 수 있다. 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질 및 상기 하부 전도성 물질 위의 희생 물질을 포함하는 하부 스택을 제공하는 단계 및 상기 하부 스택을 에칭하여 하부 전도성 라인 위의 희생 라인을 포함하는 하부 라인 스택을 형성하는 단계를 포함한다. 상기 방법은 희생 라인의 희생 물질을 상부 칼코게나이드 물질로 교체함으로써 x-방향으로 뻗어 있는 상부 칼코게나이드 라인을 형성하는 단계를 더 포함한다. 상기 방법은 x-방향과 상이한 교차하는 방향, 가령, y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 칼코게나이드 라인 위에 상부 전도성 물질을 포함하는 상부 스택을 제공하는 단계 및 상부 스택을 에칭하여 상부 라인 스택을 형성하는 단계를 포함한다.
여기에 기재되고 도면에 도시된 바와 같이, 다양한 실시예에서, 위치 용어, 가령, "상부" 및 "하부"는 상호 교환될 수 있다. 예를 들어, 일부 실시예에서, 하부 전도성 라인은 로우 라인일 수 있다. 일부 다른 실시예에서, 하부 전도성 라인은 컬럼 라인일 수 있다. 덧붙여, 이 도면 및 후속 도면에서, 일부 실시예에서, 상부 전도성 라인이 컬럼 라인일 수 있고, 다른 실시예에서, 상부 전도성 라인이 로우 라인일 수 있다.
덧붙여, 이 도면 및 다음 도면을 참조하여 기재될 때, 일부 실시예에서, 상부 상 변화 물질 라인, 가령, 칼코게나이드 라인이 스토리지 요소의 중간 또는 최종 구조물을 포함할 수 있다. 또 다른 실시예에서, 상부 라인, 가령, 칼코게나이드 라인이 셀렉터 요소의 중간 또는 최종 구조물을 포함할 수 있다. 마찬가지로, 일부 실시예에서, 하부 상 변화 물질 라인, 가령, 칼코게나이드 라인이 스토리지 요소의 중간 또는 최종 구조물을 포함할 수 있고, 그 밖의 다른 일부 실시예에서, 하부 라인, 가령, 칼코게나이드 라인이 셀렉터 요소의 중간 또는 최종 구조물을 포함할 수 있다.
도 3a의 어레이 구조물(60a)을 참조하여, 메모리 어레이를 형성하는 방법은 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 라인 스택은 기판 위의 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 하부 전극 라인(32) 상의 하부 칼코게나이드 라인(34), 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36), 및 상기 중간 전극 라인(36) 상의 희생 라인(38a)을 포함한다. 상기 하부 라인 스택은 다양한 물질, 가령, 기판 위에 하부 전도성 물질, 하부 전도성 물질 상의 하부 전극 물질, 하부 전극 물질 상의 하부 칼코게나이드 물질, 하부 칼코게나이드 물질 상의 중간 전극 물질, 및 중간 전극 물질 상의 희생 물질에 의해 형성되는 층을 포함하는 하부 스택으로부터 삭제 패터닝될 수 있다.
상기 하부 전도성 물질은 메모리 어레이를 액세스하기 위한 전기 전류를 운반하기 위해 전도성 라인(22)을 형성하기에 적합한 전도성 및 반도성 물질을 포함한다. 전도성 라인(22)을 형성하기 위한 물질의 예시로는 n-도핑된 폴리 실리콘, p-도핑된 폴리 실리콘, 금속, 예컨대, Al, Cu 및 W, 전도성 금속 니트라이드, 가령, TiN, TaN 및 TaCN 등이 있다. 하부 전극 물질은 하나 이상의 전도성 및 반도성 물질, 가령, n-도핑된 폴리 실리콘 및 p-도핑된 폴리 실리콘, 금속, 가령, C, Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W, 전도성 금속 니트라이드, 가령, TiN, TaN, WN, 및 TaCN, 전도성 금속 실리사이드, 가령, 탄탈럼 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드, 및 전도성 금속 옥사이드, 가령, RuO2를 포함할 수 있다. 하부 칼코게나이드 물질은 스토리지 요소 또는 셀렉터 요소로서 접합한 앞서 기재된 칼코게나이드 물질들 중 하나일 수 있다. 중간 전극 물질은 앞서 하부 전극 물질로서 기재된 전도성 및 반도성 물질 중 하나 및 이들의 조합을 포함할 수 있다.
제1 희생 물질은 후속 분리 패터닝 및 충전 공정과 호환되는 물질일 수 있다. 제1 희생 물질은 물질이 제1 희생 물질에 의해 형성된 특징부들 사이의 개방된 스페이스 내로 증착되는 충전 공정 및 그 밖의 다른 공정을 견디기에 충분한 기계적 강건성 및 충분한 화학적 안정성을 갖는 물질일 수 있다. 일부 실시예에서, 제1 희생 물질은 후속 분리 충전 공정에서 사용되는 유전체 물질과 상이한 물질을 포함하는 스택을 포함한다. 일부 실시예에서, 제1 희생 물질은 폴리이미드 하부 물질 및 상부 흑연질 탄소 물질을 포함한다. 또 다른 실시예에서, 제1 희생 물질은 하부 실리콘 옥사이드 물질 및 상부 흑연질 탄소 물질을 포함한다. 또 다른 실시예에서, 제1 희생 물질은 알루미늄 니트라이드(AIN)을 포함한다. 또 다른 실시예에서, 제1 희생 물질은 실리콘을 포함한다.
도 3a를 다시 참조하면, 앞서 기재된 바와 같이 하부 칼코게나이드 스택을 제공하는 것에 이어, 하부 라인 스택을 삭제 패터닝하는 단계가 하부 스택을 에칭하여 하부 라인 스택을 형성하는 단계를 더 포함한다. 앞서 언급된 바와 같이, "삭제 패터닝"은 공정 단계의 세트를 지칭하며, 여기서 형성될 구조물은 물질의 제거에 의해 패터닝된다. 예를 들어, "삭제 패터닝 공정"은 우선 리소그래피 방식으로 패터닝될 영역에 겹치는 에칭 마스크 구조물을 제공하는 단계 및 그 후 에칭 단계를 포함하여 노출된 영역 내 물질이 에칭 제거 공정에 의해 제거되는 동안 상기 마스크 구조물에 의해 마스킹되는 영역 내 물질이 보호되도록 할 수 있다. 층들의 스택을 삭제 패터닝하기 위한 공정 단계들의 세트는, 예를 들어, 포토리소그래피 공정에 의한 포토레지스트, 하드 마스크, 및 반사-방지 코팅 중 적어도 하나를 포함할 수 있는 에칭 마스크 패턴을 제공하는 단계를 포함할 수 있다. 에칭 마스크 패턴은 마스크 패턴에 의해 덮이는 영역을 차단하여, 아래 놓이는 물질이 에칭제(가령, 습식 또는 건식 에칭제)에 의해 에칭되지 못하게 보호할 수 있고, 그 동안 에칭 마스크 패턴이 마스크 패턴에 의해 덮이지 않는 영역을 노출시켜 노출된 영역이 에칭제에 의해 에칭되게 할 수 있다.
도 3a의 도시된 실시예에서, 삭제 패터닝하는 단계는 x-방향으로 뻗어 있는 라인을 포함하는 에칭 마스크 패턴을 형성하는 단계를 포함한다. 그 후, 패터닝된 에칭 마스크를 이용해, 에칭 마스크 패턴들의 라인들 사이의 하부 물질 스택의 노출된 영역이 에칭된다. 도 3a의 실시예에서, 하부 물질 스택이 상부로부터 에칭되어, 희생 물질, 중간 전극 물질, 하부 칼코게나이드 물질, 하부 전극 물질, 및 하부 전도성 라인 물질의 순으로 에칭된다. 하부 물질 스택은 선택적으로 에칭되어 x-방향으로 뻗어 있는 하부 라인 스택을 형성할 수 있고, 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극(32), 하부 전극(32) 상의 하부 칼코게나이드 라인(34), 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36), 및 중간 전극 라인 상의 제1 희생 라인(38a)을 포함한다. 로우 라인 스택이 형성되면, 인접한 로우 라인 스택들 간 스페이스가 유전체로 충전되어 분리 유전체 영역(44)을 형성할 수 있다. 적합한 유전체의 예시로는, 비교적 작은 스페이스 폭(가령, 약 100nm 미만) 및 비교적 높은 종횡비(가령, 스페이스의 높이 대 폭 비가 약 5:1 초과)을 갖는 스페이스를 충전할 수 있는 유전체 물질이 있다. 적합한 분리 유전체 물질로는 고밀도 플라스마(HDP) 공정, 스핀-온-유전체(SOD) 공정, 감압 화학 기상 증착(sub-atmospheric chemical vapor deposition)(SACVD) 공정 및 원자 층 증착(ALD) 공정 등에 의해 증착되는 실리콘 옥사이드 및 실리콘 니트라이드를 포함한다. 라인간 스페이스(inter-line space)가 분리 유전체 영역(44)을 형성하기에 적합한 분리 유전체로 충전되면, 어레이 구조물(60a)이 화학-기계 연마되어, 희생 물질(38a)과 분리 유전체 영역(44)을 포함하는 교대하는 라인들을 노출시킬 수 있다.
도 3a-3e의 실시예 및 본 명세서에 기재된 그 밖의 다른 모든 실시예를 참조하여 기재될 때, 피치 증배 기법(pitch multiplication technique), 가령, 자기-정렬된 더블 패턴(self-aligned double patterning)(SADP) 기법이 사용되어 크로스-포인트 메모리 어레이를 위한 로우 라인 스택(가령, 도 3a의 (22, 32, 34, 36, 및 38a)를 포함하는 스택) 및 컬럼 라인 스택(가령, 도 3e의 (20e, 40e, 및 38e)를 포함하는 스택)을 형성할 수 있다. SADP 또는 그 밖의 다른 피치 증배 기법을 이용하여 로우 라인 스택 및 컬럼 라인 스택을 형성함으로써, 표준 리소그래피 기법을 이용해 가능했을 것보다 작은 치수를 갖는 특징부의 형성, 그 밖의 다른 가능한 이점, 예컨대, 개선된 전력 소비 및 소자 성능이 가능해진다. 공정은 "자기-정렬식"이라고 지칭되는데, 왜냐하면, 리소그래피에 의해 형성되는 특징부 세트에 (추가 마스크 없이) 자기-정렬되는 더 치밀한 특징부 패턴을 유도하기 위해 리소그래피에 의해 형성되는 특징부 세트가 사용될 수 있기 때문이다. 예를 들어, 포토리소그래피는 복수의 기다란 마스크 라인을 형성할 수 있고, 마스크 라인 위의 스페이서 층의 등각 적층 및 마스크 라인의 측벽을 따라 스페이서를 남겨 두기 위한 이에 뒤따르는 에칭(가령, 방향성 에칭)이 모든 하나의 마스크 라인마다 두 개씩의 스페이서 라인을 형성할 수 있다. 마스크 라인의 제거 후, 피치가 절반인 스페이서 라인(반복되는 패턴에서 유사한 특징부의 유사한 부분들 간 공간)이 남겨지고 본래 마스크 라인의 밀도가 두 배가 된다. 공정은 밀도와 동의어일 수 있는 피치의 반대말을 이용하여 "피치 더블링(pitch doubling)"이라고 일컬어진다. 또한 피치 더블링 기법을 두 번 반복함으로써, 피치의 4분의 1을 갖는 스페이서 라인 및 본래 마스크 라인의 밀도의 4배가 형성될 수 있다. 공정은 "피치 쿼드러플링(pitch quadrupling)"이라고 지칭되며, 이는 피치 더블링의 확장이다. 따라서 더 일반적으로 말하면, 단일 종래의 형성된(가령, 포토리소그래피 방식으로 형성된) 특징부에 대한 복수의 특징부를 형성하는 기법이 "피치 증배"라고 알려져 있다.
도 3b 및 3c의 어레이 구조물(60b)을 참조하면, 메모리 어레이를 제조하는 방법은 희생 라인(38a)(도 3a)의 희생 물질을 상부 칼코게나이드 물질(38c)로 교체함으로써, x-방향으로 뻗어 있는 상부 칼코게나이드 라인(38c)(도 3c)을 형성하는 단계를 더 포함한다. 상부 칼코게나이드 라인(38c)을 형성하는 단계는 x-방향으로 뻗어 있는 도 3b의 갭(38b)을 형성하는 도 3a의 희생 라인(38a)으로부터 희생 물질을 제거하기 위해 자기-정렬된 선택적 에칭을 형성하는 단계를 포함한다. 선택적 제거 공정은 적합한 에칭 화학(가령, 건식 또는 습식)을 채용해,분리 유전체 물질을 실질적으로 제거하지 않고, 도 3a의 희생 라인(38a)으로부터 희생 물질을 제거할 수 있다. 여기서 그리고 이하의 실시예에서 기재되는 바와 같이, "자기-정렬되는 선택적 에칭"은 리소그래피가 에칭을 수행할 필요가 없는 에칭 공정을 지칭하며, 이때, 일부 실시예에서 에칭 화학은 약 10:1을 초과하는 물질 제거 비를 획득하기에 충분하다. 다른 실시예에서, 물질 제거 비는 약 50:1을 초과한다. 예를 들어, 제1 희생 물질이 폴리이미드 하부 층 및 상부 흑연질 탄소 층을 포함하는 하나의 실시예에서, 에칭 화학은 폴리이미드 하부 이미드 층을 제거하기 위해 상부 흑연질 탄소 층 및 유기 용매의 건식 제거를 위한 O2 플라스마를 포함할 수 있다. 제1 희생 물질이 ALD에 의해 증착된 하부 실리콘 옥사이드 층 및 상부 흑연질 탄소 층을 포함하는 또 다른 실시예에서, 에칭 화학은 상부 흑연질 탄소 층을 제거하기 위한 O2 플라스마 및 ALD 실리콘 옥사이드 층을 제거하기 위한 희석된 플루오르화수소산(HF)을 포함할 수 있다. 제1 희생 물질이 알루미늄 니트라이드 층을 포함하는 또 다른 실시예에서, 에칭 화학은 고온수증기(H2O)를 포함할 수 있다. 제1 희생 물질이 실리콘을 포함하는 또 다른 실시예에서, 에칭 화학은 포타슘 히드록사이드(KOH) 또는 트리-메틸 암모늄 히드록사이드를 포함할 수 있다.
도 3c의 어레이 구조물(60c)을 참조하면, 자기-정렬된 선택적 에칭 공정을 수행하여 도 3a의 희생 라인(38a)으로부터 희생 물질을 제거함으로써 생성된 도 3b의 갭(38b)이 상부 칼코게나이드 물질로 충전된다. 갭(38b)을 상부 칼코게나이드 물질로 충전한 후, 상부 칼코게나이드 라인(38c)의 교대하는 노출된 라인 및 스페이스를 포함하는 분리 유전체 영역(44)을 남겨두면서, 여분의 상부 칼코게나이드 물질을 제거함으로써, 화학-기계 연마(CMP) 공정을 통해 어레이 구조물(60c)의 표면이 평탄처리된다. 최종 상부 칼코게나이드 라인(38c)은 중간 전극 라인(36) 상에 배치되며 x-방향으로 뻗어 있다. 상부 칼코게나이드 라인(38c)은 인접한 분리 유전체 영역(44)에 의해 y-방향으로 전기적으로 가둬진다.
도 3d를 참조하여, 일부 실시예에서, 메모리 어레이를 제조하는 방법이 상부 칼코게나이드 라인(38c)(도 3c)의 상부 칼코게나이드 물질의 부분을 제3 전극 물질로 교체함으로써 x-방향으로 뻗어 있는 제3 전극 라인(40d)을 형성하는 단계를 더 포함한다. 이들 실시예에서, 상부 칼코게나이드 라인(38c)의 상부 칼코게나이드 물질이 칼코게나이드 에칭제(건식 또는 습식)에 의해 부분적으로 제거되어, x-방향으로 뻗어 있는 제2 갭을 형성할 수 있다. 제2 갭은 제3 전극 물질에 의해 실질적으로 충전되고, 과도한 제3 전극 물질은 CMP 공정에 의해 제거된다. 최종 제3 전극 라인(40d)이 상부 칼코게나이드 라인(38d) 상에 배치되고 x-방향으로 뻗어 있다. 제3 전극 라인(40d)이 인접한 분리 유전체 영역(44)에 의해 y-방향으로 전기적으로 가둬진다.
도 3e의 어레이 구조물을 참조하면, 메모리 어레이를 제조하는 방법은 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 일부 실시예에서, x 및 y 방향은 하나의 평면에서 가령, 약 80도 내지 약 100도의 각을 형성함으로써 서로에 대해 실질적으로 직교일 수 있다. 상부 라인 스택을 삭제 패터닝하는 단계는 상부 칼코게나이드 라인 위에 상부 전도성 물질을 포함하는 상부 스택을 제공하는 단계를 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 또한 상부 칼코게나이드 물질 및 상기 칼코게나이드 물질 위의 상부 전도성 물질을 에칭하여 y-방향으로 뻗어 있는 상부 전도성 라인(20e) 및 2-차원으로 가둬지는 상부 칼코게나이드 요소(40e)를 형성할 수 있다. 덧붙여, 제3 전극 라인(40d)이 도 3d에 도시된 바와 같이 형성될 때, 상부 스택을 삭제 패터닝하는 방법은 제3 전극 라인(40d)을 에칭하여 2-차원으로 가둬지는 제3 전극(40e)을 형성하는 단계를 더 포함한다.
도 4a-4e는 일부 다른 실시예에 따라 메모리 어레이를 제조하는 방법을 도시하는 3차원 도시이다. 상기 방법은 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 라인 스택(도 4a)은 기판 상의 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 하부 전극 라인(32) 상의 하부 칼코게나이드 라인(34), 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36a), 중간 전극 라인(36a) 상의 상부 칼코게나이드 라인(38a), 및 상부 칼코게나이드 라인 상의 상부 전극 라인(40a)을 포함한다. 상기 언급된 특징부, 가령, 기판 위의 하부 전도성 물질, 하부 전도성 물질 상의 하부 전극 물질, 하부 전극 물질 상의 하부 칼코게나이드 물질, 하부 칼코게나이드 물질 상의 중간 전극 물질, 중간 전극 물질 상의 상부 칼코게나이드 물질, 및 상부 칼코게나이드 물질 상의 상부 전극 물질을 각각 형성하기 위한 물질의 층을 포함하는 하부 스택을 삭제 에칭함으로써, 하부 라인 스택이 형성된다. 상기 방법은 x-방향과 상이한 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 하부 칼코게나이드 라인(38a) 위에 희생 물질(도 4b)을 포함하는 상부 스택을 제공 및 에칭하여 희생 라인(20b)을 포함하는 상부 라인 스택을 형성하는 단계를 포함한다. 상기 방법은 희생 라인(20c)(도 4c)의 희생 물질을 상부 전도성 물질로 교체함으로써 y-방향으로 뻗어 있는 상부 전도성 라인(20e)(도 4e)을 형성하는 단계를 더 포함한다.
도 4a의 어레이 구조(70a)를 참조하면, 메모리 어레이를 형성하는 방법은 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 스택은 기판 위의 하부 전도성 물질(22), 하부 전도성 물질 상의 하부 전극 물질(32), 하부 전극 물질(32) 상의 하부 칼코게나이드 물질(34), 중간 전극 물질(36a), 및 상부 칼코게나이드 물질 상의 상부 전극 물질(40a)을 포함한다.
앞서 도 3a와 관련하여 언급된 바와 같이 하부 전도성 물질은 메모리 어레이를 액세스하기 위한 전기 전류를 운반하기 위해 전도성 라인을 형성하기 위한 적합한 전도성 및 반도성 물질을 포함하는 것으로 이해될 것이다. 마찬가지로, 전극 물질(가령, 하부 및 중간 전극 물질 및 36a)이 앞서 도 3a에서 전극 물질과 관련하여 언급된 임의의 적합한 전도성 및 반도성 물질을 포함할 수 있다. 덧붙여, 하부 및 상부 칼코게나이드 물질은 앞서 기재된 스토리지 요소 또는 셀렉터 요소로서 적합한 칼코게나이드 물질들 중 하나일 수 있다.
도 4a를 다시 참조하면, 앞서 언급된 바와 같이 하부 칼코게나이드 스택을 제공한 후, 삭제 패터닝하는 단계는 x-방향으로 뻗어 있는 라인을 포함하는 에칭 템플릿을 형성하는 단계를 포함한다. 그 후, 에칭 템플릿을 이용해, 삭제 패터닝은 템플릿 라인들 사이의 노출된 영역의 앞서 기재된 바와 같은 하부 칼코게나이드 물질 스택을 에칭하는 단계를 포함한다. 도 4a의 실시예에서, 하부 물질 스택은 상부로부터, 상부 전극 물질, 상부 칼코게나이드 물질, 중간 전극 물질, 하부 칼코게나이드 물질, 하부 전극 물질, 및 하부 전도성 라인 물질의 순으로 에칭된다. 물질 스택은 일부 실시예에서 로우 라인 스택일 수 있는 하부 라인 스택을 형성하도록 에칭된다. 하부 라인 스택은 x-방향으로 뻗어 있고, 기판 상의 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 하부 전극 라인(32) 상의 하부 칼코게나이드 라인(34), 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36a), 중간 전극 라인(36a) 상의 상부 칼코게나이드 라인(38a), 및 상부 칼코게나이드 라인 상의 상부 전극 라인(40a)을 포함한다. 하부 라인 스택이 형성되면, 인접한 하부 라인 스택들 간 스페이스가 유전체로 충전되어 분리 유전체 영역(44a)을 형성할 수 있다. 적합한 분리 유전체는, 예를 들어, 앞서 도 3a와 관련하여 언급된 것과 유사하게, 비교적 작은 스페이스 폭(가령, 약 100nm 미만) 및 비교적 높은 종횡비(가령, 스페이스의 높이에 대한 폭의 비가 5:1 초과)를 충전할 수 있는 유전체를 포함할 수 있다. 라인간 스페이스가 유전체로 충전되어 분리 유전체 영역(44a)을 형성하면, 어레이 구조물(70a)은 화학-기계 연마되어 상부 전극 라인(40a) 및 분리 유전체 영역(44a)을 포함하는 노출된 교대 라인을 남겨둘 수 있다.
도 4b의 어레이 구조물(70b)을 참조하면, 메모리 어레이를 제조하는 방법은 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 하부 스택 위의 희생 물질을 포함하는 상부 스택을 제공하는 단계를 포함한다. 희생 물질은 후속 분리 패터닝 및 충전 공정과 호환되는 임의의 물질일 수 있다. 상기 희생 물질은, 도 3a와 관련하여 앞서 기재된 것과 유사하게, 분리 충전 공정 또는 물질이 제1 희생 물질에 의해 형성된 특징부들 사이의 개방된 스페이스 상으로 증착되는 그 밖의 다른 공정을 견디기에 충분한 기계적 강건성 및 충분한 화학적 안정성을 갖는 물질이다. 도 3a와 유사하게, 일부 실시예에서, 희생 물질은 후속 분리 충전 공정에서 사용되는 유전체 물질과 상이한 적어도 하나의 물질을 포함하는 다층 스택을 포함한다. 예시적 실시예는 도 3a와 관련하여 앞서 기재된 물질을 포함한다.
도 4b를 참조하면, 상부 라인 스택을 삭제 패터닝하는 단계는 y-방향으로 뻗어 있는 라인을 포함하는 에칭 템플릿을 형성하는 단계를 포함한다. 그 후, 패터닝된 에칭 템플릿을 이용하여, 템플릿 라인들 사이의 노출된 영역에서 상부 라인 스택이 에칭된다. 도 4b의 실시예에서, 우선 희생 물질을 에칭하여 y-방향으로 뻗어 있는 희생 라인(20b)을 형성함으로써, 상부로부터 상부 물질 스택이 에칭된다. 그 후 에칭이 도 4a의 상부 전극 라인(40a), 상부 칼코게나이드 라인(38a), 및 중간 전극 라인(36a)의 일부분을 계속 제거하여, x 방향과 y 방향 모두에서 전기적으로 분리되는 도 4b의 상부 전극(40b), 상부 칼코게나이드 요소(38b), 및 중간 전극(36b)을 형성할 수 있다.
도 4c를 참조하면, 상부 라인 스택이 에칭되어 어레이 구조물(70b)(도 4b)을 형성한 후, 인접한 상부 라인 스택들 간 개방된 스페이스가 유전체에 의해 충전되어 분리 유전체 영역(48)을 형성할 수 있다. 적합한 분리 유전체는 하부 라인 스택들 간 분리 유전체 영역(44)을 형성하는 데 사용되는 유전체와 (조성 및/또는 속성 면에서) 유사할 수 있다. 라인간 스페이스가 유전체로 충전되어 분리 유전체 영역(48)을 형성하면, 희생 라인(20c)과 분리 유전체 영역(48)의 노출된 교대하는 라인을 남겨 두면서, 어레이 구조물(70c)은 화학-기계 연마되어 과도한 분리 유전체를 제거할 수 있다. 최종 희생 라인(20c)은 y 방향으로 뻗어 있고 (도 4b의 (38b)와 유사하게, 분리 유전체 영역(44)에 의해 시야에서 가려진) 상부 칼코게나이드 요소 또는 (도 4b의 (40b)와 유사하게, 분리 유전체 영역(44)에 의해 시야에서 가려진) 상부 전극 상에 배치된다.
도 4d 및 4e의 어레이 구조물(70d 및 70e)을 참조하면, y-방향으로 뻗어 있는 상부 전도성 라인(20e)이 희생 라인(20c)(도 4c)의 희생 물질을 선택적으로 제거하고 상부 전도성 물질로 교체되어, 상부 전도성 라인(20e)을 형성함으로써 형성된다. 도 4d를 참조하면, 상부 전도성 라인(20e)을 형성하는 단계는 자기-정렬된 선택적 에칭 공정을 통해 희생 라인(20c)으로부터 희생 물질을 제거하여 y-방향으로 뻗어 있는 갭(20d)을 생성하는 단계를 포함한다. 선택적 제거 공정은 분리 유전체 물질을 실질적으로 제거하지 않고 희생 라인(38b)으로부터 희생 물질을 제거하는 에칭 화학(가령, 건식 또는 습식)을 이용한다.
도 4e를 참조하면, 희생 라인(20c)을 선택적으로 제거함으로써 생성된 도 4d의 갭(20d)은 상부 전도성 물질로 충전되어 상부 전도성 라인(20e)을 형성할 수 있다. 갭(20d)을 상부 전도성 물질로 충전한 후, 어레이 구조물(70e)의 표면이 CMP 공정을 통해 평탄처리되어, 상부 전도성 라인(20e)과 분리 유전체 영역(48)을 포함하는 스페이스의 노출된 교대하는 라인을 남겨 두면서, 과도한 상부 전도성 물질을 제거할 수 있다. 최종 상부 전도성 라인(20e)은 (분리 유전체 영역(44)에 의해 시야에서 가려지고 도 4b의 (38b)와 유사한) 상부 칼코게나이드 요소 상에 배치되거나, 대안적으로, 일부 실시예에서, (도 4b의 (40b)와 유사하게 분리 유전체 영역(48)에 의해 시야에서 가려진) 상부 전극 상에 배치되며 y-방향으로 뻗어 있다. 상부 전도성 라인(38e)은 분리 유전체 영역(48)을 포함하는 인접한 스페이스들에 의해 y-방향으로 전기적으로 가둬진다.
도 5a-5b가 일부 다른 실시예에 따라 메모리 어레이를 제조하는 방법을 3차원으로 도시한다. 도 5a의 어레이 구조물(80a)에 도달하기 위해 사용되는 공정 단계들은 도 3a-3d에 기재된 공정 단계들과 유사하다. 상기 방법은 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 라인 스택을 삭제 패터닝하는 단계는 기판 상의 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 하부 전극 라인(32) 상의 하부 칼코게나이드 라인(34), 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36a), 및 중간 전극 라인(36a) 상의 제1 희생 라인(여기에 도시되지 않지만, 도 3c의 희생 라인(38c)과 유사함)을 포함하는 하부 라인 스택을 형성하기 위한 제공 및 에칭 단계를 포함한다. 상기 방법은 제1 희생 라인의 제1 희생 물질을 상부 칼코게나이드 물질로 교체함으로써, 제1 방향으로 뻗어 있는 상부 칼코게나이드 라인(38a)을 형성하는 단계를 더 포함한다. 상기 방법은 x-방향과 상이한 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 하부 라인 스택 위의 제2 희생 물질(20b)을 포함하는 상부 스택을 제공하는 단계 및 상부 스택을 에칭하여 도 5c의 제2 희생 라인(20c)을 포함하는 상부 라인 스택을 형성할 수 있다. 상기 방법은 도 5c의 제2 희생 라인(20c)의 제2 희생 물질을 상부 전도성 물질로 교체함으로써 y-방향으로 뻗어 있는 도 5e의 상부 전도성 라인(20e)을 형성하는 단계를 더 포함한다.
도 5a를 참조하면, 메모리 어레이를 제조하는 방법은 도 3a-3d와 관련하여 기재된 방법과 유사하게, x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 도 3a-3d와 유사하게, 하부 라인 스택을 삭제 패터닝하는 단계는 기판 상의 하부 전도성 물질, 하부 전도성 물질 상의 하부 전극 물질, 하부 전극 물질 상의 하부 칼코게나이드 물질, 하부 칼코게나이드 물질 상의 중간 전극 물질, 중간 전극 물질 상의 제1 희생 물질을 포함하는 하부 스택을 제공 및 에칭하여, 기판 위의 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 하부 전극 라인(32) 상의 하부 칼코게나이드 라인(34), 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36a), 및 중간 전극 라인(36a) 상의 제1 희생 라인(도시되지 않음)을 포함하는 하부 라인 스택을 형성할 수 있다. 도 3a-3d에서 기재된 바와 같이 하부 라인 스택들 간 스페이스를 에칭 및 충전한 후, 제1 희생 라인의 희생 물질을 우선 선택적으로 제거하고 상부 칼코게나이드 물질로 교체함으로써 상부 칼코게나이드 라인(38a)이 형성된다. 덧붙여, 어레이 구조물(80a)은 도 3d의 어레이 구조물(60d)과 유사한 어레이 구조물을 나타내며, 여기서 상부 칼코게나이드 라인(38a)의 상부 칼코게나이드 물질의 일부분을 상부 전극 물질로 교체함으로써 제3 전극 라인(40a)이 형성된다. 이 실시예에서, 도 3d의 어레이 구조물(60d)과 관련하여 언급된 바와 같이, 상부 칼코게나이드 물질의 일부분이 상부 전극 물질로 교체된 후, 어레이 구조물은 평탄처리되고 상부 전극 라인(40a) 및 분리 유전체 영역(44a)을 포함하는 노출된 교대하는 라인을 남겨둔다. 덧붙여, 도 3d와 마찬가지로, 최종 상부 전극 라인(40a)은 상부 칼코게나이드 라인(38a) 상에 배치되며, 인접한 분리 유전체 영역(44a)에 의해 y-방향으로 전기적으로 가둬진다.
도 5a에 도시된 배열이 제3 전극 라인(40a)을 포함하지만, 일부 실시예에서(도시되지 않음), 제3 전극 라인(40a)이 생략될 수 있다. 이들 실시예에서, 도 3c의 어레이 구조물(60c)과 관련하여 언급된 바와 같이, 갭이 생성되고 상부 칼코게나이드 물질로 충전된 후, 어레이 구조물은 평탄처리되고 상부 칼코게나이드 라인(38a) 및 분리 유전체 영역(44a)을 포함하는 스페이스를 포함하는 노출된 교대하는 라인이 남겨진다.
도 5b-5c를 참조하면, 도 4b-4e와 관련하여 기재된 방법과 유사하게, y-방향으로 뻗어 있는 상부 라인 스택이 삭제 패터닝에 의해 형성된다. 상부 라인 스택을 삭제 패터닝하는 단계는 하부 라인 스택 위에 제2 희생 물질을 포함하는 상부 스택을 제공하는 단계, 상기 상부 스택을 에칭하여 제2 희생 라인을 포함하는 상부 라인 스택을 형성하는 단계, 및 제2 희생 라인의 제2 희생 물질을 상부 전도성 물질로 교체함으로써 y-방향으로 뻗어 있는 상부 전도성 라인을 형성하는 단계를 포함한다.
더 상세히, 도 5b의 어레이 구조물(80b)을 참조하면, 도 4b와 유사하게, 상부 라인 스택을 삭제 패터닝하는 단계는 템플릿 라인들 간 노출된 영역에서 상부 라인 스택을 삭제 에칭하는 단계를 포함한다. 도 4b와 유사하게, 우선 제2 희생 물질을 에칭하여 y-방향으로 뻗어 있는 희생 라인(20b)을 형성함으로써, 상부 물질 스택은 상부에서부터 에칭된다. 그 후 에칭은 상부 전극 라인, 상부 칼코게나이드 라인, 및 중간 전극 라인의 일부분을 계속 제거하여, 상부 전극(40b), 상부 칼코게나이드 요소(38b), 및 중간 전극(36b)을 형성할 수 있다. 이러한 방식으로, 상부 전극(40b), 상부 칼코게나이드 요소(38b), 및 중간 전극(36b)은 x와 y 방향 모두에서 전기적으로 분리된다.
도 5c의 어레이 구조물(80c)을 참조하면, 도 4c와 유사하게, 인접 상부 라인 스택들 간 스페이스가 유전체로 충전되어 분리 유전체 영역(48)을 형성할 수 있고, 그 후 희생 라인(20c)과 분리 유전체 영역(48)을 포함하는 스페이스의 노출된 교대하는 라인을 남겨 두면서, 어레이 구조물(80c)은 과도한 유전체를 제거하도록 평탄처리된다.
도 5d 및 도 5e의 어레이 구조물(80d 및 80e)을 참조하면, y-방향으로 뻗어 있는 상부 전도성 라인을 형성하는 단계는 도 5c의 희생 라인(20c)의 희생 물질을 상부 전도성 물질로 교체하여 y-방향으로 뻗어 있는 상부 전도성 라인(20e)을 형성하는 단계를 더 포함한다. 도 4d와 유사하게, 상부 전도성 라인(20e)을 형성하는 단계는 희생 라인(20c)으로부터 희생 물질을 제거하여 갭(20d)을 생성하기 위한 자기-정렬되는 선택적 에칭을 수행하는 단계를 포함한다. 그 후, 도 4e와 유사하게, 갭(20d)은 상부 전도성 물질로 충전된다. 갭(20e)을 충전한 후, 어레이 구조물(70e)의 표면이 CMP 공정을 통해 평탄처리되어, 상부 전도성 라인(20e) 및 분리 유전체 영역(48)의 노출된 교대하는 라인을 남겨두면서, 과도한 상부 전도성 물질을 제거할 수 있다. 최종 상부 전도성 라인(20e)은 (도 5b의 (38b)와 유사하게, 분리 유전체 영역(48)에 의해 시야에서 가려진) 상부 칼코게나이드 요소 상에 배치되거나, 대안적으로 일부 실시예에서 (도 5b의 (40b)와 유사하게, 분리 유전체 영역(48)에 의해 시야에서 가려진) 상부 전극 상에 배치되고, y-방향으로 뻗어 있다. 상기 상부 전도성 라인(20e)은 분리 유전체 영역(48)을 포함하는 인접한 스페이스들에 의해 x-방향으로 전기적으로 가둬진다.
도 6a-6e는 일부 다른 실시예에 따르는 메모리 어레이를 제조하는 방법을 3차원으로 도시한다. 상기 방법은 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질 및 하부 전도성 물질 위의 하부 칼코게나이드 물질을 포함하는 하부 스택을 제공하는 단계 및 상기 하부 스택을 에칭하여 하부 전도성 라인(22) 위의 하부 칼코게나이드 라인(34)을 포함하는 하부 라인 스택(도 6a)을 형성하는 단계를 포함한다. 상기 방법은 x-방향과 상이한 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 상부 칼코게나이드 물질(38) 위의 희생 물질(20c)(도 6c)을 포함하는 상부 스택을 제공하는 단계 및 상부 스택을 에칭하여 상부 칼코게나이드 라인(38) 위의 희생 라인(20c)을 포함하는 상부 라인 스택을 형성하는 단계를 포함한다. 상기 방법은 희생 라인(20c)의 희생 물질을 상부 전도성 물질로 교체함으로써 y-방향으로 뻗어 있는 상부 전도성 라인(20e)을 형성하는 단계를 더 포함한다.
도 6a의 어레이 구조물(90a)을 참조하면, 메모리 어레이를 형성하는 단계는 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 라인 스택을 삭제 패터닝하는 단계는 하부 스택을 제공 및 에칭하여 기판 위의 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 하부 전극 라인(32) 상의 하부 칼코게나이드 라인(34), 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36a)을 형성할 수 있다. 하부 라인 스택은 다양한 물질, 가령, 기판 위의 하부 전도성 물질, 하부 전도성 물질 상의 하부 전극 물질, 하부 전극 물질 상의 하부 칼코게나이드 물질, 및 하부 칼코게나이드 물질 상의 중간 전극 물질에 의해 형성되는 층을 포함하는 하부 스택으로부터 삭제 패터닝될 수 있다.
하부 전도성 물질은 도 3a와 관련하여 앞서 언급된 바와 같이 메모리 어레이를 액세스하기 위한 전기 전류를 운반하기 위한 전도성 라인을 형성하기 위한 전도성 및 반도성 물질을 포함한다. 마찬가지로, 전극 물질은 도 3a의 전극 물질과 관련하여 앞서 기재된 바와 같이 전도성 및 반도성 물질을 포함할 수 있다. 하부 및 상부 칼코게나이드 물질은 앞서 기재된 스토리지 요소 또는 셀렉터 요소로서 적합한 칼코게나이드 물질일 수 있다.
도 6a를 다시 참조하면, 앞서 기재된 바와 같이 하부 스택을 제공한 후, 삭제 패터닝하는 단계는 x-방향으로 뻗어 있는 라인을 포함하는 에칭 템플릿을 형성하는 단계 및 그 후 에칭 템플릿을 이용해 템플릿 라인들 사이의 노출된 영역을 통해 하부 스택을 삭제 패터닝하는 단계를 포함한다. 도 6a의 실시예에서, 하부 물질 스택은 상부부터, 중간 전극 물질, 하부 칼코게나이드 물질, 하부 전극 물질, 및 하부 전도성 라인 물질 순으로, 에칭된다. 물질 스택은 에칭되어, x-방향으로 뻗어 있고, 기판 상의 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 하부 전극 라인(32) 상의 하부 칼코게나이드 라인(34), 및 하부 칼코게나이드 라인(34) 상의 중간 전극 라인(36a)을 포함하는 하부 라인 스택, 가령, 로우 라인 스택을 형성할 수 있다. 하부 라인 스택이 형성되면, 도 4a와 관련하여 기재된 것과 실질적으로 유사한 방식으로 인접한 하부 라인 스택들 사이의 개방된 스페이스가 유전체로 충전되고, 중간 전극 라인(36a)과 분리 유전체 영역(44)을 포함하는 스페이스를 포함하는 노출된 교대하는 라인을 남겨두면서, 화학-기계 연마되어 분리 유전체 영역(44)을 형성할 수 있다.
도 6b의 어레이 구조물(90b)을 참조할 때, 메모리 어레이를 제조하는 방법은 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 하부 라인 스택 상의 상부 칼코게나이드 물질, 상부 칼코게나이드 물질 상의 상부 전극 물질, 및 상부 전극 물질 상의 희생 물질을 포함하는 상부 스택을 제공하는 단계를 포함한다.
도 6b를 계속 참조하면, 상부 라인 스택을 삭제 패터닝하는 단계는 템플릿 라인들 사이의 노출된 영역에서 상부 라인 스택을 에칭하는 에칭 템플릿을 형성하는 단계를 더 포함한다. 도 6b의 실시예에서, 희생 물질(20b), 상부 전극 물질, 상부 칼코게나이드 물질을 우선 에칭하여 y-방향으로 뻗어 있는 상부 라인 스택, 가령, 하부 라인 스택 상의 상부 칼코게나이드 라인(38), 상부 칼코게나이드 라인(38) 상의 상부 전극 라인(40), 및 상부 전극 라인(38) 상의 희생 라인(20b)을 형성하는 단계에 의해 상부 물질 스택은 상부부터 에칭된다. 덧붙여, 삭제 에칭은 중간 전극 라인의 일부분을 계속 제거하여 x 방향과 y 방향 모두에서 전기적으로 분리되는 중간 전극(36b)을 형성할 수 있다.
도 6c의 어레이 구조물(90c)을 참조하면, 상부 라인 스택이 에칭되어 어레이 구조물(90b)을 형성한 후, 도 4c와 관련하여 앞서 기재된 것과 유사한 방식으로, 인접한 상부 라인 스택들 사이의 공간이 충전되고 화학-기계 연마되어, 희생 라인(20c)과 분리 유전체 영역(48)을 포함하는 스페이스의 노출된 교대하는 라인을 남겨 두면서, 과도한 분리 유전체를 제거할 수 있다. 최종 희생 라인(20c)은 상부 전극 라인(38) 상에 배치되고 y-방향으로 뻗어 있다.
도 6d 및 6e의 어레이 구조물(90d 및 90e)을 참조하면, 메모리 어레이를 제조하는 방법은 도 4d 및 4e와 유사한 방식으로, 희생 라인(20c)(도 6c)의 희생 물질을 상부 전도성 물질로 교체하여 y-방향으로 뻗어 있는 상부 전도성 라인(20e)을 형성함으로써, y-방향으로 뻗어 있는 상부 전도성 라인을 형성하는 단계를 더 포함한다. 도 6d를 참조하면, 상부 전도성 라인(20e)을 형성하는 단계는 y-방향으로 뻗어 있는 갭(20d)을 생성하기 위해 자기-정렬식 선택적 에칭을 수행하여 희생 라인(20b)으로부터 희생 물질을 제거하는 단계를 포함한다. 도 6e를 참조하면, 희생 라인(20c)을 선택적으로 제거함으로써 생성된 갭(20d)이 상부 전도성 물질로 충전된다. 상부 전도성 물질로 갭(20d)을 충전한 후, 어레이 구조물(90e)의 표면이 CMP 공정을 통해 평탄처리되어, 상부 전도성 라인(20e) 및 분리 유전체 영역(48)을 포함하는 스페이스의 노출된 교대하는 라인을 남겨 두면서, 과도한 상부 전도성 물질을 제거할 수 있다. 최종 상부 전도성 라인(20e)이 상부 칼코게나이드 라인(38) 상에 배치되는 상부 전극 라인(40) 상에 배치된다.
도 7a-7e는 또 다른 실시예에 따라 메모리 어레이를 제조하기 위한 방법을 3차원으로 도시한다. 상기 방법은 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질 및 하부 전도성 물질 상의 희생 물질을 포함하는 하부 스택을 제공하는 단계 및 하부 스택을 에칭하여 하부 전도성 라인(22) 위의 희생 라인(34a)을 포함하는 하부 라인 스택을 형성하는 단계를 포함한다. 상기 방법은 희생 라인의 희생 물질을 하부 칼코게나이드 물질로 교체함으로써 x-방향으로 뻗어 있는 하부 칼코게나이드 라인을 형성하는 단계를 더 포함한다. 상기 방법은 x-방향과 상이한 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 하부 라인 스택 위의 상부 전도성 물질을 포함하는 상부 스택을 제공하는 단계 및 상기 상부 스택을 에칭하여 상부 전도성 라인(20e)을 포함하는 상부 라인 스택을 형성하는 단계를 포함한다.
도 7a-d를 참조하면, 도 3a-3d와 유사하게, 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질 및 하부 전도성 물질 위의 제1 희생 물질을 포함하는 하부 스택을 제공하는 단계, 상기 하부 스택을 에칭하여 하부 전도성 라인(22) 위의 제1 희생 라인(34a)을 포함하는 하부 라인 스택을 형성하는 단계, 및 제1 희생 라인(22)의 제1 희생 물질을 상부 칼코게나이드 물질(34c)(도 7c)로 교체함으로써 제1 방향으로 뻗어 있는 상부 칼코게나이드 라인을 형성하는 단계를 포함한다. 도 7d의 어레이 구조물(100d)에 도달하기 위해 채용되는 공정은, 다음의 방식을 제외하고, 도 3d의 어레이 구조물(60d)에 도달하기 위해 채용되는 공정과 유사하다. 도 7a를 참조하면, 하부 스택을 제공하는 단계는 기판 위의 하부 전도성 물질, 하부 전도성 물질 위의 하부 전극 물질, 상기 하부 전극 물질 위의 희생 물질을 제공하는 단계를 포함한다. 덧붙여, 도 7a에서, 하부 스택을 에칭하는 단계는 상부부터, 희생 물질(34a), 하부 전극 물질(32), 및 하부 전도성 라인 물질(22)의 순으로 삭제 에칭하는 단계를 포함한다. 하부 물질 스택은 선택적으로 에칭되어 x-방향으로 뻗어 있는 하부 라인 스택을 형성할 수 있고, 하부 전도성 라인(22), 하부 전도성 라인(22) 상의 하부 전극 라인(32), 및 하부 전극 라인(32) 상의 희생 라인(34a)을 포함한다. 로우 라인 스택이 형성되면, 도3a에 기재된 바와 같이, 인접한 로우 라인 스택들 사이의 스페이스가 적합한 분리 유전체로 충전되고, 화학-기계 연마되어 분리 유전체 영역(44)을 형성할 수 있다. 도 7b의 어레이 구조물(100b)을 참조하면, 희생 라인(34a)이 제거되어, 도 3b와 관련하여 기재된 것과 실질적으로 유사한 방식으로 갭(34b)을 형성할 수 있다. 도 7c를 참조하면, 도 3c와 유사하게, 갭(34b)이 생성된 후, 갭(34b)이 칼코게나이드 물질로 충전된다. 도 3c와 달리, 그러나 갭은 하부 칼코게나이드 물질로 충전된다. 도 1a-1c와 관련하여 언급된 바와 같이, 상부 또는 하부 칼코게나이드 물질인지에 무관하게 스토리지 노드 또는 셀렉터 노드로서 기능하고 스토리지 노드 및/또는 셀렉터 노드인지에 무관하게 기술의 특정 구현예에 따라 x 방향 및 y 방향 모두로 가둬진다. 어레이 구조물은 평탄처리되어 (도 3c의 상부 칼코게나이드 라인(38c)과 대비되는) 하부 전극 라인(32) 상에 배치되고 x-방향으로 뻗어 있는 하부 칼코게나이드 라인(34c)을 포함하는 최종 어레이 구조물(100c)을 형성할 수 있다. 상기 하부 칼코게나이드 라인(34c)은 인접한 분리 유전체 영역(44c)에 의해 y-방향으로 전기적으로 가둬진다.
도 7d의 어레이 구조물(100d)에서, 도 3d와 유사하게, 하부 라인 스택을 삭제 패터닝하는 단계는, 하부 칼코게나이드 라인(34c)의 하부 칼코게나이드 물질의 일부분을 중간 전극 물질로 교체함으로써 (도 3d의 상부 전극 라인(40d)과 대비되는) x-방향으로 뻗어 있는 중간 전극 라인(36d)을 형성하는 단계를 더 포함한다. 도 3d와 유사하게, 최종 중간 전극 라인(36d)은 하부 칼코게나이드 라인(34d) 상에 배치된다.
도 7e의 어레이 구조물(100e)을 참조하면, 메모리 어레이를 제조하는 방법은 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 하부 라인 스택 상의 상부 칼코게나이드 물질을 포함하는 상부 스택을 제공하는 단계, 상기 칼코게나이드 물질 상의 상부 전극 물질을 제공하는 단계, 및 상기 상부 전극 물질 상의 상부 전도성 물질을 제공하는 단계를 포함한다. 상부 라인 스택을 삭제 패터닝하는 단계는 상부 스택을 에칭하여 하부 라인 스택 상의 상부 칼코게나이드 라인(38e), 상부 칼코게나이드 라인(38e) 상의 상부 전극 라인(40e), 및 상부 전극 라인(40e) 상의 상부 전도성 라인(20e)을 포함하는 y-방향으로 뻗어 있는 상부 라인 스택을 형성하는 단계를 더 포함한다. 또한, 중간 전극 라인(36e)이 도 7d에 도시된 바와 같이 형성될 때, 상부 라인 스택을 삭제 패터닝하는 단계는 중간 전극 라인(36e)을 에칭하여 2차원으로 가둬진 제3 전극(40e)을 형성하는 단계를 더 포함한다. 상기 상부 칼코게나이드 물질은 칼코게나이드 라인(38e)으로 패터닝된다.
도 8a-8e는 또 다른 일부 실시예에 따라 메모리 어레이를 제조하는 방법을 3차원으로 도시한다. 상기 방법은 x-방향으로 뻗어 있는 하부 라인 스택을 삭제 패터닝하는 단계를 포함한다. 하부 라인 스택을 삭제 패터닝하는 단계는, 하부 전도성 물질 및 하부 전도성 물질 위의 제1 희생 물질을 포함하는 하부 스택을 제공하는 단계 및 상기 하부 스택을 에칭하여 하부 전도성 라인(22) 위의 제1 희생 라인(도시되지 않음)을 포함하는 하부 라인 스택을 형성하는 단계를 포함한다. 상기 방법은 제1 희생 라인의 제1 희생 물질을 선택적으로 제거하고 하부 칼코게나이드 물질로 교체함으로써, 제1 방향으로 뻗어 있는 하부 칼코게나이드 라인(34)을 형성하는 단계를 더 포함한다. 상기 방법은 x-방향과 상이한 y-방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함하며, 상기 삭제 패터닝하는 단계는 상부 칼코게나이드 물질 위의 제2 희생 물질을 포함하는 상부 스택을 제공하는 단계 및 상기 상부 스택을 에칭하여 상부 칼코게나이드 라인(38) 위의 제2 희생 라인(20b)을 포함하는 상부 라인 스택을 형성하는 단계를 포함한다. 상기 방법은 제2 희생 라인(20b)의 제2 희생 물질을 상부 전도성 물질로 교체함으로써, y-방향으로 뻗어 있는 상부 전도성 라인(20e)을 형성하는 단계를 더 포함한다.
도 8a를 참조하면, 어레이 구조물(110a)에 도달하기 위해 관련된 공정 단계가 도 7d의 어레이 구조물(100d)에 도달하는 것과 관련하여 기재된 방법과 실질적으로 유사하다. 도 7d와 유사하게, 최종 어레이 구조물(110a)은 희생 라인을 선택적으로 제거 및 교체함으로써 하부 칼코게나이드 라인(34) 상에 배치된 중간 전극 라인(36a)을 포함한다.
덧붙여, 도 8b-8e의 어레이 구조물(110b-110e)에 도달하기 위해 관련된 공정 단계가 도 6b-6e의 어레이 구조물(90b-90e)에 도달하기 위해 관련된 공정 단계와 유사하고 병렬적이다. 도 6e의 어레이 구조물(90e)과 유사하게, 도 8e의 최종 어레이 구조물(110e)이 (도 6c의 (38c)와 유사하게) 상부 칼코게나이드 요소(38) 상에 배치되는 상부 전도성 라인(20e) 또는 (도 6c의 (40c)와 유사하게) 상부 전극(40)을 포함하고, y-방향으로 뻗어 있다.
일부 실시예에서, 메모리 셀을 형성하는 방법이, 제1 방향으로 뻗어 있는 하부 라인 스택을 제공하는 단계 - 상기 하부 라인 스택은 하부 전도성 라인 위의 희생 라인을 포함함 - , 및 희생 라인의 희생 물질을 선택적으로 제거하고 제거된 희생 물질을 칼코게나이드 물질로 교체함으로써 상기 제1 방향으로 뻗어 있는 칼코게나이드 라인을 형성하는 단계를 포함한다. 또 다른 일부 실시예에서, 하부 라인 스택을 제공하는 방법이 하부 라인 스택을 삭제 패터닝하는 단계를 포함하고, 상기 하부 라인 스택을 삭제 패터닝하는 단계는, 하부 전도성 물질 및 상기 하부 전도성 물질 위의 희생 물질을 포함하는 하부 스택을 제공하는 단계, 및 하부 희생 물질 및 하부 전도성 물질을 에칭하여, 하부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 상기 방법은 상기 하부 라인 스택 위에 있고 상기 제1 방향과 교차하는 제2 방향으로 뻗어 있는 상부 라인 스택을 삭제 패터닝하는 단계를 더 포함하며, 상기 상부 라인 스택을 삭제 패터닝하는 단계는 하부 라인 스택 위의 상부 전도성 물질을 포함하는 상부 스택을 제공하는 단계, 및 상부 전도성 물질을 에칭하여 상부 전도성 라인을 포함하는 상부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 상부 라인 스택을 삭제 패터닝하는 단계는 칼코게나이드 라인을 에칭하여 제1 방향과 제2 방향 모두에서 전기적으로 분리되는 칼코게나이드 요소를 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질과 희생 물질 사이에 하부 칼코게나이드 물질을 제공 및 에칭하여 하부 전도성 라인 위의 하부 칼코게나이드 라인을 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질과 하부 칼코게나이드 물질 사이에 하부 전극 물질을 제공 및 에칭하여 하부 전도성 라인 상의 하부 전극 라인을 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 메모리 셀을 형성하는 방법이, 제1 방향으로 뻗어 있는 하부 라인 스택을 제공하는 단계 - 상기 하부 라인 스택은 하부 전도성 라인 위의 희생 라인을 포함함 - , 및 희생 라인의 희생 물질을 선택적으로 제거하고 제거된 희생 물질을 칼코게나이드 물질로 교체함으로써, 제1 방향으로 뻗어 있는 칼코게나이드 라인을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 제공하는 방법은 하부 라인 스택을 삭제 패터닝하는 단계를 포함하고, 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질 및 하부 전도성 물질 위의 희생 물질을 포함하는 하부 스택을 제공하는 단계, 및 하부 희생 물질 및 하부 전도성 물질을 에칭하여 하부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 상부 라인 스택을 삭제 패터닝하는 단계는 상부 전도성 라인과 칼코게나이드 라인 사이에 상부 칼코게나이드 물질을 제공 및 에칭하여 제2 방향으로 뻗어 있는 상부 칼코게나이드 라인을 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 삭제 패터닝하는 단계는 하부 전도성 물질과 희생 물질 사이에 하부 전극 층을 제공 및 에칭하여 상기 하부 전도성 라인 상의 하부 전극 라인을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 칼코게나이드 라인을 형성하는 단계는 칼코게나이드 물질의 일부분을 선택적으로 제거하여 유전체로 충전되는 2개의 스페이스 사이의 제2 갭(gap)을 형성하는 단계, 상기 제2 갭을 중간 전극 물질로 충전하는 단계, 및 평탄처리하여 교대하는 중간 전극 라인과 칼코게나이드 라인을 포함하는 표면을 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 상부 라인 스택을 삭제 패터닝하는 단계는 중간 전극 라인을 에칭하여 제1 방향과 제2 방향 모두에서 전기적으로 분리되는 중간 전극을 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 메모리 셀을 형성하는 방법이, 제1 방향으로 뻗어 있는 하부 라인 스택을 제공하는 단계 - 상기 하부 라인 스택은 하부 전도성 라인 위의 칼코게나이드 라인을 포함함 - , 상기 하부 라인 스택 위에 있고 제1 방향과 교차하는 제2 방향으로 뻗어 있는 상부 라인 스택을 제공하는 단계 - 상기 상부 라인 스택은 하부 라인 스택 위의 희생 라인을 포함함 - , 및 희생 라인의 희생 물질을 선택적으로 제거하고 제거된 희생 물질을 상부 전도성 물질로 교체함으로써 제2 방향으로 뻗어 있는 상부 전도성 라인을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 제공하는 단계는 하부 라인 스택을 삭제 패터닝하는 단계를 포함하며, 삭제 패터닝하는 단계는 하부 전도성 물질 및 상기 하부 전도성 물질 위의 칼코게나이드 물질을 포함하는 하부 스택을 제공하는 단계, 및 상기 하부 전도성 물질 및 칼코게나이드 물질을 에칭하여 하부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 상부 라인 스택을 제공하는 단계는 상부 라인 스택을 삭제 패터닝하는 단계를 포함하고, 삭제 패터닝하는 단계는, 칼코게나이드 라인 위의 희생 물질을 포함하는 상부 스택을 제공하는 단계, 및 상부 스택을 에칭하여 상부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 삭제 패터닝하는 단계는 칼코게나이드 물질 위의 상부 칼코게나이드 물질을 제공 및 에칭하는 단계, 및 에칭하여 칼코게나이드 라인 위에 있고 제1 방향으로 뻗어 있는 상부 칼코게나이드 라인을 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 상부 라인 스택을 삭제 패터닝하는 단계는 상부 칼코게나이드 라인을 에칭하여 제1 방향과 제2 방향 모두에서 전기적으로 분리되는 상부 칼코게나이드 요소를 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 삭제 패터닝하는 단계는 칼코게나이드 물질과 상부 칼코게나이드 물질 사이에 삽입된 중간 전극 물질을 제공 및 에칭하여, 칼코게나이드 라인 상에 있고 제1 방향으로 뻗어 있는 중간 전극 라인을 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 상부 라인을 삭제 패터닝하는 단계는 상부 칼코게나이드 물질 위의 희생 물질을 제공하는 단계 및 희생 물질을 에칭하여 제2 칼코게나이드 라인 위의 희생 라인을 포함하는 상부 라인 스택을 형성하는 단계를 더 포함한다. 또 다른 실시예에서, 메모리 셀을 형성하는 방법이 제1 방향으로 뻗어 있는 하부 라인 스택을 제공하는 단계 - 상기 하부 라인 스택은 하부 전도성 라인 위의 제1 희생 라인을 포함함 - , 제1 희생 라인의 제1 희생 물질을 선택적으로 제거하고 제거된 제1 희생 물질을 칼코게나이드 물질로 교체함으로써, 제1 방향으로 뻗어 있는 칼코게나이드 라인을 형성하는 단계, 상기 제1 방향과 상이한 제2 방향으로 뻗어 있는 상부 라인 스택을 제공하는 단계 - 상기 상부 라인 스택은 제2 희생 라인을 포함함 - , 및 제2 희생 라인의 제2 희생 물질을 선택적으로 제거하고 제거된 제2 희생 물질을 상부 전도성 물질로 교체함으로써, 제2 방향으로 뻗어 있는 상부 전도성 라인을 형성하는 단계를 포함한다.
일부 다른 실시예에서, 상기 하부 라인 스택을 제공하는 단계는 하부 라인 스택을 삭제 패터닝하는 단계를 포함하고, 삭제 패터닝하는 단계는 하부 전도성 물질 및 상기 하부 전도성 물질 위의 제1 희생 물질을 포함하는 하부 스택을 제공하는 단계, 및 하부 전도성 물질 및 제1 희생 물질을 에칭하여 하부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 상부 라인 스택을 제공하는 단계는 상부 라인 스택을 삭제 패터닝하는 단계를 포함하며, 상기 삭제 패터닝하는 단계는 칼코게나이드 라인 위의 제2 희생 물질을 포함하는 상부 스택을 제공하는 단계, 및 제2 희생 물질을 에칭하여 상부 라인 스택을 형성하는 단계를 포함한다.
또 다른 실시예에서, 크로스-포인트 메모리 셀(cross-point memory cell)을 형성하는 방법이 제1 방향으로 뻗어 있는 하부 라인 스택을 제공하는 단계 - 상기 하부 라인 스택은 제1 전도성 라인 위의 제1 희생 라인을 포함함 - , 제1 희생 라인의 제1 희생 물질을 선택적으로 제거하고 제거된 제1 희생 물질을 하부 칼코게나이드 물질로 교체함으로써, 제1 방향으로 뻗어 있는 하부 칼코게나이드 라인을 형성하는 단계, 제1 방향과 상이한 제2 방향으로 뻗어 있는 상부 라인 스택을 제공하는 단계 - 상기 상부 라인 스택은 상부 칼코게나이드 라인 위의 제2 희생 라인을 포함함 - , 및 제2 희생 라인의 제2 희생 물질을 선택적으로 제거하고 제거된 제2 희생 물질을 상부 전도성 물질로 교체함으로써, 제2 방향으로 뻗어 있는 상부 전도성 라인을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 하부 라인 스택을 제공하는 단계는 하부 라인 스택을 삭제 패터닝하는 단계를 포함하며, 삭제 패터닝하는 단계는 제1 전도성 물질 및 하부 전도성 물질 위의 제1 희생 물질을 포함하는 하부 스택을 제공하는 단계, 및 제1 전도성 물질 및 제1 희생 물질을 에칭하여 하부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 상기 상부 라인 스택을 제공하는 단계는 상부 라인 스택을 삭제 패터닝하는 단계를 포함하고, 삭제 패터닝하는 단계는 상부 칼코게나이드 물질 위의 제2 희생 물질을 포함하는 상부 스택을 제공하는 단계, 및 제2 희생 물질을 에칭하여 상부 라인 스택을 형성하는 단계를 포함한다. 일부 다른 실시예에서, 상기 하부 칼코게나이드 라인을 형성하는 단계는 상기 하부 칼코게나이드 물질의 일부분을 선택적으로 제거하여, 유전체로 충전된 제1 희생 라인에 인접한 2개의 스페이스들 사이의 갭(gap)을 형성하는 단계, 상기 갭을 중간 전극 물질로 충전하는 단계, 및 평탄처리하여 교대하는 중간 전극 라인과 칼코게나이드 라인을 포함하는 표면을 형성하는 단계를 더 포함한다. 일부 다른 실시예에서, 상부 라인 스택을 삭제 패터닝하는 단계는 중간 전극 라인을 에칭하여 제1 방향과 제2 방향 모두에서 전기적으로 분리되는 중간 전극을 형성하는 단계를 더 포함한다.
본 발명이 특정 실시예와 관련하여 기재되었지만, 해당 분야의 통상의 기술자에게 자명한 다른 실시예, 가령, 본 명세서에서 제공되는 모든 특징 및 이점을 제공하지 않는 실시예도 또한 본 발명의 범위 내에 있다. 또한 앞서 기재된 다양한 실시예들이 조합되어 추가 실시예를 제공할 수 있다. 덧붙여, 하나의 실시예의 맥락에서 도시된 특정 특징은 다른 실시예에도 포함될 수 있다. 따라서 본 발명의 범위는 이하의 특허청구범위에 의해서만 규정된다.

Claims (18)

  1. 제1 방향으로 향해 있는 제1 라인 스택을 형성하는 단계로서, 상기 제1 라인 스택은 제1 전도성 라인 위의 제1 칼코게나이드 라인을 포함하며, 상기 제1 칼코게나이드 라인은 메모리 셀의 셀렉터 요소이거나 메모리 요소인, 단계;
    상기 제1 방향과 상이한 제2 방향으로 향해 있고 상기 제1 라인 스택 위에 배치되는 제2 라인 스택을 형성하는 단계로서, 상기 제2 라인 스택을 형성하는 단계는 물질의 스택을 형성하는 단계를 포함하며, 상기 물질의 스택은 희생 라인을 포함하는, 상기 제2 라인 스택을 형성하는 단계; 및
    상기 물질의 스택을 삭제 패터닝하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 제2 방향으로 향해 있는 전도성 라인을 형성하는 단계를 더 포함하며, 상기 전도성 라인을 형성하는 단계는:
    상기 희생 라인의 희생 물질을 제거하는 단계, 및
    상기 제거된 희생 물질을 교체하는 단계를 포함하는,
    방법.
  3. 청구항 1에 있어서,
    제2 칼코게나이드 라인이 상기 제2 라인 스택의 상기 희생 라인 아래에 배치되는, 방법.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 물질의 스택은: 상기 희생 라인의 희생 물질 아래에 배치된 칼코게나이드 물질을 포함하는, 방법.
  6. 청구항 1에 있어서,
    상기 물질의 스택은: 상기 희생 라인의 희생 물질 아래에 배치된 전극 물질을 포함하는, 방법.
  7. 청구항 1에 있어서,
    상기 제2 방향으로 뻗어 있는 복수의 분리된 라인들 사이에 유전체 물질을 증착하는 단계를 더 포함하며, 상기 증착은 상기 물질의 스택의 상기 패터닝에 적어도 부분적으로 기초하는, 방법.
  8. 청구항 7에 있어서,
    상기 희생 라인을 제거하는 단계;
    전도성 물질을 증착하는 단계; 및
    전도성 라인들과 유전체 영역들을 갖는 표면을 형성하는 단계를 더 포함하는, 방법.
  9. 청구항 1에 있어서,
    상기 물질의 스택을 삭제 패터닝하는 단계는:
    상기 제1 방향과 상기 제2 방향 모두에서 전기적으로 분리되는 중간 전극을 형성하기 위해, 상기 제1 라인 스택의 중간 전극 라인을 에칭하는 단계를 포함하는, 방법.
  10. 청구항 1에 있어서,
    상기 제1 라인 스택 또는 상기 제2 라인 스택을 형성하는 단계는:
    피치 증배 공정을 이용하여 삭제 패터닝하는 단계를 포함하는, 방법.
  11. 청구항 1에 있어서,
    상기 희생 라인은 탄소, 폴리이미드, 실리콘 옥사이드, 알루미늄 니트라이드, 또는 실리콘 중 적어도 하나를 포함하는, 방법.
  12. 제1 방향으로 향해 있는 제1 라인 스택을 형성하는 단계로서, 상기 제1 라인 스택은 제1 전도성 라인 위의 제1 칼코게나이드 라인을 포함하는, 단계;
    상기 제1 방향과 상이한 제2 방향으로 향해 있는 제2 라인 스택을 형성하는 단계로서, 상기 제2 라인 스택은 상기 제1 라인 스택 위에 배치되고 희생 라인을 포함하는, 단계를 포함하며,
    상기 제1 라인 스택을 형성하는 단계는:
    칼코게나이드 물질 및 전도성 물질을 포함하는 물질의 스택을 형성하는 단계; 및
    에칭을 이용하여 상기 물질의 스택을 삭제 패터닝하는 단계를 포함하는, 방법.
  13. 제1 방향으로 향해 있는 제1 라인 스택을 형성하는 단계로서, 상기 제1 라인 스택은 제1 전도성 라인 위의 희생 라인을 포함하는, 단계;
    상기 희생 라인을 제거하고 상기 희생 라인의 물질을 교체함으로써 상기 제1 방향으로 뻗어 있는 칼코게나이드 라인을 형성하는 단계;
    상기 제1 방향과 상이한 제2 방향으로 향해 있으며 상기 제1 라인 스택 위에 놓이는 제2 라인 스택을 형성하는 단계; 및
    제1 칼코게나이드 물질 및 전도성 물질을 포함하는 물질들의 스택으로 희생 물질을 교체하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 제2 라인 스택을 형성하는 방법은:
    복수의 층들을 포함하는 물질의 스택을 형성하는 단계; 및
    에칭을 이용하여 상기 물질의 스택을 삭제 패터닝하는 단계를 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 복수의 층들 중 적어도 하나의 층은 제2 칼코게나이드 물질, 제1 전도성 물질, 또는 제2 전도성 물질을 포함하는, 방법.
  16. 청구항 13에 있어서,
    상기 제1 라인 스택을 형성하는 방법은:
    상기 전도성 물질 및 상기 희생 물질을 포함하는 물질의 스택을 형성하는 단계;
    상기 제1 라인 스택을 형성하기 위해 상기 물질의 스택을 에칭하는 단계로서, 상기 제1 라인 스택은 갭에 의해 각각이 서로 분리된 복수의 라인들을 포함하는, 단계;
    각각의 갭을 유전체 물질로 충전하는 단계; 및
    칼코게나이드 라인들 및 유전체 영역들을 포함하는 표면을 형성하기 위해 상기 물질의 스택을 평탄처리하는 단계를 포함하는, 방법.
  17. 청구항 13에 있어서,
    상기 제1 전도성 라인은 텅스텐, 알루미늄, 구리, 도핑된 실리콘, 티타늄 니트라이드, 또는 탄탈럼 니트라이드 중 적어도 하나를 포함하는, 방법.
  18. 삭제
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US9306165B2 (en) 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US10803941B2 (en) * 2014-12-22 2020-10-13 Mohammad A. Mazed System on chip (SoC) based on neural processor or microprocessor
WO2016203397A1 (en) * 2015-06-17 2016-12-22 King Abdullah University Of Science And Technology Compensated readout of a memristor array, a memristor array readout circuit, and method of fabrication thereof
KR102446863B1 (ko) 2016-02-22 2022-09-23 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102453349B1 (ko) * 2016-02-25 2022-10-07 삼성전자주식회사 가변 저항 메모리 장치 및 이의 제조 방법
KR102463023B1 (ko) 2016-02-25 2022-11-03 삼성전자주식회사 가변 저항 메모리 장치 및 이의 제조 방법
KR102463036B1 (ko) 2016-03-15 2022-11-03 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102483704B1 (ko) 2016-03-30 2023-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9680089B1 (en) 2016-05-13 2017-06-13 Micron Technology, Inc. Magnetic tunnel junctions
US9754946B1 (en) * 2016-07-14 2017-09-05 Micron Technology, Inc. Methods of forming an elevationally extending conductor laterally between a pair of conductive lines
US9673304B1 (en) * 2016-07-15 2017-06-06 Sandisk Technologies Llc Methods and apparatus for vertical bit line structures in three-dimensional nonvolatile memory
KR102527669B1 (ko) 2016-08-11 2023-05-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
WO2018062893A1 (ko) 2016-09-30 2018-04-05 주식회사 케이티 새로운 무선 접속 기술을 위한 동기 신호 설정 방법 및 장치
KR20180062245A (ko) 2016-11-30 2018-06-08 삼성전자주식회사 메모리 소자 및 그 제조 방법
US10580978B2 (en) 2017-01-08 2020-03-03 Intermolecular, Inc. Current compliance layers and memory arrays comprising thereof
WO2019005168A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PHASE CHANGE MATERIAL SELECTOR FOR LOW VOLTAGE BIPOLAR MEMORY DEVICES AND METHODS OF MAKING THE SAME
US10510957B2 (en) * 2017-07-26 2019-12-17 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays
KR102593112B1 (ko) 2017-10-23 2023-10-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US10729012B2 (en) 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10825867B2 (en) * 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
KR20200131069A (ko) 2019-05-13 2020-11-23 삼성전자주식회사 메모리 소자 제조 방법
US10930849B2 (en) * 2019-06-28 2021-02-23 Micron Technology, Inc. Techniques for forming memory structures
US11417841B2 (en) * 2019-08-13 2022-08-16 Micron Technology, Inc. Techniques for forming self-aligned memory structures
US11069610B2 (en) 2019-10-15 2021-07-20 Micron Technology, Inc. Methods for forming microelectronic devices with self-aligned interconnects, and related devices and systems
US11404480B2 (en) 2019-12-26 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory arrays including continuous line-shaped random access memory strips and method forming same
CN112106136A (zh) * 2020-08-11 2020-12-18 长江先进存储产业创新中心有限责任公司 用于3d相变存储单元以改善编程并增大阵列尺寸的新替换位线和字线方案
KR20220020719A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 저항성 메모리 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147695A1 (en) * 2009-12-23 2011-06-23 Jong-Won Sean Lee Fabricating current-confining structures in phase change memory switch cells

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004041894B3 (de) 2004-08-30 2006-03-09 Infineon Technologies Ag Speicherbauelement (CBRAM) mit Speicherzellen auf der Basis eines in seinem Widerstandswert änderbaren aktiven Festkörper-Elektrolytmaterials und Herstellungsverfahren dafür
US8237140B2 (en) 2005-06-17 2012-08-07 Macronix International Co., Ltd. Self-aligned, embedded phase change RAM
US7420199B2 (en) 2005-07-14 2008-09-02 Infineon Technologies Ag Resistivity changing memory cell having nanowire electrode
KR100711517B1 (ko) 2006-04-12 2007-04-27 삼성전자주식회사 상변화 메모리 장치 및 이의 형성 방법
KR100854971B1 (ko) 2007-01-23 2008-08-28 삼성전자주식회사 자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조방법
US7859036B2 (en) 2007-04-05 2010-12-28 Micron Technology, Inc. Memory devices having electrodes comprising nanowires, systems including same and methods of forming same
KR100883412B1 (ko) 2007-05-09 2009-02-11 삼성전자주식회사 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템
US7671354B2 (en) 2007-06-11 2010-03-02 Qimonda Ag Integrated circuit including spacer defined electrode
DE102008032067A1 (de) 2007-07-12 2009-01-15 Samsung Electronics Co., Ltd., Suwon Verfahren zum Bilden von Phasenänderungsspeichern mit unteren Elektroden
JP2011507230A (ja) 2007-12-07 2011-03-03 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ メモリセルおよびその製造方法
US8062918B2 (en) 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
KR20090116500A (ko) 2008-05-07 2009-11-11 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
US7733685B2 (en) 2008-07-09 2010-06-08 Sandisk 3D Llc Cross point memory cell with distributed diodes and method of making same
KR101486984B1 (ko) 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
US8105867B2 (en) 2008-11-18 2012-01-31 Sandisk 3D Llc Self-aligned three-dimensional non-volatile memory fabrication
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
KR20100058909A (ko) 2008-11-25 2010-06-04 삼성전자주식회사 가변저항 메모리 소자의 형성방법
US8080460B2 (en) * 2008-11-26 2011-12-20 Micron Technology, Inc. Methods of forming diodes
US8377741B2 (en) 2008-12-30 2013-02-19 Stmicroelectronics S.R.L. Self-heating phase change memory cell architecture
US8021897B2 (en) * 2009-02-19 2011-09-20 Micron Technology, Inc. Methods of fabricating a cross point memory array
US8367544B2 (en) 2009-10-20 2013-02-05 International Business Machines Corporation Self-aligned patterned etch stop layers for semiconductor devices
US8093576B1 (en) 2009-11-30 2012-01-10 Micron Technology, Inc. Chemical-mechanical polish termination layer to build electrical device isolation
US8765581B2 (en) 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
JP4969707B2 (ja) * 2010-07-08 2012-07-04 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
US8394667B2 (en) * 2010-07-14 2013-03-12 Micron Technology, Inc. Methods of forming memory cells, and methods of patterning chalcogenide-containing stacks
KR101089320B1 (ko) 2010-08-16 2011-12-02 연세대학교 산학협력단 Ｂｉ２Ｔｅ３ 나노선을 이용한 상변화 메모리 소자
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
CN102446807B (zh) * 2010-10-13 2014-09-24 中芯国际集成电路制造(上海)有限公司 相变存储器沟槽隔离结构的制作方法
KR101781625B1 (ko) * 2010-11-17 2017-09-25 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US8546944B2 (en) 2010-12-22 2013-10-01 Intel Corporation Multilayer dielectric memory device
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US9018692B2 (en) 2011-01-19 2015-04-28 Macronix International Co., Ltd. Low cost scalable 3D memory
US8518812B2 (en) * 2011-05-23 2013-08-27 Micron Technology, Inc. Methods of forming electrical contacts
KR20130042975A (ko) 2011-10-19 2013-04-29 삼성전자주식회사 작은 콘택을 갖는 비-휘발성 메모리소자 형성 방법 및 관련된 소자
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US9306165B2 (en) * 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147695A1 (en) * 2009-12-23 2011-06-23 Jong-Won Sean Lee Fabricating current-confining structures in phase change memory switch cells

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