KR101950956B1 - 실리콘 함유 막을 제조하는 방법 - Google Patents

실리콘 함유 막을 제조하는 방법 Download PDF

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Abstract

본 발명은 실리콘, 옥사이드, 그리고 임의로 질소, 탄소, 수소 및 붕소를 포함하는 유전체 막을 형성하는 방법에 관한 것이다. 또한, 본 발명은 반도체 웨이퍼와 같은 처리하고자 하는 물건 상에 유전체 막 또는 코팅을 형성하는 방법에 관한 것이다.

Description

실리콘 함유 막을 제조하는 방법{METHODS TO PREPARE SILICON-CONTAINING FILMS}
본 발명은 실리콘, 옥사이드, 그리고 임의로 질소, 탄소, 수소 및 붕소를 포함하는 유전체 막을 형성하는 방법에 관한 것이다. 또한, 본 발명은 반도체 웨이퍼와 같은 처리하고자 하는 물건 상에 유전체 막 또는 코팅을 형성하는 방법에 관한 것이다.
관련 출원에 대한 상호 참조
본 특허 출원은 2010년 2월 4일에 우선 출원된 미국 가특허 출원 일련번호 61/301,375을 우선권으로 주장한다.
발명의 배경
본 발명은 다양한 전자 응용분야에 사용되는 실리콘 함유 재료 또는 막, 예를 들어 비제한적으로 화학량론적 또는 비화학량론적 실리콘 옥사이드, 실리콘 옥시니트라이드 또는 실리콘 옥시카르보니트라이드 막을 제조하기 위한 방법 및 조성물에 관한 것이다.
실리콘 옥사이드의 박막은 이의 유전 특성으로 인해 반도체 제조에서 유전체로서 흔히 사용된다. 실리콘 기반 반도체 디바이스(device)의 제조에서, 실리콘 옥사이드 막은 게이트 절연물(gate insulation), 확산 마스크(diffusion mask), 측벽 스페이서(sidewall spacer), 하드 마스크(hard mask), 반사방지 코팅(anti-reflection coating), 패시베이션(passivation) 및 인캡슐레이션(encapsulation)으로서, 그리고 다양한 다른 용도로 사용될 수 있다. 또한, 실리콘 옥사이드 막은 다른 복합 반도체 디바이스의 패시베이션을 위해 점점 더 중요해지고 있다.
실리카 및 산소 뿐만 아니라 다른 원소들이 실리콘 디옥사이드 막에 존재할 수 있다. 이러한 다른 원소들은 그러한 막의 결과적인 적용분야 또는 요망되는 최종 특성에 따라 구성 혼합물 및/또는 증착 공정내로 때때로 의도적으로 첨가될 수 있다. 예를 들어, 낮은 누설 전류(leakage current)와 같은 특정한 유전 성능(dielectric performance)을 제공할 수 있는 실리콘 옥시니트라이드 막을 형성하기 위해 실리콘 옥사이드 막에 질소(N) 원소가 첨가될 수 있다. 막의 증착 온도를 감소시킬 수 있는 Ge 도핑된 실리콘 옥사이드를 제공하기 위해 실리콘 옥사이드 막에 게르마늄(G) 원소가 첨가될 수 있다. 에칭 저항성(etch resistance)을 증가시키기 위해 실리콘 옥사이드 막에 붕소(B) 또는 탄소(C)와 같은 다른 원소들이 첨가될 수 있다. 그러나, 적용분야에 따라, 특정 원소들은 막에 적은 농도 수준으로 존재하더라도 바람직하지 않을 수 있다.
예를 들어, 실리콘 디옥사이드 막이 원자외선(DUV) 포토레지스트 아래에서 에칭 정지층(etch stop) 또는 단순히 유전체층으로서 사용되는 경우, 막에 존재하는 소량의 질소가 DUV 포토레지스트와 상호작용할 수 있고, 포토레지스트의 재료 특성을 화학적으로 증폭시킬 수 있거나 포토레지스트를 포이즈닝(poisoning)시키고, 포토레지스트의 일부가 현상제(developer)에 불용성이 되게 할 수 있다. 결과적으로, 잔류 포토레지스트가 구조의 패터닝된 피쳐 에지(patterned feature edge) 또는 측벽상에 남아있을 수 있다. 이는 반도체 디바이스의 포토리토그래피 패터닝 공정에 유해할 수 있다.
질소를 함유하지 않는 실리콘 옥사이드 막의 또 다른 예는 반사방지 코팅(ARC) 적용분야에서 발견될 수 있다. ARC는 레지스트 이미징(resist imaging) 동안 밑에 있는 재료 층으로부터의 반사를 억제함으로써 에너지 민감성 레지스트의 층에서 정확한 패턴 복제(pattern replication)를 제공한다. 그러나, 통상적인 ARC 재료는 질소를 함유하는데, 이러한 재료의 예로는 실리콘 니트라이드 및 티탄 니트라이드가 있다. ARC 층에 질소가 존재하면 포토레지스트 재료의 조성을 화학적으로 변화시킬 수 있다. 질소와 포토레지스트 재료 사이의 화학 반응은 "포토레지스트 포이즈닝(photoresist poisoning)"으로 일컬어질 수 있다. 전형적인 패터닝 단계들에 적용되는 포토레지스트 포이즈닝된 재료는 패터닝 후에 포토레지스트 또는 과도한 잔류 포토레지스트에 피쳐가 부정확하게 형성되게 할 수 있고, 이 둘 모두는 PR 공정, 예를 들어 에칭 공정에 유해하게 영향을 미칠 수 있다. 예를 들어, 질소는 포토레지스트 및 ARC 계면 근처에서 산을 중화시킬 수 있고 풋팅(footing)으로 알려진 잔류물 형성을 일으킬 수 있는데, 이는 피쳐의 저부와 측벽의 계면에서 요망되는 직각 보다는 곡선형 또는 원형 형상을 또한 초래할 수 있다.
수 가지 적용분야의 경우, 플라즈마 강화 화학 기상 증착("PECVD") 공정은 전형적인 열화학 기상 증착("CVD") 공정 보다 낮은 증착 온도에서 실리콘 옥사이드 막을 생성시키는 데에 사용된다. 분자식 Si(OC2H5)4을 지닌 테트라에틸옥시실란("TEOS")은, 최소의 잔류 탄소 오염을 나타내는 실리콘 옥사이드 막의 PECVD 증착을 위해 하나 이상의 산소원(oxygen source), 예를 들어 비제한적으로 O2 또는 O3와 함께 사용될 수 있는 공통의 전구체이다. TEOS는 안정하고 비활성이고 증기압이 높은 액체로서 공급되고, SiH4와 같은 다른 실리콘 함유 전구체 보다 덜 위험하다.
하기 이유들 중 하나 이상으로 인해 낮은 증착 온도 (예를 들어, 400℃ 미만)로 이동하려는 일반적인 경향이 존재한다: 비용 (예를 들어, 보다 저렴한 기판을 사용할 수 있음) 및 써멀 버짓(thermal budget) (예를 들어, 온도 민감성 고성능 필름들의 집적화에 기인함). 또한, PECVD TEOS 막의 경우, 갭 필(gap fill) 및 컨포말리티(conformality)가 낮은 온도에서 비교적 나을 수 있다. 그러나, PECVD TEOS 막의 막 품질은 보다 불량할 수 있는데, 이는 막이 화학량론적 조성을 지니지 않고/거나, 수소가 풍부하고/거나, 낮은 막 밀도를 지니고/거나 빠른 에칭 속도를 나타내기 때문이다. 이와 같이, TEOS 보다 더 나은 성능을 지닌 대안적인 전구체가 필요한 실정이다.
본 발명은 실리콘, 옥사이드, 그리고 임의로 질소, 탄소, 수소 및 붕소를 포함하는 유전체 막을 형성하는 방법 및 반도체 웨이퍼와 같은 처리하고자 하는 물건 상에 유전체 막 또는 코팅을 형성하는 방법을 제공하는 것을 목적으로 한다.
발명의 간단한 개요
본 발명은 질소, 탄소, 할로겐 및 수소와 같은 중요 원소를 함유하지 않거나 X선 광전자분광법(XPS)에 의해 측정한 경우 약 0 내지 약 30 원자 중량 퍼센트의 질소 및/또는 약 0 내지 약 30 원자 중량 퍼센트의 탄소를 포함하고 5% 또는 그 미만의 비균일성(non-uniformity) %를 나타내는, 실리콘과 산소를 포함하는 재료 또는 막을 형성하는 방법을 제공한다. 비균일성 %는 다음과 같은 표준 방정식을 사용하여 측정될 수 있다: 비균일성 % = ((최대값 - 최소값)/(2*평균값)). 본 명세서에 기재된 방법 및 전구체들을 사용하여 증착된 막은, 특정 경우에는 온도, 플라즈마, 플라즈마 유사(plasma-like) 방법 또는 이들의 조합의 도움에 의존함이 없이도, 매우 균일하다. 또한, 본 발명은 질소 및/또는 탄소를 실질적으로 함유하지 않거나, 비교적 소량의 질소와 탄소를 함유하는, 유전체 막 또는 코팅을 반도체 웨이퍼와 같은 처리하고자 하는 물건상에 형성하는 방법을 제공한다.
다른 구체예들에서, 본 명세서에 기재된 방법 및 전구체는 비교적 낮은 질소 함량을 지닌 재료를 제공할 수 있는데, 이는 질소 도핑된 옥사이드 재료에 제어된 조성을 제공한다. 다른 구체예들에서, 본 명세서에 기재된 방법 및 전구체는 비교적 낮은 탄소 함량을 지닌 재료를 제공할 수 있는데, 이는 탄소 도핑된 옥사이드 재료에 제어된 조성을 제공한다. 이러한 구체예들에서, 상기 재료는 XPS에 의해 측정한 경우 약 0 내지 약 30 원자 중량 퍼센트의 질소 및/또는 탄소를 포함할 수 있다. 특정 구체예들에서, 사용되는 전구체는 순도가 매우 높은 SiO2 재료를 생성시킬 수 있는데, 여기서 탄소, 질소, 염소 및 할로겐, 그리고 XPS에 의해 정량할 수 있는 다른 화학종(species)을 포함하는 다른 원소들은 검출가능하지 않은 양으로 존재한다.
한 가지 양태에서, 본 발명은 기판의 하나 이상의 표면상에 실리콘과 산소를 포함하는 막을 형성하는 방법을 제공하는데, 이러한 방법은,
반응 챔버내에서 상기 기판의 하나 이상의 표면을 제공하고,
하기 화학식 I, II 및 III을 지닌 전구체들의 군으로부터 선택되는 하나 이상의 전구체를 포함하는 실리콘 전구체 및 임의로 산소원을 사용하여 화학 기상 증착 공정 및 원자층 증착(ALD) 공정으로부터 선택되는 증착 공정에 의해 상기 하나 이상의 표면상에 상기 막을 형성하는 것을 포함하며, 상기 유전체 막은 XPS에 의해 측정한 경우 약 5 원자 % 미만의 질소 또는 탄소를 포함한다:
Figure 112013015209151-pat00001
상기 식에서, R, R1 및 R2는 각각 독립적으로 알킬기, 아릴기, 아실기 또는 이들의 조합물이다. 상기 막이 질소 또는 탄소를 포함하는 구체예의 경우, 질소원(nitrogen source) 및/또는 탄소원(carbon source)이 상기 막 형성 단계 동안 또한 도입될 수 있다. 이러한 구체예들에서, NH3, N2O, NH2(CH3) 및 이들의 조합물을 포함하지만 이들에 제한되지 않는 예시적인 질소원이 막 형성 단계 및/또는 추가의 도입 단계 동안 도입될 수 있다. 탄소원과 질소원은 동일할 수 있다.
또 다른 양태에서, 본 발명은 원자층 증착(ALD) 공정에 의해 실리콘과 산소를 포함하는 막을 형성하는 방법을 제공하는데, 이러한 방법은,
a. 기판을 ALD 반응기에 넣는 단계;
b. 하기 화학식 I, II 및 III을 지닌 전구체들의 군으로부터 선택되는 하나 이상의 전구체를 포함하는 실리콘 전구체 및 임의로 산소원을 상기 반응기내로 도입시키는 단계로서, 하기 화학식 I, II 및 III에서 R, R1 및 R2는 각각 독립적으로 알킬기, 아릴기, 아실기 또는 이들의 조합물인, 단계:
Figure 112013015209151-pat00002
;
c. 상기 ALD 반응기를 가스로 퍼징(purging)하는 단계;
d. 산소원을 상기 ALD 반응기내로 도입시키는 단계;
e. 상기 ALD 반응기를 가스로 퍼징하는 단계; 및
f. 요망되는 두께의 상기 막이 수득될 때까지 상기 단계 b 내지 d를 반복하는 단계를 포함하며, 상기 유전체 막은 XPS에 의해 측정한 경우 약 5 원자 % 미만의 탄소 및/또는 질소를 포함한다.
또 다른 양태에서, 본 발명은 ALD 또는 CVD 공정을 이용하여 기판의 하나 이상의 표면상에 실리콘 옥사이드를 포함하는 막을 형성하는 방법을 제공하는데, 이러한 방법은,
a. 기판을 반응기에 넣고;
b. 하기 화학식 I, II 및 III을 지닌 전구체들의 군으로부터 선택되는 하나 이상의 전구체를 포함하는 실리콘 전구체 및 임의로 산소원을 상기 반응기내로 도입하여 상기 하나 이상의 표면상에 상기 막을 증착시키는 것을 포함하며, 상기 유전체 막은 XPS에 의해 측정한 경우 약 0 원자 중량% 내지 약 30 원자 중량%의 탄소 및/또는 질소를 포함한다.
발명의 상세한 설명
본 발명은 매우 균일한 유전체 막을 형성하는 방법을 제공한다 (예를 들어 이러한 막은 다음과 같은 표준 방정식을 이용하여 측정한 경우 5% 또는 그 미만의 비균일성 %를 나타낸다: 비균일성 % = (최대값 - 최소값)/(2*평균값)). 본 명세서에 기재된 방법을 이용하여 생성된 유전체 막은 대체로 실리콘과 산소를 주로 함유한다. 특정 구체예들에서, 유전체 막은 임의의 다른 원소, 예를 들어 질소, 탄소, 염소 및 할로겐, 및 수소를 실질적으로 함유하지 않는다. 본 명세서에서 사용되는 용어 "실질적으로 함유하지 않는"이란 XPS에 의해 측정한 경우 2 원자 중량% 또는 그 미만의 질소를 포함하는 막을 의미한다. 다른 구체예들에서, 유전체 막은 질소 및/또는 탄소와 같은 다른 원소들을 약 2 원자% 내지 약 30 원자%의 범위의 양으로 포함하고, 공정에 이용되는 공정 조건 또는 첨가제에 따라 다른 원소들을 함유할 수 있다. 특정 구체예들에서, 본 명세서에 기재된 방법은 플라즈마 도움(plasma assist)을 필요로 하지 않고/거나 낮은 온도 (예를 들어, 600℃ 또는 그 미만)에서 수행된다. 또 다른 구체예에서, 본 명세서에 기재된 방법은 저온 (예를 들어, 450℃ 또는 그 미만) 열 공정을 이용하여 수행된다. 본 명세서에 기재된 막은 유전체 막이며, 이는 이러한 막이 전형적으로 7 또는 그 미만이거나 6 또는 그 미만이거나 5 또는 그 미만인 유전 상수를 나타냄을 의미한다. 특정 구체예들에서, 생성된 재료는 붕소, 알루미늄, 및/또는 상기 재료의 바람직한 특징에 기여할 수 있는 다른 원소들과 같은 원소들을 또한 함유할 수 있다. 이러한 원소들은 별도의 첨가제들의 원소로서 또는 주요 전구체의 치환기로서 공정내로 도입될 수 있다.
유전체 막 또는 코팅을 형성하기 위해 사용되는 방법은 증착 공정이다. 본 명세서에 기재된 방법을 위해 적절한 증착 공정의 예로는 비제한적으로 사이클릭 CVD(CCVD), MOCVD(금속 유기 CVD), 열 화학 기상 증착(thermal chemical vapor deposition), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 고밀도 PECVD, 광자 보조형 CVD(photon assisted CVD), 플라즈마-광자 보조형 CVD(PPECVD), 저온 화학 기상 증착(cryogenic chemical vapor deposition), 케미컬 보조형 기상 증착(chemical assisted vapor deposition), 고온 필라멘트 화학 기상 증착(hot-filament chemical vapor deposition), 액체 폴리머 전구체의 CVD, 초임계 유체로부터의 증착, 및 저에너지(low energy) CVD(LECVD)가 있다. 특정 구체예들에서, 금속 함유 필름은 플라즈마 강화 ALD(PEALD) 또는 플라즈마 강화 사이클릭 CVD(PECCVD) 공정에 의해 증착된다. 본 명세서에서 사용되는 용어 "화학 기상 증착 공정"은 기판이 하나 이상의 휘발성 전구체에 노출되는 임의의 공정을 지칭하며, 여기서 상기 전구체는 기판 표면상에서 반응하고/거나 분해되어 요망되는 증착물을 생성시킨다. 본 명세서에서 사용되는 용어 "원자층 증착 공정"은, 조성이 다양한 기판상에 균일한(conformal) 막 또는 재료를 증착시키는, 자기제한적(self-limiting) (예를 들어, 각각의 반응 사이클에서 증착되는 막 재료의 양이 일정함)인 순차적 표면 화학을 지칭한다. 본 발명에서 사용되는 전구체, 시약 및 공급원(source)이 때때로 "기체(gaseous)"로서 기재될 수 있지만, 상기 전구체는 직접 기화, 버블링(bubbling) 또는 승화(sublimation)에 의해 비활성 가스와 함께 또는 비활성 가스없이 반응기내로 운반되는 액체 또는 고체일 수 있는 것으로 이해된다. 일부 경우, 기화된 전구체는 플라즈마 발생기를 통과할 수 있다. 한 가지 구체예에서, 유전체 막은 ALD 공정을 이용하여 증착된다. 또 다른 구체예에서, 유전체 막은 CCVD 공정을 이용하여 증착된다. 추가의 구체예에서, 유전체 막은 열 CVD 공정을 이용하여 증착된다. 또 다른 구체예에서, 전구체는 최소 반응을 일으키며 기판상으로 응축된 후, 후처리(post-treatment)됨으로써, 재료가 고체 상태가 되게 하고 증착시키고자 하는 물품에 부착되는 것을 보조할 수 있다. 화학 전구체로부터 막을 형성하기 위해 공정 조건들을 사용할 수 있게 하는 다수의 방법들이 존재하지만, 증착된 재료의 최종 특성은 상기 화학 전구체의 성질 또는 이러한 전구체와 함께 사용되는 첨가제의 성질에 의해 특유하게 정해질 수 있는 것으로 인식될 수 있다.
특정 구체예들에서, 본 명세서에 기재된 방법은 반응기에 도입하기 전 및/또는 반응기에 도입하는 동안 전구체들을 분리시키는 ALD 또는 CCVD 방법을 사용함으로써 전구체들의 사전 반응(pre-reaction)을 방지한다. 이와 관련하여, ALD 또는 CCVD 공정과 같은 증착 기술이 유전체 막을 증착시키기 위해 사용된다. 한 가지 구체예에서, 막은 기판 표면을 하나 이상의 실리콘 함유 전구체, 산소원, 또는 다른 전구체 또는 시약에 택일적으로 노출시킴으로써 ALD 공정에 의해 증착된다. 막 성장은 표면 반응, 각각의 전구체 또는 시약의 펄스(pulse) 길이, 및 증착 온도의 자기제한적 제어에 의해 진행된다. 그러나, 기판의 표면이 포화된 경우, 막 성장은 정지한다.
특정 구체예들에서, 전구체는 순수한(neat) 상태로 또는 추가의 반응물 또는 첨가제없이 도입됨으로써 응축되거나 피처(feature)를 채우거나 표면을 평탄화시킨 후, 반응물 단계를 거치는데, 이러한 반응물 단계는 전구체가 반응하게 하거나 고체를 형성한다. 특정 구체예들에서, 이러한 공정은 산화 공정, 촉매, 또는 다른 에너지 형태 (화학, 열, 복사, 플라즈마, 광자, 또는 임의의 다른 이온화 또는 비이온화 복사 에너지)를 사용하여 전구체 및 임의의 첨가제를 변화시켜서 고체 재료를 형성한다.
실질적으로 질소를 함유하지 않는, 실리콘과 산소를 포함하는 유전체 막을 형성하기 위해, 실리콘 함유 전구체가 질소를 함유하지 않는 것이 바람직하다. 특정 구체예들에서는 전구체가 비교적 낮은 온도 (예를 들어, 400℃ 또는 그 미만)에서 막을 증착시키기에 충분히 반응성인 것이 또한 바람직하다. 전구체 반응성에 대한 요망에도 불구하고, 전구체는 시간이 지남에 따라 임의의 현저한 정도로 분해되거나 변화하지 않기에 또한 충분히 안정해야 한다 (예를 들어, 1% 미만의 년간 변화율). 또한, 이러한 구체예들 또는 다른 구체예들에서, 증착 방법이 플라즈마없이 수행되는 것이 바람직하다. 이론으로 제한시키고자 하는 것은 아니지만, 치환된 실란의 산화하려는 반응성은 실리콘 원자에 결합된 수소 원자의 개수에 비례하는 것으로 믿어진다.
본 명세서에 기재된 방법은 하기 화학식 I, II 및 III을 지닌 전구체들의 군으로부터 선택되는 하나 이상의 전구체를 포함하는 실리콘 전구체로부터 선택되는 실리콘 함유 전구체; 임의로 추가의 실리콘 함유 전구체, 임의로 산소원 또는 산소 시약, 그리고 임의로 환원제를 사용하여 유전체 막을 형성한다:
Figure 112013015209151-pat00003
상기 식에서, R, R1 및 R2는 각각 독립적으로 알킬기, 아릴기, 아실기 또는 이들의 조합물이다. 증착을 위한 전구체 재료의 선택은 요망되는 결과적인 유전체 재료 또는 막에 좌우된다. 예를 들어, 전구체 재료는 이의 화학 원소들의 함량, 이의 화학 원소들의 화학량론적 비율, 및/또는 CVD하에 형성되는 결과적인 유전체 막 또는 코팅에 대해 선택될 수 있다. 또한, 전구체 재료는 다양한 다른 특성, 예를 들어 비용, 안정성, 무독성(non-toxicity), 취급 특성, 실온에서 액체상을 유지하는 능력, 휘발성, 분자량, 또는 이들의 조합에 대해 선택될 수 있다.
본 명세서에 기재된 방법의 한 가지 구체예에서, 유전체 막은 하기 화학식 I, II 및 III을 지닌 전구체들의 군으로부터 선택되는 하나 이상의 전구체를 포함하는 실리콘 전구체를 사용하여 형성된다:
Figure 112013015209151-pat00004
상기 식에서, R, R1 및 R2는 각각 독립적으로 알킬기, 아릴기, 아실기 또는 이들의 조합물이다. 화학식 I 내지 III에서 그리고 본 명세서 전반에 걸쳐서, "알킬"이란 용어는 1개 내지 20개, 또는 1개 내지 12개 또는 1개 내지 6개의 탄소 원자를 지닌 선형, 분지형 또는 시클릭 작용기를 의미한다. 예시적인 알킬기로는 비제한적으로 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 2차-부틸, 3차-부틸, 펜틸, 헥실, 옥틸, 데실, 도데실, 테트라데실, 옥타데실, 이소펜틸, 및 3차-펜틸이 있다. 화학식 I 내지 III에서 그리고 본 명세서 전반에 걸쳐서, "아릴"이란 용어는 6개 내지 12개의 탄소 원자를 지닌 시클릭 작용기를 의미한다. 예시적인 알킬기로는 비제한적으로 페닐, 벤질, 톨릴, 및 o-크실릴이 있다.
특정 구체예들에서, 알킬기, 아릴기 및/또는 아실기 중 하나 이상은 치환되거나 치환되지 않을 수 있거나 수소 원자 대신 치환된 하나 이상의 원자 또는 원자군을 지닐 수 있다. 예시적인 치환기로는 비제한적으로 산소, 황, 할로겐 원자 (예를 들어, F, Cl, I, 또는 Br), 질소, 붕소, 및 인이 있다. 특정 구체예들에서, 화학식 I 내지 III을 지닌 실리콘 함유 전구체는 산소 원자를 포함하는 하나 이상의 치환기를 지닐 수 있다. 이러한 구체예들의 경우, 증착 공정 동안 산소원에 대한 필요성이 제거될 수 있다. 다른 구체예들에서, 화학식 I 내지 III을 지닌 실리콘 함유 전구체는 산소 원자를 포함하는 하나 이상의 치환기를 지니며 산소원을 또한 사용한다.
특정 구체예들에서, 알킬기, 아릴기, 및/또는 아실기 중 하나 이상은 포화되거나 포화되지 않을 수 있다. 하나 이상의 알킬기 또는 아릴기가 불포화된 구체예들의 경우, 이러한 기는 하나 이상의 이중 결합 또는 삼중 결합을 함유한다.
화학식 I을 지닌 실리콘 함유 전구체의 예로는 3차부톡시실란, 이소프로폭시실란, 에톡시실란, n-부톡시실란, 이소부톡시실란, 메톡시실란, 또는 페녹시실란이 있다. 화학식 II를 지닌 실리콘 함유 전구체의 예로는 디-3차-부톡시실란, 디이소-프로폭시실란, 디에톡시실란, 디-n-부톡시실란, 디이소부톡시실란, 디메톡시실란, 또는 디페녹시실란이 있다. 화학식 III을 지닌 실리콘 함유 전구체의 예로는 트리-3차-부톡시실란, 트리이소-프로폭시실란, 트리에톡시실란, 트리-n-부톡시실란, 트리이소-부톡시실란, 트리메톡시실란, 또는 트리페녹시실란이 있다. 본 명세서에 기재된 방법의 한 가지 구체예에서, 실리콘 함유 전구체는 하기 전구체들 중 적어도 하나를 포함한다:
Figure 112013015209151-pat00005
한 가지 특정 구체예에서, 실리콘 함유 전구체는 디-3차-부톡시실란을 포함한다.
특정 구체예들에서, 본 명세서에 기재된 방법은 상기 기재된 화학식 I 내지 III을 지닌 실리콘 함유 전구체가 아닌 하나 이상의 추가의 실리콘 함유 전구체를 추가로 포함한다. 추가의 실리콘 함유 전구체의 예로는 비제한적으로 유기-실리콘 화합물, 예를들어 실록산 (예를 들어, 헥사메틸 디실록산(HMDSO) 및 디메틸 실록산(DMSO)); 유기실란 (예를 들어, 메틸실란; 디메틸실란; 비닐 트리메틸실란; 트리메틸실란; 테트라메틸실란; 에틸실란; 디실릴메탄; 2,4-디실라펜탄; 1,2-디실라노에탄; 2,5-디실라헥산; 2,2-디실릴프로판; 1,3,5-트리실라시클로헥산, 및 이들 화합물의 플루오르화된 유도체; 페닐 함유 유기실리콘 화합물 (예를 들어, 디메틸페닐실란 및 디페닐메틸실란); 산소 함유 유기실리콘 화합물, 예를 들어 디메틸디메톡시실란; 1,3,5,7-테트라메틸시클로테트라실록산; 1,1,3,3-테트라메틸디실록산; 1,3,5,7-테트라실라-4-옥소-헵탄; 2,4,6,8-테트라실라-3,7-디옥소-노난; 2,2-디메틸-2,4,6,8-테트라실라-3,7-디옥소-노난; 옥타메틸시클로테트라실록산; [1,3,5,7,9]-펜타메틸시클로펜타실록산; 1,3,5,7-테트라실라-2,6-디옥소-시클로옥탄; 헥사메틸시클로트리실록산; 1,3-디메틸디실록산; 1,3,5,7,9-펜타메틸시클로펜타실록산; 헥사메톡시디실록산, 및 이들 화합물의 플루오르화된 유도체; 및 질소 함유 유기실리콘 화합물 (예를 들어, 헥사메틸디실라잔; 디비닐테트라메틸디실라잔; 헥사메틸시클로트리실라잔; 디메틸비스(N-메틸아세트아미도)실란; 디메틸비스-(N-에틸아세트아미도)실란; 비스(3차-부틸아미노)실란(BTBAS), 비스(3차-부틸아미노)메틸실란(BTBMS), 비스(N-메틸아세트아미도)메틸비닐실란; 비스(N-부틸아세트아미도)메틸비닐실란; 트리스(N-페닐아세트아미도)메틸실란; 트리스(N-에틸아세트아미도)비닐실란; 테트라키스(N-메틸아세트아미도)실란; 비스(디에틸아민옥시)디페닐실란; 트리스(디에틸아민옥시)메틸실란; 및 비스(트리메틸실릴)카르보디이미드)이 있다.
특정 구체예들에서, 실리콘 함유 전구체는 하나 이상의 N-H 조각(fragment) 및 하나 이상의 Si-H 조각을 지닌 질소 함유 유기실리콘 전구체를 포함한다. N-H 조각과 Si-H 조각을 모두 함유하는 적절한 전구체로는 예를 들어 비스(3차-부틸아미노)실란(BTBAS), 트리스(3차-부틸아미노)실란, 비스(이소-프로필아미노)실란, 트리스(이소-프로필아미노)실란, 및 이들의 혼합물이 있다. 한 가지 구체예에서, 전구체는 화학식 (R5NH)nSiR6 mH4 -(n+m)을 지니는데, 여기서 R5 및 R6는 동일하거나 상이하며 알킬, 비닐, 알릴, 페닐, 시클릭 알킬, 플루오로알킬, 및 실릴알킬로 구성된 군으로부터 독립적으로 선택되고, n은 1 내지 3의 숫자이고, m은 0 내지 2의 숫자이고, "n+m"의 합은 3 또는 그 미만의 숫자이다. 또 다른 구체예에서, 실리콘 함유 전구체는 화학식 (R7 2N-NH)xSiR8 yH4 -(x+y)을 지닌 히드라지노실란을 포함하는데, 여기서 R7과 R8은 동일하거나 상이하며 알킬, 비닐, 알릴, 페닐, 시클릭 알킬, 플루오로알킬, 실릴알킬로 구성된 군으로부터 독립적으로 선택되고, x는 1 내지 2의 숫자이고, y는 0 내지 2의 숫자이고, "x+y"의 합은 3 또는 그 미만의 숫자이다. 적절한 히드라지노실란 전구체의 예로는 비제한적으로 비스(1,1-디메틸히드라지노)실란, 트리스(1,1-디메틸히드라지노)실란, 비스(1,1-디메틸히드라지노)에틸실란, 비스(1,1-디메틸히드라지노)이소프로필실란, 비스(1,1-디메틸히드라지노)비닐실란, 및 이들의 혼합물이 있다. 특정 구체예들에서, 전구체 또는 첨가제는 할로겐화된 실란, 보란, 보라진, 보레이트, 및 이들의 변형체를 추가로 포함한다.
증착 방법에 따라, 특정 구체예들의 경우, 하나 이상의 실리콘 함유 전구체가 소정의 몰 부피 또는 약 0.1 내지 약 1000 마이크로몰로 반응기내로 도입될 수 있다. 이러한 구체예 또는 다른 구체예들에서, 실리콘 함유 전구체는 소정의 시간 또는 약 0.001 내지 약 500초 동안 반응기내로 도입될 수 있다.
앞서 언급된 바와 같이, 본 명세서에 기재된 방법을 이용하여 증착되는 유전체 막의 일부는 산소원, 산소 시약 또는 산소를 포함하는 전구체를 사용하여 산소의 존재하에서 형성될 수 있다. 산소원은 하나 이상의 산소원의 형태로 반응기내로 도입될 수 있고/거나 증착 공정에 사용되는 다른 전구체들에 부수적으로 존재할 수 있다. 적절한 산소원 가스로는 예를 들어 물(H2O) (예를 들어, 탈이온수, 정제수, 및/또는 증류수), 산소(O2), 산소 플라즈마, 오존(O3), NO, NO2, 일산화탄소(CO), 이산화탄소(CO2) 및 이들의 조합물이 있을 수 있다. 특정 구체예들에서, 산소원은 전형적으로 약 1 내지 약 2000 표준 입방 센티미터(standard cubic centimeter, sccm) 범위의 유량으로 반응기내로 도입되는 산소원 가스를 포함하는데, 상기 유량 범위는 반응 공정, 요망되는 재료, 기판 크기, 증착 속도 등에 좌우된다. 산소원은 전구체 도입 전에, 전구체와 동시에, 반복 사이클 방식으로 전구체와 순차적으로, 또는 모든 전구체가 도입된 후에 도입될 수 있다. 한 가지 특정 구체예에서, 산소원은 물을 포함한다. 막이 ALD 또는 사이클릭 CVD 공정에 의해 증착되는 구체예들의 경우, 전구체 펄스는 0.01 보다 긴 펄스 지속시간을 지니고, 산소원은 0.01초 보다 긴 펄스 지속시간을 지닐 수 있으며, 물 펄스 지속시간은 0.01초 보다 긴 펄스 지속시간을 지닐 수 있다. 또 다른 구체예에서, 펄스와 펄스 사이의 퍼지(purge) 지속시간은 0.01초 만큼 짧을 수 있거나 중간 퍼지없이 연속적으로 펄스가 일어난다.
본 명세서에 기재된 증착 방법은 하나 이상의 퍼지 가스를 포함할 수 있다. 소비되지 않은 반응물 및/또는 반응 부산물을 퍼징해내기 위해 사용되는 퍼지 가스는 특정 구체예들의 경우에는 전구체와 반응하지 않는 비활성 가스이다. 예시적인 비활성 가스로는 비제한적으로 Ar, N2, He, Xe, 네온, H2 및 이들의 혼합물이 있다. 특정 구체예들에서, Ar과 같은 퍼지 가스를 약 0.1 내지 1000초 동안 약 10 내지 약 2000 sccm 범위의 유량으로 반응기내로 공급함으로써 반응하지 않은 재료 및 반응기에 남아있을 수 있는 임의의 부산물을 퍼징한다.
특정 구체예에서, 예컨대, 유전 상수가 질소 및/또는 탄소 및/또는 다른 화학종들의 성분을 추가로 포함하는 구체예들에서, 추가의 가스 예컨대 질소원 가스가 반응기에 도입될 수 있다. 첨가제의 예들은, 예를 들어, NO, NO2, 암모니아, 암모니아 플라즈마, 히드라진, 모노알킬히드라진, 디알킬히드라진, 탄화수소, 헤테로원자 탄화수소, 보란, 보레이트, 보라진, 및 이들의 조합물을 포함할 수 있다.
본 명세서에 기재된 방법의 특정 구체예에서, 반응기 또는 증착 챔버의 온도는 주위 온도(예를 들어, 25℃) 내지 약 700℃의 범위가 될 수 있다. ALD 또는 CVD 증착을 위한 예시적인 반응기 온도는 어느 하나 이상의 하기 종료점(endpoint)들을 갖는 범위를 포함한다: 25, 50, 75, 100, 125, 150, 175, 200, 225, 250, 275, 300, 325, 350, 375, 400, 425, 450, 475, 500, 525, 550, 575, 600, 625, 650, 675, 또는 700℃. 특정한 반응기 온도 범위의 예들은 25℃ 내지 375℃, 또는 75℃ 내지 700℃, 또는 325℃ 내지 675℃를 포함하지만, 이들로 제한되는 것은 아니다. 이들 또는 다른 구체예에서, 압력은 약 0.1 Torr 내지 약 100 Torr 또는 약 0.1 Torr 내지 약 5 Torr의 범위가 될 수 있다. 한 특정 구체예에서, 유전체 막은 100 mTorr 내지 600 mTorr의 압력 범위에서 열 CVD 공정을 사용하여 증착된다. 다른 특정 구체예에서, 유전체 막은 1 Torr 또는 그 미만의 압력 범위에서 ALD 공정을 사용하여 증착된다.
본 명세서에 기재된 방법의 특정 구체예에서, 반응기 또는 증착 챔버에서 기판의 온도는 주위 온도(예를 들어, 25℃) 내지 약 700℃의 범위가 될 수 있다. ALD 또는 CVD 증착을 위한 예시적인 기판 온도는 어느 하나 이상의 하기 종료점들을 갖는 범위를 포함한다: 25, 50, 75, 100, 125, 150, 175, 200, 225, 250, 275, 300, 325, 350, 375, 400, 425, 450, 475, 500, 525, 550, 575, 600, 625, 650, 675, 또는 700℃. 특정한 기판 온도 범위의 예들은 25℃ 내지 375℃, 또는 75℃ 내지 700℃, 또는 325℃ 내지 675℃를 포함하지만, 이들로 제한되는 것은 아니다. 특정 구체예에서, 기판 온도는 증착 동안 반응기 온도와 동일하거나 동일한 온도 범위가 될 수 있다. 다른 구체예에서, 기판 온도는 증착 동안 반응기 온도와 상이하다.
전구체, 산소원, 및/또는 다른 전구체, 공급원 가스, 및/또는 시약을 공급하는 각각의 단계는 이들을 공급하는 시간의 변화에 의해 최종 유전체 막의 화학량적인 조성을 변화시키도록 수행될 수 있다.
에너지는 하나 이상의 전구체, 산소원, 환원제, 다른 전구체 또는 이들의 조합물에 적용되어 반응을 유도하고 유전체 막을 형성시키거나 기판을 코팅한다. 이러한 에너지는 열, 플라즈마, 펄스된 플라즈마, 헬리콘 플라즈마, 고밀도 플라즈마, 유도결합(inductively coupled) 플라즈마, X-레이, e-빔, 광자(photon), 및 리모트 플라즈마 방법에 의해 공급될 수 있으나 이들로 제한되는 것은 아니다. 특정 구체예에서, 2차 RF 주파수원은 기판 표면에서 플라즈마 특성을 조절하기 위해 사용될 수 있다. 증착이 플라즈마를 포함하는 구체예에서, 플라즈마-생성 공정은 플라즈마가 반응기에서 직접 생성되는 직접 플라즈마-생성 공정, 또는 택일적으로 플라즈마가 반응기의 외부에서 생성되어 반응기내로 공급되는 리모우트(remote) 플라즈마-생성 공정을 포함할 수 있다.
실리콘-함유 전구체 및/또는 다른 전구체는 다양한 방법으로 반응 챔버 예컨대 CVD 또는 ALD 반응기에 전달될 수 있다. 한 구체예에서, 액체 전달 시스템이 사용될 수 있다. 택일적인 구체예에서, 액체 전달 및 플래쉬 기화 공정이 조합된 유닛, 예컨대, MSP 코포레이션(Shoreview, MN)에 의해 제작된 터보 기화기가 사용되어 저 휘발성 물질을 체적으로 전달하는 것을 가능하게 하며, 전구체의 열적 분해없이 재현성 있는 전달 및 증착을 유도한다. 액체 전달 포뮬레이션에서, 본 명세서에 기재된 전구체는 순수한 액체 형태로 전달될 수 있거나, 택일적으로 동일물을 포함한 용매 포뮬레이션 또는 조성물로 사용될 수 있다. 따라서, 특정 구체예에서 전구체 포뮬레이션은 기판상에 막을 형성하기 위한 소정의 최종 사용 분야에 바람직하고 유리할 수 있는 적당한 특성의 용매 성분(들)을 포함할 수 있다.
본 명세서에 기재된 방법의 한 구체예에서, 사이클릭 증착 공정 예컨대 CCVD, ALD, 또는 PEALD가 사용될 수 있으며, 여기서 화학식 I 내지 III 및 이들의 조합물을 갖는 하나 이상의 실리콘-함유 전구체 및 임의로 산소원 예컨대, 오존, 산소 플라즈마 또는 워터(water) 플라즈마가 사용된다. 전구체 캐니스터로부터 반응 챔버로 연결된 가스 라인은 공정 필요 조건에 따른 하나 이상의 온도로 가열되며 화학식 I 내지 III을 갖는 실리콘-함유 전구체의 용기는 직접 액체 주입을 위해 하나 이상의 온도에서 유지되는 기화기 내로 주입된다. 아르곤 및/또는 다른 가스의 흐름은 캐리어 가스로서 사용되어 전구체 펄싱 동안 반응 챔버로 하나 이상의 실리콘-함유 전구체의 전달을 도와줄 수 있다. 특정 구체예에서, 반응 챔버 공정 압력은 약 1 Torr 또는 그 미만이다. 전형적인 ALD 또는 CCVD 공정에서, 기판 예컨대 실리콘 옥사이드 기판은 최초에 실리콘-함유 전구체에 노출된 반응 챔버내에서 히터 스테이지(heater stage)에서 가열되어 착물을 형성하고 기판의 표면상에 화학적으로 흡착되도록 한다. 퍼지 가스 예컨대 아르곤은 공정 챔버로부터 흡착되지 않은 과량의 착물을 퍼지한다. 충분한 퍼징(purging) 후, 흡착된 표면과 반응하도록 산소원가 반응 챔버내로 도입될 수 있으며 이후 다른 가스 퍼지에 의해 챔버로부터 반응 부산물이 제거된다. 공정 사이클은 바람직한 막 두께를 얻기 위해 반복될 수 있다. 이들 또는 다른 구체예에서, 본 명세서에 기재된 방법들의 단계들은 다양한 순서로 수행될 수 있고, 순차적으로 또는 동시에(예를 들어, 적어도 일부의 다른 단계 동안) 수행될 수 있으며, 이들이 임의로 조합되어 수행될 수도 있다. 전구체 및 산소원 가스를 공급하는 각각의 단계는 이들을 공급하는 시간의 주기 변화에 의해 최종 유전체 막의 화학량적인 조성을 변화시키도록 수행될 수 있다.
본 명세서에 기재된 방법의 다른 구체예에서, 유전체 막은 아래 단계들을 포함하는 ALD 증착 방법을 사용하여 형성된다:
a. 아래 화학식 I, II, 및 III을 갖는 전구체의 군으로부터 선택된 하나 이상을 포함하는 실리콘 전구체 및 임의로 산소원, 질소원, 또는 이들의 조합물을 도입하고 기판상에 하나 이상의 실리콘 전구체를 화학적 흡착하는 단계:
Figure 112013015209151-pat00006
상기 식에서 R, R1, 및 R2는 각각 독립적으로 알킬기, 아릴, 아실기, 또는 이들의 조합물임;
b. 퍼지 가스를 사용하여 반응하지 않은 하나 이상의 실리콘-함유 전구체를 퍼징(purging away)하는 단계;
c. 임의로, 가열된 기판상에 산소원를 도입하고 흡착된 하나 이상의 실리콘-함유 전구체와 반응시키는 단계; 및
d. 임의로, 반응하지 않은 산소원를 제거하는 단계.
상술한 단계들은 본 명세서에 기재된 방법에 대한 하나의 사이클을 형성하고; 상기 사이클은 바람직한 두께의 유전체 막이 얻어질 때까지 반복될 수 있다. 이들 또는 다른 구체예에서, 본 명세서에 기재된 방법들의 단계들은 다양한 순서로 수행될 수 있고, 순차적으로 또는 동시에(예를 들어, 적어도 일부의 다른 단계 동안) 수행될 수 있으며, 이들이 임의로 조합되어 수행될 수도 있다. 전구체 및 임의로 산소원 가스를 공급하는 각각의 단계는 이들을 공급하는 시간의 주기 변화에 의해 최종 유전체 막의 화학량적인 조성을 변화시키도록 수행될 수 있다. 다중-성분 유전체 막을 위해, 다른 전구체 예컨대 실리콘-함유 전구체, 질소-함유 전구체, 환원제, 또는 다른 시약이 단계 "a"에서 반응기 챔버내로 택일적으로 도입될 수 있다. 이 구체예에서, 반응기 온도는 주위 온도 내지 600℃의 범위가 될 수 있다. 이들 또는 다른 구체예에서, 반응기의 압력은 1 Torr 또는 그 미만에서 유지될 수 있다.
본 명세서에 기재된 방법의 추가의 구체예에서, 유전체 막은 열 CVD 공정을 사용하여 증착된다. 이 구체예에서, 상기 방법은 다음을 포함하는데, 여기서 반응기는 도입 단계 동안 100 mTorr 내지 600 mTorr의 압력 범위에서 유지된다: 주위 온도 내지 약 700℃ 또는 400 내지 700℃의 온도 범위로 가열된 반응기에 하나 이상의 기판을 넣는 단계; 및 반응기내로 아래 화학식 I, II, 및 III을 갖는 전구체의 군으로부터 선택된 하나 이상을 포함하는 실리콘 전구체 및 임의로 산소원, 질소원, 또는 이들의 조합물로부터 선택된 공급원을 도입하고 하나 이상의 기판상에 유전체 막을 증착시키는 단계:
Figure 112013015209151-pat00007
상기 식에서 R, R1, 및 R2는 각각 독립적으로 알킬기, 아릴, 아실기, 또는 이들의 조합물이다. 특정 구체예에서, CVD 반응기의 압력은 약 0.01T 내지 약 1T의 범위가 될 수 있다. 반응 가스 예컨대, O2의 유량은 5 sccm 내지 200 sccm의 범위가 될 수 있다. 하나 이상의 실리콘-함유 전구체 증기의 유량은 5 sccm 내지 200 sccm의 범위가 될 수 있다. 증착 온도는 반응기 벽 온도와 동일하다. 주위 온도 내지 약 700℃ 또는 약 400℃ 내지 약 700℃의 범위가 될 수 있다. 증착 시간은 바람직한 두께를 갖는 막을 얻기 위한 공정을 위해 예정된다. 증착 속도는, 제한되는 것은 아니지만, 증착 온도, O2의 유량, 캐리어 가스(He)의 유량, 실리콘-함유 전구체의 액체 질량 흐름, 기화기의 온도, 및/또는 반응기의 압력을 포함하는 하나 이상의 공정 파라미터에 의존할 수 있다. 기화기 온도는 20℃ 내지 150℃의 범위가 될 수 있다. 물질의 증착 속도는 분당 0.1 nm 내지 1000 nm의 범위가 될 수 있다. 속도는 아래의 비-제한 파라미터 중 어느 하나의 변화에 의해 조절될 수 있다: 증착 온도, 기화 온도, LFC의 흐름, 반응성 첨가제의 유량 및/또는 예를 들어, CVD 반응기에서의 압력.
여전히 다른 구체예에서, 방법은 사이클릭 CVD 공정을 사용하여 수행될 수 있다. 이 구체예에서, 동일한 ALD 반응기가 사이클릭 CVD 공정에 대해 사용될 수 있다. 질소가 없는 균일한 막을 증착하기 위한 사이클릭 CVD 공정과 상술한 ALD 방법에서의 한가지 차이점은 실리콘 전구체 및 산소 전구체의 투여량이 ALD에 대해 사용되는 투여량보다 훨씬 클 수 있으며, 따라서 증착 속도가 ALD보다 훨씬 커질 수 있다는 점이다. 증착 온도는, 주위 온도 내지 약 700℃ 또는 400℃ 내지 약 700℃의 범위가 될 수 있다.
특정 구체예에서, 최종 유전체 막 또는 코팅은 증착 후 처리 예컨대, 제한되는 것은 아니지만, 플라즈마 처리, 화학적 처리, 자외선 노출, 전자 빔 노출, 및/또는 막의 하나 이상의 특성에 영향을 주는 다른 처리들에서 노출될 수 있다.
본 명세서에 기재된 유전체 막은 7 또는 그 미만의 유전 상수를 갖는다. 바람직하게, 막은 6 또는 그 미만, 또는 5 또는 그 미만, 또는 4 또는 그 미만의 유전 상수를 갖는다.
이전에 언급한 바와 같이, 본 명세서에 기재된 방법은 기판의 적어도 일부에 유전체 막을 증착하는데 사용될 수 있다. 적합한 기판들의 예들은, 제한되는 것은 아니지만, 실리콘, SiO2, Si3N4, 유기실리카 유리(OSG), 플루오르화된 실리카 유리(FSG), 실리콘 카바이드, 수소화된 실리콘 카바이드, 실리콘 니트라이드, 수소화된 실리콘 니트라이드, 실리콘 카보니트라이드, 수소화된 실리콘 카보니트라이드, 보로니트라이드, 반사방지 코팅, 포토레지스트, 유기 폴리머, 다공성 유기 및 무기 재료, 금속 예컨대 구리 및 알루미늄, 및 확산 장벽층 예컨대 제한되는 것은 아니지만 TiN, Ti(C)N, TaN, Ta(C)N, Ta, W, 또는 WN을 포함한다. 막은 다양한 이후의 공정 단계 예컨대, 화학적 기계적 평탄화(CMP) 및 이방성 에칭 공정에 적합하다. 기판은 균일하거나 패터닝되고, 매끈하거나 피쳐를 가지며, 평탄하거나 평탄하지 않을 수 있다.
증착된 유전체 막은, 이들로 제한되는 것은 아니지만, 컴퓨터 칩, 광학 디바이스, 자기 정보 저장장치, 지지 재료 또는 기판상의 코팅, 미세전자기계 시스템(MEMS), 나노전자기계 시스템, 박막 트랜지스터(TFT), 및 액정 디스플레이(LCD)를 포함하는 어플리케이션을 갖는다.
도면의 수 가지 뷰(view)의 간단한 설명
도 1은 실시예 1에 기재된 방법을 이용하여 증착된 막에 대한 X선 광전자분광법(XPS)의 결과를 제공한다.
도 2는 실시예 2에 기재된 방법에 따라 t-부틸 실란, 디에틸실란 및 디-3차-부톡시실란(DTBOS)를 사용하여 증착된 3가지 예시적인 막에 대한 두께 균일성을 제공한다.
도 3은 표 1에 제공된 공정 조건들 중 하나를 이용하며 상기 기재된 전구체 DTBOS를 사용하여 증착된 예시적인 막으로부터 수득된 유전 상수의 플롯(plot)을 제공한다.
도 4는 3가지 상이한 증착 온도 또는 400℃, 300℃, 200℃에서 실시예에 기재된 BL1 조건을 이용하여 증착된 막들의 습식 에칭 속도(Wet Etch Rate, WER)를 비교한 도면이다. 도 4는 DTBOS 증착된 막이 모든 온도에서 TEOS 막 보다 낮은 WER를 지님을 도시한다.
도 5는 실시예 4의 표 3에 기재된 BL1 조건의 경우 200℃ 및 300℃ 증착에서의 TEOS 대 DTBOS에 대한 누설 전류 대 전기장 플롯을 제공한다.
도 6은 실시예 4의 표 3에 기재된 BL2 조건의 경우 200℃ 및 300℃ 증착에서의 TEOS 대 DTBOS에 대한 누설 전류 대 전기장 플롯을 제공한다.
도 7은 실시예 4의 표 3에 기재된 BL3 조건의 경우 200℃ 및 300℃ 증착에서의 TEOS 대 DTBOS에 대한 누설 전류 대 전기장 플롯을 제공한다.
도 8은 DTBOS와 비스(3차부틸)아미노실란(BTBAS)의 동적 2차 이온 질량 분석 데이터 (D-SIMS)를 이들 전구체로부터 증착된 CVD 막에서 비교한 도면이다.
아래의 실시예들은 본 명세서에 기재된 유전체 막 제조 방법을 설명하지만 어느 경우에도 이들로 제한되도록 의도되지 않는다.
실시예
아래의 실시예에서, 별도로 언급하지 않는 한, 특성은 미디움(medium) 저항(8-12 Ωcm) 단결정 실리콘 웨이퍼 기판상에 증착된 샘플 막으로부터 얻었다. 본 연구에서 CVD 증착은 저압 화학 증기 증착(LPCVD) 수평 로(furnace) 또는 ATV PEO 612 로를 사용하여 수행하였다. 전구체는 전구체 재료에 대한 증기 압력에 근거하여 조절되는 증기 드로우(draw) 및 라인 온도를 사용하여 로에 전달하였다. 본 연구에 사용되는 원자층 증착 기구는 가열된 전구체 전달을 위한 부착된 환경 오븐을 갖는 R&D 디자인된 수평 튜브 로이다. 시스템은 실온 내지 700℃에서 증착을 수행할 수 있다. 모든 플라즈마 기반 증착은 TEOS 공정 킷을 사용하여, 어드밴스드 에너지 2000 라디오 프리퀀시(RF) 제너레이터에 장착된 200 mm DXZ 챔버에서 어플라이드 머티리얼스 프리시즌 5000 시스템상에서 수행하였다.
아래 실시예에서, 유전체 막의 두께 및 광학적 특성 예컨대 굴절률은 공지된 데이터 피팅 기술을 사용하여, 표준 반사계 또는 엘립소메트리 측정 시스템 예컨대, 필름텍 2000SE 엘립소미터를 사용하여 수행하였다.
막의 화학적 조성의 특성화는 다중-채널 플레이트 검출기(MCD) 및 Al 단색 X-레이원이 장치된 피지컬 일렉트로닉스 5000버사프로브 XPS 분광기를 사용하여 얻었다. XPS 데이터는 Alkα X-레이 여기(25 mA 및 15 kV)를 사용하여 수집하였다. 저-분해능 서베이 스펙트럼은 117 eV 패스 에너지(pass energy), 50 밀리세컨드 체류 시간(dwell time), 및 1.0 eV/step에서 수집하였다. 고-분해능 영역 스펙트럼은 23.5 eV 패스 에너지, 50 msec 체류 시간, 0.1 eV/step에서 수집하였다. 분석 영역은 45°의 일정한 각에서 100 ㎛이다. 정량 원소 분석은 고-분해능 영역 스펙트럼으로부터 피크 영역을 측정하고 원자 감도 계수가 수정된 전송-기능을 적용함에 의해 결정하였다. PHI 서밋 소프트웨어가 데이터 수집을 위해 사용되었으며 CasaXPS 소프트웨어가 데이터 분석을 위해 사용되었다. 에칭 속도는 203 nm SiO2/Si에 대해 보정되었고 약 120 Å/min이다.
에칭 시험은 버퍼된 옥사이드 에칭을 형성하기 위해 물 중 6부(parts) 40% NH4F 및 물 중 1부 49% HF 용액의 부피 비율을 갖는 6:1 버퍼된 옥사이드 에칭(“BOE”) 용액에서 수행하였다. 예시적인 유전체 막을 30초 동안 HF 용액에 넣은 후, 에칭 동안 재료의 손실에 대해 측정하기 전에 탈이온(DI)수에서 세척하고 건조시켰다. 공정은 막이 완전히 에칭되기까지 반복된다. 에칭 속도는 후에 에칭 시간 대 에칭된 두께의 기울기로부터 계산된다. 비교되는 실리콘 옥사이드 막과 함께, 막은 에칭 전후에 막 표면을 가로질러 3개의 서로 다른 점에서 이들의 두께를 측정하였다.
푸리에 변환 적외선 분광기(FTIR) 데이터는 DTGS KBR 검출기 및 KBr 빔 스플리터가 장착된 써모 니콜렛 넥서스 470 시스템 또는 유사한 시스템을 사용하여 웨이퍼 상에서 수집하였다. 백그라운드 스펙트럼은 스펙트럼으로부터 CO2 및 물을 제거하기 위해 유사한 미디움 저항 웨이퍼상에서 수집하였다. 데이터는 일반적으로 4 cm-1의 분해능을 갖는 32 스캔을 수집함에 의해 4000 내지 400 cm-1의 영역에서 얻어진다. 모든 막들은 공통적으로 베이스라인(baseline) 수정되었고, 세기는 500 nm의 막 두께로 정규화되며(normalized), 관심있는 피크 면적 및 높이가 측정되었다.
각 샘플 막의 유전 상수는 ASTM 스탠다드 D150-98에 따라 측정하였다. 유전 상수, k는 예를 들어, MDC 802B-150 머큐리 프로브(Mercury Probe)를 사용하여 측정된 C-V 곡선으로부터 계산하였다. 이는 샘플을 잡고 측정하기 위해 막에서 전기적 접촉을 형성하는 프로브 스테이지, C-V 측정을 위한 키틀리(Keithley) 236 소스 미터(source meter) 및 HP4284A LCR 미터로 구성된다. 상대적으로 적은 전기 저항(0.02 ohm-cm 미만의 시트 저항)을 갖는 Si 웨이퍼가 C-V 측정을 위한 막을 증착하는데 사용된다. 전면 접촉 모드가 막에 전기적 접촉부를 형성하는데 사용된다. 액체 금속(수은)이 저장기로부터 웨이퍼의 표면으로 얇은 튜브를 통해 밀려나 두 개의 전기 전도성 접촉부을 형성한다. 접촉 영역은 수은이 밀려나는 튜브의 직경을 기초로 하여 계산된다. 그 후, 유전 상수는 식 k = 커패시턴스(capacitance) × 접촉 영역/막의 두께로부터 계산된다.
실시예 1: 디-3차-부톡시실란(DTBOS)을 사용한 화학 증기 증착에 의한 실리콘 옥사이드 막의 증착
예시적인 실리콘 옥사이드 막은 전구체 DTBOS 및 산소원로서 산소를 사용하여 증착된다. 각 막의 증착 조건을 표 1에 나타내었다. 각 막의 특성은 표 2에 나타내었다.
표 1
Figure 112013015209151-pat00008
sccm = 분당 표준 cm3
표 2
Figure 112013015209151-pat00009
매우 균일하고 원소, 예컨대 탄소 및 질소가 없는 고순도 막인 실시예 1로부터의 어느 하나의 예시적인 막의 전형적인 XPS를 도 1에 도시하였고 서로 다른 원소들의 조성을 또한 표 3에 나타내었다. 도 1 및 표 3 모두에서 볼 수 있듯이, 막에서는 탄소와 질소가 모두 검출되지 않았다.
표 3. 고순도 실리콘 디옥사이드 막의 화학적 조성(원자%)
ND - 검출 한계 미만의 양
Figure 112013015209151-pat00010
표 3B. 도 1에서 도시된 스펙트럼에 상응하는, 질소가 없는 실리콘 디옥사이드 막의 화학적 조성(원자%)
Figure 112013015209151-pat00011
실시예 2: 막의 두께 균일성
본 명세서에 기재된 방법들 및 조성물을 사용하여 형성된 질소가 없는 실리콘 디옥사이드 막의 두께를 엘립소미터(ellipsometer)를 사용하여 측정하였다. 현재 사용되는 방법들을 사용하여 증착된 질소 실리콘 디옥사이드 막의 낮은 균일성과 대조적으로, 본 발명에 기재된 방법들을 사용하여 증착된 막은 기판(또는 웨이퍼) 내의 막 균일성에서 급격한 개선을 보여준다. 상기 발명을 사용한 막 및 현존하는 방법들을 사용한 막 사이의 막 두께 균일성의 비교가 도 2에 제공되며 여기서 x축은 웨이퍼 기판에서의 측정 위치를 나타내며 y축은 막의 평균 두께로부터 각 지점에서 두께의 편차를 나타낸다. 본 명세서에 기재된 방법을 사용하여 증착된 막은 다른 막들과 비교하여 웨이퍼 기판에 걸쳐 더욱 균일하다는 것을 도 2로부터 볼 수 있다.
박막에 대한 두께 균일성에 대해 사용되는 일반식은, 즉, 균일성 = (최대 두께 - 최소 두께)/(2*평균)*100%이다.
본 명세서에 기재된 방법을 사용하여 형성된 막의 두께 균일성을 표 4에 나타내었다. 표 4에서의 결과는 본 명세서에 기재된 방법으로부터의 막 균일성이 현존하는 방법들(전구체)를 사용하여 형성된 막보다 10배 이상 우수함을 보여준다.
표 4. 다양한 실리콘 디옥사이드 막의 두께 균일성 (%)
Figure 112013015209151-pat00012
실시예 3: K 및 유전 상수
본 명세서에 기재된 방법을 사용하여 형성된 실리콘 옥사이드 막의 유전 상수는 도 3에 도시된 C-V 플롯으로부터 유도된다. 공지된 막의 두께 및 사용된 머큐리 프로브의 접촉 영역에 대한, 막의 유전 상수는 4.47이 되는 것으로 밝혀졌다.
실시예 4: 다른 공정 조건하에서 디-3차-부톡시실란 전구체 및 테트라에톡시실란을 사용한 플라즈마 강화 CVD에 의해 증착된 막의 비교
아래의 실시예에서, 달리 언급되지 않는 한, 특성들은 미디움 저항(8-12 Ωcm) 단결정 실리콘 웨이퍼 기판상에 증착되는 샘플막으로부터 얻어졌다. 증착 온도는 200, 300, 및 400℃였다.
표 5는 전구체 또는 디-3차-부톡시실란(DTBOS) 및 비교 전구체 테트라에톡시실란(TEOS)을 비교하기 위해 사용된 세 가지 다른 공정 조건의 요약을 제공한다. 세 가지 다른 공정 조건을 BL-1, BL-2 및 BL-3으로 표시하였다.
표 5
Figure 112013015209151-pat00013
표 6은 BL1 조건에 대한 TEOS 대 DTBOS의 K값, 증착 속도 및 습식 에칭 속도(wet etch rate)의 비교를 제공한다. DTBOS의 증착 속도는 전구체의 동일한 부피 흐름에 대해 TEOS보다 높다. 이는 PECVD 증착에 있어 DTBOS가 TEOS보다 더욱 효율적이 될 수 있다는 것을 보여준다. 또한, DTBOS-증착 막의 WER은 TEOS-증착 막의 것보다 동일하거나 우수하다. 이는 DTBOS 전구체를 사용하여 증착된 SiO2 막의 밀도가 동일하거나 우수하다는 것을 의미한다.
표 6
Figure 112013015209151-pat00014
표 7은 BL2 공정 조건에 대한 TEOS 대 DTBOS의 K값, 증착 속도 및 습식 에칭 속도의 비교를 제공한다. DTBOS의 증착 속도는 전구체의 동일한 부피 흐름에 대해 TEOS보다 높다. 이는 PECVD 증착에 있어 DTBOS의 효율성이 높음을 증명한다. 그러나, WER은 TEOS 막에 대한 것보다 동일하거나 우수하다. 이는 DTBOS로부터 형성된 SiO2 막의 밀도가 동일하거나 우수하다는 것을 의미한다.
표 7
Figure 112013015209151-pat00015
표 8은 BL3 공정 조건에 대한 TEOS 대 DTBOS의 K값, 증착 속도 및 습식 에칭 속도의 비교를 제공한다. DTBOS의 증착 속도는 전구체의 동일한 부피 흐름에 대해 TEOS와 동일하다. 그러나, WER은 TEOS 막에 대한 것보다 분명히 우수하다. 이는 DTBOS로부터 형성된 SiO2 막의 밀도가 우수하다는 것을 의미한다. 또한, DTBOS에 대한 K값은 더욱 낮은데, 이는 낮은 수분 흡수를 의미한다.
표 8
Figure 112013015209151-pat00016
도 4는 표 3(예를 들어, BL-1, BL-2, 및 BL-3 및 200, 300, 및 400℃)에 기재된 모든 베이스라인 조건 및 증착 온도를 사용하여 증착된 막의 WER의 비교를 보여준다. DTBOS 막은 동일한 K에 대해 더욱 낮은 WER을 갖는데, 이는 보다 높은 밀도 및 고품질의 옥사이드 막을 의미한다. 따라서, DTBOS는 PECVD 증착에 있어서 상대적으로 낮은 온도에서 TEOS 보다 우수한 품질의 막을 제조할 수 있다.
아래의 표 9는 이전의 표 5에서 정의된 공정 조건들 BL1, BL2 및 BL3 하에 서로 다른 온도에서 TEOS 및 DTBOS의 파괴 전압(Vbd) 비교를 제공한다. 일반적으로, 파괴 전압은 8-12 MV/cm이고, 두 전구체 사이에서 비교할 수 있다. 도 5, 6, 및 7은 200℃ 및 300℃ 증착에서 TEOS 증착막 대 DTBOS 증착막에 대한 누설 전류 대 전기장 플롯을 보여준다.
도 5는 BL1 조건에 대해 200℃ 및 300℃ 증착에서 TEOS 대 DTBOS에 대한 누설 전류 대 전기장 플롯을 제공한다. BL1에 대해 DTBOS가 TEOS보다 200℃에서 보다 높은 K 및 WER을 가지므로, 막 누설에 대한 영향이 또한 관찰된다. 그러나, 이는 DTBOS가 TEOS보다 불량한 누설 성능을 보여주는 유일한 조건이다. 300℃ 데이터 및 도 6 및 7에서 보여주는 것처럼, DTBOS SiO2 누설은 대체로 TEOS SiO2 누설보다 우수하다.
도 6은 BL2 조건에 대해 200℃ 및 300℃ 증착에서 TEOS 대 DTBOS에 대한 누설 전류 대 전기장 플롯을 제공한다. DTBOS가 더욱 높은 D/R을 가지긴 하지만; DTBOS SiO2 막의 누설은 TEOS에 대한 것보다 낮고, 이는 우수한 전기적 특성을 설명하며 WER 데이터를 지지한다.
도 7은 BL3 조건에 대해 200℃ 및 300℃ 증착에서 TEOS 대 DTBOS에 대한 누설 전류 대 전기장 플롯을 제공한다. BL3에 대해 전체적으로, 누설은 DTBOS가 TEOS보다 낮다.
표 9
Figure 112013015209151-pat00017
도 8은 비스(3차부틸)아미노실란, (aka. BTBAS)과 비교한 DTBOS의 동적 이차 이온 질량 분석기 데이터(D-SIMS)를 제공한다. BTBAS에 대한 XPS 데이터로부터, CVD 공정은 일반적으로 ~ 10 원자% C(수소 제외)를 제공한다는 것을 알 수 있다. 이는 DTBOS 막에서의 탄소 수준을 검출할 수 없는 표 3과 비교된다. D-SIMS 데이터는 약 102(two orders of magnitude)배 정도 탄소 함량이 적음을 나타내며, 이는 BTBAS XPS 데이터와의 비교로부터 추론되는 이들 막의 실제 탄소 수준이 < 0.1 원자%일 수 있음을 제시한다.
DTBOS로부터의 ALD 증착 데이터를 표 10에 나타내었다. 실리콘 옥사이드의 증착은 이들 막에 대한 적절한 굴절률에 의해 설명된다.
표 10
Figure 112013015209151-pat00018
또한, 본 발명은 3차부톡시실란, 이소프로폭시실란, 에톡시실란, n-부톡시실란, 이소부톡시실란, 메톡시실란, 페녹시실란, 디-3차-부톡시실란, 디이소-프로폭시실란, 디에톡시실란, 디-n-부톡시실란, 디이소부톡시실란, 디메톡시실란, 디페녹시실란, 트리-3차-부톡시실란, 트리이소-프로폭시실란, 트리에톡시실란, 트리-n-부톡시실란, 트리이소-부톡시실란, 트리메톡시실란, 또는 트리페녹시실란을 함유한, 사공간(deadspace)이 작은 고순도 밸브를 갖는 유입구와 유출구를 갖춘 전해연마된(electropolished) 스테인리스강 용기를 포함하는, 상기 기재된 바와 같은 반응물을 갖는 패키지(package)를 포함한다.
본 발명의 반응물 및 방법들은 광학 디바이스, 자기 정보 저장장치, 지지 재료 또는 기판상의 코팅, 미세전자기계 시스템(MEMS), 나노전자기계 시스템, 박막 트랜지스터(TFT), 및 액정 디스플레이(LCD)로 구성되는 군으로부터 선택된 디바이스를 제조하는데 사용될 수 있다.

Claims (19)

  1. 기판의 하나 이상의 표면 상에 고체 유전체 막을 형성하는 방법으로서,
    기판의 하나 이상의 표면을 반응 챔버에 제공하는 단계;
    하기 화학식 I, II 및 III을 지닌 전구체들의 군으로부터 선택되는 하나 이상의 전구체를 포함하는 고체 유전체 막을 형성시키기 위해 실리콘 전구체를 상기 반응 챔버 내로 도입시키는 단계로서, 하기 화학식 I, II 및 III에서 R, R1 및 R2는 각각 독립적으로 C1-6 알킬기, C6-12 아릴기 또는 이들의 조합물인, 단계:
    Figure 112016104888561-pat00019
    ; 및
    산소원을 포함하는 하나 이상의 공급원을 상기 반응 챔버 내로 도입하는 단계로서, 상기 하나 이상의 전구체와 상기 하나 이상의 공급원이 반응하여, 기판의 하나 이상의 표면 상에 고체 유전체 막을 형성하는 단계를 포함하고,
    상기 고체 유전체 막이 광전자분광법(XPS)에 의해 측정한 경우 5 원자%(atomic %) 미만의 질소 및 5 원자% 미만의 탄소를 포함하며, 상기 실리콘 전구체가 디-tert-펜톡시실란을 포함하는 방법.
  2. 제 1항에 있어서, 하나 이상의 공급원이 질소원(nitrogen source)을 추가로 포함하는 방법.
  3. 제 1항에 있어서, 고체 유전체 막이 사이클릭 화학 기상 증착(cyclic chemical vapor deposition), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition), 또는 원자층 증착(atomic layer deposition)으로부터 선택되는 하나 이상의 증착 공정에 의해 형성되는 방법.
  4. 제 1항에 있어서, 실리콘 전구체가 디-tert-부톡시실란을 추가로 포함하는 방법.
  5. 제 2항에 있어서, 산소원이 산소를 포함하는 방법.
  6. 제 2항에 있어서, 산소원이 오존을 포함하는 방법.
  7. 제 1항에 있어서, 열 CVD 공정이 사용되는 방법.
  8. 제 1항의 방법으로부터 생성된 필름으로서, 조성이 SiaObNcCdHeBf이며, 여기서 a가 10-50 at%이고, b가 10 내지 70 at%이고, c가 0 내지 5 at%이고, d가 0 내지 5 at%이고, e가 0 내지 50 at%이고, f가 0 내지 30 at%인, 필름.
  9. 광학 디바이스(optical device), 자기 정보 저장장치(magnetic information storage), 지지 재료(supporting material) 또는 기판상의 코팅, 미세전자기계 시스템(microelectromechanical system, MEMS), 나노전자기계 시스템, 박막 트랜지스터(TFT), 및 액정 디스플레이(LCD)로 구성된 군으로부터 선택되는, 제 1항의 방법을 이용하여 제조된 디바이스.
  10. 원자층 증착(ALD) 공정에 의해 실리콘과 산소를 포함하는 고체 유전체 막을 형성하는 방법으로서,
    a. 기판을 ALD 반응기에 넣는 단계;
    b. 하기 화학식 I, II 및 III을 지닌 전구체들의 군으로부터 선택되는 하나 이상의 전구체를 포함하는 실리콘 전구체를 상기 ALD 반응기 내로 도입시키는 단계로서, 하기 화학식 I, II 및 III에서 R, R1 및 R2는 각각 독립적으로 C1-6 알킬기, C6-12 아릴기 또는 이들의 조합물인, 단계:
    Figure 112016104888561-pat00030
    ;
    c. 상기 ALD 반응기를 가스로 퍼징(purging)하는 단계;
    d. 산소원을 상기 ALD 반응기 내로 도입시키는 단계;
    e. 상기 ALD 반응기를 가스로 퍼징하는 단계; 및
    f. 요망되는 두께의 고체 유전체 막이 수득될 때까지 상기 단계 b 내지 d를 반복하는 단계로서, 상기 고체 유전체 막이 광전자분광법(XPS)에 의해 측정한 경우 5 원자% 미만의 질소 및 5 원자% 미만의 탄소를 포함하는 단계를 포함하며,
    상기 실리콘 전구체가 디-tert-펜톡시실란을 포함하는 방법.
  11. 제 10항에 있어서, 질소원이 상기 ALD 반응기 내로 도입되는 방법.
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