KR101944739B1 - 반도체 집적 회로 - Google Patents

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타케시 야마구치
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미쓰미덴기가부시기가이샤
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Abstract

(과제)
칩 면적의 사용 효율의 향상.
(해결 수단)
복수의 플립플롭을 가지는 기억 회로와, 불휘발성 기억 소자로 구성된 격납부와, 불휘발성 기억 소자로 구성되고, 복수의 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 신호 생성부와, 제1 동작 모드를 설정하는 동작 모드 설정 신호가 출력되는 경우, 제1 회로부의 특성을 설정하기 위한 값이 상기 복수의 플립플롭에 유지되도록 상기 기억 회로를 동작시키고, 제2 동작 모드를 설정하는 동작 모드 설정 신호가 출력되는 경우, 제2 회로부에서 사용되는 시간을 상기 기억 회로를 카운터로서 동작시켜 계측시키는 제어 회로와, 상기 신호 생성부가 제2 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 경우, 상기 격납부에 격납된 상기 기억 회로의 카운트값에 대응하는 트리밍 데이터를 사용하여, 제1 회로부의 특성의 개체차 불균일을 보정하는 설정 회로를 구비하는 반도체 집적 회로.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것이다.
종래, 기준 전압 등의 특성의 개체차 불균일을 보정하는 트리밍 모드에 있어서 트리밍용 데이터가 일시적으로 격납되는 레지스터를 구비한 반도체 집적 회로가 알려져 있다(예를 들면, 특허문헌 1을 참조). 특허문헌 1의 기술에서는 기준 전압이 요구값을 만족할 때까지 레지스터에 격납되는 트리밍용 데이터가 갱신된다. 그리고 기준 전압이 요구값을 만족한 시점의 레지스터에 격납되어 있는 트리밍용 데이터와 동일한 데이터가 퓨즈부에 격납되도록 퓨즈부의 퓨즈가 절단된다. 이것에 의해 트리밍 모드가 해제된 후에도 퓨즈부에 격납된 데이터를 사용하여 보정 후의 기준 전압이 얻어진다.
일본 특개 2008-289290호 공보
그러나 종래기술의 레지스터는 트리밍 모드에만 사용되고, 트리밍 모드가 해제된 후에는 (예를 들면, 완성품 상태에서는) 사용되지 않기 때문에, 반도체 집적 회로의 칩 면적이 그다지 효율적으로 사용되고 있지 않다.
그래서 본 개시의 하나의 태양은 칩 면적의 사용 효율을 향상시킨 반도체 집적 회로의 제공을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 개시에서는
제1 회로부와,
제2 회로부와,
복수의 플립플롭을 가지는 기억 회로와,
불휘발성 기억 소자로 구성된 격납부와,
불휘발성 기억 소자로 구성되고, 복수의 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 신호 생성부와,
상기 신호 생성부가 제1 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 경우, 상기 제1 회로부의 특성을 설정하기 위한 값이 상기 복수의 플립플롭에 유지되도록 상기 기억 회로를 동작시키고, 상기 신호 생성부가 제2 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 경우, 상기 제2 회로부에서 사용되는 시간을 상기 기억 회로를 카운터로서 동작시켜 계측시키는 제어 회로와,
상기 신호 생성부가 제2 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 경우, 상기 격납부에 격납된 상기 기억 회로의 카운트값에 대응하는 트리밍 데이터를 사용하여, 상기 제1 회로부의 특성의 개체차 불균일을 보정하는 설정 회로를 구비하는 반도체 집적 회로가 제공된다.
본 개시에 의하면 반도체 집적 회로의 칩 면적의 사용 효율을 향상시킬 수 있다.
도 1은 전지 팩의 구성의 일례를 나타내는 도면이다.
도 2는 전지 팩 내의 회로 구성의 일례를 나타내는 도면이다.
도 3은 반도체 집적 회로의 구성의 일례를 나타내는 도면이다.
도 4는 트리밍 모드에서 반도체 집적 회로의 동작의 일례를 나타내는 타이밍 차트이다.
도 5는 제품 모드에서 반도체 집적 회로의 동작의 일례를 나타내는 타이밍 차트이다.
도 6은 제어 회로의 오토 캘리브레이션 기능의 일례를 나타내는 도면이다.
도 7은 기억 회로가 클록을 카운트하는 동작의 일례를 나타내는 타이밍 차트이다.
도 8은 기억 회로에 유지된 카운트값을 클록의 카운트에 의해 산출하기 위한 동작의 일례를 나타내는 타이밍 차트이다.
도 9는 기억 회로 및 제어 회로의 다른 구성의 일례를 나타내는 도면이다.
도 10은 도 9의 회로 구성에서의 타이밍 차트의 일례를 나타낸다.
도 11은 반도체 집적 회로의 구성의 다른 일례를 나타내는 도면이다.
이하, 본 발명의 실시형태를 도면에 따라 설명한다.
도 1은 전지 팩의 구성의 일례를 나타내는 도면이다. 전지 팩(1)은 예를 들면 휴대전화 등의 휴대용 전자 기기의 전원으로서 사용된다. 전지 팩(1)은 배터리(2)와 전지 감시 모듈(3)을 구비한다.
배터리(2)는 리튬 이온 전지 등의 이차전지의 일례이다. 전지 감시 모듈(3)에는 프린트 배선판을 포함하는 실장 기판(4)이 설치되어 있다.
실장 기판(4)의 이면에는 배터리(2)의 측면에 설치된 정극(2a)에 접속되는 정측 전극부와, 배터리(2)의 측면에 설치된 부극(2b)에 접속되는 부측 전극부가 설치되어 있다. 실장 기판(4)의 주면의 일방의 측(도면 상 우측)에는 휴대전화 등의 휴대용 전자 기기나 배터리(2)를 충전하는 충전기 등이 접속되는 부하 접속 단자(4a, 4b)가 설치되어 있다.
부하 접속 단자(4a)는 실장 기판(4)의 배선을 통하여 정극(2a)에 접속되고, 부하 접속 단자(4b)는 실장 기판(4)의 배선을 통하여 부극(2b)에 접속된다. 실장 기판(4)의 주면의 중앙부에는 배터리(2)를 감시하는 반도체 집적 회로(5)가 실장되어 있다.
반도체 집적 회로(5)는 예를 들면 배터리(2)에 있어서의 과충전, 과방전 및 과전류 등의 감시를 행하고, 그 감시 결과에 기초하여 배터리(2)를 과충전 등으로부터 보호하는 동작을 행하는 칩이다. 실장 기판(4)에 있어서 반도체 집적 회로(5)의 주면의 타방의 측(도면 상 좌측)에는 스위치부(6, 7)가 실장되어 있다.
도 2는 전지 팩 내의 회로 구성의 일례를 나타내는 도면이다.
반도체 집적 회로(5)에는 전원 단자 VDD, 그라운드 단자 VSS, 방전 제어 단자 DOUT, 충전 제어 단자 COUT, 전류 검출 단자 VM이 설치되어 있다. 배터리(2)의 정극(2a)에는 전원 단자 VDD가 접속되어 있다. 배터리(2)의 부극(2b)(기준 그라운드 전위)에는 그라운드 단자 VSS가 접속되어 있다.
배터리(2)의 부극(2b)에는 스위치부(6)의 일방의 접속부가 접속되어 있고, 스위치부(6)의 타방의 접속부에는 스위치부(7)의 일방의 접속부가 접속되어 있다.
스위치부(7)의 타방의 접속부에는 전류 검출 단자 VM이 접속되어 있고, 전류 검출 단자 VM과 배터리(2)의 정극(2a) 사이에는 부하 회로 LD(예를 들면 휴대전화 등의 휴대용 전자 기기, 배터리(2)를 충전하는 충전기 등)가 접속된다.
스위치부(6)의 제어 단자에는 방전 제어 단자 DOUT가 접속되어 있고, 스위치부(7)의 제어 단자에는 충전 제어 단자 COUT가 접속되어 있다. 스위치부(6)는 방전 제어 단자 DOUT로부터 출력되는 방전 제어 신호에 기초하여 온(도통) 또는 오프(비도통)가 된다. 스위치부(7)는 충전 제어 단자 COUT로부터 출력되는 충전 제어 신호에 기초하여 온(도통) 또는 오프(비도통)가 된다.
반도체 집적 회로(5)는 예를 들면 배터리(2)를 과충전으로부터 보호하기 위해, 전원 단자 VDD와 그라운드 단자 VSS 사이의 전원 전압 VD를 감시하는 과충전 검출 회로를 구비한다. 전원 전압 VD가 소정의 과충전 검출 역치 Vdet1 이상이 되는 것이 과충전 검출 회로에 의해 검출된 경우, 반도체 집적 회로(5)의 제어부(18)(도 3 참조)는 스위치부(7)를 오프시키는 충전 제어 신호를 충전 제어 단자 COUT로부터 출력한다(과충전 보호 동작). 스위치부(7)가 오프됨으로써 배터리(2)의 충전 방향의 전류가 차단되기 때문에, 배터리(2)가 과충전되는 것을 방지할 수 있다.
또한 제어부(18)는 전원 전압 VD가 소정의 과충전 검출 역치 Vdet1 이상이 되는 것이 과충전 검출 회로에 의해 검출되고나서 소정의 과충전 검출 지연 시간 tVdet1의 경과 후에 스위치부(7)를 오프시키는 충전 제어 신호를 출력해도 된다. 과충전 검출 지연 시간 tVdet1의 경과를 기다림으로써, 과충전의 오검출에 의한 스위치부(7)의 오프를 방지할 수 있다.
반도체 집적 회로(5)는 예를 들면 배터리(2)를 과방전으로부터 보호하기 위해, 전원 단자 VDD와 그라운드 단자 VSS 사이의 전원 전압 VD를 감시하는 과방전 검출 회로를 구비한다. 전원 전압 VD가 소정의 과방전 검출 역치 Vdet2 이하가 되는 것이 과방전 검출 회로에 의해 검출된 경우, 반도체 집적 회로(5)의 제어부(18)(도 3 참조)는 스위치부(6)를 오프시키는 방전 제어 신호를 방전 제어 단자 DOUT로부터 출력한다(과방전 보호 동작). 스위치부(6)가 오프됨으로써 배터리(2)의 방전 방향의 전류가 차단되기 때문에, 배터리(2)가 과방전되는 것을 방지할 수 있다.
또한 제어부(18)는 전원 전압 VD가 소정의 과방전 검출 역치 Vdet2 이하가 되는 것이 과방전 검출 회로에 의해 검출되고나서 소정의 과방전 검출 지연 시간 tVdet2의 경과 후에 스위치부(6)를 오프시키는 방전 제어 신호를 출력해도 된다. 과방전 검출 지연 시간 tVdet2의 경과를 기다림으로써, 과방전의 오검출에 의한 스위치부(6)의 오프를 방지할 수 있다.
반도체 집적 회로(5)는 예를 들면 배터리(2)를 방전 과전류로부터 보호하기 위해서, 전류 검출 단자 VM과 그라운드 단자 VSS 사이의 전류 검출 전압 VI를 감시하는 방전 과전류 검출 회로를 구비한다. 전류 검출 전압 VI가 소정의 방전 과전류 검출 역치 Vdet3 이상이 되는 것이 방전 과전류 검출 회로에 의해 검출된 경우, 반도체 집적 회로(5)의 제어부(18)(도 3 참조)는 스위치부(6)를 오프시키는 방전 제어 신호를 방전 제어 단자 DOUT로부터 출력한다(방전 과전류 보호 동작). 스위치부(6)가 오프됨으로써 배터리(2)의 방전 방향의 전류가 차단되기 때문에, 배터리(2)를 방전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.
또한 제어부(18)는 전류 검출 전압 VI가 소정의 방전 과전류 검출 역치 Vdet3 이상이 되는 것이 방전 과전류 검출 회로에 의해 검출되고나서 소정의 방전 과전류 검출 지연 시간 tVdet3의 경과 후에 스위치부(6)를 오프시키는 방전 제어 신호를 출력해도 된다. 방전 과전류 검출 지연 시간 tVdet3의 경과를 기다림으로써, 방전 과전류의 오검출에 의한 스위치부(6)의 오프를 방지할 수 있다.
반도체 집적 회로(5)는 예를 들면 배터리(2)를 충전 과전류로부터 보호하기 위해서, 전류 검출 단자 VM과 그라운드 단자 VSS 사이의 전류 검출 전압 VI를 감시하는 충전 과전류 검출 회로를 구비한다. 전류 검출 전압 VI가 소정의 충전 과전류 검출 역치 Vdet4 이하가 되는 것이 충전 과전류 검출 회로에 의해 검출된 경우, 반도체 집적 회로(5)의 제어부(18)(도 3 참조)는 스위치부(7)를 오프시키는 충전 제어 신호를 충전 제어 단자 COUT로부터 출력한다(충전 과전류 보호 동작). 스위치부(7)가 오프됨으로써 배터리(2)의 충전 방향의 전류가 차단되기 때문에, 배터리(2)를 충전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.
또한 제어부(18)는 전류 검출 전압 VI가 소정의 충전 과전류 검출 역치 Vdet4 이하가 되는 것이 충전 과전류 검출 회로에 의해 검출되고나서 소정의 충전 과전류 검출 지연 시간 tVdet4의 경과 후에 스위치부(7)를 오프시키는 충전 제어 신호를 출력해도 된다. 충전 과전류 검출 지연 시간 tVdet4의 경과를 기다림으로써, 충전 과전류의 오검출에 의한 스위치부(7)의 오프를 방지할 수 있다.
도 3은 반도체 집적 회로의 구성의 일례를 나타내는 도면이다. 도 3에 나타내는 반도체 집적 회로(5A)는 상기 서술한 반도체 집적 회로(5)의 일례이다. 반도체 집적 회로(5A)는 검출 회로(15), 제어부(18), 기억 회로(24), 기억 회로(12), 제어 회로(27), 설정 회로(28)를 구비한다.
검출 회로(15)는 전원 단자 VDD와 그라운드 단자 VSS 사이의 전원 전압 VD를 감시한다. 검출 회로(15)는 제1 회로부의 일례이다. 검출 회로(15)는 예를 들면 상기 서술한 과충전 검출 회로 또는 과방전 검출 회로이다. 검출 회로(15)는 전원 전압 VD를 검출 저항(16)에 의해 분압함으로써 전원 전압 VD를 감시한다. 검출 회로(15)는 전원 전압 VD를 검출 저항(16)에 의해 분압한 전압(분압 전압 b)과 기준 전압 VREF를 비교하는 컴퍼레이터(17)를 가지고, 컴퍼레이터(17)에 의한 비교 결과신호 c를 제어부(18)에 출력한다. 즉 기준 전압 VREF는 상기 서술한 과충전 검출 역치 Vdet1에 대응하는 전압이다.
또한 검출 회로(15)에 있어서, 컴퍼레이터(17)가 전류 검출 단자 VM과 그라운드 단자 VSS 사이의 전류 검출 전압 VI를 감시하는 구성으로 변경함으로써, 상기 서술한 방전 과전류 검출 회로 또는 충전 과전류 검출 회로를 실현할 수 있다.
제어부(18)는 컴퍼레이터(17)의 비교 결과 신호 c에 기초하여 스위치부(6) 또는 스위치부(7)를 오프시킴으로써, 과충전, 과방전, 방전 과전류, 충전 과전류의 적어도 하나로부터 배터리(2)를 보호한다. 제어부(18)는 제2 회로부의 일례이다.
기억 회로(24)는 복수의 플립플롭을 가지는 휘발성의 기억 회로의 일례이며, 도시의 경우, 4개의 플립플롭(20~23)을 가진다. 기억 회로(24)는 입력되는 클록 CK1 또는 클록 CK2의 펄스를 카운트함으로써 얻어진 카운트값을 일시적으로 유지한다. 4개의 플립플롭(20~23)은 직렬로 접속되어 있다. 플립플롭(20~23)은 각각 클록 단자 CK, 데이터 입력 단자 D, 출력 단자 Q, 반전 출력 단자 QB, 리셋 단자 R을 가진다.
기억 회로(12)는 데이터를 기억하는 회로이다. 기억 회로(12)는 예를 들면 신호 생성부(9)와 격납부(11)를 가지는 불휘발성 기억 회로이다.
신호 생성부(9)는 반도체 집적 회로(5)의 복수의 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 신호 생성부의 일례이다. 신호 생성부(9)는 불휘발성 기억 소자로 구성된다. 신호 생성부(9)는 예를 들면 퓨즈(8)와 저항(10)이 직렬로 접속된 직렬 회로를 가지는 불휘발성 기억 소자로 구성된다. 퓨즈(8)의 일단은 전원 단자 VDD에 접속되고, 저항(10)의 일단은 그라운드 단자 VSS에 접속된다. 퓨즈(8)의 타단과 저항(10)의 타단의 접속점으로부터 동작 모드 설정 신호 a가 출력된다.
신호 생성부(9)는 퓨즈(8)의 절단에 의한 원타임 프로그래머블한 불휘발성 메모리이다. 퓨즈(8)는 반도체 집적 회로(5)의 검사 공정에서의 트리밍 조정 완료 후에 절단된다. 신호 생성부(9)는 퓨즈(8)의 유무에 의해, 트리밍 모드인 것인지 제품 모드인 것인지를 특정한 동작 모드 설정 신호 a를 출력한다. 예를 들면 도시의 구성에서는 신호 생성부(9)는 퓨즈(8)가 접속되어 있는 경우, 동작 모드가 트리밍 모드인 것을 나타내는 하이 레벨의 동작 모드 설정 신호 a를 출력한다. 한편 신호 생성부(9)는 퓨즈(8)가 절단되어 있는 경우, 동작 모드가 제품 모드인 것을 나타내는 로우 레벨의 동작 모드 설정 신호 a를 출력한다.
트리밍 모드는 제1 동작 모드의 일례이며, 트리밍 모드를 나타내는 하이 레벨의 동작 모드 설정 신호 a는 제1 동작 모드를 설정하는 동작 모드 설정 신호의 일례이다. 제품 모드는 제2 동작 모드의 일례이며, 제품 모드를 나타내는 로우 레벨의 동작 모드 설정 신호 a는 제2 동작 모드를 설정하는 동작 모드 설정 신호의 일례이다.
격납부(11)는 트리밍 데이터를 격납한다. 격납부(11)는 불휘발성 기억 소자로 구성된다. 트리밍 데이터는 반도체 집적 회로(5)의 검사 공정에 있어서 격납부(11)에 격납된다. 격납부(11)는 예를 들면 퓨즈의 절단에 의한 원타임 프로그래머블한 불휘발성 메모리이다. 이 경우, 격납부(11)는 신호 생성부(9)와 동일 구성의 회로를 복수 구비한다. 그 회로 수는 격납해야 할 트리밍 데이터의 양에 따라 정해진다.
제어 회로(27)는 기억 회로(24)를 제어하기 위한 클록 및 리셋을 출력한다. 제어 회로(27)는 동작 모드 설정 신호 a로 특정된 동작 모드에 따라, 기억 회로(24)에 대하여 출력하는 클록을 전환하는 클록 전환 회로(25)를 가진다. 클록 전환 회로(25)는 동작 모드 설정 신호 a가 트리밍 모드를 나타내는 경우 클록 CK1을 출력하고, 동작 모드 설정 신호 a가 제품 모드를 나타내는 경우 클록 CK2를 출력한다. 한편 제어 회로(27)는 동작 모드 설정 신호 a로 특정된 동작 모드에 따라, 기억 회로(24)에 대하여 출력하는 리셋을 전환하는 리셋 전환 회로(26)를 가진다. 리셋 전환 회로(26)는 동작 모드 설정 신호 a가 트리밍 모드를 나타내는 경우 리셋 RS1을 출력하고, 동작 모드 설정 신호 a가 제품 모드를 나타내는 경우 리셋 RS2를 출력한다.
설정 회로(28)는 기억 회로(24)에 유지된 카운트값 또는 격납부(11)에 유지된 트리밍 데이터를 사용하여 트리밍 조정을 행함으로써 검출 회로(15)의 검출 특성을 설정한다. 설정 회로(28)는 예를 들면 기억 회로(24)에 유지된 카운트값 또는 격납부(11)에 유지된 트리밍 데이터를 디코드하여 출력하는 디코드 회로(14)를 가진다. 설정 회로(28)는 디코드 회로(14)의 출력 신호에 따라 검출 저항(16)의 저항값을 선택함으로써, 전원 단자 VDD와 그라운드 단자 VSS 사이의 전원 전압 VD의 분압비를 트리밍 조정한다. 이것에 의해 검출 회로(15)의 과충전 등의 검출 특성이 설정된다.
설정 회로(28)는 동작 모드 설정 신호 a로 특정된 동작 모드에 따라, 검출 회로(15)의 트리밍 조정에 사용하는 디지털 데이터를 전환하는 데이터 전환 회로(13)를 가진다. 데이터 전환 회로(13)는 동작 모드 설정 신호 a가 트리밍 모드를 나타내는 경우, 기억 회로(24)에 유지된 카운터값을 트리밍 조정에 사용하는 것을 선택한다. 한편 데이터 전환 회로(13)는 동작 모드 설정 신호 a가 제품 모드를 나타내는 경우, 격납부(11)에 격납된 트리밍 데이터를 트리밍 조정에 사용하는 것을 선택한다.
설정 회로(28)는 동작 모드 설정 신호 a로 특정된 동작 모드에 따라, 기억 회로(24)에 유지된 카운터값을 제어부(18)에서 사용되는 시간으로서 사용하는지 여부를 전환하는 사용 전환 회로(19)를 가진다. 사용 전환 회로(19)는 동작 모드 설정 신호 a가 트리밍 모드를 나타내는 경우, 기억 회로(24)에 유지된 카운터값이 제어부(18)에서 사용되는 시간으로서 사용되지 않기 때문에, 제어부(18)에 그라운드 전위를 입력한다. 한편 사용 전환 회로(19)는 동작 모드 설정 신호 a가 제품 모드를 나타내는 경우, 기억 회로(24)에 유지된 카운터값이 제어부(18)에서 사용되는 시간으로서 사용되기 때문에, 제어부(18)에 당해 카운트값을 입력한다.
제어부(18)에서 사용되는 시간의 구체예로서, 과충전 검출 지연 시간 tVdet1, 과방전 검출 지연 시간 tVdet2, 방전 과전류 검출 지연 시간 tVdet3, 충전 과전류 검출 지연 시간 tVdet4 등을 들 수 있다.
도 4는 트리밍 모드에서의 반도체 집적 회로의 동작의 일례를 나타내는 플로우 차트이다. 도 4는 반도체 집적 회로(5)의 출하 전의 검사 공정에서의 동작을 나타낸다. 도 3을 참조하여 도 4의 동작에 대해서 설명한다.
검사 공정에 있어서, 웨이퍼 상태의 반도체 집적 회로(5)를 검사 공정에서 검사하는 단계에서는 퓨즈(8)는 절단되어 있지 않으므로, 트리밍 모드를 나타내는 동작 모드 설정 신호 a가 신호 생성부(9)로부터 출력된다. 이 경우, 클록 전환 회로(25)는 기억 회로(24)에 입력하는 클록으로서 클록 CK1을 선택하고, 리셋 전환 회로(26)는 기억 회로(24)에 입력되는 리셋으로서 리셋 RS1을 선택한다. 또 이 경우, 데이터 전환 회로(13)는 기억 회로(24)에 유지된 카운터값을 트리밍 조정에 사용하는 것을 선택하고, 사용 전환 회로(19)는 제어부(18)에 그라운드 전위를 입력한다.
제어 회로(27)는 동작 모드 설정 신호 a가 트리밍 모드를 나타내는 경우, 검출 회로(15)의 과충전 등의 검출 특성을 설정하기 위한 카운트값이 복수의 플립플롭(20~23)에 유지되도록 기억 회로(24)를 동작시킨다. 기억 회로(24)는 리셋 RS1이 입력되면 카운트값을 리셋하고, 클록 CK1의 펄스의 입력수를 카운트한다. 설정 회로(28)는 기억 회로(24)에 유지된 카운트값을 디코드하고, 디코드한 카운트값에 대응하는 분압비를 발생시키는 검출 저항(16)의 저항값을 설정한다.
반도체 집적 회로(5)를 검사하는 검사 장치는 기억 회로(24)에 유지된 카운트값과, 컴퍼레이터(17)로부터 출력되는 비교 결과 신호 c를 프로브로 모니터한다. 도시의 예에서는 기억 회로(24)에 유지된 카운트값이 "2"가 된 타이밍에서, 비교 결과 신호 c의 레벨이 로우 레벨로부터 하이 레벨로 반전한다. 검사 장치는 비교 결과 신호 c의 레벨이 반전한 타이밍에서의 카운트값 "2"에 대응하는 트리밍 데이터를 격납부(11)에 격납시킨다. 격납부(11)는 예를 들면 퓨즈의 절단에 의한 원타임 프로그래머블한 불휘발성 메모리이다. 이 경우, 검사 장치는 비교 결과 신호 c의 레벨이 반전한 타이밍에서의 카운트값 "2"에 대응하는 트리밍 데이터가 격납부(11)에 격납되도록 격납부(11) 내의 하나 또는 복수의 퓨즈를 절단한다.
또한 검사 장치는 충전 제어 단자 COUT 또는 방전 제어 단자 DOUT를 모니터하고, 충전 제어 단자 COUT 또는 방전 제어 단자 DOUT로부터 출력되는 제어 신호의 레벨이 반전한 타이밍에서의 카운트값을 검출해도 된다.
검사 장치는 카운트값으로부터 특정한 트리밍 데이터를 격납부(11)에 격납시킨 후 퓨즈(8)를 절단한다. 이것에 의해 신호 생성부(9)로부터 출력되는 동작 모드 설정 신호 a는 트리밍 모드를 나타내는 하이 레벨의 신호로부터, 제품 모드를 나타내는 로우 레벨의 신호로 전환된다.
도 5는 제품 모드에서의 반도체 집적 회로의 동작의 일례를 나타내는 플로우 차트이다. 도 5는 반도체 집적 회로(5)의 검사 공정 후의 완성품 상태에서의 동작을 나타낸다. 도 3을 참조하여 도 5의 동작에 대해서 설명한다.
완성품 상태에 있어서, 상기 서술한 바와 같이 퓨즈(8)는 이미 절단되어 있으므로, 제품 모드를 나타내는 동작 모드 설정 신호 a가 신호 생성부(9)로부터 출력된다. 이 경우, 클록 전환 회로(25)는 기억 회로(24)에 입력하는 클록으로서 클록 CK2를 선택하고, 리셋 전환 회로(26)는 기억 회로(24)에 입력되는 리셋으로서 리셋 RS2를 선택한다. 또 이 경우, 데이터 전환 회로(13)는 격납부(11)에 격납된 트리밍 데이터를 트리밍 조정에 사용하는 것을 선택하고, 사용 전환 회로(19)는 기억 회로(24)에 유지된 카운터값을 제어부(18)에 입력한다.
설정 회로(28)는 격납부(11)에 격납된 트리밍 데이터(이 경우, 검사 공정에서 카운트값으로부터 특정한 트리밍 데이터)를 디코드하고, 디코드한 트리밍 데이터에 대응하는 분압비를 발생시키는 검출 저항(16)의 저항값을 설정한다. 이것에 의해 검사 공정에서 조정된 분압비를 제품 상태에서 설정할 수 있다. 즉 제품 상태에서의 검출 회로(15)의 검출 특성의 개체차 불균일이 설정 회로(28)에 의해 보정된다.
검출 회로(15)는 제품 상태에 있어서 분압 전압 b와 기준 전압 VREF를 비교하고, 분압 전압 b가 기준 전압 VREF를 넘은 것을 검출하면, 비교 결과 신호 c의 레벨을 반전시킨다. 리셋 RS2는 비교 결과 신호 c의 레벨 반전에 동기하여 출력된다.
제어 회로(27)는 동작 모드 설정 신호 a가 제품 모드를 나타내는 경우, 제어부(18)에서 사용되는 시간을 기억 회로(24)를 카운터로서 동작시켜 기억 회로(24)에 계측시킨다. 기억 회로(24)는 리셋 RS2가 입력되면 카운트값을 리셋하고, 클록 CK2의 펄스의 입력수를 카운트한다. 이 때, 기억 회로(24)에 유지되는 카운트값은 배터리(2)의 보호 동작의 지연 시간으로서 제어부(18)에서 사용된다.
예를 들면, 검출 회로(15)가 과충전 검출 회로인 경우, 제어부(18)는 기억 회로(24)에 유지된 소정의 카운트값(과충전 검출 지연 시간 tVdet1)의 경과 후에 스위치부(7)를 오프시키는 충전 제어 신호를 출력한다. 예를 들면, 검출 회로(15)가 과방전 검출 회로인 경우, 제어부(18)는 기억 회로(24)에 유지된 소정의 카운트값(과방전 검출 지연 시간 tVdet2)의 경과 후에 스위치부(6)를 오프시키는 방전 제어 신호를 출력한다.
따라서 본 실시형태에 의하면 트리밍 모드에서 트리밍 데이터를 일시적으로 유지하는 것과, 제품 상태에서 제어부(18)에서 사용되는 시간을 생성하는 것이 공통의 기억 회로(24)로 실현되어 있다. 그 때문에 반도체 집적 회로(5)의 칩 면적의 사용 효율을 향상시킬 수 있다. 또 트리밍 모드에서 트리밍 데이터를 일시적으로 유지하는 회로와, 제품 상태에서 제어부(18)에서 사용되는 시간을 생성하는 회로를 따로따로 칩 상에 준비할 필요가 없으므로, 반도체 집적 회로(5)의 칩 면적의 소형화가 가능해진다.
도 6은 제어 회로의 오토 캘리브레이션 기능의 일례를 나타내는 도면이다. 이 오토 캘리브레이션 기능은 반도체 집적 회로(5)의 출하 전의 검사 공정에 있어서 트리밍 모드에서 사용된다.
기억 회로(24)는 클록 CK1과 비교 결과 신호 c의 논리합을 출력하는 논리합 회로(29)를 가진다. 이것에 의해 비교 결과 신호 c의 레벨이 반전한 경우, 클록 CK1의 기억 회로(24)로의 입력을 자동적으로 멈출 수 있다.
도 7은 기억 회로(24)가 클록 CK1을 카운트하는 동작의 일례를 나타내는 타이밍 차트이다. 도 7의 경우, 기억 회로(24)에는 비교 결과 신호 c의 레벨 반전 후 카운트값 "3"이 유지된다.
상기 서술한 실시형태에서는 반도체 집적 회로(5)를 검사하는 검사 장치가 기억 회로(24)에 유지된 카운트값과 컴퍼레이터(17)로부터 출력되는 비교 결과 신호 c를 프로브로 모니터하는 것을 나타냈다. 그러나 검사 장치는 프로브로 칩에 대고 카운트값과 비교 결과 신호 c를 모니터하지 않아도, 기억 회로(24)의 캐리를 모니터함으로써, 비교 결과 신호 c의 레벨이 반전한 타이밍에서 기억 회로(24)에 유지되어 있는 카운트값을 취득할 수 있다.
기억 회로(24)는 자리 올림시에 캐리를 출력한다. 검사 장치는 오토 캘리브레이션 기능으로 기억 회로(24)의 카운트가 자동적으로 멈춘 상태로부터, 기억 회로(24)에 클록 e를 입력하는 것을 재개한다. 그리고 검사 장치는 기억 회로(24)에 입력하는 클록 e의 수를 기억 회로(24)의 캐리가 검출될 때까지 카운트한다.
여기서 기억 회로(24)의 캐리가 검출될 때까지 기억 회로(24)에 입력하는 클록 e의 수를 X로 한다. 또 오토 캘리브레이션 기능으로 기억 회로(24)의 카운트가 자동적으로 멈춘 상태에서 기억 회로(24)에 유지되어 있는 카운트값을 Y로 한다. 또 기억 회로(24)의 플립플롭의 직렬 접속수를 n으로 한다. 이 경우, 『Y=2(n-1)-X』라는 관계가 성립한다. 검사 장치는 프로브로 칩에 대고 카운트값과 비교 결과 신호 c를 모니터하지 않아도, 관계식 『Y=2(n-1)-X』에 따라, 비교 결과 신호 c의 레벨이 반전한 타이밍에서 기억 회로(24)에 유지되어 있는 카운트값 Y를 산출할 수 있다.
도 8은 기억 회로(24)에 유지된 카운트값을 클록 e의 카운트에 의해 산출하기 위한 동작의 일례를 나타내는 타이밍 차트이다. 도 8은 n=4, X=5인 경우를 나타낸다. 도 8의 세로축에 기재된 「1단째」~「4단째」는 각각 플립플롭(20~23)의 각각의 출력 단자 Q로부터의 출력값을 나타낸다. 도 8의 경우, 검사 장치는 Y=3이라고 산출할 수 있다. 검사 장치는 Y=3에 대응하는 트리밍 데이터를 격납부(11)에 격납시킨다.
도 9는 기억 회로 및 제어 회로의 다른 구성의 일례를 나타내는 도면이다.
기억 회로(44)는 복수의 플립플롭을 가지는 휘발성의 기억 회로의 일례이며, 도시의 경우, 4개의 플립플롭(40~43)을 가진다. 기억 회로(44)는 플립플롭(40~43)의 각각의 각 세트 단자 S에 세트 신호가 입력될 때마다 카운트함으로써 얻어진 카운트값을 일시적으로 유지한다. 4개의 플립플롭(40~43)은 직렬로 접속되어 있다. 플립플롭(40~43)은 각각 클록 단자 CK, 데이터 입력 단자 D, 출력 단자 Q, 반전 출력 단자 QB, 리셋 단자 R, 세트 단자 S를 가진다.
기억 회로(44)는 4개의 논리합 회로(50~53)를 가진다. 논리합 회로(50)는 LSB(Least Significant Bit:최하위 비트)측의 플립플롭(40)의 출력 FF0와 논리곱 회로(60)의 출력의 선택 비트 bit0의 논리합 deta0를 출력한다. 논리합 회로(51)는 플립플롭(41)의 출력 FF1과 논리곱 회로(61)의 출력의 선택 비트 bit1의 논리합 deta01을 출력한다. 논리합 회로(52)는 플립플롭(42)의 출력 FF2와 논리곱 회로(62)의 출력의 선택 비트 bit2의 논리합 deta02를 출력한다. 논리합 회로(53)는 MSB(Most Significant Bit:최상위 비트)측의 플립플롭(43)의 출력 FF3와 논리곱 회로(63)의 출력의 선택 비트 bit3의 논리합 deta03를 출력한다.
제어 회로(80)는 기억 회로(44)를 제어하기 위한 클록 및 리셋을 출력한다. 제어 회로(80)는 검출 회로(15)의 검출 특성을 설정하기 위한 카운트값을 기억 회로(44)의 복수의 플립플롭(40~43)에 축차 비교에 의해 유지시킨다. 제어 회로(80)는 기준 전압 VREF와, 기억 회로(44)의 카운터값(deta0~deta3)에 기초하여 디코드 회로(14)에 의해 조정된 분압 전압 b가 일치하도록, MSB측으로부터 순서대로 축차 비교를 한다. 제어 회로(80)는 예를 들면 선택 회로(67)와 판정 회로(76)를 구비한다.
선택 회로(67)는 복수의 플립플롭(40~43) 중 카운터값을 유지시키는 하나만의 플립플롭을 MSB측으로부터 순서대로 선택한다. 선택 회로(67)는 2진 카운터(66)와, 인버터(64, 65)와, 논리곱 회로(60~63)를 가진다.
판정 회로(76)는 복수의 플립플롭(40~43)의 카운터값(deta0~deta3)이 유지되어 있는 상태에서, 선택 회로(67)에 의해 선택된 하나만의 플립플롭에 유지된 카운터값을 판정 클록 CKB의 타이밍에서 확정시킨다. 판정 회로(76)는 인버터(75)와 논리곱 회로(70~73)를 가진다.
도 10은 도 9의 회로 구성에서의 타이밍 차트의 일례를 나타낸다. 도 9를 참조하여 도 10에 대해서 설명한다.
제어 회로(80)의 선택 회로(67)는 모드 선택 신호 MS가 하이 레벨일 때, 검출 회로(15)의 특성을 설정하기 위한 카운트값이 복수의 플립플롭(40~43)에 유지되도록 기억 회로(44)를 동작시킨다. 2진 카운터(66)는 선택 클록 CKA가 입력될 때마다 bit3~bit0을 「1000」 「0100」 「0010」 「0001」로 변화시킨다.
판정 회로(76)는 최초의 판정 클록 CKB의 페이즈에서, 복수의 플립플롭(40~43)에 유지된 카운터값(FF0~FF3) 중 플립플롭(43)의 출력 FF3의 데이터를 확정시킨다. 판정 회로(76)는 2번째의 판정 클록 CKB의 페이즈에서, 출력 FF3의 데이터를 확정시킨 상태에서, 복수의 플립플롭(40~43)에 유지된 카운터값(FF0~FF3) 중 플립플롭(42)의 출력 FF2의 데이터를 확정시킨다. 판정 회로(76)는 3번째의 판정 클록 CKB의 페이즈에서, 출력 FF3, FF2의 데이터를 확정시킨 상태에서, 복수의 플립플롭(40~43)에 유지된 카운터값(FF0~FF3) 중 플립플롭(41)의 출력 FF1의 데이터를 확정시킨다. 판정 회로(76)는 4번째의 판정 클록 CKB의 페이즈에서, 출력 FF3, FF2, FF1의 데이터를 확정시킨 상태에서, 복수의 플립플롭(40~43)에 유지된 카운터값(FF0~FF3) 중 플립플롭(40)의 출력 FF0의 데이터를 확정시킨다.
따라서 이 예에서는 기준 전압 VREF와 분압 전압 b를 일치시키는 카운터값(FF0~FF3)으로서 B(HEX)=11(DEC)이 얻어진다. HEX는 16진수, DEC는 10진수를 나타낸다.
검사 장치가 트리밍 데이터를 기억 회로(44)로부터 읽어낼 때는 독출 클록 CKC를 입력하고, 모드 선택 신호 MS를 로우 레벨으로 한다. 검사 장치는 최상위 비트의 출력 FF3측의 캐리의 하강 변화까지의 클록수를 카운트함으로써, 기억 회로(44)에 유지된 카운터값(=B(HEX)=11(DEC))을 취득할 수 있다.
도 11은 반도체 집적 회로의 구성의 다른 일례를 나타내는 도면이다. 도 11에 나타내는 반도체 집적 회로(5B)는 상기 서술한 반도체 집적 회로(5)의 일례이다. 반도체 집적 회로(5A)와 마찬가지의 구성에 대해서는 상기 서술한 설명을 원용하고 생략한다.
격납부(82)는 트리밍 데이터를 격납한다. 트리밍 데이터는 반도체 집적 회로(5)의 검사 공정에 있어서 격납부(82)에 격납된다. 격납부(82)는 퓨즈의 절단에 의한 원타임 프로그래머블한 불휘발성 메모리이다. 격납부(82)는 검출 저항(16) 내의 복수의 저항 소자 중 대응하는 하나의 저항 소자에 병렬로 접속된 커트 회로를 복수 구비한다. 그 회로 수는 격납해야 할 트리밍 데이터의 양에 따라 정해진다.
격납부(82)는 스위치(83a)와 퓨즈(83b)가 직렬로 접속된 커트 회로와, 스위치(84a)와 퓨즈(84b)가 직렬로 접속된 커트 회로를 가진다. 다른 저항 소자의 각각에도 도시와 동일 구성의 커트 회로가 병렬로 접속되어 있다.
설정 회로(28)는 기억 회로(24)에 유지된 카운트값 또는 격납부(82)에 유지된 트리밍 데이터를 사용하여 트리밍 조정을 행함으로써 검출 회로(15)의 검출 특성을 설정한다. 설정 회로(28)는 예를 들면 기억 회로(24)에 유지된 카운트값 또는 격납부(82) 내의 모든 커트 회로 내의 스위치를 온으로 고정하는 데이터를 디코드하여 출력하는 디코드 회로(14)를 가진다. 설정 회로(28)는 디코드 회로(14)의 출력 신호에 따라 검출 저항(16)의 저항값을 선택함으로써, 전원 단자 VDD와 그라운드 단자 VSS 사이의 전원 전압 VD의 분압비를 트리밍 조정한다. 이것에 의해 검출 회로(15)의 과충전 등의 검출 특성이 설정된다.
데이터 전환 회로(13)는 동작 모드 설정 신호 a가 트리밍 모드를 나타내는 경우, 기억 회로(24)에 유지된 카운터값을 트리밍 조정에 사용하는 것을 선택한다. 한편 데이터 전환 회로(13)는 동작 모드 설정 신호 a가 제품 모드를 나타내는 경우, 격납부(82) 내의 모든 커트 회로 내의 스위치를 온으로 고정하는 데이터를 트리밍 조정에 사용하는 것을 선택한다.
웨이퍼 상태의 트리밍 모드에 있어서, 검사 장치는 비교 결과 신호 c의 레벨이 반전한 타이밍에서의 카운트값에 대응하는 트리밍 데이터를 격납부(82)에 격납시킨다. 검사 장치는 비교 결과 신호 c의 레벨이 반전한 타이밍에서의 카운트값에 대응하는 트리밍 데이터가 격납부(82)에 격납되도록, 격납부(82) 내의 복수의 퓨즈(퓨즈(83b, 84b) 등) 중 하나 또는 복수의 퓨즈를 절단한다.
완성품 상태의 제품 모드에 있어서, 설정 회로(28)는 격납부(82) 내의 모든 커트 회로 내의 스위치를 온으로 고정하는 데이터를 디코드하고, 디코드한 데이터에 대응하는 분압비를 발생시키는 검출 저항(16)의 저항값을 설정한다. 이것에 의해 검사 공정에서 조정된 분압비를 제품 상태에서 설정할 수 있다. 즉 제품 상태에서의 검출 회로(15)의 검출 특성의 개체차 불균일이 설정 회로(28)에 의해 보정된다.
스위치가 온으로 고정되고 또한 퓨즈가 절단되어 있지 않은 커트 회로에 병렬로 접속되어 있는 저항 소자의 양단은 당해 커트 회로에 의해 단락되므로, 당해 저항 소자의 저항값은 0으로 간주할 수 있다. 한편 스위치가 온으로 고정되고 또한 퓨즈가 절단되어 있는 커트 회로에 병렬로 접속되어 있는 저항 소자의 양단은 당해 커트 회로에 의해 단락되지 않으므로, 당해 저항 소자의 저항값은 그대로 남는다. 따라서 검출 저항(16)의 저항값이 트리밍 조정된다.
이상, 반도체 집적 회로를 실시형태에 의해 설명했는데, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 다른 실시형태의 일부 또는 전부와의 조합이나 치환 등의 각종 변형 및 개량이 본 발명의 범위 내에서 가능하다.
예를 들면, 스위치부(6, 7)의 배치 위치는 도시하는 위치에 대하여 서로 치환되어도 된다. 또 스위치부(6, 7)는 부극(2b)에 접속되는 전원 경로에 직렬로 삽입되어 있지만, 정극(2a)에 접속되는 전원 경로에 직렬로 삽입되어도 된다. 또 스위치부(6, 7)가 반도체 집적 회로(5)에 내장되어도 된다.
또 복수의 플립플롭을 가지는 기억 회로는 카운터 회로에 한정되지 않고, 레지스터여도 된다.
5, 5A, 5B…반도체 집적 회로
9…신호 생성부
11, 82…격납부
12…기억 회로
15…검출 회로(제1 회로부의 일례)
18…제어부(제2 회로부의 일례)
24, 44…기억 회로
27, 80…제어 회로
28, 81…설정 회로
29…논리합 회로
67…선택 회로
76…판정 회로

Claims (4)

  1. 이차전지를 보호하는 보호 동작을 수행하는 반도체 집적 회로에 있어서,
    제1 회로부와,
    제2 회로부와,
    복수의 플립플롭을 가지는 기억 회로와,
    불휘발성 기억 소자로 구성된 격납부와,
    불휘발성 기억 소자로 구성되고, 복수의 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 신호 생성부와,
    상기 신호 생성부가 제1 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 경우, 상기 기억회로에 제1 클럭을 제공하고, 상기 제1 회로부의 특성을 설정하기 위한 상기 제1 클럭의 카운트값이 상기 복수의 플립플롭에 유지되도록 상기 기억 회로를 동작시키고, 상기 신호 생성부가 제2 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 경우, 상기 기억회로에 제2 클럭을 제공하고, 상기 기억 회로가 상기 제2 클럭을 카운트함으써 상기 제2 회로부에서 사용되는 시간을 계측시키는 제어 회로와,
    상기 신호 생성부가 제2 동작 모드를 설정하는 동작 모드 설정 신호를 출력하는 경우, 상기 격납부에 격납된 값을 사용하여 상기 제1 회로부의 특성을 설정하는 설정 회로를 구비하고,
    상기 격납부에 격납된 값은 상기 제1 클럭의 카운트값에 대응하는 트리밍 데이터인 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서, 상기 제2 회로부에서 사용되는 시간은 상기 이차전지를 보호하는 보호 동작의 지연시간인 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 격납부는 절단 가능한 퓨즈를 포함하고, 상기 퓨즈의 절단에 의해 원타임 프로그래머블한 것을 특징으로 하는 반도체 집적 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제어 회로는 상기 제1 회로부의 특성을 설정하기 위한 상기 제1 클럭의 카운트값을 상기 복수의 플립플롭에 축차 비교에 의해 유지시키는 것을 특징으로 하는 반도체 집적 회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297558B1 (en) * 2017-12-12 2019-05-21 Novatek Microelectronics Corp. Trimming method, trimming circuity, and trimming system for integrated circuit with memory usage reduction
US11036581B2 (en) * 2019-08-08 2021-06-15 Apple Inc. Non-volatile memory control circuit with parallel error detection and correction

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563090A (ja) * 1991-09-02 1993-03-12 Seiko Instr Inc ヒユーズトリミング回路の調整方法
JP2001210092A (ja) * 2000-01-24 2001-08-03 Nec Corp 半導体記憶装置
EP1381135A4 (en) * 2001-04-17 2006-07-19 Matsushita Electric Ind Co Ltd BATTERY-OPERATED ELECTRONIC DEVICE AND MOBILE COMMUNICATION DEVICE
JP4000028B2 (ja) * 2001-09-18 2007-10-31 株式会社東芝 同期型半導体記憶装置
JP2004110902A (ja) * 2002-09-17 2004-04-08 Fujitsu Ltd パルス計数回路及び不揮発性半導体記憶装置
JP4256305B2 (ja) * 2004-06-09 2009-04-22 株式会社東芝 半導体記憶装置
JP4098279B2 (ja) * 2004-07-05 2008-06-11 セイコーインスツル株式会社 バッテリー保護回路
DE102005061719B3 (de) * 2005-12-22 2007-05-16 Infineon Technologies Ag Speichervorrichtung mit Fuse-Speicherelementen
JP5134779B2 (ja) * 2006-03-13 2013-01-30 ルネサスエレクトロニクス株式会社 遅延同期回路
JP2007265557A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
JP4810499B2 (ja) * 2007-05-18 2011-11-09 株式会社日立超エル・エス・アイ・システムズ 半導体集積回路装置および二次電池監視用半導体集積回路装置
JP2010171369A (ja) * 2008-12-22 2010-08-05 Elpida Memory Inc 半導体装置
JP5208011B2 (ja) * 2009-02-13 2013-06-12 セイコーインスツル株式会社 メモリ回路装置
JP5133926B2 (ja) * 2009-03-26 2013-01-30 株式会社日立製作所 車両用電池システム
JP5140029B2 (ja) * 2009-03-30 2013-02-06 太陽誘電株式会社 半導体装置
JP5529877B2 (ja) * 2009-09-28 2014-06-25 日立ビークルエナジー株式会社 電池システム
JP5888387B1 (ja) * 2014-10-22 2016-03-22 ミツミ電機株式会社 電池保護回路及び電池保護装置、並びに電池パック
JP5900598B1 (ja) * 2014-12-26 2016-04-06 ミツミ電機株式会社 二次電池保護回路、二次電池保護装置及び電池パック、並びにデータ書き込み方法

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