TWI636461B - 半導體積體電路 - Google Patents

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Abstract

本發明的課題在於提高晶片面積的使用效率。本發明用以解決課題的手段在於提供一種半導體積體電路，係具備：記憶電路，係具有複數個正反器；儲存部，係由非揮發性記憶元件所構成；信號生成部，係由非揮發性記憶元件所構成，輸出用於設定複數個動作模式的動作模式設定信號；控制電路，係在輸出用於設定第一動作模式的動作模式設定信號之情形時使前述記憶電路動作俾使在前述複數個正反器中保持用於設定第一電路部的特性之值，而在輸出用於設定第二動作模式的動作模式設定信號之情形時使前述記憶電路作為計數器進行動作來測量在第二電路部中使用的時間；以及設定電路，係在前述信號生成部輸出用於設定第二動作模式的動作模式設定信號時，使用儲存在前述儲存部中之與前述記憶電路的計數值相對應的微調資料來修正第一電路部的特性的個體差異偏差。

Description

半導體積體電路
本發明有關於一種半導體積體電路。
以往，已知一種半導體積體電路，係具備在用於修正基準電壓等特性的個體差異的偏差的微調模式中暫時儲存微調(trimming)用資料的暫存器(register)(例如，參照專利文獻1)。在專利文獻1的技術中，直到基準電壓滿足要求值為止，更新儲存在暫存器中的微調用資料。然後，切斷保險絲部的保險絲，俾使在保險絲部中儲存與基準電壓滿足要求值的時間點儲存在暫存器中的微調用資料相同的資料。藉此，在解除了微調模式後，也能夠使用儲存在保險絲部中的資料來獲得修正後的基準電壓。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開2008-289290號公報。
然而，先前技術的暫存器只能用於微調模式，在解除了微調模式後(例如完成品狀態下)無法使用，因此無法效率佳地使用半導體積體電路的晶片面積。
因此，本發明的一個態樣的目的在於提供一種提高了晶片面積的使用效率的半導體積體電路。
為了達成上述目的，本發明提供了一種半導體積體電路，係具備：第一電路部；第二電路部；記憶電路，係具有複數個正反器(flip-flop)；儲存部，係由非揮發性記憶元件(nonvolatile memory device)所構成；信號生成部，係由非揮發性記憶元件所構成，輸出用於設定複數個動作模式的動作模式設定信號；控制電路，係在前述信號生成部輸出用於設定第一動作模式的動作模式設定信號之情形時使前述記憶電路動作俾使將用於設定前述第一電路部的特性之值保存在前述複數個正反器中，而在前述信號生成部輸出用於設定第二動作模式的動作模式設定信號之情形時使前述記憶電路作為計數器進行動作來測量在前述第二電路部中使用的時間；以及設定電路，係在前述信號生成部輸出用於設定第二動作模式的動作模式設定信號之情形時，使用儲存在前述儲存部中之與前述記憶電路的計數值相對應的微調資料來修正前述第一電路部的特性的個體差異偏差。
依據本發明，能夠提高半導體積體電路的晶片面積的使用效率。
1‧‧‧電池組
2‧‧‧電池
2a‧‧‧正極
2b‧‧‧負極
3‧‧‧電池監視模組
4‧‧‧安裝基板
4a、4b‧‧‧負載連接端子
5、5A、5B‧‧‧半導體積體電路
6、7‧‧‧開關部
8、83b、84b‧‧‧保險絲
9‧‧‧信號生成部
10‧‧‧電阻
11、82‧‧‧儲存部
12、24、44‧‧‧記憶電路
13‧‧‧資料切換電路
14‧‧‧解碼電路
15‧‧‧檢測電路
16‧‧‧檢測電阻
17‧‧‧比較器
18‧‧‧控制部
19‧‧‧切換電路
20至23、40至43‧‧‧正反器
25‧‧‧時脈切換電路
26‧‧‧重置切換電路
27、80‧‧‧控制電路
28‧‧‧設定電路
29、50至53‧‧‧邏輯和電路
60、61、62、63、70至73‧‧‧邏輯乘電路
64、65‧‧‧反相器
66‧‧‧二進制計數器
67‧‧‧選擇電路
76‧‧‧判定電路
83a、84a‧‧‧開關
a‧‧‧動作模式設定信號
b‧‧‧分壓電壓
bit0、bit1、bit2、bit3‧‧‧選擇位元
c‧‧‧比較結果信號
COUT‧‧‧充電控制端子
CK‧‧‧時脈端子
CKA‧‧‧選擇時脈
CKB‧‧‧判定時脈
CKC‧‧‧讀出時脈
CK1、CK2、e‧‧‧時脈
D‧‧‧資料輸入端子
data0、data01、data02、data03‧‧‧邏輯和
DOUT‧‧‧放電控制端子
FF0、FF1、FF2、FF3、LSB、 MSB‧‧‧輸出
LD‧‧‧負載電路
MS‧‧‧模式選擇信號
Q‧‧‧輸出端子
QB‧‧‧反轉輸出端子
R‧‧‧重置端子
RS1、RS2‧‧‧重置
S‧‧‧設置端子
tVdet1‧‧‧過充電檢測延遲時間
tVdet2‧‧‧過放電檢測延遲時間
tVdet3‧‧‧放電過電流檢測延遲時間
tVdet4‧‧‧充電過電流檢測延遲時間
VDD‧‧‧電源端子
Vdet1‧‧‧過充電檢測臨限值
Vdet2‧‧‧過放電檢測臨限值
Vdet3‧‧‧放電過電流檢測臨限值
Vdet4‧‧‧充電過電流檢測臨限值
VI‧‧‧電流檢測電壓
VM‧‧‧電流檢測端子
VREF‧‧‧基準電壓
VSS‧‧‧接地端子
圖1係顯示電池組(battery pack)的結構的一個例子。
圖2係顯示電池組內的電路結構的一個例子。
圖3係顯示半導體積體電路的結構的一個例子。
圖4係顯示微調模式下的半導體積體電路的動作的一個例子的時序圖。
圖5係顯示產品模式下的半導體積體電路的動作的一個例子的時序圖。
圖6係顯示控制電路的自動校準(auto calibration)功能的一個例子。
圖7係顯示記憶電路對時脈(clock)進行計數的動作的一個例子的時序圖。
圖8係顯示用於根據時脈的計數來計算保存在記憶電路中的計數值的動作的一個例子的時序圖。
圖9係顯示記憶電路以及控制電路的另一結構的一個例子。
圖10係顯示圖9的電路結構中的時序圖的一個例子。
圖11係顯示半導體積體電路的結構的另外一個例子。
以下，根據圖式來說明本發明的實施形態。
圖1係顯示電池組的結構的一個例子。電池組1例如作為攜帶電話等攜帶用電子設備的電源來使用。電池組1具備電池2以及電 池監視模組3。
電池2是鋰離子電池等二次電池的一個例子。在電池監視模組3中設置了包含印刷配線板的安裝基板4。
在安裝基板4的背面設置了與在電池2的側面設置的正極2a連接的正側電極部以及與在電池2的側面設置的負極2b連接的負側電極部。在安裝基板4的主面的一側(圖上右側)設置了負載連接端子4a、4b，該負載連接端子4a、4b用於連接攜帶電話等攜帶用電子設備或用於對電池2進行充電的充電器等。
負載連接端子4a經由安裝基板4的配線連接到正極2a，負載連接端子4b經由安裝基板4的配線連接到負極2b。在安裝基板4的主面的中央部安裝了用於監視電池2的半導體積體電路5。
半導體積體電路5例如是進行電池2的過充電、過放電以及過電流等的監視，並基於該監視結果進行保護電池2防止過充電等的動作的晶片。在安裝基板4中，在半導體積體電路5的主面的另一側(圖上左側)安裝了開關部6、7。
圖2係顯示電池組內的電路結構的一個例子。
在半導體積體電路5中設置了電源端子VDD、接地端子VSS、放電控制端子DOUT、充電控制端子COUT以及電流檢測端子VM。 在電池2的正極2a連接了電源端子VDD。在電池2的負極2b(基準接地電位)連接了接地端子VSS。
在電池2的負極2b連接了開關部6的一方的連接部，在開關部6的另一方的連接部連接了開關部7的一方的連接部。
在開關部7的另一方的連接部連接了電流檢測端子VM，在電流檢測端子VM與電池2的正極2a之間連接了負載電路LD(例如攜帶電話等攜帶用電子設備、用於對電池2進行充電的充電器等)。
在開關部6的控制端子連接了放電控制端子DOUT，在開關部7的控制端子連接了充電控制端子COUT。開關部6基於從放電控制端子DOUT輸出的放電控制信號進行接通(ON)(導通)或斷開(OFF)(非導通)。開關部7基於從充電控制端子COUT輸出的充電控制信號進行接通(導通)或斷開(非導通)。
半導體積體電路5例如為了保護電池2防止過充電，具備用於監視電源端子VDD與接地端子VSS之間的電源電壓VD的過充電檢測電路。在藉由過充電檢測電路檢測出電源電壓VD為預定的過充電檢測臨限值Vdet1以上時，半導體積體電路5的控制部18(參照圖3)係從充電控制端子COUT輸出用於使開關部7斷開的充電控制信號(過充電保護動作)。藉由斷開開關部7切斷了電池2的充電方向的電流，因此能夠防止電池2過充電。
此外，控制部18也可以在藉由過充電檢測電路檢測出電源電壓VD成為預定的過充電檢測臨限值Vdet1以上後經過了預定的過充電檢測延遲時間tVdet1後，輸出用於使開關部7斷開的充電控制信號。藉由等待過充電檢測延遲時間tVdet1的經過，能夠防止由於過充電的誤檢測導致的開關部7的斷開。
半導體積體電路5例如為了保護電池2防止過放電，具備用於監視電源端子VDD與接地端子VSS之間的電源電壓VD的過放電檢測電路。在藉由過放電檢測電路檢測出電源電壓VD成為預定的過放電檢測臨限值Vdet2以下時，半導體積體電路5的控制部18(參照圖3)係從放電控制端子DOUT輸出用於使開關部6斷開的放電控制信號(過放電保護動作)。由於藉由斷開開關部6來切斷電池2的放電方向的電流，因此能夠防止電池2過放電的情況。
此外，控制部18也可以在藉由過放電檢測電路檢測出電源電壓VD成為預定的過放電檢測臨限值Vdet2以下後經過了預定的過放電檢測延遲時間tVdet2後，輸出用於使開關部6斷開的放電控制信號。藉由等待過放電檢測延遲時間tVdet2的經過，能夠防止由於過放電的誤檢測導致的開關部6的斷開。
半導體積體電路5例如為了保護電池2防止放電過電流，具備用於監視電流檢測端子VM與接地端子VSS之間的電流檢測電壓VI的放電過電流檢測電路。在藉由放電過電流檢測電路檢測出電流檢測電壓VI為預定的放電過電流檢測臨限值Vdet3以上時，半導體 積體電路5的控制部18(參照圖3)係從放電控制端子DOUT輸出用於使開關部6斷開的放電控制信號(放電過電流保護動作)。由於藉由斷開開關部6切斷了電池2的放電方向的電流，因此能夠防止在使電池2放電的方向流過過電流。
此外，控制部18也可以在藉由放電過電流檢測電路檢測出電流檢測電壓VI成為預定的放電過電流檢測臨限值Vdet3以上後經過了預定的放電過電流檢測延遲時間tVdet3後，輸出用於使開關部6斷開的放電控制信號。藉由等待放電過電流檢測延遲時間tVdet3的經過，能夠防止放電過電流的誤檢測導致的開關部6的斷開。
半導體積體電路5例如為了保護電池2防止充電過電流，具備用於監視電流檢測端子VM與接地端子VSS之間的電流檢測電壓VI的充電過電流檢測電路。在藉由充電過電流檢測電路檢測出電流檢測電壓VI為預定的充電過電流檢測臨限值Vdet4以下時，半導體積體電路5的控制部18(參照圖3)係從充電控制端子COUT輸出用於使開關部7斷開的充電控制信號(充電過電流保護動作)。由於藉由斷開開關部7切斷了電池2的充電方向的電流，因此能夠防止在對電池2充電的方向流過過電流。
此外，控制部18也可以在藉由充電過電流檢測電路檢測出電流檢測電壓VI成為預定的充電過電流檢測臨限值Vdet4以下後經過了預定的充電過電流檢測延遲時間tVdet4後，輸出用於使開關部7斷開的充電控制信號。藉由等待充電過電流檢測延遲時間tVdet4的經 過，能夠防止由於充電過電流的誤檢測導致的開關部7的斷開。
圖3係顯示半導體積體電路的結構的一個例子。圖3所示的半導體積體電路5A是上述半導體積體電路5的一個例子。半導體積體電路5A具備檢測電路15、控制部18、記憶電路24、記憶電路12、控制電路27以及設定電路28。
檢測電路15係監視電源端子VDD與接地端子VSS之間的電源電壓VD。檢測電路15是第一電路部的一個例子。檢測電路15例如是上述過充電檢測電路或過放電檢測電路。檢測電路15係藉由使用檢測電阻16對電源電壓VD進行分壓來監視電源電壓VD。檢測電路15具有比較器17，該比較器17係用於將藉由檢測電阻16對電源電壓VD進行分壓後的電壓(分壓電壓b)與基準電壓VREF進行比較，檢測電路15係向控制部18輸出比較器17的比較結果信號c。亦即，基準電壓VREF是與上述過充電檢測臨限值Vdet1相對應的電壓。
此外，在檢測電路15中，藉由變更為比較器17監視電流檢測端子VM與接地端子VSS之間的電流檢測電壓VI的結構，能夠實現上述放電過電流檢測電路或充電過電流檢測電路。
控制部18係基於比較器17的比較結果信號c斷開開關部6或開關部7，藉此保護電池2防止過充電、過放電、放電過電流、充電過電流中的至少一個。控制部18是第二電路部的一個例子。
記憶電路24是具有複數個正反器的揮發性的記憶電路的一個例子，在圖示中具有四個正反器20至23。記憶電路24暫時保存藉由對輸入的時脈CK1或時脈CK2的脈波(pulse)進行計數所獲得的計數值。將四個正反器20至23串聯連接。正反器20至23分別具有時脈端子CK、資料輸入端子D、輸出端子Q、反轉輸出端子QB以及重置(reset)端子R。
記憶電路12是用於儲存資料的電路。記憶電路12例如是具有信號生成部9以及儲存部11的非揮發性記憶電路。
信號生成部9是輸出用於設定半導體積體電路5的複數個動作模式的動作模式設定信號的信號生成部的一個例子。信號生成部9由非揮發性記憶元件所構成。信號生成部9例如由具有將保險絲8與電阻10串聯連接的串聯電路之非揮發性記憶元件所構成。保險絲8的一端與電源端子VDD連接，電阻10的一端與接地端子VSS連接。從保險絲8的另一端與電阻10的另一端之間的連接點輸出動作模式設定信號a。
信號生成部9是藉由切斷保險絲8可進行一次性編程的非揮發性記憶體。在半導體積體電路5的檢查步驟中的微調調整結束後切斷保險絲8。信號生成部9係藉由有無保險絲8來輸出特定是微調模式還是產品模式的動作模式設定信號a。例如，在圖示的結構中，信號生成部9係在連接了保險絲8時輸出用於表示動作模式是微調 模式的高位準的動作模式設定信號a。另一方面，信號生成部9係在保險絲8被切斷時輸出用於表示動作模式是產品模式的低位準的動作模式設定信號a。
微調模式是第一動作模式的一個例子，用於表示微調模式的高位準的動作模式設定信號a是用於設定第一動作模式的動作模式設定信號的一個例子。產品模式是第二動作模式的一個例子，用於表示產品模式的低位準的動作模式設定信號a是用於設定第二動作模式的動作模式設定信號的一個例子。
儲存部11儲存微調資料。儲存部11由非揮發性記憶元件所構成。在半導體積體電路5的檢查步驟中，在儲存部11中儲存有微調資料。儲存部11例如是藉由切斷保險絲可進行一次性編程的非揮發性記憶體。在這種情況下，儲存部11具備複數個與信號生成部9結構相同的電路。該電路數量根據應儲存的微調資料的量來決定。
控制電路27係輸出用於控制記憶電路24的時脈以及重置。控制電路27具有時脈切換電路25，該時脈切換電路25根據藉由動作模式設定信號a特定的動作模式來切換針對記憶電路24輸出的時脈。時脈切換電路25係在動作模式設定信號a表示微調模式時輸出時脈CK1，在動作模式設定信號a表示產品模式時輸出時脈CK2。另一方面，控制電路27具有重置切換電路26，該重置切換電路26根據藉由動作模式設定信號a特定的動作模式來切換針對記憶電路24輸出的重置。重置切換電路26係在動作模式設定信號a表示微調 模式時輸出重置RS1，在動作模式設定信號a表示產品模式時輸出重置RS2。
設定電路28係使用保存在記憶電路24中的計數值或保存在儲存部11中的微調資料來進行微調調整，藉此設定檢測電路15的檢測特性。設定電路28例如具有解碼電路14，該解碼電路14係解碼並輸出保存在記憶電路24中的計數值或保存在儲存部11中的微調資料。設定電路28係根據解碼電路14的輸出信號選擇檢測電阻16的電阻值來微調調整電源端子VDD與接地端子VSS之間的電源電壓VD的分壓比。藉此，設定檢測電路15的過充電等的檢測特性。
設定電路28具有資料切換電路13，該資料切換電路13係根據藉由動作模式設定信號a特定的動作模式來切換在檢測電路15的微調調整中使用的數位資料。資料切換電路13係在動作模式設定信號a表示微調模式時，選擇在微調調整中使用保存在記憶電路24中的計數值。另一方面，資料切換電路13在動作模式設定信號a表示產品模式時，選擇在微調調整中使用儲存在儲存部11中的微調資料。
設定電路28具有使用切換電路19，該使用切換電路19根據藉由動作模式設定信號a特定的動作模式，切換是否將保存在記憶電路24中的計數值作為在控制部18中使用的時間來使用。使用切換電路19係在動作模式設定信號a表示微調模式時，由於不將保存在記憶電路24中的計數值作為在控制部18中使用的時間使用，因此向控制部18輸入接地電位。另一方面，使用切換電路19係在動作 模式設定信號a表示產品模式時，由於將保存在記憶電路24中的計數值作為在控制部18中使用的時間來使用，因此向控制部18輸入該計數值。
作為在控制部18中使用的時間的具體例子，列舉過充電檢測延遲時間tVdet1、過放電檢測延遲時間tVdet2、放電過電流檢測延遲時間tVdet3以及充電過電流檢測延遲時間tVdet4等。
圖4係顯示微調模式下的半導體積體電路的動作的一個例子的流程圖。圖4係顯示半導體積體電路5的出貨前的檢查步驟的動作。參照圖3對圖4的動作進行說明。
在檢查步驟中，因為在檢查步驟中檢查晶圓狀態的半導體積體電路5的階段沒有切斷保險絲8，所以從信號生成部9輸出用於顯示微調模式的動作模式設定信號a。在這種情況下，時脈切換電路25選擇時脈CK1作為輸入到記憶電路24的時脈，重置切換電路26選擇重置RS1作為輸入到記憶電路24的重置。另外，在這種情況下，資料切換電路13係選擇在微調調整中使用保存在記憶電路24中的計數值，且使用切換電路19係向控制部18輸入接地電位。
控制電路27係在動作模式設定信號a表示微調模式時，使記憶電路24動作俾使在複數個正反器20至23中保存用於設定檢測電路15的過充電等的檢測特性的計數值。記憶電路24係在輸入了重置RS1時將計數值重置，並對時脈CK1的脈波的輸入數進行計數。設 定電路28係對保存在記憶電路24中的計數值進行解碼，設定用於產生與解碼後的計數值相對應的分壓比的檢測電阻16的電阻值。
用於檢查半導體積體電路5的檢查裝置係藉由探針監視保存在記憶電路24中的計數值以及從比較器17輸出的比較結果信號c。在圖示的例子中，於保存在記憶電路24中的計數值為「2」的時序(timing)，比較結果信號c的位準從低位準反轉為高位準。檢查裝置係將與比較結果信號c的位準進行了反轉的時序的計數值「2」相對應的微調資料儲存到儲存部11。儲存部11例如是藉由切斷保險絲可進行一次性編程的非揮發性記憶體。在這種情況下，檢查裝置係切斷儲存部11內的一個或複數個保險絲，俾使在儲存部11中儲存有與比較結果信號c的位準進行了反轉的時序的計數值「2」相對應的微調資料。
此外，檢查裝置也可以監視充電控制端子COUT或放電控制端子DOUT，並檢測從充電控制端子COUT或放電控制端子DOUT輸出的控制信號的位準進行了反轉的時序的計數值。
檢查裝置在儲存部11中儲存了根據計數值特定的微調資料後，切斷保險絲8。藉此，從信號生成部9輸出的動作模式設定信號a係從用於表示微調模式的高位準的信號切換為用於表示產品模式的低位準的信號。
圖5係顯示產品模式下的半導體積體電路的動作的一個例子的 流程圖。圖5係顯示半導體積體電路5的檢查步驟後的完成品狀態下的工作。參照圖3對圖5的動作進行說明。
在完成品狀態下，如上所述，因為保險絲8已經被切斷，所以從信號生成部9輸出用於表示產品模式的動作模式設定信號a。在這種情況下，時脈切換電路25係選擇時脈CK2來作為輸入給記憶電路24的時脈，重置切換電路26係選擇重置RS2作為輸入到記憶電路24的重置。另外，在這種情況下，資料切換電路13係選擇在微調調整中使用儲存在儲存部11中的微調資料，使用切換電路19係向控制部18輸入保存在記憶電路24中的計數值。
設定電路28係對儲存在儲存部11中的微調資料(在這種情況下是在檢查步驟中根據計數值特定的微調資料)進行解碼，設定用於產生與解碼後的微調資料對應的分壓比的檢測電阻16的電阻值。藉此，能夠在產品狀態下設定在檢查步驟中調整後的分壓比。亦即，藉由設定電路28修正產品狀態下的檢測電路15的檢測特性的個體差異偏差。
檢測電路15在產品狀態下將分壓電壓b與基準電壓VREF進行比較，在檢測出分壓電壓b超過基準電壓VREF時，使比較結果信號c的位準反轉。與比較結果信號c的位準反轉同步地輸出重置RS2。
控制電路27係在動作模式設定信號a顯示產品模式時，使記憶電路24作為計數器來工作使記憶電路24測量在控制部18中使用的 時間。記憶電路24係在輸入了重置RS2時對計數值進行重置，並對時脈CK2的脈波的輸入數進行計數。此時，在控制部18中使用保存在記憶電路24中的計數值來作為電池2的保護動作的延遲時間。
例如，在檢測電路15為過充電檢測電路時，控制部18係在經過了保存在記憶電路24中的預定的計數值(過充電檢測延遲時間tVdet1)後，輸出用於使開關部7斷開的充電控制信號。例如，在檢測電路15為過放電檢測電路時，控制部18係在經過保存在記憶電路24中的預定的計數值(過放電檢測延遲時間tVdet2)後，輸出用於使開關部6斷開的放電控制信號。
因此，依據本實施形態，能夠藉由共通的記憶電路24來實現在微調模式下暫時保存微調資料以及在產品狀態下生成控制部18所使用的時間。因此，能夠提高半導體積體電路5的晶片面積的使用效率。另外，因為不需要在晶片上分別準備在微調模式下暫時保存微調資料的電路以及在產品狀態下生成控制部18所使用的時間的電路，所以能夠使半導體積體電路5的晶片面積小型化。
圖6係顯示控制電路的自動校準功能的一個例子。在半導體積體電路5出貨前的檢查步驟中，在微調模式下使用該自動校準功能。
記憶電路24具有用於輸出時脈CK1與比較結果信號c之間的邏輯和的邏輯和電路29。藉此，能夠在比較結果信號c的位準發生了反轉時，自動地停止時脈CK1向記憶電路24的輸入。
圖7係顯示記憶電路24對時脈CK1進行計數的動作的一個例子的時序圖。在圖7中，在記憶電路24中，在比較結果信號c的位準反轉後，保存計數值「3」。
在上述實施形態中，顯示了檢查半導體積體電路5的檢查裝置藉由探針監視保存在記憶電路24中的計數值以及從比較器17輸出的比較結果信號c。但是，檢查裝置即使不藉由探針與晶片接觸來監視計數值和比較結果信號c，也能夠藉由監視記憶電路24的進位取得在比較結果信號c的位準發生了反轉的時序保存在記憶電路24中的計數值。
記憶電路24係在位數上升時輸出進位。檢查裝置係從藉由自動校準功能自動地停止記憶電路24的計數的狀態開始重新開始向記憶電路24輸入時脈e。然後，檢查裝置係在檢測出記憶電路24的進位之前對輸入給記憶電路24的時脈e的數量進行計數。
在此，將檢測出記憶電路24的進位之前向記憶電路24輸入的時脈e的數量設為X。另外，將藉由自動校準功能自動地停止記憶電路24的計數的狀態下保存在記憶電路24中的計數值設為Y。另外，將記憶電路24的正反器的串聯連接數設為n。在這種情況下，「Y=2(n-1)-X」這樣的關係成立。檢查裝置即使不藉由探針與晶片接觸來監視計數值和比較結果信號c，也能夠按照關係式「Y=2(n-1)-X」，計算在比較結果信號c的位準發生了反轉的時序保存在記憶 電路24中的計數值Y。
圖8係顯示用於藉由時脈e的計數來計算保存在記憶電路24中的計數值的動作的一個例子的時序圖。圖8係顯示n=4、X=5的情況。圖8的縱軸所記載的「第一段」至「第四段」分別表示來自正反器20至23各自的輸出端子Q的輸出值。在圖8中，檢查裝置能夠計算為Y=3。檢查裝置係將與Y=3對應的微調資料儲存在儲存部11中。
圖9係顯示記憶電路以及控制電路的其他結構的一個例子。
記憶電路44是具有複數個正反器的揮發性的記憶電路的一個例子。如圖所示，具有四個正反器40至43。記憶電路44係暫時保存每次向正反器40至43各自的各個設置端子S輸入有設置信號時藉由計數得到的計數值。將四個正反器40至43串聯連接。正反器40至43各自具有時脈端子CK、資料輸入端子D、輸出端子Q、反轉輸出端子QB、重置端子R以及設置端子S。
記憶電路44具有四個邏輯和電路50至53。邏輯和電路50係輸出LSB(Least Significant Bit：最小有效位元)側的正反器40的輸出FF0與邏輯乘電路60的輸出的選擇位元bit0之間的邏輯和data0。邏輯和電路51係輸出正反器41的輸出FF1與邏輯乘電路61的輸出的選擇位元bit1之間的邏輯和data01。邏輯和電路52係輸出正反器42的輸出FF2與邏輯乘電路62的輸出的選擇位元bit2之間的邏輯和 datta02。邏輯和電路53係輸出MSB(Most Significant Bit：最大有效位元)側的正反器43的輸出FF3與邏輯乘電路63的輸出的選擇位元bit3之間的邏輯和data03。
控制電路80係輸出用於控制記憶電路44的時脈以及重置。控制電路80係藉由依次比較使記憶電路44的複數個正反器40至43保存用於設定檢測電路15的檢測特性的計數值。控制電路80係從MSB側開始按順序依次進行比較，俾使基準電壓VREF與基於記憶電路44的計數值(data0至data3)藉由解碼電路14調整後的分壓電壓b一致。控制電路80例如具備選擇電路67以及判定電路76。
選擇電路67係從MSB側開始按順序從複數個正反器40至43中僅選擇一個保存計數值的正反器。選擇電路67具有二進制計數器66、反相器(inverter)64、65以及邏輯乘電路60至63。
判定電路76係在保存有複數個正反器40至43的計數值(data0至data3)的狀態下，在判定時脈CKB的時序特定由選擇電路67選擇出的僅一個正反器中保存的計數值。判定電路76具有反相器75以及邏輯乘電路70至73。
圖10係顯示圖9的電路結構的時序圖的一個例子。參照圖9對圖10進行說明。
控制電路80的選擇電路67係在模式選擇信號MS為高位準時， 使記憶電路44進行動作，俾使在複數個正反器40至43中保存用於設定檢測電路15的特性的計數值。二進制計數器66係在每次輸入有選擇時脈CKA時，使bit3至bit0變化為「1000」、「0100」、「0010」、「0001」。
判定電路76係在最初的判定時脈CKB的相位特定保存在複數個正反器40至43中的計數值(FF0至FF3)中的正反器43的輸出FF3的資料。判定電路76係在第二個判定時脈CKB的相位，在特定了輸出FF3的資料的狀態下特定保存在複數個正反器40至43中的計數值(FF0至FF3)中的正反器42的輸出FF2的資料。判定電路76係在第三個判定時脈CKB的相位，在特定了輸出FF3、FF2的資料的狀態下，特定保存在複數個正反器40至43中的計數值(FF0至FF3)中的正反器41的輸出FF1的資料。判定電路76係在第四個判定時脈CKB的相位，在特定了輸出FF3、FF2、FF1的資料的狀態下，特定保存在複數個正反器40至43中的計數值(FF0至FF3)中的正反器40的輸出FF0的資料。
因此，在該例子中，作為使基準電壓VREF與分壓電壓b一致的計數值(FF0至FE3)，得到B(HEx)=11(DEC)。HEX表示16進制，DEC表示10進制。
檢查裝置係在從記憶電路44讀出微調資料時，輸入讀出時脈CKC，並使模式選擇信號MS成為低位準。檢查裝置係藉由對最大有效位元的輸出FF3側的進位的下降變化之前的時脈數進行計數， 能夠取得保存在記憶電路44中的計數值(=B(HEX)=11(DEC))。
圖11係顯示半導體積體電路的結構的另外一個例子。圖11所示的半導體積體電路5B是上述半導體積體電路5的一個例子。對於與半導體積體電路5A相同的結構，引用上述說明而省略。
儲存部82儲存微調資料。在半導體積體電路5的檢查步驟中，在儲存部82中儲存有微調資料。儲存部82是藉由切斷保險絲可進行一次性編程的非揮發性記憶體。儲存部82具備複數個切斷電路，該切斷電路係與檢測電阻16內的複數個電阻元件中的對應的一個電阻元件並聯連接。該電路數量根據應儲存的微調資料的數量來決定。
儲存部82具有將開關83a與保險絲83b串聯連接的切斷電路以及將開關84a與保險絲84b串聯連接的切斷電路。其他的各個電阻元件也並聯連接了與圖式相同結構的切斷電路。
設定電路28係藉由使用保存在記憶電路24中的計數值或保存在儲存部82中的微調資料進行微調調整，來設定檢測電路15的檢測特性。設定電路28例如具有解碼電路14，該解碼電路14對保存在記憶電路24中的計數值或儲存部82內中之用於將全部的切斷電路內的開關固定為接通的資料進行解碼後輸出。設定電路28基於解碼電路14的輸出信號來選擇檢測電阻16的電阻值，藉此對電源端子VDD與接地端子VSS之間的電源電壓VD的分壓比進行微調調 整。藉此，設定檢測電路15的過充電等的檢測特性。
資料切換電路13係在動作模式設定信號a表示微調模式時，選擇在微調調整中使用保存在記憶電路24中的計數值。另一方面，資料切換電路13係在動作模式設定信號a表示產品模式時，選擇在微調調整中使用儲存部82內中之用於將全部的切斷電路內的開關固定為接通的資料。
在晶圓狀態的微調模式中，檢查裝置係在儲存部82中儲存與比較結果信號c的位準發生了反轉的時序的計數值相對應的微調資料。檢查裝置係切斷儲存部82內的複數個保險絲(保險絲83b、84b等)中的一個或複數個保險絲，俾使在儲存部82中儲存與比較結果信號c的位準發生了反轉的時序的計數值相對應的微調資料。
在完成品狀態的產品模式中，設定電路28係對儲存部82內之中用於將全部的切斷電路內的開關固定為接通的資料進行解碼，並設定用於產生與解碼後的資料相對應的分壓比的檢測電阻16的電阻值。藉此，能夠在產品狀態下設定在檢查步驟中調整後的分壓比。亦即，藉由設定電路28來修正產品狀態下的檢測電路15的檢測特性的個體差異偏差。
由於與開關被固定為接通且保險絲沒有被切斷的切斷電路並聯連接的電阻元件的兩端係藉由該切斷電路而短路，因此能夠將該電阻元件的電阻值視為零。另一方面，由於與開關被固定為接通且保 險絲被切斷的切斷電路並聯連接的電阻元件的兩端係未藉由該切斷電路短路，因此該電阻元件的電阻值一直保留。因此，微調調整檢查電阻16的電阻值。
以上，藉由實施形態說明了半導體積體電路，但是本發明並不限於上述實施形態。在本發明的範圍內能夠進行與其他實施形態的一部分或全部的組合和替換等各種變形以及改良。
例如，可以相對於圖式的位置相互替換開關部6、7的配置位置。另外，雖然開關部6、7串聯地插入到與負極2b連接的電源路徑中，但是也可以串聯地插入到與正極2a連接的電源路徑中。另外，開關部6、7也可以內置在半導體積體電路5中。
另外，具有複數個正反器的記憶電路不限於計數電路，也可以是暫存器。

Claims (4)

  1. 一種半導體積體電路，係具備：第一電路部；第二電路部；記憶電路，係具有複數個正反器；儲存部，係由非揮發性記憶元件所構成；信號生成部，係由非揮發性記憶元件所構成，輸出用於設定複數個動作模式的動作模式設定信號；控制電路，係在前述信號生成部輸出用於設定第一動作模式的動作模式設定信號之情形時使前述記憶電路動作俾使在前述複數個正反器中保持用於設定前述第一電路部的特性之值，而在前述信號生成部輸出用於設定第二動作模式的動作模式設定信號之情形時使前述記憶電路作為計數器進行動作來測量在前述第二電路部中使用的時間；以及設定電路，係在前述信號生成部輸出用於設定第二動作模式的動作模式設定信號時，使用儲存在前述儲存部中之與前述記憶電路的計數值相對應的微調資料來修正前述第一電路部的特性的個體差異偏差。
  2. 如請求項1所記載之半導體積體電路，其中在前述第二電路部中使用的時間是二次電池的保護動作的延遲時間。
  3. 如請求項1或2所記載之半導體積體電路，其中前述儲存部是藉由切斷保險絲可進行一次性編程的記憶體。
  4. 如請求項1或2所記載之半導體積體電路，其中前述控制電路係藉由依次比較使前述複數個正反器保持前述記憶電路的值。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297558B1 (en) * 2017-12-12 2019-05-21 Novatek Microelectronics Corp. Trimming method, trimming circuity, and trimming system for integrated circuit with memory usage reduction
US11036581B2 (en) * 2019-08-08 2021-06-15 Apple Inc. Non-volatile memory control circuit with parallel error detection and correction

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002087054A1 (fr) * 2001-04-17 2002-10-31 Matsushita Electric Industrial Co., Ltd. Dispositif electronique a batterie et appareil de communication mobile
US6509598B2 (en) * 2000-01-24 2003-01-21 Nec Corporation Semiconductor memory device having a redundant block and reduced power consumption
US20070165466A1 (en) * 2005-12-22 2007-07-19 Gunther Lehmann Memory device comprising fuse memory elements
JP2008289290A (ja) * 2007-05-18 2008-11-27 Hitachi Ulsi Systems Co Ltd 半導体集積回路装置
US20100208532A1 (en) * 2009-02-13 2010-08-19 Kazuhiro Tsumura Memory circuit
WO2011037257A1 (ja) * 2009-09-28 2011-03-31 日立ビークルエナジー株式会社 電池システム
US9035611B2 (en) * 2009-03-26 2015-05-19 Hitachi, Ltd. Battery system for vehicle

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563090A (ja) * 1991-09-02 1993-03-12 Seiko Instr Inc ヒユーズトリミング回路の調整方法
JP4000028B2 (ja) * 2001-09-18 2007-10-31 株式会社東芝 同期型半導体記憶装置
JP2004110902A (ja) * 2002-09-17 2004-04-08 Fujitsu Ltd パルス計数回路及び不揮発性半導体記憶装置
JP4256305B2 (ja) * 2004-06-09 2009-04-22 株式会社東芝 半導体記憶装置
JP4098279B2 (ja) * 2004-07-05 2008-06-11 セイコーインスツル株式会社 バッテリー保護回路
JP5134779B2 (ja) * 2006-03-13 2013-01-30 ルネサスエレクトロニクス株式会社 遅延同期回路
JP2007265557A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体記憶装置
JP2010171369A (ja) * 2008-12-22 2010-08-05 Elpida Memory Inc 半導体装置
JP5140029B2 (ja) * 2009-03-30 2013-02-06 太陽誘電株式会社 半導体装置
JP5888387B1 (ja) * 2014-10-22 2016-03-22 ミツミ電機株式会社 電池保護回路及び電池保護装置、並びに電池パック
JP5900598B1 (ja) * 2014-12-26 2016-04-06 ミツミ電機株式会社 二次電池保護回路、二次電池保護装置及び電池パック、並びにデータ書き込み方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509598B2 (en) * 2000-01-24 2003-01-21 Nec Corporation Semiconductor memory device having a redundant block and reduced power consumption
WO2002087054A1 (fr) * 2001-04-17 2002-10-31 Matsushita Electric Industrial Co., Ltd. Dispositif electronique a batterie et appareil de communication mobile
US20070165466A1 (en) * 2005-12-22 2007-07-19 Gunther Lehmann Memory device comprising fuse memory elements
JP2008289290A (ja) * 2007-05-18 2008-11-27 Hitachi Ulsi Systems Co Ltd 半導体集積回路装置
US20100208532A1 (en) * 2009-02-13 2010-08-19 Kazuhiro Tsumura Memory circuit
US9035611B2 (en) * 2009-03-26 2015-05-19 Hitachi, Ltd. Battery system for vehicle
WO2011037257A1 (ja) * 2009-09-28 2011-03-31 日立ビークルエナジー株式会社 電池システム

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