KR101928622B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 티타늄 또는 몰리브덴을 포함하는 제1 도전층과, 제1 도전층 상에 설치되어 알루미늄을 포함하는 제2 도전층과, 제2 도전층 상에 설치되어 티타늄 또는 몰리브덴을 포함하는 제3 도전층이 적층된 제1 단자 및 제2 단자와, 제1 단자와 제2 단자와의 사이의 제1 절연층과, 제1 단자의 측면부에 접하고, 제1 절연층과의 사이에 설치된 제2 절연층과, 제1 단자의 상면 및 상기 제2 절연층의 상면에 달하는 제4 도전층을 포함하고, 제1 단자 및 상기 제2 단자는, 반도체 소자를 포함하는 구동 회로의 외측에 배치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 본 명세서에서 개시되는 발명의 일 실시 형태는, 반도체 장치에서의 단자부의 구성에 관한 것이다.
반도체 소자를 포함하는 기능 회로에 의해 신호 처리가 행하여져, 소정의 기능을 실현하는 반도체 장치는, 외부 회로로부터 신호가 입력되거나 또는 외부 회로에 신호를 출력하는 단자부가 설치되어 있다. 예를 들어, 유리 기판 상에 설치된 박막 트랜지스터에 의해, 화소 회로 등의 기능 회로가 설치된 반도체 장치는, 유리 기판의 단부에 신호를 입력하는 단자부가 설치되어 있다. 유리 기판의 단부에 설치된 단자부는, 이방성 도전성 접착제에 의해 플라스틱 기판에 형성된 배선 기판(연성 인쇄 회로(Flexible printed circuits: FPC) 기판이라고도 함)과 접속된다.
단자부는, 하지면에 대한 밀착성(접착력)이 약하면, 플렉시블 배선 기판을 이방성 도전성 접착제로 접착해도, 단자부와 함께 유리 기판으로부터 박리되어버린다. 그 때문에, 단자부의 하지면에 대한 밀착성은 높을 것이 요망되고 있다. 예를 들어, 단자부의 밀착성을 높이기 위해서, 유리 기판 상에 설치된 유기 수지로 형성된 평탄화 막을 제거하는 구조가 개시되어 있다(예를 들어, 일본 특허 공개 제2004-145024호 공보, 일본 특허 공개 제2013-190816호 공보를 참조). 또한, 복수의 도전막을 적층해서 형성되는 단자부의 밀착성을 향상시키기 위해서, 밀착성이 낮은 영역을 밀착성이 높은 영역 사이에 끼워 넣은 구조가 개시되어 있다(예를 들어, 일본 특허 공개 제2000-275659호 공보를 참조).
반도체 장치에 있어서 단자부에서의 단자는, 알루미늄(Al) 등의 금속층 상에 산화인듐 주석 등의 투명 도전층을 설치한 구조를 갖고 있다. 단자부에 있어서 금속층은, 투명 도전층에 덮임으로써 산 등에 의한 부식이 방지된다. 그러나, 단자부의 구조는 복잡하기 때문에, 금속층이 투명 도전층에 의해 충분히 피복되지 않는 것이 문제가 된다.
예를 들어, 금속층이 알루미늄(Al)층과, 그 상하를 티타늄(Ti)층 사이에 끼운 구조를 갖는 경우, 알루미늄(Al)층의 측면을 투명 도전층으로 피복할 수 없는 문제가 발생한다. 알루미늄(Al)층과 티타늄(Ti)층의 에칭 레이트의 차이에 의해, 금속층의 단면 형상에 있어서, 티타늄(Ti)층이, 차양과 같이 알루미늄층의 외측으로 돌출된 형상으로 되어버린다. 이 경우, 티타늄(Ti)에 의한 차양 아래의 알루미늄(Al)층은, 투명 도전막에 의해 충분히 피복되지 않는 형상이 된다. 그 때문에, 단자부를 형성한 후의 행정에 있어서, 단자부의 알루미늄(Al)층이 대미지를 받는 것이 문제가 된다.
그 대책으로서 유기 수지에 의한 평탄화 막에 의해 단자부의 측면을 덮는 것이 검토된다. 그러나, 유기 수지에 의한 평탄화 막은, 밀착성이 나쁘기 때문에 박리하기 쉽다는 문제가 있다.
본 발명의 일 실시 형태에 의하면, 티타늄 또는 몰리브덴을 포함하는 제1 도전층과, 제1 도전층 상에 설치되어 알루미늄을 포함하는 제2 도전층과, 제2 도전층 상에 설치되어 티타늄 또는 몰리브덴을 포함하는 제3 도전층이 적층된 제1 단자 및 제2 단자와, 제1 단자와 제2 단자와의 사이의 제1 절연층과, 제1 단자의 측면부에 접하고, 제1 절연층과의 사이에 설치된 제2 절연층과, 제1 단자의 상면 및 상기 제2 절연층의 상면에 달하는 제4 도전층을 포함하고, 제1 단자 및 상기 제2 단자는, 반도체 소자를 포함하는 구동 회로의 외측에 배치되어 있다.
본 발명의 일 실시 형태에 의하면, 구동 회로부에 있어서 반도체 소자를 덮고, 단자부에 있어서 스트라이프 형상으로 성형된 제1 절연층을 형성하고, 티타늄 또는 몰리브덴을 포함하는 제1 도전층과, 알루미늄을 포함하는 제2 도전층과, 티타늄 또는 몰리브덴을 포함하는 제3 도전층을 적층하고, 제1 절연층을 사이에 두는 위치에, 제1 단자 및 상기 제2 단자를 형성하고, 제1 단자와 제1 절연층과의 사이 및 제2 단자와 제1 절연층과의 사이에, 제1 단자 및 제2 단자와의 측벽을 덮는 제2 절연층을 형성하고, 제1 단자의 상면 및 제1 절연층의 상면에 달하는 제4 도전층을 형성하는 반도체 장치의 제조 방법이 제공된다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치의 구성을 도시하는 도면이다.
도 2는 본 발명의 일 실시 형태에 따른 반도체 장치의 구성을 도시하는 도면이다.
도 3은 본 발명의 일 실시 형태에 따른 반도체 장치의 단자부의 구성을 도시하는 평면도이다.
도 4a는 본 발명의 일 실시 형태에 따른 반도체 장치의 단자부에서 도 3에 도시하는 A-B선에 대응하는 구성을 도시하는 단면도이다.
도 4b는 본 발명의 일 실시 형태에 따른 반도체 장치의 단자부에서 도 3에 도시하는 C-D선에 대응하는 구성을 도시하는 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 반도체 장치의 화소의 레이아웃을 도시하는 평면도이다.
도 6은 본 발명의 일 실시 형태에 따른 반도체 장치의 화소의 구성을 도시하는 단면도이다.
도 7은 본 발명의 일 실시 형태에 따른 반도체 장치의 화소의 등가 회로를 도시하는 도면이다.
도 8은 본 발명의 일 실시 형태에 따른 반도체 장치의 단자부의 구성을 도시하는 단면도이다.
도 9는 본 발명의 일 실시 형태에 따른 반도체 장치의 단자부의 구성을 도시하는 단면도이다.
도 10a는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 단자부의 구성을 도시하는 단면도이다.
도 10b는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 화소의 구성을 도시하는 단면도이다.
도 11a는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 단자부의 구성을 도시하는 단면도이다.
도 11b는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 화소의 구성을 도시하는 단면도이다.
도 12a는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 단자부의 구성을 도시하는 단면도이다.
도 12b는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 화소의 구성을 도시하는 단면도이다.
도 13a는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 단자부의 구성을 도시하는 단면도이다.
도 13b는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 화소의 구성을 도시하는 단면도이다.
도 14a는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 단자부의 구성을 도시하는 단면도이다.
도 14b는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 단자부의 구성을 도시하는 단면도이다.
도 14c는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 공정에서의 단자부의 구성을 도시하는 단면도이다.
이하, 본 발명의 실시 형태를, 도면 등을 참조하면서 설명한다. 단, 본 발명은 많은 서로 다른 형태로 실시하는 것이 가능하고, 이하에 예시하는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다. 도면은 설명을 보다 명확하게 하기 위해서, 실제의 형태에 비해, 각 부의 폭, 두께, 형상 등에 대해서 모식적으로 표현되는 경우가 있는데, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것이 아니다. 또한, 본 명세서와 각 도면에서, 기출 도면에 대해서 상술한 것과 마찬가지의 요소에는, 동일한 부호(또는 숫자 뒤에 a, b 등을 첨부한 부호)를 첨부하고, 상세한 설명을 적절히 생략하는 경우가 있다. 또한 각 요소에 대한 「제1」, 「제2」라고 부기된 문자는, 각 요소를 구별하기 위해서 사용되는 편의적인 표식이며, 특별의 설명이 없는 한 그 이상의 의미를 갖지 않는다.
본 명세서에서, 어떤 부재 또는 영역이 다른 부재 또는 영역의 「상에(또는 하에)」 있다고 하는 경우, 특별한 한정이 없는 한, 이것은 다른 부재 또는 영역의 바로 위(또는 바로 아래)에 있는 경우뿐만 아니라, 다른 부재 또는 영역의 상방(또는 하방)에 있는 경우를 포함하고, 즉, 다른 부재 또는 영역의 상방(또는 하방)에 있어서 사이에 다른 구성 요소가 포함되어 있는 경우도 포함한다. 또한, 이하의 설명에서는, 특별히 언급하지 않는 한, 단면에서 보아, 제1 기판에 대하여 제2 기판이 배치되는 측을 「상」 또는 「상방」이라고 하고, 그 역을 「하」 또는 「하방」이라고 설명한다.
1. 반도체 장치의 개요
본 발명의 일 실시 형태에 따른 반도체 장치는, 기판 상에, 반도체 소자와, 이 반도체 소자를 구동하는 신호가 입력되는 제1 단자 및 제2 단자를 적어도 포함한다. 도 1은, 반도체 장치(100)의 구성을 나타낸다. 반도체 장치(100)는, 제1 기판(102)에 구동 회로부(110)(도 1에서는, 구동 회로부(110)로서, 제1 구동 회로(120), 제2 구동 회로(122), 제3 구동 회로(124)가 포함되는 형태를 나타냄), 화소부(108), 단자부(106)가 설치되어 있다. 구동 회로부(110), 화소부(108)는, 반도체 소자를 포함하는 회로에 의해 구성된다. 제2 기판(104)은, 화소부(108)를 밀봉하도록, 제1 기판(102)에 대향해서 설치되어 있다. 제1 기판(102)과 제2 기판(104)은, 화소부(108)를 둘러싸는 시일재(112)에 의해 고정되어 있다.
단자부(106)는, 제1 기판(102)의 측단부이며, 제2 기판(104)으로 밀봉되지 않는 영역에 설치되어 있다. 단자부(106)는, 복수의 단자(116)에 의해 구성되어 있다. 단자부(106)에는 이방성 도전 필름(Anisotropic Conductive Film)에 의해 배선 기판(114)과 접속된다. 배선 기판(114)은, 다른 기능 회로 또는 외부 기기와 반도체 장치(100)와의 접속을 도모하여, 신호의 송수신에 사용된다.
반도체 장치(100)는, 배선 기판(114)이 장착된 상태에서 동작한다. 통상은 이대로 상관없지만, 반도체 장치(100)의 수리, 점검이 필요해지는 경우(소위 「보수」라고 불리는 작업이 필요해지는 경우), 배선 기판(114)을 단자부(106)로부터 제거하지 않으면 안되는 경우가 발생할 수 있다. 배선 기판(114)은, 이방성 도전 필름에 의해 단자부(106)와 접착되어 있으므로, 배선 기판(114)을 박리할 때, 단자부(106)는, 박리에 견딜 수 있는 접착 강도가 요구된다. 본 발명의 일 실시 형태에 의하면, 이와 같은 요구를 견디어낼 수 있는 단자부(106)를 갖는 반도체 장치(100)가 제공된다.
도 2는, 반도체 장치(100)에 있어서의 제1 기판(102)의 일 형태를 나타낸다. 단자부(106)에 설치되는 복수의 단자(116)는, 소정의 간격을 두고 배열되어 있다. 또한, 단자부(106)의 배치는, 도 2에 도시하는 것에 한정되지 않는다. 예를 들어, 단자부(106)는, 제1 기판(102)의 복수의 개소에 분할해서 설치되어 있어도 되고, 제1 기판(102)의 단부가 아니라 내측 영역에 설치되어 있어도 된다.
화소부(108)에는 복수의 화소(118)가 설치되어 있다. 화소(118)는, 행 방향 및 열 방향으로 배열되어 있다. 화소(118)의 배열수는 임의인데, 예를 들어 행 방향(X 방향)으로 m개, 열 방향(Y 방향)으로 n개의 화소(118)가 배열된다. 화소부(108)는, 행 방향으로 제1 주사 신호선(126) 및 제2 주사 신호선(128)이 설치되고, 열 방향으로 영상 신호선(130)이 설치된다. 또한, 화소부(108)에는 전원선(132)이 설치되어 있다. 또한, 도 2는, 화소(118)가 정사각 배열되는 예를 나타내지만, 본 발명은 이것에 한정되지 않고, 델타 배열 등, 다른 배열 형식도 적용 가능하다.
구동 회로부(110)는, 제1 구동 회로(120), 제2 구동 회로(122) 및 제3 구동 회로(124)를 포함하고 있다. 제1 구동 회로(120)는, 제1 주사 신호선(126)에 신호를 출력하고, 제2 구동 회로(122)는, 제2 주사 신호선(128)에 신호를 출력하고, 제3 구동 회로(124)는, 영상 신호선(130)에 신호를 출력한다. 단자부(106)에 있어서의 각각의 단자(116)에는, 제1 구동 회로(120), 제2 구동 회로(122), 제3 구동 회로(124)를 동작시키는 제어 신호가 입력된다. 또한, 단자부(106)에는, 화소부(108)에 연장 설치되는 전원선(132)과 접속되는 단자가 포함된다. 또한, 도 2에서 나타내는 제1 기판(102)의 구성은 일례이며, 구동 회로부의 구성, 주사선, 영상 신호선, 전원선은 임의이며, 다른 구성을 갖고 있어도 된다.
2. 단자부의 구성 1
도 3 및 도 4a 및 b를 참조하여, 단자부(106)의 구조를 설명한다. 도 3은, 단자부(106)에 포함되는 2개의 단자(제1 단자(116a), 제2 단자(116b))의 평면도를 나타낸다. 또한, 도 3 중에 나타내는 A-B선, C-D선에 대응하는 종단면 구조를, 도 4a 및 도 4b에 나타내었다.
도 3은, 단자부(106)에 포함되는 제1 단자(116a)와 제2 단자(116b)를 나타낸다. 제1 단자(116a)와 제2 단자(116b)는 간극을 두고 병렬 배치되어 있다. 제1 단자(116a)와 제2 단자(116b)의 간극부에는 복수의 절연층이 설치되어 있다. 구체적으로는, 제1 단자(116a)와 제2 단자(116b)의 간극부에는 제1 절연층(144a)이 설치되어 있다. 또한, 제1 단자(116a)와 제2 단자(116b)의 간극부에는 제2 절연층(146a)이 설치되어 있다. 제2 절연층(146a)은, 제1 단자(116a) 및 제2 단자(116b)의 측면에 설치되어 있다. 즉, 제1 단자(116a)와 제2 단자(116b)의 간극부에, 적어도 하나의 제1 절연층(144a)과 2개의 제2 절연층이 설치되어 있다. 다시 말하면, 제1 단자(116a)와 제2 단자(116b)의 사이에는, 제1 절연층(144a)이 설치되고, 이 제1 절연층(144a)의 양측에 제2 절연층(146a)이 설치되어 있다.
도 4a는 제1 단자(116a), 제2 단자(116b), 제1 절연층(144a), 제2 절연층(146a)의 상세를 단면 구조로 나타낸다. 제1 단자(116a) 및 제2 단자(116b)는, 복수의 도전층이 적층된 구조를 갖는다. 도 4a는, 제1 단자(116a) 및 제2 단자(116b)로서, 제1 도전층(134), 제2 도전층(136) 및 제3 도전층(138)이 적층되고, 또한 제4 도전층(140)이 설치된 구조를 나타낸다. 제1 도전층(134)은, 단자가 박리되는 것을 방지하기 위해서 하지면과의 밀착성(접착성)이 좋은 도전성 재료에 의해 형성된다. 제2 도전층(136)은, 단자에 있어서의 전기 저항을 저감하기 위해서 도전성 재료 중에서도 전기 저항이 보다 낮은 재료가 선택되고, 다른 층을 비교해서 상대적으로 두껍게 형성되어 있다. 제3 도전층(138)은, 제2 도전층(136)의 상층에 설치되어, 제2 도전층(136)을 보호하기 위해 설치된다. 제4 도전층(140)은, 제3 도전층을 덮도록 설치되어 있다. 제4 도전층(140)은, 이방성 도전 필름(Anisotropic Conductive Film), 또는 프로브 등의 촉침과의 접촉면이 되고, 제2 도전층(136)보다도 경질의 도전성 재료로 형성된다.
제1 도전층(134) 및 제3 도전층(138)은, 융점이 높은 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta) 등의 금속 재료가 선택된다. 또한, 제1 도전층(134) 및 제3 도전층(138)은, 몰리브덴(Mo)-텅스텐(W)과 같은, 상술한 금속 원소를 사용한 합금 재료로 형성되어도 된다. 예를 들어, 제1 도전층(134) 및 제3 도전층(138)은, 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재료로 형성된다. 제1 도전층(134), 제3 도전층(138)으로서, 이러한 금속 재료를 사용함으로써 단자의 밀착성을 높이고, 또한 열적 안정성을 높일 수 있다.
제2 도전층(136)은, 알루미늄(Al) 또는 구리(Cu) 등의 금속 재료, 또는 이들의 금속 원소에 다른 원소가 소정량 첨가된 금속 재료(예를 들어, 티타늄이 첨가된 알루미늄 등)를 사용해서 형성된다. 알루미늄(Al) 또는 구리(Cu) 등의 금속 재료는, 상술한 고융점 금속 재료에 비해 비저항이 낮으므로, 단자(116) 및 이것에 연접하는 배선의 전기 저항을 낮게 할 수 있다. 한편, 알루미늄막이나 구리막은 표면이 산화되기 쉽기 때문에, 이것만으로 단자(116)를 형성하면 접촉 저항이 높아져버릴 우려가 있다. 그 때문에, 제2 도전층(136)의 상면에 제3 도전층(138)을 설치함으로써 산화막이 형성되는 것을 방지하여, 단자의 접촉면이 절연화되는 것을 방지하고 있다.
제4 도전층(140)은, 투명 도전막으로서도 사용되는, 산화인듐 주석(ITO: Indium Tin Oxide), 산화인듐 산화아연(IZO: Indium Zinc Oxide) 등의 금속 산화물이 사용된다. 이러한 금속 산화물에 의한 투명 도전막은, 알루미늄, 구리와 비교해서 경질이며, 단자(116)를 이방성 도전막이나 프로브와 접촉시킨 경우에도, 단자 표면에 흠집이나 변형(함몰)이 형성되는 것을 방지할 수 있다.
또한, 본 실시 형태에서는 단자(116)의 구조로서 4층이 적층된 구조를 갖지만, 본 발명은 이 구조에 한정되지 않는다. 단자(116)는, 또한 도전층이 부가되어 구성되어 있어도 된다. 또한, 제1 도전층(134)이 생략되어 있어도 된다. 또는, 제1 도전층(134) 및 제3 도전층(138)이 생략되어 있어도 된다.
단자(116)는, 구동 회로부(110) 및 화소부(108)에 형성되는 배선과 동일한 공정에서 형성되어, 마찬가지의 구조를 갖는 것이어도 된다. 도 4b에 도시한 바와 같이, 단자(116)는, 제1 절연층(144b) 상에 설치된 배선층이 연장되어 형성된 것이어도 된다. 이러한 구조에 의하면, 단자(116)와 이것에 접속되는 배선과의 콘택트부를 생략할 수 있기 때문에 바람직하다.
제1 단자(116a) 및 제2 단자(116b)와의 사이에는 제1 절연층(144a)이 설치된다. 제1 절연층(144a)은, 제1 단자(116a)와 제2 단자(116b)가 병렬 배치되는 간극부에 설치되어 있다. 제1 절연층(144a)은, 제1 단자(116a) 및 제2 단자(116b)의 양쪽과 직접 접촉하고 있지 않다. 제1 절연층(144a)은, 무기 절연 재료로 형성되어 있다. 무기 절연 재료로서는, 산화 실리콘, 질화 실리콘, 산질화 실리콘 등을 들 수 있다.
제1 절연층(144a)은, 제1 단자(116a)와 제2 단자(116b)와의 사이의 영역에서, 단자의 한 변을 따라 설치되어 있는 것이 바람직하다. 제1 절연층(144a)은, 단자간의 영역에 고립해서 설치되어 있어도 된다. 또한, 제1 절연층(144a)은, 제1 기판(102)의 대략 전체면에 설치되어 있고, 단자부(106)에 있어서 제1 단자(116a) 및 제2 단자(116b) 사이에 끼워지는 돌출부를 갖도록 형상이 가공되어 있어도 된다. 즉, 제1 기판(102)의 단자부(106)에 있어서, 제1 절연층(144a)을 선택적으로 제거하여, 제1 절연층(144a)이 제1 단자(116a)와 제2 단자(116b)와의 사이에 잔존하도록 가공되어 있어도 된다. 단자부(106)에 설치되는 제1 절연층(144a)이, 제1 기판(102) 상에 형성된 절연층(층간 절연층)으로 형성됨으로써, 제조 공정이 간략화되어, 제조 비용이 저감된다.
제1 단자(116a)와 제1 절연층(144a)과의 사이, 및 제2 단자(116b)와 제1 절연층(144a)과의 사이에는 제2 절연층(146a)이 설치된다. 제2 절연층(146a)은, 제1 단자(116a)와 제1 절연층(144a)과의 사이, 제2 단자(116b)와 제1 절연층(144a)과의 사이의 공간을 충전하도록 설치된다. 제2 절연층(146a)은, 제1 단자(116a) 및 제2 단자(116b)의 측면과 접해서 설치된다. 다시 말하면, 제2 절연층(146a)에 의해 제1 단자(116a) 및 제2 단자(116b)의 측면이 덮인다. 제2 절연층(146a)은, 적어도 제2 도전층(136)의 측면을 덮고 있는 것이 바람직하다. 이와 같이, 제2 절연층(146a)이 설치됨으로써, 제1 단자(116a) 및 제2 단자(116b)의 측면을 보호할 수 있다. 즉, 단자부(106)가 형성된 후의 공정에서, 제2 도전층(136)을 부식하는 가스나 약액에 제1 기판(102)이 노출되었다고 해도, 제1 단자(116a) 및 제2 단자(116b)를 부식으로부터 보호할 수 있다.
제2 절연층(146a)은, 제1 단자(116a) 및 제2 단자(116b)에서의 제2 도전층(136)이, 알루미늄(Al) 또는 알루미늄을 주성분으로 하는 금속 재료인 경우에 유익하다. 알루미늄(Al)은, 혼산(인산, 아세트산, 질산 등을 포함하는 혼합액)에 의해 에칭된다. 따라서, 제2 도전층(136)의 상면이 티타늄(Ti), 몰리브덴(Mo) 등의 금속인 제3 도전층(138)으로 덮여 있어도, 측면이 노출되어 있으면 혼산에 의해 에칭되어버린다. 이에 반해, 제2 절연층(146a)으로 제1 단자(116a) 및 제2 단자(116b)의 측면을 덮는 구조로 함으로써, 제2 도전층(136)을 보호할 수 있다.
제2 절연층(146a)은, 제1 단자(116a), 제2 단자(116b)의 측면을 덮기 위해서 유기 절연 재료로 형성되는 것이 바람직하다. 제2 절연층(146)은, 유기 절연 재료의 전구체를 포함하는 용액을 도포함으로써 제작할 수 있다. 제2 절연층(146)을 형성할 때, 유동성이 있는 유기 절연 재료의 전구체 용액을 사용함으로써, 제1 단자(116a) 및 제2 단자(116b)의 측면을 덮는 형상이 얻어진다. 유기 절연 재료로서는, 폴리이미드, 아크릴 등의 재료를 사용할 수 있다. 예를 들어, 폴리이미드라면, 폴리아미드산의 용액을 사용하여, 당해 용액을 도포해서 건조시킨 후에, 열처리로 이미드화시켜서 제2 절연층(146a)으로서의 폴리이미드층을 형성할 수 있다.
제4 도전층(140)은, 제1 단자(116a) 및 제2 단자(116b)에 있어서의, 각각의 제3 도전층(138) 상에 설치되어 있다. 제4 도전층(140)은, 제3 도전층(138)의 상면으로부터 제2 절연층(146a)의 상면을 따라 연신되어 있다. 제4 도전층은 또한, 제1 절연층(144a)의 상면에 달하도록 설치되어 있는 것이 바람직하다. 다시 말하면, 각각의 단자에 있어서, 제3 도전층(138)과 전기적으로 접속되는 제4 도전층(140)은, 제1 절연층(144a) 상에서 분할되어, 인접하는 것끼리 전기적으로 분리되어 있다.
단자부(106)에는, 단자(116), 제1 절연층(144a), 제2 절연층(146a)이 설치된다. 이것들은 각각 재질이 상이한 부재로 설치되어 있다. 제1 절연층(144a)은, 제1 기판(102)과의 밀착성이 우수하다. 한편, 제2 절연층(146a)은, 단자(116)의 측면부를 피복하는데 유용하지만, 하지면과의 밀착성이 제1 절연층(144a)에 비해 낮은 경우가 있다. 한편, ITO, IZO 등의 투명 도전막에 의한 제4 도전층(140)은, 티타늄(Ti)이나 몰리브덴(Mo) 등의 금속 재료로 형성되는 제3 도전층(138)과의 밀착성이 우수하다. 또한, 제4 도전층(140)은, 산화 실리콘이나 질화 실리콘 등의 무기 절연 재료로 형성되는 제1 절연층(144a)과의 밀착성이 우수하다. 제3 도전층(138) 및 제1 절연층(144a)과 밀착성이 우수한 제4 도전층(140)으로 제2 절연층(146a)을 피복함으로써, 단자부(106)의 밀착성을 높일 수 있다. 즉, 제2 절연층(146a)의 밀착성이 낮은 경우에도, 제1 절연층(144a), 제2 절연층(146a) 및 제3 도전층(138)을 덮는 제4 도전층(140)을 설치함으로써, 단자부(106)의 박리를 방지할 수 있다. 그에 의해, 단자부(106)와 배선 기판을 이방성 도전막을 개재해서 접속하는 경우에도, 확실하게 전기적 접속을 도모할 수 있다.
도 4a 및 b에서 나타내는 바와 같이, 제1 단자(116a) 및 제2 단자(116b)의 하지면에는, 반도체층(166a)이 설치되어 있어도 된다. 제1 도전층(134)의 하지면에 상당하는 영역에 반도체층(166a)이 설치됨으로써, 밀착성을 향상시킬 수 있다. 단자부(106)에 설치되는 반도체층(166a)은 하지층으로서 사용되고, 단자(116)의 밀착성 향상에 이용할 수 있다. 반도체층(166a)은 도전성을 가지므로, 단자마다 분할되어 설치되는데, 제2 절연층(146a), 제1 절연층(144a)의 일부에까지 퍼져 있어도 된다.
본 실시 형태에 따르면, 단자부(106)에 있어서의 유기 절연층이 차지하는 면적을 작게 하고, 또한 하지면과의 밀착성이 낮은 유기 절연 재료로 형성되는 제2 절연층(146a)의 영역을, 밀착성이 높은 단자(116)와 무기 절연층으로 형성되는 제1 절연층(144a) 사이에 끼워 넣고, 또한 이들 상면부를 투명 도전막으로 형성되는 제4 도전층(140)으로 덮는 구조를 얻을 수 있다.
본 실시 형태에서의 단자부(106)는, 제1 단자(116a)와 제2 단자(116b)와의 사이를 모두 제2 절연층(146a)과 같은 유기 절연 재료로 충전하는 경우에 비해, 무기 절연 재료로 형성되는 제1 절연층(144a)이 설치되어 있음으로써, 밀착성이 낮은 제2 절연층(146a)의 면적을 저감하고 있다. 그 때문에, 단자부(106)의 밀착성을 향상시킬 수 있다. 그리고, 제4 도전층(140)으로 제2 절연층(146a)의 상면을 덮음과 함께, 밀착성이 우수한 제4 도전층(140)과 제3 도전층(138)이 접하는 영역 및 제4 도전층(140)과 제1 절연층(144a)이 접하는 영역 사이에 끼워 넣음으로써, 제2 절연층(146a)이 박리를 방지하여, 단자부(106)의 신뢰성을 높일 수 있다. 이에 의해, 반도체 장치(100)를 각종 기기에 실장한 후에, 수리, 보수, 손질 등의 보수를 행하는 것이 가능하게 된다.
3. 화소부의 구성 1
도 5는, 반도체 장치(100)에 설치되는 화소부(108)의 일례를 나타낸다. 도 5는, 화소(118)의 평면 레이아웃을 나타내고, E-F선을 따른 단면 구조를 도 6에 나타내었다. 이하, 도 5 및 도 6을 참조하여 화소(118)의 구성을 설명한다.
화소(118)는, 제1 기판(102)과 제2 기판(104)이 대향 배치된 공극부에 형성된다. 제1 기판(102)에는 구동 트랜지스터(154), 발광 소자(156), 유지 용량 소자(158), 보조 용량 소자(160) 등의 소자가 설치되어 있다. 제2 기판(104)에는, 컬러 필터(188), 차광층(190) 등의 광학 부재가 설치되어 있다.
구동 트랜지스터(154)는, 반도체층(166a), 게이트 절연층(168), 게이트 전극(170)을 포함하여 구성된다. 구동 트랜지스터(154)는, 드레인이 드레인 배선(180)에 의해 제2 트랜지스터(164)와 전기적으로 접속되고, 소스가 소스 배선(178)과 전기적으로 접속되어 있다. 소스 배선(178)은, 화소 전극(182)과 전기적으로 접속된다. 또한, 소스 배선(178)은, 제1 절연층(144b)을 개재해서 제1 용량 전극(172)과 적층되는 영역을 포함한다. 소스 배선(178)과 제1 용량 전극(172)이 겹치는 영역에 의해 유지 용량 소자(158)가 형성된다. 제1 용량 전극(172)은, 게이트 전극(170)과 동일층으로 형성된다. 구동 트랜지스터(154)의 게이트 전극(170)은, 게이트 배선(176)에 의해, 제1 트랜지스터(162)와 전기적으로 접속되어 있다. 제1 트랜지스터(162)는, 게이트 전극이 제1 주사 신호선(126)과 전기적으로 접속되고, 소스 및 드레인의 한쪽이 영상 신호선(130)과 전기적으로 접속되어 있다. 제2 트랜지스터(164)는, 제2 주사 신호선(128)과 전기적으로 접속되도록 게이트 전극이 설치되고, 소스 및 드레인의 한쪽이 전원선(132)과 전기적으로 접속되어 있다.
도 6에서 나타내는 단면 구조에 있어서, 게이트 전극(170)과 소스 배선(178) 및 드레인 배선(180)과의 사이에는 제1 절연층(144b)이 설치되어 있다. 소스 배선(178) 및 드레인 배선(180)과 화소 전극(182)과의 사이에는, 제2 절연층(146b)이 설치되어 있다. 제1 절연층(144b) 및 제2 절연층(146b)은, 배선간을 절연하는 층간 절연막으로서의 기능을 갖는다. 제1 절연층(144b)은, 무기 절연 재료로 형성되어 있다. 한편, 제2 절연층(146b)은, 유기 절연 재료로 형성되어 있다. 제2 절연층(146b)은, 화소 전극(182)이 설치되는 측의 상면을 평탄화하는 평탄화막으로서 사용된다.
제1 절연층(144b)의 상층에 설치되는 소스 배선(178) 및 드레인 배선(180)은, 도 6에 삽입되는 확대도에서 나타내는 바와 같이, 제1 도전층(134), 제2 도전층(136) 및 제3 도전층(138)이 적층된 구조를 갖고 있다. 도 6에서 나타내는 화소(118)의 단면 구조와, 도 4a 및 b에서 나타내는 단자부(106)의 단면 구조를 대비하면, 제1 단자(116a) 및 제2 단자(116b)는, 소스 배선(178) 및 드레인 배선(180)과 동일한 부재가 사용되고 있다. 또한, 제1 절연층(144), 제2 절연층(146)이 공통되는 부재로서 사용되고 있다.
발광 소자(156)는, 화소 전극(182), 유기층(184), 대향 전극(186)에 의해 구성된다. 발광 소자(156)의 상면에는 패시베이션으로서의 제5 절연층(152)이 설치된다. 보조 용량 소자(160)는, 화소 전극(182), 제3 절연층(148) 및 제2 용량 전극(174)이 적층된 구조를 갖는다. 화소 전극(182)은, 제4 절연층(150)으로 둘러싸여 있다. 제4 절연층(150)의 개구부를 갖고, 당해 개구부에서 화소 전극(182)이 노출된다. 화소 전극(182) 상에는 유기층(184)이 설치된다. 유기층(184)은, 1개 또는 복수의 층으로 구성되고, 유기 일렉트로루미네센스 재료를 포함한다. 발광 소자(156)는, 화소 전극(182)과 대향 전극(186)과의 사이에 발광 역치 전압 이상의 전압이 인가되었을 때 발광한다. 본 실시 형태에서, 화소 전극(182)은, 투명 도전막과 금속막과의 적층 구조에 의해 유기층(184)에서 발광한 광을 반사하는 구성이 채용된다. 예를 들어, 화소 전극(182)은, 적어도 2층의 투명 도전막과, 그 2층의 투명 도전막 사이에 끼워진 금속막(예를 들어, 은(Ag), 알루미늄(Al) 등의 반사율이 높은 재료가 바람직함)을 갖는다. 대향 전극(186)은 투명 도전막으로 형성되어, 유기층(184)에서 발광한 광을 투과하므로, 발광 소자(156)는, 제2 기판(104)측에 광을 출사한다.
도 5에서 예시되는 화소의 등가 회로를 도 7에 나타내었다. 구동 트랜지스터(154)는, 제어 단자로서의 게이트와, 입출력 단자로서의 소스 및 드레인을 갖는다. 구동 트랜지스터(154)의 소스 및 드레인에 상당하는 입출력 단자의 한쪽이, 제2 트랜지스터(164)를 개재해서 전원선(132)과 전기적으로 접속된다. 또한, 구동 트랜지스터(154)의 소스 및 드레인에 상당하는 입출력 단자의 다른 쪽이, 발광 소자(156)의 한쪽의 단자와 전기적으로 접속된다. 또한, 도 7의 등가 회로에 있어서, 구동 트랜지스터(154)는 n채널형인 것으로 한다. 구동 트랜지스터(154)에 있어서, 전원선(132)과 전기적으로 접속되는 측의 입출력 단자를 드레인, 발광 소자(156)에 전기적으로 접속되는 측의 입출력 단자가 소스인 것으로 한다.
구동 트랜지스터(154)의 게이트는, 제1 트랜지스터(162)를 개재해서 영상 신호선(130)과 전기적으로 접속된다. 제1 트랜지스터(162)는, 제1 주사 신호선(126)에 부여되는 제어 신호(SG)(진폭(VGH/VGL)을 가짐)에 의해 온/오프(ON/OFF)의 동작이 제어된다. 제어 신호(VGH)는, 제1 트랜지스터(162)를 온으로 하는 고전위의 신호이며, 제어 신호(VGL)는, 제1 트랜지스터(162)를 오프로 하는 저전위의 신호이다. 제1 트랜지스터(162)가 온일 때, 영상 신호선(130)의 전위가 구동 트랜지스터(154)의 게이트에 부여된다.
구동 트랜지스터(154)의 소스와 게이트의 사이에는, 유지 용량 소자(158)가 설치된다. 유지 용량 소자(158)에 의해 구동 트랜지스터(154)의 게이트 전위가 제어된다. 발광 소자(156)의 발광 강도는, 구동 트랜지스터(154)의 드레인 전류에 의해 제어된다. 또한, 구동 트랜지스터(154)의 드레인에는 보조 용량 소자(160)가 접속되어 있다. 보조 용량 소자(160)는, 구동 트랜지스터(154)의 드레인 전류에 의해 충전되어, 발광 소자(156)의 발광 전류량을 조정한다. 구동 트랜지스터(154)의 게이트에 영상 신호에 기초하는 전압이 부여되고, 제2 트랜지스터(164)가 온이 되면, 발광 소자(156)에 드레인 전류가 흘러 발광한다. 또한, 구동 트랜지스터(154)의 드레인측에는, 제3 트랜지스터(165)를 개재해서 리셋 전위가 부여되는 리셋 신호선(133)이 접속되어 있다.
본 실시 형태에 따르면, 화소(118)를 구성하는 배선이나 절연층과, 단자부(106)를 구성하는 도전층 및 절연층은, 각각 공통되는 막에 의해 형성된다. 따라서, 화소부(108)와 단자부(106)는 공통되는 공정에서 반도체 장치(100)에 만들어 넣을 수 있기 때문에, 제조 공정 및 제조 비용을 특별히 증가시키지 않는다는 이점을 갖는다. 또한, 도 5에서 나타내는 화소의 레이아웃, 도 7에서 나타내는 화소의 등가 회로는 일례이며, 본 발명은 이것에 한정되지 않고, 다른 구성을 적용할 수 있다.
4. 단자부의 구성 2
도 8은, 단자부(106)의 구조에 관한 일 형태를 나타낸다. 단자(116)의 구조, 및 제1 절연층(144a) 및 제2 절연층(146a)은, 도 4a를 참조하여 설명되는 것과 마찬가지이다. 그러나, 도 8에서 나타내는 단자부(106)는, 제2 절연층(146a)이, 단자부의 측면에 접해서 설치되어 있는 것 외에, 단자(116)의 상면(제3 도전층(138)의 상면)의 일부를 덮어 설치되어 있다.
제1 도전층(134)과 제3 도전층(138)은 동일하거나 또는 동종의 도전성 재료로 형성된다. 예를 들어, 제1 도전층(134)과 제3 도전층(138)이 티타늄(Ti) 또는 몰리브덴(Mo)이며, 제2 도전층(136)은 알루미늄(Al)으로 형성된다. 이러한 단자(116)의 구조에 있어서, 제2 도전층(136)의 에칭 레이트가 제1 도전층(134) 및 제3 도전층(138)의 에칭 레이트보다도 높으면, 제1 도전층(134)과 제3 도전층(138)의 단부가 제2 도전층(136)의 단부보다도 외측으로 돌출된 형상으로 된다. 적어도 제3 도전층(138)의 측단부에 대하여 제2 도전층(136)의 측단부가 후퇴한 형상이 된다. 제2 도전층(136)에 대하여 제3 도전층(138)의 측단부가 외측으로 돌출된 차양 형상에 있어서, 차양 부분의 돌출 정도는 단자(116)를 형성하는 에칭 조건에 따라 변화할 수 있다. 단자(116)는, 제1 도전층(134), 제2 도전층(136) 및 제3 도전층(138)의 단부가 정렬된 형상이 이상적이지만, 도 8에서 나타내는 바와 같이, 제3 도전층(138)에 의한 차양 형상이 형성되었다고 해도, 제2 절연층(146a)이 이 차양 형상을 매립함으로써, 제3 도전층(138)의 상층에 설치하는 제4 도전층(140)의 단차 피복성의 결여를 보충할 수 있다.
제4 도전층(140)의 파단을 방지하기 위해서, 제3 도전층(138)과 제2 절연층(146a)의 상단부면의 높이는 일치하는 것이 이상적이다. 이 이상적 형상은 고도의 가공 정밀도가 요구된다. 그러나, 제2 절연층(146a)의 일부가 단자(116)에 있어서의 제3 도전층(138)의 상면 측단부와 겹치는 구조로 함으로써, 가공 정밀도에 여유를 갖게 할 수 있다. 도 8에서 나타내는 바와 같이, 제2 절연층(146a)이 제3 도전층(138)의 상면부에 걸리는 경우, 계단 형상의 단차를 형성하는 것이 아니라, 테이퍼 형상의 단면 형상을 갖고 있는 것이 바람직하다. 제3 도전층(138)의 상면부에 있어서, 제2 절연층(146a)이 단부에서부터 서서히 막 두께가 증가하는 테이퍼 형상을 가짐으로써, 제4 도전층(140)의 파단을 방지하는데 유효하게 작용한다.
제2 절연층(146a)이 단자(116)의 상면과 겹치는 구조에 있어서, 제3 도전층(138)과 제4 도전층(140) 사이에 끼워지는 제2 절연층(146a)의 피복 영역의 비율은, 단자(116) 상면적의 50％ 미만, 바람직하게는 25％ 미만, 이상적으로는 0％일 것이 요망된다. 제2 절연층(146a)에 의한 피복 영역이 50％ 이상이면, 단자(116)의 양측면에 설치한 제2 절연층(146a)에 의해, 단자(116) 상면이 피복되어버리므로 바람직하지 않다. 제3 도전층(138)과 제2 절연층(146a)의 상단부가 일치하는 구조(피복 영역의 비율이 0％)가 이상적이지만, 피복 영역의 비율이 0％보다 크고, 50％ 미만, 바람직하게는 25％ 미만이면, 실용적으로 단자(116)의 상면에서 배선 기판 등의 부재와 전기적인 접속을 도모할 수 있다.
제4 도전층(140)은, 단자(116)의 상면으로부터, 제1 절연층(144a)의 일부에 걸리도록 설치됨으로써, 제2 절연층(146a)을 피복한다. 제4 도전층(140)은, 제3 도전층(138)과의 밀착성, 및 제1 절연층(144a)과의 밀착성이 우수하므로, 이러한 구조에 의해, 제2 절연층(146a)의 박리를 방지할 수 있다.
또한, 제2 절연층(146a)은, 제1 절연층(144a)과 접하는 측에서, 상기와 마찬가지로, 제1 절연층(144a)의 상면부가 겹치도록 설치되어 있어도 된다. 즉, 제2 절연층(146a)이 제1 절연층(144a)의 상면(테이퍼 형상의 측벽면을 제외함)과 겹치는 구조에 있어서, 제1 절연층(144a)과 제4 도전층(140) 사이에 끼워지는 제2 절연층(146a)의 피복 영역의 비율은, 제1 절연층(144a)의 상면적의 50％ 미만, 바람직하게는 25％ 미만, 이상적으로는 0％일 것이 요망된다. 그에 의해, 단자(116)의 상면에서의 경우와 마찬가지의 작용 효과를 얻을 수 있다. 또한, 도 8에 도시한 바와 같이, 제2 절연층(146a)의 상단부가, 제1 절연층(144a)의 측면부와 접하도록 설치되어 있어도 된다. 제1 절연층(144a)의 측면이 경사져 있는 경우(테이퍼 형상의 측벽면을 갖는 경우), 제4 도전층(140)은, 제2 절연층(146a)으로부터 제1 절연층(144a)의 표면을 따라 설치되어 있어도 된다. 제1 절연층(144a)의 측벽이 완만한 테이퍼 형상으로 경사져 있음으로써, 제2 도전층(136)과 제1 도전층(134)과의 경계부의 단차가 급준해지지 않도록 완화할 수 있다.
도 8에서 참조되는 단자부(106)의 형태에 의하면, 제2 절연층(146a)을 단자(116)의 상면부에서 오버랩하도록 설치함으로써, 제2 도전층(136)을 제2 절연층(146a)으로 확실하게 피복할 수 있어, 제4 도전층(140)을 파단하지 않도록 설치할 수 있다. 이에 의해, 단자(116)의 박리를 방지할 수 있다. 이 효과가 얻어지는 한, 예를 들어 제2 절연층(146a)에 의해, 제1 절연층(144a)의 측벽 및 반도체층(166a)의 상면의 일부가 피복되어 있지 않아도 된다. 즉, 적어도, 제2 도전층(136)의 측벽이, 제2 절연층(146a)에 의해 피복되어 있으면 된다.
5. 화소부의 구성 2
도 9는, 화소(118)의 구성에 대해서, 도 6과 상이한 형태를 나타낸다. 도 9에서 나타내는 화소는, 소스 배선(178)과 화소 전극(182)과의 콘택트부에, 투명 도전막에 의한 제5 도전층(142)이 설치되어 있다. 콘택트부에 제5 도전층(142)을 설치함으로써, 콘택트 홀의 형상을 안정화시켜, 소스 배선(178)과 화소 전극(182)과의 전기적인 접속을 확실하게 취할 수 있다.
제5 도전층(142)은, 제2 절연층(146b)에 콘택트 홀을 형성하여, 소스 배선(178)을 노출시킨 후에 형성된다. 제5 도전층(142)은, 단자부(106)에 있어서 제3 도전층의 상면에 설치하는 제4 도전층(140)과 동일한 공정에서 제작할 수 있다. 즉, 동일한 투명 도전막을 사용해서 제4 도전층(140) 및 제5 도전층(142)을 형성할 수 있다.
이와 같이, 도 9에서 예시되는 실시 형태에 따르면, 제조 공정을 증가시키지 않고, 단자부(106)의 박리 방지와, 화소(118)에 있어서의 화소 전극(182)의 콘택트를 확실하게 형성할 수 있어, 반도체 장치(100)의 신뢰성을 높일 수 있다.
6. 제조 공정
본 발명의 일 실시 형태에 따른 반도체 장치(100)의 제조 공정을 도 10, 도 11, 도 12를 참조하여 설명한다. 또한, 이들 도면에 있어서, a는 단자부(106)의 단면 구조, b는 화소부(108)의 단면 구조를 모식적으로 도시한다.
도 10a는 단자부(106)에 있어서 제1 단자(116a) 및 제2 단자(116b)를 형성하는 단계를 나타내고, 도 10b는 구동 트랜지스터(154)에 접속되는 소스 배선(178) 및 드레인 배선(180)을 형성하는 단계를 나타낸다. 단자부(106)에 있어서는, 제1 단자(116a)와 제2 단자(116b)와의 사이에 제1 절연층(144a)이 형성되어 있다. 단자부에 있어서의 제1 절연층(144a)은 무기 절연 재료로 형성되고, 화소부(108)에 있어서 소스 배선(178) 및 드레인 배선(180)을 반도체층(166b)에 접속하는 콘택트 홀을 제1 절연층(144b)에 형성하는 공정에서 동시에 가공된다. 제1 절연층(144b)에 형성되는 콘택트 홀은, 개구 측벽면을 테이퍼 형상으로 에칭하기 때문에, 단자부(106)의 제1 절연층(144a)에 있어서도 측벽이 테이퍼 형상으로 경사져 있다. 소스 배선(178) 및 드레인 배선(180)은, 제1 도전층(134) 및 제3 도전층(138)으로서 티타늄(Ti) 또는 몰리브덴(Mo)이 사용되고, 제2 도전층(136)으로서 알루미늄(Al)이 사용된다. 제1 단자(116a) 및 제2 단자(116b)도 동일한 구조로 제작된다.
도 11a 및 b는 제2 절연층(146)을 형성하는 단계를 나타낸다. 제2 절연층(146)은 유기 절연 재료를 사용해서 형성한다. 유기 절연 재료로서는, 폴리이미드, 아크릴 등의 재료를 사용할 수 있다. 예를 들어, 폴리이미드라면, 폴리아미드산의 용액을 사용하여, 도포 건조 후에 노광, 현상을 행해서 콘택트 홀 등을 형성하고, 그 후 열처리로 이미드화시켜서 제2 절연층(146)을 형성한다. 이러한 유기 절연 재료로 형성되는 층은, 스핀 코터, 바 코터로 도포하기 때문에, 제1 기판(102)의 대략 전체면에 형성된다. 그 때문에, 제1 단자(116a) 및 제2 단자(116b), 소스 배선(178) 및 드레인 배선은, 유기 절연 재료의 층에 의해 매설된다.
도 12a 및 b는, 제4 도전층(140) 및 제5 도전층(142)을 가공하는 단계를 나타낸다. 도 12a에서 나타내는 바와 같이, 단자부(106)에 있어서는, 제1 단자 상면에 노출되는 제3 도전층(138)을 덮고, 또한 제2 절연층(146b) 및 제1 절연층(144b)의 일부를 덮도록, 제4 도전층(140)을 형성한다. 동시에, 제2 단자 상면에 노출되는 제3 도전층(138)을 덮고, 또한 제2 절연층(146b) 및 제1 절연층(144b)의 일부를 덮도록, 제4 도전층(140)을 형성한다. 한편, 화소부(108)에 있어서는, 먼저 개구된 콘택트 홀로부터 노출되는 소스 배선(178)을 덮도록, 제4 도전층(140)을 형성한다.
상기 공정에서는, 단자부(106)에 형성되는 제2 절연층(146a)의 패터닝과, 화소부(108)에 형성되는 콘택트 홀의 개구에 대해서 설명했지만, 제2 절연층(146)에 대한 이러한 가공은, 포토레지스트에 의한 마스크 패턴의 형성과, 에칭 가공에 의해 행하는 것이 가능하다. 그러나, 화소부(108)에 있어서의 콘택트 홀의 가공 깊이와, 단자부(106)에 있어서의 제2 절연층(146)의 가공 깊이는 상이하기 때문에(단자부(106)에서는 제2 절연층(146a)을 잔존시킬 필요가 있음), 동일한 마스크 패턴으로는 에칭 가공이 곤란해서, 2단계로 나누어 가공할 필요가 있다.
한편, 감광성의 유기 수지 재료와, 포토리소그래피 공정에서 사용하는 하프톤 마스크(192)를 조합하면, 단자부(106)에 있어서의 제2 절연층(146)의 가공과, 화소부(108)에 있어서의 콘택트 홀의 형성을 동시에 행할 수 있다. 도 14a 내지 c는, 단자부(106)에 있어서의 가공의 형태를 나타낸다.
도 14a는, 제2 절연층(146)을 제1 단자(116a), 제2 단자(116b) 및 제1 절연층(144a)을 매설하는 막 두께로 형성하는 단계를 나타낸다. 이 단계에서는, 제2 절연층(146)을 형성하기 위해서, 감광성 유기 재료를 도포해서 가경화시킨다.
도 14b는, 하프톤 마스크(192)를 사용해서 노광 처리를 행하는 단계를 나타낸다. 감광성 유기막이 포지티브형인 경우, 감광된 곳은 현상에 의해 제거된다. 단자부(106)에 있어서, 제2 절연층(146)으로서 잔존시키고 싶은 영역은, 다른 영역에 비해 조사되는 광량이 작아지도록, 하프톤 마스크(192)에 의해 감광해서 노광한다. 하프톤 마스크(192)는, 제2 절연층(146)에 대응하는 위치에 조사광을 감광시키는 반투과성의 패턴이 설치되어 있다.
도 14c는 노광된 감광성 유기막을 현상해서 제2 절연층(146)이 형성된 후의 상태를 나타낸다. 제1 단자(116a)와 제1 절연층(144a)의 사이의 영역, 제2 단자(116b)와 제1 절연층(144a)의 사이의 영역은, 충분히 감광되어 있지 않으므로 현상 후에도 잔존한다. 잔존하는 막의 두께는, 조사광 강도 및 조사 시간에 의해 조정할 수 있다. 이 단계에서는, 유기 수지층을 노광할 때의 광량을 조정하여, 적어도 제1 단자(116a) 및 제2 단자(116b)의 상면의 일부가 노출되도록, 감광성 유기 막의 막 두께를 저감하는 처리를 행한다. 예를 들어, 제2 절연층(146a)의 막 두께는, 하지에 있는 반도체층(166a)의 표면을 기준으로 해서, 화소부에 있어서의 제2 절연층(146b)의 막 두께에 대하여 50％ 이하로 할 수 있다. 제2 절연층(146a)을 이러한 두께로 함으로써, 단자(116)의 측면을 충분히 덮을 수 있다. 이 경우, 도 8을 참조하여 설명한 바와 같이, 제2 절연층(146a)의 일부가 제3 도전층(138)의 상면부의 일부를 덮도록 설치해도 된다. 또한, 도 8을 참조하여 설명한 바와 같이, 제2 절연층(146a)의 일부가 제1 절연층(144a)의 상면부의 일부를 덮도록 설치해도 된다. 여하튼, 단자부(106)에 있어서, 제2 절연층(146a)의 막 두께를 얇게 하면서, 화소부(108)에 있어서는, 콘택트 홀의 가공을 할 수 있다.
또한, 단자부(106)에 있어서의 제2 절연층(146a)의 하지면(반도체층(166a) 표면)으로부터의 두께는, 화소부(108)에 있어서의 제2 절연층(146b)의 두께의(소스 배선(178) 또는 드레인 배선(180)의 최상면으로부터의 두께의) 50％ 이하인 것이 바람직하다. 이러한 막 두께로 함으로써, 단자(116)의 측벽(특히, 제2 도전층(136)의 측벽)을 피복할 수 있다.
그 후, 도 13b에서 나타내는 바와 같이, 화소 전극(182)의 가공을 행한다. 화소 전극(182)은, 반사 전극으로서 은(Ag)막을 사용하고, 은(Ag)막의 상층과 하층을 ITO 사이에 끼운 적층 구조에 의해 형성된다. 이러한 화소 전극(182)에 대해서는, 혼산 용액에 의한 에칭이 행하여진다. 이 경우, 도 13a에서 나타내는 바와 같이, 제1 단자(116a) 및 제2 단자(116b)에 있어서의 제2 도전층(136)은, 적어도 측면이 제2 절연층(146a)으로 덮여 있기 때문에, 혼산에 의한 에칭을 행해도 대미지를 받지 않는다. 이와 같이, 단자부에 있어서 제2 절연층(146a)을 설치함으로써, 제1 단자(116a) 및 제2 단자(116b)를 보호할 수 있다.
이후, 도 9에 도시한 바와 같이, 화소 전극(182)을 둘러싸는 제4 절연층(150), 유기층(184), 대향 전극(186), 패시베이션으로서의 제5 절연층(152)을 설치함으로써, 제1 기판에 화소(118)를 구성하는 각 소자와, 단자부(106)가 만들어진다.
본 실시 형태에 따르면, 단자부(106)와 화소부(108)를, 각각 별도의 공정에서 제조하는 것이 아니라, 동일한 공정 내에서 제작할 수 있다. 즉, 반도체 장치(100)에 있어서의 단자부(106)의 신뢰성을 높인 구조를, 화소부(108)와 함께 반도체 장치(100)에 제작할 수 있다.
본 발명의 일 실시 형태에 따른 반도체 장치의 구성은, 영상을 표시하는 화면 영역을 갖는 장치(표시 장치)에 적용할 수 있다. 예를 들어, 각 화소에 일렉트로루미네센스 재료를 사용한 발광 소자가 설치된 표시 장치, 액정의 전기 광학 효과를 이용해서 영상을 표시하는 표시 장치에 적용할 수 있다.

Claims (19)

  1. 기판과,
    티타늄 또는 몰리브덴을 포함하는 제1 도전층과, 상기 제1 도전층 상에 설치되어 알루미늄을 포함하는 제2 도전층과, 상기 제2 도전층 상에 설치되어 티타늄 또는 몰리브덴을 포함하는 제3 도전층이 적층되고, 상기 기판 상에 배치된 제1 단자 및 제2 단자와,
    상기 제1 단자와 상기 제2 단자의 사이의 제1 절연층과,
    상기 제1 단자의 측면부에 접하고, 상기 제1 절연층과의 사이에 설치된 제2 절연층과,
    상기 제1 단자의 상면 및 상기 제2 절연층의 상면에 달하는 제4 도전층
    을 포함하고,
    상기 제1 단자 및 상기 제2 단자는, 반도체 소자를 포함하는 구동 회로의 외측에 배치되고,
    상기 제1 절연층의 하면이 상기 기판의 상면과 접하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제4 도전층은, 상기 제1 단자의 상면 및 상기 제2 절연층의 상면을 덮고, 상기 제1 절연층에 달하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제4 도전층은, 도전성의 금속 산화물인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 절연층은, 무기 절연 재료인, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 절연층은, 유기 절연 재료인, 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 절연층은, 상기 제1 단자 및 상기 제2 단자의 상면을, 평면적으로 보아 0% 초과 50％ 미만의 비율로 덮거나 또는 덮지 않는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 절연층은, 상기 제1 절연층의 상면을, 평면적으로 보아 0% 초과 50％ 미만의 비율로 덮거나 또는 덮지 않는, 반도체 장치.
  8. 제1항에 있어서,
    복수의 화소가 배열된 화소부를 더 갖는, 반도체 장치.
  9. 제8항에 있어서,
    상기 화소부는, 상기 제1 절연층과 상기 제2 절연층이 적층된 영역을 포함하고, 상기 제1 단자 및 제2 단자에 있어서의 상기 제2 절연층의 두께는, 상기 화소부에 있어서의 상기 제2 절연층의 두께의 50％ 이하인, 반도체 장치.
  10. 제8항에 있어서,
    상기 화소부는, 상기 반도체 소자에 의해 구동되는 발광 소자가 설치된 화소를 포함하고,
    상기 발광 소자는, 화소 전극과, 대향 전극과, 상기 화소 전극 및 상기 대향 전극 사이에 끼워진 유기층을 갖고,
    상기 화소 전극은, 적어도 2층의 투명 도전막과, 상기 2층의 투명 도전막 사이에 끼워진 금속막을 갖는, 반도체 장치.
  11. 기판의 상면과 접하도록, 구동 회로부에 있어서 반도체 소자를 덮고, 단자부에 있어서 스트라이프 형상으로 성형된 제1 절연층을 형성하고,
    상기 기판의 상면에, 티타늄 또는 몰리브덴을 포함하는 제1 도전층과, 알루미늄을 포함하는 제2 도전층과, 티타늄 또는 몰리브덴을 포함하는 제3 도전층을 적층하고, 상기 제1 절연층을 사이에 두는 위치에, 제1 단자 및 제2 단자를 형성하고,
    상기 제1 단자와 상기 제1 절연층과의 사이, 및 상기 제2 단자와 상기 제1 절연층과의 사이에, 상기 제1 단자 및 상기 제2 단자와의 측벽을 덮는 제2 절연층을 형성하고,
    상기 제1 단자의 상면 및 상기 제1 절연층의 상면에 달하는 제4 도전층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제4 도전층은, 상기 제1 단자의 상면 및 상기 제2 절연층의 상면을 덮고, 상기 제1 절연층에 달하도록 형성하는, 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제4 도전층은, 도전성의 금속 산화물로 형성하는, 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 절연층은, 무기 절연 재료로 형성하는, 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 제2 절연층은, 유기 절연 재료로 형성하는, 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 제2 절연층은, 상기 제1 단자 및 상기 제2 단자의 상면을 평면적으로 보아 0% 초과 50％ 미만의 비율로 덮거나 또는 덮지 않도록 형성하는, 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 제2 절연층은, 상기 제1 절연층의 상면을 평면적으로 보아 0% 초과 50％ 미만의 비율로 덮거나 또는 덮지 않도록 형성하는, 반도체 장치의 제조 방법.
  18. 제11항에 있어서,
    상기 제2 절연층은, 상기 제1 단자, 상기 제2 단자 및 상기 제1 절연층을 매설하는 막 두께로 형성한 후, 적어도 상기 제1 단자 및 상기 제2 단자의 상면이 노출되도록, 상기 막 두께를 저감하는 처리를 행하는, 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 절연층은, 감광성 유기막으로 형성하고,
    상기 막 두께를 저감하는 처리는, 상기 감광성 유기막에 대한, 하프톤 마스크를 사용한 노광 처리와, 현상 처리에 의해 행하는, 반도체 장치의 제조 방법.
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