KR101897380B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101897380B1
KR101897380B1 KR1020167023028A KR20167023028A KR101897380B1 KR 101897380 B1 KR101897380 B1 KR 101897380B1 KR 1020167023028 A KR1020167023028 A KR 1020167023028A KR 20167023028 A KR20167023028 A KR 20167023028A KR 101897380 B1 KR101897380 B1 KR 101897380B1
Authority
KR
South Korea
Prior art keywords
region
depth
type impurity
maximum value
concentration
Prior art date
Application number
KR1020167023028A
Other languages
English (en)
Other versions
KR20160105529A (ko
Inventor
사토루 가메야마
신야 이와사키
유키 호리우치
슈헤이 오키
Original Assignee
도요타 지도샤（주）
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도요타 지도샤（주） filed Critical 도요타 지도샤（주）
Publication of KR20160105529A publication Critical patent/KR20160105529A/ko
Application granted granted Critical
Publication of KR101897380B1 publication Critical patent/KR101897380B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0839—Cathode regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 기판 (12) 의 표면에 노출되어 있는 제 1 도전형 영역 (38) 에 있어서의 제 1 도전형 불순물의 농도 분포를 반도체 기판의 두께 방향을 따라 보았을 때에, 표면 측으로부터 극대치 N1, 극소치 N2, 극대치 N3, 농도 N4 가 형성되어 있고, N1 ＞ N3 ＞ N2 ＞ N4 의 관계가 만족되고 있고, N3/10 ＞ N2 의 관계가 만족되고 있으며, 표면으로부터 극대치 N1 을 갖는 깊이 D1 까지의 거리 a 가, 극대치 N1 을 갖는 깊이 D1 로부터 극소치 N2 를 갖는 깊이 D2 에서의 거리 b 의 2 배보다 큰 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD FOR SEMICONDUCTOR DEVICE}
(관련 출원의 상호 참조)
본 출원은, 2014년 2월 10일에 출원된 일본 특허출원 2014-023873 의 관련 출원으로, 이 일본 특허 출원에 기초한 우선권을 주장하는 것이고, 이 일본 특허 출원에 기재된 모든 내용은 본 명세서를 구성하는 것으로서 원용한다.
본 명세서가 개시하는 기술은 반도체 장치에 관한 것이다.
일본 공개특허공보 제2011-82220호 (이하, 특허문헌 1 이라고 한다) 에는, 1개의 반도체 기판에 다이오드와 IGBT 가 형성된 RC-IGBT 가 개시되어 있다. 다이오드의 하면에 노출되는 범위에는, n 형의 캐소드층이 형성되어 있다. 캐소드층의 상측에는, n 형의 버퍼층이 형성되어 있다. 버퍼층의 상측에는, n 형의 드리프트층이 형성되어 있다. 드리프트층의 n 형 불순물 농도는 버퍼층 및 캐소드층보다 낮다. 버퍼층의 n 형 불순물 농도는 캐소드층보다 낮다.
특허문헌 1 과 같이, 기판의 표면 측으로부터, 고농도 불순물 영역, 중농도 불순물 영역 및 저농도 불순물 영역이 이 순서로 배치되어 있는 구조는, 다이오드나 MOSFET 등의 여러 가지 반도체 장치에서 사용된다. 본 명세서에서는, 이와 같은 반도체 장치에 있어서, 특성을 보다 안정시키는 것이 가능한 기술을 제공한다.
본원 발명자들은, 상기 서술한 고농도 불순물 영역의 불순물 농도를 보다 높이는 기술을 연구하고 있다. 이 기술에서는, 반도체 기판의 표면 근방에 고농도로 불순물을 주입한 후에, 그 표면 근방의 영역을 용융시키고, 그 후, 재차 고화시킨다. 불순물은 용융된 영역 전체로 확산되기 때문에, 재차 고화된 영역은 고농도로 불순물을 함유하는 영역이 된다. 또, 이와 같이 반도체 기판을 용융시키면, 고농도의 불순물 주입에 의해 형성된 결정 결함을 효율적으로 소멸시킬 수 있다. 따라서, 불순물 농도가 높고, 또한, 결정 결함 밀도가 낮은 고농도 불순물 영역을 형성하는 것이 가능하다. 그러나, 이와 같이 반도체 기판의 표면을 용융시키는 기술에 있어서는, 용융 전에 반도체 기판의 표면에 부착되어 있었던 불순물이, 용융된 영역 내로 확산되는 것을 알게 되었다. 예를 들어, n 형의 고농도 불순물 영역을 형성할 때에, 반도체 기판의 표면에 부착되어 있는 p 형 불순물이, 용융된 영역 내로 확산되는 경우가 있다. 이와 같은 경우에 있어서, 고농도 불순물 영역과 중농도 불순물 영역의 경계에서 n 형 불순물 농도가 낮아지고 있으면, 그 n 형 불순물 농도가 낮은 영역으로 p 형 불순물이 확산되어, 그 영역이 p 형화되어 버리는 경우가 있다. 이와 같은 문제를 해소하기 위해서는, 고농도 불순물 영역과 중농도 불순물 영역의 경계의 n 형 불순물 농도가 높은 것이 요구된다. 그러나, 당해 경계의 n 형 불순물 농도가 높으면, 고농도 불순물 영역과 중농도 불순물 영역이 충분히 분리되지 않는다. 그러면, 고농도 불순물 영역과 중농도 불순물 영역의 양방의 영향을 받아, 고농도 불순물 영역에 대한 전자의 주입 효율이 변화된다. 이 때문에, 반도체 장치의 특성의 제어가 곤란해진다.
따라서, 본 명세서에서는, 이하의 반도체 장치를 제공한다. 이 반도체 장치는, 반도체 기판의 표면에 노출되어 있는 제 1 도전형 영역을 가지고 있다. 상기 제 1 도전형 영역에 있어서의 제 1 도전형 불순물의 농도 분포를 상기 반도체 기판의 두께 방향을 따라 보았을 때에, 극대치 N1, 극소치 N2, 극대치 N3 이 형성되어 있다. 상기 극대치 N1 을 갖는 깊이가, 상기 극소치 N2 를 갖는 깊이보다 상기 표면 측에 위치하고 있다. 상기 극대치 N3 을 갖는 깊이가, 상기 극소치 N2 를 갖는 상기 깊이보다 상기 표면의 반대측에 위치하고 있다. 상기 극대치 N3 을 갖는 상기 깊이보다 상기 표면의 반대측에 위치하는 상기 제 1 도전형 영역 내에, 제 1 도전형 불순물의 농도 N4 를 갖는 영역이 존재하고 있다. N1 ＞ N3 ＞ N2 ＞ N4 의 관계가 만족되고 있고, N3/10 ＞ N2 의 관계가 만족되고 있다. 상기 표면으로부터 상기 극대치 N1 을 갖는 깊이까지의 거리 a 가, 상기 극대치 N1 을 갖는 깊이로부터 상기 극소치 N2 를 갖는 깊이까지의 거리 b 의 2 배보다 크다.
또한, 상기의 제 1 도전형 불순물은, n 형 또는 p 형의 어느 일방을 의미한다. 또, 농도 N4 를 갖는 영역의 농도는 일정할 필요는 없고, N2 ＞ N4 의 관계가 만족되는 범위 내에서 당해 영역의 농도 N4 가 위치에 따라 변화되어 있어도 된다.
이 반도체 장치에서는, 반도체 기판의 표면으로부터 극대치 N1 을 갖는 깊이까지의 거리 a 가, 극대치 N1 을 갖는 깊이로부터 극소치 N2 를 갖는 깊이까지의 거리 b 의 2 배보다 크다. 이와 같은 불순물 분포는 박스 프로파일이라고 불리고, 상기 서술한 반도체 기판을 용융시킴으로써 불순물을 활성화시키는 방법에 의해 얻어지는 특징적인 분포이다. 이 반도체 장치에서는, 극대치 N1 을 갖는 영역이 고농도 영역에 상당하고, 극대치 N3 을 갖는 영역이 중농도 영역에 상당하며, 농도 N4 를 갖는 영역이 저농도 영역에 상당한다. 또, 극소치 N2 를 갖는 깊이는, 고농도 영역과 중농도 영역의 경계에 상당한다. 이 반도체 장치에서는, 극소치 N2 가 농도 N4 보다 높다. 이 때문에, 이 반도체 장치의 제조 공정 (즉, 반도체 기판의 용융 공정) 에 있어서 극소치 N2 의 깊이로 제 1 도전형과는 상이한 도전형 (이하, 제 2 도전형이라고 한다) 의 불순물이 확산된 경우라도, 이 깊이의 영역이 제 2 도전형이 되기 어렵다. 즉, 이 반도체 장치에서는, 고농도 영역과 중농도 영역의 경계에 제 2 도전형 영역이 형성되기 어렵다. 또, 이 반도체 장치에서는, N3/10 ＞ N2 의 관계가 만족되고 있다. 극소치 N2 가 이 정도로 낮은 농도이면, 고농도 영역과 중농도 영역이 충분히 분리되어, 이들 영역이 서로 영향을 미치는 것을 억제할 수 있다. 이 때문에, 고농도 불순물 영역에 대한 전자의 주입 효율이, 중농도 불순물 영역의 영향을 거의 받지 않고 고농도 불순물 영역의 불순물 농도에 따라 정해지게 된다. 이와 같이, 이 반도체 장치에 의하면, 상기 경계에 제 2 도전형 영역이 형성되는 것을 억제할 수 있음과 함께, 중농도 불순물 영역에 의한 고농도 불순물 영역의 전자의 주입 효율에 대한 영향을 억제할 수 있다. 따라서, 이 반도체 장치는, 양산시에 특성이 안정된다.
또, 본 명세서는, 반도체 장치를 제조하는 방법을 제공한다. 이 방법은, 제 1 도전형의 반도체 기판의 표면에, 제 1 도전형 불순물을 주입하는 제 1 주입 공정과, 상기 제 1 주입 공정 후에, 상기 반도체 기판이 용융되지 않는 온도에서 상기 반도체 기판을 열 처리하는 공정과, 상기 반도체 기판의 상기 표면에, 상기 제 1 주입 공정보다 낮은 에너지로 상기 제 1 주입 공정보다 고농도로 제 1 도전형 불순물을 주입하는 제 2 주입 공정과, 제 2 주입 공정 후에, 상기 제 1 주입 공정에 있어서의 제 1 도전형 불순물의 평균 정지 위치보다 상기 표면 측의 영역을 용융시키고, 그 후, 고화시키는 공정을 갖는다.
또한, 상기 열 처리하는 공정이 제 1 주입 공정 후에 실시되고, 상기 용융·고화시키는 공정이 제 2 주입 공정보다 후에 실시되는 한, 제 1 주입 공정, 상기 열 처리하는 공정, 제 2 주입 공정 및 상기 용융·고화시키는 공정은, 어떠한 순서로 실시되어도 된다.
이 방법에서는, 제 1 주입 공정에서 비교적 깊은 위치에 제 1 도전형 불순물이 주입되고, 상기 열 처리하는 공정에 있어서 제 1 주입 공정에서 주입된 제 1 도전형 불순물이 활성화된다. 이로써, 중농도 영역이 형성된다. 또, 이 방법에서는, 제 2 주입 공정에서 비교적 얕은 위치에 제 1 도전형 불순물이 주입되고, 상기 용융·고화시키는 공정에 있어서 제 2 주입 공정에서 주입된 제 1 도전형 불순물이 활성화된다. 이로써, 고농도 영역이 형성된다. 제 1 도전형 불순물이 확산되지 않은 영역은 저농도 영역이 된다. 이 제조 방법에 의하면, 고농도 영역, 중농도 영역 및 저농도 영역을 갖는 반도체 장치를 제조할 수 있다.
도 1 은, 실시예 1 의 반도체 장치 (10) 의 종단면도이다.
도 2 는, 도 1 의 A-A 선에 있어서의 n 형 불순물 농도를 나타내는 그래프이다.
도 3 은, 반도체 장치 (10) 의 제조 공정의 설명도이다.
도 4 는, 반도체 장치 (10) 의 제조 공정의 설명도이다.
도 5 는, 반도체 장치 (10) 의 제조 공정의 설명도이다.
도 6 은, 반도체 장치 (10) 의 제조 공정의 설명도이다.
도 7 은, 반도체 장치 (10) 의 제조 공정의 설명도이다.
도 8 은, 실시예 2 의 반도체 장치의 도 2 에 대응하는 그래프이다.
도 9 는, 비교예 1 의 반도체 장치의 도 2 에 대응하는 그래프이다.
도 10 은, 비교예 2 의 반도체 장치의 도 2 에 대응하는 그래프이다.
도 11 은, 비교예 3 의 반도체 장치의 도 2 에 대응하는 그래프이다.
도 12 는, 본 명세서에 개시된 기술을 적용한 RC-IGBT 의 종단면도이다.
이하에 설명하는 실시예의 특징에 대해, 이하에 설명한다. 또한, 이하의 특징은, 모두 독립적으로 유용한 것이다.
(특징 1) 극대치 N1 을 갖는 깊이보다 표면 측에, 극대치 N1 의 1/10 인 제 1 도전형 불순물의 농도 N5 를 갖는 깊이가 존재하고 있어도 된다. 이 경우, 농도 N5 를 갖는 깊이로부터 극대치 N1 을 갖는 깊이까지의 거리 c 가, 거리 b 의 2 배보다 커도 된다.
(특징 2) 반도체 기판에 다이오드와 IGBT 가 형성되어 있고, 제 1 도전형 영역이 다이오드의 캐소드 영역이어도 된다.
(특징 3) 극대치 N1 을 갖는 깊이가 표면으로부터 0.3 ∼ 0.7 ㎛ 의 범위 내에 존재해도 된다.
(특징 4) 극대치 N3 을 갖는 깊이가 표면으로부터 0.5 ∼ 3.0 ㎛ 의 범위 내에 존재해도 된다.
(실시예 1)
도 1 에 나타내는 실시예 1 의 반도체 장치 (10) 는, 반도체 기판 (12) 과, 반도체 기판 (12) 의 상면 (12a) 에 형성된 애노드 전극 (20) 과, 반도체 기판 (12) 의 하면 (12b) 에 형성된 캐소드 전극 (22) 을 가지고 있다.
반도체 기판 (12) 내에는, p 형의 애노드 영역 (30) 과 n 형의 캐소드 영역 (38) 이 형성되어 있다. 애노드 영역 (30) 은, 반도체 기판 (12) 의 상면 (12a) 으로 노출되는 범위에 형성되어 있고, 애노드 전극 (20) 에 대해 접속되어 있다. 캐소드 영역 (38) 은, 반도체 기판 (12) 의 하면 (12b) 으로 노출되는 범위에 형성되어 있고, 캐소드 전극 (22) 에 대해 접속되어 있다. 즉, 반도체 기판 (12) 내에는, 다이오드가 형성되어 있다.
도 2 는, 도 1 의 A-A 선에 있어서의 n 형 불순물의 농도 분포를 나타내고 있다. 또한, 도 2 의 가로축은 반도체 기판 (12) 의 하면 (12b) 으로부터의 깊이를 나타내고 있고, 세로축은 n 형 불순물 농도를 로그에 의해 지명하고 있다. n 형 불순물 농도는, 반도체 기판 (12) 의 하면 (12b) 으로부터 깊은 측을 향함에 따라 완만하게 상승하여, 극대치 N1 이 된다. n 형 불순물 농도는, 극대치 N1 의 깊이 D1 로부터 깊은 측을 향함에 따라 급격하게 감소하여, 극소치 N2 가 된다. n 형 불순물 농도는, 극소치 N2 의 깊이 D2 로부터 깊은 측을 향함에 따라 상승하여, 극대치 N3 이 된다. n 형 불순물 농도는, 극대치 N3 의 깊이 D3 으로부터 깊은 측을 향함에 따라 감소하여, 깊이 D4 에서 농도 N4 가 된다. 깊이 D4 보다 깊은 영역에서는, n 형 불순물 농도는 농도 N4 로 거의 일정하게 되어 있다. 농도 N1 ∼ N4 는, N1 ＞ N3 ＞ N2 ＞ N4 의 관계를 만족시킨다. 또, 극소치 N2 는, 극대치 N3 의 10 분의 1 보다 작은 값이다. 즉, N3/10 ＞ N2 가 만족된다. 또, 반도체 기판 (12) 의 하면 (12b) 에 있어서의 n 형 불순물 농도 Ns 는, 극대치 N1 의 십분의 1 보다 큰 값이다. 이하에서는, 깊이 D2 보다 얕은 쪽 (하면 (12b) 측) 에 위치하는 캐소드 영역 (38) 을 컨택트 영역 (36) 이라고 하고, 깊이 D2 와 깊이 D4 사이의 캐소드 영역 (38) 을 버퍼 영역 (34) 이라고 하고, 깊이 D4 보다 깊은 쪽 (상면 (12a) 측) 의 캐소드 영역 (38) 을 드리프트 영역 (32) 이라고 한다. 본 실시예에서는, 깊이 D1 = 0.3 ∼ 0.7 ㎛ 이고, 깊이 D3 = 0.5 ∼ 3.0 ㎛ 이다.
하면 (12b) 과 깊이 D1 사이의 거리 a (= D1) 는, 깊이 D1 과 깊이 D2 사이의 거리 b (= D2 － D1) 의 2 배보다 크다. 즉, a ＞ 2b 가 만족된다. 즉, 컨택트 영역 (36) 내의 n 형 불순물 농도 분포는, 박스 프로파일로 되어 있다. 즉, 컨택트 영역 (36) 은, n 형 불순물을 주입한 반도체 영역을 일단 용융시킨 후에 고화 (재결정화) 시켜 형성된 것이다. 이 때문에, 컨택트 영역 (36) 에서는, n 형 불순물 농도가 높음에도 불구하고, 결정 결함 밀도가 낮다.
버퍼 영역 (34) 내에서는, 상기 서술한 거리 b 의 범위 (깊이 D1 과 깊이 D2 사이의 범위) 내에 비해 완만하게 n 형 불순물 농도가 변화되고 있다. 버퍼 영역 (34) 내에서는, 가우스 분포상으로 n 형 불순물이 분포되어 있다. 버퍼 영역 (34) 은, 깊이 D3 에 n 형 불순물을 주입한 후에, 열 처리에 의해 n 형 불순물을 확산 및 활성화시킴으로써 형성된 영역이다.
다이오드가 온되면 (즉, 다이오드에 순전압이 인가되면), 애노드 전극 (20) 으로부터 캐소드 전극 (22) 을 향해 홀이 흐름과 함께, 캐소드 전극 (22) 으로부터 애노드 전극 (20) 을 향해 전자가 흐른다. 상기와 같이, 컨택트 영역 (36) 이 높은 n 형 불순물 농도를 가지므로, 컨택트 영역 (36) 과 캐소드 전극 (22) 사이의 컨택트 저항은 매우 낮아져 있다. 이 때문에, 캐소드 전극 (22) 으로부터 컨택트 영역 (36) 에 높은 주입 효율로 전자가 주입된다. 또, 컨택트 영역 (36) 의 결정 결함 밀도가 낮기 때문에, 전자 및 홀이 컨택트 영역 (36) 을 통과할 때에, 컨택트 영역 (36) 에서 손실이 잘 발생하지 않게 되어 있다. 이 때문에, 이 다이오드는 저손실로 동작할 수 있다.
다이오드를 오프하면 (즉, 다이오드에 역전압이 인가되면), 애노드 영역 (30) 과 드리프트 영역 (32) 의 경계의 pn 접합으로부터, 캐소드 전극 (22) 을 향해 공핍층이 신장된다. 버퍼 영역 (34) 의 n 형 불순물 농도가 비교적 높기 때문에, 공핍층은 버퍼 영역 (34) 내에서 정지된다. 이로써, 공핍층이 컨택트 영역 (36) 에 도달하는 것이 방지되어, 다이오드의 내압이 확보된다.
또, 제조 공정에 있어서 반도체 기판 (12) 의 하면 (12b) 에 흠집이 생기고, 그 흠집이 버퍼 영역 (34) 에 도달하면, 다이오드의 내압이 저하된다. 그러나, 이 반도체 장치 (10) 에서는, 버퍼 영역 (34) 이 비교적 깊은 위치에 형성되어 있다. 보다 구체적으로는, 깊이 D3 이 0.5 ∼ 3.0 ㎛ 가 되도록 형성되어 있다. 이 때문에, 하면 (12b) 에 흠집이 생겨도, 흠집이 버퍼 영역 (34) 에 도달하기 어렵다. 이로써, 흠집에 의한 다이오드의 내압 저하가 잘 발생하지 않게 되어 있다.
다음으로, 반도체 장치 (10) 의 제조 방법에 대해 설명한다. 먼저, 도 3 에 나타내는 n 형의 반도체 기판 (12) 을 준비한다. 이 단계에서는, 반도체 기판 (12) 전체가, 상기 서술한 농도 N4 와 동등한 n 형 불순물 농도를 가지고 있다.
(버퍼 주입 공정)
다음으로, 도 4 에 나타내는 바와 같이, 반도체 기판 (12) 의 이면에 n 형 불순물을 주입한다. 여기에서는, n 형 불순물의 평균 정지 위치가, 반도체 기판 (12) 의 하면 (12b) 으로부터 깊이 D3 의 위치가 되도록, 주입 에너지를 조절한다.
(버퍼 어닐 공정)
다음으로, 노 (爐) 또는 레이저 어닐 장치를 사용함으로써, 반도체 기판 (12) 을 어닐한다. 여기에서는, 버퍼 주입 공정에서 n 형 불순물이 주입된 깊이 D3 의 위치가 충분히 가열되도록 어닐을 실시한다. 또, 어닐은, 반도체 기판 (12) 의 표면이 용융되지 않는 온도에서 실시한다. 이로써, 버퍼 주입 공정에서 주입된 n 형 불순물을 확산, 활성화시킨다. 이로써, 도 5 에 나타내는 바와 같이, 반도체 기판 (12) 중에 버퍼 영역 (34) 이 형성된다. 즉, 버퍼 어닐 공정을 실시함으로써, 도 2 에 나타내는 바와 같이 가우스 분포상으로 n 형 불순물이 분포되는 버퍼 영역 (34) 이 형성된다. 버퍼 주입 공정에 있어서의 n 형 불순물의 평균 정지 깊이가 깊이 D3 이므로, 버퍼 어닐 공정 후에, 도 2 에 나타내는 바와 같이 깊이 D3 에 n 형 불순물 농도의 극대치 N3 이 형성된다. 또, 버퍼 영역 (34) 보다 상면 (12a) 측의 n 형 불순물 농도가 낮은 영역은, 드리프트 영역 (32) 이 된다.
(컨택트 주입 공정)
다음으로, 도 6 에 나타내는 바와 같이, 반도체 기판 (12) 의 하면 (12b) 에 n 형 불순물을 주입한다. 여기에서는, n 형 불순물의 평균 정지 위치가, 버퍼 영역 (34) 보다 얕은 위치가 되도록 주입 에너지를 조절한다. 또, 컨택트 주입 공정에서는, 버퍼 주입 공정보다 높은 농도로 n 형 불순물을 주입한다. 이 때문에, 컨택트 주입 공정에서 n 형 불순물의 주입을 받은 영역 (즉, 하면 (12b) 근방의 영역) 에는, 고밀도의 결정 결함이 형성된다.
(컨택트 어닐 공정)
다음으로, 레이저 어닐에 의해, 반도체 기판 (12) 을 어닐한다. 여기에서는, 반도체 기판 (12) 의 하면 (12b) 에 레이저를 조사함으로써, 하면 (12b) 근방을 국소적으로 어닐한다. 보다 상세하게는, 레이저 어닐은, 버퍼 영역 (34) 에 많은 열이 전달되지 않도록, 단시간에 실시된다. 또, 레이저 어닐은, 하면 (12b) 근방의 반도체층이 용융되는 온도까지 승온하도록 실시된다. 구체적으로는, 깊이 D2 보다 깊은 쪽 (상면 (12a) 측) 의 영역이 용융되지 않도록, 레이저 어닐이 실시된다. 레이저 어닐에 의해 용융된 영역 (36) 은, 그 후, 고화되어 재결정화된다. 컨택트 주입 공정에서 주입된 n 형 불순물은, 용융된 영역 (36) 내로 거의 균등하게 확산된다. 이 때문에, 영역 (36) 이 재결정화되면, 영역 (36) 은 고농도로 n 형 불순물을 함유하는 컨택트 영역 (36) 이 된다. 즉, 도 7 에 나타내는 바와 같이, 반도체 기판 (12) 의 하면 (12b) 으로 노출되는 범위에, 컨택트 영역 (36) 이 형성된다.
상기와 같이, 컨택트 어닐 공정에서 영역 (36) 이 용융되면, n 형 불순물이 영역 (36) 내에 거의 균등하게 확산된다. 한편, n 형 불순물은, 용융되지 않았던 영역으로는 거의 확산되지 않는다. 그 결과, 도 2 에 나타내는 바와 같이, 하면 (12b) 과 깊이 D1 사이의 영역에서는 n 형 불순물 농도가 그다지 크게 변화되지 않고, 깊이 D1 로부터 깊이 D2 를 향해 n 형 불순물 농도가 급격하게 감소되는 분포가 얻어진다. 따라서, 도면의 거리 a, b 가, a ＞ 2b 의 관계를 만족시키게 된다. 이와 같이, 컨택트 어닐 공정을 실시함으로써, 박스 분포를 갖는 컨택트 영역 (36) 이 형성된다. 용융시키는 영역이 매우 얕은 영역에 한정되어 있으므로, 컨택트 영역 (36) 의 두께는 얇아져 (깊이 D1 이 0.3 ∼ 0.7 ㎛), 컨택트 영역 (36) 의 피크 농도 N1 이 높아진다. 또, 영역 (36) 을 용융하고, 그 후, 고화시키는 과정에 있어서, 영역 (36) 내에 고밀도로 존재하고 있었던 결정 결함의 대부분이 소멸된다. 이 때문에, 재결정화 후의 컨택트 영역 (36) 에는, 결정 결함이 적다. 즉, 컨택트 어닐 공정을 실시함으로써, n 형 불순물 농도 (보다 상세하게는, 피크 n 형 불순물 농도 N1) 가 높고, 또한, 결정 결함 밀도가 낮은 컨택트 영역 (36) 이 형성된다. 또한, 컨택트 어닐 공정은, 컨택트 어닐 공정 후에 N3/10 ＞ N2 ＞ N4 의 관계를 만족시키는 n 형 불순물 농도 N2 (도 2 참조) 가 얻어지도록 실시한다.
다음으로, 반도체 기판 (12) 의 상면 (12a) 에 p 형 불순물을 주입하고, 활성화시킴으로써, 애노드 영역 (30) 을 형성한다. 다음으로, 반도체 기판 (12) 의 상면 (12a) 에 애노드 전극 (20) 을 형성한다. 다음으로, 반도체 기판 (12) 의 하면 (12b) 에 캐소드 전극 (22) 을 형성한다. 이상의 공정에 의해, 도 1 에 나타내는 반도체 장치 (10) 가 완성된다.
이상에서 설명한 바와 같이, 실시예의 방법에 의하면, n 형 불순물 농도가 높고, 또한, 결정 결함 밀도가 낮은 컨택트 영역 (36) 을 형성할 수 있다. 따라서, 저손실의 다이오드를 형성할 수 있다.
또, 실시예의 방법에서는, 표면을 용융시키는 컨택트 어닐 공정과는 다른 어닐 공정 (버퍼 어닐 공정) 에 의해 버퍼 영역 (34) 내의 n 형 불순물을 활성화시킨다. 이 때문에, 깊은 위치에 버퍼 영역 (34) 을 형성할 수 있다. 따라서, 하면 (12b) 에 대한 흠집 등에 의한 내압 저하를 억제할 수 있다.
또, 실시예의 방법에서는, N2 ＞ N4 의 관계가 만족되도록 컨택트 어닐 공정이 실시된다. 이로써, 깊이 D2 근방에 p 형 영역이 형성되는 것이 방지된다. 즉, 컨택트 어닐 공정 전의 반도체 기판 (12) 의 하면 (12b) 에는, 의도치 않게, p 형 불순물이 부착되어 있는 경우가 있다. 이와 같은 경우에, 컨택트 어닐 공정에 있어서 영역 (36) 을 용융시키면, p 형 불순물이 36 중으로 확산된다. 따라서, 깊이 D2 에 있어서 n 형 불순물 농도가 극단적으로 낮으면, 깊이 D2 근방에 있어서 p 형 불순물 농도가 n 형 불순물 농도를 상회하여, 깊이 D2 근방에 p 형 영역이 형성될 우려가 있다. 그러나, 본 실시예의 방법에서는, N2 ＞ N4 의 관계가 만족되도록 (즉, 깊이 D2 에 있어서의 n 형 불순물 농도 N2 가 원료인 반도체 기판 (12) 의 n 형 불순물 농도 N4 보다 높아지도록) 컨택트 어닐 공정이 실시된다. 이 때문에, 깊이 D2 근방으로 미량의 p 형 불순물이 확산되어도, 깊이 D2 근방의 영역이 p 형화되기 어렵다. 따라서, 깊이 D2 에 p 형 영역이 형성되는 것이 방지된다. 이 때문에, 실시예의 방법에 의해 반도체 장치 (10) 를 양산했을 때에는, 다이오드의 특성 (특히, VF) 이 안정된다.
또, 실시예의 방법에서는, N3/10 ＞ N2 의 관계가 만족되도록 다이오드를 형성한다. 이로써, 다이오드 특성의 안정화가 도모된다. 즉, 깊이 D1 에 있어서의 n 형 불순물 농도 N2 가 지나치게 높으면, 컨택트 영역 (36) 과 버퍼 영역 (34) 이 단일의 영역으로서 기능하게 되어, 컨택트 영역 (36) 의 n 형 불순물 농도와 버퍼 영역 (34) 의 n 형 불순물 농도가, 서로의 특성에 영향을 미치게 된다. 예를 들어, n 형 불순물 농도 N2 가 높으면 캐소드 전극 (22) 으로부터 컨택트 영역 (36) 에 대한 전자의 주입 효율이, 컨택트 영역 (36) 의 n 형 불순물 농도뿐만 아니라, 버퍼 영역 (34) 의 n 형 불순물 농도에 따라서도 변화되게 된다. 이 때문에, 이 전자의 주입 효율을 정확하게 제어하는 것이 곤란해져, 반도체 장치의 양산시에 전자의 주입 효율에 큰 편차가 생기게 된다. 이것에 대해, 실시예의 방법에서는, N3/10 ＞ N2 의 관계가 만족되기 때문에, 전자의 주입 효율이, 버퍼 영역 (34) 의 영향을 잘 받지 않는다. 따라서, 실시예의 방법에 의하면, 양산시에, 각 반도체 장치의 컨택트 영역 (36) 에 대한 전자의 주입 효율에 편차가 생기기 어렵다.
(실시예 2)
실시예 2 의 반도체 장치에서는, 도 8 에 나타내는 바와 같이, 하면 (12b) 에 있어서의 n 형 불순물 농도 Ns 가, 실시예 1 에 비해 낮다. 실시예 2 에서는, N1/10 ＞ Ns 가 되고 있다. 이 때문에, 깊이 D1 보다 얕은 영역 내에, N5 = N1/10 이 되는 n 형 불순물 농도 N5 를 갖는 깊이 D5 가 존재한다. 실시예 2 에서는, 깊이 D5 로부터 깊이 D1 까지의 거리 c 가, c ＞ 2b 의 관계를 만족한다. 실시예 2 의 반도체 장치는, 실시예 1 과 동일한 방법에 의해 제조된다. 반도체 기판의 표면을 용융시키는 방법에 의해 비교적 두께가 두꺼운 컨택트 영역 (36) 을 형성할 때에는, 실시예 2 와 같이, 하면 (12b) 에 있어서의 n 형 불순물 농도 Ns 가 낮아지는 경우가 있다. 이 경우에도, 전형적인 박스 프로파일에 있어서는, c ＞ 2b 의 관계가 만족된다. 이와 같이 농도 Ns 가 낮은 경우에는, 거리 c 와 거리 b 에 의해 박스 프로파일을 정의할 수도 있다 (실시예 1 과 같이 하면 (12b) 에 있어서의 n 형 불순물 농도 Ns 가 Ns ＞ N1/10 을 만족시키는 경우에는, 실시예 1 과 같이 하면 (12b) 과 깊이 D1 사이의 거리 a 가 a ＞ 2b 의 관계를 만족시키면 된다). 실시예 2 의 반도체 장치 및 그 제조 방법에서도, 실시예 1 의 반도체 장치와 거의 동일한 이점이 얻어진다.
다음으로, 비교예의 반도체 장치와 그 제조 방법에 대해 설명한다. 또한, 비교예의 반도체 장치도, 실시예 1, 2 와 마찬가지로, 컨택트 영역, 버퍼 영역, 드리프트 영역, 애노드 영역, 캐소드 전극 및 애노드 전극을 가지고 있다. 비교예의 반도체 장치에 있어서, 이들 영역의 불순물 농도 및 치수는 상이하지만, 이들 영역의 기본적인 기능은 실시예 1, 2 와 동일하다. 따라서, 이하에서는, 실시예 1, 2 와 공통성을 갖는 부분을, 실시예 1, 2 와 동일 번호를 사용하여 설명한다. 또, 이하의 비교예는, 모두, 본원 발명자들이 실험에 있어서 실시한 것이고, 공연히 알려진 것은 아니다.
(비교예 1)
도 9 는, 비교예 1 의 반도체 장치의 컨택트 영역 (36), 버퍼 영역 (34), 드리프트 영역 (32) 의 n 형 불순물 농도 분포를 나타내고 있다. 비교예 1 의 반도체 장치의 제조 방법에서는, 먼저, 반도체 기판의 깊이 D3 에 n 형 불순물을 주입한다. 다음으로, 반도체 기판 (12) 의 하면 (12b) 근방 (예를 들어, 깊이 D1) 에 n 형 불순물을 주입한다. 다음으로, 레이저 어닐에 의해, 반도체 기판 (12) 의 하면 (12b) 을 용융시킨다. 이 때, 도 9 에 나타내는 깊이 D2 까지의 영역을 용융시킨다. 이로써, 컨택트 영역 (36) 이 형성된다. 또, 깊이 D3 근방의 영역은 용융시키지 않지만, 레이저 어닐에 의해 가열된다. 이 때문에, 깊이 D3 근방에 있어서 n 형 불순물이 활성화되어, 깊이 D3 근방에 버퍼 영역 (34) 이 형성된다. 이로써, 도 9 에 나타내는 바와 같이 n 형 불순물이 분포하는 반도체 장치가 얻어진다. 비교예 1 의 방법에서는, 레이저 어닐의 열에 의해 버퍼 영역 (34) 을 형성하기 때문에, 버퍼 영역 (34) 을 하면 (12b) 에 가까운 위치에 형성할 필요가 있다 (즉, 깊이 D3 를 얕게 할 필요가 있다). 이 때문에, 버퍼 영역 (34) 을 깊은 위치에 형성할 수 없다. 따라서, 비교예 1 의 반도체 장치는, 하면 (12b) 에 흠집이 생겼을 때에, 내압이 저하되기 쉽다. 또, 깊이 D2 에 있어서의 n 형 불순물 농도가 높기 때문에, 컨택트 영역 (36) 과 버퍼 영역 (34) 이 충분히 분리되지 않는다. 이 때문에, 이 방법으로 반도체 장치를 양산한 경우에는, 컨택트 영역 (36) 에 대한 전자의 주입 효율에 편차가 생기기 쉽다.
(비교예 2)
도 10 은, 비교예 2 의 반도체 장치의 컨택트 영역 (36), 버퍼 영역 (34), 드리프트 영역 (32) 의 n 형 불순물 농도 분포를 나타내고 있다. 비교예 2 의 반도체 장치의 제조 방법은 비교예 1 과 동일하다. 단, 버퍼 영역 (34) 에 대한 n 형 불순물의 주입 깊이 D3 이 비교예 1 보다 깊다. 또, 레이저 어닐에서는, 비교예 1 보다 깊은 깊이 D3 에 주입된 n 형 불순물을 활성화시키기 위해서, 비교예 1 보다 깊은 위치까지 반도체 기판 (12) 을 용융시킨다. 이 때문에, 도 10 에 나타내는 바와 같이, 비교예 2 의 반도체 장치에서는, 버퍼 영역 (34) 이 비교예 1 보다 깊은 위치에 형성되어 있는 한편으로, 컨택트 영역 (36) 이 폭이 넓어져, 컨택트 영역 (36) 의 n 형 불순물 농도가 낮아지고 있다. 이 때문에, 비교예 2 의 반도체 장치에서는, 컨택트 영역 (36) 의 캐소드 전극 (22) 에 대한 컨택트 저항이 높다는 문제가 있다. 또, 비교예 2 의 반도체 장치에서도, 극소치 N2 가 높아, 컨택트 영역 (36) 과 버퍼 영역 (34) 이 충분히 분리되지 않는다.
(비교예 3)
도 11 은, 비교예 3 의 반도체 장치의 컨택트 영역 (36), 버퍼 영역 (34), 드리프트 영역 (32) 의 n 형 불순물 농도 분포를 나타내고 있다. 비교예 3 의 반도체 장치의 제조 방법에서는, 먼저, 깊이 D3 에 n 형 불순물을 주입한다. 비교예 3 의 깊이 D3 은, 실시예 1 의 깊이 D3 과 동등하다. 다음으로, 반도체 기판 (12) 의 하면 (12b) 을 레이저 어닐에 의해 용융시킨다. 여기에서는, 깊이 D3 의 영역은 용융시키지 않지만, 깊이 D1 에 가까운 깊이 (도 11 의 깊이 Da) 까지를 용융시킴으로써, 깊이 D1 을 가열한다. 이로써, 깊이 D1 에 주입된 불순물을 확산시켜, 버퍼 영역 (34) 을 형성한다. 다음으로, 반도체 기판 (12) 의 하면 (12b) 근방의 깊이에 n 형 불순물을 주입한다. 다음으로, 반도체 기판 (12) 의 하면 (12b) 을 레이저 어닐에 의해 용융시킨다. 즉, 깊이 Da 보다 얕은 영역만을 용융시키고, 그 용융시킨 영역에 n 형 불순물을 확산시킨다. 이로써, 컨택트 영역 (36) 을 형성한다. 비교예 3 의 방법에 의하면, 도 11 에 나타내는 바와 같이, n 형 불순물 농도가 높은 컨택트 영역 (36) 과, 깊은 위치에 형성된 버퍼 영역 (34) 을 실현할 수 있다. 그러나, 비교예 3 의 방법에서는, 반도체 기판 (12) 의 하면 (12b) 에 p 형 불순물이 의도치 않게 부착되어 있는 경우에, 최초의 레이저 어닐 (깊이 Da 까지 용융시키는 레이저 어닐) 에 있어서 용융 영역 내에 p 형 불순물이 확산된다. 이로써, 도 11 에 나타내는 바와 같이, 하면 (12b) 으로부터 깊이 Da 까지의 영역에 p 형 불순물이 확산되는 경우가 있다. 하면, n 형 불순물의 극소치 N2 를 갖는 깊이 D2 에 있어서, p 형 불순물 농도가 n 형 불순물 농도를 상회하는 경우가 있다. 즉, 컨택트 영역 (36) 과 버퍼 영역 (34) 사이에 p 형 영역이 형성되는 경우가 있다. 이와 같이, 비교예 3 의 방법에서는, 컨택트 영역 (36) 과 버퍼 영역 (34) 사이에 p 형 영역이 형성될 우려가 있어, 양산시에 다이오드의 특성이 안정되지 않는다.
실시예 1, 2 의 방법에서는, 상기 서술한 비교예 1 ∼ 3 의 어떠한 문제도 발생하지 않고, 높은 특성을 갖는 반도체 장치를 안정적으로 제조할 수 있다.
또한, 상기 서술한 실시예 1, 2 에서는, 버퍼 주입 공정, 버퍼 어닐 공정, 컨택트 주입 공정, 컨택트 어닐 공정의 순서로 이들 공정을 실시했지만, 이들 공정의 실시 순서를 변경해도 된다. 버퍼 어닐 공정이 버퍼 공정보다 후에 실시되고, 컨택트 어닐 공정이 컨택트 주입 공정보다 후에 실시되면, 어떻게 순서를 변경해도 된다.
또, 상기 서술한 실시예에서는, 다이오드만이 형성되어 있는 반도체 장치에 대해 설명했지만, 다이오드와 IGBT 가 단일한 반도체 기판에 형성되어 있는 RC-IGBT 의 다이오드 부분에 상기 서술한 기술을 적용해도 된다. 또한, RC-IGBT 로는, 예로서 도 12 에 나타내는 구성을 들 수 있다. 도 12 에 있어서, 참조 번호 20 ∼ 22 및 30 ∼ 36 은, 실시예 1 에 대응한다. 또, 참조 번호 51 은 이미터 영역이고, 참조 번호 52 는 보디 영역이며, 참조 번호 53 은 콜렉터 영역이고, 참조 번호 55 는 게이트 절연막이며, 참조 번호 56 은 게이트 전극이다. 이들 구성 요소 (51 ∼ 56) 및 영역 (32, 34) 에 의해, IGBT 가 형성되어 있다. 또, 애노드 전극 (20) 은 IGBT 의 이미터 전극을 겸하고 있고, 캐소드 전극 (22) 는 IGBT 의 콜렉터 전극을 겸하고 있다.
또, 상기 서술한 실시예에서는, 다이오드에 대해 설명했지만, 상기 서술한 기술을 FET (예를 들어, MOSFET) 의 소스 영역과 소스 전극의 컨택트 부분이나 드레인 영역과 드레인 전극의 컨택트 부분에 적용해도 된다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구의 범위를 한정하는 것은 아니다. 특허 청구의 범위에 기재된 기술에는, 이상에서 예시한 구체예를 여러가지로 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것으로, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이고, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (6)

  1. 반도체 기판의 표면에 노출되어 있는 제 1 도전형 영역을 가지고 있고,
    상기 제 1 도전형 영역에 있어서의 제 1 도전형 불순물의 농도 분포를 상기 반도체 기판의 두께 방향을 따라 보았을 때에, 극대치 N1, 극소치 N2, 극대치 N3 이 형성되어 있고,
    상기 극대치 N1 을 갖는 깊이가, 상기 극소치 N2 를 갖는 깊이보다 상기 표면 측에 위치하고 있고,
    상기 극대치 N3 을 갖는 깊이가, 상기 극소치 N2 를 갖는 상기 깊이보다 상기 표면의 반대측에 위치하고 있고,
    상기 극대치 N3 을 갖는 상기 깊이보다 상기 표면의 반대측에 위치하는 상기 제 1 도전형 영역 내에, 제 1 도전형 불순물의 농도 N4 를 갖는 영역이 존재하고,
    N1 ＞ N3 ＞ N2 ＞ N4 의 관계가 만족되고 있고,
    N3/10 ＞ N2 의 관계가 만족되고 있으며,
    상기 표면으로부터 상기 극대치 N1 을 갖는 깊이까지의 거리 a 가, 상기 극대치 N1 을 갖는 깊이로부터 상기 극소치 N2 를 갖는 깊이까지의 거리 b 의 2 배보다 큰, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 극대치 N1 을 갖는 상기 깊이보다 상기 표면 측에, 상기 극대치 N1 의 1/10 인 제 1 도전형 불순물의 농도 N5 를 갖는 깊이가 존재하고 있고,
    상기 농도 N5 를 갖는 깊이로부터 상기 극대치 N1 을 갖는 깊이까지의 거리 c 가, 상기 거리 b 의 2 배보다 큰, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판에 다이오드가 형성되어 있고,
    상기 제 1 도전형 영역이 다이오드의 캐소드 영역인, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 반도체 기판에, IGBT 가 추가로 형성되어 있는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판에 MOSFET 가 형성되어 있고,
    상기 제 1 도전형 영역이 MOSFET 의 소스 영역 또는 드레인 영역인, 반도체 장치.
  6. 반도체 장치를 제조하는 방법으로서,
    상기 반도체 장치는,
    반도체 기판의 표면에 노출되어 있는 제 1 도전형 영역을 가지고 있고,
    상기 제 1 도전형 영역에 있어서의 제 1 도전형 불순물의 농도 분포를 상기 반도체 기판의 두께 방향을 따라 보았을 때에, 극대치 N1, 극소치 N2, 극대치 N3 이 형성되어 있고,
    상기 극대치 N1 을 갖는 깊이가, 상기 극소치 N2 를 갖는 깊이보다 상기 표면 측에 위치하고 있고,
    상기 극대치 N3 을 갖는 깊이가, 상기 극소치 N2 를 갖는 상기 깊이보다 상기 표면의 반대측에 위치하고 있고,
    상기 극대치 N3 을 갖는 상기 깊이보다 상기 표면의 반대측에 위치하는 상기 제 1 도전형 영역 내에, 제 1 도전형 불순물의 농도 N4 를 갖는 영역이 존재하고,
    N1 ＞ N3 ＞ N2 ＞ N4 의 관계가 만족되고 있고,
    N3/10 ＞ N2 의 관계가 만족되고 있으며,
    상기 표면으로부터 상기 극대치 N1 을 갖는 깊이까지의 거리 a 가, 상기 극대치 N1 을 갖는 깊이로부터 상기 극소치 N2 를 갖는 깊이까지의 거리 b 의 2 배보다 큰 것을 특징으로 하고,
    상기 방법은,
    제 1 도전형의 반도체 기판의 표면에, 제 1 도전형 불순물을 주입하는 제 1 주입 공정과,
    상기 제 1 주입 공정 후에, 상기 반도체 기판이 용융되지 않는 온도로 상기 반도체 기판을 열 처리하는 공정과,
    상기 반도체 기판의 상기 표면에, 상기 제 1 주입 공정보다 낮은 에너지로 상기 제 1 주입 공정보다 고농도로 제 1 도전형 불순물을 주입하는 제 2 주입 공정과,
    제 2 주입 공정 후에, 상기 제 1 주입 공정에 있어서의 제 1 도전형 불순물의 평균 정지 위치보다 상기 표면 측의 영역을 용융시키고, 그 후, 고화시키는 공정을 갖는,
    반도체 장치를 제조하는 방법.
KR1020167023028A 2014-02-10 2014-09-08 반도체 장치 및 반도체 장치의 제조 방법 KR101897380B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014023873A JP6098540B2 (ja) 2014-02-10 2014-02-10 半導体装置及び半導体装置の製造方法
JPJP-P-2014-023873 2014-02-10
PCT/JP2014/073641 WO2015118713A1 (ja) 2014-02-10 2014-09-08 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20160105529A KR20160105529A (ko) 2016-09-06
KR101897380B1 true KR101897380B1 (ko) 2018-09-10

Family

ID=53777533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167023028A KR101897380B1 (ko) 2014-02-10 2014-09-08 반도체 장치 및 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (1) US9633997B2 (ko)
EP (1) EP3107117B1 (ko)
JP (1) JP6098540B2 (ko)
KR (1) KR101897380B1 (ko)
CN (1) CN105981143B (ko)
TW (1) TW201532272A (ko)
WO (1) WO2015118713A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017055046A (ja) * 2015-09-11 2017-03-16 トヨタ自動車株式会社 半導体装置の製造方法
JP6740835B2 (ja) * 2016-09-26 2020-08-19 株式会社デンソー 半導体装置の製造方法
US11101137B1 (en) * 2020-03-19 2021-08-24 Alpha And Omega Semiconductor International Lp Method of making reverse conducting insulated gate bipolar transistor
DE112022002851T5 (de) 2022-02-17 2024-03-14 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren für dessen herstellung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007055352A1 (ja) 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004047749B4 (de) * 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
US7172954B2 (en) 2005-05-05 2007-02-06 Infineon Technologies Ag Implantation process in semiconductor fabrication
US7728409B2 (en) * 2005-11-10 2010-06-01 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of manufacturing the same
JP5272299B2 (ja) * 2005-11-10 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
US20070257315A1 (en) 2006-05-04 2007-11-08 International Business Machines Corporation Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors
WO2008070925A1 (en) * 2006-12-13 2008-06-19 Wriota Pty Ltd A semiconductor doping process
US20090053878A1 (en) * 2007-08-21 2009-02-26 Maxim Kelman Method for fabrication of semiconductor thin films using flash lamp processing
EP2045844A1 (en) * 2007-10-03 2009-04-08 ABB Technology AG Semiconductor Module
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
JP5309360B2 (ja) * 2008-07-31 2013-10-09 三菱電機株式会社 半導体装置およびその製造方法
US8377804B2 (en) * 2008-10-02 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
US20100084583A1 (en) 2008-10-06 2010-04-08 Hatem Christopher R Reduced implant voltage during ion implantation
JP5282818B2 (ja) * 2009-05-28 2013-09-04 トヨタ自動車株式会社 ダイオードの製造方法、及び、ダイオード
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP2011082220A (ja) 2009-10-02 2011-04-21 Toyota Motor Corp 半導体装置
KR101794182B1 (ko) * 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5641965B2 (ja) * 2011-02-09 2014-12-17 住友重機械工業株式会社 レーザアニール方法及びレーザアニール装置
JP5742962B2 (ja) 2011-11-09 2015-07-01 トヨタ自動車株式会社 半導体装置およびその製造方法
EP2793268B1 (en) * 2012-03-30 2020-06-03 Fuji Electric Co., Ltd. Method for manufacturing semiconductor device
JP5534379B2 (ja) 2013-03-08 2014-06-25 株式会社日本製鋼所 レーザアニール方法
US9006063B2 (en) * 2013-06-28 2015-04-14 Stmicroelectronics S.R.L. Trench MOSFET

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007055352A1 (ja) 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP3107117A4 (en) 2016-12-21
EP3107117B1 (en) 2017-12-20
JP2015153788A (ja) 2015-08-24
KR20160105529A (ko) 2016-09-06
US9633997B2 (en) 2017-04-25
TW201532272A (zh) 2015-08-16
WO2015118713A1 (ja) 2015-08-13
JP6098540B2 (ja) 2017-03-22
CN105981143B (zh) 2019-02-19
CN105981143A (zh) 2016-09-28
EP3107117A1 (en) 2016-12-21
US20170012039A1 (en) 2017-01-12
TWI562356B (ko) 2016-12-11

Similar Documents

Publication Publication Date Title
US10431650B2 (en) Method of manufacturing semiconductor device
US9620499B2 (en) Semiconductor device and method of manufacturing the semiconductor device
JP5309360B2 (ja) 半導体装置およびその製造方法
KR101897380B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP5203667B2 (ja) 半導体装置の製造方法
CN108074810B (zh) 半导体装置的制造方法
US9437719B2 (en) Method for manufacturing semiconductor device having grooved surface
JP6266975B2 (ja) 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP6662393B2 (ja) 半導体装置、半導体装置の製造方法
US20160351680A1 (en) Method for manufacturing insulated gate type switching device, and insulated gate type switching device
US20160027867A1 (en) Semiconductor device
US20120326277A1 (en) Power semiconductor device and manufacturing method thereof
US20170077263A1 (en) Method of manufacturing semiconductor device
WO2015037101A1 (ja) 半導体装置とその製造方法
JP5751106B2 (ja) 半導体装置の製造方法
JP6398861B2 (ja) 半導体装置の製造方法
JP5446158B2 (ja) 半導体装置及びその製造方法
JP6569512B2 (ja) 半導体装置の製造方法
JP2018056211A (ja) 半導体装置の製造方法
JP2018088467A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant