KR101853191B1 - 유전체 자기 조성물, 이를 포함하는 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조 방법 - Google Patents

유전체 자기 조성물, 이를 포함하는 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조 방법 Download PDF

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Abstract

본 발명은 주성분으로 포함되는 티탄산바륨계 분말; Na를 포함하는 제1 부성분; Ba를 포함하는 제2 부성분; 및 Si를 포함하는 제3 부성분;을 포함하고, 상기 제1 부성분의 함량은 주성분 100 mole당 Na 원소 기준으로 0.3 내지 4.0 mole 범위에 포함되고, Ba/Si 비율은 0.16 내지 1.44를 만족하는 유전체 자기 조성물에 관한 것이다.

Description

유전체 자기 조성물, 이를 포함하는 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조 방법{Dielectric ceramic composition, multilayer ceramic capacitor including the dielectric ceramic composition, and method for fabricating the multilayer ceramic capacitor}
본 발명은 유전체 자기 조성물, 이를 포함하는 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조 방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전층, 일 유전층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 휴대폰, 노트 PC등 전자 제품의 소형화 및 고기능화가 가속되면서 여기에 쓰이는 적층 세라믹 커패시터에도 소형화 및 고용량화가 지속적으로 요구되어 왔다.
이를 달성하기 위해서 적층 세라믹 커패시터의 유전층의 박층화 기술이 꾸준히 개발되어 현재 1.0 ㎛ 이하의 두께를 가지는 유전층까지 상용화되고 있다.
그러나 유전층 두께가 얇아지게 되면 절연저항, 신뢰성, BV(breakdown voltage) 저하 등 여러 가지 문제가 발생하여 유전층의 두께를 점점 더 얇게 구현하는 것이 갈수록 어려운 상황이다.
따라서, 적층 세라믹 커패시터의 고용량화를 달성할 수 있는 다른 방안이 필요한 실정이다.
한국 등록특허공보 제10-1129141호
본 발명의 일 목적 중 하나는 환원분위기 및 1100 이하에서 소성 가능한 EIA 규격에서 명시한 X5R 혹은 X7R 특성을 만족하는 유전체 자기 조성물 및 그 적층 세라믹 커패시터를 제공하는 것에 있다.
본 발명의 다른 목적 중 하나는 목표 특성인 소성 온도 1100 ℃ 이하, 유전율 3500 이상, 고온내전압 50V/㎛ 이상의 모든 특성 동시 구현이 가능한 적층 세라믹 커패시터를 제공하는 것에 있다.
본 발명의 또 다른 목적 중 하나는 이러한 목표 특성을 만족하는 적층 세라믹 커패시터를 효율적으로 얻을 수 있는 제조방법을 제공하는 것에 있다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 유전체 자기 조성물을 제안하고자 하며, 구체적으로, 주성분으로 포함되는 티탄산바륨계 분말; Na를 포함하는 제1 부성분; Ba를 포함하는 제2 부성분; 및 Si를 포함하는 제3 부성분;을 포함하고, 상기 제1 부성분의 함량은 주성분 100 mole당 Na 원소 기준으로 0.3 내지 4.0 mole 범위에 포함되고, Ba/Si 비율은 0.16 내지 1.44를 만족한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 적층 세라믹 커패시터를 제안하고자 하며, 구체적으로, 유전층이 적층된 바디; 및 상기 유전층 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극;을 포함하고, 상기 유전층은 유전체 자기 조성물을 포함하고, 상기 유전체 자기 조성물은 주성분으로 포함되는 티탄산바륨계 분말; Na를 포함하는 제1 부성분; Ba를 포함하는 제2 부성분; 및 Si를 포함하는 제3 부성분;을 포함하고, 상기 제1 부성분의 함량은 주성분 100 mole당 Na 원소 기준으로 0.3 내지 4.0 mole 범위에 포함되고, Ba/Si 비율은 0.16 내지 1.44를 만족한다.
또한, 상술한 과제를 해결하기 위한 방법으로, 본 발명은 또 다른 예를 통하여 적층 세라믹 커패시터의 제조 방법을 제안하고자 하며, 구체적으로, 유전체 자기 조성물로 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트에 제1 및 제2 내부 전극을 인쇄하는 단계; 상기 제1 및 제2 내부 전극이 인쇄된 상기 세라믹 그린 시트를 적층·압착·절단하여 바디를 마련하는 단계; 및 상기 바디를 소결하는 단계;를 포함하고, 상기 유전체 자기 조성물은 주성분으로 포함되는 티탄산바륨계 분말; Na를 포함하는 제1 부성분; Ba를 포함하는 제2 부성분; 및 Si를 포함하는 제3 부성분;을 포함하고, 상기 제1 부성분의 함량은 주성분 100 mole당 Na 원소 기준으로 0.3 내지 4.0 mole 범위에 포함되고, Ba/Si 비율은 0.16 내지 1.44를 만족한다.
본 발명의 일 실시예에 따른 유전체 자기 조성물은 주성분으로 포함되는 티탄산 바륨계 분말; Na를 포함하는 제1 부성분; Ba를 포함하는 제2 부성분; 및 Si를 포함하는 제3 부성분을 포함하고, 상기 제1 부성분의 함량이 주성분 100 mole 당 Na 원소 기준으로 0.3 내지 4.0 mole 범위에 포함되고, Ba/Si 비율은 0.16 내지 1.44를 만족하기 때문에, 본 발명의 적층 세라믹 커패시터의 목표 특성인 목표 특성인 소성 온도 1100 이하, 유전율 3500 이상, 고온내전압 50V/㎛ 이상의 모든 특성 동시 구현이 가능하다는 우수한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I'에 따른 단면도를 개략적으로 도시한 것이다.
도 3은 비교예의 적층 세라믹 커패시터의 유전층의 결정립을 촬영한 것이다.
도 4는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 유전층의 결정립을 촬영한 것으로, 화살표는 도메인 월을 지시한다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 재산화 열처리 한 후의 유전층의 결정립을 촬영한 것으로, 화살표는 도메인 월을 지시한다.
도 6은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 가압 열처리 한 후의 유전층의 결정립을 촬영한 것으로, 화살표는 도메인 월을 지시한다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 가압 열처리하는 모식도를 개략적으로 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명은 유전체 자기 조성물에 관한 것으로, 유전체 자기 조성물을 포함하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있으며, 이하에서는 유전체 자기 조성물 및 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
본 발명에서 유전체 자기 조성물의 각 부성분의 함량은 모재 분말 100 mol당 각 부성분의 mol수로 표현할 수 있으며, 또는 at%로 표현할 수 있다.
본 발명의 부성분의 함량을 설명함에 있어서 at%는 주성분 1 mole에 포함되는 Ba 원자 개수에 대한, 각 부성분의 목표 원자수에 대한 백분율 값을 의미한다.
목표 원자란 원자가 가변 억셉터(Variable Valence Acceptor) 원자, 원자가 고정 억셉터(Fixed Valence Acceptor) 및 희토류 금속(Rare metal) 원자 등을 의미한다.
유전체 자기 조성물
본 발명의 일 실시예에 따른 유전체 자기 조성물은 주성분으로 포함되는 티탄산 바륨계 분말, Na를 포함하는 제1 부성분, Ba를 포함하는 제2 부성분 및 Si를 포함하는 제3 부성분을 포함하고, 상기 제1 부성분의 함량은 주성분 100 mole에 대해 Na 원소를 기준으로 0.3 내지 4.0 mole가 되도록 포함되고, Ba/Si 비율은 0.16 내지 1.44를 만족한다.
본 발명의 일 실시형태에 따른 유전체 자기 조성물은 EIA(Electronic Industries Association) 규격에서 명시한 X5R (-55℃~85℃, △C/C0±15%) 또는 X7R(-55℃~125℃, △C/C0±15%) 특성을 만족할 수 있다.
또한, 이를 이용한 적층 세라믹 커패시터는 목표 특성인 소성 온도 1100 ℃ 이하, 유전율 3500 이상, 고온내전압 50 V/㎛ 이상의 모든 특성 동시 구현이 가능하다는 우수한 효과가 있다.
이하, 본 발명의 일 실시예에 따른 유전체 자기 조성물의 각 성분을 보다 구체적으로 설명하도록 한다.
a) 주성분(모재 분말)
티탄산바륨계 분말은 BaTiO3, (Ba1-xCax)(Ti1-yCay)O3(여기서, x는 0≤x≤0.3, y는 0≤y≤0.1), (Ba1-xCax)(Ti1-yZry)O3(여기서, x는 0≤x≤0.3, y는 0≤y≤0.5), 및 Ba(Ti1-yZry)O3 (여기서, 0 <y≤0.5)로 이루어진 그룹으로부터 선택되는 1종 이상일 수 있다.
상기 주성분은 출발 원료의 입자크기가 1.0㎛ 이하인 것이 바람직하다.
본 발명에서 기술된 방법에 의한 유전율 상승 효과는 순수 BaTiO3 (BT) 모재 뿐만 아니라, 상기 BT에 Ca, Zr 등이 일부 고용되어 수정된 (Ba1-xCax)(Ti1-yCay)O3(여기서, x는 0≤x≤0.3, y는 0≤y≤0.1), (Ba1-xCax)(Ti1-yZry)O3(여기서, x는 0≤x≤0.3, y는 0≤y≤0.5), 및 Ba(Ti1-yZry)O3 (여기서, 0 <y≤0.5) 등의 모재와 같이 BaTiO3에서 변형된 고용체의 모재에서도 그 원리가 동일하게 적용될 수 있다.
b) 제1 부성분
본 발명의 일 실시형태에 따른 유전체 자기 조성물은 Na를 포함하는 제1 부성분을 포함한다.
예를 들어, 제1 부성분은 Na2O 또는 Na2CO3일 수 있다.
제1 부성분의 함량은 주성분 100 mole 당 Na 원소를 기준으로 0.3 내지 4.0 mole의 범위로 포함된다.
또는, 제1 부성분의 함량은 Na가 0.3 내지 4.0 at%이 되도록 포함한다.
제1 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도를 낮추고, 고온 내전압 특성을 향상시키는 역할을 한다.
제1 부성분의 함량이 Na가 0.3 at% 미만인 경우, 적정 소성 온도가 1130 ℃으로 소성 온도를 1100 ℃ 이하로 낮출 수 없다는 문제가 있다.또한, 제1 부성분의 함량이 Na가 4.0 at%를 초과하는 경우, 고온 내전압 특성이 저하되는 문제가 발생한다.
즉, 본 발명의 일 실시예에 따른 유전체 자기 조성물은 Na를 포함하는 제1 부성분을 포함하며, 제1 부성분의 함량은 Na가 0.3 내지 4.0 at%이 되도록 포함되기 때문에, 이로 인하여 본 발명의 목표 특성인 목표 특성인 소성 온도 1100 ℃ 이하, 유전율 3500 이상, 고온내전압 50 V/㎛ 이상의 모든 특성 동시 구현이 가능하다는 우수한 효과가 있다.
이 때, 이러한 유전체 자기 조성물로 제조된 적층 세라믹 커패시터의 유전층은 결정립 당 도메인 월(domain wall)의 개수가 5개 이상일 수 있다.
c) 제2 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Ba 의 산화물 및 탄산염으로 이루어진 군에서 선택되는 하나 이상을 포함하는 제2 부성분을 포함할 수 있다. 예를 들어, 제2 부성분은 BaO 또는 BaCO3 일 수 있다.
제2 부성분은 주성분 100 mole 당 0.2 mole 내지 1.8 mole로 포함될 수 있다.
제2 부성분이 첨가되지 않거나, 과량으로 첨가되는 경우에는 유전율이 3500 미만으로 낮아지는 문제가 발생한다.
즉, 본 발명의 일 실시예에 따른 유전체 자기 조성물은 Ba를 포함하는 제2 부성분을 포함하며, 제2 부성분은 모재 분말 100 mole 당 0.2 mole 내지 1.8 mole로 포함되기 때문에, 이로 인하여 본 발명의 목표 특성인 목표 특성인 소성 온도 1100 ℃ 이하, 유전율 3500 이상, 고온내전압 50 V/㎛ 이상의 모든 특성 동시 구현이 가능하다는 우수한 효과가 있다.
이 때, 이러한 유전체 자기 조성물로 제조된 적층 세라믹 커패시터의 유전층은 결정립 당 도메인 월(domain wall)의 개수가 5개 이상일 수 있다.
d) 제3 부성분
본 발명의 일 실시형태에 따르면, 유전체 자기 조성물은 Si 원소의 산화물, Si 원소의 탄산염 및 Si 원소를 포함하는 글라스로 이루어진 군에서 선택되는 하나 이상을 포함하는 제3 부성분을 포함할 수 있다. 예를 들어, 제3 부성분은 SiO2일 수 있다.
제3 부성분은 상기 주성분 100 mole에 대하여 0.5 내지 4.0 mole로 포함될 수 있다. 또는 제3 부성분은 Si 원소를 기준으로 0.5 at% 내지 4.0 at% 포함될 수 있다.
상기 제3 부성분의 함량이 유전체 모재 분말 100 mole에 대하여 0.4 mole 미만인 경우에는 소성 온도가 1100 ℃를 초과하는 문제가 있고, 4.0 mole를 초과하여 포함되는 경우 고온 내전압이 저하되는 문제가 있다.
즉, 본 발명의 일 실시예에 따른 유전체 자기 조성물은 Si를 포함하는 제3 부성분을 포함하며, 제3 부성분은 모재 분말 100 mole 당 0.4 mole 내지 4.0 mole로 포함되기 때문에, 이로 인하여 본 발명의 목표 특성인 목표 특성인 소성 온도 1100 ℃ 이하, 유전율 3500 이상, 고온내전압 50 V/㎛ 이상의 모든 특성 동시 구현이 가능하다는 우수한 효과가 있다.
이 때, 이러한 유전체 자기 조성물로 제조된 적층 세라믹 커패시터의 유전층은 결정립 당 도메인 월(domain wall)의 개수가 5개 이상일 수 있다.
e) 제4 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Y, Dy, Ho, La, Ce, Nd, Sm, Gd 및 Er 중 적어도 하나를 포함하는 산화물 또는 탄산염을 제4 부성분으로 더 포함할 수 있다. 예를 들어, 제4 부성분은 Dy2O3일 수 있다.
제4 부성분의 함량은 모재 분말 100 mole에 대하여 0.15 mole 내지 1.50 mole일 수 있다.
제4 부성분은 본 발명의 일 실시형태에서 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 신뢰성 저하를 막는 역할을 수행할 수 있으며, 제4 부성분이 모재 분말 100 mol에 대하여 0.15 내지 1.5 mole 이하로 포함되는 경우 높은 유전율이 구현되면서 고온 내전압 특성이 양호한 유전체 자기 조성물을 제공할 수 있다.
제4 부성분의 함량이 너무 적거나, 지나치게 과량인 경우에는 이러한 유전체 자기 조성물로 제조된 적층 세라믹 커패시터의 유전층은 결정립 당 도메인 월(domain wall)의 개수가 5개 미만이 된다.
f) 제5성분
본 발명의 일 실시형태에 따른 유전체 자기 조성물은 제5 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 산화물 혹은 탄산염을 더 포함할 수 있다. 예를 들어, 제5 부성분은 MnO2 또는 V2O5 일 수 있다.
Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn는 원자가 가변 억셉터(Variable Valence Acceptor)이다.
제5 부성분은 모재 분말 100 mol에 대하여 0.075 mol 내지 1.5 mol 포함될 수 있다. 또는 제5 부성분의 함량은 상기 제5 부성분에 포함되는 원자가 가변 억셉터 원소의 총합이 0.1 at% 내지 2.0 at% 되도록 포함될 수 있다.
제5 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 유전율 상승 및 고온 내전압 특성을 향상시키는 역할을 한다.
제5 부성분의 함량이 주성분 100 mole에 대하여 0.075 mole 미만이면 고온 내전압 특성이 저하될 수 있으며, 제5 부성분의 함량이 모재 분말 100 mole에 대하여 1.5 mole 를 초과하는 경우에는 유전율이 3500 미만인 문제가 발생한다.
또는, 제5 부성분의 함량이 상기 제5 부성분에 포함되는 원자가 가변 억셉터 원소의 총합이 0.1 at% 미만이면 고온 내전압 특성이 저하될 수 있으며, 2.0 at% 를 초과하는 경우에는 유전율이 3500 미만인 문제가 발생한다.
g) 제6 부성분
본 발명의 일 실시형태에 따른 유전체 자기 조성물은 제6 부성분으로서, Ca 또는 Zr의 산화물 또는 탄삼염을 더 포함할 수 있다. 예를 들어, 제5 부성분은 CaO, ZrO2, CaCO3 또는 Zr(CO3)2 일 수 있다.
제6 부성분의 함량은 주성분 100 mole 당 0 초과, 10 mole 이하로 포함될 수 있다.
제6 부성분이 첨가되면 RC 값이 증가하는 장점이 있으나, 함량이 다소 과량인 경우에는 유전율이 감소하는 문제가 있다.
즉, 본 발명의 일 실시예에 따른 유전체 자기 조성물은 제6 부성분으로서, Ca 또는 Zr의 산화물 또는 탄삼염을 더 포함하며, 제6 부성분의 함량은 주성분 100 mole 당 0 초과, 10 mole 이하로 포함되기 때문에, 이로 인하여 본 발명의 목표 특성인 목표 특성인 소성 온도 1100 ℃ 이하, 유전율 3500 이상, 고온내전압 50 V/㎛ 이상의 모든 특성 동시 구현이 가능하다는 우수한 효과가 있다.
적층 세라믹 커패시터
도 1은 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I'에 따른 단면도를 개략적으로 도시한 것이다.
도 1 및 도 2를 참조하면, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(100)는 유전층(111)과 제1 및 제2 내부 전극(121, 122)이 교대로 적층된 세라믹 바디(110)를 가진다. 세라믹 바디(110)의 양 단부에는 세라믹 바디(110)의 내부에 교대로 배치된 제1 및 제2 내부 전극(121, 122)과 각각 도통하는 제1 및 제2 외부 전극(131, 132)이 형성되어 있다.
세라믹 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 할 수 있고, 예를 들면 (0.6∼5.6mm)×(0.3∼5.0mm)×(0.3∼1.9mm)일 수 있다.
유전층(111)의 두께는 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있는데, 본 발명의 일 실시예에서 소성 후 유전층의 두께는 1층당 바람직하게는 0.1㎛ 이상일 수 있다.
너무 얇은 두께의 유전층은 한층 내에 존재하는 결정립 수가 작아 신뢰성에 나쁜 영향을 미치기 때문에 유전층의 두께는 0.1 ㎛ 이상일 수 있다.
제1 및 제2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부의 표면에 교대로 노출되도록 적층되어 있다.
상기 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 양 단부에 형성되고, 교대로 배치된 제1 및 제2 내부 전극(121, 122)의 노출 단면에 전기적으로 연결되어 커패시터 회로를 구성한다.
제1 및 제2 내부 전극(121, 122)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 본 발명의 일 실시형태에 따른 유전층(111)은 본 발명의 일 실시 형태에 따른 유전체 자기 조성물을 이용하여 형성된다.
제1 및 제2 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5㎛ 또는 0.1∼2.5㎛일 수 있다.
상기 제1 및 제2 외부 전극(131, 132)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 이용할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.
이하, 실시예 및 비교예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
하기의 표 1, 표 3, 표 5 및 표 7에 명시된 조성으로 주성분과 부성분들이 포함된 원료 분말을 지르코니아 볼을 혼합·분산 메디아로 사용하고, 에턴올 및 톨로엔과 분산제, 바인더를 혼합 한 후, 20 시간 동안 볼 밀링하였다.
주성분으로 평균 입자 크기가 100 nm인 BaTiO3 분말을 사용하였다.
제조된 슬러리는 닥터 블레이드 방식의 코터를 이용하여 3.0 ㎛와 10~13 ㎛ 의 두께로 세라믹 시트를 제조하였다.
세라믹 시트에 니켈(Ni) 내부전극 인쇄를 하였다.
상·하부 커버는 커버용 시트(10~13 ㎛ 의 두께)를 25 층으로 적층 및 압착하여 제작하였다.
내부 전극 인쇄된 20층의 액티브 시트를 적층 및 가압하며 압착바를 제작하였다.
이후, 압착바는 절단기를 이용하여 3.2mm × 1.6mm 크기의 칩으로 절단하였다. 제작이 완료된 3216 크기의 MLCC chip은 가소를 행한 후 환원분위기 0.1%H2/99.9%N2 (H2O/H2/N2 분위기)에서 1080 ~ 1130℃ 의 온도에서 2 시간 소성 뒤, 1000℃에서 N2 분위기에서 재산화 열처리를 3 시간 동안 수행하였다.
소성된 칩에 대해 구리(Cu) 페이스트로 터미네이션 공정 및 전극 소성을 거쳐 외부전극을 완성하였다. 이에 따라 소성 후 결정립의 크기가 150 nm, 유전체 두께가 대략 2.0 μm 이며 유전층의 층수가 20층인 3.2mm×1.6mm 크기의 MLCC 칩을 제작하였다.
상기와 같이 완성된 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC) 시편에 대해 상온 정전용량 및 유전손실은 LCR meter 이용하여 1 kHz, AC 0.5V/μm 조건에서 용량을 측정하였다.
정전용량과 적층 세라믹 커패시터의 유전층의 두께, 내부전극 면적, 적층수로부터 MLCC 칩 유전체의 유전율을 계산하였다.
상온 절연저항은 10 개씩 샘플을 취하여 DC 10V/μm 을 인가한 상태에서 60 초 경과 후 측정하였다.
온도에 따른 정전용량의 변화는 -55 ℃ 에서 145 ℃ 의 온도 범위에서 측정되었다.
고온 IR 승압 실험은 150℃에서 전압 단계를 10V/㎛씩 증가시키면서 저항 열화거동을 측정하였는데, 각 단계의 시간은 10분이며 5초 간격으로 저항값을 측정하였다.
고온 IR 승압 실험으로부터 고온 내전압을 도출하였는데, 이는 소성 후 2㎛ 두께의 20층의 유전체를 가지는 3216 크기 칩에서 150℃에서 전압 스텝(voltage step) dc 5V/μm를 10분간 인가하고 이 전압 step을 계속 증가시키면서 측정할 때, IR이 105Ω이상을 견디는 전압을 의미한다.
RC값은 AC 0.5V/μm, 1kHz 에서 측정한 상온 용량값과 DC 10V/μm 에서 측정한 절연 저항 값의 곱이다.
표 2, 표 4, 표 6및 표 8은 각각 표 1, 표 3, 표 5 및 표 7에 명시된 조성에 해당하는 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다.
Figure 112016073589283-pat00001
Figure 112016073589283-pat00002
표 1의 샘플 1-1 내지 1-35는 주성분 BaTiO3: 100 mole 대비 제3 부성분 SiO2: 1.25 mole, 제4 부성분 Dy2O3: 0.3 mole, 제5 부성분 MnO2: 0.2 mole 및 V2O5: 0.1 mole, 제6 부성분 CaCO3: 1.0 mole 및 ZrO2: 1.0 mole일 때, 제1 부성분 Na2CO3 및 제2 부성분 BaCO3 및 그에 따른 Ba/Si 비율 변화를 나타낸다.
표 2의 샘플 1-1 내지 1-35는 이에 해당하는 Ni 내부 전극을 적용하고 환원 분위기에서 소성한 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다.
Na2CO3가 첨가되지 않은 경우(샘플 1-1 내지 1-7)에는 모두 적정 소성온도가 1130도 수준으로 본 발명의 목표인 1100 이하 소성 온도를 달성할 수 없었다.
Na2CO3의 함량이 주성분 100 mole에 대해 0.15 mole 인 샘플 1-8 내지 1-14인 경우 1100에서 소성이 가능하며, 제2 부성분의 함량이 주성분 100 mole에 대해 함량 0.2 내지 1.8 mole인 경우(샘플 1-9 내지 1-13), Ba/Si의 비율이 0.16 ~ 1.44의 범위에 해당하고, 이때 본 발명의 목표 특성인 소성 온도 1100 이하, 유전율 3500 이상, 고온내전압 50 V/um 이상의 모든 특성 동시 구현이 가능하다.
다만, Ba의 함량이 너무 작은 경우(샘플 1-8)나, 너무 과량인 경우(샘플 1-14)에는 Ba/Si 비율이 0.16 ~ 1.44 범위를 벗어나게 되고 유전율이 3500 미만으로 낮아지는 문제가 발생한다.
Na2CO3의 함량이 주성부 100 mole에 대해 0.5 mole인 샘플 1-15 내지 1-21인 경우에도 1100 이하에서 소성이 가능하며 Ba의 함량이 주성분 100 mole 에 대해 0.2 내지 1.8 mole인 경우(샘플 1-16 내지 1-20), Ba/Si의 비율이 0.16 ~ 1.44의 범위에 해당하고 이때 본 발명의 목표 특성인 소성 온도 1100 이하, 유전율 3500 이상, 고온내전압 50V/um 이상의 모든 특성 동시 구현이 가능하다. Ba의 함량이 너무 작은 경우(샘플 1-15)나, 너무 과량인 경우(샘플 1-21)에도 유전율이 3500 미만으로 낮아지는 문제가 발생한다.
Na2CO3의 함량이 주성분 100 mole 에 대해 2.0 mole인 샘플 1-22 내지 1-28인 경우에도 동일한 거동을 확인할 수 있다. 즉, Ba의 함량이 주성부 100 mole에 대해 0.2 ~ 1.8 mole인 경우(실시예 23~27), Ba/Si의 비율이 0.16 ~ 1.44의 범위에 해당하고 이때 본 발명의 목표 특성인 소성 온도 1100 이하, 유전율 3500 이상, 고온내전압 50V/um 이상의 모든 특성 동시 구현이 가능하다.
Na2CO3의 함량이 주성분 100 mole에 대해 3.0 mole인 샘플 1-29 내지 1-35인 경우에는 모두 고온 내전압이 50V/um 미만인 문제가 발생함을 확인할 수 있다.
따라서, 주성분 BaTiO3: 100 mole 대비 제3 부성분 SiO2: 1.25 mole, 제4 부성분 Dy2O3: 0.3 mole, 제5 부성분 MnO2: 0.2 mole 및 V2O5: 0.1 mole, 제6 부성분 CaCO3: 1.0 mole 및 ZrO2: 1.0 mole일 때, Na 함량이 at% 기준으로 0.3 ~ 4.0 at% 이며 Ba/Si의 비율이 0.16 ~ 1.44 범위에 해당하면 유전율 3500 이상이 구현되고 또한 소성 온도 1100 이하 및 고온 내전압 50V/um 이상이 되는 본 발명의 모든 목표 특성 동시 구현이 가능하다.
또한, 따라서, 주성분 BaTiO3: 100 mole 대비 제3 부성분 SiO2: 1.25 mole, 제4 부성분 Dy2O3: 0.3 mole, 제5 부성분 MnO2: 0.2 mole 및 V2O5: 0.1 mole, 제6 부성분 CaCO3: 1.0 mole 및 ZrO2: 1.0 mole일 때, Na 함량이 at% 기준으로 0.3 ~ 4.0 at% 이며 Ba/Si의 비율이 0.16 ~ 1.44 범위에 해당하면 후술하는 바와 같이 유전층의 결정립 당 도메인 월의 개수가 5개 이상인 미세 구조가 생성되면서 유전율 3500 이상이 구현되고 또한 소성 온도 1100 이하 및 고온 내전압 50V/um 이상이 되는 본 발명의 모든 목표 특성 동시 구현이 가능하다.
Figure 112016073589283-pat00003
Figure 112016073589283-pat00004
표 3의 샘플 1-1 내지 1-7은 주성분 BaTiO3 100 mole 대비 제1 부성분 Na2CO3: 0.5 mole, 제3 부성분 SiO2: 1.25 mole, 제4 부성분 Dy2O3: 0.3 mole, 제5 부성분 MnO2: 0.2 mole 및 V2O5: 0.1 mole, 제6 부성분 CaCO3: 1.0 mole 및 ZrO2: 1.0 mole일 때, 제2 부성분(BaCO3)의 함량의 변화 및 Ba/Si 변화에 따른 실시예를 나타낸 것이다. 표 2의 샘플 1-1 내지 1-7은 표 1의 샘플 1-1 내지 1-7의 유전체 자기 조성물을 이용하여 제작한 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다
표 3 및 표 4를 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 Ba를 포함하는 제2 부성분이 주성분 100 mole 당 0.2 미만, 1.80 mole 초과하여 포함되는 경우, 유전율이 3500 미만으로 떨어지는 문제가 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 Ba를 포함하는 제2 부성분을 주성분 100 mole 당 0.2 내지 1.80 mole 포함할 때, Ba/Si가 0.16 내지 1.44를 만족하게 한다.
따라서, Ba/Si가 0.16 미만이거나, 1.44를 초과하는 경우에도 유전율이 3500 미만으로 떨어지는 문제가 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 Ba를 포함하는 제2 부성분을 주성분 100 mole 당 0.2 내지 1.80 mole 포함하거나, Ba/Si가 0.16 내지 1.44 일 때, 유전율을 3500 이상 확보할 수 있다.
이 때, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 유전층의 미세구조에 있어서, 결정립 당 도메인 월이 5개 이상 포함될 수 있다.
도 3은 샘플 3-1(비교예)의 적층 세라믹 커패시터의 유전층의 결정립을 촬영한 것이며, 도 4는 본 발명의 샘플 3-3에 따른 적층 세라믹 커패시터의 유전층의 결정립을 촬영한 것으로, 화살표는 도메인 월을 지시한다.
유전층의 미세구조는 TEM(Transmission Electron Microscopy)를 이용하여 관찰하였다. 도 4의 화살표로 지시한 바와 같이, 결정립 내부에 나타나는 평행한 띠무늬의 경계가 도메인 월에 해당한다.
한 샘플에 대한 도메인 월의 개수는 임의의 결정립 20개 중 도메인 월이 가장 많은 결정립에 해당하는 도메인 월의 개수로 정의하였다.
BaTiO3와 같은 강유전체 재료(Ferroelectric Material)에서 유전율(dielectric constan:εr)은 인가되는 전기장에 따른 Ti 이온의 위치 변위에 기인한 분극에 의한 것(εr[volume])과 도메인 월의 진동 및 스위칭에 의한 것(εr[domain wall])에 의해 결정되며, 이러한 관계는 다음 수학식 1과 같이 표현된다.
Figure 112016073589283-pat00005
여기서 d는 도메인 폭의 두께를 나타낸다. 따라서, 동일한 결정립의 크기에서 높은 유전율을 구현하기 위해서는 도메인 월의 개수를 증가시켜 d 를 작게 하여야 한다.
도 3 및 4를 참조하면, 결정립의 크기가 약 150 nm 정도 되는 것을 알 수 있다.
도 3을 참조하면, 샘플 3-1(비교예)의 경우, 도메인 월이 관찰되지 않는 것을 알 수 있다. 이때, 비교예의 적층 세라믹 커패시터의 유전율은 3306으로 3500 미만인 것을 알 수 있다.
이에 반해, 도 4를 참조하면, 샘플 3-3의 경우, 비교예와 유사한 결정립의 크기를 가지나 도메인 월이 6개 관찰된다. 이때, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 유전율은 4342로 목표 특성인 3500 보다 매우 높은 것을 알 수 있다.
즉, 유전층의 결정립 당 도메인 월의 개수가 5개 이상인 경우, 본 발명의 목표 특성 중 하나인 유전율이 3500 이상인 것을 달성할 수 있다.
또한, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 결정립 크기를 약 250 nm 이하로 하는 경우에도 결정립 당 도메인 월의 개수가 5개 이상인 경우, 본 발명의 목표 특성 중 하나인 유전율이 3500 이상인 것을 달성할 수 있다.
표 3의 의 샘플 3-8 내지 3-12는 주성분 BaTiO3 100 mole 대비 제1 부성분 Na2CO3: 0.5 mole, 제2 부성분 BaCO3: 0.60 mole, 제3 부성분 SiO2: 1.25 mole, 제5 부성분 MnO2: 0.2 mole 및 V2O5: 0.1 mole, 제6 부성분 CaCO3: 1.0 mole 및 ZrO2: 1.0 mole일 때, 제4 부성분인 Dy2O3 함량 변화에 따른 실시예를 나타낸 것이다. 표 4의 샘플 3-8 내지 3-12는 이에 해당하는 Ni 내부 전극을 적용하고 환원 분위기에서 소성한 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다.
Dy2O3의 함량이 너무 적은 경우(샘플 3-8)나, 지나치게 과량인 경우(샘플 3-12)에는 한 결정립 내에 도메인 월의 개수가 5개 미만인 미세구조가 형성되어 유전율이 3500 미만인 문제가 발생한다. Dy2O3의 함량이 주성분 100 mole에 대해 0.15 내지 1.50 mole인 경우(샘플 3-9 내지 3-11) 범위에 해당하면 한 결정립 내에 도메인 월의 개수가 5개 이상인 미세구조가 형성되어 유전율이 3500 이상이며 소성 온도 1100 이하 및 고온 내전압 50 V/um 이상이 되는 본 발명의 모든 특성 동시 구현이 가능하다.
Figure 112016073589283-pat00006
Figure 112016073589283-pat00007
표 5의 샘플 5-1 내지 5-4는 주성분 BaTiO3 100 mole 대비 제1 부성분 Na2CO3: 0.5 mole, 제2 부성분 BaCO3: 0.60 mole, 제3 부성분 SiO2: 1.25 mole, 제4 부성분 Dy2O3: 0.30 mole, 제6 부성분 CaCO3: 1.0 mole 및 ZrO2: 1.0 mole일 때, 제5 부성분 MnO2 및 V2O5의 함량 변화 실시예를 나타낸다. 표 6의 샘플 5-1 내지 5-4는 이에 해당하는 Ni 내부 전극을 적용하고 환원 분위기에서 소성한 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다.
제5 부성분의 함량이 너무 작은 경우(샘플 5-1)에는 고온 내전압 특성이 나빠지고, 지나치게 과량인 경우(샘플 5-4)에는 유전율이 3500 미만인 문제가 발생한다.
따라서 본 발명의 모든 목표 특성 동시 구현이 가능한 제5 부성분의 함량은 제5 부성분에 포함되는 원자가 가변 억셉터 원소의 총합이 0.1 at% 내지 2.0 at% (샘플 5-2 내지 5-3)되도록 포함될 수 있다.
표 5의 샘플 5-5 및 5-6은 주성분 BaTiO3 100 mole 대비 제1 부성분 Na2CO3: 0.5 mole, 제2 부성분 BaCO3: 0.60 mole, 제3 부성분 SiO2: 1.25 mole, 제4 부성분 Dy2O3: 0.30 mole, 제5 부성분 MnO2: 0.2 mole 및 V2O5: 0.1 mole 일 때, 제6 부성분의 함량이 각각 작은 경우(CaCO3: 0 mole, ZrO2: 0 mole)와 과량인 경우 (CaCO3: 10 mole, ZrO2: 10 mole)에 해당하는 샘플을 나타낸다. 표 6의 샘플 5-5 및 5-6은 이에 해당하는 Ni 내부 전극을 적용하고 환원 분위기에서 소성한 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다.
제6 부성분이 첨가되면 RC값이 증가하는 장점이 있으나 함량이 다소 과량인 샘플 5-6의 경우 유전율이 3502 수준으로 낮아지게 된다. 따라서 본 발명의 모든 목표 특성 동시 구현이 가능한 제5 부성분의 함량은 주성분 100 mole에 대해 10 mole 이하일 수 있다.
Figure 112016073589283-pat00008
Figure 112016073589283-pat00009
표 7의 샘플 7-1 내지 7-8은 주성분 BaTiO3 100 mole 대비 제1 부성분 Na2CO3: 0.5 mole, 제4 부성분 Dy2O3: 0.30 mole, 제5 부성분 MnO2: 0.2 mole 및 V2O5: 0.1 mole, 제6 부성분 CaCO3: 1.0 mole 및 ZrO2: 1.0 mole일 때, 제2 부성분 BaCO3 및 제3 부성분 SiO2 함량 변화 및 그에 따른 Ba/Si 비율 변화 예를 나타낸다. 표 8의 샘플 7-1 내지 7-8은 이에 해당하는 Ni 내부 전극을 적용하고 환원 분위기에서 소성한 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다.
SiO2의 함량이 지나치게 적은 경우(샘플 7-1)에는 Ba/Si 비율이 0.16 ~ 1.44 범위 내에 속하더라도 소성온도가 1100 이상인 문제가 발생한다.
또한, SiO2의 함량이 주성분 100 mole에 대해 6 mole로 지나치게 과량인 경우(샘플 7-8)에도 고온 내전압이 50 V/um 미만인 문제가 발생한다.
따라서 Ba/Si 비율이 0.16 ~ 1.44의 범위에 속하고 제6 부성분 SiO2의 함량이 0.5 내지 4.0 at%의 범위에 해당할 때 본 발명의 모든 목표 특성 동시 구현이 가능하다.
적층 세라믹 커패시터의 제조 방법
본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은 유전체 자기 조성물로 세라믹 그린시트를 마련하는 단계, 상기 세라믹 그린시트에 제1 및 제2 내부 전극을 인쇄하는 단계, 기 제1 및 제2 내부 전극이 인쇄된 상기 세라믹 그린 시트를 적층·압착·절단하여 바디를 마련하는 단계 및 상기 바디를 소결하는 단계;를 포함한다.
본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법에 있어서, 유전체 자기 조성물은 전술한 본 발명의 일 실시예에 따른 유전체 자기 조성물이 이용된다.
이 때, 바디를 소결하는 단계가 수행되는 온도는 1100 이하일 수 있다.
Figure 112016073589283-pat00010
Figure 112016073589283-pat00011
표 9의 샘플 9-1의 추가 열처리 전후의 조성 및 조건을 나타내고, 도 10은 이들의 실시예에 해당하는 프로토 타입 적층 세라믹 커패시터의 특성을 나타낸다.
도 5를 참조하면, 실시예 9-2와 같이 샘플 9-1을 1000도, N2 분위기에서 2시간동안 재산화 열처리후 서냉 혹은 급냉하는 것을 3회 반복시 한 후 결정 당내 도메인 월의 개수가 6개 에서 8개로 증가하고 유전율이 4342 에서 4856으로 증가함을 확인할 수 있다.
또한, 도 7의 가압 열처리 장치에 샘플 9-2의 적층 세라믹 커패시터(100)를 배치하고, 추가로 200도에서 10 Mpa의 압력을 30분간 유지한 다음 그대로 상온까지 냉각한 후 칩을 가압 열처리 장치에 꺼내는 경우(샘플 9-3), 도 6과 같이 한 결정립내 도메인 월의 개수가 8개에서 11개로 더 증가하여 유전율은 4856 에서 5523으로 또한 증가함을 알 수 있다.
따라서 이상의 결과들은 적정한 후열처리 조건에 의해서 한 결정립내 도메인 월의 개수가 증가할 수 있고 그것에 의해 유전율이 상승함을 보여준다.
즉, 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은 바디를 소결하는 단계를 수행한 후 바디를 재산화시키는 단계를 더 포함하여, 유전층의 미세구조에 있어서 유전층의 결정립 당 도메인 월이 8개 이상되도록 할 수 있다.
또한, 바디를 재산화시키는 단계를 수행한 후, 바디를 100 ~ 200 의 조건에서 1 ~ 10 MPa 범위에서 가압하는 단계 및 및 가압시킨 칩을 상온까지 냉각시키는 단계를 더 포함하여, 유전층의 미세구조에 있어서 유전층의 결정립 당 도메인 월이 11개 이상이 되도록 할 수 있다.
본 발명에서 모든 실시예들을 종합해 보면 한 결정립내 도메인 월의 개수가 많은 미세구조가 구현되면, 유전층의 평균 결정립 크기가 250 nm 이하인 경우에도 높은 유전율을 얻을 수 있음을 확인할 수 있다.
그리고 본 발명의 목표 특성을 만족하는 실시예들은 AC 0.5V/㎛의 높은 AC 전계가 인가되는 측정조건에서 85도 TCC가 ±15% 미만이므로 X5R 규격을 만족함을 확인할 수 있다
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 바디
111: 유전층
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부전극

Claims (16)

  1. 주성분으로 포함되는 티탄산바륨계 분말;
    Na를 포함하는 제1 부성분;
    Ba를 포함하는 제2 부성분; 및
    Si를 포함하는 제3 부성분;을 포함하고,
    상기 제1 부성분의 함량은 주성분 100 mole당 Na 원소 기준으로 0.3 내지
    4.0 mole 범위에 포함되고,
    Ba/Si 비율은 0.16 내지 1.44를 만족하는 유전체 자기 조성물.
  2. 제1항에 있어서,
    상기 제1 부성분은 Na2O 또는 Na2CO3인 인 유전체 자기 조성물.
  3. 제1항에 있어서,
    상기 제2 부성분은 Ba의 산화물 및 탄산염으로 이루어진 군에서 선택되는 하나 이상이며,
    상기 제2 부성분은 상기 주성분 100 mole 당 0.2 내지 1.80 mole 포함되는 유전체 자기 조성물.
  4. 제1항에 있어서,
    상기 제3 부성분은 Si 원소의 산화물, Si 원소의 탄산염 및 Si 원소를 포함하는 글라스로 이루어진 군에서 선택되는 하나 이상이며,
    상기 제3 부성분의 함량은 상기 주성분 100 mole 당 0.5 내지 4.00 mole 포함되는 유전체 자기 조성물.
  5. 제1항에 있어서,
    Y, Dy, Ho, La, Ce, Nd, Sm, Gd 또는 Er 의 희토류 원소의 산화물 또는 탄산염으로 이루어진 군에서 선택되는 하나 이상의 제4 부성분을 더 포함하고,
    상기 제4 부성분의 함량은 상기 주성분 100 mole 당 0.15 내지 1.50 mole 포함되는 유전체 자기 조성물.
  6. 제1항에 있어서,
    Mn, V, Cr, Fe, Ni, Co, Cu 또는 Zn의 원자가 가변 억셉터 원소의 산화물 혹은 탄산염으로 이루어진 군에서 선택되는 하나 이상의 제5 부성분을 더 포함하고,
    상기 제5 부성분의 함량은 상기 제5 부성분에 포함되는 원자가 가변 억셉터 원소의 총합이 주성분 100 mole 당 가변 억셉터 원소 기준으로 0.1 mole 내지 2.0 mole 되도록 포함되는 유전체 자기 조성물.
  7. 제1항에 있어서,
    Ca 또는 Zr을 포함하는 제6 부성분을 더 포함하고,
    상기 제6 부성분의 함량은 상기 주성분 100 mole 당 0 초과, 10 mole 이하로 포함되는 유전체 자기 조성물.
  8. 유전층이 적층된 바디; 및
    상기 유전층 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극;을 포함하고,
    상기 유전층은 제1항 내지 제7항 중 어느 한 항의 유전체 자기 조성물을 포함하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 유전층의 미세구조에 있어서,
    상기 유전층의 결정립 당 도메인 월이 5개 이상인 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 유전층의 미세구조에 있어서,
    상기 유전층의 결정립 당 도메인 월이 8개 이상인 적층 세라믹 커패시터.
  11. 제8항에 있어서,
    상기 유전층의 미세구조에 있어서,
    상기 유전층의 결정립 당 도메인 월이 11개 이상인 적층 세라믹 커패시터.
  12. 제1항 내지 제7항 중 어느 한 항의의 유전체 자기 조성물로 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트에 제1 및 제2 내부 전극을 인쇄하는 단계;
    상기 제1 및 제2 내부 전극이 인쇄된 상기 세라믹 그린 시트를 적층·압착·절단하여 바디를 마련하는 단계; 및
    상기 바디를 소결하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 바디를 소결하는 단계가 수행되는 온도는 1100 ℃ 이하인 적층 세라믹 커패시터의 제조 방법.
  14. 제12항에 있어서,
    상기 바디는 유전층을 포함하고,
    상기 유전층의 미세구조에 있어서, 상기 유전층의 결정립 당 도메인 월이 5개 이상인 적층 세라믹 커패시터의 제조 방법.
  15. 제12항에 있어서,
    상기 바디는 유전층을 포함하고,
    상기 바디를 소결하는 단계를 수행한 후 상기 바디를 재산화시키는 단계를 더 포함하여,
    상기 유전층의 미세구조에 있어서 상기 유전층의 결정립 당 도메인 월이 8개 이상인 적층 세라믹 커패시터의 제조 방법.
  16. 제15항에 있어서,
    상기 바디를 재산화시키는 단계를 수행한 후,
    상기 바디를 100 ~ 200 ℃의 조건에서 1 ~ 10 MPa 범위에서 가압하는 단계; 및
    상기 가압시킨 바디를 상온까지 냉각시키는 단계;를 더 포함하여,
    상기 유전층의 미세구조에 있어서 상기 유전층의 결정립 당 도메인 월이 11개 이상인 적층 세라믹 커패시터의 제조 방법.

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