KR101829505B1 - 실리콘 웨이퍼의 열처리 방법, 및 실리콘 웨이퍼 - Google Patents

실리콘 웨이퍼의 열처리 방법, 및 실리콘 웨이퍼 Download PDF

Info

Publication number
KR101829505B1
KR101829505B1 KR1020150049712A KR20150049712A KR101829505B1 KR 101829505 B1 KR101829505 B1 KR 101829505B1 KR 1020150049712 A KR1020150049712 A KR 1020150049712A KR 20150049712 A KR20150049712 A KR 20150049712A KR 101829505 B1 KR101829505 B1 KR 101829505B1
Authority
KR
South Korea
Prior art keywords
wafer
heat treatment
bmd
silicon wafer
oxidizing atmosphere
Prior art date
Application number
KR1020150049712A
Other languages
English (en)
Other versions
KR20150118037A (ko
Inventor
하루오 스도
고지 아라키
다츠히코 아오키
스스무 마에다
Original Assignee
글로벌웨어퍼스 재팬 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌웨어퍼스 재팬 가부시키가이샤 filed Critical 글로벌웨어퍼스 재팬 가부시키가이샤
Publication of KR20150118037A publication Critical patent/KR20150118037A/ko
Application granted granted Critical
Publication of KR101829505B1 publication Critical patent/KR101829505B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/16—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising cuprous oxide or cuprous iodide
    • H01L21/161—Preparation of the foundation plate, preliminary treatment oxidation of the foundation plate, reduction treatment
    • H01L21/164—Oxidation and subsequent heat treatment of the foundation plate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Crystals, And After-Treatments Of Crystals (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thermal Sciences (AREA)

Abstract

본 발명은 실리콘 웨이퍼의 표층 및 벌크의 강도를 확보하면서, 결정 품질의 면내 균일성을 높이는 것을 목적으로 한다.
산화 분위기 내에서 1300℃ 이상 1400℃ 이하의 유지 온도에서 열처리하는 제1 공정과, 상기 제1 공정에서 열처리한 실리콘 웨이퍼를, 10℃/초 이상 150℃/초 이하의 냉각 속도로 냉각하는 제2 공정과, 상기 제2 공정에서 냉각한 실리콘 웨이퍼를, 산화 분위기 내에서, 800℃ 이상 1250℃ 이하의 유지 온도에서 1시간 이상 100시간 이하 열처리하는 제3 공정을 포함하는 실리콘 웨이퍼의 열처리 방법을 구성한다.

Description

실리콘 웨이퍼의 열처리 방법, 및 실리콘 웨이퍼{METHOD FOR HEAT TREATMENT OF SILICON WAFER AND SILICON WAFER}
본 발명은 초크랄스키법으로 육성된 실리콘 잉곳으로부터 잘라내어진 실리콘 웨이퍼의 열처리 방법, 및 그 실리콘 웨이퍼에 관한 것이다.
최근, 반도체 디바이스의 고집적화에 따라, 그 기판으로서 사용되는 실리콘 웨이퍼(이하, 웨이퍼라고 함)에 대해, 웨이퍼 표층의 디바이스 활성 영역(표면으로부터 7 ㎛ 정도까지의 깊이 영역)에서의 결정 완전성의 향상, 웨이퍼 표층 및 웨이퍼 내부(웨이퍼 표층을 제외한 부분을 가리키며, 이하, 벌크라고 함)에서의 충분한 기계 강도의 확보, 웨이퍼 면내 전체에 걸친 품질 균일성 등의 품질 요구가 한층 엄격해지고 있다.
결정 완전성을 향상시키기 위해서, 예컨대 특허문헌 1에 나타내는 바와 같이, 고온으로 유지한 배치(batch)식 열처리로 내에서의 열처리가 행해진다. 이 열처리는, 예컨대, 수소를 포함하는 분위기 내에서, 1300℃보다 낮은 유지 온도에 있어서, 1분∼48시간 유지하는 조건으로 행해진다. 이 열처리를 행하면, 웨이퍼 표층의 격자간 산소가 외방(外方) 확산되어 저산소 농도화된다. 그러면, 그 웨이퍼 표층 근방(표면으로부터 10 ㎛ 정도까지의 깊이 영역)에 있어서, 결정 육성시에 도입된 공공(空孔)의 응집체인 공동 결함(Crystal Originated Particle, 이하, COP라고 함)의 내벽 산화막이 용해되고, 또한 그 COP 내부에 격자간 실리콘 원자가 주입되어 공동이 메워져, COP를 소멸시킬 수 있고, 격자간 산소와 격자간 실리콘 원자의 결합체인 산소 석출물(Bulk Micro Defect, 이하, BMD라고 함)을 용해할 수 있다. 이에 의해, 웨이퍼 표층에, COP나 BMD가 없는 무결함 영역(Denuded Zone, 이하, DZ층이라고 함)을 형성할 수 있다.
또한, 디바이스 제조 공정에서는, 복수의 마스크를 순차 이용하여 노광이 행해지는데, 그때에 노광 위치가 어긋나는 오버레이나, 제조 공정 중의 열응력에 기인하여 웨이퍼의 휘어짐 등의 문제가 발생하는 경우가 있다. 이들의 문제는, 웨이퍼의 내부에 도입된 전위의 거동과 밀접한 관계가 있는 것이 알려져 있다. 상기 열처리에 의해, 벌크에 정해진 밀도 이상의 밀도의 BMD를 형성해 두면, 이 벌크 내를 슬립 등의 전위가 이동할 때에, 이 전위가 BMD에 걸려, 그 이동이 억제되는 경우가 있다. 이와 같이, 전위의 이동을 억제함으로써, 웨이퍼의 강도 향상을 도모할 수 있고, 디바이스 제조 공정 중에서의 오버레이 등의 문제를 회피할 수 있다.
또한, 벌크에 형성된 BMD는, 디바이스 제조 공정 중에 웨이퍼 표면에 부착된 중금속을 포획하는 게터링원(gettering source)으로서도 작용한다. 이와 같이, 벌크에 게터링원으로서의 BMD를 형성해 둠으로써, 디바이스의 라이프 타임 등의 전기 특성을 양호한 상태로 유지하며, 백색 결함에 따른 문제의 저감을 도모할 수 있다.
한편, BMD 사이즈가 지나치게 커지면, 비특허문헌 1에 나타내는 바와 같이, BMD 자체가 전위의 발생원이 되는 것이나, 상기 억제의 효과를 발휘하기 위해서는, BMD 밀도를 정해진 밀도 이상으로 해야 하는 것을 알고 있으며, 이 점을 고려한 후에, BMD를 형성하기 위한 열처리의 조건이 조정된다.
웨이퍼 면내에서 불균일성을 발생시키는 주된 요인으로서, 웨이퍼의 직경 방향으로 산화 유기 적층 결함(Oxidation-induced Stacking Fault, 이하, OSF라고 함) 영역이 포함되는 것을 들 수 있다. 이 OSF 영역은 결정 육성시에 있어서, 실리콘 융액으로부터 결정 중에 받아들여지는 공공과 격자간 실리콘 원자의 농도가 정확히 밸런스를 취하는 영역 근방에, 결정 인상축을 중심으로 하여 링 형상으로 출현한다(이하, OSF링이라고 함). 이 OSF링 영역 근방은, 결정 육성시에 결정 내에 도입되는 BMD핵이 매우 적다. 이 때문에, 이 결정으로부터 잘라내어진 웨이퍼에 열처리를 행해도, 거의 BMD가 형성되지 않아, OSF링 영역 근방과, 그 이외의 영역 사이에서 BMD 밀도에 차이가 생겨, 웨이퍼의 면내 균일성을 확보할 수 없는 문제가 발생한다.
그래서, OSF링 영역이 존재하는 웨이퍼에 대해, 배치식 열처리로를 이용하여 상기한 바와 같이 1300℃보다 낮은 온도에서 열처리를 행함으로써, 웨이퍼 표층에서의 고품질의 DZ층을 형성하고, 강도 향상에 유효한 BMD를 벌크에 형성하면서, OSF링 영역이 면내에 존재하는 웨이퍼의 결정 육성 이력을 리셋하여, 웨이퍼 품질의 면내 균일성을 높이도록 시도하는 경우가 있다.
[특허문헌 1] 일본 특허 공개 평성 제6-295912호 공보
[비특허문헌 1] T.Ono, et al: ECS Trans.2(2006) No.2, 109
특허문헌 1에 나타내는 배치식 열처리를 이용한 열처리에서는, 면내의 불균일을 어느 정도 개선할 수 있는 것에 그치며, 완전한 면내 균일성을 얻는 것은 곤란하다. 이것은, 이 열처리 온도가 1300℃보다 낮기 때문에, BMD의 용해 잔여물(혹은 BMD핵)이 잔존하여, 결정 육성 이력을 리셋하기에는 불충분하기 때문이라고 생각된다. 이 열처리의 시간을 연장하여, BMD의 용해 잔여물을 방지하는 것도 고려되지만, 열처리의 장시간화에 따라, 슬립 등의 결정 결함이 많이 발생하거나, 제조의 스루풋이 저하되어, 제조 비용이 상승한다는 문제가 있기 때문에 현실적이지 않다.
또한, 열처리에 의해 면내 균일성을 얻는 것이 아니라, 결정 육성 속도를 저하시켜 OSF링이 웨이퍼 면내에 형성되지 않도록 한다고 하는 수법도 있다. 그러나, 결정 육성 속도의 저하는, 제조 비용의 상승으로 직결되기 때문에, 비용 삭감 요구가 높은 상황에서는, 채용하기 어려운 것이 현 실정이다.
또한, 배치식 열처리로를 이용한 열처리는, 일반적으로는 적어도 1시간은 행해지기 때문에, 그 열처리 동안에 웨이퍼 표층의 격자간 산소가 웨이퍼 표면으로의 외방 확산에 의해 빠져나가, 웨이퍼 표층에 격자간 산소 농도가 낮은 영역이 형성된다. 이 격자간 산소는, 결정 강도를 향상시키는 작용을 갖는 것이 알려져 있으며, 웨이퍼 표층이 저산소 농도가 됨으로써 표층에 결함이 도입되기 쉬워져, 디바이스의 누설 불량이 유발될 우려가 높아진다.
그래서, 본 발명은 실리콘 웨이퍼의 표층 및 벌크의 강도를 확보하면서, 결정 품질의 면내 균일성을 높이는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 본 발명에서는, 초크랄스키법으로 육성된 실리콘 잉곳으로부터 잘라내어진 실리콘 웨이퍼에 대해, 산화 분위기 내에서, 1300℃ 이상 1400℃ 이하의 유지 온도에서 열처리하는 제1 공정과, 상기 제1 공정에서 열처리한 실리콘 웨이퍼를, 산화 분위기 내에서, 10℃/초 이상 150℃/초 이하의 냉각 속도로 냉각하는 제2 공정과, 상기 제2 공정에서 냉각한 실리콘 웨이퍼를, 산화 분위기 내에서, 800℃ 이상 1250℃ 이하의 유지 온도에서 1시간 이상 100시간 이하 열처리하는 제3 공정을 포함하는 실리콘 웨이퍼의 열처리 방법을 구성하였다.
이와 같이, 웨이퍼의 열처리 온도를 1300℃ 이상 1400℃ 이하의 유지 온도로 함으로써, 결정 육성 중에 도입된 산소 석출물(BMD)의 용해 잔여물을 방지할 수 있고, 공동 결함(COP)을 신속히 소멸시켜, 결정 육성 이력을 리셋한 면내 균일성이 높은 웨이퍼를 제조할 수 있다. 게다가, 열처리 온도를 상기 유지 온도와 같이 초고온화함으로써, 유지 시간의 단축을 도모할 수 있고, 슬립 등의 결정 결함을 저감시키거나, 제조의 스루풋을 향상시켜 저비용화를 도모할 수 있다. 또한, 이 열처리를 산화 분위기 내에서 행함으로써, 웨이퍼의 표면에 산화막(실리콘산화막)이 형성되고, 이 산화막으로부터 격자간 실리콘 원자가 웨이퍼 내에 주입된다. 격자간 실리콘 원자가 주입됨으로써, COP의 소멸이 한층 신속히 이루어진다.
또한, 이 산화막으로부터 웨이퍼 중에 격자간 산소가 주입되어, 웨이퍼 표층에 저산소 농도 영역이 형성되는 것을 방지할 수 있다. 이 때문에, 웨이퍼 표층의 강도 저하가 방지되어, 디바이스에 누설 불량 등의 문제가 발생하는 것을 방지할 수 있다. 이 1300℃ 이상의 고온 열처리는, 종래부터 일반적으로 이용되는 배치식 열처리로 대신에, 램프 어닐링로(爐)를 이용함으로써 실현할 수 있다.
또한, 제1 공정에서 열처리를 행한 웨이퍼를 상기한 냉각 속도의 범위로 냉각함으로써, 벌크에 적절한 농도의 공공을 잔존시킬 수 있다. 공공을 잔존시킴으로써, 이어서 행해지는 열처리에 있어서, 벌크의 강도 확보를 위해 필요한 충분한 사이즈와 밀도의 BMD를 형성할 수 있다. 이 냉각 속도가 10℃/초보다 작으면, 고온에서 도입된 공공이, 냉각 중에 격자간 실리콘 원자와 쌍소멸하거나, 혹은 확산됨으로써 상실되기 때문에, 적어도 10℃/초 이상의 냉각 속도로 냉각할 필요가 있다. 한편, 이 냉각 속도가 150℃/초보다 크면, 웨이퍼에 큰 열응력이 작용하여 슬립 등의 결정 결함이 도입되기 쉽기 때문에, 150℃/초 이하의 냉각 속도로 냉각할 필요가 있다.
또한, 제2 공정에서 냉각한 웨이퍼를 상기 유지 온도에서, 상기 시간 열처리함으로써, 벌크에 충분한 사이즈와 밀도의 BMD를 형성할 수 있다. 이때, 이 열처리를 산화 분위기 내에서 행함으로써, 웨이퍼 표면에 산화막이 형성되고, 이 산화막으로부터 웨이퍼 중에 격자간 실리콘 원자가 주입된다. 이 격자간 실리콘 원자는, 제2 공정에서 웨이퍼 표층에 형성된 산소 석출핵을 소멸시키는 작용을 발휘한다. 이 때문에 웨이퍼 표층에 있어서 산소 석출물이 형성되는 것을 방지할 수 있고, 이 웨이퍼 표층의 DZ층의 완전성을 확보할 수 있다.
상기와 같이, 제1 공정으로부터 제3 공정까지의 각 처리를 산화 분위기 내에서 행하여, 웨이퍼 표면에 산화막을 형성함으로써, 열처리 부재(서셉터 등)나 분위기 가스 내에 도펀트, 카본, 금속 등의 불순물이 가령 포함되어 있었다고 해도, 이 산화막에 의해 이들 불순물이 웨이퍼 내로 확산되는 것을 차폐할 수도 있다.
상기 구성에서는, 상기 제3 공정에서 열처리한 실리콘 웨이퍼를, 비산화 분위기 내에서, 800℃ 이상 1250℃ 이하의 유지 온도에서 1시간 이상 100시간 이하 열처리하는 제4 공정을 더 포함하는 구성으로 하는 것이 바람직하다.
전술한 바와 같이, BMD는 웨이퍼의 강도 향상을 도모하고, 게터링 능력을 부여하는 것을 목적으로 하여 형성되지만, 산화 분위기 내에서 이루어지는 제3 공정으로 열처리를 종료하면, BMD의 사이즈 및 밀도가 게터링 능력을 발휘시키기에는 불충분해지는 경우가 있다. 이것은, 산화 분위기에서는, 웨이퍼 표면으로부터 격자간 실리콘 원자가 주입되고, 이 격자간 실리콘 원자가, BMD의 핵 형성 및 성장을 억제하는 작용을 발휘하기 때문이다. 그래서, 제3 공정에 이어, 비산화 분위기 내에서 이루어지는 제4 공정을 마련하고, 이 제4 공정에서 격자간 실리콘 원자의 주입을 억제함으로써, BMD의 핵 형성 및 성장을 촉진할 수 있다. 이에 의해, 웨이퍼에 충분한 게터링 능력을 부여할 수 있다.
상기 각 구성에서는, 상기 제1 공정 전의 단계에서의 상기 실리콘 웨이퍼 중에 존재하는 공동 결함의 평균 사이즈가, 동일 체적의 구(球)형 환산값에 있어서, 직경 80 ㎚ 이하이고, 또한 상기 공동 결함의 밀도가 100개/㎤ 이상인 구성으로 하는 것이 바람직하다.
결정 육성시에 웨이퍼(실리콘 잉곳) 중에 도입되는 COP의 사이즈 및 밀도는, 결정의 육성 조건[특히, v/G값. 여기서 v는 결정 육성 속도(㎜/분), G는 융점 근방(융점으로부터 1350℃)의 결정 내의 축 방향 온도 구배(℃/㎜)를 각각 의미함]이나, 실리콘 융액에의 첨가물의 농도(특히 질소)와 밀접하게 관계한다. 이 v/G를 적절한 값으로 하면, 실리콘 융액으로부터 잉곳 중에 도입되는 공공과 격자간 실리콘 원자의 농도가 밸런스를 취하여, COP가 매우 저밀도인 완전 결정을 얻을 수 있다. 그러나, 이때의 v의 값은 일반적으로 작아, 제조 스루풋의 관점에서는 불리하다. 이에 비해, COP의 밀도가 100개/㎤인 결정의 육성 속도(v)는, 상기 완전 결정의 육성 속도와 비교하여 상대적으로 커서, 높은 제조 스루풋을 확보할 수 있다. 이 때문에, 웨이퍼의 제조 비용의 삭감을 도모할 수 있다. 또한, COP 사이즈를 80 ㎚ 이하로 함으로써, 이 COP를 제1 열처리로 확실하게 소멸시킬 수 있어, 결정 완전성이 높은 웨이퍼 표층을 확보할 수 있다.
상기 각 구성에서는, 상기 제2 공정에서의 냉각 속도를 변화시킴으로써, 또는 상기 제3 공정에서의 유지 시간을 변화시킴으로써, 실리콘 웨이퍼 표면으로부터의 무결함층의 깊이를 변화시키는 구성으로 하는 것이 바람직하다.
웨이퍼 표면으로부터의 무결함층의 깊이(DZ층의 폭)는, 이 웨이퍼를 이용하여 제조하는 디바이스의 종류나 용도에 대응하도록 변경이 요구되는 경우도 많다. 이와 같이, 냉각 속도나 열처리의 시간과 같이 웨이퍼의 열처리에 관한 파라미터를 변경하여 DZ층의 폭을 변경함으로써, 여러 가지 디바이스에 대응하는 웨이퍼를 용이하게 제조할 수 있다. 여기서 말하는 무결함층이란, 산소 석출물이나 COP 등의 결함이 존재하지 않는 영역을 가리키며, 이 산소 석출물의 검출법으로서, 예컨대 레이저 산란 토모그래프를 채용할 수 있다.
상기 각 구성에 따른 실리콘 웨이퍼의 열처리 방법에 의해 열처리된 실리콘 웨이퍼로서, 벌크에서의 산소 석출물의 면내 평균 밀도가 1.0×109개/㎤ 이상 1.0×1010개/㎤ 이하이고, 표면으로부터의 각 깊이 위치에서의 상기 산소 석출물 밀도의 면내 변동이 1자릿수 이내인 것을 특징으로 하는 실리콘 웨이퍼를 구성할 수 있다.
산소 석출물(BMD)의 면내 평균 밀도가 1.0×109개/㎤보다 낮은 경우, 이 BMD에 의한 게터링 능력이 저하되어, 웨이퍼에 중금속 등의 오염이 발생했을 때에 라이프 타임 저하 등의 문제가 생길 우려가 있다. 또한, BMD의 면내 평균 밀도가 1.0×1010개/㎤를 상회하면, 웨이퍼 중의 격자간 산소 원자가 많이 소비되어, 저산소 농도화에 따른 웨이퍼 강도 저하의 문제가 현저해질 우려가 있다. 또한, BMD 밀도의 면내 변동을 1자릿수 이내로 함으로써, 웨이퍼 품질의 면내 균일화를 도모할 수 있고, BMD가 면내 불균일하게 존재하는 것에 기인하여 슬립 등의 결정 결함이 발생하는 것을 최대한 방지할 수 있다.
또한, BMD의 면내 평균 밀도를 4.0×109개/㎤ 이상 1.0×1010개/㎤ 이하의 범위 내로 함으로써, 이 BMD에 의한 강도 향상 효과와 게터링 능력을 더욱 향상시킬 수 있다.
상기 실리콘 웨이퍼에서는, 벌크에서의 모든 상기 산소 석출물 중, 90% 이상의 수의 산소 석출물의 사이즈가 35 ㎚∼75 ㎚의 범위 내인 구성으로 하는 것이 바람직하다.
전술한 바와 같이, BMD는 웨이퍼의 강도 향상 작용 등의 메리트를 갖는 한편, 그 사이즈가 지나치게 커지면, 이 BMD 자체가 전위의 발생원이 된다고 하는 문제가 생길 수 있다. 그래서, 산소 석출물(BMD)의 사이즈 범위를 상기와 같이 제어함으로써, BMD에 의한 웨이퍼의 강도 향상 작용 및 게터링 능력의 확보를 도모하면서, BMD로부터 전위 등의 결정 결함이 발생하여 웨이퍼 품질이 저하되는 것을 방지할 수 있다.
본 발명에서는, 웨이퍼에 대해, 산화 분위기 내에서, 1300℃ 이상 1400℃ 이하의 유지 온도에서 열처리하는 제1 공정과, 상기 제1 공정에서 열처리한 웨이퍼를, 10℃/초 이상 150℃/초 이하의 냉각 속도로 냉각하는 제2 공정과, 상기 제2 공정에서 냉각한 웨이퍼를, 산화 분위기 내에서, 800℃ 이상 1250℃ 이하의 유지 온도에서 1시간 이상 100시간 이하 열처리하는 제3 공정을 포함하는 웨이퍼의 열처리 방법을 구성하였다. 이 구성에 의하면, 제1 공정을 상기 유지 온도에서 행함으로써, BMD나 COP의 면내 분포 등의 결정 육성 이력을 리셋할 수 있고, 결정 품질의 면내 균일성을 높일 수 있다.
또한, 제1 공정을 산화 분위기에서 행함으로써, 웨이퍼 표층의 저산소화를 방지하여 이 표층의 강도를 확보할 수 있다. 또한, 제1 공정 내지 제3 공정을 산화 분위기에서 행함으로써, 웨이퍼 내에 격자간 실리콘 원자를 주입하여, 양호한 DZ층을 형성하면서 충분한 사이즈 및 밀도의 BMD를 형성할 수 있다.
도 1은 본 발명에 따른 실리콘 웨이퍼의 열처리 방법의 시퀀스를 나타내는 도면이다.
도 2는 본 발명에 따른 제1 열처리를 행했을 때의 COP 및 BMD의 거동을 나타내는 도면이다.
도 3은 일반적인 배치식 열처리로에서 열처리를 행했을 때의 COP 및 BMD의 거동을 나타내는 도면이다.
도 4는 웨이퍼 중의 공공 및 격자간 실리콘 원자의 거동을 나타내는 도면이다.
도 5는 웨이퍼에 열처리를 행했을 때의 공공 및 격자간 실리콘 원자의 거동을 나타내는 도면으로서, 도 5의 (a)는 제1 열처리의 유지 온도에서의 유지 후, 도 5의 (b)는 제1 열처리의 냉각 후, 도 5의 (c)는 제2 열처리(산화 분위기) 완료 후이다.
도 6은 웨이퍼에 열처리를 행했을 때의 공공 및 격자간 실리콘 원자의 거동을 나타내는 도면으로서, 도 6의 (a)는 제1 열처리의 유지 온도에서의 유지 후, 도 6의 (b)는 제1 열처리의 냉각 후, 도 6의 (c)는 제2 열처리(비산화 분위기) 완료 후이다.
도 7은 웨이퍼에 열처리를 행했을 때의 산소 농도의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
도 8은 본 발명에 따른 열처리를 행했을 때의 BMD의 면내 분포 평가 결과를 나타내며, 도 8의 (a)는 웨이퍼의 중심, 도 8의 (b)는 중심으로부터 75 ㎜, 도 8의 (c)는 중심으로부터 100 ㎜, 도 8의 (d)는 중심으로부터 120 ㎜, 도 8의 (e)는 중심으로부터 140 ㎜, 도 8의 (f)는 중심으로부터 147 ㎜의 위치이다.
도 9는 본 발명에 따른 열처리를 행했을 때의 BMD 밀도의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
도 10은 본 발명에 따른 열처리를 행했을 때의 BMD 사이즈의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
도 11은 제1 열처리의 냉각 속도를 변경했을 때의 BMD 사이즈, BMD 밀도, 및 DZ층의 폭을 나타내는 도면이다.
도 12는 배치식 열처리로에서 BMD를 성장시키는 일반적인 열처리를 행했을 때의 BMD의 면내 분포 평가 결과를 나타내며, 도 12의 (a)는 웨이퍼의 중심, 도 12의 (b)는 중심으로부터 75 ㎜, 도 12의 (c)는 중심으로부터 100 ㎜, 도 12의 (d)는 중심으로부터 120 ㎜, 도 12의 (e)는 중심으로부터 140 ㎜, 도 12의 (f)는 중심으로부터 147 ㎜의 위치이다.
도 13은 배치식 열처리로에서 BMD를 성장시키는 일반적인 열처리를 행했을 때의 BMD 밀도의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
도 14는 배치식 열처리로에서 BMD를 성장시키는 일반적인 열처리를 행했을 때의 BMD 사이즈의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
도 15는 실시예 1에 따른 제1 열처리를 행했을 때의 공공 및 격자간 실리콘 원자의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
도 16은 비교예 1에 따른 제1 열처리를 행했을 때의 공공 및 격자간 실리콘 원자의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
도 17은 비교예 2에 따른 제1 열처리를 행했을 때의 공공 및 격자간 실리콘 원자의 웨이퍼 깊이 방향 분포를 나타내는 도면이다.
(1) 본원 발명에 따른 열처리 시퀀스에 대해
본 발명에 따른 실리콘 웨이퍼(이하, 웨이퍼라고 함)의 열처리 방법의 시퀀스의 일례를 도 1에 나타낸다. 이 열처리 방법은, 램프 어닐링로(爐)를 이용한 제1 열처리(HT1)와, 배치식 열처리로를 이용한 제2 열처리(HT2)의 2가지 열처리를 연속해서 행함으로써 구성된다.
본 도면에는 나타나 있지 않으나, 제1 열처리(HT1)에 이어, 웨이퍼 표면에 형성된 산화막을 박리하는 공정이 마련된다. 이 박리 공정은 생략되는 경우도 있다. 또한, 제2 열처리(HT2)에 이어, 웨이퍼의 표리면의 양면 연마(한면당 5 ㎛∼6 ㎛ 정도), 및 웨이퍼 표면의 편면(片面) 연마(1 ㎛ 정도)가 행해진다. 이 연마를 행함으로써, 웨이퍼의 거칠기가 개선되고, 제1 열처리 후에 웨이퍼의 극표층(표면으로부터 1 ㎛ 정도의 범위)에 잔존한 COP나 BMD(후술)를 제거할 수 있다. 이 연마 공정은, 편면 연마를 생략하고 양면 연마만 행하거나, 양면 연마를 생략하고 편면 연마만 행하는 등, 적절하게 변경하는 것도 허용된다. 연마 공정 후, 웨이퍼의 세정 공정 및 검사 공정을 거쳐 제품으로서 출하된다.
이하, 제1 열처리(HT1) 및 제2 열처리(HT2)가 웨이퍼 중의 점 결함의 거동에 주는 영향을 상세히 설명한다.
(a) 제1 열처리에 대해
제1 열처리(HT1)는, 도 1에 나타낸 바와 같이, 먼저, 웨이퍼를 산화 분위기로 한 램프 어닐링로 내에 반입하여, 승온 속도(R1)로 유지 온도(T1)까지 승온한다. 다음으로, 유지 온도(T1)에서 웨이퍼를 정해진 시간 유지한다. 웨이퍼를 유지 온도(T1)에서 유지 시간(D1)만큼 유지한 후에, 냉각 속도(R2)로 냉각한다.
웨이퍼를 고온의 유지 온도(T1)에서 유지하면, 도 2에 나타낸 바와 같이, 웨이퍼 내의 격자간 산소 농도[일반적인 웨이퍼에서, (1∼20)×1017 atoms/㎤(old ASTM)]보다, 그 유지 온도에서의 격자간 산소의 용해도[예컨대, 1300℃에 있어서, 21×1017 atoms/㎤(old ASTM)] 쪽이 높아져, 웨이퍼 내의 격자간 산소가 미포화의 상태가 된다. 그러면, 실리콘의 산화물인 BMD가 점차로 용해되어 최종적으로 소멸된다. 또한, COP의 내벽 산화막이 용해되고, 웨이퍼 표면에 형성된 산화막으로부터 격자간 실리콘 원자가 웨이퍼 내에 주입되어, COP의 공동이 점차로 메워져 최종적으로 소멸된다. 이 BMD 및 COP의 소멸 효과는, 웨이퍼 표층 뿐만이 아니라 웨이퍼의 두께 방향 전체에 있어서 발생하기 때문에, 결정 육성 이력이 리셋되어, 면내 균일성이 높은 웨이퍼를 얻을 수 있다.
한편, 이 제1 열처리(HT1)는 산화 분위기에서 행해지기 때문에, 웨이퍼 표면에 산화막이 형성되고, 이 산화막으로부터 제1 열처리(HT1)의 유지 온도(T1)에서의 용해도보다 높은 농도의 격자간 산소가 주입된다(도 2에서의 표층에서의 산소 농도 분포의 솟아오름 부분을 참조). 이와 같이, 표층에서 산소 농도가 높아지는 결과, 이 웨이퍼의 극표층(표면으로부터 1 ㎛ 정도의 범위)에서, COP의 내벽 산화막이나 BMD가 용해되지 않고, 그대로 잔존하는 현상이 발생한다. 이와 같이 COP 등이 잔존했다고 해도, 전술한 바와 같이, 거칠기의 개선을 주목적으로 하여, 웨이퍼의 표층은 수 ㎛ 정도, COP 등의 잔존층을 포함하여 연마에 의해 제거되기 때문에, 웨이퍼 품질로서 전혀 문제는 발생하지 않는다.
한편, 종래의 배치식 열처리로를 이용하여 웨이퍼를 열처리한 경우, 도 3에 나타낸 바와 같이, 열처리 중에 격자간 산소가 웨이퍼 표면으로부터 외방 확산되어, 웨이퍼 표층의 격자간 산소 농도가 저하된다. 이 때문에, 웨이퍼의 표층에 있어서는, BMD 및 COP의 소멸 효과가 발휘되지만, 벌크에서는 격자간 산소가 용해도와 비교하여 과포화의 상태로 되어 있기 때문에, BMD 및 COP를 소멸시킬 수 없다. 이 때문에, 결정 육성 이력을 리셋할 수 없고, 웨이퍼 면내에 불균일성이 있는 경우에는, 열처리 후도 그 상태가 그대로 잔존하게 된다.
제1 열처리(HT1) 중에서의 점 결함[격자간 실리콘 원자(I), 공공(V)]의 거동에 대해, 도 4 및 도 5를 이용하여 설명한다. 웨이퍼를 유지 온도(T1)에서 유지하면, 웨이퍼 표면으로부터 유지 온도(T1)에 대응하는 열평형 농도의 격자간 실리콘 원자(I) 및 공공(V)이 웨이퍼 내에 주입된다. 또한, 이 제1 열처리(HT1)는 산화 분위기 내에서 행해지기 때문에, 웨이퍼 표면에 실리콘과 산소가 결합한 산화막(실리콘산화막)이 형성되고, 이 산화막으로부터, 격자간 산소 및 과잉의 격자간 실리콘 원자(I)가 웨이퍼 내에 주입된다[도 4, 도 5의 (a) 참조].
유지 온도로부터의 냉각 공정에 있어서, 이 격자간 실리콘 원자(I)와 공공(V)은, 서로 쌍소멸되거나, 반대로 프렌켈 쌍(Frenkel pair)으로서 새롭게 생성되는 현상을 반복한다(도 4 참조). 또한, 공공(V)의 일부는 냉각 공정의 1050℃ 부근에서, 실리콘 표면으로부터 주입된 격자간 산소와 결합하여 복합체(O2V)를 형성하고, 이 복합체가 산소 석출핵으로서 작용한다[도 5의 (b) 참조].
제1 열처리(HT1)의 산화 분위기에서의 산소 농도는, 웨이퍼 표면에 산화막이 형성되는 정도이면, 예컨대 1%∼100%의 범위 내로 할 수 있다. 이 산소 농도의 범위를 25% 이상으로 하여, 산화막으로부터의 격자간 실리콘 원자(I)의 충분한 주입량을 확보함으로써, COP의 소멸 효과를 더욱 높일 수 있다.
승온 속도(R1)는, 통상은 1℃/초 이상 150℃/초 이하의 범위로 설정된다. 승온 속도(R1)가 1℃/초보다 작으면 제조 스루풋이 저하되고, 승온 속도(R1)가 150℃/초보다 크면 승온 중에 슬립 등의 결정 결함이 발생하는 문제가 생길 수 있기 때문이다.
유지 온도(T1)는, 결정 육성 중에 도입된 BMD 및 COP를 소멸시키는 데 필요한 온도이면 되고, 1300℃ 이상 1400℃ 이하의 범위 내로 할 수 있다. 유지 온도(T1)가 1300℃보다 낮으면 실리콘 중의 격자간 산소 농도가 높은 경우에 BMD 등을 소멸시킬 수 없거나, 소멸에 장시간을 요하는 경우가 있기 때문이며, 유지 온도(T1)가 1400℃보다 높으면 열처리 중에 슬립 등의 결정 결함이 발생하는 문제가 생길 수 있기 때문이다.
유지 시간(D1)은, 결정 육성 중에 도입된 BMD 및 COP를 소멸시키는 데 필요한 시간이면 되고, BMD 및 COP의 사이즈에 대응하여, 1초 이상 600초 이하의 범위 내로 할 수 있다. 유지 시간(D1)이 1초보다 짧으면 BMD 등을 충분히 소멸시킬 수 없고, 유지 시간(D1)이 600초보다 길면, 유지 중에 슬립 등의 결정 결함이 발생하는 문제가 생길 수 있기 때문이다.
냉각 속도(R2)는, 10℃/초 이상 150℃/초 이하로 한다. 냉각 속도(R2)가 10℃/초보다 작으면, 유지 온도(T1)에서 도입된 공공(V)이, 냉각 중에 격자간 실리콘 원자(I)와 쌍소멸되거나, 혹은 확산됨으로써 상실되어, 후술하는 제2 열처리(HT2)에서, 충분한 사이즈 및 밀도의 BMD를 형성할 수 없기 때문이며, 냉각 속도(R2)가 150℃/초보다 크면, 웨이퍼에 큰 열응력이 작용하여 슬립 등의 결정 결함이 발생하는 문제가 생길 수 있기 때문이다.
(b) 제2 열처리에 대해
제2 열처리(HT2)는, 도 1에 나타낸 바와 같이, 먼저 노 내 온도를 정해진 온도(예컨대 600℃)로 유지하고, 산화 분위기로 한 배치식 열처리로 내에 웨이퍼를 반입하며, 그 반입 후, 상기 정해진 온도로부터 유지 온도(T2)까지 정해진 승온 속도(R3)로 승온한다. 노 내 온도가 유지 온도(T2)에 도달했다면, 그 유지 온도(T2)에서 제1 유지 시간(D21) 그대로 유지한다. 제1 유지 시간(D21)이 경과했다면, 노 내의 분위기를 산화 분위기로부터 비산화 분위기로 전환한다. 그리고, 이 비산화 분위기에 있어서, 또한 제2 유지 시간(D22) 그대로 유지한다. 제2 유지 시간(D22)이 경과했다면, 이 유지 온도(T2)로부터 정해진 온도(예컨대 600℃)까지 정해진 냉각 속도(R4)로 냉각하고, 정해진 온도(예컨대 600℃)에 도달했다면, 노 내로부터 웨이퍼를 반출한다.
한편, 본 도면에서는, 배치식 열처리로 내의 분위기를 산화 분위기로부터 비산화 분위기로 전환하는 구성에 대해 나타내었으나, 제2 열처리(HT2) 전체에 걸쳐, 산화 분위기에서 열처리를 행하는 구성으로 하는 것도 허용된다. 산화 분위기에서 열처리를 행함으로써, 후술하는 바와 같이, 웨이퍼 표층의 BMD핵을 소멸시켜, 이 웨이퍼 표층의 결정 완전성을 높이는 작용이 발휘되기 때문이다. 또한, 본 도면에서는, 산화 분위기와 비산화 분위기에서의 유지 온도(T2)를 동일하게 한 구성에 대해 나타내었으나, 각 분위기에서의 열처리를 상이한 온도에서 행할 수도 있다.
제2 열처리(HT2) 중에서의 점 결함[공공(V), 격자간 실리콘 원자(I)]의 거동에 대해, 도 5를 이용하여 설명한다. 제1 열처리(HT1)를 실시한 웨이퍼에 대해, 산화 분위기 내에서 열처리를 행하면, 제1 열처리(HT1)에서 웨이퍼 표층에 형성된 산소 석출핵(O2V)이[도 5의 (b) 참조], 산화막으로부터 웨이퍼 내에 주입된 격자간 실리콘 원자(I)에 의해 소멸된다[도 5의 (c) 참조]. 이 소멸은, 웨이퍼 표면으로부터 웨이퍼 내부로 13 ㎛ 정도까지의 깊이 영역에서 현저히 발생한다. 전술한 바와 같이, 웨이퍼 표층은, 거칠기 개선을 목적으로 하여 표면 연마되는데, 그 연마 깊이는 통상 수 ㎛ 정도이다. 이 연마 깊이 근방에 산소 석출핵이 존재하면, 표면 연마를 행해도 웨이퍼 표층(디바이스 활성 영역)에 산소 석출물이 잔존하여, 디바이스의 누설 불량 등의 문제를 일으키는 경우가 있다. 그래서, 제2 열처리(HT2)에서 산화 분위기에서의 열처리를 행하여, 산소 석출핵을 소멸시킴으로써, 표면 연마를 행했을 때에 산소 석출물이 웨이퍼 표층에 잔존하는 것을 방지하여, 고품질의 웨이퍼를 제공할 수 있다.
한편, 제2 열처리(HT2)를 비산화 분위기에서 행하는 경우, 도 6에 나타낸 바와 같이, 산소 석출핵이 주위의 고용(固溶) 산소와 공공을 받아들여 그대로 산소 석출물로서 성장한다[도 6의 (c) 참조]. 이 때문에, 상기 표면 연마를 행해도, 산소 석출물이 웨이퍼 표층에 잔존하여, 디바이스의 누설 불량 등의 문제를 일으킬 우려가 높아진다.
제2 열처리(HT2)의 산화 분위기에서의 산소 농도는, 웨이퍼 표면에 산화막이 형성될 정도이면 되고, 예컨대 1%∼100%의 범위 내로 할 수 있다. 이 산소 농도를 25% 이상으로 함으로써, 산소 석출핵의 소멸 효과를 더욱 높일 수 있다. 또한, 비산화 분위기에서는, 예컨대 아르곤(Ar) 등의 불활성 가스를 이용할 수 있다.
승온 속도(R3)는, 통상은 1℃/분 이상 30℃/분 이하의 범위로 설정된다. 승온 속도가 1℃/분보다 작으면 제조 스루풋이 저하되고, 승온 속도가 30℃/분보다 크면 승온 중에 슬립 등의 결정 결함이 발생하거나, 제1 열처리(HT1)에서 도입된 BMD핵이 승온 중에 소멸되어, 충분한 BMD 밀도를 얻을 수 없는 문제가 생길 수 있기 때문이다. 이 승온 속도(R3)는, 웨이퍼의 반입 온도인 상기 정해진 온도(예컨대 600℃)로부터 유지 온도(T2)까지 일정할 필요는 없고, 예컨대, 상기 정해진 온도로부터 중간 온도(예컨대 800℃)까지는 제1 승온 속도, 상기 중간 온도로부터 유지 온도(T2)까지는 상기 제1 승온 속도와는 상이한 제2 승온 속도라고 하는 것처럼 온도 영역마다 변경할 수도 있다.
유지 온도(T2)는, 제1 열처리(HT1)에 있어서 웨이퍼 면내 균일하게 새롭게 도입된 BMD핵을 성장시킬 수 있는 온도이면 되고, 800℃ 이상 1250℃ 이하의 범위 내로 할 수 있다. 유지 온도(T2)가 800℃보다 낮으면 BMD의 성장에 장시간을 요하여, 제조 스루풋이 저하되기 때문이고, 유지 온도(T2)가 1250℃보다 높으면, 열처리 중에 슬립 등의 결정 결함이 발생하는 문제가 생길 수 있기 때문이다.
유지 시간[D2(D21, D22)]은, BMD를 충분히 성장시키는 데 필요한 시간이면 되고, 산화 분위기 내에서 1시간 이상 100시간 이하, 비산화 분위기 내에서 1시간 이상 100시간 이하로 할 수 있다. 어느 분위기에 있어서도, 유지 시간(D21, D22)이 1시간보다 짧으면 BMD를 충분히 성장시킬 수 없고, 유지 시간(D21, D22)이 100시간보다 길면, 유지 중에 슬립 등의 결정 결함이 발생하고, 제조 스루풋이 저하되는 문제가 생길 수 있기 때문이다.
냉각 속도(R4)는, 0.5℃/분 이상 10℃/분 이하로 한다. 냉각 속도(R4)가 0.5℃/분보다 작으면 제조 스루풋이 저하되고, 냉각 속도(R4)가 10℃/분보다 크면, 웨이퍼에 큰 열응력이 작용하여 슬립 등의 결정 결함이 발생하는 문제가 생길 수 있기 때문이다.
(2) 실험 조건
본 실시형태에서는, 초크랄스키법에 의해 육성된 잉곳으로부터 잘라내어진, 면내에 OSF링을 포함하는 직경 300 ㎜의 웨이퍼를 이용하였다. 이 웨이퍼의 격자간 산소 농도는 11×1017 atoms/㎤(old ASTM)이다. 이 육성에 이용한 융액에는 질소가 첨가되어 있다. 질소는, 결정 육성시에 도입되는 COP의 사이즈를 작게 하는 작용을 가지며, COP의 사이즈를 작게 함으로써, 제1 열처리(HT1)에 있어서, 보다 단시간에 COP를 소멸시킬 수 있기 때문이다. 이 질소는 편석 계수가 크기 때문에 잉곳의 톱부로부터 테일부를 향해 농도가 크게 변화하며, 톱부에서 2×1014 atoms/㎤, 테일부에서 10×1014 atoms/㎤ 정도가 된다. 한편, 질소를 첨가하지 않는 웨이퍼를 사용할 수도 있다.
제1 열처리(HT1) 및 제2 열처리(HT2)에서의 처리 조건을 표 1에 나타낸다. 제1 열처리(HT1)에서의 승온 속도(R1) 및 유지 시간(D1), 제2 열처리(HT2)에서의 승온 속도(R3), 및 냉각 속도(R4)는, 모든 실시예 및 비교예에 대해 공통이다. 분위기의 난에 기재된 「O2」는 100% O2 분위기를, 「Ar」은 100% Ar 분위기를 의미한다. 또한, 제2 열처리(HT2)의 분위기의 난에 기재된 「O2/Ar」은 전반이 100% O2 분위기, 후반이 100% Ar 분위기인 것을 의미한다. 이 경우의 전반 및 후반의 유지 시간(도 1 중의 D21, D22)은, 제2 열처리(HT2)의 유지 시간(D2)의 난에 기재되어 있다[사선 전반이 산화 분위기(O2 내)의 유지 시간(D21)을, 사선 후반이 비산화 분위기(Ar 내)의 유지 시간(D22)을 나타냄].
Figure 112015034404207-pat00001
열처리 후에서의 웨이퍼 깊이 방향의 격자간 산소 농도를 이차 이온 질량 분석 장치[Secondary Ion Mass Spectrometry(SIMS), CAMECA사 제조 IMS7f]를 이용하여 평가하였다. 또한, 결함의 웨이퍼 깊이 방향 분포를 레이저 산란 토모그래프 장치(Laser Scattering Tomography, 레이텍스사 제조 MO441)를 이용하여 평가하였다. 또한, 웨이퍼 표층의 결함을 면검기(面檢機)[KLA Tencor사 제조 SurfScan(SP2)]를 이용하여 평가하였다. 또한, 면검기로 평가한 결함의 실체를, 주사 전자 현미경[Scanning Electron Microscope(SEM)] 및 에너지 분산형 X선 분석 장치[Energy Dispersive X-ray Spectrometry(EDX)]를 이용하여 해석하였다.
(3) 평가 결과
제1 열처리(HT1) 및 제2 열처리(HT2)를 행한 후에, SIMS를 이용하여 측정한 산소 농도의 웨이퍼 깊이 방향 분포를 도 7에 나타낸다. 이 산소 농도는, old ASTM 규격에 의한 환산 농도이다. 제1 열처리(HT1)를 산화 분위기(O2 내)에서 행하면, 웨이퍼 표면에 산화막이 형성되고, 이 산화막으로부터 격자간 산소가 웨이퍼 내에 주입된다. 이 때문에, 격자간 산소 농도가 웨이퍼 표층의 1 ㎛∼3 ㎛의 깊이 범위에서 특히 높아지는 분포가 된다(도 7 중의 A1 참조). 이와 같이, 제1 열처리(HT1)를 산화 분위기에서 행하여, 웨이퍼 표층의 격자간 산소 농도를 높임으로써, 웨이퍼 표층의 강도가 향상되어, 웨이퍼 표층에 결함이 도입되는 것에 기인하여 디바이스의 누설 불량이 발생하는 것을 방지할 수 있다.
표층의 격자간 산소 농도를 높인 웨이퍼에 대해, 제2 열처리(HT2)를 비산화 분위기(Ar 내)에서 행한 후에, 웨이퍼 표층을 정해진양 연마 제거하고, 연마 후의 표면을 SP2를 이용하여 평가한 결과, 연마량이 13 ㎛보다 적은 경우에, SP2의 프로브광을 산란하는 미소한 결함[Light Point Defect(LPD)]이 검출되었다. 이 LPD는, 특히 웨이퍼 표면으로부터 3 ㎛∼5 ㎛의 깊이 영역에서 고밀도로(SP2에 의한 측정수가 오버플로우할 정도로) 존재하였다. 이 LPD가 존재하는 개소를, EDX를 이용하여 조성 분석한 결과, 실리콘과 산소가 검출되었다. 이 EDX에 의한 분석 결과와, SEM에 의한 형상 관찰 결과를 함께 고찰하면, LPD의 실체는 산소 석출물이라고 할 수 있다.
이 LPD(산소 석출물)의 웨이퍼 깊이 방향의 분포 결과는, 도 7 중에 나타내는 분포(A21)에 있어서, 웨이퍼 표면으로부터 2 ㎛∼5 ㎛의 깊이 영역에서 고농도의 산소가 검출된 결과와 정합하고 있으며, 이 고농도의 산소의 기원은 산소 석출물이라고 생각하는 것이 타당하다. 이와 같이 웨이퍼 표면 근방의 수 ㎛로부터 13 ㎛ 정도의 깊이 영역(특히 2 ㎛∼5 ㎛의 깊이 영역)에 있어서 산소 석출물이 형성되는 이유로서, 이후에 설명하는 바와 같이, 제1 열처리(HT1)에 의해 웨이퍼 표면으로부터 웨이퍼 내에 주입된 공공(V)의 농도가, 산소 석출핵(O2V)의 형성에 필요해지는 1×1013/㎤의 임계값을 넘고 있고, 제1 열처리(HT1)에 있어서 새롭게 형성된 산소 석출핵이 주위의 격자간 산소와 공공(V)을 받아들여 산소 석출물로 성장하기 때문이라고 생각된다.
이와 같이, 웨이퍼 표층에 산소 석출물이 형성된 경우, 열처리 후에 웨이퍼의 거칠기 개선을 위해 웨이퍼 표층을 5 ㎛∼6 ㎛ 정도 표면 연마했을 때에, 표면 연마 후의 웨이퍼 표층에 산소 석출물이 잔존하고 있는 것이 SP2를 이용한 평가에 의해 확인되었다. 이와 같이 표층에 산소 석출물이 잔존한 웨이퍼에 디바이스를 형성하면, 누설 불량 등의 문제가 발생할 우려가 있다.
이에 비해, 표층의 격자간 산소 농도를 높인 웨이퍼에 대해, 제2 열처리(HT2)의 전반을 산화 분위기(O2 내)에서 행하면(도 1 참조), 웨이퍼 표면에 산화막이 형성되고, 이 제2 열처리(HT2) 중에 산화막과 실리콘의 계면으로부터 웨이퍼 중에 격자간 실리콘 원자(I)가 주입된다. 이 격자간 실리콘 원자(I)는, 제1 열처리(HT1)에 의해 웨이퍼 표층에 형성된 산소 석출핵을 소멸시키는 작용을 발휘한다[도 5의 (c) 참조]. 이 때문에, 이 제2 열처리(HT2)에 의해 웨이퍼 표층에 산소 석출물이 없는 결정 완전성이 높은 영역을 형성하고, 이 제2 열처리(HT2)에서 주입된 격자간 실리콘 원자(I)가 도달하지 않는 벌크에 있어서 충분한 밀도의 BMD를 형성할 수 있다. 전반의 산화 분위기에서의 열처리에 이어, 후반을 비산화 분위기에서 열처리를 행해도(도 1 참조), 산소 석출물에 기인한다고 생각되는 웨이퍼 표층에서의 산소 농도의 높아짐은 확인할 수 없었다(도 7 중의 A22 참조).
덧붙여서 말하면, 제1 열처리(HT1)를 비산화 분위기(Ar 내)에서 행하면, 제1 열처리(HT1) 및 제2 열처리(HT2) 중에 웨이퍼 표면으로부터 격자간 산소가 외방 확산되어[도 7 중의 B1(제1 열처리(HT1) 후), B2(제2 열처리(HT2) 후) 참조], 웨이퍼 표층에 격자간 산소 농도가 낮은 영역이 형성되기 때문에, 제2 열처리(HT2)를 비산화 분위기(Ar 내)에서 행했다고 해도, 농도 분포(A21)에 보여진 산소 석출물에 기인하는 산소 농도의 높아짐은 관찰되지 않았다. 그러나, 제1 열처리(HT1)에서 웨이퍼 표면에 산화막이 형성되지 않기 때문에, 격자간 실리콘 원자(I)가 주입되지 않아, 웨이퍼 표층의 COP를 충분히 소멸시킬 수 없다고 하는 문제가 있다.
실시예 1(표 1 참조)에 따른 웨이퍼에 대해, 제1 열처리(HT1) 및 제2 열처리(HT2)를 행한 후에서의 레이저 산란 토모그래프 장치를 이용한 평가 결과를 도 8에 나타낸다. 도 8의 (a)는 웨이퍼 중심, 도 8의 (b)는 중심으로부터 75 ㎜, 도 8의 (c)는 중심으로부터 100 ㎜, 도 8의 (d)는 중심으로부터 120 ㎜, 도 8의 (e)는 중심으로부터 140 ㎜, 도 8의 (f)는 중심으로부터 147 ㎜의 위치에서의 결과이다.
이 웨이퍼는, 결정 육성 단계에 있어서 면내에 OSF링을 포함하며, 면내 균일성이 당초에는 양호하지 않았음에도 불구하고, BMD 사이즈 및 BMD 밀도, DZ 폭 등에 대해 매우 높은 면내 균일성이 얻어지고 있는 것을 확인할 수 있었다. 이것은, 결정 육성시에 도입된 BMD가 고온의 제1 열처리(HT1)에 있어서 소멸되고, 결정 육성 이력이 리셋된 후에, 이 제1 열처리(HT1)의 냉각시에 새롭게 면내 균일하게 BMD핵이 도입되기 때문이다. 또한, SP2 평가 및 SEM 관찰에 의해, 웨이퍼 표층에 산소 석출물이 형성되어 있지 않아, 높은 결정 완전성을 확보할 수 있는 것도 확인할 수 있었다. 이것은, 제2 열처리(HT2)의 전반을 산화 분위기에서 행함으로써, 웨이퍼 내에 격자간 실리콘 원자(I)가 주입되고, 이 격자간 실리콘 원자(I)에 의해, 제1 열처리(HT1)에 의해 웨이퍼 표층에 도입된 산소 석출핵이 소멸되었기 때문이다[도 5의 (c) 참조].
또한, 도 9에 나타낸 바와 같이, 웨이퍼 표면으로부터 약 60 ㎛까지의 깊이 영역에, 산소 석출물이 거의 존재하지 않는 고품질의 DZ층이 형성되어 있고, 약 80 ㎛의 깊이로부터 BMD 밀도가 상승하기 시작하여, 약 200 ㎛ 이상의 깊이의 벌크에서는, BMD의 면내 평균 밀도는 4.0×109개/㎤ 이상 1.0×1010개/㎤ 이하로, BMD 밀도의 면내 변동은 1자릿수 이내(도 9 중에 나타내는 화살표의 길이의 범위 내)인 것을 확인할 수 있었다. 이와 같이 높은 밀도의 BMD가 형성되어 있음으로써, 벌크의 높은 강도와, 충분한 게터링 능력을 확보할 수 있다.
이 DZ층의 폭은, 이 웨이퍼를 이용하여 제조하는 디바이스의 종류나 용도에 대응하도록 변경이 요구되는 경우도 많은데, 제1 열처리(HT1)에서의 냉각 속도(R2)나, 제2 열처리(HT2)에서의 유지 시간(D2)을 변경함으로써, 그 폭을 자유롭게 변경할 수 있다.
또한, 도 10에 나타낸 바와 같이, 벌크에서의 BMD의 평균 사이즈는 약 50 ㎚이고, 90% 이상의 수의 BMD의 사이즈가 35 ㎚∼75 ㎚의 범위 내에 들어가 있는 것을 확인할 수 있었다. BMD는 그 사이즈가 커지면(예컨대 100 ㎚ 이상), BMD 자체가 전위원(dislocation source)이 되어 웨이퍼의 강도가 저하되고, 디바이스 제조 공정에 있어서 오버레이 등의 문제를 일으키는 경우가 있다. 그래서, BMD를 상기한 사이즈 범위 내로 제어함으로써, 웨이퍼의 강도 저하에 따른 문제를 방지할 수 있다.
제1 열처리(HT1)[산화 분위기, 유지 온도(T1)가 1350℃, 냉각 속도(R2)가 5℃/초∼120℃/초] 및 제2 열처리(HT2)[산화/비산화 분위기, 유지 온도(T2)가 1000℃](실시예 1∼4, 비교예 1)를 행한 후의 BMD 밀도, BMD 평균 사이즈, 및 DZ층 폭의 평가 결과를 도 11에 나타낸다. 냉각 속도(R2)가 작을수록 BMD 밀도는 작아지고, 냉각 속도(R2)가 5℃/초(비교예 1)에서는 BMD를 거의 확인할 수 없었다. 또한, 냉각 속도(R2)가 작아질수록 DZ층의 폭은 확대되었다. 한편, BMD 평균 사이즈는, 냉각 속도(R2)를 변화시켜도 거의 변화하지 않고, 45 ㎚∼60 ㎚의 범위 내였다.
상기와 같이, 결정 육성 이력을 리셋할 수 있음으로써, OSF링을 포함하는 웨이퍼와 같이, 결정 인상 속도가 비교적 크고, 높은 제조 스루풋을 갖는 저비용의 웨이퍼를 채용할 수 있고, 다수의 웨이퍼를 한번에 열처리하는 배치식 열처리로가 아니라 매엽식(枚葉式)의 램프 어닐링로를 이용했다고 해도, 제조 비용의 면에서 우위에 설 수 있다.
제1 열처리(HT1)에서의 유지 온도(T1)를 1300℃로 한 경우(실시예 5∼8)도, 유지 온도(T1)를 1350℃로 한 경우와 마찬가지로, 웨이퍼 표층에 고품질의 DZ층이 형성되어 있고, 벌크에는 높은 강도와 게터링 능력의 확보에 기여할 수 있는, 충분한 사이즈와 밀도의 BMD가 형성되어 있는 것을 확인할 수 있었다. 한편, 결정 육성 후에 도입된 COP의 사이즈에 따라서는, 제1 열처리(HT1)에서의 유지 시간(D1)을 약간 길게(예컨대 45초) 하여, COP가 확실히 소멸되도록 조건 변경하는 편이 바람직한 경우도 있다.
제1 열처리(HT1)를 실시예 1과 동일하게 행하고, 제2 열처리(HT2)를 산화 분위기에서만 행한 경우(실시예 9)도, 웨이퍼 표층에 고품질의 DZ층이 형성되는 것을 확인할 수 있었다. 한편, 제2 열처리(HT2)를 산화 분위기에서 행하면, 비산화 분위기에서 행한 경우와 비교하여, 동일한 유지 시간(D2)이어도 BMD의 사이즈가 조금 작아지는 경우가 있기 때문에, 그때에는, 제2 열처리(HT2)의 유지 시간(D2)을 적절히 연장(예컨대 6시간)하도록 조건 변경하는 편이 바람직한 경우도 있다.
제1 열처리(HT1)에서의 분위기를 비산화 분위기로 한 경우(비교예 3), 이 제1 열처리(HT1) 후에, SP2 평가 및 SEM 관찰에 의해, 웨이퍼 표층에 COP가 잔존하고 있는 것이 확인되었다. 이것은, 비산화 분위기로 함으로써 웨이퍼 표면에 산화막이 형성되지 않아, COP를 소멸시키는 데 충분한 양의 격자간 실리콘 원자(I)가 웨이퍼 내에 주입되지 않았기 때문이라고 생각된다.
제1 열처리(HT1)를 실시예 1과 동일하게 행하고, 제2 열처리(HT2)를 비산화 분위기에서만 행한 경우(비교예 4), 웨이퍼 표층(웨이퍼 표면으로부터 13 ㎛ 정도까지의 깊이 영역)에 저밀도의 산소 석출물이 존재하고 있는 것이, SP2 평가 및 SEM 관찰에 의해 확인되었다. 이것은, 제1 열처리(HT1)에 의해 형성된 웨이퍼 표층의 산소 석출핵(O2V)이, 제2 열처리(HT2)에 있어서 격자간 실리콘 원자(I)가 주입되지 않은 것에 의해, 소멸되지 않고 그대로 잔존했기 때문이라고 생각된다.
한편, 실시예 1에 따른 웨이퍼와 동일한 웨이퍼에 대해, 제1 열처리(HT1) 및 제2 열처리(HT2)를 행하는 대신에, 배치식 열처리로를 이용하여, 비산화 분위기(Ar 내)에서 BMD를 성장시키는 열처리(1100℃ 4시간)를 행하였다. 이 열처리 후에서의 레이저 산란 토모그래프 장치를 이용한 평가 결과를 도 12에, BMD 밀도의 깊이 방향 분포를 도 13에, BMD 사이즈의 깊이 방향 분포를 도 14에 각각 나타낸다.
도 12의 결과로부터, BMD의 형성 상태가 웨이퍼의 면내 위치에 따라 크게 상이한 것이 확인되었다. 즉, 결정 육성시에 OSF링이 형성된 영역[웨이퍼의 중심으로부터 100 ㎜∼120 ㎜의 영역. 도 12의 (c) 및 도 12의 (d) 참조]에 있어서, 그 내외와 비교하여 BMD 밀도가 낮아지고 있었다. 이것은, 본원 발명에서는, 제1 열처리(HT1)에서 1300℃ 이상의 열처리를 행함으로써, 결정 육성 이력이 리셋되고, 냉각 중에 새롭게 BMD의 핵 형성이 이루어진 데 비해, 배치식 열처리로에 의한 열처리에서는 열처리 온도가 상대적으로 낮은 것에 기인하여, 결정 육성 이력이 그대로 남아 버려, OSF링 영역에서 새롭게 BMD의 핵 형성이 이루어지지 않았던 것에 기인하기 때문이라고 생각된다.
또한, 도 13에 나타낸 바와 같이, BMD 밀도는 1자릿수 이상의 큰 면내 변동이 있는 것이 확인되었다. 이와 같이 BMD 밀도에 큰 면내 변동이 있으면, 디바이스 제조 중에, 웨이퍼의 특정 개소에 응력이 집중하여, 웨이퍼가 변형하거나, 응력에 의해 새롭게 전위 등의 결정 결함이 도입되는 문제가 생길 수 있다. 또한, 웨이퍼 표층의 DZ층의 폭은 약 10 ㎛였다. 이 DZ층의 폭은, 본원 발명의 경우와 달리, 열처리 조건의 조정에 의해 변경하는 것이 어려워, 종류나 용도가 상이한 여러 가지 디바이스용으로서, 용이하게 대응할 수 없는 문제가 있다.
또한, 도 14에 나타낸 바와 같이, 벌크에서의 BMD의 사이즈는 큰 사이즈측으로 치우쳐 있는 것을 확인할 수 있었다. 한편, 레이저 산란 토모그래프 장치를 이용한 평가에서는, BMD 사이즈가 95 ㎚를 넘으면 측정이 포화 상태가 되어, 그 사이즈가 95 ㎚라고 평가되기 때문에, 실제로는 95 ㎚보다 사이즈가 큰 BMD가 많이 존재하고 있다. 이와 같이 BMD 사이즈가 커지면, 웨이퍼에 열응력 등의 외부 응력이 작용했을 때에, 이 BMD 자체가 전위원이 되어, 웨이퍼의 변형이나 오버레이 등의 문제가 발생할 우려가 높아진다.
(4) 제1 열처리 후의 공공 및 격자간 실리콘 원자의 웨이퍼 깊이 방향 분포에 대해 제1 열처리(HT1)에 있어서, 웨이퍼에 도입되는 공공(V) 및 격자간 실리콘 원자(I)의 웨이퍼 깊이 방향 분포를 시뮬레이션하였다. 이 시뮬레이션에서는, 공공(V) 및 격자간 실리콘 원자(I)의 확산 및 쌍소멸을 고려한 다음 수학식 1에 나타내는 수식을 이용하고 있다[K.Nakamura, Ph.D. Thesis, Tohoku University, Sendai. (2001)]. 우변 제1항이 공공(V) 또는 격자간 실리콘 원자(I)의 플럭스(확산)를, 우변 제2항이 공공(V)과 격자간 실리콘 원자(I)의 쌍소멸에 상당한다.
Figure 112015034404207-pat00002
수학식 1에서의 C는 공공(V) 또는 격자간 실리콘 원자(I)의 농도, t는 시간, J는 공공(V) 또는 격자간 실리콘 원자(I)의 플럭스, K는 쌍소멸의 반응 상수이고, 각 첨자는 V가 공공, I가 격자간 실리콘 원자, eq가 열평형 농도를 의미하고 있다. JI,v는 수학식 2로, K는 수학식 3으로 각각 나타난다.
Figure 112015034404207-pat00003
Figure 112015034404207-pat00004
수학식 2, 수학식 3에서의 D는 확산 상수, ac는 쌍소멸 반응의 임계 거리, ΔG가 쌍소멸 반응의 에너지 장벽, kb는 볼츠만 상수, T는 절대 온도이다.
또한, 실리콘 산화 계면에서의 격자간 실리콘 원자의 과포화도는, 다음의 수학식 4에 나타내는 수식으로 구해진다[S.Dunham, J.Appl.Phys., 71, 685(1992)].
Figure 112015034404207-pat00005
수학식 4에서의 A1, A2는, 산화의 물성값으로부터 정해지는 파라미터이다.
또한, 수학식 4 중의 dX/dt는 실리콘 표면의 산화 속도이고, 수학식 5로 나타낼 수 있다[B.E.Deal, A.S.Grove, J.Appl.Phys., 36, 3770(1965)].
Figure 112015034404207-pat00006
수학식 5에서의 X는 산화막 두께, kl은 리니어 레이트 콘스탄트(linear rate constant), kp는 파라볼릭 레이트 콘스탄트(parabolic rate constant)이다.
상기 각 수식을 이용하여, 제1 열처리(HT1)를 행했을 때의 공공(V) 및 격자간 실리콘 원자(I)의 웨이퍼 깊이 방향 분포를 시뮬레이션하였다. 유지 온도(T1)를 1350℃, 냉각 속도(R2)를 120℃/초(실시예 1)로 했을 때의 결과를 도 15에, 유지 온도(T1)를 1350℃, 냉각 속도(R2)를 5℃/초(비교예 1)로 했을 때의 결과를 도 16에, 유지 온도(T1)를 1250℃, 냉각 속도(R2)를 120℃/초(비교예 2)로 했을 때의 결과를 도 17에 나타낸다. 어떠한 열처리도 산화 분위기 내에서 행하고 있으며, 유지 시간(D1)은 30초이다.
각 도면에서는, 중앙에 제1 열처리(HT1)의 시퀀스를 나타내고, 또한, 열처리의 승온 중, 유지 온도(T1)에서의 유지 중, 냉각 후의 각 단계(A∼E 또는 A∼D)에서의 공공(V)(파선) 및 격자간 실리콘 원자(I)(실선)의 웨이퍼 깊이 방향 분포를 그래프로 나타내고 있다.
도 15에 나타낸 바와 같이, 승온 과정에서는, 웨이퍼 표면으로부터 공공(V) 및 격자간 실리콘 원자(I)가 웨이퍼 내에 주입되어, 양자의 농도가 점차로 상승한다(도 15 중의 A∼C 참조). 유지 온도(T1)(1350℃)로 30초 유지하면, 웨이퍼의 두께 방향 전체에 걸쳐, 공공(V) 및 격자간 실리콘 원자(I)가 유지 온도(T1)에서의 열평형 농도에 거의 도달한다. 이 유지 온도(T1)에서의 열평형 농도는 격자간 실리콘 원자(I)보다 공공(V)의 농도 쪽이 약간 높다. 이 유지 온도(T1)로부터 웨이퍼를 냉각(120℃/초)하면, 공공(V), 격자간 실리콘 원자(I) 모두, 확산 및 쌍소멸에 의해 농도가 저하되지만, 그 저하 정도는 격자간 실리콘 원자(I) 쪽이 현저하다. 이 때문에, 웨이퍼의 냉각 후에 있어서, 웨이퍼 내에 공공(V)이 우세하게 잔존하고 있다.
제1 열처리(HT1)를 행한 후에서의 공공(V)의 농도가 1×1013/㎤ 이상일 때에, 제2 열처리(HT2)를 행했을 때의 BMD의 형성이 촉진되는 것을 알고 있으며, 도 15에 나타내는 제1 열처리(HT1)의 조건에서는, 공공 농도가 1×1013/㎤ 이상이 되는 웨이퍼 표면으로부터 40 ㎛ 이상의 깊이 영역에서 BMD가 형성되는 것이 예상된다. 이 예상은, 예컨대 도 8 등에서 확인할 수 있었던 DZ층의 폭과 거의 정합하고 있다.
이에 비해, 도 16에 나타낸 바와 같이, 유지 온도(T1)(1350℃)로부터의 냉각 속도(R2)를 작게 한 경우(5℃/초), 유지 온도(T1)에서의 유지 종료 시점까지의 공공(V) 및 격자간 실리콘 원자(I)의 깊이 방향 분포는 도 15에 나타낸 경우와 동일하지만, 냉각 속도(R2)가 작은 것에 기인하여, 공공(V) 및 격자간 실리콘 원자(I)의 확산 및 쌍소멸에 의해, 냉각 속도(R2)가 큰 경우와 비교하여 이들의 농도가 더욱 저하된다. 특히 공공(V)에 대해 주목하면, 그 농도는 BMD 형성의 기준이 되는 1×1013/㎤를 크게 하회하고 있어, BMD가 형성되지 않는 것이 예상된다. 이 예상은, 도 11에서 나타낸 BMD 밀도의 측정 결과(도 11 중의 비교예 1 참조)와 정합하고 있다.
또한, 도 17에 나타낸 바와 같이, 유지 온도(T1)를 1250℃로 저온화한 경우, 이 유지 온도(T1)에서 30초 유지한 후의 공공(V) 및 격자간 실리콘 원자(I)의 농도는, 도 15 등의 경우와 비교하여, 모두 약간 낮아지고, 도 15 등의 경우와 달리, 공공(V)보다 격자간 실리콘 원자(I)의 농도 쪽이 약간 높다. 이 유지 온도(T1)로부터 웨이퍼를 냉각(120℃/초)하면, 격자간 실리콘 원자(I)와 비교하여 공공(V)의 농도가 현저히 감소한다. 그 농도는 BMD 형성의 기준이 되는 1×1013/㎤를 하회하고 있어, BMD가 형성되지 않는 것이 예상된다. 이 예상은, 비교예 2에 따른 웨이퍼에 있어서 BMD가 형성되지 않았던 결과(도시하지 않음)와 정합한다.
(5) 총괄
상기와 같이, 산화 분위기 내에서, 웨이퍼를 1300℃ 이상 1400℃ 이하의 유지 온도(T1)의 범위 내에서 유지하고, 또한 10℃/초 이상 150℃/초 이하의 냉각 속도(R2)로 냉각하는 제1 열처리(HT1)와, 산화 분위기 내에서, 웨이퍼를 800℃ 이상 1250℃ 이하의 유지 온도(T2)의 범위 내에서 유지하는 제2 열처리(HT2)를 연속적으로 행함으로써, 웨이퍼 표층의 DZ층의 결정 완전성을 확보하면서, 벌크에 충분한 강도 및 게터링 능력을 부여하기 위한 BMD를 형성할 수 있다.
또한, 제1 열처리(HT1)를 산화 분위기에서 행함으로써, 웨이퍼 표면으로부터 격자간 산소가 웨이퍼 표층에 주입되어, 이 웨이퍼 표층의 높은 강도를 확보할 수 있다. 게다가, 제1 열처리(HT1)를 고온의 산화 분위기에서 행함으로써, 결정 육성시에 도입된 COP 및 BMD(BMD핵)가 완전히 소멸되어, 결정 육성 이력을 리셋할 수 있다. 이 때문에, 웨이퍼 면내에 OSF링이 포함되는 웨이퍼와 같이, 웨이퍼 자체의 제조 스루풋이 높지만 면내 균일성이 뒤떨어지는 웨이퍼도 문제 없이 채용할 수 있으며, 결정 육성으로부터 웨이퍼 열처리까지 포함한 토탈 제조 비용의 삭감을 도모할 수 있다.
한편, 상기한 제1 열처리(HT1) 및 제2 열처리(HT2)의 시퀀스는 어디까지나 일례이다. 웨이퍼의 표층 및 벌크의 강도를 확보하면서, 결정 품질의 면내 균일성을 높인다고 하는 본원 발명의 과제를 해결할 수 있는 한에서, 예컨대, 유지 온도(T1)를 시간 경과와 함께 1300℃ 이상 1400℃ 이하의 범위 내에서 서서히 변화시키거나, 제1 열처리(HT1)와 제2 열처리(HT2) 사이, 혹은 그 전후로, 추가적인 열처리를 행하는 것도 허용된다. 또한, 산화 분위기에서 형성된 산화막을, 일련의 공정 도중에 박리하는 공정을 마련할 수도 있다.

Claims (13)

  1. 초크랄스키법으로 육성된 실리콘 잉곳으로부터 잘라내어진 실리콘 웨이퍼에 대해, 산화 분위기 내에서, 1300℃ 이상 1400℃ 이하의 유지 온도에서 열처리하는 제1 공정과,
    상기 제1 공정에서 열처리한 실리콘 웨이퍼를, 산화 분위기 내에서, 10℃/초 이상 150℃/초 이하의 냉각 속도로 냉각하는 제2 공정과,
    상기 제2 공정에서 냉각한 실리콘 웨이퍼를, 산화 분위기 내에서, 800℃ 이상 1250℃ 이하의 유지 온도에서 1시간 이상 100시간 이하 열처리하는 제3 공정과,
    상기 제3 공정에서 열처리한 실리콘 웨이퍼를, 비산화 분위기 내에서, 800℃ 이상 1250℃ 이하의 유지 온도에서 1시간 이상 100시간 이하 열처리하는 제4 공정
    을 포함하고,
    상기 제1 공정 및 상기 제2 공정은 램프 어닐링로에서, 상기 제3 공정 및 상기 제4 공정은 배치식 열처리로에서 행하는 것인 실리콘 웨이퍼의 열처리 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 공정 전의 단계에서의 상기 실리콘 웨이퍼 중에 존재하는 공동 결함의 평균 사이즈가, 동일 체적의 구(球)형 환산값에 있어서, 직경 80 ㎚ 이하이고, 또한 상기 공동 결함의 밀도가 100개/㎤ 이상인 것인 실리콘 웨이퍼의 열처리 방법.
  4. 제1항에 있어서, 상기 제2 공정에서의 냉각 속도를 변화시킴으로써, 또는 상기 제3 공정에서의 유지 시간을 변화시킴으로써, 실리콘 웨이퍼 표면으로부터의 무결함층의 깊이를 변화시키는 실리콘 웨이퍼의 열처리 방법.
  5. 제3항에 있어서, 상기 제2 공정에서의 냉각 속도를 변화시킴으로써, 또는 상기 제3 공정에서의 유지 시간을 변화시킴으로써, 실리콘 웨이퍼 표면으로부터의 무결함층의 깊이를 변화시키는 실리콘 웨이퍼의 열처리 방법.
  6. 제1항, 제3항 내지 제5항 중 어느 한 항에 기재된 실리콘 웨이퍼의 열처리 방법에 의해 열처리된 실리콘 웨이퍼로서, 벌크에서의 산소 석출물의 면내 평균 밀도가 1.0×109개/㎤ 이상 1.0×1010개/㎤ 이하이고, 표면으로부터의 각 깊이 위치에서의 상기 산소 석출물 밀도의 면내 변동이 1자릿수 이내인 것을 특징으로 하는 실리콘 웨이퍼.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제6항에 있어서, 벌크에서의 모든 상기 산소 석출물 중, 90% 이상의 수의 산소 석출물의 사이즈가 35 ㎚∼75 ㎚의 범위 내인 것을 특징으로 하는 실리콘 웨이퍼.
  11. 삭제
  12. 삭제
  13. 삭제
KR1020150049712A 2014-04-11 2015-04-08 실리콘 웨이퍼의 열처리 방법, 및 실리콘 웨이퍼 KR101829505B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2014-082050 2014-04-11
JP2014082050A JP5976030B2 (ja) 2014-04-11 2014-04-11 シリコンウェーハの熱処理方法

Publications (2)

Publication Number Publication Date
KR20150118037A KR20150118037A (ko) 2015-10-21
KR101829505B1 true KR101829505B1 (ko) 2018-02-14

Family

ID=54275590

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150049712A KR101829505B1 (ko) 2014-04-11 2015-04-08 실리콘 웨이퍼의 열처리 방법, 및 실리콘 웨이퍼

Country Status (4)

Country Link
JP (1) JP5976030B2 (ko)
KR (1) KR101829505B1 (ko)
CN (1) CN104979191B (ko)
TW (1) TWI591726B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154354B (zh) * 2016-03-03 2020-12-11 上海新昇半导体科技有限公司 晶圆热处理的方法
JP6558308B2 (ja) * 2016-06-08 2019-08-14 信越半導体株式会社 シリコンウェーハの高感度欠陥評価方法およびシリコン単結晶の製造方法
US9899297B1 (en) * 2016-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a through-silicon via and manufacturing method thereof
DE102017219255A1 (de) 2017-10-26 2019-05-02 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium
JP6978928B2 (ja) * 2017-12-25 2021-12-08 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの評価方法
DE102018203945B4 (de) * 2018-03-15 2023-08-10 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben
JP7051560B2 (ja) * 2018-04-26 2022-04-11 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
CN110965127A (zh) * 2019-12-10 2020-04-07 中国电子科技集团公司第四十六研究所 一种超薄硅单晶切片热处理强化工艺
JP2021130578A (ja) * 2020-02-19 2021-09-09 グローバルウェーハズ・ジャパン株式会社 半導体シリコンウェーハの製造方法
CN112652532A (zh) * 2020-12-22 2021-04-13 长江存储科技有限责任公司 半导体结构的形成方法
CN114280072B (zh) * 2021-12-23 2023-06-20 宁夏中欣晶圆半导体科技有限公司 单晶硅体内bmd的检测方法
JP2024008390A (ja) * 2022-07-08 2024-01-19 株式会社Sumco シリコンウェーハ及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299344A (ja) 2001-03-29 2002-10-11 Sumitomo Mitsubishi Silicon Corp シリコン単結晶ウェーハの熱処理方法
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
JP2013074139A (ja) 2011-09-28 2013-04-22 Globalwafers Japan Co Ltd シリコンウェーハの熱処理方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275431A (ja) * 1992-03-25 1993-10-22 Mitsubishi Materials Corp シリコンウェーハのｉｇ熱処理方法
US8476149B2 (en) * 2008-07-31 2013-07-02 Global Wafers Japan Co., Ltd. Method of manufacturing single crystal silicon wafer from ingot grown by Czocharlski process with rapid heating/cooling process
EP2421029A4 (en) * 2009-04-13 2015-01-07 Shinetsu Handotai Kk ANNEAL WAFER, METHOD FOR MANUFACTURING ANNEAL WAFER, AND METHOD FOR MANUFACTURING DEVICE

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299344A (ja) 2001-03-29 2002-10-11 Sumitomo Mitsubishi Silicon Corp シリコン単結晶ウェーハの熱処理方法
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
JP2013074139A (ja) 2011-09-28 2013-04-22 Globalwafers Japan Co Ltd シリコンウェーハの熱処理方法

Also Published As

Publication number Publication date
JP2015204326A (ja) 2015-11-16
CN104979191A (zh) 2015-10-14
TWI591726B (zh) 2017-07-11
CN104979191B (zh) 2018-04-03
KR20150118037A (ko) 2015-10-21
TW201546902A (zh) 2015-12-16
JP5976030B2 (ja) 2016-08-23

Similar Documents

Publication Publication Date Title
KR101829505B1 (ko) 실리콘 웨이퍼의 열처리 방법, 및 실리콘 웨이퍼
KR100573473B1 (ko) 실리콘 웨이퍼 및 그 제조방법
TWI553173B (zh) An annealing wafer, an annealing wafer, and a method of manufacturing the device
KR100758088B1 (ko) 실리콘 웨이퍼의 열처리 방법
CN107210223B (zh) 硅晶圆的制造方法
KR101102336B1 (ko) 실리콘 웨이퍼 및 그 제조 방법
JP5621791B2 (ja) シリコン単結晶ウェーハの製造方法及び電子デバイス
JP2006344823A (ja) Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
KR101684873B1 (ko) 실리콘 기판의 제조 방법 및 실리콘 기판
JP5251137B2 (ja) 単結晶シリコンウェーハおよびその製造方法
JP2019004173A (ja) 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造
KR101703696B1 (ko) 실리콘 기판의 제조방법 및 실리콘 기판
US20230307505A1 (en) Silicon wafer and manufacturing method of the same
JP5567259B2 (ja) シリコンウェーハおよびその製造方法
KR20170026386A (ko) 실리콘 단결정 웨이퍼의 열처리방법
JP2010003922A (ja) シリコンウェーハの製造方法
KR20220029585A (ko) 탄소도프 실리콘 단결정 웨이퍼 및 그의 제조방법
WO2024009659A1 (ja) シリコンウェーハ及びその製造方法
CN107154354B (zh) 晶圆热处理的方法
JP2019192831A (ja) シリコンウェーハの熱処理方法
JP2007109931A (ja) シリコンウエーハの選定方法及びアニールウエーハの製造方法
JP2005272239A (ja) シリコン単結晶基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant