KR101781977B1 - 상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들 - Google Patents

상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들 Download PDF

Info

Publication number
KR101781977B1
KR101781977B1 KR1020150148125A KR20150148125A KR101781977B1 KR 101781977 B1 KR101781977 B1 KR 101781977B1 KR 1020150148125 A KR1020150148125 A KR 1020150148125A KR 20150148125 A KR20150148125 A KR 20150148125A KR 101781977 B1 KR101781977 B1 KR 101781977B1
Authority
KR
South Korea
Prior art keywords
electrode layer
layer
disposed
phase change
line
Prior art date
Application number
KR1020150148125A
Other languages
English (en)
Other versions
KR20160061876A (ko
Inventor
파비오 펠리저
지울리오 알비니
스테판 더블유. 러셀
맥스 에프. 하인만
산자이 랑안
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160061876A publication Critical patent/KR20160061876A/ko
Application granted granted Critical
Publication of KR101781977B1 publication Critical patent/KR101781977B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H01L45/04—
    • H01L45/122—
    • H01L45/1253—
    • H01L45/1608—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)

Abstract

본 개시내용의 실시예들은 상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들을 기술한다. 실시예에서, 장치는 복수의 상변화 메모리(PCM) 엘리먼트들을 포함하고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은 상변화 물질층, 상변화 물질층 상에 배치되고 상변화 물질층과 직접 접촉하는 제1 전극층, 및 제1 전극층 상에 배치되고 제1 전극층과 직접 접촉하는 제2 전극층을 포함한다. 다른 실시예들이 기술되고 그리고/또는 청구될 수 있다.

Description

상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들{ELECTRODE CONFIGURATIONS TO INCREASE ELECTRO-THERMAL ISOLATION OF PHASE-CHANGE MEMORY ELEMENTS AND ASSOCIATED TECHNIQUES}
본 개시내용의 실시예들은 일반적으로 집적 회로의 분야에 관한 것이고, 더 구체적으로, 상변화 메모리 엘리먼트들의 전열 분리(electro-thermal isolation)를 증가시키기 위한 전극 구성들 및 연관된 기법들에 관한 것이다.
다중-스택 교차점 PCM(multi-stack cross-point PCM)과 같은 상변화 메모리(PCM; phase-change memory) 기술은 다른 비휘발성 메모리(NVM) 기술에 대한 유망한 대안이다. 예를 들어, 임계 전압(VT) 대 전류(I) 특성(VT-I)의 프로그래밍 전류 및 형상을 포함하는 PCM 동작을 최적화하기 위해, 상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 연속적인 요구가 존재한다.
실시예들은 첨부도면들과 함께 후속하는 상세한 설명에 의해 용이하게 이해될 것이다. 이 기재를 용이하게 하기 위해, 동일한 참조 번호들은 동일한 구조적 엘리먼트들을 지정한다. 실시예들은 첨부 도면들의 도해들에서 제한에 의해서가 아니라 예로서 예시된다.
도 1은 일부 실시예들에 따라, 웨이퍼 형태인 그리고 싱귤레이팅된(singulated) 형태인 예시적인 다이의 최상부 뷰를 개략적으로 예시한다.
도 2는 일부 실시예들에 따라 집적 회로(IC) 어셈블리의 단면 측면도를 개략적으로 예시한다.
도 3a-b, 4a-b, 5a-b, 6a-b, 7a-b, 8a-b, 9a-b 및 10a-b는 일부 실시예들에 따라, 다양한 제조 스테이지들 동안 상변화 메모리(PCM) 디바이스의 단면 측면도들을 개략적으로 예시한다.
도 3c, 4c, 5c, 6c, 7c, 8c 및 9c는 일부 실시예들에 따라 다양한 제조 스테이지들 동안 상변화 메모리(PCM) 디바이스의 최상부 뷰를 개략적으로 예시한다.
도 11은 일부 실시예들에 따른 PCM 디바이스의 제조 방법의 흐름도이다.
도 12는 본원에 기술된 다양한 실시예들에 따른 PCM 디바이스를 포함하는 예시적인 시스템을 개략적으로 예시한다.
본 개시내용의 실시예들은 상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들을 기술한다. 후속하는 상세한 설명에서, 그 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지며, 여기서 동일한 번호들은 전반에 걸쳐 동일한 부분들을 나타내고 여기서 본 개시내용의 발명 대상이 구현될 수 있는 실시예들이 예시에 의해 도시되어 있다. 다른 실시예들이 이용될 수 있으며, 구조적 또는 논리적 변경들이 본 개시내용의 범위로부터 벗어나지 않고 이루어질 수 있다는 점이 이해되어야 한다. 따라서, 후속하는 상세한 설명은 제한의 의미로 취해지지 않아야 하며, 실시예들의 범위는 첨부된 청구항들 및 이들의 등가물들에 의해 정의된다.
본 개시내용의 목적을 위해, 구문 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 구문 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
기재는 구문들 "실시예에서" 또는 "실시예들에서"를 사용할 수 있는데, 이는 각각 동일하거나 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 또한, 본 개시내용의 실시예들에 대해 사용되는 바와 같은, 용어들 "포함하는(comprising, including)", "가지는(having)" 등은 유의어이다. 용어 "커플링된(coupled)"은 직접 접속, 간접 접속, 또는 간접 통신을 지칭할 수 있다.
본원에서 사용된 바와 같이, 용어 "모듈"은 주문형 집적 회로(ASIC), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 프로세서(공유형, 전용, 또는 그룹) 및/또는 메모리(공유형, 전용, 또는 그룹), 조합 논리 회로, 상태 머신, 및/또는 기술된 기능성을 제공하는 다른 적합한 컴포넌트들을 지칭하거나, 그 일부분이거나, 이들을 포함할 수 있다.
일부 실시예들에 따르면, 도 1은 웨이퍼 형태(10) 및 싱귤레이팅된 형태(100)인 예시적인 다이(102)의 최상부 뷰를 개략적으로 예시한다. 일부 실시예들에서, 다이(102)는 예를 들어, 실리콘과 같은 반도체 물질 또는 다른 적절한 물질로 구성된 웨이퍼(11)의 복수의 다이들(예를 들어, 다이들(102, 102a, 102b)) 중 하나일 수 있다. 복수의 다이들은 웨이퍼(11)의 표면 상에 형성될 수 있다. 다이들 각각은 본원에 기술된 바와 같은 상변화 메모리(PCM) 디바이스를 포함하는 반도체 제품의 반복적 유닛(repeating unit)일 수 있다. 예를 들어, 다이(102)는 일부 실시예에 따른 PCM 디바이스의 회로(103)를 포함할 수 있다. 다양한 실시예들에 따르면, 회로(103)는 어레이로 구성될 수 있는 하나 이상의 PCM 엘리먼트들(예를 들어, 셀들)을 포함할 수 있다. PCM 엘리먼트들은, 예를 들어, 전류에 의해 생성된 열의 인가를 통해 결정질 상태와 비결정질 상태 사이에서 스위칭될 수 있는 칼코게나이드 유리와 같은 상변화 물질을 포함할 수 있다. 상변화 물질의 상태(예를 들어, 결정질/비결정질)는 PCM 엘리먼트들의 논리 값(예를 들어, 1 또는 0)과 대응할 수 있다. 회로(103)는 일부 실시예들에서 PCM 및 스위치(PCMS) 디바이스의 일부일 수 있다. 즉, PCM 엘리먼트들은, 예를 들어, PCM 엘리먼트들의 선택/프로그래밍 동작들에서 사용하도록 구성된 오보닉 임계 스위치(OTS; ovonic threshold switch)와 같은 스위치를 포함할 수 있다.
회로(103)는 PCM 엘리먼트들에 커플링된 하나 이상의 비트-라인들 및 하나 이상의 워드-라인들을 더 포함할 수 있다. 일부 실시예들에서, 비트-라인들 및 워드-라인들은 PCM 엘리먼트들 각각이 각각의 개별 비트-라인 및 워드-라인의 교차점에 배치되도록 구성될 수 있다. 전압 또는 바이어스들이 워드-라인들 및 비트-라인들을 사용하는 PCM 엘리먼트들의 타겟 PCM 엘리먼트에 적용되어 판독 또는 기록 동작을 위한 타겟 셀을 선택할 수 있다. PCM 엘리먼트들의 디코딩/선택을 용이하게 하기 위해, 비트-라인 드라이버들은 비트-라인들에 커플링될 수 있고, 워드-라인 드라이버들은 워드-라인들에 커플링될 수 있다. 커패시터들 및 저항기들은 비트-라인들 및 워드-라인들에 커플링될 수 있다. 회로(103)는 일부 실시예들에서 다른 적절한 디바이스들 및 구성들을 포함할 수 있다. 예를 들어, 회로(103)는 판독, 프로그래밍, 검증 및/또는 분석 동작을 수행하도록 구성된 하나 이상의 모듈들을 포함할 수 있다.
일부 실시예들에서, 회로(103)는 PCM 제조 기법들 및/또는 다른 적절한 반도체 제조 기법들을 사용하여 형성될 수 있다. 회로(103)가 도 1에 단지 개략적으로 도시되어 있으며, 예를 들어, 판독, 프로그램, 검증 및/또는 분석 동작들과 같은 액션들을 수행하도록 구성된 스토리지 내의 회로 및/또는 명령들(예를 들어, 펌웨어 또는 소프트웨어)을 포함하는 하나 이상의 상태 머신들을 포함하는 회로의 형태로 다양한 적절한 로직 또는 메모리를 나타낼 수 있다는 점에 유의해야 한다.
반도체 제품의 제조 프로세스가 완료된 이후, 웨이퍼(11)는, 다이들(예를 들어, 다이들(102, 102a, 102b)) 각각이 서로 분리되어 반도체 제품의 이산 "칩들"을 제공하는 싱귤레이션(singulation) 프로세스를 거칠 수 있다. 웨이퍼(11)는 다양한 사이즈들 중 임의의 사이즈일 수 있다. 일부 실시예들에서, 웨이퍼(11)는 약 25.4 mm 내지 약 450 mm 범위의 직경을 가진다. 웨이퍼(11)는 다른 실시예들에서 다른 사이즈들 및/또는 다른 형상을 포함할 수 있다. 다양한 실시예들에 따르면, 회로(103)는 웨이퍼 형태(10) 또는 싱귤레이팅된 형태(100)로 반도체 기판 위에 배치될 수 있다. 일부 실시예들에서, 다이(102)는 로직 또는 메모리, 또는 이들의 조합들을 포함할 수 있다.
일부 실시예들에 따르면, 도 2는 집적 회로(IC) 어셈블리(200)의 측면 단면도를 개략적으로 예시한다. 일부 실시예들에서, IC 어셈블리(200)는 패키지 기판(121)과 전기적으로 그리고/또는 물리적으로 커플링된 하나 이상의 다이들(이하 "다이(102)")을 포함할 수 있다. 다이(102)는 본원에 기술된 바와 같은 PCM 디바이스와 같은 회로(예를 들어, 도 1의 회로(103))를 포함할 수 있다. 일부 실시예들에서, 알 수 있는 바와 같이, 패키지 기판(121)은 회로 보드(122)와 커플링될 수 있다.
다이(102)는 PCM 디바이스들의 형성과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기법들을 사용하여 반도체 물질(예를 들어, 실리콘)로 만들어진 이산 제품을 나타낼 수 있다. 일부 실시예들에서, 다이(102)는, 프로세서, 메모리, 시스템-온-칩(SoC) 또는 ASIC이거나, 이들을 포함하거나, 또는 이들의 일부일 수 있다. 일부 실시예들에서, 예를 들어, 몰딩 화합물 또는 언더필 물질(미도시됨)과 같은 전기적 절연 물질은 다이(102) 및/또는 다이-레벨 상호접속구조들(106)의 적어도 일부를 캡슐화할 수 있다.
다이(102)는 도시된 바와 같이, 예를 들어, 플립-칩 구성으로 패키지 기판(121)과 직접 커플링되는 것을 포함한 다양한 적절한 구성들에 따라 패키지 기판(121)에 부착될 수 있다. 플립-칩 구성에서, 활성 회로를 포함하는 다이(102)의 활성 측(S1)은, 또한 범프, 필러와 같은 다이-레벨 상호접속 구조들(106) 또는 다이(102)를 패키지 기판(121)과 전기적으로 커플링시킬 수 있는 다른 적절한 구조들을 사용하여 패키지 기판(121)의 표면에 부착된다. 다이(102)의 활성 측(S1)은 예를 들어, PCM 엘리먼트들과 같은 회로를 포함할 수 있다. 알 수 있는 바와 같이, 비활성측(S2)은 활성 측(S1)의 반대에 배치될 수 있다. 다른 실시예들에서, 다이(102)는 다양한 적절한 스택화된 다이 구성들 중 임의의 구성에서 패키지 기판(121)과 커플링된 또다른 다이 상에 커플링될 수 있다. 예를 들어, 프로세서 다이는 플립-칩 구성에서 패키지 기판(121)과 커플링될 수 있고, 다이(102)는 플립-칩 구성에서 프로세서 다이 상에 실장되고, 프로세서 다이를 통해 형성된 스루-실리콘 비아(TSV; through-silicon via)들을 사용하여 패키지 기판과 전기적으로 커플링될 수 있다. 또다른 실시예들에서, 다이(102)는 패키지 기판(121)에 임베디드되거나 또는 패키지 기판(121)에 임베디드(embedded)된 다이와 커플링될 수 있다. 다른 다이들은 다른 실시예들에서, 다이(102)와 나란한 구성으로 패키지 기판(121)과 커플링될 수 있다.
일부 실시예들에서, 다이-레벨 상호접속 구조들(106)은 다이(102)와 패키지 기판(121) 사이에 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은, 예들 들어, 다이의 동작과 관련하여 사용된 입력/출력(I/O) 신호들 및/또는 전원/접지 신호들을 포함할 수 있다. 다이-레벨 상호접속 구조들(106)은 다이(102)의 활성 측(S1) 상에 배치된 대응하는 다이 접촉부들 및 패키지 기판(121) 상에 배치된 대응하는 패키지 접촉부들과 커플링될 수 있다. 다이 접촉부들 및/또는 패키지 접촉부들은, 예를 들어, 패드, 비아, 트렌치, 트레이스 및/또는 다른 적절한 접촉 구조들을 포함할 수 있다.
일부 실시예들에서, 패키지 기판(121)은, 예를 들어, ABF(Ajinomoto Build-up Film) 기판과 같은 코어 및/또는 빌드-업 층들을 가지는 에폭시-기반 라미네이트 기판(epoxy-based laminate substrate)이다. 패키지 기판(121)은, 다른 실시예들에서, 예를 들어, 유리, 세라믹 또는 반도체 물질로 형성된 기판들을 포함하는, 다른 적절한 타입들의 기판들을 포함할 수 있다.
패키지 기판(121)은 다이(102)에 또는 다이(102)로부터 전기 신호들을 라우팅하도록 구성된 전기 라우팅 특징들을 포함할 수 있다. 전기 라우팅 특징들은, 예를 들어, 트렌치, 비아 또는 패키지 기판(121)을 통해 전기 신호들을 라우팅하기 위한 다른 상호접속 구조들과 같은, 예를 들어, 패키지 기판(121)의 하나 이상의 표면들 상에 배치된 패키지 접촉부들(예를 들어, 패드들(110)) 및/또는 내부 라우팅 특징들(미도시됨)을 포함할 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기적 절연 물질로 구성된 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(122)는, 예를 들어, 폴리테트라플루오로에틸렌, FR-4(Flame Retardant 4), FR-1, 코튼 페이퍼와 같은 페놀계 코튼 페이퍼 물질(phenolic cotton paper material) 및 CEM-1 또는 CEM-3와 같은 에폭시 물질들, 또는 에폭시 수지 프리프레그 물질을 사용하여 함께 라미네이트된 직조 유리 물질(woven glass material)과 같은 물질들로 구성된 전기적 절연층들을 포함할 수 있다. 트레이스, 트렌치, 비아와 같은 상호접속 구조들(미도시됨)이 전기적 절연층들을 통해 형성되어 회로 보드(122)를 통해 다이(102)의 전기 신호들을 라우팅할 수 있다. 회로 보드(122)는 다른 실시예들에서 다른 적절한 물질들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(122)는 마더보드(예를 들어, 도 12의 마더보드(1202))이다.
예를 들어, 솔더 볼(112)과 같은 패키지-레벨 상호접속들은 패키지 기판(121) 상의 그리고/또는 회로 보드(122) 상의 패드들(110)에 커플링되어 패키지 기판(121)과 회로 보드(122) 사이에 전기 신호들을 추가로 라우팅하도록 구성된 대응하는 솔더 연결부(solder joint)들을 형성할 수 있다. 패드들(110)은, 예를 들어, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 이들의 조합들을 포함하는 금속과 같은 임의의 적절한 전기적 전도성 물질로 구성될 수 있다. 패키지 레벨 상호접속은 예를 들어, LGA(land-grid array) 구조들 등을 포함하는 다른 구조들 및/또는 구성들을 포함할 수 있다.
IC 어셈블리(200)는, 예를 들어, 플립-칩 및/또는 와이어-본딩 구성들, 인터포저(interposer)들, 시스템-인-패키지(SiP; system-in-package) 및/또는 패키지-온-패키지(PoP; package-on-package) 구성들을 포함하는 멀티-칩 패키지 구성을 포함하는 다른 실시예들에서 다양한 다른 적절한 구성들을 포함할 수 있다. 다이(102)와 IC 어셈블리(200)의 다른 컴포넌트들 사이에 전기적 신호들을 라우팅하기 위한 다른 적절한 기법들이 일부 실시예들에서 사용될 수 있다.
일부 실시예들에 따르면, 도 3a-b, 4a-b, 5a-b, 6a-b, 7a-b, 8a-b, 9a-b 및 10a-b는 다양한 제조 스테이지들 동안 상변화 메모리(PCM) 디바이스의 단면 측면도들을 개략적으로 예시한다. 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 10a는 동일한 제1 관점으로부터의 PCM 디바이스(300)의 단면측을 도시하고, 도 3b, 4b, 5b 6b, 7b, 8b, 9b, 및 10b는 제1 관점에 대해 직교하는 동일한 제2 관점으로부터의 PCM 디바이스(300)의 단면측을 도시한다. 일부 실시예들에 따르면, 도 3c, 4c, 5c, 6c, 7c, 8c, 및 9c는 다양한 제조 스테이지들 동안 상변화 메모리(PCM) 디바이스(300)의 최상부 뷰를 개략적으로 예시한다. 도 3a-c는 동일한 제조 스테이지 동안의 PCM 디바이스(300)를 나타내고, 도 4a-c는 동일한 제조 스테이지 동안의 PCM 디바이스(300)를 나타내고, 도 5a-c는 동일한 제조 스테이지 동안의 PCM 디바이스(300)를 나타내는 등의 식으로 나타낸다. 표시자들(P'-P", BL'-BL", 및 WL'-WL")은 상이한 관점들(예를 들어, 도 3a-c) 사이의 상대적 배향의 이해를 용이하게 하기 위해 제공된다. 예를 들어, 도 3a-9a는 WL'-WL"을 따른 단면을 나타낼 수 있고, 도 3b-9b는 BL'-BL"을 따른 단면을 나타낼 수 있고, 도 3c-9c는 P'-P"를 따른 단면을 나타낼 수 있다.
도 3a-c를 참조하면, 기판(301) 상에 워드-라인 금속(304)과 같은 전기적 전도성 물질을 퇴적시켜 워드-라인층을 형성하고, 물질들을 퇴적시켜 워드-라인 금속(304) 상에 층들의 스택을 형성하는 것에 후속하여 PCM 디바이스(300)가 도시된다. 하나 이상의 중개 층들 및/또는 구조들(이하, "회로(302)")이 기판(301)과 워드-라인 금속(304) 사이에 배치될 수 있다. 예를 들어, 회로(302)는 워드-라인 금속(304)과 기판(301) 사이에서 기판(301) 상에 형성된 상보적 금속-산화물-반도체(CMOS) 디바이스들 및/또는 금속화를 포함할 수 있다. 일부 실시예들에서 기판(301)은 예를 들어, 실리콘과 같은 반도체 기판일 수 있다. 기판(301)은 다른 양상들을 모호하게 하는 것을 회피하기 위해 도면들의 나머지에는 도시되지 않는다. 워드-라인 금속(304)은, 예를 들어, 텅스텐을 포함할 수 있다. 기판(301) 및 워드-라인 금속(304)에 대한 다른 적절한 물질들은 다른 실시예들에서 사용될 수 있다.
보여질 수 있는 바와 같이, 층들의 스택은 워드-라인 금속(304) 상에 배치된 최하부 전극층(306), 최하부 전극층(306) 상에 배치된 선택 디바이스(SD)층(308), SD층(308) 상에 배치된 중간 전극층(310), 중간 전극층(310) 상에 배치된 상변화 물질(PM)층(312), 및 PM층(312) 상에 배치된 제1 최상부 전극층(TE1)(314)을 포함할 수 있다. 층들의 스택의 각각의 층은 임의의 적절한 기법에 따라 퇴적될 수 있다.
다양한 실시예들에 따르면, 최하부 전극층(306)은 예를 들어, 탄소(C), 질화 탄소(CxNy); n-도핑된 폴리실리콘 및 p-도핑된 폴리실리콘; Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W를 포함하는 금속들; TiN, TaN, WN, 및 TaCN을 포함하는 전도성 금속 질화물; 탄탈륨 규화물, 텅스텐 규화물, 니켈 규화물, 코발트 규화물 및 티타늄 규화물을 포함하는 전도성 금속 규화물; TiSiN 및 WSiN을 포함하는 전도성 금속 규화 질화물; TiCN 및 WCN을 포함하는 전도성 금속 카바이드 질화물; 및 RuO2를 포함하는 전도성 금속 산화물과 같은 하나 이상의 전도성 및/또는 반도체 물질들로 구성될 수 있다. SD층(308)은 저장 엘리먼트(예를 들어, PM 층(312))에 대해 기술된 칼코게나이드 합금 시스템들 중 임의의 하나를 포함하는 조성을 가지는 칼코게나이드 합금들에 기초한 P-N 다이오드, MIEC(Mixed Ionic Electronic Conduction) 디바이스 또는 OTS(Ovonic Threshold Switch)를 포함할 수 있고, 추가로, 결정화를 억제할 수 있는 엘리먼트를 더 포함할 수 있다. 중간 전극층(310)은 예를 들어, 탄소(C), 탄소 질화물(CxNy); n-도핑된 폴리실리콘 및 p-도핑된 폴리실리콘; Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W를 포함하는 금속들; TiN, TaN, WN, 및 TaCN를 포함하는 전도성 금속 질화물; 탄탈륨 규화물, 텅스텐 규화물, 니켈 규화물, 코발트 규화물 및 티타늄 규화물을 포함하는 전도성 금속 규화물; TiSiN 및 WSiN를 포함하는 전도성 금속 규화 질화물; TiCN 및 WCN를 포함하는 전도성 금속 카바이드 질화물; 및 RuO2를 포함하는 전도성 금속 산화물과 같은 하나 이상의 전도성 및/또는 반도체 물질들로 구성될 수 있다. PM층(312)은, 게르마늄, 안티몬, 텔루륨, 실리콘, 인듐, 셀레늄, 황, 질소 및 탄소 중 2개 이상의 원소들을 포함하는 합금과 같이, 전류에 의해 생성되는 열의 인가를 통해 결정 상태와 비결정 상태 사이에서 스위칭될 수 있는 칼코게나이드 유리와 같은 상변화 물질로 구성될 수 있다. 제1 최상부 전극층(314)은 예를 들어, 탄소(C), 탄소 질화물(CxNy); n-도핑된 폴리실리콘 및 p-도핑된 폴리실리콘; Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W을 포함하는 금속들; TiN, TaN, WN, 및 TaCN을 포함하는 전도성 금속 질화물; 탄탈륨 규화물, 텅스텐 규화물, 니켈 규화물, 코발트 규화물 및 티타늄 규화물을 포함하는 전도성 금속 규화물; TiSiN 및 WSiN을 포함하는 전도성 금속 규화 질화물; TiCN 및 WCN을 포함하는 전도성 금속 카바이드 질화물; 및 RuO2을 포함하는 전도성 금속 산화물과 같은, 1 밀리옴·센티미터(mOhm·cm) 내지 100 mOhm·cm 범위의 저항률(resistivity)을 가지는 금속 또는 반금속(예를 들어, 반도체 물질)과 같은 전기적 전도성 물질로 구성될 수 있다. 층들(306, 308, 310, 312 및 314)은 다른 실시예들에서 다른 적절한 특징들을 가지는 다른 적절한 물질들로 구성될 수 있다.
일부 실시예들에서, 제1 최상부 전극층(314)은 5 나노미터(nm) 내지 15 nm 범위의 두께를 가질 수 있다. 일 실시예에서, 제1 최상부 전극층(314)은 약 15 nm 또는 그 미만의 두께를 가질 수 있다. 제1 최상부 전극층(314)만을 형성하는 흐름에서, 인접한 워드-라인들을 신뢰가능하게 분리하려는 요구 및 상변화 물질의 기계적 약함과 커플링된, 워드-라인 정의에서 에칭될 부분적 스택의 높이로 인해, 제1 최상부 전극층(314)을 15nm보다 많이 증가시키는 것이 어려울 수 있다. 다른 실시예들에서, 제1 최상부 전극층(314)은 다른 적절한 두께들을 가질 수 있다.
도 4a-c를 참조하면, 워드-라인 정의에 후속하여 PCM 디바이스(300)가 도시된다. 알 수 있는 바와 같이, 워드-라인 정의는, 예를 들어, 리소그래피 및/또는 에칭 프로세스들과 같은 패터닝 프로세스를 사용하여 층들의 스택의 일부분들을 선택적으로 제거하여 라인들(316) 사이의 트렌치들(315)을 가진 기반 회로(302) 상의 층들의 스택의 라인들(316)을 제공함으로써 달성될 수 있다. 트렌치들(315)은 서로로부터 PCM 엘리먼트들을 분리시킬 수 있다. 도 4b에서, 워드-라인 금속(304)은 페이지의 안과 바깥 방향으로 워드-라인이 연장하도록 패터닝된다. 도 4c에서, 워드-라인 금속(304)은 제1 최상부 전극층(314) 아래에 배치되며, 페이지에 걸쳐 좌측에서 우측 방향으로 확장한다.
도 5a-c를 참조하면, 유전체 물질을 퇴적시켜 라인들(316) 사이의 영역을 채우는 것에 후속한 PCM 디바이스(300)가 도시되어 있다. 예를 들어, 도시된 실시예에서, 알 수 있는 바와 같이, 유전체 라이너(318)는 층들의 스택의 표면 상에(예를 들어, 라인들(316) 상에), 워드-라인 금속(304) 상에 그리고 회로(302) 상에 등각으로 퇴적될 수 있다. 유전체 충진 물질(320)은 임의의 적절한 기법을 사용하여 라인들(316) 사이의 영역을 채우도록 퇴적될 수 있다. 일부 실시예들에서, 유전체 라이너(318)는 실리콘 질화물(Si3N4 또는 일반적으로 SixNy, 여기서, x 및 y는 임의의 적절한 상대적 수량을 나타냄)로 구성될 수 있고, 유전체 충진 물질(320)은 실리콘 산화물(SiO2)로 구성될 수 있다. 다른 실시예들에서 유전체 라이너(318) 및 유전체 충진 물질(320)은 다른 적절한 물질들로 구성될 수 있다.
도 6a-c를 참조하면, 유전체 물질(예를 들어, 유전체 충진 물질(320) 및 유전체 라이너(318))을 리세스(recess)하여 제1 최상부 전극층(314)을 노출시키는 것에 후속한 PCM 디바이스(300)가 도시되어 있다. 일부 실시예들에서, 예를 들어, 화학적-기계적 연마(CMP)와 같은 평탄화 프로세스를 사용하여 유전체 물질을 리세스할 수 있다. 다른 실시예들에서, 유전체 물질을 리세스하기 위한 다른 적절한 기법들이 사용될 수 있다.
도 7a-c를 참조하면, 제2 최상부 전극(TE2)층(322)을 제1 최상부 전극층(314) 상에 퇴적시키고, 비트-라인 금속(324)을 제2 최상부 전극층(322) 상에 퇴적시켜 비트-라인층을 형성하는 것에 후속한 PCM 디바이스(300)가 도시되어 있다. 일부 실시예들에서, 도 7b에서 알 수 있는 바와 같이, 제2 최상부 전극층(322)은 유전체 라이너(318) 및 유전체 충진 물질(320)의 일부분들 상에 퇴적될 수 있다. 다양한 실시예들에 따르면, 제2 최상부 전극층(322)은, 다른 적절한 기법들 중에서 특히, 예를 들어, 물리적 기상 증착(PVD) 또는 화학적 기상 증착을 사용하여 퇴적될 수 있다. 제2 최상부 전극층(322)은, 1 밀리옴·센티미터(mOhm·cm) 내지 100 mOhm·cm 범위의 저항률을 가지는 금속 또는 반-금속과 같은 전기적 전도성 물질로 구성될 수 있다. 일부 실시예들에서, 제2 최상부 전극층(322)은, 예를 들어, 탄소(C), 탄소 질화물(CxNy); n-도핑된 폴리실리콘 및 p-도핑된 폴리실리콘; Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W를 포함하는 금속; TiN, TaN, WN, 및 TaCN을 포함하는 전도성 금속 질화물; 탄탈륨 규화물, 텅스텐 규화물, 니켈 규화물, 코발트 규화물 및 티타늄 규화물을 포함하는 전도성 금속 규화물; TiSiN 및 WSiN을 포함한 전도성 금속 규화 질화물; TiCN 및 WCN을 포함하는 전도성 금속 카바이드 질화물; 및 RuO2을 포함하는 전도성 금속 산화물과 같은, 하나 이상의 전도성 및 반도체 물질들을 포함할 수 있다. 제2 최상부 전극층(322)은 제조 공정 흐름 내에 적절하게 집적(예를 들어, 에칭, 클리닝 및 밀봉)될 수 있고 제1 최상부 전극층(314) 및/또는 비트-라인 금속(324)과 양호한 접착을 보일 수 있다. 일부 실시예들에서, 제2 최상부 전극층(322)은 제1 최상부 전극층(314)과 동일한 화학적 조성을 가질 수 있다. 다른 실시예들에서, 제2 최상부 전극층(322)은 제1 최상부 전극층(314)과는 상이한 화학적 조성을 가질 수 있다. 다른 실시예들에서 제2 최상부 전극층(322)은 다른 적절한 물질들로 구성될 수 있고 그리고/또는 다른 적절한 특징들을 가질 수 있다.
일부 실시예들에서, 제2 최상부 전극층(322)은 5 나노미터(nm) 내지 40 nm 범위의 두께를 가질 수 있다. 일 실시예에서, 제2 최상부 전극층(322)은 약 15nm의 두께를 가질 수 있다. 다른 실시예들에서, 제2 최상부 전극층(322)은 다른 적절한 물질들로 구성될 수 있고, 다른 적절한 기법들에 의해 퇴적될 수 있고 그리고/또는 다른 적절한 두께들을 가질 수 있다. 비트-라인 금속(324)은, 예를 들어, 텅스텐을 포함하는 임의의 적절한 금속으로 구성될 수 있고, 임의의 적절한 기법을 사용하여 퇴적될 수 있다.
도 8a-c를 참조하면, 비트-라인 정의에 후속한 PCM 디바이스(300)가 도시되어 있다. 알 수 있는 바와 같이, 비트-라인 정의는 예를 들어, 리소그래피 및/또는 에칭 프로세스와 같은 패터닝 프로세스들을 사용하여 비트-라인 금속(324), 제2 최상부 전극(322) 및 층들(306, 308, 310, 312, 314)의 스택의 일부분들을 선택적으로 제거하여 기반 회로(302) 상의 PCM 엘리먼트들의 어레이의 개별 PCM 엘리먼트들(416)을 제공하여 달성될 수 있다. 도 8a에서, 비트-라인 금속(324)은 페이지의 안 및 바깥 방향으로 확장한다. 도 8b에서, 비트-라인 금속(324)은 비트-라인이 워드-라인들에 직교하여, 페이지에 걸쳐 좌측에서 우측으로의 방향을 확장하도록 패터닝된다.
일부 실시예들에서, 알 수 있는 바와 같이, 제2 최상부 전극층(322)은 제1 최상부 전극층(314) 상에 그리고 제1 최상부 전극층(314)과 직접 접촉하여 배치될 수 있다. 비트-라인 금속(324)은 제2 최상부 전극층(322) 상에 그리고 제2 최상부 전극층(322)과 직접 접촉하여 배치될 수 있다. 일부 실시예들에서, 층들(예를 들어, PM 층(312))의 스택을 포함한 개별 PCM 엘리먼트들(416)은 전기적 절연성 필러들(420)에 의해 분리될 수 있다. 도시된 실시예에서, 전기적 절연성 필러들(420)은 유전체 물질들(318, 320)을 포함한다. 도 8b에서 알 수 있는 바와 같이, 제2 최상부 전극층(322)의 물질은 비트-라인 금속(324)과 전기적 절연성 필러들(420) 사이에 배치된다. 예를 들어, 수직 방향(예를 들어, 개별 PCM 엘리먼트들(416)의 높이와 평행한 방향)으로, 제2 최상부 전극층(322)의 물질은 전기적 절연성 필러들(420)과 비트-라인 금속(324) 사이에 직접 배치된다. 알 수 있는 바와 같이, 제1 최상부 전극층(314)의 물질은 전기적 절연성 필러들(420)의 인접한 필러들 사이에(예를 들어, 수직 방향에 직교하는 수평 방향으로) 배치될 수 있다. 일부 실시예들에서 제1 최상부 전극층(314)의 물질은 전기적 절연성 필러들(420)과 비트-라인 금속(324) 사이에 직접 배치되지 않을 수 있다.
제1 최상부 전극층(314) 상에 제2 최상부 전극층(322)을 형성하는 것은 개별 PCM 엘리먼트들(416)의 최상부 전극의 포괄적(comprehensive) 두께를 증가시킬 수 있다(예를 들어, ~15 nm 초과). 본원에 기술된 기법들 및 구성들은, 인접한 워드-라인들을 신뢰가능하게 분리시키는 능력 및 상변화 물질 자체의 기계적 약함과 더불어, 워드-라인 정의에서 에칭될 부분적 스택의 높이로 인해 15 nm 초과로 최상부 전극 두께를 증가시키는 것과 연관된 도전과제들을 극복할 수 있다. 이전에는, 이들 도전과제는 VT-I 특성의 프로그래밍 전류 및/또는 형상의 견지에서, 상 물질 동작(phase material operation)의 최적화를 제한하였을 수 있다. 본원에 기술된 제조 기법들 및 PCM 구성들은 더 두꺼운 최상부 전극을 제공하여 이러한 제약들을 극복하여 동작의 추가적인 최적화를 허용할 수 있다. 예를 들어, 워드-라인 정의에서 에칭될 부분적 스택의 높이가 증가되지 않을 수 있다. 이러한 방식으로, 스택의 기계적 안정성이 손상되지 않을 수 있는데, 이는 워드-라인 정의 동안 단락(short)들을 회피할 수 있다. 일부 실시예들에서, 최상부 전극의 전체 두께(예를 들어, TE1+TE2의 두께)는 TE1만을 형성하는 흐름에 비해 두 배보다 더 클 수 있다. 예를 들어, 일부 실시예들에서, TE1+TE2의 전체 두께는 약 25-40 nm일 수 있다. 일부 실시예들에서, 제2 최상부 전극층(322)은 비트-라인 정의(예를 들어, 비트-라인 금속(324)의 에칭) 동안 신뢰가능하고 연속적인 에칭 정지를 제공할 수 있는데, 이는 더 두꺼운 비트-라인 금속(324)의 사용을 허용할 수 있으며, 이는 전체 어레이에서 더 양호한 전류 전달을 위해 비트-라인 저항을 감소시킬 수 있다.
도 9a-c를 참조하면, 비트-라인 밀봉 및 충진에 후속한 PCM 디바이스(300)가 도시되어 있다. 도 9a-b에서 알 수 있는 바와 같이, 유전체 라이너(918)는 개별 PCM 엘리먼트들(416) 상에 그리고 워드-라인 금속(304) 상에 등각으로 퇴적될 수 있다. 유전체 충진 물질(920)은 유전체 라이너(918) 상에 증착되어 개별 PCM 엘리먼트들(416) 사이의 영역을 채울 수 있다. 일부 실시예들에서, 유전체 라이너(918) 및 유전체 충진 물질(920)은 각자 유전체 라이너(318) 및 유전체 충진 물질(320)과 관련하여 기술된 실시예에 따를 수 있다. 다른 실시예들에서, 유전체 라이너(918) 및 유전체 충진 물질(920)은 유전체 라이너(318) 및 유전체 충진 물질(320)에 대해 사용된 물질들이 아닌 적절한 유전체 물질들로 구성될 수 있다.
일부 실시예들에 따르면, 도 10a-b는 제조 동안 상변화 메모리(PCM) 디바이스(1000)의 단면 측면도들을 개략적으로 예시한다. 예를 들어, 도 10a-b는 도 9a-c와 동일한, 즉, 비트-라인 밀봉 및 충진에 후속하는, 그러나, PCM 디바이스(1000)의 상이한 영역에 대한, 제조 스테이지를 나타낼 수 있다. 다양한 실시예들에 따르면, 도 9a-b 및 10a-b는, 예를 들어, 고객에게 판매될 준비가 된 메모리 디바이스와 같은 최종 제품의 단면을 개략적으로 나타낼 수 있다.
PCM 디바이스(1000)는 디코딩 영역을 나타낼 수 있다. 디코딩 영역은 도 9a의 개별 PCM 엘리먼트들(416)과 동일한 평면을 공유할 수 있다. 예를 들어, PCM 디바이스(1000)는 제2 최상부 전극층(322) 상에 배치된 비트-라인 금속(324)을 포함한다. 도 10a-b의 비트-라인 금속(324) 및 제2 최상부 전극층(322)은 도 9a-b의 비트-라인 금속(324) 및 제2 최상부 전극층(322)과 동일한 평면 상에 있을 수 있다. 도 9a의 개별 PCM 엘리먼트들(416)은 도 10a에 도시된 PCM 디바이스(1000)에 대해 페이지의 내부 또는 외부에 있을 수 있다.
PCM 디바이스(1000)는, 알 수 있는 바와 같이 커플링된, 비트-라인 비아(340) 및 워드-라인 비아(342)를 포함할 수 있다. 비트-라인 비아(340) 및 워드-라인 비아(342)는 각각 도 9a의 개별 PCM 엘리먼트들(416)과 동일한 평면에 있는 디코딩 영역 내에 형성된 복수의 비아들 중 하나를 나타낼 수 있다. 일부 실시예들에서, 알 수 있는 바와 같이, 제2 최상부 전극층(322)은 비트-라인 금속(324)과 비트-라인 비아(340) 사이에 직접 배치될 수 있다. 일부 실시예들에서, 알 수 있는 바와 같이, 제2 최상부 전극층(322)은 유전체 충진 물질(320) 상에 배치될 수 있다. 일부 실시예들에서, 유전체 충진 물질(320)은 유전체 물질의 다수의 층들을 나타낼 수 있다.
장벽 라이너들(337 및 338)이 형성되어 각자의 비트-라인 비아(340) 및 워드-라인 비아(342)의 전기적 전도성 물질을 캡슐화할 수 있다. 일부 실시예들에서, 워드-라인 비아(342) 및 비트-라인 비아(340)는 각각 텅스텐(W)으로 구성될 수 있고, 장벽 라이너들(337, 338)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)로 구성될 수 있다. 다른 실시예들에서, 워드-라인 비아(342), 비트-라인 비아(340) 및 장벽 라이너들(337, 338)은 다른 적절한 물질들로 구성될 수 있다.
본원에 기술된 바와 같은 제2 최상부 전극층(322)의 형성은 제2 최상부 전극층(322)이 비트-라인 금속(324)과 기반 비아들(예를 들어, 비트-라인 비아(340) 및 워드-라인 비아(342)) 사이에 존재하는 것을 초래할 수 있다. 제2 최상부 전극층(322)의 두께는 비트-라인 측 상에 디코더들과 셀들 사이의 조정가능한 밸러스트(ballast)를 생성하도록 조정될 수 있다. 제2 최상부 전극층(322)의 두께 및/또는 저항률이 너무 높은 직렬 저항을 생성하는 경우, 가능하게는 비트-라인 금속 에칭의 종단에서의 비아들의 과도-에칭(over-etching)에 의해, 디코딩 영역으로부터 제2 최상부 전극층(322)을 제거하기 위해, 루즈 마스크(loose mask)가 도입될 수 있다. 대칭 셀 동작을 위해 탄소 형태의 완전한 대칭이 요구되는 경우, 최하부 전극의 두께가 (예를 들어, 비트-라인 정의 동안 과도-에칭에 의해) 조정될 수 있다. 일부 실시예들에서, 제2 최상부 전극층(322)의 저항률은 20 mOhm·cm 미만일 수 있고, 비트-라인 경로에서 저항률의 증가의 영향을 감소시키기 위해 약 15nm보다 더 작거나 같은 두께를 가질 수 있다. 예를 들어, ~30x50 nm2와 동일한 비아 영역에 대해, 전술된 바와 같은 저항률 및 두께를 가지는 제2 최상부 전극층(322)은 비트-라인 경로에 2킬로옴(KOhm)보다 더 낮은 저항을 추가할 수 있다.
일부 실시예들에 따르면, 도 11은 PCM 디바이스(예를 들어, 도 3a-9c의 PCM 디바이스(300))를 제조하는 방법(1100)의 흐름도이다. 방법(1100)은 도 1-10b와 관련하여 기술된 실시예들에 따를 수 있고, 그 역도 성립한다.
1102에서, 방법(1100)은 기판(예를 들어, 도 3a-b의 기판(301))을 제공하는 것을 포함한다. 기판은, 예를 들어, 실리콘 웨이퍼 또는 다이와 같은 반도체 기판을 포함할 수 있다.
1104에서, 방법(1100)은 기판 상에 복수의 상변화 메모리(PCM) 엘리먼트들을 형성하는 것을 포함할 수 있고, 여기서, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들(예를 들어, 도 8a-b의 개별 PCM 엘리먼트들(416))은 상변화 물질층(예를 들어, 도 3a-9c의 PM층(312)), 상변화층 상에 배치되고 상변화 층과 직접 접촉하는 제1 최상부 전극층(예를 들어, 도 3a-9c의 제1 최상부 전극층(314)), 및 제1 최상부 전극층 상에 배치되고 제1 최상부 전극층과 직접 접촉하는 제2 최상부 전극층(예를 들어, 도 7a-9c의 제2 최상부 전극층(322))을 포함한다.
다양한 실시예들에 따르면, 기판 상에 복수의 PCM 엘리먼트들을 형성하는 것은 층들의 스택을 형성하는 것을 포함할 수 있다. 예를 들어, 층들의 스택은 기판 상에 워드-라인층(예를 들어, 도 3a-b의 워드-라인 금속(304))을 퇴적시키고, 워드-라인 층 상에 최하부 전극층(예를 들어, 도 3a-b의 최하부 전극층(306))을 퇴적시키고, 최하부 전극층 상에 선택 디바이스층(예를 들어, 도 3a-b의 선택 디바이스층(308))을 퇴적시키고, 선택 디바이스층 상에 중간 전극층(예를 들어, 도 3a-b의 중간 전극층(310))을 퇴적시키고, 중간 전극층 상에 상변화 물질층(예를 들어, 도 3a-b의 상변화 물질층(312))을 퇴적시키고, 상변화 물질층 상에 제1 최상부 전극층(예를 들어, 도 3a-b의 제1 최상부 전극층(314))을 퇴적시킴으로써 형성될 수 있다.
층들의 스택이 패터닝되어 개별 PCM 엘리먼트들을 제공할 수 있다. 패터닝은, 예를 들어, 리소그래피 및/또는 에칭 프로세스들을 포함할 수 있다. 예를 들어, 도 4a-c와 관련하여 기술된 워드-라인 정의가 수행되고 그리고/또는 도 8a-c와 관련하여 기술된 비트-라인 정의가 수행되어 개별 PCM 엘리먼트들을 제공할 수 있다.
일부 실시예들에서, 유전체 물질을 퇴적시켜 개별 PCM 엘리먼트들 사이의 영역을 채울 수 있다. 예를 들어, 유전체 라이너(예를 들어, 유전체 라이너(318))는 개별 PCM 엘리먼트들의 층들의 스택 상에 등각으로 퇴적될 수 있고, 유전체 충진 물질(예를 들어, 유전체 충진 물질(320))이 증착되어 개별 PCM 엘리먼트들 사이의 나머지 영역을 채울 수 있다.
일부 실시예들에서, 유전체 물질을 퇴적시키기 위해 도 5a-c와 관련하여 기술된 기법들이 수행될 수 있다. 유전체 물질은, 예를 들어, 도 6a-c와 관련하여 기술된 기법들을 사용하여, 제1 최상부 전극층을 노출시키기 위해 리세스될 수 있다. 일부 실시예들에서, 제2 최상부 전극층은, 예를 들어, 도 7a-c와 관련하여 기술된 기법들을 사용하여 제1 최상부 전극층 상에 퇴적될 수 있다. 비트-라인층은, 예를 들어, 도 7a-c와 관련하여 기술된 기법들을 사용하여 제2 최상부 전극층 상에 퇴적될 수 있다.
다양한 동작들이 청구된 발명 대상의 이해에 가장 유용한 방식으로, 차례로 다수의 이산 동작들로서 기술된다. 그러나, 기재의 순서가 이들 동작들이 반드시 순서 종속적이라는 점을 내포하는 것으로서 해석되지는 않아야 한다. 특히, 이들 동작들은 표시 순서로 수행되지 않을 수 있다. 기술된 동작들은 기술된 실시예와는 상이한 순서로 수행될 수 있다. 추가적인 실시예들에서, 다양한 추가 동작들이 수행될 수 있고 그리고/또는 기술된 동작들이 생략될 수 있다.
본 개시내용의 실시예들은 원하는 바와 같이 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 사용하여 시스템으로 구현될 수 있다. 도 12는 본원에 기술된 다양한 실시예들에 따른 PCM 디바이스(예를 들어, 도 3a-9c의 PCM 디바이스(300))를 포함하는 예시적인 시스템(예를 들어, 컴퓨팅 디바이스(1200))을 개략적으로 예시한다. 컴퓨팅 디바이스(1200)는 마더보드(1202)와 같은 보드를 하우징할 수 있다. 마더보드(1202)는 프로세서(1204) 및 적어도 하나의 통신 칩(1206)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1204)는 마더보드(1202)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 일부 구현예들에서, 적어도 하나의 통신 칩(1206)은 또한 마더보드(1202)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 추가적인 구현예들에서, 통신 칩(1206)은 프로세서(1204)의 일부분일 수 있다.
그 응용예들에 따라, 컴퓨팅 디바이스(1200)는 마더보드(1202)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 커플링되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, PCM(1208) 또는 ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS; global positioning system) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등)을 포함할 수 있지만, 이에 제한되지 않는다.
다양한 실시예들에 따르면, PCM(1208)은 본원에 기술된 실시예들에 따를 수 있다. 예를 들어, PCM(1208)은 본원에 기술된 바와 같이 PCM 디바이스(예를 들어, 도 3a-9c의 PCM 디바이스(300))를 포함할 수 있다.
통신 칩(1206)은 컴퓨팅 디바이스(1200)로의 그리고 컴퓨팅 디바이스(1200)로부터의 데이터의 전송을 위한 무선 통신을 인에이블시킬 수 있다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서는 그럴 수도 있다. 통신 칩(1206)은 Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 보정안), 임의의 보정안들, 업데이트들, 및/또는 개정안들과 함께 롱 텀 에볼루션(LTE) 프로젝트(예를 들어, 어드밴스드 LTE 프로젝트, 울트라 모바일 브로드밴드(UMB) 프로젝트(또한 "3GPP2"로서 지칭됨) 등)를 포함한 전기 전자 기술자 협회(IEEE; Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환가능 브로드밴드 무선 액세스(BWA) 네트워크들은 일반적으로 "Worldwide Interoperability for Microwave Access"를 나타내는 축약어인 WiMAX 네트워크들로서 지칭되는데, 이는 IEEE 802.16 표준에 대한 적합성 및 상호운용성 시험을 통과한 제품들에 대한 인증 마크이다. 통신 칩(1206)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1206)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1206)은 코드 분할 다중 액세스(CDMA), 시분할 다중 액세스(TDMA), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1206)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(1200)는 복수의 통신 칩들(1206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1206)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있고, 제2 통신 칩(1206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1200)는 모바일 컴퓨팅 디바이스, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 디지털 보조 단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(1200)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예시들
다양한 실시예들에 따르면, 본 개시내용은 장치를 기술한다. 장치의 예 1은 복수의 상변화 메모리(PCM) 엘리먼트들을 포함할 수 있고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은: 상변화 물질층; 상변화 물질층 상에 배치되고 상변화 물질층과 직접 접촉하는 제1 전극층; 및 제1 전극층 상에 배치되고 제1 전극층과 직접 접촉하는 제2 전극층을 포함한다. 예 2는 예 1의 장치를 포함할 수 있고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은 제2 전극층 상에 배치되고 제2 전극층과 직접 접촉하는 비트-라인을 더 포함한다. 예 3은 예 2의 장치를 포함할 수 있고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은 전기적 절연성 필러들에 의해 분리되고, 제2 전극층의 물질은 비트-라인과 전기적 절연성 필러들 사이에 배치된다. 예 4는 예 3의 장치를 포함할 수 있고, 제1 전극층의 물질은 전기적 절연성 필러들의 인접한 필러들 사이에 배치된다. 예 5는 예 2-4 중 임의의 것의 장치를 포함할 수 있고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은: 워드-라인; 선택 디바이스층; 선택 디바이스층과 상변화 물질층 사이에 배치된 제3 전극층; 및 워드-라인과 선택 디바이스층 사이에 배치된 제4 전극층을 더 포함한다. 예 6은 예 2-4 중 임의의 것의 장치를 포함할 수 있고, 개별 PCM 엘리먼트들과 동일한 평면에 있는 디코딩 영역 내에 배치된 복수의 비아들을 더 포함하고, 제2 전극층은 비트-라인과 복수의 비아들 중 한 비아 사이에 배치된다. 예 7은 예 1-4 중 임의의 것의 장치를 포함할 수 있고, 제1 전극층과 제2 전극층은 상이한 화학적 조성을 가지며, 제1 전극층과 제2 전극층은 1 밀리옴·센티미터(mOhm·cm) 내지 100 mOhm·cm의 저항률을 가진다. 예 8은 예 1-4 중 임의의 것의 장치를 포함할 수 있고, 제2 전극층은 비트-라인 정의에 대한 에칭 정지층으로서 역할을 하도록 구성된다.
다양한 실시예들에 따르면, 본 개시내용은 방법을 기술한다. 방법의 예 9는 기판을 제공하는 것, 및 기판 상에 복수의 상변화 메모리(PCM) 엘리먼트들을 형성하는 것을 포함할 수 있고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은: 상변화 물질층; 상변화 물질층 상에 배치되고 상변화 물질층과 직접 접촉하는 제1 최상부 전극층; 및 제1 최상부 전극층 상에 배치되고 제1 최상부 전극층과 직접 접촉하는 제2 최상부 전극층을 포함한다. 예 10은 예 9의 방법을 포함할 수 있고, 복수의 PCM 엘리먼트들을 형성하는 것은: 기판 상에 워드-라인층을 퇴적시키고; 워드-라인층 상에 최하부 전극층을 퇴적시키고; 최하부 전극층 상에 선택 디바이스층을 퇴적시키고; 선택 디바이스층 상에 중간 전극층을 퇴적시키고; 중간 전극층 상에 상변화 물질층을 퇴적시키고; 그리고 상변화 물질층 상에 제1 최상부 전극층을 퇴적시키고; 층들의 스택을 패터닝하여 개별 PCM 엘리먼트들을 제공함으로써, 층들의의 스택을 형성하는 것을 포함한다. 예 11은 예 10의 방법을 포함할 수 있고, 유전체 물질을 퇴적시켜 개별 PCM 엘리먼트들 사이의 영역을 채우는 것을 더 포함한다. 예 12는 예 11의 방법을 포함할 수 있고, 유전체 물질을 퇴적시키는 것은, 개별 PCM 엘리먼트들 상에 유전체 라이너를 등각으로 퇴적시키는 것, 및 유전체 라이너 상에 유전체 물질을 퇴적시켜 개별 PCM 엘리먼트들 사이의 영역을 채우는 것을 포함한다. 예 13은 예 11의 방법을 포함할 수 있고, 유전체 물질을 리세스하여 제1 최상부 전극층을 노출시키는 것을 더 포함한다. 예 14는 예 13의 방법을 포함할 수 있고, 제1 최상부 전극층 상에 제2 최상부 전극층을 퇴적시키는 것을 더 포함한다. 예 15는 예 14의 방법을 포함할수 있고, 제2 최상부 전극층 상에 비트-라인층을 퇴적시키는 것을 더 포함한다. 예 16은 예 15의 방법을 포함할 수 있고, 제2 최상부 전극층의 물질은 비트-라인층과 유전체 물질 사이에 배치된다.
다양한 실시예들에 따르면, 본 개시내용은 시스템을 기술한다. 시스템의 예 17은 회로 보드 및 회로 보드와 커플링된 다이를 포함할 수 있고, 다이는 복수의 상변화 메모리(PCM) 엘리먼트들을 포함하고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은: 상변화 물질층; 상변화 물질층 상에 배치되고 상변화 물질층과 직접 접촉하는 제1 전극층; 및 제1 전극층 상에 배치되고 제1 전극층과 직접 접촉하는 제2 전극층을 포함한다. 예 18은 예 17의 시스템을 포함할 수 있고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은 제2 전극층 상에 배치되고 제2 전극층과 직접 접촉하는 비트-라인을 더 포함한다. 예 19는 예 18의 시스템을 포함할 수 있고, 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은 전기적 절연성 필러들에 의해 분리되고, 제2 전극층의 물질은 비트-라인과 전기적 절연성 필러들 사이에 배치된다. 예 20은 예 17-19 중 임의의 것의 시스템을 포함할 수 있고, 시스템은, 회로 보드와 커플링된, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가이거 카운터, 가속도계, 자이로스코프, 스피커, 또는 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예들은 위에서 결합적 형태(및)(예를 들어 "및"은 "및/또는"일 수 있음)로 기술된 실시예들의 대안적(또는) 실시예들을 포함하는 전술된 실시예들의 임의의 적절한 조합을 포함할 수 있다. 또한, 일부 실시예들은, 실행될 때 전술된 실시예들 중 임의의 것의 동작들을 초래하는, 그 상에 저장된 명령들을 가지는 하나 이상의 제조 물품들(예를 들어, 비-일시적 컴퓨터 판독가능한 매체)을 포함할 수 있다. 또한, 일부 실시예들은 전술된 실시예들의 다양한 동작들을 수행하기 위한 임의의 적절한 수단을 가지는 장치들 또는 시스템들을 포함할 수 있다.
요약에 기술된 것을 포함한 예시된 구현예들의 위의 기재는 완전하거나, 또는 본 개시내용의 실시예들을 개시된 정확한 형태로 제한하도록 의도되지 않는다. 특정 구현예들 및 예들은 예시의 목적으로 본원에 기술되지만, 통상의 기술자가 인식하는 바와 같이, 다양한 등가적 수정들이 본 개시내용의 범위 내에서 가능하다.
위의 상세한 설명의 견지에서 본 개시내용의 실시예들에 대해 이러한 수정들이 이루어질 수 있다. 후속하는 청구항들에서 사용되는 용어들은 본 개시내용의 다양한 실시예들을 명세서 및 청구항들에 개시된 구체적 구현예들로 제한하는 것으로 해석되지 않아야 한다. 오히려, 그 범위는 후속하는 청구항들에 의해서 전적으로 결정되어야 하는데, 이는 청구항 해석의 설정된 원칙에 따라 해석되어야 한다.

Claims (20)

  1. 장치로서,
    평면에 배치된 복수의 비아들; 및
    동일한 평면에 배치된 복수의 상변화 메모리(PCM; phase-change memory) 엘리먼트들
    을 포함하고, 상기 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은:
    상변화 물질층;
    상기 상변화 물질층 위에 배치되고 상기 상변화 물질층과 직접 접촉하는 제1 전극층;
    상기 제1 전극층 상에 배치되고 상기 제1 전극층과 직접 접촉하는 제2 전극층; 및
    상기 제2 전극층 상에 배치되고 상기 제2 전극층과 직접 접촉하는 비트-라인
    을 포함하고,
    상기 제2 전극층은 또한 상기 비트-라인과 상기 복수의 비아들 중 하나의 비아 사이에 배치되는 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은 전기적 절연성 필러들(electrically insulative pillars)에 의해 분리되고,
    상기 제2 전극층의 물질은 비트-라인과 전기적 절연성 필러들 사이에 배치되는 장치.
  4. 제3항에 있어서,
    상기 제1 전극층의 물질은 상기 전기적 절연성 필러들의 인접한 필러들 사이에 배치되는 장치.
  5. 제1항에 있어서,
    상기 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은:
    워드-라인;
    선택 디바이스층;
    상기 선택 디바이스층과 상기 상변화 물질층 사이에 배치된 제3 전극층; 및
    상기 워드-라인과 상기 선택 디바이스층 사이에 배치된 제4 전극층
    을 더 포함하는 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 전극층과 상기 제2 전극층은 상이한 화학 조성을 가지고; 그리고
    상기 제1 전극층과 상기 제2 전극층은 1 밀리옴·센티미터(mOhm·cm) 내지 100 mOhm·cm의 저항률(resistivity)을 가지는 장치.
  8. 제1항에 있어서,
    상기 제2 전극층은 비트-라인 정의에 대한 에칭 정지층(etch stop layer)으로서의 역할을 하도록 구성되는 장치.
  9. 방법으로서,
    기판을 제공하는 단계; 및
    상기 기판 상의 평면에 복수의 상변화 메모리(PCM) 엘리먼트들을 형성하는 단계
    를 포함하고,
    상기 복수의 PCM 엘리먼트들을 형성하는 단계는 상기 기판 상에 개별 PCM 엘리먼트들을 배치하는 단계를 포함하고,
    상기 개별 PCM 엘리먼트들은:
    상변화 물질층;
    상기 상변화 물질층 위에 배치되고 상기 상변화 물질층과 직접 접촉하는 제1 최상부 전극층; 및
    상기 제1 최상부 전극층 상에 배치되고 상기 제1 최상부 전극층과 직접 접촉하는 제2 최상부 전극층
    을 포함하고,
    상기 방법은, 동일 평면에 복수의 비아들을 제공하는 단계를 더 포함하고, 상기 제2 최상부 전극층은 비트-라인과 상기 복수의 비아들 중 하나의 비아 사이에 배치되는 방법.
  10. 제9항에 있어서,
    상기 복수의 PCM 엘리먼트들을 형성하는 단계는:
    상기 기판 상에 워드-라인층을 퇴적시키는 것;
    상기 워드-라인층 상에 최하부 전극층을 퇴적시키는 것;
    상기 최하부 전극층 상에 선택 디바이스층을 퇴적시키는 것;
    상기 선택 디바이스층 상에 중간 전극층을 퇴적시키는 것;
    상기 중간 전극층 상에 상기 상변화 물질층을 퇴적시키는 것; 및
    상기 상변화 물질층 상에 상기 제1 최상부 전극층을 퇴적시키는 것
    에 의해 층들의 스택(a stack of layers)을 형성하는 단계; 및
    상기 층들의 스택을 패터닝하여 상기 개별 PCM 엘리먼트들을 제공하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    유전체 물질을 퇴적시켜 상기 개별 PCM 엘리먼트들 사이의 영역을 채우는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 유전체 물질을 퇴적시키는 단계는:
    상기 개별 PCM 엘리먼트들 위에 유전체 라이너(dielectric liner)를 등각으로 퇴적시키는 단계; 및
    상기 유전체 라이너 상에 유전체 물질을 퇴적시켜서 상기 개별 PCM 엘리먼트들 사이의 영역을 채우는 단계
    를 포함하는 방법.
  13. 제11항에 있어서,
    상기 유전체 물질을 리세스(recess)하여 상기 제1 최상부 전극층을 노출시키는 단계를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 최상부 전극층 상에 상기 제2 최상부 전극층을 퇴적시키는 단계를 더 포함하는 방법.
  15. 삭제
  16. 제11항에 있어서,
    상기 제2 최상부 전극층의 물질은 비트-라인층과 상기 유전체 물질 사이에 배치되는 방법.
  17. 시스템으로서,
    회로 보드; 및
    상기 회로 보드와 커플링된 다이
    를 포함하고,
    상기 다이는,
    평면에 배치된 복수의 비아들; 및
    동일 평면에 배치된 복수의 상변화 메모리(PCM) 엘리먼트들을 포함하고,
    상기 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은:
    상변화 물질층;
    상기 상변화 물질층 위에 배치되고 상기 상변화 물질층과 직접 접촉하는 제1 전극층;
    상기 제1 전극층 상에 배치되고 상기 제1 전극층과 직접 접촉하는 제2 전극층; 및
    상기 제2 전극층 상에 배치되고 상기 제2 전극층과 직접 접촉하는 비트-라인을 포함하고,
    상기 제2 전극층은 또한 상기 비트-라인과 상기 복수의 비아들 중 하나의 비아 사이에 배치되는 시스템.
  18. 삭제
  19. 제17항에 있어서,
    상기 복수의 PCM 엘리먼트들의 개별 PCM 엘리먼트들은 전기적 절연성 필러들에 의해 분리되고; 그리고
    상기 제2 전극층의 물질은 상기 비트-라인과 상기 전기적 절연성 필러들 사이에 배치되는 시스템.
  20. 제17항에 있어서,
    상기 시스템은, 상기 회로 보드와 커플링된, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS; global positioning system) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 또는 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스인 시스템.
KR1020150148125A 2014-11-24 2015-10-23 상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들 KR101781977B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/552,205 US9299747B1 (en) 2014-11-24 2014-11-24 Electrode configurations to increase electro-thermal isolation of phase-change memory elements and associated techniques
US14/552,205 2014-11-24

Publications (2)

Publication Number Publication Date
KR20160061876A KR20160061876A (ko) 2016-06-01
KR101781977B1 true KR101781977B1 (ko) 2017-09-26

Family

ID=55537576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150148125A KR101781977B1 (ko) 2014-11-24 2015-10-23 상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들

Country Status (8)

Country Link
US (2) US9299747B1 (ko)
EP (1) EP3224876A4 (ko)
JP (1) JP6659077B2 (ko)
KR (1) KR101781977B1 (ko)
CN (1) CN107112345B (ko)
DE (1) DE102015116760A1 (ko)
TW (1) TWI594389B (ko)
WO (1) WO2016085590A1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741930B2 (en) 2015-03-27 2017-08-22 Intel Corporation Materials and components in phase change memory devices
TWI656692B (zh) * 2015-12-31 2019-04-11 鴻海精密工業股份有限公司 通訊裝置
US9923139B2 (en) 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
KR102483704B1 (ko) * 2016-03-30 2023-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US10635970B2 (en) * 2016-08-04 2020-04-28 International Business Machines Corporation Racetrack synapse for neuromorphic applications
US11152567B2 (en) 2017-07-01 2021-10-19 Intel Corporation Phase change memory structures
KR102307058B1 (ko) 2017-07-06 2021-10-01 삼성전자주식회사 분리 라인들 사이의 정보 저장 패턴을 포함하는 반도체 소자
KR102375588B1 (ko) 2017-07-06 2022-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10128437B1 (en) * 2017-08-31 2018-11-13 Micron Technology, Inc. Semiconductor structures including memory materials substantially encapsulated with dielectric materials, and related systems and methods
WO2019177632A1 (en) * 2018-03-16 2019-09-19 Intel Corporation Via resistance reduction
US10892406B2 (en) 2018-06-04 2021-01-12 Intel Corporation Phase change memory structures and devices
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US11264506B2 (en) 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11171177B2 (en) * 2019-01-09 2021-11-09 Intel Corporation Phase change memory devices with enhanced vias
US11349068B2 (en) 2019-03-04 2022-05-31 Intel Corporation Memory cells
US11121181B2 (en) * 2019-03-11 2021-09-14 Micron Technology, Inc. Dimension control for raised lines
KR20200131069A (ko) 2019-05-13 2020-11-23 삼성전자주식회사 메모리 소자 제조 방법
US11404480B2 (en) 2019-12-26 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory arrays including continuous line-shaped random access memory strips and method forming same
US11100984B2 (en) 2020-01-21 2021-08-24 Intel Corporation Non volatile cross point memory having word line pass transistor with multiple active states
US11659778B2 (en) 2020-02-11 2023-05-23 Micron Technology, Inc. Composite electrode material chemistry
CN111785728B (zh) * 2020-06-03 2021-10-29 长江存储科技有限责任公司 3d存储器件的位线制造方法
KR20220014144A (ko) 2020-07-28 2022-02-04 삼성전자주식회사 저항성 메모리 소자
CN112119462B (zh) * 2020-08-19 2024-06-14 长江先进存储产业创新中心有限责任公司 2叠层3d pcm存储器的分布式阵列和cmos架构的编程和读取偏置方案
CN112368771B (zh) * 2020-10-10 2023-06-23 长江先进存储产业创新中心有限责任公司 用于使用层压间隙填充来减少3d交叉点存储器阵列中的热串扰的方法
WO2022077176A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd A new constriction cell structure and fabrication method with reduced programming current and thermal cross talk for 3d x-point memory
CN112271254B (zh) * 2020-10-27 2021-12-28 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法
US11456413B2 (en) * 2020-11-27 2022-09-27 International Business Machines Corporation In-situ drift-mitigation liner for pillar cell PCM
CN112599667B (zh) * 2020-12-15 2024-06-18 长江先进存储产业创新中心有限责任公司 一种相变存储器及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249090A1 (en) * 2006-04-24 2007-10-25 Philipp Jan B Phase-change memory cell adapted to prevent over-etching or under-etching
KR100807224B1 (ko) 2006-07-24 2008-02-28 삼성전자주식회사 상변화 메모리 장치의 제조 방법
KR20080069761A (ko) 2007-01-24 2008-07-29 삼성전자주식회사 반도체 소자의 형성 방법
KR100819560B1 (ko) * 2007-03-26 2008-04-08 삼성전자주식회사 상전이 메모리소자 및 그 제조방법
KR20090090002A (ko) * 2008-02-20 2009-08-25 주식회사 하이닉스반도체 상변화 메모리 소자 제조 방법
KR100979755B1 (ko) * 2008-03-28 2010-09-02 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법들
US7892936B1 (en) * 2008-05-12 2011-02-22 Marvell International Ltd. Self aligned integration of high density phase change memory with thin film access device
KR100972074B1 (ko) 2008-09-18 2010-07-22 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
KR20110086083A (ko) * 2008-12-22 2011-07-27 캐논 아네르바 가부시키가이샤 반도체 메모리 소자 제조 방법 및 스퍼터링 장치
KR101535653B1 (ko) 2009-02-09 2015-07-10 삼성전자주식회사 상변화 메모리 소자의 제조방법
KR20100094827A (ko) * 2009-02-19 2010-08-27 삼성전자주식회사 상변화 메모리 장치의 형성 방법
KR101033468B1 (ko) * 2009-06-30 2011-05-09 주식회사 하이닉스반도체 워드 라인의 저항을 개선할 수 있는 상변화 메모리 장치, 그것의 배열 구조, 및 그것의 제조방법
US8105859B2 (en) * 2009-09-09 2012-01-31 International Business Machines Corporation In via formed phase change memory cell with recessed pillar heater
JP2011071380A (ja) * 2009-09-28 2011-04-07 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2011199197A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体記憶装置
US8828788B2 (en) * 2010-05-11 2014-09-09 Micron Technology, Inc. Forming electrodes for chalcogenide containing devices
JP5636212B2 (ja) * 2010-06-02 2014-12-03 株式会社日立製作所 半導体装置およびその製造方法
KR101658492B1 (ko) * 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US9111858B2 (en) * 2012-03-23 2015-08-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing the same
KR101994449B1 (ko) * 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
KR102021978B1 (ko) * 2012-12-06 2019-09-18 삼성전자주식회사 블로킹 막을 갖는 반도체 소자 및 그 형성 방법
US9443763B2 (en) * 2013-09-12 2016-09-13 Micron Technology, Inc. Methods for forming interconnections between top electrodes in memory cells by a two-step chemical-mechanical polishing (CMP) process

Also Published As

Publication number Publication date
EP3224876A1 (en) 2017-10-04
TWI594389B (zh) 2017-08-01
CN107112345B (zh) 2021-09-07
EP3224876A4 (en) 2018-08-01
US9608042B2 (en) 2017-03-28
TW201631726A (zh) 2016-09-01
KR20160061876A (ko) 2016-06-01
US9299747B1 (en) 2016-03-29
JP2017539081A (ja) 2017-12-28
WO2016085590A1 (en) 2016-06-02
US20160233271A1 (en) 2016-08-11
DE102015116760A1 (de) 2016-05-25
JP6659077B2 (ja) 2020-03-04
CN107112345A (zh) 2017-08-29

Similar Documents

Publication Publication Date Title
KR101781977B1 (ko) 상변화 메모리 엘리먼트들의 전열 분리를 증가시키기 위한 전극 구성들 및 연관된 기법들
KR102432053B1 (ko) 상변화 메모리 소자들을 위한 배리어 막 기법들 및 구성들
US9837604B2 (en) Phase-change memory cell implant for dummy array leakage reduction
US11605671B2 (en) Double selector element for low voltage bipolar memory devices
US11393874B2 (en) Independently scaling selector and memory in memory cell
US11171176B2 (en) Asymmetric selector element for low voltage bipolar memory devices
US11522011B2 (en) Selector element with ballast for low voltage bipolar memory devices
US10861867B2 (en) Memory device with reduced capacitance

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant