KR102432053B1 - 상변화 메모리 소자들을 위한 배리어 막 기법들 및 구성들 - Google Patents

상변화 메모리 소자들을 위한 배리어 막 기법들 및 구성들 Download PDF

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Abstract

본 개시내용의 실시예들은 상변화 메모리 소자들을 위한 배리어 막 기법들 및 구성들을 설명한다. 일 실시예에서, 장치는 복수의 상변화 메모리(PCM) 소자를 포함하고, 여기서 상기 복수의 PCM 소자의 개별 PCM 소자들은, 하부 전극 층, 상기 하부 전극 층 상에 배치되는 선택 디바이스 층, 상기 선택 디바이스 층 상에 배치되는 중간 전극 층, 상기 중간 전극 층 상에 배치되는 상변화 재료 층, 상기 상변화 재료 층 상에 배치되는 상부 전극 층, 및 상기 하부 전극 층과 상기 상부 전극 층 사이에 배치되고, IV족 전이 금속, VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 배리어 막을 포함한다. 다른 실시예들이 설명되고, 및/또는 청구될 수 있다.

Description

상변화 메모리 소자들을 위한 배리어 막 기법들 및 구성들{BARRIER FILM TECHNIQUES AND CONFIGURATIONS FOR PHASE-CHANGE MEMORY ELEMENTS}
관련 출원의 교차 참조
본 출원은 2014년 12월 5일자로 출원된, 발명의 명칭이 "BARRIER FILM TECHNIQUES AND CONFIGURATIONS FOR PHASE-CHANGE MEMORY ELEMENTS"인, 미국 출원 제14/562,473호의 우선권을 주장하고, 그 전체 내용이 모든 목적을 위해 참조로 본 명세서에 포함된다.
분야
본 개시내용의 실시예들은 일반적으로 집적 회로 분야에 관한 것이며, 더 구체적으로는, 상변화 메모리 소자들을 위한 배리어 막 기법들 및 구성들에 관한 것이다.
다중-스택 교차점 PCM(multi-stack cross-point PCM)과 같은 상변화 메모리(Phase-change memory, PCM) 기술은 다른 비휘발성 메모리(NVM) 기술에 대한 유망한 대안이다. 현재 PCM 소자들에서 칼코게나이드 재료들은 주변 전극들을 통해 확산되기 쉬울 수 있고, 이는 활성 막들의 조성 제어를 방해할 수 있다.
실시예들은 첨부 도면과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해서, 유사한 참조 번호들은 유사한 구조적 소자들을 지시한다. 실시예들은 첨부 도면들의 도면들에서 제한으로서가 아니라 예로서 도시된다.
도 1은, 일부 실시예들에 따른, 웨이퍼 형태의 그리고 싱귤레이션된 형태의 예시적인 다이의 상면도를 개략적으로 예시한다.
도 2는, 일부 실시예들에 따른, IC(integrated circuit) 어셈블리의 측 단면도를 개략적으로 예시한다.
도 3은, 일부 실시예들에 따른, PCM 디바이스의 측 단면도를 개략적으로 예시한다.
도 4a 내지 도 4e는, 일부 실시예들에 따라, 하부 전극 층과 상부 전극 층 사이에 배치되는 배리어 막을 갖는 PCM 소자의 측 단면도를 개략적으로 예시한다.
도 5는 일부 실시예들에 따른, PCM 디바이스를 제조하는 방법의 흐름도이다.
도 6은 본 명세서에 설명된 다양한 실시예들에 따른 PCM 디바이스를 포함하는 예시적인 시스템을 개략적으로 예시한다.
본 개시내용의 실시예들은 상변화 메모리 소자들을 위한 배리어 막 기법들 및 구성들을 설명한다. 다음의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면들을 참조하며, 도면들에서 유사한 번호들은 전체에 걸쳐 유사한 부분들을 지시하고, 도면들에는 본 개시내용의 발명 대상이 실시될 수 있는 실시예들이 예시로서 도시되어 있다. 본 개시내용의 범위에서 일탈하지 않고 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한하는 의미로 간주되어서는 안 되며, 실시예들의 범위는 첨부한 청구항들 및 그것의 등가물들에 의해 정의된다.
본 개시내용의 목적을 위해, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명은 문구 "일 실시예에서" 또는 "실시예들에서"를 이용할 수 있으며, 이들 각각은 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 더욱이, 본 개시내용의 실시예들과 관련하여 사용되는 바와 같은, "포함하는(comprising)", "구비하는(including)", "갖는(having)", 및 그와 유사한 용어들은 동의어들이다. 용어 "결합된(coupled)"은 직접 접속, 간접 접속, 또는 간접 통신을 지칭할 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "모듈"은 주문형 집적 회로(ASIC), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유, 전용 또는 그룹) 및/또는 메모리(공유, 전용 또는 그룹), 조합 로직 회로, 및/또는 설명된 기능성을 제공하는 다른 적절한 하드웨어 컴포넌트들을 지칭하거나, 그 일부이거나, 또는 이들을 포함할 수 있다.
도 1은 일부 실시예들에 따른 웨이퍼 형태(10)의 그리고 싱귤레이팅된 형태(100)의 예시적인 다이(102)의 상면도를 개략적으로 예시한다. 일부 실시예들에서, 다이(102)는 예를 들어, 실리콘이나 다른 적절한 재료와 같은 반도체 재료로 구성된 웨이퍼(11)의 복수의 다이(예를 들어, 다이들(102, 102a, 102b)) 중 하나일 수 있다. 복수의 다이들은 웨이퍼(11)의 표면상에 형성될 수 있다. 다이들 각각은 본 명세서에 설명된 바와 같은 상변화 메모리(PCM) 디바이스를 포함하는 반도체 제품의 반복적 유닛(repeating unit)일 수 있다. 예를 들어, 다이(102)는 일부 실시예들에 따른 PCM 디바이스의 회로(103)를 포함할 수 있다. 다양한 실시예들에 따르면, 회로(103)는 하나 이상의 PCM 소자(예를 들어, 셀들)을 포함할 수 있고, 이들은 어레이로 구성될 수 있다. PCM 소자들은, 예를 들어, 전류에 의해 생성된 열의 인가를 통해 결정질 상태와 비결정질 상태 사이에서 스위칭될 수 있는 칼코게나이드 유리와 같은 상변화 재료를 포함할 수 있다. 상변화 재료의 상태(예를 들어, 결정질/비결정질)는 PCM 소자들의 논리 값(예를 들어, 1 또는 0)과 대응할 수 있다. 회로(103)는 일부 실시예들에서 PCM 및 스위치(PCMS) 디바이스의 일부일 수 있다. 즉, PCM 소자들은, 예를 들어, PCM 소자들의 선택/프로그래밍 동작들에서 사용하기 위해 구성된 OTS(ovonic threshold switch)와 같은 스위치를 포함할 수 있다.
회로(103)는 PCM 소자들에 결합된 하나 이상의 비트-라인과 하나 이상의 워드-라인을 추가로 포함할 수 있다. 일부 실시예들에서, PCM 소자들 각각이 각각의 개별 비트-라인과 워드-라인의 교차 지점에 배치되도록, 비트-라인들과 워드-라인들이 구성될 수 있다. 판독 또는 기록 동작을 위한 타겟 셀을 선택하기 위해, 전압 또는 바이어스가 워드-라인들 및 비트-라인들을 사용하여 PCM 소자들 중 타겟 PCM 소자에 인가될 수 있다. PCM 소자들의 디코딩/선택을 용이하게 하기 위해, 비트-라인 드라이버들이 비트-라인들에 결합될 수 있고, 워드-라인 드라이버들이 워드-라인들에 결합될 수 있다. 커패시터들 및 저항기들이 비트-라인들 및 워드-라인들에 결합될 수 있다. 회로(103)는 일부 실시예들에서 다른 적절한 디바이스들 및 구성들을 포함할 수 있다. 예를 들어, 회로(103)는 판독, 프로그램, 검증 및/또는 분석 동작들을 수행하도록 구성된 하나 이상의 모듈을 포함할 수 있다.
일부 실시예들에서, 회로(103)는 PCM 제조 기법들 및/또는 다른 적절한 반도체 제조 기법들을 이용하여 형성될 수 있다. 회로(103)가 도 1에 단지 개략적으로 예시되어 있으며, 예를 들어, 판독, 프로그램, 검증 및/또는 분석 동작들과 같은 액션들을 수행하도록 구성된 스토리지 내의 회로 및/또는 명령들(예를 들어, 펌웨어 또는 소프트웨어)을 포함하는 하나 이상의 상태 머신을 포함하는 회로의 형태로 매우 다양한 적절한 로직 또는 메모리를 나타낼 수 있다는 점에 유의해야 한다.
반도체 제품의 제조 프로세스가 완료된 이후, 웨이퍼(11)는, 다이들(예를 들어, 다이들(102, 102a, 102b)) 각각이 서로 분리되어 별개의 "칩들"의 반도체 제품을 제공하는 싱귤레이션(singulation) 프로세스를 거칠 수 있다. 웨이퍼(11)는 다양한 크기들 중 임의의 것일 수 있다. 일부 실시예들에서, 웨이퍼(11)는 약 25.4㎜ 내지 약 450㎜의 범위인 직경을 갖는다. 웨이퍼(11)는 다른 실시예들에서 다른 크기들 및/또는 다른 형상들을 포함할 수 있다. 다양한 실시예들에 따르면, 회로(103)는 웨이퍼 형태(10) 또는 싱귤레이팅된 형태(100)로 반도체 기판 위에 배치될 수 있다. 일부 실시예들에서, 다이(102)는 로직 또는 메모리 또는 이들의 조합을 포함할 수 있다.
도 2는, 일부 실시예들에 따라, IC(integrated circuit) 어셈블리(200)의 측 단면도를 개략적으로 예시한다. 일부 실시예들에서, IC 어셈블리(200)는 패키지 기판(121)과 전기적으로 및/또는 물리적으로 결합된 하나 이상의 다이(이하, "다이(102)")를 포함할 수 있다. 다이(102)는 본 명세서에 설명된 바와 같은 PCM 디바이스와 같은 회로(예를 들어, 도 1의 회로(103))를 포함할 수 있다. 일부 실시예들에서는, 패키지 기판(121)은, 볼 수 있는 바와 같이, 회로 보드(122)와 결합될 수 있다.
다이(102)는 PCM 디바이스들의 형성과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기법들을 이용하여 반도체 재료(예를 들어, 실리콘)로 만들어진 별개의 제품을 나타낼 수 있다. 일부 실시예들에서, 다이(102)는, 일부 실시예들의 프로세서, 메모리, 시스템-온-칩(SoC) 또는 ASIC이거나, 이들을 포함하거나, 또는 이들의 일부일 수 있다. 일부 실시예들에서, 예를 들어, 몰딩 화합물 또는 언더필 재료(도시되지 않음)와 같은 전기 절연성 재료는 다이(102) 및/또는 다이-레벨 인터커넥트 구조들(106)의 적어도 일부를 캡슐화할 수 있다.
다이(102)는, 예를 들어, 도시된 바와 같이 플립 칩 구성으로 패키지 기판(121)과 직접적으로 결합되는 것을 포함하는 매우 다양한 적절한 구성들에 따라 패키지 기판(121)에 부착될 수 있다. 플립-칩 구성에서, 활성 회로를 포함하는 다이(102)의 활성 측(S1)은, 또한 범프, 필러와 같은 다이-레벨 인터커넥트 구조들(106) 또는 다이(102)를 패키지 기판(121)과 전기적으로 결합시킬 수 있는 다른 적절한 구조들을 사용하여 패키지 기판(121)의 표면에 부착된다. 다이(102)의 활성 측(S1)은 예를 들어, PCM 소자들과 같은 회로를 포함할 수 있다. 비활성 측(S2)은, 볼 수 있는 바와 같이, 활성 측(S1)에 대향하여 배치될 수 있다. 다른 실시예들에서, 다이(102)는 다양한 적절한 스택형 다이 구성들 중 임의의 것으로 패키지 기판(121)과 결합되는 또 다른 다이 상에 배치될 수 있다. 예를 들어, 프로세서 다이는 플립-칩 구성으로 패키지 기판(121)과 결합될 수 있고, 다이(102)는 플립-칩 구성으로 프로세서 다이 상에 실장되고, 프로세서 다이를 통해 형성된 스루-실리콘 비아(through-silicon via)(TSV)들을 사용하여 패키지 기판과 전기적으로 결합될 수 있다. 또 다른 실시예들에서, 다이(102)는 패키지 기판(121)에 임베딩되거나 또는 패키지 기판(121)에 임베딩된 다이와 결합될 수 있다. 다른 다이들은 다른 실시예들에서, 다이(102)와 나란한 구성으로 패키지 기판(121)과 결합될 수 있다.
일부 실시예들에서, 다이-레벨 인터커넥트 구조들(106)은 다이(102)와 패키지 기판(121) 사이에 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은 예를 들어 다이의 동작과 관련하여 이용되는 입력/출력(I/O) 신호들 및/또는 전력/접지 신호들을 포함할 수 있다. 다이-레벨 인터커넥트 구조들(106)은 다이(102)의 활성 측(S1)에 배치되는 대응하는 다이 콘택트들 및 패키지 기판(121) 상에 배치되는 대응하는 패키지 콘택트들과 결합될 수 있다. 다이 콘택트들 및/또는 패키지 콘택트들은, 예를 들어, 패드들, 비아들, 트렌치들, 트레이스들, 및/또는 다른 적절한 콘택트 구조들을 포함할 수 있다.
일부 실시예에서, 패키지 기판(121)은, 예를 들어 ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드업 층들을 갖는 에폭시 기반 라미네이트 기판이다. 패키지 기판(121)은, 예를 들어, 유리, 세라믹, 또는 반도체 재료들로 형성되는 기판들을 포함하는 다른 실시예들에서의 다른 적절한 유형의 기판들을 포함할 수 있다.
패키지 기판(121)은 다이(102)로 또는 다이로부터 전기 신호들을 라우팅하도록 구성되는 전기적 라우팅 피처들을 포함할 수 있다. 전기적 라우팅 피처들은, 예를 들어, 패키지 기판(121)의 하나 이상의 표면 상에 배치되는 패키지 콘택트들(예를 들어, 패드들(110)) 및/또는 예를 들어, 트렌치, 비아 또는 패키지 기판(121)을 통해 전기 신호들을 라우팅하기 위한 다른 인터커넥트 구조들과 같은, 내부 라우팅 피처들(도시되지 않음)을 포함할 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성되는 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(122)는, 예를 들어 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3와 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그 재료를 이용하여 함께 라미네이트되는 직조 유리 재료들과 같은 재료들로 구성되는 전기 절연 층들을 포함할 수 있다. 트레이스들, 트렌치들, 비아들과 같은 인터커넥트 구조들(도시되지 않음)이, 전기 신호들을 다이(102)의 회로 보드(122)를 통해 라우팅하도록, 전기 절연 층들을 통해 형성될 수 있다. 회로 보드(122)는 다른 실시예들에서 다른 적절한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(122)는 마더보드(예를 들어, 도 6의 마더보드(602))이다.
예를 들어, 솔더 볼(112)과 같은 패키지-레벨 인터커넥트들이 패키지 기판(121) 상의 및/또는 회로 보드(122) 상의 패드들(110)에 결합되어 패키지 기판(121)과 회로 보드(122) 사이에 전기 신호들을 추가로 라우팅하도록 구성된 대응하는 솔더 연결부(solder joint)들을 형성할 수 있다. 패드들(110)은, 예를 들어, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu), 및 이들의 조합을 포함하는 금속과 같은 임의의 적절한 전기적으로 도전성 재료로 구성될 수 있다. 패키지-레벨 인터커넥트는, 예를 들어, LGA(land-grid array) 구조들 등을 포함하는 다른 구조들 및/또는 구성들을 포함할 수 있다.
IC 어셈블리(200)는, 예를 들어 플립 칩 및/또는 와이어 본딩 구성들, 인터포저들(interposers), SiP(system-in-package) 및/또는 PoP(package-on-package) 구성들을 포함하는 다중 칩 패키지 구성들의 적절한 조합을 비롯하여, 다른 실시예들에서의 매우 다양한 다른 적절한 구성들을 포함할 수 있다. 다이(102)와 IC 어셈블리(200)의 다른 컴포넌트들 사이에서 전기 신호들을 라우팅하기 위한 다른 적절한 기법들을 일부 실시예에서 이용할 수 있다.
도 3은 일부 실시예들에 따른 PCM 디바이스(300)의 측 단면도를 개략적으로 예시한다. PCM 디바이스는 기판(302) 상에 형성된 복수의 PCM 소자(예를 들어, 개별 PCM 소자들(316))을 포함할 수 있다. 개별 PCM 소자들(316)은 PCM 디바이스의 셀들의 어레이의 셀들에 대응할 수 있다.
다양한 실시예들에 따르면, 각각의 개별 PCM 소자들(316)은 워드-라인(304) 상에 배치되는 층들의 스택을 포함할 수 있다. 하나 이상의 개입하는 층들 및/또는 구조들(예를 들어, 회로)은 기판(302)과 워드-라인(304) 사이에 배치될 수 있다. 예를 들어, 회로는 워드-라인(304)과 기판(302) 사이에서 기판(302) 상에 형성된 상보적 금속-산화물-반도체(CMOS) 디바이스들 및/또는 금속화를 포함할 수 있다. 일부 실시예들에서, 회로는 충전 펌프 및/또는 선택 회로를 포함할 수 있다. 일부 실시예들에서, 기판(302)은 예를 들어, 실리콘과 같은 반도체 기판일 수 있다. 워드-라인(304)은, 예를 들어, 텅스텐을 포함할 수 있다. 기판(302) 및 워드-라인(304)을 위한 다른 적절한 재료들이 다른 실시예들에서 사용될 수 있다.
일부 실시예들에서, 개별 PCM 소자들(316)은 각각 전극들 사이에 배치되는 선택 디바이스(SD) 층(308) 및 상변화 재료(PM) 층(312)을 포함할 수 있다. 예를 들어, 도시된 실시예에서, SD 층(308)은 워드-라인(304) 상에 형성될 수 있는 하부 전극 층(306) 상에 배치될 수 있다. 중간 전극 층(310)은 SD 층(308) 상에 배치될 수 있다. PM 층(312)은 중간 전극 층(310)상에 배치될 수 있고, 상부 전극 층(314)은 PM 층(312) 상에 배치될 수 있다. 개별 PCM 소자들(316)은 다양한 실시예들에 따라, 다른 개입하는 재료들 및/또는 층들을 포함할 수 있다.
일부 실시예들에 따르면, 개별 PCM 소자들(316)은 하부 전극 층(306)과 상부 전극 층(314) 사이에 배치되는 배리어 막(307)을 포함할 수 있다. 배리어 막(307)은 개별 PCM 소자(316)에서 칼코게나이드 재료들(예를 들어, 셀레늄(Se) 또는 텔루륨(Te))에 대한 화학적 격리를 제공할 수 있다. 일부 실시예들에서, 배리어 막(307)은 SD 층(308) 및/또는 PM 층(312)으로부터 하부 전극 층(306), 중간 전극 층(310) 및/또는 상부 전극 층(314)으로의 칼코게나이드 재료의 확산을 방지 또는 감소시키도록 구성될 수 있다. 예를 들어, 도시된 실시예에서, 볼 수 있는 바와 같이, 배리어 막(307)이 SD 층(308)과 하부 전극(306) 사이에서 칼코게나이드 재료의 확산을 억제할 수 있도록, 배리어 막(307)은 SD 층(308)과 하부 전극 층(306) 사이에 배치된다. 다른 실시예들에서, 배리어 막(307)은 도 4a 내지 도 4e와 관련하여 도시하고 및/또는 설명한 예들을 비롯하여, 층(306, 308, 310, 312, 314)들의 스택 중 다른 층들 사이에 배치될 수 있다.
배리어 막(307)은 전극 층(306, 310, 314)들의 재료와 SD 층(308) 및/또는 PM 층(312)의 칼코게나이드 재료 사이에 적절한 계면을 제공하는 재료들로 구성될 수 있다. 일부 실시예들에서, 배리어 막(307)은 IV족 전이 금속, VI족 전이 금속, 탄소(C) 및 질소(N)를 포함할 수 있다. IV족 전이 금속은, 예를 들어, 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf), 또는 이들의 적절한 조합을 포함할 수 있다. VI족 전이 금속은, 예를 들어, 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 또는 시보??(Sg), 또는 이들의 적절한 조합을 포함할 수 있다. 일 실시예에서, 배리어 막(307)은 TiWCN으로 구성될 수 있다. 배리어 막(307)은, 다른 실시예들에서, C 및 N와 함께 IV족 및 VI족 전이 금속들의 다른 적절한 조합을 포함할 수 있다. 일부 실시예에서, 배리어 막(307)은 동일하거나 상이한 화학 조성을 갖는 다수의 막으로 구성될 수 있다.
다양한 실시예들에 따르면, 배리어 막(307)은 임의의 적절한 퇴적 기법에 의해 형성될 수 있다. 일 실시예에서, 배리어 막은 Ar + N2의 반응성 스퍼터링 가스 혼합물에서 고형 성분(Ti, W 및 C)의 마그네트론 스퍼터 퇴적에 의해 형성될 수 있다. 기체비(Ar/N2)는 20-1 Ar/N2로 조정될 수 있다. 원하는 조성의 박막은 다중-음극(공동-스퍼터) 물리적 기상 퇴적(PVD) 챔버에서 순수한 (Ti, W, C) 또는 복합체 (TiW, TiC, WC, TiWC) 타겟들의 임의의 조합에 의해 획득될 수 있다. 다른 실시예들에서, TiWCN 막은 원자 층 퇴적(ALD) 기법들을 이용하는 초격자 퇴적에 의해 획득될 수 있다. 예를 들어, TiWCN 막들은 TiN + WN + C의 순차적 원자 층 퇴적에 의해 달성될 수 있다. 다른 적절한 퇴적 기법들이 다른 실시예들에서 이용될 수 있다.
배리어 막(307)의 비저항, 구조 및/또는 배리어 특성은 IV족 전이 금속, VI족 전이 금속, 탄소(C) 및 질소(N)의 상대 함량의 조절을 통해 조정될 수 있다. 예를 들어, 배리어 막(307)이 TiWCN 라미나로 구성된 실시예에서, 배리어 막(307)의 특성들을 조정하기 위해, 일부 실시예에 따라, 0 내지 15 원자%의 W 및 0 내지 75 원자% Ti의 범위에서의 Ti 및/또는 W의 조절이 이용될 수 있다. 배리어 막(307) 내의 N 함량은 반응성 스퍼터링된 금속들의 화학량론에 의존할 수 있으며, 일부 실시예들에서 20 원자% 내지 35 원자%일 수 있다. 배리어 막(307)에서 C의 조성은, 일부 실시예들에서, 5 원자% 내지 90 원자%의 범위일 수 있고, 배리어 막(307)에서 C 및 N의 조성을 증가시켜 도시된 바와 같은 비정질 구조를 제공할 수 있고, (예를 들어, 600℃에서) 열처리 후에도 비정질 구조를 유지할 수 있다.
배리어 막(307)에서의 W의 사용은 전극 층(306, 310, 314)의 벌크 재료에 비해 계면 층의 밀도를 증가시킬 수 있고, 이는 향상된 배리어 품질을 초래할 수 있다. 일부 실시예들에서, 배리어 막(307) 내의 Ti-C 및 W-C 함유물의 침전이 전극 층 (306, 310, 314)과의 계면에 형성될 수 있고, 이는 열 안정성을 향상시킬 수 있다.
일부 실시예들에서, 배리어 막(307)은 1 밀리옴·센티미터 (mOhm·cm) 내지 50 mOhm·cm 범위인 저항과, 15 옹스트롬 (Å) 내지 50 Å 범위인 두께를 가질 수 있다. 배리어 막(307)은 다른 실시예들에서 다른 적절한 저항 및/또는 두께를 가질 수 있다.
다양한 실시예들에 따르면, 전극 층(306, 310 및 314)은 탄소(C)로 구성될 수 있다. 전극 층(306, 310 및 314)은 저항률, 평활도 및 C-본딩(sp2 또는 sp3)을 위해 조정될 수 있다. 일부 실시예들에서, 전극 층(306, 310 및/또는 314)은, 예를 들어, 탄소(C), 탄소 질화물(CxNy); n-도핑된 폴리실리콘 및 p-도핑된 폴리실리콘; Al, Cu, Ni, Cr, Co, Ru, Rh, Pd, Ag, Pt, Au, Ir, Ta, 및 W을 포함하는 금속들; TiN, TaN, WN, 및 TaCN을 포함하는 도전성 금속 질화물; 탄탈륨 규화물, 텅스텐 규화물, 니켈 규화물, 코발트 규화물 및 티타늄 규화물을 포함하는 도전성 금속 규화물; TiSiN 및 WSiN을 포함하는 도전성 금속 규화 질화물; TiCN 및 WCN을 포함하는 도전성 금속 카바이드 질화물; 및 RuO2을 포함하는 도전성 금속 산화물과 같은, 1 밀리옴·센티미터(mOhm·cm) 내지 100 mOhm·cm 범위인 저항성을 갖는 하나 이상의 금속 또는 반도전성 재료로 구성될 수 있다.
다양한 실시예들에 따르면, PM 층(312)은 게르마늄, 안티몬, 텔루륨, 실리콘, 인듐, 셀레늄, 황, 질소 및 탄소 중 2개 이상의 원소를 포함하는 합금과 같이, 전류에 의해 생성되는 열의 인가를 통해 결정 상태와 비결정 상태 사이에서 스위칭될 수 있는 칼코게나이드 유리와 같은 상변화 재료로 구성될 수 있다.
다양한 실시예들에 따르면, SD 층(308)은 저장 소자(예를 들어, PM 층(312))에 대해 설명한 칼코게나이드 합금 시스템들 중 임의의 하나를 포함하는 조성을 갖는 칼코게나이드 합금들에 기초한 P-N 다이오드, MIEC(Mixed Ionic Electronic Conduction) 디바이스 또는 OTS(Ovonic Threshold Switch)를 포함할 수 있고, 추가로, 결정화를 억제할 수 있는 소자를 추가로 포함할 수 있다. 층(306, 308, 310, 312 및 314)들은, 다른 실시예들에서 다른 적절한 특성을 갖는 다른 적절한 재료들로 구성될 수 있다.
PCM 디바이스(300)는, 볼 수 있는 바와 같이, 개별 PCM 소자(316)들의 층들의 스택의 표면상에 등각으로 퇴적된 유전체 라이너(318)를 추가로 포함할 수 있다. 유전체 충전 재료(320)는 임의의 적절한 기법을 이용하여 유전체 라이너(318) 상에 퇴적되어 개별 PCM 소자(316)들 사이의 영역을 채울 수 있다. 일부 실시예들에서, 유전체 라이너(318)는 실리콘 질화물(Si3N4 또는 일반적으로 SixNy, 여기서, x 및 y는 임의의 적절한 상대량을 나타냄)로 구성될 수 있고, 유전체 충전 재료(320)는 실리콘 산화물(SiO2)로 구성될 수 있다. 유전체 라이너(318) 및 유전체 충전 재료(320)는 다른 실시예들에서 다른 적절한 재료들로 구성될 수 있다.
PCM 디바이스(300)는, 볼 수 있는 바와 같이, 개별 PCM 소자(316)들과 결합된 비트-라인(324)을 추가로 포함할 수 있다. 일부 실시예들에서, 비트-라인(324)은 상부 전극(314)과 전기적으로 및/또는 직접적으로 결합될 수 있다. 비트-라인 금속(324)은 예를 들어, 텅스텐을 비롯하여 임의의 적절한 금속으로 구성될 수 있고, 임의의 적절한 기법을 이용하여 퇴적될 수 있다.
도 4a 내지 도 4e는, 일부 실시예들에 따라, 하부 전극 층(306)과 상부 전극 층(314) 사이에 배치되는 배리어 막(307)을 갖는 PCM 소자의 측 단면도를 개략적으로 예시한다. 도 4a 내지 도 4e 각각의 PCM 소자들(416A 내지 416E) 각각은 도 3의 개별 PCM 소자들(316)과 관련하여 설명한 실시예들과 부합할 수 있고, 그 반대일 수도 있다.
도 4a의 PCM 소자(416A)를 참조하면, SD 층(308) 및 PM 층(312) 각각은, 배리어 막(307)들 각각의 사이에 배치된다. 배리어 막(307)은, 볼 수 있는 바와 같이, SD 층(308)과 하부 전극 층(306) 사이, 및 SD 층(308)과 중간 전극(310) 사이의 계면에 배치된다. 또한, 배리어 막(307)은, 볼 수 있는 바와 같이, PM 층(312)과 중간 전극 층(310) 사이, 및 PM 층(312)과 상부 전극(314) 사이의 계면에 배치된다.
도 4b의 PCM 소자(416B)를 참조하면, SD 층(308)은 배리어 막(307)들 사이에 배치된다. 배리어 막(307)은, 볼 수 있는 바와 같이, SD 층(308)과 하부 전극 층(306) 사이, 및 SD 층(308)과 중간 전극(310) 사이의 계면에 배치된다.
도 4c의 PCM 소자(416C)를 참조하면, PM 층(312)은 배리어 막(307)들 사이에 배치된다. 배리어 막(307)은, 볼 수 있는 바와 같이, PM 층(312)과 중간 전극 층(310) 사이, 및 PM 층(312)과 상부 전극(314) 사이의 계면에 배치된다.
도 4d의 PCM 소자(416D)를 참조하면, 배리어 막(307)은 SD 층(308)과 하부 전극(306) 사이의 계면에 배치된다.
도 4e의 PCM 소자(416E)를 참조하면, 배리어 막(307)은 SD 층(308)과 중간 전극(310) 사이의 계면에 배치된다.
배리어 막(307)은, 다른 실시예들에서, 도시된 것 외에 다른 구성으로 하부 전극(306)과 상부 전극(314) 사이에 배치될 수 있다. 예를 들어, 일부 실시예들에서, 배리어 막(307)는 PM 층(312)과 중간 전극(310) 사이의 계면에, 또는 PM 층(312)과 상부 전극(314) 사이의 계면에 배치될 수 있다.
도 5는, 일부 실시예들에 따른, PCM 디바이스(예를 들어, 도 3의 PCM 디바이스(300))를 제조하는 방법(500)의 흐름도이다. 방법(500)은 도 1 내지 도 4와 관련하여 설명한 실시예들과 부합할 수 있고, 그 반대일 수도 있다.
502에서, 방법(500)은 기판(예를 들어, 도 3의 기판(302))을 제공하는 단계를 포함할 수 있다. 기판은, 예를 들어, 실리콘 웨이퍼 또는 다이와 같은 반도체 기판을 포함할 수 있다.
504에서, 본 방법(500)은 기판 상에 복수의 상변화 메모리(PCM) 소자를 형성하는 단계를 포함하고, 여기서 복수의 PCM 소자의 개별 PCM 소자들(예를 들어, 도 3의 개별 PCM 소자들(316))은 하부 전극 층(예를 들어, 도 3 및 도 4a 내지 도 4e의 하부 전극 층(306)), 하부 전극 층 상에 배치되는 선택 디바이스 층(예를 들어, 도 3 및 도 4a 내지 도 4e의 SD 층(308)), 선택 디바이스 층 상에 배치되는 중간 전극 층(예를 들어, 도 3 및 도 4a 내지 도 4e의 중간 전극 층(310)), 중간 전극 층 상에 배치되는 상변화 재료 층(예를 들어, 도 3 및 도 4a 내지 도 4e의 PM 층(312)), 상변화 재료 층 상에 배치되는 상부 전극 층(예를 들어, 도 3 및 도 4a 내지 도 4e의 상부 전극 층(314)), 및 하부 전극 층과 상부 전극 층 사이에 배치되고, IV족 전이 금속, VI 전이 금속, 탄소(C) 및 질소(N)를 포함하는 배리어 막(예를 들어, 도 3 및 도 4a 내지 도 4e의 배리어 막(307))를 포함한다. 다양한 실시예들에 따르면, 배리어 막은 도 3 또는 도 4a 내지 도 4e 중 하나와 관련하여 설명하고 및/또는 도시한 구성들 중 하나에 따라 배치될 수 있다. 배리어 막은 도 3과 관련하여 설명한 기법들에 따라 형성될 수 있다.
다양한 동작들은 청구된 발명 대상을 이해하는데 있어서 가장 도움이 되는 방식으로 다수의 별개의 동작으로서 차례로 설명된다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되지 않아야 한다. 특히, 이러한 동작들은 제시된 순서로 수행되지 않을 수 있다. 설명한 동작들은 설명한 실시예와는 다른 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있으며, 및/또는 설명한 동작들은 추가적인 실시예들에서 생략될 수도 있다.
본 개시내용의 실시예들은 원하는 대로 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템 내에 구현될 수 있다. 도 6는 본 명세서에 설명된 다양한 실시예들에 따른 PCM 디바이스(예를 들어, 도 3의 PCM 디바이스(300))를 포함하는 예시적인 시스템(예를 들어, 컴퓨팅 디바이스(600))을 개략적으로 예시한다. 컴퓨팅 디바이스(600)는 마더보드(602)와 같은 보드를 (예를 들어, 하우징(609) 내에) 하우징할 수 있다. 마더보드(602)는 프로세서(604) 및 하나 이상의 통신 칩(606)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(604)는 마더보드(602)에 물리적으로 그리고 전기적으로 결합될 수 있다. 일부 구현들에서, 하나 이상의 통신 칩(606)이 또한 마더보드(602)에 물리적으로 그리고 전기적으로 결합될 수 있다. 추가의 구현들에서, 통신 칩(606)은 프로세서(604)의 일부일 수 있다.
그 애플리케이션들에 따라, 컴퓨팅 디바이스(600)는, 마더보드(602)에 물리적으로 그리고 전기적으로 결합될 수도 있고 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, PCM(608) 또는 ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 등)을 포함할 수 있지만, 이에 제한되지 않는다.
다양한 실시예들에 따르면, PCM(608)은 본 명세서에 설명된 실시예들과 부합할 수 있다. 예를 들어, PCM(608)은 본 명세서에 설명된 바와 같이 PCM 디바이스(예를 들어, 도 3의 PCM 디바이스(300))를 포함할 수 있다.
통신 칩(606)은 컴퓨팅 디바이스(600)로, 그리고 컴퓨팅 디바이스로부터 데이터를 전송하기 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는 데 이용될 수 있다. 이 용어는, 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 디바이스들이 와이어를 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(606)은, Wi-Fi(IEEE 802.11 계열)를 포함하는 전기 전자 기술자 협회(Institute for Electrical and Electronic Engineers, IEEE) 표준들, IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 개정), 임의의 개정들, 업데이트들 및/또는 정정들과 함께 하는 롱 텀 에볼루션(Long-Term Evolution, LTE) 프로젝트(예를 들어, 진보된 LTE 프로젝트, 울트라 모바일 광대역(Ultra Mobile Broadband, UMB) 프로젝트("3GPP2"라고도 지칭됨) 등)을 포함하지만, 이에 한정되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 적합성 및 상호 동작성 평가들을 통과한 제품들을 위한 인증 마크인 Worldwide Interoperability for Microwave Access를 의미하는 약어인 WiMAX 네트워크라고도 지칭한다. 통신 칩(606)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(606)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(606)은 코드 분할 다중 액세스(CDMA), 시분할 다중 액세스(TDMA), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그들의 파생어들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지시되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(606)은 다른 실시예들에서는 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에 전용될 수 있으며, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(600)는 모바일 컴퓨팅 디바이스, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 개시내용은 장치를 설명한다. 장치의 예 1은 복수의 상변화 메모리(PCM) 소자를 포함할 수 있고, 여기서 상기 복수의 PCM 소자의 개별 PCM 소자들은, 하부 전극 층; 상기 하부 전극 층 상에 배치되는 선택 디바이스 층; 상기 선택 디바이스 층 상에 배치되는 중간 전극 층; 상기 중간 전극 층 상에 배치되는 상변화 재료 층; 상기 상변화 재료 층 상에 배치되는 상부 전극 층; 및 상기 하부 전극 층과 상기 상부 전극 층 사이에 배치되고, IV족 전이 금속, VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 배리어 막을 포함한다. 예 2는 예 1의 장치를 포함할 수 있고, 여기서, 상기 IV족 전이 금속은 티타늄(Ti)을 포함하고; 상기 VI족 전이 금속은 텅스텐(W)을 포함한다. 예 3은 예 2의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 15 원자% 이하의 Ti 및 20 원자% 내지 35 원자%의 W를 포함한다. 예 4는 예 1의 장치를 포함할 수 있고, 여기서, 상기 하부 전극 층, 상기 중간 전극 층, 및 상기 상부 전극 층은 탄소를 포함하고; 상기 선택 디바이스 층 및 상기 상변화 재료 층은 칼코게나이드 재료를 포함한다. 예 5는 예 1 내지 예 4 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 상기 하부 전극 층과 상기 선택 디바이스 층 사이의 계면에 배치된다. 예 6은 예 1 내지 예 4 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 상기 선택 디바이스 층과 상기 중간 전극 사이의 계면에 배치된다. 예 7은 예 1 내지 예 4 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 상기 중간 전극 층과 상기 상변화 재료 층 사이의 계면에 배치된다. 예 8은 예 1 내지 예 4 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 상기 상변화 재료 층과 상기 상부 전극 층 사이의 계면에 배치된다. 예 9는 예 1 내지 예 4 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 상기 하부 전극 층과 상기 선택 디바이스 층 사이의 계면에 배치되는 제1 배리어 막이고, 상기 장치는, 상기 선택 디바이스 층과 상기 중간 전극 층 사이의 계면에 배치되는 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제2 배리어 막을 추가로 포함한다. 예 10은 예 1 내지 예 4 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 상기 중간 전극 층과 상기 상변화 재료 층 사이의 계면에 배치되는 제1 배리어 막이고, 상기 장치는, 상기 상변화 재료 층과 상기 상부 전극 층 사이의 계면에 배치되는 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제2 배리어 막을 추가로 포함한다. 예 11은 예 1 내지 예 4 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 배리어 막은 상기 하부 전극 층과 상기 선택 디바이스 층 사이의 계면에 배치되는 제1 배리어 막이고, 상기 장치는, 상기 선택 디바이스 층과 상기 중간 전극 층 사이의 계면에 배치되는 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제2 배리어 막; 상기 중간 전극 층과 상기 상변화 재료 층 사이의 계면에 배치되는 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제3 배리어 막; 및 상기 상변화 재료 층과 상기 상부 전극 층 사이의 계면에 배치되는 상기 Ⅳ족 전이 금속, 상기 Ⅵ족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제4 배리어 막을 추가로 포함한다.
다양한 실시예들에 따르면, 본 개시내용은 방법을 설명한다. 방법의 예 12는 기판을 제공하는 단계; 및 복수의 상변화 메모리(PCM) 소자를 형성하는 단계를 포함할 수 있고, 여기서 상기 복수의 PCM 소자의 개별 PCM 소자들은, 하부 전극 층; 상기 하부 전극 층 상에 배치되는 선택 디바이스 층; 상기 선택 디바이스 층 상에 배치되는 중간 전극 층; 상기 중간 전극 층 상에 배치되는 상변화 재료 층; 상기 상변화 재료 층 상에 배치되는 상부 전극 층; 및 상기 하부 전극 층과 상기 상부 전극 층 사이에 배치되고, IV족 전이 금속, VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 배리어 막을 포함한다. 예 13은 예 12의 방법을 포함할 수 있고, 여기서 상기 복수의 PCM 소자를 형성하는 단계는, 상기 기판 상에 배치되는 워드-라인 상에 상기 하부 전극 층을 퇴적하는 단계; 상기 하부 전극 층 상에 상기 선택 디바이스 층을 퇴적하는 단계; 상기 선택 디바이스 층 상에 상기 중간 전극 층을 퇴적하는 단계; 상기 중간 전극 층 상에 상기 상변화 재료 층을 퇴적하는 단계; 상기 상변화 재료 층 상에 상기 상부 전극 층을 퇴적하는 단계; 및 상기 하부 전극 층, 상기 선택 디바이스 층, 상기 중간 전극 층, 상기 상변화 재료 층 및 상기 상부 전극 층 중 하나 상에 상기 배리어 막을 퇴적하는 단계를 포함한다. 예 14는 예 13의 방법을 포함할 수 있고, 여기서 상기 배리어 막을 퇴적하는 단계는 물리적 기상 퇴적(PVD) 또는 원자 층 퇴적(ALD)에 의해 수행된다. 예 15는 예 13 및 예 14 중 어느 하나의 방법을 포함할 수 있고, 여기서 상기 IV족 전이 금속은 티타늄(Ti)을 포함하고; 상기 VI족 전이 금속은 텅스텐(W)을 포함한다. 예 16은 예 15의 방법을 포함할 수 있고, 여기서 상기 배리어 막은 15 원자% 이하의 Ti 및 20 원자% 내지 35 원자%의 W를 포함한다.
다양한 실시예들에 따르면, 본 개시내용은 시스템(예를 들어, 컴퓨팅 디바이스)을 설명한다. 시스템의 예 17은 회로 보드; 및 상기 회로 보드와 결합된 다이를 포함할 수 있고, 상기 다이는, 복수의 상변화 메모리(PCM) 소자를 포함하고, 여기서 상기 복수의 PCM 소자의 개별 PCM 소자들은, 하부 전극 층; 상기 하부 전극 층 상에 배치되는 선택 디바이스 층; 상기 선택 디바이스 층 상에 배치되는 중간 전극 층; 상기 중간 전극 층 상에 배치되는 상변화 재료 층; 상기 상변화 재료 층 상에 배치되는 상부 전극 층; 및 상기 하부 전극 층과 상기 상부 전극 층 사이에 배치되고, IV족 전이 금속, VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 배리어 막을 포함한다. 예 18은 예 17의 시스템을 포함할 수 있고, 여기서 상기 IV족 전이 금속은 티타늄(Ti)을 포함하고; 상기 VI족 전이 금속은 텅스텐(W)을 포함한다. 예 19는 예 17의 시스템을 포함할 수 있고, 여기서 상기 하부 전극 층, 상기 중간 전극 층 및 상기 상부 전극 층은 탄소를 포함하고; 상기 선택 디바이스 층 및 상기 상변화 재료 층은 칼코게나이드 재료를 포함한다. 예 20은 예 17 내지 예 19 중 어느 하나의 시스템을 포함할 수 있고, 여기서 상기 시스템은, 상기 회로 보드와 결합되는 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 계수기, 가속도계, 자이로스코프, 스피커 또는 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예들이 접속사 형태 (및) 그 이상으로 설명되는 실시예들(예를 들어, "및"은 "및/또는"일 수도 있음)의 대안적 (또는) 구현들을 포함하는 상술한 실시예들의 임의의 적절한 조합을 포함할 수 있다. 또한, 일부 실시예들은, 실행될 때 상술한 실시예들 중 임의의 것의 액션들을 초래하는, 명령어들을 저장하고 있는 하나 이상의 제조 물품들(예를 들어, 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예들은 상술한 실시예들의 다양한 동작들을 수행하는 임의의 적절한 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 비롯하여, 예시한 구현들의 이상의 설명은, 하나도 빠뜨리는 것 없이 철저한 것으로 의도되거나, 또는 본 개시내용의 실시예들을 개시된 정확한 형태로 제한하고자 의도된 것이 아니다. 예시적 목적을 위해 특정 구현들 및 예들이 본 명세서에 설명되었지만, 관련 분야의 숙련된 자들이 인식할 수 있듯이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 이상의 상세한 설명을 고려하여 본 개시내용의 실시예들에 대해 이루어질 수 있다. 다음의 청구항들에 사용되는 용어들은 본 개시내용의 다양한 실시예들을 명세서 및 청구항들에 개시되는 특정 구현들로 제한하는 것으로 해석해서는 안 된다. 오히려, 그 범위는 전적으로 다음의 청구항들에 의해 결정되어야 하며, 이는 청구항 해석의 확립된 원칙들에 따라 해석되어야 한다.

Claims (20)

  1. 장치로서,
    복수의 상변화 메모리(PCM) 소자
    를 포함하고,
    상기 복수의 PCM 소자의 개별 PCM 소자들은,
    하부 전극 층;
    상기 하부 전극 층 상에 배치되는 선택 디바이스 층;
    상기 선택 디바이스 층 상에 배치되는 중간 전극 층;
    상기 중간 전극 층 상에 배치되는 상변화 재료 층;
    상기 상변화 재료 층 상에 배치되는 상부 전극 층; 및
    상기 하부 전극 층과 상기 상부 전극 층 사이에 배치되고, 15 원자% 이하의 IV족 전이 금속, 70 원자% 이하의 VI족 전이 금속, 5 원자% 내지 90 원자%의 탄소(C) 및 20 원자% 내지 30 원자%의 질소(N)를 포함하는 배리어 막을 포함하고, 상기 배리어 막은 1 mOhm·cm 내지 50 mOhm·cm 범위인 저항을 갖고, 상기 상부 전극 층 및 하부 전극 층은 1 mOhm·cm 내지 100 mOhm·cm 범위인 저항을 갖는, 장치.
  2. 제1항에 있어서,
    상기 IV족 전이 금속은 티타늄(Ti)을 포함하고;
    상기 VI족 전이 금속은 텅스텐(W)을 포함하는, 장치.
  3. 제2항에 있어서,
    상기 배리어 막은 15 원자% 이하의 Ti 및 20 원자% 내지 35 원자%의 W를 포함하는, 장치.
  4. 제1항에 있어서,
    상기 하부 전극 층, 상기 중간 전극 층 및 상기 상부 전극 층은 탄소를 포함하고;
    상기 선택 디바이스 층 및 상기 상변화 재료 층은 칼코게나이드 재료를 포함하는, 장치.
  5. 제1항에 있어서,
    상기 배리어 막은 상기 하부 전극 층과 상기 선택 디바이스 층 사이의 계면에 배치되는, 장치.
  6. 제1항에 있어서,
    상기 배리어 막은 상기 선택 디바이스 층과 상기 중간 전극 사이의 계면에 배치되는, 장치.
  7. 제1항에 있어서,
    상기 배리어 막은 상기 중간 전극 층과 상기 상변화 재료 층 사이의 계면에 배치되는, 장치.
  8. 제1항에 있어서,
    상기 배리어 막은 상기 상변화 재료 층과 상기 상부 전극 층 사이의 계면에 배치되는, 장치.
  9. 제1항에 있어서,
    상기 배리어 막은 상기 하부 전극 층과 상기 선택 디바이스 층 사이의 계면에 배치되는 제1 배리어 막이고, 상기 장치는,
    상기 선택 디바이스 층과 상기 중간 전극 층 사이의 계면에 배치되고, 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제2 배리어 막을 추가로 포함하는, 장치.
  10. 제1항에 있어서,
    상기 배리어 막은 상기 중간 전극 층과 상기 상변화 재료 층 사이의 계면에 배치되는 제1 배리어 막이고, 상기 장치는,
    상기 상변화 재료 층과 상기 상부 전극 층 사이의 계면에 배치되고, 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제2 배리어 막을 추가로 포함하는, 장치.
  11. 제1항에 있어서,
    상기 배리어 막은 상기 하부 전극 층과 상기 선택 디바이스 층 사이의 계면에 배치되는 제1 배리어 막이고, 상기 장치는,
    상기 선택 디바이스 층과 상기 중간 전극 층 사이의 계면에 배치되고, 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제2 배리어 막;
    상기 중간 전극 층과 상기 상변화 재료 층 사이의 계면에 배치되고, 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제3 배리어 막; 및
    상기 상변화 재료 층과 상기 상부 전극 층 사이의 계면에 배치되고, 상기 IV족 전이 금속, 상기 VI족 전이 금속, 탄소(C) 및 질소(N)를 포함하는 제4 배리어 막을 추가로 포함하는, 장치.
  12. 방법으로서,
    기판을 제공하는 단계; 및
    복수의 상변화 메모리(PCM) 소자를 형성하는 단계
    를 포함하고,
    상기 복수의 PCM 소자의 개별 PCM 소자들은,
    하부 전극 층;
    상기 하부 전극 층 상에 배치되는 선택 디바이스 층;
    상기 선택 디바이스 층 상에 배치되는 중간 전극 층;
    상기 중간 전극 층 상에 배치되는 상변화 재료 층;
    상기 상변화 재료 층 상에 배치되는 상부 전극 층; 및
    상기 하부 전극 층과 상기 상부 전극 층 사이에 배치되고, 15 원자% 이하의 IV족 전이 금속, 70 원자% 이하의 VI족 전이 금속, 5 원자% 내지 90 원자%의 탄소(C) 및 20 원자% 내지 30 원자%의 질소(N)를 포함하는 배리어 막을 포함하고, 상기 배리어 막은 1 mOhm·cm 내지 50 mOhm·cm 범위인 저항을 갖고, 상기 상부 전극 층 및 하부 전극 층은 1 mOhm·cm 내지 100 mOhm·cm 범위인 저항을 갖는, 방법.
  13. 제12항에 있어서,
    상기 복수의 PCM 소자를 형성하는 단계는,
    상기 기판 상에 배치되는 워드-라인 상에 상기 하부 전극 층을 퇴적하는 단계;
    상기 하부 전극 층 상에 상기 선택 디바이스 층을 퇴적하는 단계;
    상기 선택 디바이스 층 상에 상기 중간 전극 층을 퇴적하는 단계;
    상기 중간 전극 층 상에 상변화 재료 층을 퇴적하는 단계;
    상기 상변화 재료 층 상에 상기 상부 전극 층을 퇴적하는 단계;
    상기 하부 전극 층, 상기 선택 디바이스 층, 상기 중간 전극 층, 상기 상변화 재료 층 및 상기 상부 전극 층 중 하나 상에 상기 배리어 막을 퇴적하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 배리어 막을 퇴적하는 단계는 물리적 기상 퇴적(PVD) 또는 원자 층 퇴적(ALD)에 의해 수행되는, 방법.
  15. 제13항에 있어서,
    상기 IV족 전이 금속은 티타늄(Ti)을 포함하고;
    상기 VI족 전이 금속은 텅스텐(W)을 포함하는, 방법.
  16. 제15항에 있어서,
    상기 배리어 막은 15 원자% 이하의 Ti 및 20 원자% 내지 35 원자%의 W를 포함하는, 방법.
  17. 시스템으로서,
    회로 보드; 및
    상기 회로 보드와 결합된 다이(die)
    를 포함하고,
    상기 다이는,
    복수의 상변화 메모리(PCM) 소자를 포함하고,
    상기 복수의 PCM 소자의 개별 PCM 소자들은,
    하부 전극 층;
    상기 하부 전극 층 상에 배치되는 선택 디바이스 층;
    상기 선택 디바이스 층 상에 배치되는 중간 전극 층;
    상기 중간 전극 층 상에 배치되는 상변화 재료 층;
    상기 상변화 재료 층 상에 배치되는 상부 전극 층; 및
    상기 하부 전극 층과 상기 상부 전극 층 사이에 배치되고, 15 원자% 이하의 IV족 전이 금속, 70 원자% 이하의 VI족 전이 금속, 5 원자% 내지 90 원자%의 탄소(C) 및 20 원자% 내지 30 원자%의 질소(N)를 포함하는 배리어 막을 포함하고, 상기 배리어 막은 1 mOhm·cm 내지 50 mOhm·cm 범위인 저항을 갖고, 상기 상부 전극 층 및 하부 전극 층은 1 mOhm·cm 내지 100 mOhm·cm 범위인 저항을 갖는, 시스템.
  18. 제17항에 있어서,
    상기 IV족 전이 금속은 티타늄(Ti)을 포함하고;
    상기 VI족 전이 금속은 텅스텐(W)을 포함하는, 시스템.
  19. 제17항에 있어서,
    상기 하부 전극 층, 상기 중간 전극 층 및 상기 상부 전극 층은 탄소를 포함하고;
    상기 선택 디바이스 층 및 상기 상변화 재료 층은 칼코게나이드 재료를 포함하는, 시스템.
  20. 제17항에 있어서,
    상기 시스템은, 상기 회로 보드와 결합되는 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 나침반, 가이거 계수기, 가속도계, 자이로스코프, 스피커 또는 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스인, 시스템.
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