JP6743008B2 - ダミーアレイリーク減少のための相変化メモリセル注入 - Google Patents

ダミーアレイリーク減少のための相変化メモリセル注入 Download PDF

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関連出願の相互参照 本願は、２０１４年１２月２３日に出願された「ダミーアレイリーク減少のための相変化メモリセル注入」という名称の米国特許出願第１４／５８１，９２１号に対する優先権を主張し、これは全ての目的のために参照によりその全体に本明細書に組み込まれる。本開示の実施形態は概して、集積回路の分野に関し、特に、ダミーアレイリーク減少のための相変化メモリセル注入に関する。
マルチスタッククロスポイントＰＣＭなどの相変化メモリ（ＰＣＭ）技術は、他の不揮発性メモリ（ＮＶＭ）技術の代替的な技術として期待されている。現在、非均一の化学機械研磨（ＣＭＰ）またはローディング効果などの他の問題は、例えば、アレイのダミーセルを含むセルのアレイからの鉛直方向のセルリークをもたらし得る。
実施形態は、以下の詳細な説明を添付図面と併せて参照することによって、容易に理解されるであろう。この説明を容易にするために、同様の参照番号は、同様の構造的要素を示す。実施形態は、添付図面の図において、例として示されるものであり、限定として示される。
いくつかの実施形態によるウェハ形態態および単体化形態における例示的なダイの上面図を模式的に示す。 いくつかの実施形態による集積回路（ＩＣ）アセンブリの側断面図を模式的に示す。 いくつかの実施形態による、ＰＣＭデバイスの側断面図を模式的に示す。 いくつかの実施形態による不純物が選択的にドープされたＰＣＭデバイスの複数層スタックの側断面図を模式的に示す。 いくつかの実施形態によるアクティブセルおよびダミーセルを含むＰＣＭデバイスのセルアレイを模式的に示す。 いくつかの実施形態によるＰＣＭデバイスを製造する方法のフロー図である。 本明細書に説明される様々な実施形態によるＰＣＭデバイスを含む例示的なシステムを模式的に示す。
本開示の実施形態は、ダミーアレイリーク減少のための相変化メモリセル注入を説明する。以下の詳細な説明では、本明細書の一部を形成する添付図面に対し、参照がなされる。そこでは随所にわたり、同様の数字が同様の部分を示し、本開示の主題を実施可能な実施形態が例示を目的として、示される。他の実施形態が利用され得、本開示の範囲を逸脱することなく、構造上のまたは論理上の変更がなされ得ることが理解されるべきである。従って、以下の詳細な説明は、限定的意味で解釈されるものではなく、実施形態の範囲は、添付の特許請求の範囲およびその均等物により規定される。
本開示の目的のために、「Ａおよび／またはＢ」という語句は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的のために、「Ａ、Ｂおよび／またはＣ」という語句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。
説明は、「一実施形態において」または「実施形態において」という語句を用いる場合があり、これらは各々、同じまたは異なる実施形態のうち１または複数を指してよい。さらに、本開示の実施形態に関して用いる「備える」「含む」「有する」などの用語は同義である。「結合」という用語は、直接的な接続、間接的な接続、または間接的な通信のことを指してよい。
本明細書において用いられるように、「モジュール」という用語は、特定用途集積回路（ＡＳＩＣ）、電子回路、１または複数のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共有、専用、またはグループ）および／またはメモリ（共有、専用、またはグループ）、ロジック回路の組み合わせ、ステートマシン、および／または説明される機能を提供する他の適切な構成要素を指してよく、これらの一部であってよく、またはこれらを含んでよい。
図１は、いくつかの実施形態によるウェハ形態１０および単体化形態１００の例示的なダイ１０２の上面図を模式的に示す。いくつかの実施形態において、ダイ１０２は、例えば、シリコンまたは他の適切な材料等の半導体材料で構成されるウェハ１１の複数のダイ（例えば、ダイ１０２、１０２ａ、１０２ｂ）の１つであってよい。複数のダイは、ウェハ１１の表面上に形成され得る。複数のダイの各々は、本明細書に説明される相変化メモリ（ＰＣＭ）デバイスを含む半導体製品の反復的な単位であってよい。例えば、ダイ１０２は、いくつかの実施形態によるＰＣＭデバイスの回路１０３を含み得る。
様々な実施形態によれば、回路１０３は、１または複数のＰＣＭ素子（例えば、セル）を含み得、これらは、アレイとなるように構成され得る。ＰＣＭ素子は、例えば、カルコゲニドガラスなどの相変化材料を含み得、これは、電流によって生成される熱の適用により、結晶状態と非晶質状態との間で切り替わり得る。相変化材料の状態（例えば、結晶／非晶質）は、ＰＣＭ素子の論理値（例えば、１または０）に対応し得る。回路１０３は、いくつかの実施形態において、ＰＣＭおよびスイッチ（ＰＣＭＳ）デバイスの一部であってよい。すなわち、ＰＣＭ素子は、例えば、ＰＣＭ素子の動作を選択／プログラミングする際に用いられるように構成されるオボニック閾値スイッチ（ＯＴＳ）などのスイッチを含み得る。いくつかの実施形態において、回路１０３は、本明細書に説明される不純物でドープされるダミーセルを含み得る。
回路１０３は、ＰＣＭ素子に結合される１または複数のビット線および１または複数のワード線をさらに含み得る。ビット線およびワード線は、いくつかの実施形態において、ＰＣＭ素子の各々が個別のビット線およびワード線の各々の交点に配置されるように構成され得る。電圧またはバイアスが、ワード線およびビット線を用いて、ＰＣＭ素子のターゲットＰＣＭ素子に印加され得、これにより、読み出しまたは書き込み動作のために目標セルを選択する。ビット線ドライバは、ビット線に結合され得、ワード線ドライバは、ワード線に結合され得、これにより、ＰＣＭ素子の復号化／選択が容易になる。キャパシタおよびレジスタが、ビット線およびワード線に結合され得る。回路１０３は、いくつかの実施形態において、他の適切なデバイスおよび構成を含み得る。例えば、回路１０３は、１または複数のモジュールを含み得、これらは、読み出し、プログラム、検証および／または分析動作を実行するように構成される。
いくつかの実施形態において、回路１０３は、ＰＣＭ製造技術および／または他の適切な半導体製造技術を用いて形成され得る。回路１０３は、図１において模式的に示されるに過ぎず、例えば、読み出し、プログラム、検証および／または分析動作など動作を実行するように構成される回路および／または命令をストレージに含む１または複数のステートマシン（例えば、ファームウェアまたはソフトウェア）を含む回路の形で、多様かつ適切なロジックまたはメモリを表してよいことに留意されたい。
半導体製品の製造プロセス完了後、ウェハ１１は、単一化プロセスを施されてよく、ここで、複数のダイの各々（例えば、ダイ１０２、１０２ａ、１０２ｂ）は、互いに分離され、半導体製品の別個の「チップ」を提供する。ウェハ１１は、様々な寸法のいずれかであってよい。いくつかの実施形態において、ウェハ１１は、約２５．４ｍｍから約４５０ｍｍにわたる直径を有する。ウェハ１１は、他の実施形態において、他の寸法および／または他の形状を含み得る。様々な実施形態によれば、回路１０３は、ウェハ形態１０または単体化形態１００の半導体基板上に配置され得る。いくつかの実施形態において、ダイ１０２は、ロジックもしくはメモリ、またはそれらの組み合わせを含み得る。
図２は、いくつかの実施形態による集積回路（ＩＣ）アセンブリ２００の側断面図を模式的に示す。いくつかの実施形態において、ＩＣアセンブリ２００は、電気的および／または物理的にパッケージ基板１２１に結合される１または複数のダイ（以下、「ダイ１０２」）を含み得る。ダイ１０２は、本明細書に説明されるＰＣＭデバイス（例えば、図３のＰＣＭデバイス３００）などの回路（例えば、図１の回路１０３）を含み得る。いくつかの実施形態において、パッケージ基板１２１は、図に示すように、回路基板１２２に電気的に結合され得る。
ダイ１０２は、ＰＣＭデバイスの形成に関連して用いられる薄膜堆積、リソグラフィ、エッチングなどのような半導体製造技術を用いて半導体材料（例えば、シリコン）から製造される別個の製品を表わし得る。いくつかの実施形態において、ダイ１０２は、プロセッサ、メモリ、システムオンチップ（ＳｏＣ）またはＡＳＩＣであってよく、これらを含んでよく、または、これらの一部であってよい。いくつかの実施形態において、例えばモールド化合物もしくはアンダーフィル材料（不図示）等の電気絶縁材料がダイ１０２の少なくとも一部および／または複数のダイレベルの相互接続構造１０６を封入し得る。
ダイ１０２は、多様かつ適切な構成によって、パッケージ基板１２１に取り付けられ得、かかる構成は、例えば、図示されるように、フリップチップ構成のパッケージ基板１２１に直接結合される構成を含む。フリップチップ構成において、アクティブな回路を含むダイ１０２のアクティブ面Ｓ１は、ダイ１０２をパッケージ基板１２１に電気的に結合することもできるバンプ、ピラー、または他の適切な構造などのダイレベルの相互接続構造１０６を用いて、パッケージ基板１２１の面に取り付けられる。ダイ１０２のアクティブ面Ｓ１は、例えば、ＰＣＭ素子などの回路を含み得る。非アクティブ面Ｓ２は、図に示すように、アクティブ面Ｓ１の反対側に配置され得る。他の実施形態において、ダイ１０２は、様々な適切な積層ダイ構成のいずれかのパッケージ基板１２１に結合される別のダイ上に配置されてよい。例えば、プロセッサダイは、フリップチップ構成のパッケージ基板１２１に結合され得、ダイ１０２は、フリップチップ構成のプロセッサダイ上に取り付けられ得、プロセッサダイを通して形成されたスルーシリコンビア（ＴＳＶ）を用いてパッケージ基板に電気的に結合され得る。さらに他の実施形態において、ダイ１０２は、パッケージ基板１２１に組み込まれ得、または、パッケージ基板１２１に組み込まれたダイに結合され得る。他のダイは、他の実施形態において、ダイ１０２と隣り合わせの構成であるパッケージ基板１２１に結合され得る。
いくつかの実施形態において、ダイレベルの相互接続構造１０６は、電気信号をダイ１０２とパッケージ基板１２１との間でルーティングするように構成され得る。電気信号は、例えば、ダイの動作に関連して用いられる入力／出力（Ｉ／Ｏ）信号および／またはパワー／グランド信号を含み得る。ダイレベルの相互接続構造１０６は、ダイ１０２のアクティブ面Ｓ１上に配置された対応するダイ接触部およびパッケージ基板１２１上に配置された対応するパッケージ接触部に結合され得る。ダイ接触部および／またはパッケージ接触部は、例えば、パッド、ビア、トレンチ、トレースおよび／または他の適切な接触構造を含み得る。
いくつかの実施形態において、パッケージ基板１２１は、例えば、味の素ビルドアップフィルム（ＡＢＦ）基板などのコアおよび／またはビルドアップ層を有するエポキシベース積層基板である。他の実施形態においては、パッケージ基板１２１は、例えばガラス、セラミックまたは半導体材料から形成される基板を含む、他の適切なタイプの基板を含み得る。
パッケージ基板１２１は、ダイ１０２への複数の電気信号またはダイ１０２からの電気信号をルーティングするように構成される電気的ルーティング機構を含み得る。電気的ルーティング機構は、例えば、パッケージ基板１２１の１または複数の面上に配置されたパッケージ接触部（例えば、パッド１１０）、および／または、例えば、トレンチ、ビアまたは、パッケージ基板１２１を介して電気信号をルーティングする他の相互接続構造などの内部ルーティング機構（不図示）を含み得る。
回路基板１２２は、エポキシ積層などの電気絶縁材料で構成されるプリント回路基板（ＰＣＢ）であってよい。例えば、回路基板１２２は、例えば、ポリテトラフルオロエチレン、難燃剤４（ＦＲ−４）、ＦＲ−１、コットンペーパーなどのフェノールコットンペーパー材料、および、ＣＥＭ−１またはＣＥＭ−３等のエポキシ材料、またはエポキシ樹脂プリプレグ材料を用いて共に積層される織布ガラス材料のような材料から構成される電気絶縁層を含み得る。トレース、トレンチ、ビアなどの相互接続構造（不図示）は、回路基板１２２を介してダイ１０２の電気信号をルーティングすべく、電気絶縁層によって形成され得る。他の実施形態において、回路基板１２２は、他の適切な材料から構成され得る。いくつかの実施形態において、回路基板１２２は、マザーボード（例えば、図７のマザーボード７０２）である。
例えば、はんだボール１１２などのパッケージレベル相互接続は、パッケージ基板１２１上および／または回路基板１２２上のパッド１１０に結合され得、これにより、パッケージ基板１２１と回路基板１２２との間で電気信号をさらにルーティングするように構成される対応するはんだ接合を形成する。パッド１１０は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、およびそれらの組み合わせを含む金属などの任意の適切な電気的導電性材料から構成され得る。パッケージレベルの相互接続は、例えば、ランドグリッドアレイ（ＬＧＡ）構造などを含む他の構造体および／または構成を含み得る。
他の実施形態において、ＩＣアセンブリ２００は、例えば、フリップチップおよび／またはワイヤボンディング構成、インターポーザ、システムインパッケージ（ＳｉＰ）構成および／またはパッケージオンパッケージ（ＰｏＰ）構成を含むマルチチップパッケージ構成の適切な組み合わせを含む、多様な他の適切な構成を含み得る。いくつかの実施形態において、ダイ１０２とＩＣアセンブリ２００の他の構成要素との間で電気信号をルーティングすべく、他の適切な技術が用いられ得る。
図３は、いくつかの実施形態によるＰＣＭデバイス３００の側断面図を模式的に示す。様々な実施形態によれば、ＰＣＭデバイス３００は基板３０２に形成される複数のＰＣＭ素子（例えば、個別のＰＣＭ素子３１６Ａ、３１６Ｂ）を含み得る。個別のＰＣＭ素子３１６Ａ、３１６Ｂは、ＰＣＭデバイスのセルアレイのセルと対応し得る。
いくつかの実施形態において、個別のＰＣＭ素子３１６Ａは、ダミーセルを表わし得、個別のＰＣＭ素子３１６Ｂは、複数のセルのアクティブセルを表し得る。ダミーセルは、ＰＣＭデバイス３００の情報を格納すべく意図または指定されないセルであってよいが、メモリアレイの構造的健全性または他の理由により別な方法で形成されてよい。例えば、いくつかの実施形態において、ダミーセルはアクティブセルの電気的または物理的分離用に使用され得る。ダミーセルは、例えば、予め定められた量によって、正常なアクティブセルとは異なる（例えば、Ｖｔより大きい）ダミーセルの電気特性（例えば、閾値電圧Ｖｔ）の相違の結果としてストレージ用に構成されないタイルの縁部に、例えば、セルを含み得る。そのようなダミーセルは、特に、アクティブセルと比べるとダミーセルの電気性能に悪影響を及ぼすやり方で化学機械研磨（ＣＭＰ）により特に影響され得る。いくつかの実施形態において、ダミーセルは、タイルの縁部以外の他の領域に配置され得る。いくつかの実施形態において、ダミーセルは、正常動作中にアクティブセルと共にバイアスをかけられ得（例えば、アクティブセルが選択された場合、ダミーセルとして同じビット線またはワード線を共有する）、ダミーセルは、鉛直に（例えば、ビット線３２４からワード線３０４に）リークし得る。いくつかの実施形態において、ダミーセルは、アクティブセルとわずかに異なってバイアスをかけられ得、アクティブセルよりもダミーセルを介して潜在的により大きいリークをもたらし得る。
様々な実施形態によれば、ダミーセル（例えば、個別のＰＣＭ素子３１６Ａ）は、ダミーセルのセルリークを減少させるべく、不純物３３３でドープされるＰＣＭデバイスのセルの部分集合の一部となり得る。ダミーセルは、例えば、複数の層（例えば、層３０６、３０８、３１０、３１２、３１４）または層間の接合部分に損傷を与え得る注入プロセスによりドープされ得、損傷されたダミーセルの閾値電圧（Ｖｔ）を、ダミーセルを遮断および／またはアクティブセル用の正常Ｖｔでのダミーセルリークを減少させるに十分な高さにシフトし得る。
様々な実施形態によれば、個別のＰＣＭ素子３１６Ａ、３１６Ｂの各々は、ワード線３０４上に配置される複数層スタックを含み得る。図示されないが、１または複数の介在層および／または構造（例えば、回路）は、基板３０２とワード線３０４との間に配置され得る。例えば、回路は、ワード線金属３０４と、基板３０２との間の基板３０２上に形成される相補型金属酸化膜半導体（ＣＭＯＳ）デバイスおよび／またはメタライザーションを含み得る。いくつかの実施形態において、回路は、チャージポンプおよび／または選択回路を含み得る。いくつかの実施形態において、基板３０２は、例えば、シリコンなどの半導体基板であってよい。ワード線３０４は、例えば、タングステンを含み得る。他の実施形態において、基板３０２およびワード線３０４用の他の適切な材料が、使用され得る。
いくつかの実施形態において、個別のＰＣＭ素子３１６Ａ、３１６Ｂはそれぞれ、セレクトデバイス（ＳＤ）層３０８と、電極間に配置される相変化材料（ＰＭ）層３１２とを含み得る。例えば、示される実施形態において、ＳＤ層３０８は、ワード線３０４上に形成され得る底部電極層３０６上に配置され得る。中間電極層３１０は、ＳＤ層３０８上に配置され得る。ＰＭ層３１２は、中間電極層３１０上に配置され得、上部電極層３１４は、ＰＭ層３１２上に配置され得る。個別のＰＣＭ素子３１６Ａ、３１６Ｂは、様々な実施形態に従って他の介在材料および／または層を含み得、例えば、ＳＤ層３０８およびＰＭ層３１２のカルコゲニド材料と、電極３０６、３１０、３１４の材料との間に、例えば、拡散バリア層を含み得る。他の実施形態において、複数層スタックは、他の構成において配置され得る。例えば、１つの実施形態において、ＰＭ層３１２は、底部電極層３０６上に配置され得、中間電極層３１０は、ＰＭ層３１２上に配置され得、ＳＤ層３０８は、中間電極層３１０上に配置され得、上部電極層は、ＳＤ層３０８上に配置され得る。すなわち、示される構成において、ＰＭ層３１２およびＳＤ層３０８は、切り替えられ得る。
様々な実施形態によれば、個別のＰＣＭ素子３１６Ａの１または複数の層３０６、３０８、３１０、３１２、３１４は、リークを減少させるべく不純物３３３でドープされ得る。いくつかの実施形態において、ＰＭ層３１２は、ダミーセルのセルリークを減少させるべく不純物３３３でドープされ得る。ＰＭ層３１２での注入種（例えば、不純物３３３）はまた、熱処理中の接合部分でのＰＭ素子拡散を減少し得、それにより、ＰＭ材料の分離が抑制され得、ビットエラーレート（ＢＥＲ）がセル性能全体に関して改善され得る。いくつかの実施形態において、ビーム線注入技術および／またはプラズマ注入技術のいずれかまたは両方が、注入プロセスに使用され得る。
概して、１または複数の層３０６、３０８、３１０、３１２、３１４に向かう不純物３３３の注入方向は、基板３０２の表面Ｓに実質的に鉛直な図４の矢印４４０によって示される方向となり得、例えば、ビーム線注入プロセス用に（例えば、矢印４４０によって示される方向に対して）−８９°から＋８９°までの任意の注入角度などの他の方向を含み得る。１または複数の層３０６、３０８、３１０、３１２、３１４の不純物３３３の濃度プロファイルは、図４に関連してさらに説明されるように、不純物の種、エネルギーおよび量に依存し得る。
いくつかの実施形態において、ＳＤ層３０８は、不純物３３３でドープされ得る。実験において、ダミーセルにおいて４０％までの鉛直方向のリーク減少がＳＤ層３０８に注入することにより得られ得ることが分かった。いくつかの実施形態において、ＳＤ層３０８における不純物３３３の濃度プロファイルは、複数の他の層（例えば、層３０８、３１０、３１２、３１４）における不純物３３３の濃度より高くなり得る。そのような実施形態において、層３１０、３１２および３１４は、不純物３３３がＳＤ層３０８の注入中にこれらの層３１０、３１２および３１４を貫通しその中に埋め込まれ得るので、ゼロより高い不純物３３３の濃度を有し得る。
いくつかの実施形態において、図示されている層３０６、３０８、３１０、３１２および３１４よりも多い層または少ない層が不純物３３３でドープされ得る。例えば、いくつかの実施形態において、底部電極層３０６は、不純物３３３でドープされ得る。他の実施形態において、層３１０、３１２および３１４のみが不純物３３３でドープされ得る。他の実施形態において、層３１２および３１４のみが不純物でドープされ得る。
様々な実施形態によれば、多様の適切な不純物が、ＰＣＭデバイス３００の個別のＰＣＭ素子３１６Ａをドープすべく使用され得、ビーム線注入およびプラズマ注入技術の両方が注入プロセスに使用され得る。いくつかの実施形態において、不純物３３３は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、アルゴン（Ａｒ）、リン（Ｐ）、水素（Ｈ）、フッ素（Ｆ）、セレン（Ｓｅ）、インジウム（Ｉｎ）および窒素（Ｎ）のうちの１または複数を含み得る。いくつかの実施形態において、層３０６、３０８、３１０、３１２および／または３１４は、同じ不純物３３３でドープされ得る。他の実施形態において、層３０６、３０８、３１０、３１２および／または３１４は、異なる不純物（例えば、異なる化学組成を有する）でドープされ得る。他の実施形態において、複数層３０６、３０８、３１０、３１２および／または３１４は、他の適切な不純物でドープされ得る。
様々な実施形態によれば、電極層３０６、３１０および３１４は、炭素（Ｃ）から構成され得る。電極層３０６、３１０および３１４は、抵抗率、平滑性および炭素ボンディング（ｓｐ２またはｓｐ３）に対して注入ならびに物理的気相成長法（ＰＶＤ）プロセスによって調節され得る。いくつかの実施形態において、電極層３０６、３１０および／または３１４は、例えば、炭素（Ｃ）、窒化炭素（ＣｘＮｙ）、ｎドープポリシリコンおよびｐドープポリシリコン、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮおよびＴａＣＮを含む導電性金属窒化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタニウムシリサイドを含む導電性金属シリサイド、ＴｉＳｉＮおよびＷＳｉＮを含む導電性金属シリサイド窒化物、ＴｉＣＮおよびＷＣＮを含む導電性金属カーバイド窒化物およびＲｕＯ２を含む導電性金属酸化物などの１ミリオームセンチメートル（ｍＯｈｍ・ｃｍ）から１００ｍＯｈｍ・ｃｍにわたる抵抗率を有する１または複数の導電性および／または半導体材料から構成され得る。
様々な実施形態によれば、ＰＭ層３１２は、ゲルマニウム、アンチモン、テルル、シリコン、インジウム、セレン、硫黄、窒素および炭素の中の元素のうちの少なくとも２つを含む合金などの、電流によって生成される熱の適用により結晶状態と非晶質状態との間で切り替わり得るカルコゲニドガラスなどの相変化材料から構成され得る。
様々な実施形態によれば、ＳＤ層３０８は、ストレージ素子（例えば、ＰＭ層３１２）用に説明されるカルコゲニド合金システムのうちのいずれか１つを含む組成を有するカルコゲニド合金に基づき、Ｐ−Ｎダイオード、ＭＩＥＣ(混合型イオン電子伝導)デバイスまたはＯＴＳ（オボニック閾値スイッチ）を含み得、加えて、結晶化を抑制し得る素子をさらに含み得る。層３０６、３０８、３１０、３１２および３１４は、他の実施形態において、他の適切な特性を有する他の適切な材料から構成され得る。
図に示すように、ＰＣＭデバイス３００はさらに、個別のＰＣＭ素子３１６の複数層スタックの表面に整合して堆積される誘電体ライナー３１８を含み得る。誘電体充填材料３２０は、任意の適切な技術を用いて個別のＰＣＭ素子３１６間の領域を充填すべく誘電体ライナー３１８上に堆積され得る。いくつかの実施形態において、誘電体ライナー３１８は、窒化シリコン（Ｓｉ３Ｎ４または一般にＳｉｘＮｙ、ただしｘおよびｙは、任意の適切な相対量を表す）から構成され得、誘電体充填材料３２０は、酸化ケイ素（ＳｉＯ２）から構成され得る。誘電体ライナー３１８および誘電体充填材料３２０は、他の実施形態において他の適切な材料から構成され得る。
図に示すように、ＰＣＭデバイス３００はさらに、個別のＰＣＭ素子３１６と結合されるビット線３２４を含み得る。いくつかの実施形態において、ビット線３２４は、上部電極３１４と電気的および／または直接結合され得る。ビット線金属３２４は、例えば、タングステンを含む任意の適切な金属から構成され得、任意の適切な技術を用いて堆積され得る。
いくつかの実施形態において、ＰＣＭデバイス３００は、約３０ミクロンから約５０ミクロンまでの幅を有し、および／または、２トランジスタ（２Ｔ）復号化方式を含むビット線ソケットを表わし得る。
図４は、いくつかの実施形態による、不純物３３３で選択的にドープされる（例えば、矢印４４０によって示される）ＰＣＭデバイス４００の複数層３０６、３０８、３１０、３１２および３１４のスタックの側断面図を模式的に示す。ＰＣＭデバイス４００は、複数層３０６、３０８、３１０、３１２および３１４のスタックの堆積後、層３０６、３０８、３１０、３１２および３１４のスタックと、ワード線３０４とのパターン化前に示され得る。
いくつかの実施形態において、複数層３０６、３０８、３１０、３１２および３１４のスタックの各層は、複数層３０６、３０８、３１０、３１２および３１４のスタックを形成すべく連続的に堆積され得る。注入膜３３０は、金属汚染の制御を提供すべく（例えば、複数層３０６、３０８、３１０、３１２および３１４のスタックの材料を注入機器の環境へスパッタリングするのを防止すべく）、複数層スタック上に堆積され得る。いくつかの実施形態において、注入膜３３０は、４０オングストロームから１００オングストロームにわたる厚さを有する酸化ケイ素（例えば、ＳｉＯ２）膜を備え得る。他の実施形態において、注入膜３３０は、他の適切な材料から構成され得、または、他の厚さを有し得る。注入に続いて、注入膜３３０は、例えば、エッチングプロセスを含む任意の適切な技術を用いて除去され得る。
いくつかの実施形態において、マスク層３３２は、複数層３０６、３０８、３１０、３１２および３１４のスタック上に堆積され、パターン化され得、それにより、パターン化されたマスク層３３２は、アクティブセル（例えば、図３の個別のＰＣＭ素子３１６Ｂ）が形成される領域３２６を保護するように構成される。開口部は、ダミーセル（例えば、図３の個別のＰＣＭ素子３１６Ａ）が形成される領域３２８上のマスク層３３２にパターン化され得る。マスク層３３２は、例えば、酸化ケイ素などのハードマスク材料、または、例えば、フォトレジストなどの感光性材料を含む任意の適切な材料を含み得る。注入に続いて、マスク層３３２は、例えば、エッチングプロセスを含む任意の適切な技術を使用して除去され得る。
領域３２８の複数層３０６、３０８、３１０、３１２および３１４のスタックの１または複数の層は、注入プロセスを用いて不純物３３３でドープされ得る。例えば、いくつかの実施形態において、不純物３３３の注入は、ＳＤ層３０８を目標にして調節され得る（例えば、ＰＭ層３１２などの他の層よりもＳＤ層３０８の不純物３３３の濃度がより高く提供される）。いくつかの実施形態において、ＳＤ層３０８の不純物３３３の濃度３４は、ＰＭ層３１２および／または上部電極層３１４および中間電極層３１０の不純物３３３の濃度３３より高くなり得る。注入を調節する工程は、複数層スタックを介して様々な不純物の量、エネルギーおよび種を特徴づける工程と、注入用の量、エネルギーおよび／または種を決定すべくそれぞれの層の不純物の濃度を測定する工程とを含み得る。
測定は、例えば、二次イオン質量分析法（ＳＩＭＳ）またはエネルギー分散型Ｘ線分光法（ＥＤＳ）によって実行され得る。ビーム線注入およびプラズマ注入技術の両方が、注入プロセスに使用され得る。様々な実施形態によれば、不純物３３３は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、アルゴン（Ａｒ）、リン（Ｐ）、水素（Ｈ）、フッ素（Ｆ）、セレン（Ｓｅ）、インジウム（Ｉｎ）および窒素（Ｎ）のうちの１または複数を含み得る。いくつかの実施形態によれば、注入量は、１Ｅ１４から１Ｅ１７原子／ｃｍ２とされ得、および／または、注入エネルギーは、５００ｅＶから８０ｋｅＶまでとされ得る。いくつかの実施形態において、不純物３３３は、ＳｉまたはＣを含み得る。他の実施形態において、他の適切な不純物および量／エネルギーが使用され得る。
他の実施形態において、不純物３３３の注入はＰＣＭデバイス４００の製造の他のステージ中に実行され得る。例えば、いくつかの実施形態において、不純物３３３は、ＳＤ層３０８を堆積する工程後で、ダミーセルが形成される領域に中間電極層３１０の堆積する工程前に（例えば、ＳＤ層３０８上のマスク層３３２を用いて）注入され得る。他の実施形態において、不純物３３３は、複数層３０６、３０８、３１０、３１２および３１４のスタックの別の層を堆積する工程後で、上部電極層３１４を堆積する工程前に注入され得る。他の実施形態において、不純物３３３は、図３にて誘電体材料３１８、３２０が配置されるトレンチを形成すべく、複数層３０６、３０８、３１０、３１２および３１４のスタックをパターン化する工程後で、誘電体材料３１８、３２０を堆積する工程前に注入され得る。他の実施形態において、不純物３３３は、セルアレイ（例えば、個別のＰＣＭ素子３１６Ａ、３１６Ｂ）を形成する工程後で、ビット線３２４を堆積する工程前に注入され得る。
図５は、いくつかの実施形態によるアクティブセル５１６Ｂおよびダミーセル５１６Ａを含むＰＣＭデバイスのセルアレイを模式的に示す。いくつかの実施形態において、アレイは、単一のタイル５００を表わし得る。タイル５００は、目標セルの選択動作中に別個の単位として扱われ得る。すなわち、いくつかの実施形態において、タイル５００は、セルアレイの目標セル（例えば、ビット）を選択すべくバイアスをかけられるセルアレイの単位となり得る。示される実施形態において、タイル５００は、４本のワード線５０４と４本のビット線５２４と（４ＷＬ×４ＢＬ）の交点に配置されるセル（例えば、アクティブセル５１６Ｂおよびダミーセル５１６Ａ）を含むが、他の実施形態において、他の適切なタイルサイズが使用され得る。
様々な実施形態によれば、図に示すように、ダミーセル５１６Ａ（例えば、領域５５５内）は、タイル５００の縁部に配置され得る。アクティブセル５１６Ｂは、ワード線５０４およびビット線５２４を介してダミーセル５１６Ａと電気的に結合され得、選択または他の動作中に同様にバイアスをかけられ得る。いくつかの実施形態において、ダミーセル５１６Ａは、本明細書に説明されるように、リークを減少させるべく不純物でドープされ得るが、アクティブセル５１６Ｂは、不純物でドープされなくてもよい。ダミーセル５１６Ａは、図３の個別のＰＣＭ素子３１６Ａに関連して説明される実施形態と適合し得、アクティブセル５１６Ｂは、図３の個別のＰＣＭ素子３１６Ｂと関連して説明される実施形態と適合し得る。
図６は、いくつかの実施形態によるＰＣＭデバイス（例えば、図３のＰＣＭデバイス３００）を製造する方法６００のフロー図である。方法６００は、図１−５に関連して説明された実施形態に適合してよく、逆の場合も同じであってよい。
６０２で、方法６００は、相変化メモリ（ＰＣＭ）デバイス（例えば、図４のＰＣＭデバイス４００）の複数層スタック（例えば、図４の層３０６、３０８、３１０、３１２および／または３１４のスタック）を形成する工程を含み得る。様々な実施形態によれば、複数層スタックは、任意の適切な堆積技術を用いて、ワード線金属層（例えば、図３のワード線３０４）上に底部電極層（例えば、底部電極層３０６）を堆積する工程、底部電極層上にセレクトデバイス層（例えば、図３のＳＤ層３０８）を堆積する工程、セレクトデバイス層上に中間電極層（例えば、図３の中間電極層３１０）を堆積する工程、中間電極層上に相変化材料層（例えば、図３のＰＭ層３１２）を堆積する工程、および／または、相変化材料層上に上部電極層（例えば、図３の上部電極層３１４）を堆積する工程によって形成され得る。
６０４で、方法６００は、ダミーセルのセルリークを減少させるべく、ダミーセル（例えば、図３の個別のＰＣＭ素子３１６Ａ）に対応する領域（例えば、図４の領域３２８または図５の領域５５５）に不純物（例えば、図４の不純物３３３）で複数層スタックをドープする（例えば、図４の矢印４４０によって示される）工程を含み得る。いくつかの実施形態において、アクティブセル（例えば、アクティブセル５１６Ｂ）の領域（例えば、図４の領域３２６）は、パターン化されたマスク層（例えば、図４のマスク層３３２）によって保護され得、それにより、アクティブセルは、複数層スタックのドープする工程中に不純物でドープされない。
いくつかの実施形態において、複数層スタックのドープする工程は、相変化材料層のドープする工程を含む。他の実施形態において、ドープする工程は、例えば、セレクトデバイス層を含む複数層スタックの他の領域へ不純物を導入するように構成され得る。例えば、ドープする工程は、セレクトデバイス層および相変化材料層を含む複数層スタック上に実行され得、相変化材料層およびセレクトデバイス層のドーピングは、不純物（例えば、同じ不純物）の同じ注入プロセス中に同時に実行され得る。いくつかの実施形態において、セレクトデバイス層をドープする工程により、相変化材料層の不純物の濃度より高い濃度のセレクトデバイス層の不純物を提供し得る。別の例に関しては、いくつかの実施形態において、複数層スタックは、セレクトデバイス層がドープされた場合、底部電極層上のセレクトデバイス層のみを含み得る。複数層スタックの他の構成は、本明細書に説明されるように、不純物でドープされ得る。
様々な動作は、特許請求された主題の理解に最も有用であるやり方で、順に、複数の個別の動作として説明される。しかし、説明の順序は、これらの動作が必然的に順序に依存することを暗示するものとして解釈すべきではない。特に、これらの動作は、提示される順序で実行されない場合がある。説明される動作は、説明される実施形態とは異なる順序で実行される場合がある。様々な追加動作が実行され得、および／または説明される動作は、追加実施形態において省略され得る。
本開示の実施形態は、所望のように構成するべく、任意の適切なハードウェアおよび／またはソフトウェアを用いて、システムへと実装され得る。図７は、本明細書に説明される様々な実施形態によるＰＣＭデバイス（例えば、図３のＰＣＭデバイス３００）を含む例示的なシステム（例えば、図７のコンピューティングデバイス７００）を模式的に示す。コンピューティングデバイス７００は、マザーボード７０２などのボードを（例えば、ハウジング７０９に）収容し得る。マザーボード７０２は、限定はされないがプロセッサ７０４および少なくとも１つの通信チップ７０６を含む複数のコンポーネントを含み得る。プロセッサ７０４は、マザーボード７０２に物理的、電気的に結合され得る。いくつかの実装例において、少なくとも１つの通信チップ７０６はまた、物理的および電気的にマザーボード７０２に結合され得る。さらなる実装において、通信チップ７０６はプロセッサ７０４の一部であってよい。
その用途に応じて、コンピューティングデバイス７００は、物理的および電気的にマザーボード７０２に結合され得るか、結合されなくてもよい他のコンポーネントを含み得る。これらの他のコンポーネントは、限定されるものではないが、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、ＰＣＭ７０８またはリードオンリメモリ（ＲＯＭ））、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）大容量ストレージデバイスを含んでよい。
様々な実施形態によれば、ＰＣＭ７０８は、本明細書において説明される実施形態に適合し得る。例えば、ＰＣＭ７０８は、本明細書において説明されるように、ＰＣＭデバイス（例えば、図３のＰＣＭデバイス３００）を含み得る。
通信チップ７０６は、コンピューティングデバイス７００への、およびコンピューティングデバイス７００からのデータ転送用の無線通信を可能にし得る。用語「無線」およびその派生語は、非固体媒体を介して変調した電磁放射を使用してデータを通信できる回路、デバイス、システム、方法、技術、通信回線などを説明するために使用可能である。この用語は、関連したデバイスがワイヤを含まないことを意味するものではないが、いくつかの実施形態において、ワイヤを含まないことがある。通信チップ７０６は、限定はされないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１系統）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正）、任意の修正、更新、および／または改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（また「３ＧＰＰ２」と称される）、など）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含む、多数の無線規格またはプロトコルのうちのいずれかを実装し得る。ＩＥＥＥ８０２．１６準拠ＢＷＡネットワークは、概して、ＷｉＭＡＸ（登録商標）ネットワークと称されるが、これは、ＩＥＥＥ８０２．１６規格の適合性および相互運用性テストに合格した製品の認証マークであるＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表す頭字語である。通信チップ７０６は、グローバルシステムフォーモバイルコミュニケーション（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ‐ＨＳＰＡ）、またはＬＴＥネットワークに従って動作してよい。通信チップ７０６は、Ｅｎｈａｎｃｅｄ Ｄａｔａ ｆｏｒ ＧＳＭ（登録商標） Ｅｖｏｌｕｔｉｏｎ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、汎用地上波無線アクセスネットワーク（ＵＴＲＡＮ）または次世代型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作し得る。通信チップ７０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンスドコードレス電話（ＤＥＣＴ）、進化型データ最適化（ＥＶ−ＤＯ）、それらの派生物、ならびに、３Ｇ、４Ｇ、５Ｇおよびそれ以降の世代として指定された任意の他の無線プロトコルに従って動作し得る。他の実施形態において、通信チップ７０６は、他の無線プロトコルに従って動作し得る。
コンピューティングデバイス７００は複数の通信チップ７０６を含んでよい。例えば、第１の通信チップ７０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信専用であり得、第２の通信チップ７０６はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ−ＤＯ、およびその他などの長距離無線通信専用であり得る。
様々な実装において、コンピューティングデバイス７００は、モバイルコンピューティングデバイス、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、携帯音楽プレイヤ、またはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス７００はデータを処理する任意の他の電子デバイスであってよい。 ［例］
様々な実施形態によれば、本開示は、装置を説明する。装置の例１は、複数の相変化メモリ（ＰＣＭ）素子を含み得、複数のＰＣＭ素子の個別のＰＣＭ素子は、底部電極層と、底部電極層上に配置されるセレクトデバイス層と、セレクトデバイス層上に配置される中間電極層と、中間電極層上に配置される相変化材料層と、相変化材料層上に配置される上部電極層とを含むダミーセルであり、相変化材料層は、ダミーセルのセルリークを減少させるべく不純物でドープされる。例２は、例１の装置を含み得、セレクトデバイス層は、ダミーセルのセルリークを減少させるべく不純物でドープされる。例３は、例２の装置を含み得、セレクトデバイス層および相変化材料層は、同じ不純物でドープされる。例４は、例３の装置を含み得、セレクトデバイス層は、相変化材料層より不純物がより高濃度である。例５は、例１−４のいずれかの装置を含み得、相変化材料層およびセレクトデバイス層は、カルコゲニド材料を備え、不純物は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）および窒素（Ｎ）から成る群から選択される。例６は、例５の装置を含み得、不純物は、Ｓｉ、ＣまたはＧｅである。例７は、例６の装置を含み得、不純物は、Ｓｉである。例８は、例１−４のいずれかの装置を含み得、セルアレイを含むセルタイルをさらに備え、ダミーセルは、タイルの縁部に配置される。例９は、例８の装置を含み得、セルタイルのアクティブセルは、ダミーセルと電気的に結合され、不純物でドープされない。様々な実施形態によれば、本開示は、方法を説明する。
方法の例１０は、ワード線金属層上に底部電極層を堆積する工程と、底部電極層上にセレクトデバイス層を堆積する工程と、セレクトデバイス層上に中間電極層を堆積する工程と、中間電極層上に相変化材料層を堆積する工程と、ダミーセルのセルリークを減少させるべくダミーセルに対応する相変化メモリ（ＰＣＭ）デバイスの複数層スタックの領域にて相変化材料層を不純物でドープする工程とによって、複数層スタックを形成する工程を含み得る。例１１は、例１０の方法を含み得、ダミーセルのセルリークを減少させるべくセレクトデバイス層を不純物でドープする工程をさらに備える。例１２は、例１１の方法を含み得、セレクトデバイス層および相変化材料層は、同じ注入プロセス中に同じ不純物でドープされる。例１３は、例１２の方法を含み得、セレクトデバイス層をドープする工程は、相変化材料層の不純物の濃度より高い濃度のセレクトデバイス層の不純物を提供する。例１４は、例１０−１３のいずれかの方法を含み得、相変化材料層およびセレクトデバイス層は、カルコゲニド材料を備え、不純物は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）および窒素（Ｎ）から成る群から選択される。例１５は、例１４の方法を含み得、不純物は、Ｓｉである。例１６は、例１０−１３のいずれかの方法を含み得、ダミーセルは、セルアレイを含むセルタイルの縁部に配置される。例１７は、例１６の方法を含み得、セルタイルのアクティブセルの領域は、パターン化されたマスク層によって保護され、それにより、アクティブセルは、相変化材料層のドープする工程中に不純物でドープされない。様々な実施形態によれば、本開示は、システムを説明する。システムの例１８は、回路基板と、回路基板と結合するダイとを含み得、ダイは、複数の相変化メモリ（ＰＣＭ）素子を含み、複数のＰＣＭ素子の個別のＰＣＭ素子は、底部電極層と、底部電極層上に配置されるセレクトデバイス層と、セレクトデバイス層上に配置される中間電極層と、中間電極層上に配置される相変化材料層と、相変化材料層上に配置される上部電極層とを含むダミーセルであり、相変化材料層は、ダミーセルのセルリークを減少させるべく不純物でドープされる。例１９は、例１８のシステムを含み得、セレクトデバイス層は、ダミーセルのセルリークを減少させるべく不純物でドープされる。例２０は、例１９のシステムを含み得、セレクトデバイス層は、相変化材料層より不純物がより高濃度である。例２１は、例１８から２０のいずれかに記載のシステムを含んでよく、システムは、回路基板に結合されるアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラの１または複数を含むモバイルコンピューティングデバイスである。
様々な実施形態は、上述の連結的な形（および）で説明される実施形態のうち、代替的な（または）実施形態を含む（例えば、「および」は、「および／または」であってよい）、上述された実施形態の任意の適切な組み合わせを含んでよい。
さらに、いくつかの実施形態は１または複数の製造物（例えば、非一時的コンピュータ可読媒体）を含んでよく、１または複数の製造物は、実行時に上述された実施形態のいずれかに係る動作をもたらす当該製造物に格納された命令を有する。さらに、いくつかの実施形態は、上述された実施形態の様々な動作を実行する任意の適切な手段を有する装置またはシステムを含んでよい。
要約書に説明されたものを含めて、図示した実装の上記の説明は、完全であること、または本開示の実施形態を開示された厳密な形態に限定することは意図されない。具体的な実装および例が例示目的のために本明細書に説明されているものの、当業者が想起するように、様々な等価な変更を本開示の範囲内でなし得る。
これらの変更は、上記詳細な説明を考慮して、本開示の実施形態に対して成され得る。以下の特許請求の範囲において用いられる用語は、本開示の様々な実施形態を、明細書および特許請求の範囲に開示された具体的な実装に限定して解釈されるべきでない。本発明の範囲は専ら以下の特許請求の範囲によって判断されるべきであり、特許請求の範囲は請求項解釈の確立された理論に従い解釈されるものとする。

Claims (26)

  1. ダミーセルと、前記ダミーセルに電気的に結合されたアクティブセルとを含む複数の相変化メモリ（ＰＣＭ）素子を備える装置であって、前記ダミーセルは、
    底部電極層と、
    前記底部電極層上に配置されるセレクトデバイス層と、
    前記セレクトデバイス層上に配置される中間電極層と、
    前記中間電極層上に配置される相変化材料層と、
    前記相変化材料層上に配置される上部電極層とを含み、
    前記相変化材料層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、前記アクティブセルは前記不純物のドープを受けない、装置。
  2. 前記セレクトデバイス層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされる、請求項１に記載の装置。
  3. 前記セレクトデバイス層および前記相変化材料層は、同じ不純物でドープされる、請求項２に記載の装置。
  4. 前記セレクトデバイス層は、前記相変化材料層より前記不純物がより高濃度である、請求項３に記載の装置。
  5. 複数の相変化メモリ（ＰＣＭ）素子を含む装置であって、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
    底部電極層と、
    前記底部電極層上に配置されるセレクトデバイス層と、
    前記セレクトデバイス層上に配置される中間電極層と、
    前記中間電極層上に配置される相変化材料層と、
    前記相変化材料層上に配置される上部電極層とを含むダミーセルであり、
    前記相変化材料層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、
    前記セレクトデバイス層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、前記セレクトデバイス層は、前記相変化材料層より前記不純物がより高濃度である、
    装置。
  6. 前記相変化材料層および前記セレクトデバイス層は、カルコゲニド材料を備え、前記不純物は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）および窒素（Ｎ）から成る群から選択される、請求項１から５のいずれか一項に記載の装置。
  7. 前記不純物は、Ｓｉ、ＣまたはＧｅである、請求項６に記載の装置。
  8. 前記不純物は、Ｓｉである、請求項７に記載の装置。
  9. 複数の相変化メモリ（ＰＣＭ）素子を含む装置であって、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
    底部電極層と、
    前記底部電極層上に配置されるセレクトデバイス層と、
    前記セレクトデバイス層上に配置される中間電極層と、
    前記中間電極層上に配置される相変化材料層と、
    前記相変化材料層上に配置される上部電極層とを含むダミーセルであり、
    前記相変化材料層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、
    前記相変化材料層および前記セレクトデバイス層は、カルコゲニド材料を備え、前記不純物は、Ｓｉである、
    装置。
  10. セルアレイを含むセルタイルをさらに備え、前記ダミーセルは、前記セルタイルの縁部に配置される、請求項１から９のいずれか一項に記載の装置。
  11. 複数の相変化メモリ（ＰＣＭ）素子を含むＰＣＭデバイスの複数層スタックを形成する段階であって、前記複数のＰＣＭ素子は、ダミーセルと、前記ダミーセルに電気的に結合されたアクティブセルとを含み、前記形成する段階は、
    ワード線金属層上に底部電極層を堆積する段階と、
    前記底部電極層上にセレクトデバイス層を堆積する段階と、
    前記セレクトデバイス層上に中間電極層を堆積する段階と、
    前記中間電極層上に相変化材料層を堆積する段階と、を含む、段階と、
    前記ダミーセルのセルリークを減少させるべく、前記複数層スタックにおける前記ダミーセルに対応する領域にて前記相変化材料層を不純物でドープする段階であって、前記アクティブセルは前記不純物のドープを受けない、段階と、を備える、
    方法。
  12. 前記ダミーセルのセルリークを減少させるべく前記セレクトデバイス層を不純物でドープする段階をさらに備える、請求項１１に記載の方法。
  13. 前記セレクトデバイス層および前記相変化材料層は、同じ注入プロセス中に同じ不純物でドープされる、請求項１２に記載の方法。
  14. 前記セレクトデバイス層をドープする段階は、前記相変化材料層の前記不純物の濃度より高い濃度のセレクトデバイス層の前記不純物を提供する、請求項１３に記載の方法。
  15. ワード線金属層上に底部電極層を堆積する段階と、
    前記底部電極層上にセレクトデバイス層を堆積する段階と、
    前記セレクトデバイス層上に中間電極層を堆積する段階と、
    前記中間電極層上に相変化材料層を堆積する段階と、
    ダミーセルのセルリークを減少させるべく、相変化メモリ（ＰＣＭ）デバイスの複数層スタックにおける前記ダミーセルに対応する領域にて前記相変化材料層を不純物でドープする段階と、
    によって、
    前記複数層スタックを形成する段階を備える方法であって、前記方法は、
    前記ダミーセルのセルリークを減少させるべく、前記セレクトデバイス層を不純物でドープする段階をさらに備え、
    前記セレクトデバイス層をドープする段階は、前記相変化材料層の前記不純物の濃度より高い濃度の前記セレクトデバイス層の前記不純物を提供する、方法。
  16. 前記相変化材料層および前記セレクトデバイス層は、カルコゲニド材料を備え、前記不純物は、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）および窒素（Ｎ）から成る群から選択される、請求項１１から１５のいずれか一項に記載の方法。
  17. 前記不純物は、Ｓｉである、請求項１６に記載の方法。
  18. ワード線金属層上に底部電極層を堆積する段階と、
    前記底部電極層上にセレクトデバイス層を堆積する段階と、
    前記セレクトデバイス層上に中間電極層を堆積する段階と、
    前記中間電極層上に相変化材料層を堆積する段階と、
    ダミーセルのセルリークを減少させるべく前記ダミーセルに対応する相変化メモリ（ＰＣＭ）デバイスの複数層スタックの領域にて前記相変化材料層を不純物でドープする段階と
    によって、
    前記複数層スタックを形成する段階を備える方法であって、
    前記相変化材料層および前記セレクトデバイス層は、カルコゲニド材料を備え、前記不純物は、Ｓｉである、方法。
  19. 前記ダミーセルは、セルアレイを含むセルタイルの縁部に配置される、請求項１１から１８のいずれか一項に記載の方法。
  20. 前記セルタイルのアクティブセルの領域は、パターン化されたマスク層によって保護され、それにより、前記アクティブセルは、前記相変化材料層の前記ドープする段階中に前記不純物でドープされない、請求項１９に記載の方法。
  21. 回路基板と、
    前記回路基板に結合されるダイとを備えるシステムであって、
    前記ダイは、複数の相変化メモリ（ＰＣＭ）素子を含み、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、ダミーセルと、前記ダミーセルに電気的に結合されたアクティブセルと、を含み、前記ダミーセルは、
    底部電極層と、
    前記底部電極層上に配置されるセレクトデバイス層と、
    前記セレクトデバイス層上に配置される中間電極層と、
    前記中間電極層上に配置される相変化材料層と、
    前記相変化材料層上に配置される上部電極層とを含み、
    前記相変化材料層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、前記アクティブセルは、前記不純物のドープを受けない、
    システム。
  22. 前記セレクトデバイス層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされる、請求項２１に記載のシステム。
  23. 前記セレクトデバイス層は、前記相変化材料層より前記不純物の濃度が高い、請求項２２に記載のシステム。
  24. 回路基板と、
    前記回路基板に結合されるダイとを備えるシステムであって、
    前記ダイは、複数の相変化メモリ（ＰＣＭ）素子を含み、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
    底部電極層と、
    前記底部電極層上に配置されるセレクトデバイス層と、
    前記セレクトデバイス層上に配置される中間電極層と、
    前記中間電極層上に配置される相変化材料層と、
    前記相変化材料層上に配置される上部電極層とを含むダミーセル
    であり、
    前記相変化材料層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、
    前記セレクトデバイス層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、前記セレクトデバイス層は、前記相変化材料層より前記不純物の濃度が高い、
    システム。
  25. 回路基板と、
    前記回路基板に結合されるダイとを備えるシステムであって、
    前記ダイは、複数の相変化メモリ（ＰＣＭ）素子を含み、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
    底部電極層と、
    前記底部電極層上に配置されるセレクトデバイス層と、
    前記セレクトデバイス層上に配置される中間電極層と、
    前記中間電極層上に配置される相変化材料層と、
    前記相変化材料層上に配置される上部電極層とを含むダミーセル
    であり、
    前記相変化材料層は、前記ダミーセルのセルリークを減少させるべく不純物でドープされ、前記相変化材料層および前記セレクトデバイス層は、カルコゲニド材料を備え、前記不純物は、Ｓｉである、システム。
  26. 前記システムは、前記回路基板に結合されるアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラの１または複数を含むモバイルコンピューティングデバイスである、請求項２１から２５のいずれか一項に記載のシステム。
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