KR101820740B1 - Pcm 디바이스를 제조하는 방법 - Google Patents
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Abstract
본 개시의 실시예들은 상변화 메모리(PCM) 어레이를 위한 라이너 및 관련된 기법 및 구성을 설명한다. 일 실시예에서, 기판, 기판 위에 배치된 상변화 메모리(PCM) 소자들의 어레이 - PCM 소자들의 어레이의 개별 PCM 소자들은 칼코게나이드 재료를 포함함 -, 및 개별 PCM 소자들의 측벽 표면들 위에 배치된 라이너를 포함하고, 라이너는 알루미늄(Al), 실리콘(Si) 및 산소(O)를 포함한다. 다른 실시예들이 설명 및/또는 청구될 수 있다.
Description
관련 출원에 대한 상호 참조
본 출원은 "LINER FOR PHASE CHANGE MEMORY (PCM) ARRAY AND ASSOCIATED TECHNIQUES AND CONFIGURATIONS"라는 발명의 명칭으로, 2013년 12월 20일에 출원된, 미국 출원 번호 14/137,864의 우선권을 주장하며, 그 개시 내용 전체가 본 명세서에 참고로 포함된다.
분야
본 개시의 실시예들은 일반적으로 집적 회로의 분야에 관한 것이고, 특히, 상변화 메모리(PCM) 어레이를 위한 라이너 및 관련된 기법 및 구성에 관한 것이다.
멀티-스택 크로스-포인트 상변화 메모리(PCM)와 같은 PCM 기술은 다른 비휘발성 메모리(NVM) 기술에 대한 촉망되는 대안이다. 현재, 크로스-포인트 어레이 아키텍처에서는, PCM 소자들 사이의 영역들을 채우기 위해 퇴적되는 충전 재료와 같은 다른 재료들의 후속 퇴적 동안에 PCM 소자들에 대한 잠재적 손상을 방지하기 위해 어레이 스택의 PCM 소자들 위에 보호 라이너가 형성될 수 있다. 그러나, 보호 라이너를 형성하는 현재 기술들은 후속의 프로세스들로부터의 손상에 민감하고, PCM 소자들 사이의 재료의 충전을 저해하고, 재료들의 후속의 퇴적에 대한 양호한 점착력을 제공하지 못하고, PCM 소자들로부터의 재료들의 열확산을 방지하기에 충분한 장벽 특성들을 제공하지 못하는 라이너를 제공할 수 있고/있거나 라이너를 형성하기 위한 파괴적 퇴적 프로세스들(예를 들어, 고온)과 같은 다른 결함들로 시달릴 수 있다.
실시예들은 첨부 도면들과 관련하여 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 요소들을 지시한다. 실시예들은 첨부 도면들에서 제한으로서가 아니라 예로서 도시된다.
도 1은 일부 실시예들에 따른, 웨이퍼 형태의 그리고 싱귤레이션된 형태의 예시적인 다이의 평면도를 개략적으로 도시한다.
도 2는 일부 실시예들에 따른, 집적 회로(IC) 어셈블리의 단면 측면도를 개략적으로 도시한다.
도 3은 일부 실시예들에 따른, 다양한 제조 단계들 동안의 상변화 메모리(PCM) 디바이스의 단면 측면도를 개략적으로 도시한다.
도 4는 일부 실시예들에 따른, PCM 디바이스를 제조하는 방법의 흐름도이다.
도 5는 본 명세서에 설명된 다양한 실시예들에 따른 PCM 디바이스를 포함하는 예시적인 시스템을 개략적으로 도시한다.
도 1은 일부 실시예들에 따른, 웨이퍼 형태의 그리고 싱귤레이션된 형태의 예시적인 다이의 평면도를 개략적으로 도시한다.
도 2는 일부 실시예들에 따른, 집적 회로(IC) 어셈블리의 단면 측면도를 개략적으로 도시한다.
도 3은 일부 실시예들에 따른, 다양한 제조 단계들 동안의 상변화 메모리(PCM) 디바이스의 단면 측면도를 개략적으로 도시한다.
도 4는 일부 실시예들에 따른, PCM 디바이스를 제조하는 방법의 흐름도이다.
도 5는 본 명세서에 설명된 다양한 실시예들에 따른 PCM 디바이스를 포함하는 예시적인 시스템을 개략적으로 도시한다.
본 개시의 실시예들은 상변화 메모리(PCM) 어레이를 위한 라이너 및 관련된 기법 및 구성에 관한 것이다. 다음의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면들을 참조하며, 도면들에서 유사한 번호들은 전체에 걸쳐 유사한 부분들을 지시하고, 도면들에는 본 개시의 주제가 실시될 수 있는 실시예들이 예시로서 도시되어 있다. 다른 실시예들이 이용될 수 있고 본 개시의 범위에서 일탈하지 않고 구조적 및 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 이해되어서는 안 되며, 실시예들의 범위는 첨부된 청구범위 및 그 동등물에 의해 정의된다.
다양한 동작들이 청구된 주제를 이해하는데 있어서 가장 도움이 되는 방식으로 다수의 개별 동작들로서 차례로 설명된다. 그러나, 설명의 순서는, 이러한 동작들이 반드시 순서에 의존함을 의미하는 것으로 해석되어서는 안 된다. 특히, 이러한 동작들은 제시된 순서로 수행되지 않을 수 있다. 설명한 동작들은 설명한 실시예와 다른 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있으며 및/또는 설명한 동작들이 추가적인 실시예들에서 생략될 수 있다.
본 개시의 목적을 위해, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적을 위해, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
이 설명은 "실시예에서" 또는 "실시예들에서"라는 문구들을 사용할 수 있고, 이들은 각각 동일한 또는 상이한 실시예들 중 하나 이상을 언급할 수 있다. 또한, 본 개시의 실시예들과 관련하여 사용되는 바와 같은 "이루어지는", "포함하는", "갖는" 등의 용어들은 동의어이다. 용어 "결합된(coupled)"은 직접 접속, 간접 접속, 또는 간접 통신을 지칭할 수 있다.
이하에서 사용된 바와 같이, "모듈"이라는 용어는 ASIC(Application Specific Integrated Circuit), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유, 전용 또는 그룹) 및/또는 메모리(공유, 전용 또는 그룹), 조합 논리 회로, 및/또는 설명된 기능성을 제공하는 다른 적합한 컴포넌트들을 지칭하거나, 그것의 일부이거나, 또는 그것을 포함할 수 있다.
도 1은 일부 실시예들에 따른, 웨이퍼 형태(10)의 그리고 싱귤레이션된 형태(100)의 예시적인 다이(102)의 평면도를 개략적으로 도시한다. 일부 실시예들에서, 다이(102)는, 예를 들어, 실리콘 또는 다른 적합한 재료와 같은 반도체 재로로 구성된 웨이퍼(11)의 복수의 다이(예를 들어, 다이들(102, 102a, 102b)) 중 하나일 수 있다. 복수의 다이는 웨이퍼(11)의 표면상에 형성될 수 있다. 다이들 각각은 본 명세서에 설명된 바와 같은 라이너를 갖는 상변화 메모리(PCM) 소자들을 포함하는 반도체 제품의 반복하는 단위일 수 있다. 예를 들어, 다이(102)는 일부 실시예들에 따른 PCM 디바이스의 회로(103)를 포함할 수 있다. 다양한 실시예들에 따르면, 회로(103)는 하나 이상의 PCM 소자(예를 들어, 셀들)을 포함할 수 있고, 이들은 어레이로 구성될 수 있다. PCM 소자들은, 예를 들어, 전류에 의해 생성된 열의 인가에 의해 결정질 상태와 비정질 상태 사이에 스위칭될 수 있는 칼코게나이드 유리와 같은 상변화 재료를 포함할 수 있다. 상변화 재료의 상태(예를 들어, 결정질/비정질)는 PCM 소자들의 논리 값(예를 들어, 1 또는 0)과 대응할 수 있다. 회로(103)는 일부 실시예들에서 PCM 및 스위치(PCMS) 디바이스의 일부일 수 있다. 즉, PCM 소자들은, 예를 들어, PCM 소자들의 선택/프로그래밍 동작들에서 사용하기 위해 구성된 OTS(ovonic threshold switch)와 같은 스위치를 포함할 수 있다.
회로(103)는 PCM 소자들에 결합된 하나 이상의 비트-라인과 하나 이상의 워드-라인을 더 포함할 수 있다. 비트-라인들과 워드-라인들은, 일부 실시예들에서, PCM 소자들 각각이 각각의 개별적인 비트-라인과 워드-라인의 교차 지점에 배치되도록 구성될 수 있다. 전압 또는 바이어스가 워드-라인들 및 비트-라인들을 사용하여 PCM 소자들 중 타겟 PCM 소자에 적용되어 판독 또는 기록 동작을 위한 타겟 셀을 선택할 수 있다. PCM 소자들의 디코딩/선택을 용이하게 하기 위해, 비트-라인 드라이버들이 비트-라인들에 결합될 수 있고, 워드-라인 드라이버들이 워드-라인들에 결합될 수 있다. 커패시터들 및 저항기들이 비트-라인들 및 워드-라인들에 결합될 수 있다. 회로(103)는 일부 실시예들에서 다른 적합한 디바이스들 및 구성들을 포함할 수 있다. 예를 들어, 회로(103)는 판독, 프로그램, 검증 및/또는 분석 동작들을 수행하도록 구성된 하나 이상의 모듈을 포함할 수 있다.
일부 실시예들에서, 회로(103)는 PCM 제조 기법들 및/또는 다른 적합한 반도체 제조 기법들을 사용하여 형성될 수 있다. 회로(103)가 도 1에 단지 개략적으로 도시되어 있으며, 예를 들어, 판독, 프로그램, 검증 및/또는 분석 동작들과 같은 액션들을 수행하도록 구성된 스토리지 내의 회로 및/또는 명령들(예를 들어, 펌웨어 또는 소프트웨어)을 포함하는 하나 이상의 상태 머신들을 포함하는 회로의 형태로 다양한 적합한 로직 또는 메모리를 나타낼 수 있다는 점에 유의해야 한다.
반도체 제품의 제조 프로세스가 완료된 이후, 웨이퍼(11)는, 다이들(예를 들어, 다이들(102, 102a, 102b)) 각각이 서로 분리되어 반도체 제품의 개별 "칩들"을 제공하는 싱귤레이션 프로세스를 거칠 수 있다. 웨이퍼(11)는 다양한 사이즈들 중 임의의 것일 수 있다. 일부 실시예들에서, 웨이퍼(11)는 약 25.4 mm 내지 약 450 ㎜의 범위인 직경을 갖는다. 웨이퍼(11)는 다른 실시예들에서 다른 사이즈들 및/또는 다른 형태들을 포함할 수 있다. 다양한 실시예들에 따르면, 회로(103)는 웨이퍼 형태(10) 또는 싱귤레이션된 형태(100)의 반도체 기판 위에 배치될 수 있다. 일부 실시예들에서, 다이(102)는 로직 또는 메모리, 또는 이들의 조합들을 포함할 수 있다.
도 2는 일부 실시예들에 따른, 집적 회로(IC) 어셈블리(200)의 단면 측면도를 개략적으로 도시한다. 일부 실시예들에서, IC 어셈블리(200)는 패키지 기판(121)과 전기적으로 및/또는 물리적으로 결합된 하나 이상의 다이(이하, "다이(102)")를 포함할 수 있다. 다이(102)는 본 명세서에 설명된 바와 같은 라이너를 가지고 있는 PCM 소자들을 포함하는 회로(예를 들어, 도 1의 회로(103))를 포함할 수 있다. 일부 실시예들에서는, 볼 수 있는 바와 같이, 패키지 기판(121)은 회로 보드(122)와 전기적으로 결합될 수 있다.
다이(102)는 PCM 디바이스들의 형성과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기법들을 사용하여 반도체 재료(예를 들어, 실리콘)로 만들어진 개별 제품을 나타낼 수 있다. 일부 실시예들에서, 다이(102)는, 프로세서, 메모리, 시스템-온-칩(SoC) 또는 ASIC이거나, 이들을 포함하거나, 또는 이들의 일부일 수 있다. 일부 실시예들에서, 예를 들어, 몰딩 화합물 또는 언더필 재료(도시되지 않음)와 같은 전기 절연성 재료는 다이(102) 및/또는 다이-레벨 인터커넥트 구조들(106)의 적어도 일부를 캡슐화할 수 있다.
다이(102)는, 예를 들어, 도시된 바와 같이, 플립 칩 구성으로 패키지 기판(121)과 직접 결합되는 것을 포함하여, 매우 다양한 적합한 구성들에 따라 패키지 기판(121)에 부착될 수 있다. 플립칩 구성에서, 활성 회로를 포함하는 다이(102)의 활성 측(S1)은, 다이(102)를 패키지 기판(121)과 전기적으로 결합시킬 수도 있는, 범프들, 필러들, 또는 다른 적합한 구조들과 같은 다이 레벨 인터커넥트 구조들(106)을 사용하여 패키지 기판(121)의 표면에 부착된다. 다이(102)의 활성 측(S1)은 예를 들어, PCM 소자들과 같은 회로를 포함할 수 있다. 비활성 측(S2)은, 볼 수 있는 바와 같이, 활성 측(S1)에 대향하여 배치될 수 있다. 다른 실시예들에서, 다이(102)는 다양한 적합한 스택형 다이 구성들 중 임의의 구성으로 패키지 기판(121)과 결합되는 또 다른 다이 상에 배치될 수 있다. 예를 들어, 프로세서 다이는 플립-칩 구성으로 패키지 기판(121)과 결합될 수 있고, 다이(102)는 플립-칩 구성으로 프로세서 다이 상에 실장되고, 프로세서 다이를 통해 형성된 스루-실리콘 비아(through-silicon via)(TSV)들을 사용하여 패키지 기판과 전기적으로 결합될 수 있다. 또 다른 실시예들에서, 다이(102)는 패키지 기판(121)에 임베드(embed)되거나 또는 패키지 기판(121)에 임베드된 다이와 결합될 수 있다. 다른 다이들은 다른 실시예들에서, 다이(102)와 나란한 구성으로 패키지 기판(121)과 결합될 수 있다.
일부 실시예들에서, 다이-레벨 인터커넥트 구조들(106)은 다이(102)와 패키지 기판(121) 사이에 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은, 예들 들어, 다이의 동작과 관련하여 사용되는 입력/출력(I/O) 신호들 및/또는 전력/접지 신호들을 포함할 수 있다. 다이-레벨 인터커넥트 구조들(106)은 다이(102)의 활성 측(S1) 상에 배치된 대응하는 다이 콘택트들 및 패키지 기판(121) 상에 배치된 대응하는 패키지 콘택트들과 결합될 수 있다. 다이 콘택트들 및/또는 패키지 콘택트들은, 예를 들어, 패드들, 비아들, 트렌치들, 트레이스들, 및/또는 다른 적합한 콘택트 구조들을 포함할 수 있다.
일부 실시예들에서, 패키지 기판(121)은, 예를 들어, ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드업 층들을 갖는 에폭시 기반의 라미네이트 기판이다. 패키지 기판(121)은, 다른 실시예들에서, 예를 들어, 유리, 세라믹 또는 반도체 재료들로 형성되는 기판들을 포함하는 다른 적합한 타입들의 기판들을 포함할 수 있다.
패키지 기판(121)은 다이(102)로 또는 그로부터 전기 신호들을 라우팅하도록 구성되는 전기 라우팅 피처들을 포함할 수 있다. 전기 라우팅 피처들은, 예를 들어, 패키지 기판(121)의 하나 이상의 표면들 상에 배치된 패키지 콘택트들(예를 들어, 패드들(110)) 및/또는 예를 들어, 트렌치, 비아 또는 패키지 기판(121)을 통해 전기 신호들을 라우팅하기 위한 다른 인터커넥트 구조들과 같은, 내부 라우팅 피처들(도시되지 않음)을 포함할 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성되는 PCB(printed circuit board)일 수 있다. 예를 들어, 회로 보드(122)는, 예를 들어 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3와 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그 재료를 이용하여 함께 라미네이트되는 직조 유리 재료들과 같은 재료들로 구성되는 전기 절연층들을 포함할 수 있다. 트레이스들, 트렌치들, 비아들과 같은 인터커넥트 구조들(도시되지 않음)이, 다이(102)의 전기 신호들을 회로 보드(122)를 통해 라우팅하도록, 전기 절연층들을 통해 형성될 수 있다. 회로 보드(122)는 다른 실시예들에서 다른 적합한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(122)는 마더보드(예를 들어, 도 5의 마더보드(502))이다.
예를 들어, 솔더 볼(112)과 같은 패키지-레벨 인터커넥트들이 패키지 기판(121) 상의 그리고/또는 회로 보드(122) 상의 패드들(110)에 결합되어 패키지 기판(121)과 회로 보드(122) 사이에 전기 신호들을 추가로 라우팅하도록 구성된 대응하는 솔더 연결부(solder joint)들을 형성할 수 있다. 패드들(110)은 예를 들어, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 이들의 조합들을 포함한 금속과 같은 임의의 적합한 전기 도전성 재료로 구성될 수 있다. 패키지-레벨 인터커넥트는, 예를 들어, LGA(land-grid array) 구조들 등을 포함하는 다른 구조들 및/또는 구성들을 포함할 수 있다.
IC 어셈블리(200)는, 예를 들어, 플립-칩 및/또는 와이어-본딩 구성들, 인터포저(interposer)들, 시스템-인-패키지(system-in-package)(SiP) 및/또는 패키지-온-패키지(package-on-package)(PoP) 구성들을 포함하는 멀티-칩 패키지 구성들의 적합한 조합들을 포함하는 다른 실시예들에서 다양한 다른 적합한 구성들을 포함할 수 있다. 다이(102)와 IC 어셈블리(200)의 다른 컴포넌트들 사이에 전기 신호들을 라우팅하기 위한 다른 적합한 기법들이 일부 실시예들에서 사용될 수 있다.
도 3은 일부 실시예들에 따른, 다양한 제조 단계들 동안의 PCM 디바이스의 단면 측면도를 개략적으로 도시한다. 다양한 실시예들에 따르면, 예를 들어, 워드라인(WL) 층(330)과 같은 기초 층 위에 PCM 소자들(316a, 316b, 316c)의 어레이를 형성한 후의 PCM 디바이스(300a)가 도시되어 있다. PCM 소자들(316a, 316b, 316c)은 다른 실시예들에서, 예를 들어, 비트라인 층과 같은 다른 적합한 기초 층들 위에 형성될 수 있다. PCM 디바이스(300a)는, 예를 들어, 반도체 기판(예를 들어, 다이(102)의 반도체 기판)과 같은 기판 위에 형성될 수 있다. 도시되어 있지는 않지만, PCM 디바이스(330a)와 기판 사이에 하나 이상의 다른 구조 및/또는 층이 배치될 수 있다. PCM 소자들(316a, 316b, 316c)은 PCM 셀들을 나타낼 수 있다. 도 3에는 3개의 PCM 소자들(316a, 316b, 316c)만이 도시되어 있지만, PCM 디바이스(300a)는 다양한 실시예들에서 다른 적합한 수의 PCM 소자들을 포함할 수 있다.
일부 실시예들에서, PCM 소자들(316a, 316b, 316c) 각각은 층들의 스택(314)으로 구성된다. 예를 들어, 층들의 스택(314)은 제1 층(332), 제2 층(334), 제3 층(336), 제4 층(338) 및 제5 층(340)을 포함할 수 있다. 제1 층(332), 제3 층(336) 및 제5 층(340)은 각각 탄소를 포함하고 "탄소층"이라고 불릴 수 있다. 제1 층(332), 제3 층(336) 및 제5 층(340)은 전극들의 역할을 할 수 있고, 다양한 실시예들에서 예를 들어 백금(Pt), 금(Au) 등과 같은 추가 재료들을 포함할 수 있다. 제2 층(334) 및 제4 층(338)은 각각 칼코게나이드 재료를 포함하고 "칼코게나이드 층"이라고 불릴 수 있다. 일부 실시예들에서, 제2 층(334) 및 제4 층(338)의 칼코게나이드 재료는 화학적으로 상이할 수 있다. 일부 실시예들에서, 층들의 스택(314)은, 예를 들어, PCM 소자들(316a, 316b, 316c)의 어레이의 개별 PCM 소자들을 제공하기 위해 층들의 스택(314)을 패터닝하는 데 사용되는 하드마스크 층과 같은 제6 층(342)을 포함할 수 있다. 다양한 실시예들에 따르면, 하드마스크 층은 실리콘 질화물 또는 임의의 다른 적합한 패터닝 층을 포함할 수 있다. 층들의 스택(314)은 일부 실시예들에서 더 많은 층들 또는 더 적은 층들 또는 층들(332, 334, 336, 338, 340, 342) 사이에 추가적인 개재하는 층들을 포함할 수 있다.
PCM 디바이스(300b)는 PCM 소자들(316a, 316b, 316c) 위에 라이너(344)를 형성한 후의 PCM 디바이스(300a)를 나타낼 수 있다. 다양한 실시예들에 따르면, 라이너(344)는 PCM 소자들(316a, 316b, 316c)에 대한 보호 장벽 및/또는 라이너(344) 위에 퇴적되는 후속 재료들의 점착을 용이하게 하는 점착층으로서의 기능을 할 수 있다. 예를 들어, 라이너(344)는 PCM 소자들(316a, 316b, 316c)의 층들(332, 334, 336, 338, 340, 342)로부터의 재료의 열확산을 방지할 수 있다.
볼 수 있는 바와 같이, 라이너(344)는 개별 PCM 소자들(316a, 316b, 316c)의 측벽 표면들(350) 위에(예를 들어, 층들(332, 334, 336, 338, 340, 342)의 재료 위에 직접적으로) 배치될 수 있고 일부 실시예들에서 측벽 표면들(350)을 완전히 덮도록 구성될 수 있다. 일부 실시예들에서, 라이너(344)는 또한 PCM 소자들(316a, 316b, 316c)의 상부 표면(352) 위에 배치되어 상부 표면(352)을 덮을 수 있다. 라이너(344)는 PCM 소자들(316a, 316b, 316c)의 표면들 및 PCM 소자들(316a, 316b, 316c) 사이의 워드라인 층(330)의 표면들과 같은 PCM 디바이스(300b)의 노출된 표면들 위에 공형적으로(conformally) 퇴적될 수 있다. 일부 실시예들에서, 라이너(344)는 실질적으로 균일한 두께를 가질 수 있다.
일부 실시예들에서, 라이너(344)는 알루미늄(Al), 실리콘(Si) 및 산소(O)를 포함한다. 예를 들어, 라이너(344)는 알루미늄 실리콘 산화물(AlxSiyOz)로 구성될 수 있고 여기서 x, y 및 z는 각각 Al, Si 및 O의 적합한 상대적 양들을 나타낸다. 일부 실시예들에서, y/(x+y)는 0.05 내지 0.6의 값을 갖는다. z 값은 일부 실시예들에서 z = 1.5x+2y의 식에 따라 계산될 수 있다. 다른 실시예들에서는 x, y 및 z의 다른 적합한 재료들 및/또는 범위들이 사용될 수 있다. 예를 들어, 일부 실시예들에서, 퇴적된 Al, Si 및 O는 또한, 예를 들어, 탄소(C) 또는 질소(N)와 같은 다른 적합한 원소들과 결합되어 AlSiOC 및/또는 AlSiON, 또는 이들의 조합들, 등등을 형성할 수 있다.
라이너(344)는, 예를 들어, 원자층 증착(ALD) 또는 화학 기상 증착(CVD)을 이용하여 퇴적될 수 있다. 일부 실시예들에서, 알루미늄 실리콘 산화물(AlxSiyOz)을 포함하는 라이너(344)는 250℃ 미만의 온도에서 수행되는 수-기재(water-based)(예를 들어, 산화제로서 물이 사용됨) ALD 프로세스에 의해 퇴적될 수 있다. 250℃ 미만의 온도에서 라이너(344)를 형성하는 것은, 상승된 온도들에서 발생할 수 있는, PCM 소자들(316a, 316b, 316c)의 칼코게나이드 재료에 대한 손상을 감소시키거나 방지할 수 있다. 수-기재 프로세스를 사용하는 것은, 오존 또는 물보다 강한 다른 산화제들에 의해 야기될 수 있는, 라이너(344) 및 다른 노출된 재료들에 대한 손상을 감소시키거나 방지할 수 잇다. 다른 실시예들에서는, 예를 들어, 직접 또는 원격 플라스마를 사용하여 라이너(344)를 형성하기 위해 250℃ 미만의 CVD 프로세스가 수행될 수 있다.
예를 들어, TMA/퍼지/H2O/퍼지(TMA = trimethyl aluminum) ALD 프로세스가 3DMAS/퍼지/H2O/퍼지(3DMAS = tris-dimethylamine silane) 프로세스를 촉진하여 아래 식 1-4에서 기술된 반응들에 따라 라이너(344)를 형성할 수 있고, 식들에서 *는 표면 관능기(functional group)를 나타낸다. 3DMAS는 Si 전구체일 수 있다. 반응들에서는, TMA H2O를 사용하여 히드록실화된 씨드 층(hydroxylated seed layer)(예를 들어, Al-OH*)를 형성하여 3DMAS 화학흡착을 촉진하여 Al-O-Si-N(CH3)2* 표면 종들(surface species)을 형성한다. 그 후 이러한 표면 종들 중 일부 또는 전부가 후속의 H2O 표면 노출과 반응하여 추가적인 표면 히드록실기들(Si-OH*)을 생성할 수 있다.
사용되는 정확한 화학에 상관없이, 혼합 재료들의 ALD 사이클링을 사용하여 다양한 실시예들에 따른 라이너(344)를 형성할 수 있다. 예를 들어 다음의 식 [5]에 따라 ALD를 수행할 수 있으며, 식에서 N, n, m은 라이너의 총 두께 및 조성에 영향을 미치도록 조절될 수 있는 정수 변수들이다:
N[n(TMA/퍼지/H2O/퍼지) + m(3DMAS/퍼지/H2O/퍼지) [5]
식 1-4의 반응들의 일부 또는 전부에 따른 라이너(344)의 퇴적률은, 후속 TMA 또는 3DMAS 표면 노출들에 대해 -AI-OH 또는 -Si-OH 표면 기들보다 덜 반응할 수 있는, -Si-O-Si- 또는 -O-Si-H 표면 기들의 누적으로부터의 "중독 효과(poisoning effect)"에 의해 야기될 수 있는, 라이너(344) 내의 더 높은 실리콘 함량에 따라 감소할 수 있으며, 이는 순수 SiO2의 연속 ALD 막들을 저해할 수 있다. TMA-3DMAS-H2O와 같은 ALD 금속-금속-산화제(metal-metal-oxidizer)(MMO) 스킴의 적용은 더 높은 실리콘 함량에서 라이너(344)의 더 높은 퇴적률을 촉진할 수 있다. 일부 실시예들에서, 이러한 기법들에 따라 형성된 라이너(344)는 다른 라이너 재료들의 식각률에 비해 라이너(344)의 식각률을 증가시킬 수 있다(예를 들어, 2배). 또한, 라이너(344)는 다른 라이너 재료들에 비해 더 낮은 유전 상수를 가질 수 있고, 이는, 예를 들어, WL-WL 기생 커패시턴스와 같은 기생 누설을 감소시킬 수 있다. ALD에 의해 형성된 알루미늄 실리콘 산화물(AlxSiyOz)을 포함하는 라이너(344)의 실리콘 함량은 ALD 사이클 비율을 조절함으로써 조정될 수 있다. 일부 실시예들에서, ALD는 1:3의 사이클 비율 n:m을 가질 수 있다(n은 TMA/퍼지/H2O/퍼지 사이클들의 수를 나타내고 m은 3DMAS/퍼지/H2O/퍼지 사이클들의 수를 나타내는, 식 5에 따라). 일부 실시예들에서, ALD는 1:3 초과 또는 1:3 미만의 사이클 비율 n:m을 가질 수 있다. 다른 실시예들에서는 라이너(344)를 형성하기 위해 다른 적합한 반응들 또는 재료들이 사용될 수 있다. 예를 들어, 일부 실시예들에서, 실리콘 전구체들은 4DMAS(tetra-dimethylamino silane), 2DMAS(bis-dimethylamino silane), 다른 아미드-기재 실란 전구체들(예를 들어, bis-diethylamino silane) 또는 다른 적합한 전구체들을 포함할 수 있다. 라이너(344)는 다른 실시예들에서 다른 적합한 기법들을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 라이너(344)의 재료는 PCM 디바이스들(300c 및 300d)과 관련하여 도시된 씨드 층(346) 및 충전 재료(348)가 차지하는 영역들을 채우도록 퇴적될 수 있다.
PCM 디바이스(300c)는 라이너(344) 위에 씨드 층(346)을 형성한 후의 PCM 디바이스(300b)를 나타낼 수 있다. 다양한 실시예들에 따르면, 씨드 층(346)은 PCM 소자들(316a, 316b, 316c) 위에 그리고 그것들 사이에 충전 재료(348)의 퇴적을 촉진할 수 있다. 일부 실시예들에서, 씨드 층(346)은, 예를 들어, 실리콘 산화물(SiOx)과 같은 유전체 재료로 구성될 수 있으며, 여기서 x는 실리콘에 대한 산소의 적합한 상대적 양을 나타낸다. 일부 실시예들에서, 씨드 층(346)은 플라스마를 이용한 ALD(plasma-enhanced ALD)(PEALD)에 의해 퇴적될 수 있다. 씨드 층(346)은 다른 실시예들에서 다른 적합한 재료들로 구성되고/되거나 다른 적합한 기법들을 사용하여 퇴적될 수 있다.
다양한 실시예들에 따르면, 라이너(344)는 씨드 층(346)의 PEALD 퇴적과 관련하여 사용되는 오존 또는 다른 유사한 강한 산화제에 의해 야기될 수 있는 손상으로부터 PCM 소자들(316a, 316b, 316c)을 보호할 수 있다. 예를 들어, 다른 라이너들은 PCM 소자들(316a, 316b, 316c)의 측벽들을 완전히 충분하게 덮지 않을 수 있으며, 이는 오존이 PCM 소자들(316a, 316b, 316c)을 손상시키게 하고/하거나 PCM 소자들(316a, 316b, 316c) 사이에(예를 들어, 워드라인 층(330) 근처의 PCM 소자들(316a, 316b, 316c) 사이의 영역에) 공극들(voids)의 생성을 유도할 수 있다. 한편, 라이너(344)는 PCM 소자들(316a, 316b, 316c) 각각의 전체 측벽 표면을 덮고, 예를 들어, 씨드 층(346)과 같은 재료들의 후속 퇴적에 대한 양호한 점착력을 제공하도록 구성될 수 있다.
PCM 디바이스(300d)는 PCM 소자들(316a, 316b, 316c) 사이의 영역들을 채우도록 씨드 층(346) 위에 충전 재료(348)를 퇴적한 후의 PCM 디바이스(300c)를 나타낼 수 있다. 다양한 실시예들에 따르면, 충전 재료(348)는, 예를 들어, 실리콘 산화물 또는 다른 적합한 재료와 같은 전기 절연성 재료로 구성될 수 있다. 충전 재료(348)는, 예를 들어, CVD(예를 들어, TEOS(tetraethylorthosilicate 또는 tetraethoxysilane) + O3 또는 TEOS + O2 플라스마)에 의해 퇴적되는 것을 포함하여 임의의 적합한 기법을 사용하여 퇴적될 수 있다.
도 4는 일부 실시예들에 따른, PCM 디바이스(예를 들어, 도 3의 PCM 디바이스(300a-d))를 제조하는 방법(400)의 흐름도이다. 이 방법(400)은 도 3과 관련하여 설명된 실시예들과 부합할 수 있고 그 반대도 가능하다.
402에서, 방법(400)은 기판을 제공하는 것을 포함할 수 있다. 기판은, 예를 들어, 실리콘 기판과 같은, 예를 들어, 다이의 반도체 기판을 포함할 수 있다.
404에서, 방법(400)은 기판 위에 상변화 메모리(PCM) 소자들(예를 들어, 도 3의 PCM 소자들(316a-c))의 어레이를 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 개재하는 구조들 및/또는 층들이 PCM 소자들과 기판 사이에 형성될 수 있다. 예를 들어, 일 실시예에서, 기판 위에 워드라인 층(예를 들어, 도 3의 워드라인 층(330))이 형성될 수 있고 이 워드라인 층 위에 PCM 소자들이 형성될 수 있다.
PCM 소자들은 층들의 스택을 퇴적하고 이들을 패터닝하는 것에 의해 형성될 수 있다. 예를 들어, 일부 실시예들에서, 층들의 스택은 워드라인 층(또는 기판 위의 다른 적합한 기초 층) 위에 탄소를 포함하는 제1 층(예를 들어, 도 3의 제1 층(332))을 퇴적하고, 이 제1 층 위에 칼코게나이드 재료를 포함하는 제2 층(예를 들어, 도 3의 제2 층(334))을 퇴적하고, 이 제2 층 위에 탄소를 포함하는 제3 층(예를 들어, 도 3의 제3 층(336))을 퇴적하고, 이 제3 층 위에 칼코게나이드 재료를 포함하는 제4 층(예를 들어, 도 3의 제4 층(338))을 퇴적하고, 이 제4 층 위에 탄소를 포함하는 제5 층(예를 들어, 도 3의 제5 층(340))을 퇴적하는 것에 의해 형성될 수 있다. 일부 실시예들에서, 개별 PCM 소자들을 형성하도록 층들의 스택을 패터닝하는 것을 촉진하기 위해 제5 층 위에 하드마스크 재료를 포함하는 제6 층(예를 들어, 도 3의 제6 층(342)이 형성될 수 있다.
406에서, 방법(400)은 PCM 소자들의 개별 소자들의 측벽 표면들 위에 라이너(예를 들어, 도 3의 라이너(344))를 형성하는 것을 포함할 수 있다. 라이너는 도 3의 PCM 디바이스(300b)와 관련하여 설명된 기법들에 따라 형성될 수 있다. 일부 실시예들에서, 라이너는 적어도 알루미늄(Al), 실리콘(Si) 및 산소(O)를 포함한다. 예를 들어, 일부 실시예들에서, 라이너를 형성하는 것은 ALD 또는 CVD에 의해 알루미늄 실리콘 산화물(AlxSiyOz)을 퇴적하는 것을 포함할 수 있고 여기서 x, y 및 z는 각각 Al, Si 및 O의 적합한 상대적 양들을 나타낸다. 일 실시예에서, 라이너는, 예를 들어, 250℃ 미만의 온도에서 수행되는 수-기재 프로세스와 같은 ALD에 의해 퇴적될 수 있다.
일부 실시예들에서, 라이너는 개별 PCM 소자들의 측벽 및/또는 상부 표면들을 완전히 덮도록 형성될 수 있고 라이어는 균일한 두께를 가질 수 있다. 일부 실시예들에서, 라이너는 개별 PCM 소자들의 칼코게나이드 재료 위에 직접적으로 퇴적될 수 있다.
408에서, 방법(400)은 개별 PCM 소자들 사이의 영역들을 채우도록 충전 재료(예를 들어, 도 3의 충전 재료(348))를 퇴적하는 것을 더 포함할 수 있다. 일부 실시예들에서, 충전 재료의 퇴적을 촉진하기 위해 라이너 위에 씨드 층(예를 들어, 도 3의 씨드 층(346))이 퇴적될 수 있다. 다른 실시예들에서, 충전 재료는 라이너 위에 직접적으로 퇴적될 수 있다. 또 다른 실시예들에서, 라이너의 재료는 충전 재료를 제공하고 개별 PCM 소자들 사이의 영역들을 채우도록 퇴적될 수 있다.
본 개시의 실시예들은 원하는 대로 구성하기 위해 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하여 시스템 안에 구현될 수 있다. 도 5는 본 명세서에 설명된 다양한 실시예들에 따른 PCM 디바이스(508)(예를 들어, 도 3의 PCM 디바이스(300))를 포함하는 예시적인 시스템(예를 들어, 컴퓨팅 디바이스(500))을 개략적으로 도시한다. 컴퓨팅 디바이스(500)는 마더보드(502) 등의 보드를 수용할 수 있다. 마더보드(502)는, 이에 제한되는 것은 아니지만, 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(504)는 마더보드(502)에 물리적으로 및 전기적으로 결합될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(506)도 마더보드(502)에 물리적으로 및 전기적으로 결합될 수 있다. 다른 구현들에서는, 통신 칩(506)이 프로세서(504)의 일부일 수 있다.
그 응용에 따라서, 컴퓨팅 디바이스(500)는, 마더보드(502)에 물리적으로 및 전기적으로 결합되거나 또는 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, PCM(PCM(508)) 또는 ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예를 들어 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 등)을 포함할 수 있지만, 이에 제한되지 않는다.
다양한 실시예들에 따르면, PCM(508)은 본 명세서에 설명된 실시예들과 부합할 수 있다. 예를 들어, PCM(508)은 본 명세서에 설명된 바와 같은 라이너(예를 들어, 도 3의 라이너(344))를 포함할 수 있다.
통신 칩(506)은 컴퓨팅 디바이스(500)로의 및 컴퓨팅 디바이스로부터의 데이터 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선(wireless)" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하는 데 이용될 수 있다. 그 용어는 관련 디바이스들이 임의의 배선을 포함하지 않음을 시사하지 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(506)은 Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 개정), 롱텀 에볼루션(LTE) 프로젝트와 함께 임의의 개정들, 업데이트들, 및/또는 수정들(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"라고도 불림) 등)을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 이에 제한되는 것은 아닌, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 적합성 및 상호 동작성 평가들을 통과한 제품들을 위한 인증 마크인 Worldwide Interoperability for Microwave Access를 의미하는 약어인 WiMAX 네트워크라 불린다. 통신 칩(506)은, GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(506)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(506)은, CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이들의 파생물, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 기타 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(506)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(500)는 복수의 통신 칩(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 사용될 수 있고 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타와 같은 장거리 무선 통신에 사용될 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(500)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 개시 내용은 장치를 설명한다. 장치의 예 1은 기판, 상기 기판 위에 배치된 상변화 메모리(PCM) 소자들의 어레이 - 상기 PCM 소자들의 어레이의 개별 PCM 소자들은 칼코게나이드 재료를 포함함 -, 및 상기 개별 PCM 소자들의 측벽 표면들 위에 배치된 라이너를 포함하고, 상기 라이너는 알루미늄(Al), 실리콘(Si) 및 산소(O)를 포함한다. 예 2는 예 1의 장치를 포함할 수 있고, 여기서 상기 라이너는 알루미늄 실리콘 산화물(AlxSiyO)을 포함하고 x 및 y는 각각 Al, Si 및 O의 상대적 양들을 나타낸다. 예 3은 예 2의 장치를 포함할 수 있고, 여기서 y/(x+y)는 0.05 내지 0.6의 값과 같다. 예 4는 예 1-3 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 라이너는 상기 칼코게나이드 재료 위에 직접적으로 배치되고, 상기 측벽 표면들을 완전히 덮고 실질적으로 균일한 두께를 갖는다. 예 5는 예 4의 장치를 포함할 수 있고, 여기서 상기 라이너는 상기 개별 PCM 소자들의 상부 표면들을 덮는다. 예 6은 상기 기판 위에 배치된 워드라인 층을 더 포함하는, 예 1-3 중 어느 하나의 장치를 포함할 수 있고, 여기서 상기 개별 PCM 소자들은 상기 워드라인 층 위에 배치된다. 예 7은 예 6의 장치를 포함할 수 있고, 여기서 상기 라이너는 상기 개별 PCM 소자들 사이에 상기 워드라인 층 위에 배치된다. 예 8은 예 6의 장치를 포함할 수 있고, 여기서 각각의 개별 PCM 소자는 상기 워드라인 층 위에 배치된 탄소를 포함하는 제1 층, 상기 제1 층 위에 배치된 제1 칼코게나이드 재료를 포함하는 제2 층, 상기 제2 층 위에 배치된 탄소를 포함하는 제3 층, 상기 제3 층 위에 배치된 제2 칼코게나이드 재료를 포함하는 제4 층 및 상기 제4 층 위에 배치된 탄소를 포함하는 제5 층을 포함한다. 예 9는 상기 라이너 위에 배치된 씨드 층을 더 포함하는, 예 1-3 중 어느 하나의 장치를 포함할 수 있다. 예 10은 상기 씨드 층 위에 배치되고 상기 개별 PCM 소자들 사이의 영역들을 채우도록 구성된 충전 재료를 더 포함하는, 예 9의 장치를 포함할 수 있다.
다양한 실시예들에 따르면, 본 개시 내용은 방법을 설명한다. 방법의 예 11은 기판을 제공하는 단계, 상기 기판 위에 상변화 메모리(PCM) 소자들의 어레이를 형성하는 단계 - 상기 PCM 소자들의 어레이의 개별 PCM 소자들은 칼코게나이드 재료를 포함함 -, 및 상기 개별 PCM 소자들의 측벽 표면들 위에 라이너를 형성하는 단계를 포함하고, 상기 라이너는 알루미늄(Al), 실리콘(Si) 및 산소(O)를 포함한다. 예 12는 예 11의 방법을 포함할 수 있고, 여기서 상기 라이너를 형성하는 단계는 원자층 증착(ALD) 또는 화학 기상 증착(CVD)에 의해 알루미늄 실리콘 산화물을 퇴적하는 단계를 포함하고, 상기 라이너는 알루미늄 실리콘 산화물(AlxSiyO)을 포함하고 x 및 y는 각각 Al, Si 및 O의 상대적 양들을 나타낸다. 예 13은 예 12의 방법을 포함할 수 있고, 여기서 상기 라이너를 형성하는 단계는 ALD에 의해 AlxSiyO를 퇴적하는 단계를 포함한다. 예 14는 예 13의 방법을 포함할 수 있고, 여기서 상기 ALD 프로세스는 250℃ 미만의 온도에서 수행되는 수-기재 프로세스이다. 예 15는 예 11-14 중 어느 하나의 방법을 포함할 수 있고, 여기서 상기 라이너를 형성하는 단계는 상기 칼코게나이드 재료 위에 직접적으로 Al, Si 및 O를 포함하는 재료를 퇴적하는 단계를 포함하고 상기 재료를 퇴적하는 단계는 실질적으로 균일한 두께의 상기 재료로 상기 측벽 표면들을 완전히 덮는다. 예 16은 예 15의 방법을 포함할 수 있고, 여기서 상기 재료를 퇴적하는 단계는 상기 개별 PCM 소자들의 상부 표면들을 덮는다. 예 17은 예 11-14 중 어느 하나의 방법을 포함할 수 있고, 여기서 상기 PCM 소자들의 어레이를 형성하는 단계는 상기 기판 위에 배치된 워드라인 층 위에 탄소를 포함하는 제1 층을 퇴적하는 단계, 상기 제1 층 위에 제1 칼코게나이드 재료를 포함하는 제2 층을 퇴적하는 단계, 상기 제2 층 위에 탄소를 포함하는 제3 층을 퇴적하는 단계, 상기 제3 층 위에 제2 칼코게나이드 재료를 포함하는 제4 층을 퇴적하는 단계, 및 상기 제4 층 위에 탄소를 포함하는 제5 층을 퇴적하는 단계를 포함한다. 예 18은 상기 라이너 위에 씨드 층을 퇴적하는 단계를 더 포함하는, 예 11-14 중 어느 하나의 방법을 포함할 수 있다. 예 19는 상기 개별 PCM 소자들 사이의 영역들을 채우도록 상기 씨드 층 위에 충전 재료를 퇴적하는 단계를 더 포함하는, 예 18의 방법을 포함할 수 있다.
다양한 실시예들에 따르면, 본 개시 내용은 시스템(예를 들어, 컴퓨팅 디바이스)을 설명했다. 시스템의 예 20은 회로 보드 및 상기 회로 보드와 결합된 다이를 포함하고, 상기 다이는 기판, 상기 기판 위에 배치된 상변화 메모리(PCM) 소자들의 어레이 - 상기 PCM 소자들의 어레이의 개별 PCM 소자들은 칼코게나이드 재료를 포함함 -, 및 상기 개별 PCM 소자들의 측벽 표면들 위에 배치된 라이너를 포함하고, 상기 라이너는 알루미늄(Al), 실리콘(Si) 및 산소(O)를 포함한다. 예 21은 예 20의 시스템을 포함할 수 있고, 상기 시스템은 상기 회로 보드와 결합된, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 카운터, 가속도계, 자이로스코프, 스피커, 또는 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예들이 위에 접속사 형태 (및)(예를 들어, "및"은 "및/또는"일 수도 있음)으로 설명되는 실시예들의 대안적 (또는) 실시예들을 포함하는 상술한 실시예들의 임의의 적합한 조합을 포함할 수 있다. 또한, 일부 실시예들은, 실행될 때 상술한 실시예들 중 임의의 것의 액션들을 초래하는, 명령어들을 저장하고 있는 하나 이상의 제조 물품들(예를 들어, 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예들은 상술한 실시예들의 다양한 동작들을 수행하는 임의의 적합한 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 포함하여, 예시된 실시예들의 이상의 설명은, 하나도 빠뜨리는 것 없이 철저한 것으로 의도되거나, 또는 본 개시의 실시예들을 개시된 정확한 형태로 제한하고자 의도된 것이 아니다. 예시적 목적을 위해 특정 구현들 및 예들이 본 명세서에 설명되었지만, 관련 분야의 숙련된 자들이 인식할 수 있듯이, 본 개시의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 상기 상세한 설명을 고려하여 본 개시의 실시예들에 대해 이루어질 수 있다. 다음의 청구항들에 사용되는 용어들은 본 개시의 다양한 실시예들을 명세서 및 청구항에 개시되는 특정 구현들로 제한하는 것으로 해석해서는 안 된다. 오히려, 그 범위는 전적으로, 청구항 해석에 관한 확립된 원칙에 따라 해석될 다음의 청구항들에 의해 결정되어야 한다.
Claims (21)
- 삭제
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- 상변화 메모리(PCM) 디바이스를 제조하는 방법으로서,
기판을 제공하는 단계;
상기 기판 위에 워드라인 층을 배치하는 단계;
상기 워드라인 층 바로 위에 PCM 소자들의 어레이를 형성하는 단계 - 상기 PCM 소자들의 어레이의 개별 PCM 소자들은 상기 워드라인 층에 직접 결합된 전극 층 및 상기 전극 층에 직접 결합된 칼코게나이드 재료 층을 포함함 -; 및
상기 개별 PCM 소자들의 측벽 표면들 바로 위에 그리고 상기 개별 PCM 소자들 사이의 상기 워드라인 층 바로 위에 라이너를 형성하는 단계
를 포함하고,
상기 라이너는 알루미늄(Al), 실리콘(Si) 및 산소(O)를 포함하고, 상기 라이너는, 상기 워드라인 층과 관련된 기생 누설을 감소시키기 위해 임계값 아래의 유전 상수를 갖고, 상기 라이너를 형성하는 단계는, 상기 라이너의 형성 동안 상기 라이너의 표면 위에 -Si-O-Si- 및 -O-Si-H 기들의 누적을 방지하기 위해 원자층 증착(ALD) 사이클 비율 n 대 m을 조정함으로써 상기 라이너의 Si 함량을 제어하는 단계를 포함하여, 상기 칼코게나이드 재료 층을 손상시키는 것을 방지하기 위해 250℃보다 낮은 온도에서 ALD에 의해 상기 라이너를 퇴적하는 단계를 포함하고, n은 TMA(trimethyl aluminum)/퍼지/H2O/퍼지 사이클들의 수를 나타내고, m은 3DMAS(tris-dimethylamine silane)/퍼지/H2O/퍼지 사이클들의 수를 나타내고, n 대 m의 비율은 1 대 3인, PCM 디바이스를 제조하는 방법. - 제11항에 있어서,
상기 라이너를 형성하는 단계는 알루미늄 실리콘 산화물을 퇴적하는 단계를 더 포함하고, 상기 라이너는 알루미늄 실리콘 산화물(AlxSiyO)을 포함하고;
x 및 y는 각각 Al, Si 및 O의 상대적 양들을 나타내는, PCM 디바이스를 제조하는 방법. - 삭제
- 삭제
- 제11항 또는 제12항에 있어서,
상기 라이너를 형성하는 단계는 상기 칼코게나이드 재료 위에 직접적으로 Al, Si 및 O를 포함하는 재료를 퇴적하는 단계를 포함하고;
상기 재료를 퇴적하는 단계는 균일한 두께의 상기 재료로 상기 측벽 표면들을 완전히 덮는, PCM 디바이스를 제조하는 방법. - 제15항에 있어서,
상기 재료를 퇴적하는 단계는 상기 개별 PCM 소자들의 상부 표면들을 덮는, PCM 디바이스를 제조하는 방법. - 제11항 또는 제12항에 있어서,
상기 PCM 소자들의 어레이를 형성하는 단계는:
상기 기판 위에 배치된 상기 워드라인 층 위에 탄소를 포함하는 상기 전극 층을 퇴적하는 단계;
상기 전극 층 위에 제1 칼코게나이드 재료를 포함하는 상기 칼코게나이드 재료 층을 퇴적하는 단계;
상기 칼코게나이드 재료 층 위에 탄소를 포함하는 제3 층을 퇴적하는 단계;
상기 제3 층 위에 제2 칼코게나이드 재료를 포함하는 제4 층을 퇴적하는 단계; 및
상기 제4 층 위에 탄소를 포함하는 제5 층을 퇴적하는 단계를 포함하는, PCM 디바이스를 제조하는 방법. - 제11항 또는 제12항에 있어서,
상기 라이너 위에 씨드 층을 퇴적하는 단계를 더 포함하는, PCM 디바이스를 제조하는 방법. - 제18항에 있어서,
상기 개별 PCM 소자들 사이의 영역들을 채우도록 상기 씨드 층 위에 충전 재료를 퇴적하는 단계를 더 포함하는, PCM 디바이스를 제조하는 방법. - 삭제
- 삭제
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