KR101780872B1 - 오정렬된 금속 라인이 상이한 인터커넥트 층을 사용하여 커플링되는 인터커넥트 구조체 - Google Patents

오정렬된 금속 라인이 상이한 인터커넥트 층을 사용하여 커플링되는 인터커넥트 구조체 Download PDF

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Abstract

몇몇 실시형태에서, 인터커넥트 구조체는 제1 금속 라인, 제2 금속 라인 및 제1 연결 구조체를 포함한다. 제1 금속 라인은 제1 인터커넥트 층에 형성되고, 길이에서 실질적으로 제1 방향을 따라 연장하고 제1 단부 부분에서 종단한다. 제2 금속 라인은 제1 인터커넥트 층에 형성되고, 제2 단부 부분으로부터 시작하고 길이에서 실질적으로 제1 방향을 따라 연장한다. 제2 금속 라인은 제1 방향으로 제1 금속 라인과 오정렬된다. 제1 연결 구조체는 제1 금속 라인을 제2 금속 라인에 커플링한다. 제1 연결 구조체는 제1 인터커넥트 층과는 상이한 제2 인터커넥트 층에 형성되는 제1 단대단 부분을 포함하고, 제1 단부 부분 및 제2 단부 부분과 중첩된다.

Description

오정렬된 금속 라인이 상이한 인터커넥트 층을 사용하여 커플링되는 인터커넥트 구조체{INTERCONNECT STRUCTURE WITH MISALIGNED METAL LINES COUPLED USING DIFFERENT INTERCONNECT LAYER}
반도체 칩은, 상이한 기능을 제공하며 어떤 목적을 달성하기 위해 통신하는 회로 블록을 포함한다. 예를 들면, 싱글 뱅크의 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 칩은, 어레이 셀의 어레이, 워드 라인 디코딩 회로 및 입/출력(input/output; IO) 회로와 같은 회로 블록을 포함한다. 어레이 셀의 어레이는 주소지정 가능한 위치에 데이터를 저장하도록 기능한다. 워드 라인 디코딩 회로는, 액세스를 위한 어레이 셀의 어레이에서의 한 로우를 로우 어드레스(row address)에 따라 선택하도록 기능한다. IO 회로는, 어레이 셀의 선택된 로우에서의 한 칼럼을 칼럼 어드레스(column address)에 따라 액세스하도록 기능한다. 반도체 칩의 인터커넥트 구조체는, 대응하는 어레이 셀의 어레이, 워드 라인 디코딩 회로 및 IO 회로 등등에 대한 금속 라인 부분을 포함한다. 각각의 금속 라인은 한 부분으로부터 다른 부분으로 연장한다. 예를 들면, 어레이 셀의 어레이의 칼럼을 따라 이어지는 비트 라인 및 상보적 비트 라인은, IO 회로가 선택된 어레이 셀에 액세스할 수 있도록, IO 회로까지 연장된다. 회로 블록은 인터커넥트 구조체의 커플링된 각각의 부분과 함께 데이터를 저장하고 복원하도록 기능한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때의 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의해야 한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a는, 몇몇 실시형태에 따른, 오정렬된 금속 라인이 하부 인터커넥트 층(under interconnect layer)을 사용하여 커플링되는 인터커넥트 구조체의 투시도이다.
도 1b는, 몇몇 실시형태에 따른, 정렬된 금속 라인이 하부 인터커넥트 층을 사용하여 커플링되는 다른 인터커넥트 구조체의 투시도이다.
도 2a는, 몇몇 실시형태에 따른, 2회 굴곡되고 실질적으로 넓어지지 않은 단대단 부분(end-to-end portion)을 구비하는 도 1a에서 도시되는 인터커넥트 구조체의 상면도이다.
도 2b는, 몇몇 실시형태에 따른, 2회 굴곡되고 넓어진 단대단 부분을 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 2c는, 몇몇 실시형태에 따른, 실질적으로 직사각형의 단대단 부분을 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 2d는, 몇몇 실시형태에 따른, 1회 굴곡되고 실질적으로 넓어진 단대단 부분을 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 3은, 몇몇 실시형태에 따른, 도 1a의 라인 A-A'를 따른 인터커넥트 구조체의 단면도이다.
도 4a는, 몇몇 실시형태에 따른, 단대단 부분이 중첩하게 되는 대응하는 금속 라인에 인접한 금속 라인의 단부를 넘어 연장하는 도 2a에서 도시되는 바와 같은 2회 굴곡되고 실질적으로 넓어지지 않은 단대단 부분을 구비하는 인터커넥트 구조체의 상면도이다.
도 4b는, 몇몇 실시형태에 따른, 단대단 부분이 중첩하게 되는 대응하는 금속 라인에 인접한 금속 라인의 단부를 넘어 실질적으로 연장되지 않는 도 2b에서 도시되는 바와 같은 2회 굴곡되고 실질적으로 넓어지지 않은 단대단 부분을 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 4c는, 몇몇 실시형태에 따른, 단대단 부분이 중첩하게 되는 대응하는 금속 라인에 인접한 금속 라인의 단부를 넘어 실질적으로 연장되지 않는 도 2c에서 도시되는 바와 같은 실질적으로 직사각형의 단대단 부분을 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 4d는, 몇몇 실시형태에 따른, 단대단 부분이 중첩하게 되는 대응하는 금속 라인에 인접한 금속 라인의 단부를 넘어 실질적으로 연장되지 않는 도 2d에서 도시되는 바와 같은 1회 굴곡되고 실질적으로 넓어진 단대단 부분을 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 5는, 몇몇 실시형태에 따른, 도 1a에서 도시되는 바와 같은 단대단 부분 아래에 형성되어 그 단대단 부분에 커플링되는 추가 부분을 구비하는 다른 인터커넥트 구조체의 투시도이다.
도 6은, 몇몇 실시형태에 따른, 도 1a에서 도시되는 인터커넥트 구조체를 형성하기 위한 레이아웃의 도면이다.
도 7a 내지 도 7e는, 몇몇 실시형태에 따른, 도 6에서 도시되는 레이아웃을 사용하여 도 1에서 도시되는 인터커넥트 구조체를 제조하기 위한 단일의 패턴화 방법을 예시하는 단면도이다.
도 8은, 몇몇 실시형태에 따른, 도 2b에서 도시되는 인터커넥트 구조체를 형성하기 위한 레이아웃의 도면이다.
도 9a 내지 도 9c는, 몇몇 실시형태에 따른, 도 8에서 도시되는 레이아웃을 사용하여 도 2b에서 도시되는 단대단 부분을 형성하기 위한 다수의 패턴화 방법을 예시하는 단면도이다.
도 10a는, 몇몇 실시형태에 따른, 오정렬된 금속 라인(도 1a에서 도시되는 것과 동일함)이 상부 인터커넥트 층(over interconnect layer)을 사용하여 커플링되는 인터커넥트 구조체의 투시도이다.
도 10b는, 몇몇 실시형태에 따른, 정렬된 금속 라인(도 1b에서 도시되는 것과 동일함)이 상부 인터커넥트 층을 사용하여 커플링되는 다른 인터커넥트 구조체의 투시도이다.
도 11a는, 몇몇 실시형태에 따른, 실질적으로 넓어지지 않은 비아(via)를 구비하는 도 10a에서 도시되는 인터커넥트 구조체의 상면도이다.
도 11b는, 몇몇 실시형태에 따른, 넓어진 비아를 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 12는, 몇몇 실시형태에 따른, 도 11a의 라인 F-F'를 따라 취해진 인터커넥트 구조체의 단면도이다.
도 13a는, 몇몇 실시형태에 따른, 단대단 부분이 중첩하게 되는 대응하는 금속 라인에 인접한 금속 라인의 단부를 넘어 실질적으로 연장되지 않는 대응하는 단부 부분에 커플링되는 도 11a에서 도시되는 바와 같은 넓어지지 않은 비아를 구비하는 인터커넥트 구조체의 상면도이다.
도 13b는, 몇몇 실시형태에 따른, 단대단 부분이 중첩하게 되는 대응하는 금속 라인에 인접한 금속 라인의 단부를 넘어 연장되는 대응하는 단부 부분에 커플링되는 도 11b에서 도시되는 바와 같은 넓어진 비아를 구비하는 다른 인터커넥트 구조체의 상면도이다.
도 14는, 몇몇 실시형태에 따른, 도 10a에서 도시되는 인터커넥트 구조체를 형성하기 위한 레이아웃의 도면이다.
도 15a 내지 도 15d는, 몇몇 실시형태에 따른, 도 14에서 도시되는 레이아웃을 사용하여 도 10a에서 도시되는 인터커넥트 구조체를 제조하기 위한 방법을 예시하는 단면도이다.
도 16은, 몇몇 실시형태에 따른, 도 1a에서 도시되는 인터커넥트 구조체 및 인터커넥트 구조체에 인접하게 형성되는 도 10b에서 도시되는 인터커넥트 구조체를 포함하는 인터커넥트 구조체의 투시도이다.
도 17은, 몇몇 실시형태에 따른, 도 10a에서 도시되는 인터커넥트 구조체 및 인터커넥트 구조체에 인접하게 형성되는 도 1b에서 도시되는 인터커넥트 구조체를 포함하는 인터커넥트 구조체의 투시도이다.
도 18은, 몇몇 실시형태에 따른, 반도체 칩에서의 SRAM 매크로의 블록도이다.
도 19는, 몇몇 실시형태에 따른, 도 18에서 도시되는 회로의 회로도이다.
도 20은, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분에서의 어레이 셀의 비아 층(via0) 및 FEOL 부분에서의 어레이 셀의 층을 포함하는 레이아웃의 도면이다.
도 21은, 몇몇 실시형태에 따른, 도 23의 BEOL 부분에서의 어레이 셀의 층 및 도 23에서 도시되는 단면도에서 보이지 않는 어레이 셀의 금속 층(M3)을 포함하는 레이아웃의 도면이다.
도 22a는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분에서의 금속 층(M1)까지의 회로의 층을 포함하는 레이아웃의 도면이다.
도 22b는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분에서의 회로의 금속 층(M1)까지의 층을 포함하는 다른 레이아웃의 도면이다.
도 22c는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분에서의 회로의 금속 층(M1)까지의 층을 포함하는 다른 레이아웃의 도면이다.
도 22d는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분에서의 회로의 금속 층(M1)까지의 층을 포함하는 다른 레이아웃의 도면이다.
도 23은, 몇몇 실시형태에 따른, 도 20에서 도시되는 라인 H-H', 도 21에서 도시되는 라인 I-I' 및 도 22a에서 도시되는 라인 J-J'에 대응하여 취해지는 회로의 단면도이다.
도 24는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분의 금속 층(M2)에서의 금속 층(M1)까지의 회로의 층 및 회로의 단대단 부분을 포함하는 레이아웃의 단면도이다.
도 25는, 몇몇 실시형태에 따른, 도 26에서 도시되는 BEOL 부분에서의 금속 층(M1)까지의 회로의 층, 및 도 26에서 도시되는 FEOL 부분의 콘택 층에서의 추가 부분을 포함하는 레이아웃의 도면이다.
도 26은, 몇몇 실시형태에 따른, 도 20에서 도시되는 라인 H-H', 도 21에서 도시되는 라인 I-I' 및 도 25에서 도시되는 라인 K-K'에 대응하여 취해지는 회로의 단면도이다.
도 27은, 몇몇 실시형태에 따른, 도 30에서 도시되는 BEOL 부분에서의 어레이 셀의 비아 층(via0) 및 FEOL 부분에서의 어레이 셀의 층을 포함하는 레이아웃의 도면이다.
도 28은, 몇몇 실시형태에 따른, 도 30에서 도시되는 BEOL 부분에서의 어레이 셀의 층 및 도 30에서 도시되는 단면도에서 보이지 않는 어레이 셀의 금속 층(M3)을 포함하는 레이아웃(2702)의 도면이다.
도 29는, 몇몇 실시형태에 따른, 도 30에서 도시되는 BEOL 부분에서의 금속 층(M1)까지의 회로의 층을 포함하는 레이아웃의 도면이다.
도 30은, 몇몇 실시형태에 따른, 도 27에서 도시되는 라인 L-L', 도 28에서 도시되는 라인 M-M' 및 도 29에서 도시되는 라인 N-N'에 대응하여 취해지는 회로의 단면도이다.
도 31은, 몇몇 실시형태에 따른, 도 33에서 도시되는 BEOL 부분에서의 금속 층(M2)까지의 회로의 층을 포함하는 효과적인 레이아웃의 도면이다.
도 32는, 몇몇 실시형태에 따른, 도 31에서 도시되는 효과적인 레이아웃이 획득되는 실제 레이아웃의 도면이다.
도 33은, 몇몇 실시형태에 따른, 도 27에서 도시되는 라인 L-L', 도 28에서 도시되는 라인 M-M' 및 도 31에서 도시되는 라인 O-O'에 대응하여 취해지는 회로의 단면도이다.
도 34는, 몇몇 실시형태에 따른, 듀얼 포트 SRAM 셀 및 IO 회로의 대응하는 부분을 포함하는 회로의 회로도이다.
도 35는, 몇몇 실시형태에 따른, 도 30에서 도시되는 FEOL 부분에서의 어레이 셀의 층 및 도 30에서 도시되는 BEOL 부분에서의 어레이 셀의 비아 층(via0)을 포함하는 레이아웃의 도면이다.
도 36은, 몇몇 실시형태에 따른, 도 34에서 도시되는 회로의 레이아웃의 도면이다.
도 37은, 다른 실시형태에 따른, 도 34에서 도시되는 회로의 레이아웃의 도면이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 엘리먼트 및 배치(arrangement)의 특정 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도된 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에서의 또는 상에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록, 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 참조 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다. 동일한 엘리먼트는 본 개시의 전체에 걸쳐 동일한 도면 부호를 이용하여 라벨링된다.
몇몇 실시형태에서, 어구 "A 및/또는 B"는, A만을, B만을, 그리고 A와 B를 포함하는 세트를 설명하기 위해 사용된다.
몇몇 실시형태에서, 공간적으로 상대적인 용어, 예컨대 "X 방향"과 "Y 방향", "X 방향과 반대의 방향"과 "Y 방향", "X 방향"과 "Y방향과 반대의 방향", 및 "X 방향과 반대의 방향"과 "Y 방향과 반대의 방향", "시작"과 "끝", "뒤에(behind)"와 "넘어(beyond)", "위에(over)"와 "아래에(under)" 등등은, 도면에서 설명되는 바와 같이, 하나의 엘리먼트 또는 하나에 피쳐의, 다른 엘리먼트(들) 또는 다른 피쳐(들)에 대한 관계를 설명하기 위한 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사된 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
한 엘리먼트가 다른 엘리먼트에 "연결되는" 또는 "커플링되는" 것으로 언급되면, 그 한 엘리먼트는 그 다른 엘리먼트에 직접적으로 연결되거나 또는 커플링될 수도 있거나 또는 개재하는(intervening) 엘리먼트가 존재할 수도 있다.
오정렬된 금속 라인이 하부 층을 사용하여 커플링되는 인터커넥트 구조체
반도체 칩에서의 금속 라인에 대한 폭이 예컨대 10 nm 이하까지 계속 축소됨에 따라, 기존의 리소그래피 툴에서의 한계로 인해 금속 라인 패턴화에서 곤란함이 발생하게 되는 상황을 수용하기 위해, 칩 디자인에 대해 보다 제한적인 라우팅 규칙(routing rule)이 적용된다. 이러한 제한적인 라우팅 규칙의 예는, 금속 층 중 몇몇에서의 금속 라인에 대한 고정된 피치 환경 및 단방향 라우팅 규칙이다. 이들 제한적인 라우팅 규칙 하에서, 금속 층에서의 금속 라인에서 어떠한 굴곡이나 급격한 방향 선회(jog)도 허용되지 않는다. 따라서, 금속 라인의 일부를 그리드 기반(on-grid)으로 라우팅하고, 금속 라인을 굴곡시키고 그리고 다른 방식에서와 같이 금속 라인의 다른 부분을 비그리드 기반(not on-grid)으로 라우팅하는 칩 영역 축소를 위한 전략이 채택될 수 없다. 이러한 한계를 개선하기 위해, 몇몇 실시형태에서는, 제1 인터커넥트 층에서의 오정렬된 금속 라인, 즉, 그리드 기반으로 라우팅되는 금속 라인의 일부 및 비그리드 기반으로 라우팅되는 금속 라인의 다른 부분이, 제1 인터커넥트 층 아래의 제2 인터커넥트 층에 단대단 부분을 포함하는 연결 구조체에 의해 연결된다. 연결 구조체는 싱글 다마신(single damascene) 구조체이며 따라서 제1 인터커넥트 층에 대한 제한적인 라우팅 규칙에 종속되는 오정렬된 금속 라인과는 별개로 형성된다.
몇몇 실시형태에서, 용어 "라우팅"은, 넷리스트(netlist)에 대응하는 레이아웃을 형성함에 있어서의 스테이지(stage)를 가리키는데, 스테이지에서는, 셀의 배치, 넷리스트 및 기술 정보가 주어지면, 셀을 연결시키기 위한 필요한 배선(wiring)은, 디자인 규칙 및 라우팅 리소스와 같은 제약 하에서 전체 와이어 길이를 최소화하는 것과 같은 최적화의 목적과 함께 결정된다.
도 1a는, 몇몇 실시형태에 따른, 오정렬된 금속 라인(120 및 140)이 하부 인터커넥트 층을 사용하여 커플링되는 인터커넥트 구조체(100)의 투시도이다. 도 1a는, 금속 라인(120 및 140)이 존재하는 금속 층(M1) 아래의 비아 층(via layer)(via0)에 단대단 부분(130)을 포함하는 오정렬된 금속 라인(120 및 140)의 연결 구조체(124)를 예시한다. 몇몇 실시형태에서, 인터커넥트 구조체(100)는 금속 라인(120 및 140) 및 금속 라인(120)을 금속 라인(140)에 커플링하는 연결 구조체(124)를 포함한다. 금속 라인(120)은 금속 층(M1)에 형성되고 길이에서 실질적으로 Y 방향을 따라 연장한다. 금속 라인(140)은 금속 라인(120)과 동일한 인터커넥트 층에 또한 형성되고 길이에서 실질적으로 Y 방향을 따라 연장한다. 금속 라인(120)은 Y 방향을 따라 금속 라인(140)과 오정렬되어 있다. 다시 말하면, 금속 라인(140)이 금속 라인(120)에 대해 Y 방향에 실질적으로 수직인 X 방향을 따라 시프트되어 있다. 연결 구조체(124)는 단대단 부분(130)을 포함한다. 단대단 부분(130)은 금속 층(M1) 아래의 비아 층(via0)에 형성되며, 금속 라인(120 및 140)과 중첩한다.
몇몇 실시형태에서, 제1 방향 및 제2 방향에 대한 용어 "실질적으로 따르는(substantially along)", "실질적으로 평행한" 또는 "실질적으로 수직인"은, 기준 방향으로부터 5도, 10도, 및 15도 등등과 같은 편차 각도(deviation angle) 내에서의 제1 방향을 가리킨다. "실질적으로 따르는" 또는 "실질적으로 평행한"의 경우, 기준 방향은 제2 방향이며, "실질적으로 수직인"의 경우, 기준 방향은 제2 방향으로부터 90도의 방향이다. 제1 방향이 "제2 방향을 "실질적으로 따르는", 제2 방향에 "실질적으로 평행한", 또는 제2 방향에 "실질적으로 수직인" 것으로 결정하는 다른 방식은, 본 개시의 의도된 범위 내에 있다. 예를 들면, 제1 기준 방향으로부터의 제1 방향의 편차 각도와 제2 기준 방향으로부터의 제2 방향의 편차 각도의 비율은 85%, 90% 및 95%와 같은 어떤 비율보다 더 크다. "실질적으로 따르는" 또는 "실질적으로 평행한"의 경우, 제1 기준 방향은 제2 기준 방향과 동일하며, "실질적으로 수직인"의 경우, 제1 기준 방향은 제2 기준 방향으로부터 90도이다. 다른 예의 경우, 제1 기준 방향으로부터 제1 방향의 편차 각도와 제2 기준 방향으로부터 제2 방향의 편차 각도 사이의 차이는, 제2 기준 방향으로부터 제2 방향의 편차 각도의 5%, 10% 및 15% 등등과 같은 어떤 비율보다 더 작다.
도 1b는, 몇몇 실시형태에 따른, 정렬된 금속 라인(170 및 190)이 하부 인터커넥트 층을 사용하여 커플링되는 다른 인터커넥트 구조체(150)의 투시도이다. 도 1a의 금속 라인(120 및 140)과 유사하게, 금속 라인(170 및 190)은 길이에서 실질적으로 Y 방향을 따라 연장한다. 도 1a에서 도시되는 인터커넥트 구조체(100)와 비교하여, 금속 층(M1)에 형성되는 금속 라인(170 및 190)은 Y 방향으로 서로 정렬되어 있다. 인터커넥트 구조체(150)는 금속 라인(170 및 190) 및 금속 라인(170)을 금속 라인(190)에 커플링하는 연결 구조체(174)를 포함한다. 도 1a를 참조로 설명되는 연결 구조체(124)와 유사하게, 연결 구조체(174)는 금속 층(M1) 아래의 비아 층(via0)에 형성되는 단대단 부분(190)을 포함하고, 금속 라인(170 및 180)과 중첩한다.
금속 층(M1) 및 비아 층(via0)에 형성되는 인터커넥트 구조체(100 또는 150)는 예시이다. 금속 층(M2) 및 비아 층(via1)에 형성되는 인터커넥트 구조체, 금속 층(M3) 및 비아 층(via2)에 형성되는 인터커넥트 구조체, 금속 층(M4) 및 비아 층(via3)에 형성되는 인터커넥트 구조체 등등과 같은 다른 인터커넥트 층에 형성되는 인터커넥트 구조체는 본 개시의 의도된 범위 내에 있다.
도 2a는, 몇몇 실시형태에 따른, 2회 굴곡되고 실질적으로 넓어지지 않은 단대단 부분(130)을 구비하는 도 1a에서 도시되는 인터커넥트 구조체(100)의 상면도이다. 도 2a는, 금속 라인(120)의 단부 부분(122) 및 금속 라인(140)의 단부 부분(142)과 중첩되며 2회 굴곡된 성형체(shape)를 갖는 단대단 부분(130)을 예시한다. 몇몇 실시형태에서, 금속 라인(120)은 길이에서 실질적으로 Y 방향을 따라 연장하며 단부 부분(122)에서 종단한다. 금속 라인(140)은 단부 부분(142)에서 시작하고, 길이에서 실질적으로 Y 방향을 따라 연장한다. 단대단 부분(130)은 단부 부분(122) 및 단부 부분(142)과 중첩된다. 또한, 몇몇 실시형태에서, 단대단 부분(130)은, 실질적으로 Y 방향을 따라 이어져 단부 부분(122)과 중첩하고 실질적으로 X 방향으로 이어지도록 굴곡하고 다시 실질적으로 Y 방향을 따라 이어지도록 굴곡하여 단부 부분(142)과 중첩하는 2회 굴곡된 성형체를 갖는다. 따라서, 단대단 부분(130)은 적어도 코너(132), 코너(134) 및 코너(136)를 구비한다. 코너(132)는 실질적으로 Y 방향을 따르는 것에서부터 실질적으로 X 방향을 따르는 것으로 굴곡하거나 또는 실질적으로 X 방향과 반대의 방향을 따르는 것에서부터 Y 방향과 반대의 방향으로 등가적으로 굴곡한다. 코너(134)는 실질적으로 Y 방향을 따르는 것에서부터 실질적으로 X 방향을 따르는 것으로 굴곡한다. 코너(136)는 실질적으로 X 방향을 따르는 것에서부터 실질적으로 Y 방향을 따르는 것으로 굴곡한다. 코너(132)에 대한 등가의 설명은 코너(134 및 136)에 대해서도 또한 적용된다.
몇몇 실시형태에서, 단대단 부분(130)이 단부 부분(122)과 접촉하게 되는 곳에서의 단대단 부분(130)의 폭(W13)은, 비아 층(via0)과 같은 동일한 인터커넥트 층의 다른 비아와 간섭하는 것을 방지하기 위해, 단부 부분(122)의 폭(W12)보다 실질적으로 더 넓어지지 않는다. 마찬가지로, 단대단 부분(130)이 단부 부분(142)과 접촉하게 되는 곳에서의 단대단 부분(130)의 폭(W13)은 단부 부분(142)의 폭(W14)보다 실질적으로 더 넓어지지 않는다.
몇몇 실시형태에서, 금속 라인(120)의 단부 부분(122) 및 금속 라인(140)의 단부 부분(142)은 균일한 폭을 갖는다. 결과적으로, 폭(W12) 및 폭(W14)은 균일한 폭을 갖는다. 다른 실시형태에서, 금속 라인(120)의 단부 부분(122) 및 금속 라인(140)의 단부 부분(142)은, 테이퍼드(tapered) 라인 단부에 대한 것과 같은 균일하지 않은 폭을 갖는다. 따라서, 폭(W12) 및 폭(W14)의 각각은 각각의 단부 부분(122 및 142)의 최대 폭이다. 단부 부분(122)의 폭(W12)이 정의되는 방식은, 본 개시의 전체에 걸쳐 유사하게 사용될 수 있다.
몇몇 실시형태에서, 어구 "단대단 부분(130)이 단부 부분(122)과 중첩되는 곳에서의 단대단 부분(130)"은, Y 방향을 따르는 단부 부분(122)의 상부로부터 Y 방향을 따르는 단부 부분(122)의 하부까지 연장하는 단대단 부분(130)의 부분을 가리킨다. "곳에서의"가 사용되는 상기 어구는, 본 개시의 전체에 걸쳐 유사하게 사용될 수 있는 단대단 부분(130)의 일부를 정의하기 위해 사용된다.
몇몇 실시형태에서, 단대단 부분(130)이 단부 부분(122) 및 단부 부분(142)과 중첩되는 곳에서의 단대단 부분(130)은 균일한 폭을 갖는다. 결과적으로, 폭(W13)은 균일한 폭을 갖는다. 다른 실시형태에서, 단대단 부분(130)이 단부 부분(122) 및 단부 부분(142)과 중첩되는 곳에서의 단대단 부분(130)은 균일하지 않은 폭을 갖는다. 따라서, 폭(W13)은, 단대단 부분(130)이 단부 부분(122) 또는 단부 부분(142)과 중첩되는 곳에서의 최대 폭이다. 단대단 부분(130)이 단부 부분(122)과 중첩되는 곳에서의 단대단 부분(130)의 폭(W13)이 정의되는 방식은, 본 개시의 전체에 걸쳐 유사하게 사용될 수 있다.
도 2a에서 도시되는 실시형태에서, 단대단 부분(130)은, 단대단 부분(130)이 단부 부분(122) 및 단부 부분(142)과 중첩되는 곳에서 동일한 폭(W13)을 갖는다. 단대단 부분(130)이 단부 부분(122) 및 단부 부분(142)과 중첩되는 곳에서 단대단 부분(130)이 상이한 폭을 갖는 것과 같은 다른 실시형태는, 본 개시의 의도된 범위 내에 있다.
몇몇 실시형태에서, 본원에서 사용되는 용어 "실질적으로 더 넓지 않은"은, 제1 폭의 5%, 10% 및 15% 등등과 같은 어떤 비율만큼 제2 폭보다 더 넓지 않은 제1 폭을 가리킨다. 제1 폭이 제2 폭보다 "실질적으로 더 넓지 않다"고 결정하는 다른 방식은, 본 개시의 의도된 범위 내에 있다. 예를 들면, 제1 폭에 대한 제2 폭의 비율은 85%, 90%, 또는 95% 등등과 같은 어떤 비율보다 더 크다. 다른 예의 경우, 제2 폭으로부터의 제1 폭의 차이가 디자인 명세에 따라 미리 결정되는 어떤 수보다 더 작다.
도 2a를 참조로 설명되는 실시형태에서, 단대단 부분(130)은, 단부 부분(122)과 중첩하는 것에서부터 단부 부분(142)과 중첩하는 것까지 2회 굴곡한다. 2회보다 많은 예컨대 4회, 6회 굴곡하는 단대단 부분(130)은 본 개시의 의도된 범위 내에 있다.
도 2b는, 몇몇 실시형태에 따른, 2회 굴곡되고 넓어진 단대단 부분(230)을 구비하는 다른 인터커넥트 구조체(200)의 상면도이다. 인터커넥트 구조체(200)는, 도 2a를 참조로 설명되는 대응하는 금속 라인(120), 금속 라인(140) 및 단대단 부분(130)에 대응하는, 금속 라인(220), 금속 라인(240) 및 단대단 부분(230)을 포함한다. 단대단 부분(230)이 대응하는 금속 라인(220 및 240)과 중첩하는 곳에서, 금속 라인(220)은 단부 부분(222)을 구비하고 금속 라인(240)은 단부 부분(242)을 구비한다. 단부 부분(222 및 242)은 도 2a를 참조로 설명되는 대응하는 단부 부분(122 및 142)에 대응한다. 금속 라인(120 및 140)과 비교하여, 금속 라인(220 및 240)은 서로를 향해 더 연장한다. 단대단 부분(130)과 비교하여, 단대단 부분(230)은, 단대단 부분(230)이 단부 부분(222)과 접촉하는 곳에서 단부 부분(222)의 폭(W22)보다 더 넓은 폭(W23)을 가지며, 및/또는 단대단 부분(230)이 단부 부분(242)과 접촉하는 곳에서 단부 부분(242)의 폭(W24)보다 더 넓은 폭(W23)을 갖는다. 몇몇 실시형태에서, 폭(W23)은, 단대단 부분(230)의 저항을 감소시키기 위해 약 30%와 동일한 제1 인자만큼 폭(W22) 및/또는 폭(W24)보다 더 넓다. 제1 인자의 하한은, 제조 편차에 의해 도입되는 폭(W23 및 W22), 및/또는 폭(W23 및 W24)에서의 변동성을 고려하여, 폭(W23)이 폭(W22) 및/또는 폭(W24)보다 더 넓도록, 약 10%보다 더 높다. 제1 인자의 상한은, 비아 층(via0)에서 인접한 구조체와 최소 이격이 유지되도록 설정된다.
도 2b에서 도시되는 실시형태에서, 단대단 부분(230)은, 단대단 부분(230)이 단부 부분(222) 및 단부 부분(242)과 중첩되는 곳에서 동일한 폭(W23)을 갖는다. 단대단 부분(230)이 단부 부분(222) 및 단부 부분(242)과 중첩되는 곳에서 단대단 부분(230)이 상이한 폭을 갖는 것과 같은 다른 실시형태는, 본 개시의 의도된 범위 내에 있다.
몇몇 실시형태에서, 용어 "약"은, 제1 수가 제2 수의 5%, 10% 또는 15%와 같은 어떤 비율 내에 거의 있게 되는 것과 동일한 제2 수로부터 제1 수 사이의 절대 차이를 가리킨다. 제1 수가 제2 수와 "거의" 동일하다고 결정하는 다른 방식은, 본 개시의 의도된 범위 내에 있다. 예를 들면, 제1 수 및 제2 수 중 더 작은 것의 제1 수 및 제2 수 중 더 큰 것에 대한 비율은, 85%, 90% 및 95% 등등과 같은 어떤 비율보다 더 크다. 다른 예의 경우, 제1 수 및 제2 수 사이의 절대 차이는 설계 명세에 따라 미리 결정되는 어떤 수보다 더 작다.
도 2c는, 몇몇 실시형태에 따른, 실질적으로 직사각형의 단대단 부분(330)을 구비하는 다른 인터커넥트 구조체(300)의 상면도이다. 인터커넥트 구조체(200)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 인터커넥트 구조체(300)에서의 엘리먼트는, 도 2b에서 도시되는 인터커넥트 구조체(200)에서의 엘리먼트와 동일하다. 금속 라인(220)은 단부 부분(322)을 구비하며, 금속 라인(240)은 단부 부분(342)을 구비한다. 단부 부분(322 및 342)은 도 2b를 참조로 설명되는 대응하는 단부 부분(222 및 242)에 대응한다. 도 2b를 참조로 설명되는 인터커넥트 구조체(200)와 비교하여, 인터커넥트 구조체(300)는, 2회 굴곡된 성형체 대신 실질적으로 직사각형의 성형체를 갖는 단대단 부분(330)을 포함한다. 몇몇 실시형태에서, 실질적으로 직사각형의 성형체를 갖는 단대단 부분(330)은 단부 부분(322)의 폭(W22) 및 단부 부분(324)의 폭(W24)에 걸치는 폭(W33)을 갖는다. 몇몇 실시형태에서, 폭(W22)은 폭(W24)과 중첩되며, 따라서 폭(W22 및 W24)에 걸친 폭(W33)은, 적어도, 폭(W22 및 W24)의 중첩된 부분을 감산한 폭(W22 및 W24)의 합이다. 다른 실시형태에서, 폭(W22)은 폭(W24)과 중첩되지 않으며, 따라서, 폭(W22 및 W24)에 걸친 폭(W33)은, 폭(W22 및 W24)과 폭(W22 및 W24) 사이의 비중첩 부분의 폭의 합이다. 다른 실시형태에서, 단대단 부분(330)은, 단대단 부분(330)이 금속 라인(220 및 240)과 중첩되는 곳에서 더 넓다. 또한, 단대단 부분(330)은, 실질적으로 Y 방향과 반대의 방향 및 Y 방향을 따라 단대단 부분(230)만큼 멀리 연장되지 않는다. 따라서, 도 2b를 참조로 설명되는 단부 부분(222 및 242)와 비교하여, 단부 부분(322 및 342)은 더 작은 영역을 갖는다.
몇몇 실시형태에서, 용어 "실질적으로 직사각형의 성형체" 또는 "실질적으로 직사각형"은, 성형체의 대변(opposite side)이 서로 "실질적으로 평행한" 것을 지칭한다. 또한, 성형체의 코너는 각지거나 둥글다.
도 2d는, 몇몇 실시형태에 따른, 1회 굴곡되고 실질적으로 넓어진 단대단 부분(380)을 구비하는 다른 인터커넥트 구조체(350)의 상면도이다. 도 2c에서 도시되는 인터커넥트 구조체(300)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 인터커넥트 구조체(350)에서의 엘리먼트는, 인터커넥트 구조체(300)에서의 엘리먼트와 동일하다. 도 2c를 참조로 설명되는 인터커넥트 구조체(300)와 비교하여, 인터커넥트 구조체(350)는 실질적으로 Y 방향을 따라 이어지며 실질적으로 X 방향을 따라 이어지게 굴곡하는 1회 굴곡된 성형체를 갖는 단대단 부분(380)을 포함한다. 몇몇 실시형태에서, 1회 굴곡된 성형체는 적어도 코너(382) 및 코너(384)를 구비한다. 단대단 부분(130)의 2회 굴곡된 성형체의 코너(132 및 134)와 유사하게, 1회 굴곡된 성형체의 대응하는 코너(382 및 384)는 실질적으로 Y 방향을 따르는 것에서부터 실질적으로 X 방향을 따르는 것으로 굴곡한다.
몇몇 실시형태에서, 실질적으로 Y 방향을 따라 이어지는 단대단 부분(380)은 단부 부분(222)과 중첩되고, 실질적으로 X 방향을 따라 이어지는 단대단 부분(380)은 단부 부분(342)과 중첩된다. 몇몇 실시형태에서, 도 2b에서 도시되는 단대단 부분(230)의 폭(W23) 및 단부 부분(222)의 폭(W22)과 유사하게, 단대단 부분(380)이 단부 부분(222)과 중첩되는 곳에서의 단대단 부분(380)의 폭(W52)은 단부 부분(222)의 폭(W22)보다 제1 인자만큼 더 넓다. 도 2c에서의 단대단 부분(330)의 폭(W33)과 유사하게, 단대단 부분(380)이 단부 부분(342)과 중첩되는 곳에서의 단대단 부분(380)의 폭(W54)은 폭(W22 및 W24)에 걸친다.
도 2d에서 도시되는 바와 같이 1회 굴곡되고 실질적으로 넓어진 단대단 부분(380)을 갖는 인터커넥트 구조체(350)는 예시이다. 단대단 부분을 구현하는 다른 방식은 본 개시의 의도된 범위 내에 있다. 예를 들면, 도 2b에서 도시되는 폭(W23)과 유사한 넓어진 폭은, 단대단 부분이 금속 라인(240)의 단부 부분과 중첩되는 곳에 적용될 수 있고, 도 2c에서 도시되는 단대단 부분(330)의 폭(W33)과 유사한 대응하는 금속 라인(220 및 240)의 폭(W22 및 W24)에 걸친 폭은, 단대단 부분이 금속 라인(220)의 단부 부분과 중첩되는 곳에 적용될 수 있다.
도 3은, 몇몇 실시형태에 따른, 도 1a에서 도시되는 라인 A-A'를 따른 인터커넥트 구조체(100)의 단면도이다. 도 3은, 단대단 부분(130) 및 단대단 부분(130) 위에서 단대단 부분(130)과 접촉하는 금속 라인(120)을 포함하는 싱글 다마신 인터커넥트 구조체(102)를 예시한다. 단대단 부분(130)은 싱글 다마신 비아로 또한 칭해진다. 싱글 다마신 인터커넥트 구조체(102)의 형성은 도 7a 내지 도 7e를 참조로 설명될 것이다. 단대단 부분(130)은 확산 배리어 층(130A) 및 도전층(130B)을 포함한다. 확산 배리어 층(130A)은 단대단 부분(130)의 측벽 및 저부(bottom)를 형성한다. 도전층(130B)은 확산 배리어 층(130A)에 의해 둘러싸이는 공간을 충전한다. 금속 라인(120)은 확산 배리어 층(120A) 및 도전층(120B)을 포함한다. 확산 배리어 층(120A)은 금속 라인(120)의 측벽 및 저부를 형성하고 도전층(120B)은 확산 배리어 층(120A)에 의해 둘러싸이는 공간을 충전한다. 몇몇 실시형태에서, 싱글 다마신 인터커넥트 구조체(102)에서, 금속 라인(120)의 저부의 확산 배리어 층(120A)은 단대단 부분(130)의 도전층(130B)의 상부(top)와 중첩한다.
도 4a는, 몇몇 실시형태에 따른, 단대단 부분(130)이 중첩하게 되는 대응하는 금속 라인(120 및 140)에 인접한 금속 라인(170 및 190)의 단부를 넘어 연장하는 도 2a에서 도시되는 바와 같은 2회 굴곡되고 실질적으로 넓어지지 않은 단대단 부분(130)을 구비하는 인터커넥트 구조체(400A)의 상면도이다. 금속 라인(170 및 190)의 단부는 대응하는 라인(154 및 156)과 일치되어 도시된다. 인터커넥트 구조체(400A)는, 도 2a를 참조로 설명되는 인터커넥트 구조체(100), 및 인접한 인터커넥트 구조체(152)를 포함한다. 도 1b를 참조로 설명되는 인터커넥트 구조체(150)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 인터커넥트 구조체(152)에서의 엘리먼트는, 인터커넥트 구조체(150)에서의 엘리먼트와 동일하다. 몇몇 실시형태에서, 금속 라인(170)은 금속 라인(120)에 인접하게 형성되고, 금속 라인(190)은 금속 라인(140)에 인접하게 형성된다. 금속 라인(120) 및 금속 라인(170)은 실질적으로 동일한 라인(154)에서 Y 방향을 따라 종단한다. 금속 라인(140) 및 금속 라인(190)은 실질적으로 동일한 라인(156)에서 Y 방향을 따라 종단한다. 단대단 부분(130)은 Y 방향과 반대의 방향을 따라 라인(154)을 넘어 연장하여 라인(154)을 기준으로 금속 라인(170) 측의 단부 부분(122)에 도달하고 Y 방향을 따라 라인(156)을 넘어 연장하여 라인(156)을 기준으로 금속 라인(190) 측의 단부 부분(142)에 도달한다. 도 2a를 참조로 설명되는 몇몇 실시형태에서, 비아 층(via0)과 같은 동일한 인터커넥트 층에서의 다른 비아와의 간섭을 방지하기 위해, 단대단 부분(130)이 단부 부분(122 및 142)과 접촉하는 곳에서, 단대단 부분(130)은 대응하는 단부 부분(122 및 142)과 비교하여 실질적으로 넓어지지 않는다.
몇몇 실시형태에서, 용어 "실질적으로 넓어지지 않은"은 제1 성형체의 제1 폭이 제2 성형체의 제2 폭보다 "실질적으로 더 넓지 않은" 것을 가리킨다.
몇몇 실시형태에서, 제1 금속 라인이 제2 금속 라인과 "실질적으로 동일한 라인에서" 시작하거나 또는 종단할 때, 제2 금속 라인의 단부와 일치하는 라인을 넘어서는 또는 그 라인 뒤에서의 제1 금속 라인의 제1 거리는, 제1 거리와 평행한 제1 금속 라인의 가장 큰 길이의 5%, 10% 및 15%와 같은 어떤 비율 내에 있다. 제2 금속 라인과 "실질적으로 동일한 라인에서" 시작하거나 또는 종단하는 제1 라인을 결정하는 다른 방식은, 본 개시의 의도된 범위 내에 있다. 예를 들면, 라인 뒤에서의 또는 라인을 넘어서는 제1 금속 라인의 제1 거리와 라인 뒤에서의 또는 라인을 넘어서는 제2 금속 라인의 제2 거리의 비율은, 85%, 90% 및 95% 등등과 같은 비율보다 더 크다. 다른 예의 경우, 라인 뒤에서의 또는 라인을 넘어서는 제1 금속의 제1 거리와 라인 뒤에서의 또는 라인을 넘어서는 제2 금속의 제2 거리 사이의 차이는, 디자인 명세에 따라 미리 결정되는 수보다 더 작다.
도 4b는, 몇몇 실시형태에 따른, 단대단 부분(230)이 중첩하게 되는 대응하는 금속 라인(220 및 240)에 인접한 금속 라인(170 및 190)의 단부를 넘어 실질적으로 연장되지 않는 도 2b에서 도시되는 바와 같은 2회 굴곡되고 넓어진 단대단 부분(230)을 구비하는 다른 인터커넥트 구조체(400B)의 상면도이다. 금속 라인(170 및 190)의 단부는 대응하는 라인(154 및 156)과 일치되어 도시된다. 도 4a를 참조로 설명되는 인터커넥트 구조체(400A)와 비교하여, 인터커넥트 구조체(400B)는, 도 2a를 참조로 설명되는 인터커넥트 구조체(100) 대신, 도 2b를 참조로 설명되는 인터커넥트 구조체(200)를 포함한다. 인터커넥트 구조체(100)의 금속 라인(120)과 비교하여, 금속 라인(220)은, 길이에서, 실질적으로 Y 방향을 따라서 그리고 금속 라인(170)이 종단하는 라인(154)을 넘어 연장한다. 인터커넥트 구조체(100)의 금속 라인(140)과 비교하여, 금속 라인(240)은, 금속 라인(190)이 시작하는 라인(156) 뒤에서 실질적으로 Y 방향을 따라 시작하고 실질적으로 Y 방향을 따라 연장한다. 인터커넥트 구조체(100)의 단대단 부분(130)과 비교하여, 단대단 부분(230)은 Y 방향과 반대 방향을 따라 라인(154)을 넘어 실질적으로 연장되지 않으며 Y 방향을 따라 라인(156)을 넘어 실질적으로 연장되지 않는다. 단대단 부분(230)은 라인(154)을 기준으로 금속 라인(170)의 반대 측의 단부 부분(222)과 중첩되고 라인(156)을 기준으로 금속 라인(190)의 반대 측의 단부 부분(242)과 중첩된다. 라인(154 및 156)을 넘어 연장되지 않기 때문에, 단대단 부분(230)은 비아 층(via0)과 같은 동일한 인터커넥트 층의 다른 비아와 인접하지 않는다. 제1 성형체가 동일한 인터커넥트 층의 제2 성형체와 인접하지 않으면, 제1 성형체의 어떤 에지도 제2 성형체의 어떠한 에지와도 면하지(face) 않는다. 따라서, 도 2b를 참조로 설명되는 몇몇 실시형태에서, 단대단 부분(230)은, 단대단 부분(230)이 단부 부분(222 및 242)와 접촉하는 곳에서, 대응하는 단부 부분(222 및 242)과 비교하여 넓어진다.
몇몇 실시형태에서, 한 성형체에 대한 용어 "실질적으로 라인을 넘어 연장되지 않는"은, 제1 거리와 평행한 그 성형체의 최대 길이의 5%, 10% 및 15%와 같은 어떤 비율 이내에서 그 라인 뒤의 또는 그 라인을 넘어서는 그 성형체의 한 단부의 제1 거리를 가리킨다. 성형체가 "라인을 넘어 실질적으로 연장되지 않는"다는 것을 결정하는 다른 방식은, 본 개시의 의도된 범위 내에 있다. 예를 들면, 라인 뒤의 또는 라인을 넘어서는 단부의 제1 거리는 설계 명세에 따라 미리 결정되는 수보다 더 작다.
도 4c는, 몇몇 실시형태에 따른, 단대단 부분(330)이 중첩하게 되는 대응하는 금속 라인(220 및 240)에 인접한 금속 라인(170 및 190)의 단부를 넘어 실질적으로 연장되지 않는 도 2c에서 도시되는 바와 같은 실질적으로 직사각형의 단대단 부분(330)을 구비하는 다른 인터커넥트 구조체(400C)의 상면도이다. 금속 라인(170 및 190)의 단부는 대응하는 라인(154 및 156)과 일치되어 도시된다. 도 4b를 참조로 설명되는 인터커넥트 구조체(400B)와 비교하여, 인터커넥트 구조체(400C)는, 인터커넥트 구조체(200) 대신, 도 2c를 참조로 설명되는 인터커넥트 구조체(300)를 포함한다. 2회 굴곡된 성형체를 갖는 인터커넥트 구조체(200)의 단대단 부분(230)과 비교하여, 인터커넥트 구조체(300)의 단대단 부분(330)은 실질적으로 직사각형의 성형체를 갖는다. 도 2c를 참조로 설명되는 몇몇 실시형태에서, 단대단 부분(330)은, 금속 라인(220)의 폭(W22) 및 금속 라인(240)의 폭(W24)에 걸쳐 연장하는 폭(W33)을 구비한다. 단대단 부분(330)이 Y 방향과 반대의 방향을 따라 라인(154)을 넘어 그리고 Y 방향을 따라 라인(156)을 넘어 실질적으로 연장되지 않기 때문에, 폭(W33)은 획득될 수 있다. 몇몇 실시형태에서, 단대단 부분(230)과 비교하여, 단대단 부분(330)은, 금속 라인(170 및 190)과 접하는 것을 방지하기 위해, 실질적으로 Y 방향과 반대의 방향 및 Y 방향을 따라 단대단 부분(230)만큼 멀리 연장되지 않는다.
도 4d는, 몇몇 실시형태에 따른, 단대단 부분(380)이 중첩하게 되는 대응하는 금속 라인(220 및 240)에 인접한 금속 라인(170 및 190)의 단부를 넘어 실질적으로 연장되지 않는 도 2d에서 도시되는 바와 같은 1회 굴곡되고 실질적으로 넓어진 단대단 부분(380)을 구비하는 다른 인터커넥트 구조체(400D)의 상면도이다. 금속 라인(170 및 190)의 단부는 대응하는 라인(154 및 156)과 일치되어 도시된다. 도 4c를 참조로 설명되는 인터커넥트 구조체(400C)와 비교하여, 인터커넥트 구조체(400D)는, 도 2c를 참조로 설명되는 인터커넥트 구조체(300) 대신, 도 2d를 참조로 설명되는 인터커넥트 구조체(350)를 포함한다. 실질적으로 직사각형의 성형체를 갖는 인터커넥트 구조체(200)의 단대단 부분(230)과 비교하여, 인터커넥트 구조체(300)의 단대단 부분(330)은 1회 굴곡된 성형체를 갖는다. 도 2d를 참조로 설명되는 몇몇 실시형태에서, 단대단 부분(380)이 단부 부분(222)과 중첩되는 곳에서의 단대단 부분(380)의 폭(W52)은, 단부 부분(222)의 폭(W22)보다 제1 인자만큼 더 넓고, 단대단 부분(380)이 단부 부분(342)과 중첩되는 곳에서의 단대단 부분(380)의 폭(W54)은 폭(W22 및 W24)에 걸친다. 도 4b를 참조로 설명되는 실시형태와 유사하게, 단대단 부분(380)은, 단대단 부분(380)이 단부 부분(222)과 중첩되는 곳에서 넓어질 수 있는데, 단대단 부분(380)이 라인(154)을 넘어 연장되지 않으며 따라서 비아 층(via0)과 같은 동일 인터커넥트 층의 다른 비아에 인접하지 않기 때문이다. 도 4c를 참조로 설명되는 실시형태와 유사하게, 폭(W54)이 획득될 수 있는데, 단대단 부분(380)이 Y 방향을 따라 라인(156)을 넘어 실질적으로 연장되지 않기 때문이다. 마찬가지로, 단대단 부분(380)은, 금속 라인(190)에 접하는 것을 방지하기 위해, 실질적으로 Y 방향을 따라 단대단 부분(330)만큼만 멀리 연장된다.
단대단 부분(380)이 중첩하게 되는 대응하는 금속 라인(220 및 240)에 인접한 금속 라인(170 및 190)의 단부를 넘어 실질적으로 연장되지 않는 1회 굴곡되고 실질적으로 넓어진 단대단 부분(380)을 구비하는, 도 4d에서 도시되는 바와 같은 인터커넥트 구조체(400D)는 예시이다. 단대단 부분이 중첩되는 금속 라인에 인접하는 금속 라인의 단부를 넘어 실질적으로 연장되지 않는 단대단 부분을 구현하는 다른 방식은, 본 개시의 의도된 범위 내에 있다. 예를 들면, 도 2d에서 도시되는 바와 같은 폭(W52)과 유사한 넓어진 폭은, 단대단 부분이 금속 라인(240)의 단부 부분과 중첩되는 곳에 적용될 수 있고, 도 2d에서 도시되는 바와 같은 단대단 부분(380)의 폭(W54)과 유사한 대응하는 금속 라인(220 및 240)의 폭(W22 및 W24)에 걸친 폭은, 단대단 부분이 금속 라인(220)의 단부 부분과 중첩되는 곳에 적용될 수 있다.
도 5는, 몇몇 실시형태에 따른, 도 1a에서 도시되는 바와 같은 단대단 부분(130) 아래에 형성되어 그 단대단 부분(130)에 커플링되는 추가 부분(536)을 구비하는 다른 인터커넥트 구조체(500)의 투시도이다. 도 1a에서 도시되는 인터커넥트 구조체(100)의 연결 구조체(124)와 비교하여, 연결 구조체(522)는, 단대단 부분(130)이 존재하는 비아 층(via0)과 같은 제2 인터커넥트 층 아래에 콘택 층과 같은 제1 인터커넥트 층에 추가 부분(536)을 더 포함한다. 또한, 추가 부분(536)은 단대단 부분(130)과 접촉한다. 도 1a를 참조로 설명되는 인터커넥트 구조체(100)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 인터커넥트 구조체(500)에서의 엘리먼트는, 인터커넥트 구조체(100)에서의 엘리먼트와 동일하다. 몇몇 실시형태에서, 추가 부분(536)은, 금속 라인(120)의 폭(W12)(도 2a에서 라벨링됨) 및 금속 라인(140)의 폭(W14)(도 2a에서 라벨링됨)에 걸친 폭을 갖는 직사각형의 성형체를 갖는다. 추가 부분(536)은 연결 구조체(522)의 저항을 감소시키도록 기능한다.
이 섹션에서의 각각의 인터커넥트 구조체는, 금속 라인 아래에 연결 구조체를 포함하며 금속 층 아래의 비아 층의 세트에 형성된다. 예를 들면, 세트는 금속 층(M1) 아래의 비아 층(via0)이다. 금속 라인 아래에 연결 구조체를 포함하며 금속 층 아래의 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체는 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는 금속 층(M2) 아래의 비아 층(via1), 및 금속 층(M3) 아래의 비아 층(via2) 등등을 포함한다. 또한, 금속 라인 위에 연결 구조체를 포함하며 금속 층 위의 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체는 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는 금속 층(M1) 위의 비아 층(via1), 및 금속 층(M2) 위의 비아 층(via2) 등등을 포함한다.
오정렬된 금속 라인이 하부 층을 사용하여 커플링되는 인터커넥트 구조체를 형성하기 위한 방법
도 6은, 몇몇 실시형태에 따른, 도 1a에서 도시되는 인터커넥트 구조체(100)를 형성하기 위한 레이아웃(600)의 도면이다. 도 6은 단일의 패턴화를 사용하여 도 1a에서 도시되는 단대단 부분(130)을 형성하기 위한 레이아웃(600)을 예시한다. 몇몇 실시형태에서, 레이아웃(600)은 금속 층(M1) 및 금속 층(M1) 아래의 비아 층(via0)을 포함한다. 금속 층(M1)은 금속 라인(620) 및 금속 라인(640)을 포함한다. 금속 라인(620)은 길이에서 실질적으로 Y 방향을 따라 연장하며 단부 부분(622)에서 종단한다. 금속 라인(640)은 단부 부분(642)에서 시작하고, 길이에서 실질적으로 Y 방향을 따라 연장한다. 금속 라인(640)은 Y 방향으로 금속 라인(620)과 오정렬되어 있다.
도 6에서 도시되는 바와 같은 금속 층(M1) 및 비아 층(via0)을 포함하는 레이아웃(600)은 예시이다. 금속 층(M2) 및 비아 층(via1)을 포함하는 레이아웃, 금속 층(M3) 및 비아 층(via2)을 포함하는 레이아웃, 및 금속 층(M4) 및 비아 층(via3)을 포함하는 레이아웃 등등과 같은 다른 인터커넥트 층을 포함하는 레이아웃은, 본 개시의 의도된 범위 내에 있다.
몇몇 실시형태에서, 비아 층(via0)은 단부 부분(622) 및 단부 부분(642)과 중첩하는 성형체(630)를 포함한다. 성형체(630)는, 단일의 패턴화를 사용하여 도 2a에서 도시되는 단대단 부분(130)을 형성하는 것을 대상으로 하는 2회 굴곡된 성형체이다. 성형체(630)는 단부 부분(622) 및 단부 부분(642) 둘 다와 중첩한다. 2회 굴곡된 성형체는 도 2a를 참조로 설명되었다. 대응하는 넓어진 2회 및 1회 굴곡된 성형체 및 직사각형의 성형체를 구비하는 인터커넥트 구조체(200 및 300)를 형성하기 위한 레이아웃은, 본 개시의 의도된 범위 내에 있다.
도 7a 내지 도 7e는, 몇몇 실시형태에 따른, 도 6의 레이아웃(600)을 사용하여 도 1의 인터커넥트 구조체(100)를 제조하기 위한 단일의 패턴화 방법을 예시하는 단면도이다. 도 7a 내지 도 7e는 레이아웃(600)의 라인 B-B'에 대응하여 취해진 단면도이다. 성형체(630)가 단일의 패턴화를 사용하여 도 2a의 단대단 부분(130)을 형성하는 것을 대상으로 하기 때문에, 레이아웃(600)의 라인 C-C'에 대응하여 취해지는 단면도는, 레이아웃(600)의 라인 B-B'에 대응하여 취해지는 단면도에 실질적으로 대칭적으로 대응한다. 인터커넥트 구조체(100)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 도 7a 내지 도 7e에서의 엘리먼트는 인터커넥트 구조체(100)에서의 엘리먼트와 동일하다.
도 7a를 참조하면, 몇몇 실시형태에서, 도 6의 성형체(630)에 대응하는 비아 개구(730)가 형성될 유전체 층(711)의 스택에 대한 베이스로서 기능하는 유전체 층(710)이 제공된다. 몇몇 실시형태에서, 유전체 층(710)은 기판(도시되지 않음) 위에 형성되는데, 그 기판 안에 또는 위에 디바이스가 형성된다. 몇몇 실시형태에서, 유전체 층(710)은, ILD 층(714) 및 에칭 스톱층(712)에 대해 설명되는 바와 같이 에칭 스톱층 위에 적층되는 ILD 층과 같은, 유전체 층의 스택을 포함한다.
몇몇 실시형태에서, 에칭 스톱층(712) 및 ILD 층(714)을 포함하는 유전체 층(711)의 스택이 유전체 층(710) 위에 형성된다. 몇몇 실시형태에서, 에칭 스톱층(712)은, ILD 층(714)이 구성되고 있을 때 기저의 구조체를 보호하도록 기능한다. 몇몇 실시형태에서, 에칭 스톱층(712)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물 또는 다른 적절한 재료를 포함한다. 몇몇 실시형태에서, ILD 층(714)은, 층내의(intra-layer) 또는 층간의(inter-layer) 기생성 용량을 감소시키기 위한 하나 이상의 저유전율의(low-k) 유전체 재료를 포함한다. 예시적인 저유전율의 유전체 재료는, 실리콘 산화물, 보로실리케이트 글래스(borosilicate glass; BSG), 테트라에틸 오르쏘실리케이트(tetraethyl orthosilicate; TEOS), 스핀 온 글래스(spin-on-glass; SOG), 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 오르가노 실리케이트 글래스(organo-silicate glass; OSG), 플루오르화 실리케이트 유리(fluorinated silicate glass; FSG), 고밀도 플라즈마(high-density plasma; HDP) 산화물, 플라즈마 인핸스드 TEOS(plasma-enhanced TEOS; PETEOS)를 포함한다. 몇몇 실시형태에서, 에칭 스톱층(712) 및 ILD 층(714)은, 예를 들면, 화학 증착(chemical vapor deposition; CVD), 플라즈마 강화 화학 증착(plasma enhanced chemical vapor deposition; PECVD), 고밀도 플라즈마 화학 증착(high density plasma chemical vapor deposition; HDP-CVD) 및 대기압 화학 증착(atmospheric pressure chemical vapor deposition; APCVD)을 사용하여 퇴적된다.
몇몇 실시형태에서, 도 6의 성형체(630)에 대응하는 비아 개구(730)는 유전체 층(711)의 스택에 형성된다. 몇몇 실시형태에서, 비아 개구(730)는, 먼저 포토리소그래피 기술을 사용하여 도 6의 성형체(630)에 대응하는 개구를 갖는 패턴을 생성하고 그 다음 그 패턴을 유전체 층(711)에 전사하는 것에 의해 형성된다. 패턴의 전사 동안, ILD 층(714)은, 예를 들면, 반응성 이온 에칭(reactive ion etching; RIE)을 사용하여 에칭된다. 몇몇 실시형태에서, ILD 층(714)은, CF4, CHF3, CH2F2, C4F8, C5F8 및 C4F6으로 구성되는 그룹에서 선택되는 프로세스 케미스트리(process chemistry)를 사용하여 에칭되고, Ar, O2, N2, CO 및 He로 구성되는 그룹에서 선택되는 분위기 가스 혼합물과 결합된다. 몇몇 실시형태에서, ILD 층(714)이 에칭된 이후 노출되는 에칭 스톱층(712)은, 그 후, 예를 들면, 이온 충격(ion bombardment)을 사용하여 제거된다. 몇몇 실시형태에서, 충돌하는 이온은 아르곤 이온을 포함한다.
도 7b를 참조하면, 몇몇 실시형태에서, 도 3을 참조로 설명되는 확산 배리어 층(130A)은 도 7a의 비아 개구(730)의 측벽 및 저부에 등각적으로(conformally) 퇴적된다. 몇몇 실시형태에서, 확산 배리어 층(130A)은, 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 또는 이들 재료의 다수의 층을 포함한다. 몇몇 실시형태에서, 확산 배리어 층(130A)은, 예를 들면, 스퍼터링을 사용하여 퇴적된다.
몇몇 실시형태에서, 도 3을 참조로 설명되는 도전층(130B)은 비아 개구(730)의 나머지 공간을 충전하도록 퇴적된다. 몇몇 실시형태에서, 도전층(130B)은 구리를 포함한다. 예를 들면, 구리로 비아 개구(730)를 충전하기 위해, 확산 배리어 층(130A) 위에 구리 씨드 층(copper seed layer)이 퇴적된다. 그 다음, 비아 개구(730)를 충전하도록 구리 도금 프로세스가 수행된다. 몇몇 실시형태에서, 비아 개구(730)는, 구리가 유전체 층(711)의 스택의 상면을 초과하도록 충전된다.
몇몇 실시형태에서, 유전체 층(711)의 스택의 상면을 넘어서는 구리를 제거하기 위해, 평탄화 프로세스가 수행된다. 몇몇 실시형태에서, 평탄화 프로세스는 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스이다. 따라서, 싱글 다마신 인터커넥트 구조체(102)의 단대단 부분(130)(도 3에 도시됨)은 비아 개구(730) 내에 형성된다.
도 7c를 참조하면, 유전체 층(711) 및 단대단 부분(130)의 스택 위에, 도 6의 금속 라인(620)에 대응하는 트렌치(720)(도 7d에서 도시됨)가 형성될 유전체 층(715)의 스택이 형성된다. 유전체 층(715)의 스택은 에칭 스톱층(716) 및 금속간 유전체(inter-metal dielectric; IMD) 층(718)을 포함한다. 에칭 스톱층(716) 및 IMD 층(718)의 예시적인 재료 및 퇴적 방법은, 도 7a의 대응하는 에칭 스톱층(712) 및 ILD 층(714)과 관련하여 설명되었다.
도 7d를 참조하면, 도 6의 금속 라인(620)에 대응하는 트렌치(720)는 유전체 층(715)의 스택에 형성된다. 트렌치(720)는 단대단 부분(130)의 상면의 일부를 노출시킨다. 몇몇 실시형태에서, 트렌치(720)는, 먼저 포토리소그래피 기술을 사용하여 도 6의 금속 라인(620)에 대응하는 패턴을 생성하고 그 다음 그 패턴을 유전체 층(715)의 스택으로 전사하는 것에 의해 형성된다. 패턴을 유전체 층(715)의 스택으로 전사하여 트렌치(720)를 형성하기 위한 예시적인 방법은 도 7a에서 비아 개구(730)의 형성과 관련하여 제공되었다.
도 7e를 참조하면, 도 3을 참조로 설명되는 확산 배리어 층(120A)은 도 7d의 트렌치(720)의 측벽과 저부 상에 등각적으로 퇴적된다. 도 3을 참조로 설명되는 도전층(120B)은 트렌치(720)의 나머지 공간을 충전하도록 퇴적되고 평탄화된다. 확산 배리어 층(120A) 및 도전층(120B)의 예시적인 재료 및 형성 방법은, 도 7b의 대응하는 확산 배리어 층(130A) 및 도전층(130B)과 관련하여 설명되었다. 따라서, 싱글 다마신 인터커넥트 구조체(102)의 금속 라인(120)이 트렌치(720)에 형성된다. 몇몇 실시형태에서, 트렌치(720)의 저부에서 확산 배리어 층(120A)은, 도 7에서 도시되는 비아 개구(730)의 도전층(120B)의 상면과 중첩하고 그 도전층(120B)과 접촉한다.
도 8은, 몇몇 실시형태에 따른, 도 2b의 도시되는 인터커넥트 구조체(200)를 형성하기 위한 레이아웃(800)의 도면이다. 도 6의 레이아웃(600)과 비교하여, 레이아웃(800)은 다수의 패턴화를 사용하여 도 2b의 단대단 부분(230)을 형성할 것이다. 몇몇 실시형태에서, 레이아웃(800)은 금속 층(M1) 및 금속 층(M1) 아래의 비아 층(via0)을 포함한다. 레이아웃(800)의 금속 층(M1)은 금속 라인(820) 및 금속 라인(840)을 포함한다. 금속 라인(620 및 640)과 비교하여, 금속 라인(820 및 840)은, 도 2b를 참조로 설명되는 금속 라인(220 및 240)과 유사하게 서로를 향해 더 연장된다.
도 8에서 도시되는 바와 같은 금속 층(M1) 및 비아 층(via0)을 포함하는 레이아웃(800)은 예시이다. 금속 층(M2) 및 비아 층(via1), 금속 층(M3) 및 비아 층(via2), 및 금속 층(M4) 및 비아 층(via3) 등등과 같은 다른 인터커넥트 층을 포함하는 레이아웃(800)은, 본 개시의 의도된 범위 내에 있다.
몇몇 실시형태에서, 레이아웃(800)의 비아 층(via0)은 다수의 패턴화를 위한 패턴화 층(P1 및 P2)을 포함한다. 패턴화 층(P1)은 금속 라인(820)의 단부 부분(822)과 중첩하는 성형체(831)를 포함한다. 패턴화 층(P2)은 금속 라인(840)의 단부 부분(842)과 중첩하는 성형체(833)를 포함한다.
몇몇 실시형태에서, 도 8에서 도시되는 바와 같이, 성형체(831 및 833)의 병합체(830)는 2회 굴곡된 성형체이다. 몇몇 실시형태에서, 성형체(831)는 단부 부분(842)과 중첩하지 않으며, 성형체(833)는 단부 부분(822)과 중첩하지 않는다. 다른 실시형태(도시되지 않음)에서, 성형체(831)는 단부 부분(842)과 부분적으로 중첩하지만, 그러나 Y 방향과 반대의 방향으로 성형체(833)가 시작하는 곳까지 연장되지 않는다. 성형체(833)는 단부 부분(822)과 부분적으로 중첩하지만 Y 방향으로 성형체(831)가 시작하는 곳까지 연장되지 않는다.
다른 실시형태(도시되지 않음)에서, 병합체(830)을 실질적으로 직사각형의 성형체이다. 다른 실시형태에서, 성형체(831)는 단부 부분(842)과 부분적으로 중첩하고, Y 방향과 반대의 방향으로 성형체(833)가 시작하는 곳까지 연장된다. 성형체(833)는 단부 부분(822)과 부분적으로 중첩하고, Y 방향으로 성형체(831)가 시작하는 곳까지 연장된다.
도 9a 내지 도 9c는, 몇몇 실시형태에 따른, 도 8에서 도시되는 레이아웃(800)을 사용하여 도 2b에서 도시되는 단대단 부분(230)을 형성하기 위한 다수의 패턴화 방법을 예시하는 단면도이다. 대응하는 도 9a 내지 도 9c의 상부 부분에 도시되는 단면도(900 및 902)는 레이아웃(800)에서의 라인 D-D'에 대응하여 취해진다. 대응하는 도 9a 내지 도 9c의 저부 부분에 도시되는 단면도(901, 903 및 905)는 레이아웃(800)에서의 라인 E-E'에 대응하여 취해진다. 단일의 패턴화를 사용하여 형성되는 부분을, 실질적으로 도 6에서 도시되는 대응하는 라인 B-B' 및 C-C'를 따라 구비하는 도 7a에서 도시되는 비아 개구(730)와 비교하여, 도 9c에서 도시되는 비아 개구(930)는, 다수의 패턴화를 사용하여 형성되는 부분을, 실질적으로 도 8에서 도시되는 대응하는 라인 D-D' 및 E-E'을 따라 구비한다.
도 9a를 참조하면, 몇몇 실시형태에서, 도 8에서 도시되는 성형체(831 및 833)의 병합체(830)에 대응하여 도 9c를 참조로 설명될 비아 개구(930)가 형성될 유전체 층(911)의 스택에 대한 베이스로서 기능하는 유전체 층(910)이 제공된다. 유전체 층(911)의 스택은, 유전체 층(910) 위에 형성되는 에칭 스톱층(912) 및 ILD 층(914)을 포함한다. 유전체 층(910), 에칭 스톱층(912) 및 ILD 층(914)을 형성하기 위한 예시적인 재료 및 방법은 도 7a에서 도시되는 유사한 엘리먼트(710, 712 및 714)에 대해 제공되었다.
몇몇 실시형태에서, 유전체 층(911)의 스택 위에, 패턴화될 하드 마스크 층(916)이 성형체(831 및 833)에 따라 형성된다. 포토리소그래피 기술을 활용하는 것에 의해, 하드 마스크 층(916)은, 단면도(900)에서 도시되는 바와 같이, 도 8에서 도시되는 성형체(831)에 대응하는 개구(931)를 가지면서 패턴화된다. 한편, 하드 마스크 층(916)은, 단면도(901)에서 도시되는 바와 같이, 도 8에서 도시되는 성형체(833)에 대응하는 개구(933)(도 9b에서 도시됨)를 가지면서 패턴화되지 않는다. 하드 마스크 층(916)의 하나 이상의 재료는, 하드 마스크 층(916)에서의 패턴을 실질적으로 부식시키지 않으면서 하드 마스크 층(916)에서의 패턴이 유전체 층(911)의 기저의 스택으로 전사될 수 있도록, 선택된다.
도 9b를 참조하면, 몇몇 실시형태에서, 포토리소그래피 기술을 활용하는 것에 의해, 하드 마스크 층(916)은, 단면도(903)에서 도시되는 바와 같이, 도 8에서 도시되는 성형체(833)에 대응하는 개구(933)를 가지면서 패턴화된다. 개구(931)는 개구(933)와 중첩하고, 성형체(831 및 833)의 병합체(830)에 대응하는 성형체를 갖는 단일의 개구를 구성한다.
도 9c를 참조하면, 하드 마스크 층(916)에서의 패턴(도 9b에서 도시됨)은 유전체 층(911)의 기저의 스택으로 전사되어, 도 8에서 도시되는 성형체(831 및 833)의 병합체(830)에 대응하는 비아 개구(930)를 형성한다. 유전체 층(911)의 스택으로 패턴을 전사하기 위한 예시적인 방법은 도 7a를 참조로 제공되었다.
도 3에서 도시되는 싱글 다마신 인터커넥트 구조체(102)를 형성하기 위한 후속 동작은, 도 7b 내지 도 7e를 참조로 설명된 것과 유사하다.
이 섹션에서의 각각의 방법은, 금속 라인 아래에 연결 구조체를 포함하며 금속 층 아래의 비아 층의 세트에 형성되는 대응하는 인터커넥트 구조체를 형성하기 위한 것이다. 예를 들면, 세트는 금속 층(M1) 아래의 비아 층(via0)이다. 금속 라인 아래에 연결 구조체를 포함하며 금속 층 아래의 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체를 형성하기 위한 방법은 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는 금속 층(M2) 아래의 비아 층(via1), 및 금속 층(M3) 아래의 비아 층(via2) 등등을 포함한다. 또한, 금속 라인 위에 연결 구조체를 포함하며 금속 층 위의 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체를 형성하기 위한 방법은 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는 금속 층(M1) 위의 비아 층(via1), 및 금속 층(M2) 위의 비아 층(via2) 등등을 포함한다.
오정렬된 금속 라인이 상부 층을 사용하여 커플링되는 인터커넥트 구조체
도 1a를 참조로 설명되는 바와 같이, 단방향의 라우팅 규칙 및 진보된 기술 노드(advanced technology node)에 대한 금속 층의 일부에서의 금속 라인에 대한 고정된 피치 환경을 유지하는 규칙으로 인해, 금속 라인의 일부를 그리드 기반으로 라우팅하고, 금속 라인을 굴곡시키고 다른 방식에서와 같이 금속 라인의 다른 부분을 비그리드 기반으로 라우팅하는 전략은 채택될 수 없다. 이러한 한계를 개선하기 위한 몇몇 실시형태는, 제1 인터커넥트 층에서의 오정렬된 금속 라인을, 제1 인터커넥트 층 위의 제2 인터커넥트 층에 단대단 부분을 포함하는 연결 구조체에 의해 연결하는 것이다. 단방향의 라우팅 규칙에 따르면, 제1 인터커넥트 층에서의 금속 라인은 제2 인터커넥트 층에서의 금속 라인의 것에 실질적으로 수직인 방향으로 이어진다. 제1 인터커넥트 층에서의 오정렬된 금속 라인에 걸쳐 연결하기 위한 제2 인터커넥트 층에서의 단대단 부분에 대해, 오정렬된 금속 라인과 중첩하도록 충분히 넓은 폭을 갖는 금속 라인이 라우팅되고, 제2 인터커넥트 층의 금속 라인을 단대단 부분으로 성형하기 위해, 오정렬된 금속 라인의 대향 측(opposite sides) 상에 컷 라인이 부과된다.
도 10a는, 몇몇 실시형태에 따른, 오정렬된 금속 라인(120 및 140)(도 1a에서 도시되는 것과 동일함)이 상부 인터커넥트 층을 사용하여 커플링되는 인터커넥트 구조체(1000)의 투시도이다. 도 1a에서 도시되는 인터커넥트 구조체(100)와 비교하여, 인터커넥트 구조체(1000)는, 오정렬된 금속 라인(120 및 140)이 존재하는 금속 층(M1) 위의 금속 층(M2)에 단대단 부분(1030)을 포함한다. 몇몇 실시형태에서, 인터커넥트 구조체(1000)는 금속 라인(120 및 140) 및 금속 라인(120)을 금속 라인(140)에 커플링하는 연결 구조체(1024)를 포함한다. 도 1a를 참조로 설명되는 인터커넥트 구조체(100)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 인터커넥트 구조체(1000)에서의 엘리먼트는, 인터커넥트 구조체(100)에서의 엘리먼트와 동일하다. 연결 구조체(1024)는 단대단 부분(1030) 및 비아(1025 및 1035)를 포함한다. 단대단 부분(1030)은 금속 층(M2)에 형성되고 금속 층(M1)의 금속 라인(120 및 140)과 중첩한다. 비아(1025 및 1035)는 금속 층(M1 및 M2) 사이의 비아 층(via1)에 형성된다. 비아(1025 및 1035)는, 단대단 부분(1030)이 대응하는 금속 라인(120 및 140)과 중첩하는 곳에서 단대단 부분(1030)을 대응하는 금속 라인(120 및 140)에 커플링한다.
도 10b는, 몇몇 실시형태에 따른, 정렬된 금속 라인(170 및 190)(도 1b에서 도시되는 것과 동일함)이 상부 인터커넥트 층을 사용하여 커플링되는 다른 인터커넥트 구조체(1050)의 투시도이다. 도 1b에서 도시되는 인터커넥트 구조체(150)와 비교하여, 인터커넥트 구조체(1050)는, 정렬된 금속 라인(170 및 190)이 존재하는 금속 층(M1) 위의 금속 층(M2)에 단대단 부분(1080)을 포함한다. 몇몇 실시형태에서, 인터커넥트 구조체(1050)는 금속 라인(170 및 190) 및 금속 라인(107)을 금속 라인(190)에 커플링하는 연결 구조체(1704)를 포함한다. 도 1b를 참조로 설명되는 인터커넥트 구조체(150)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 인터커넥트 구조체(1050)에서의 엘리먼트는, 인터커넥트 구조체(150)에서의 엘리먼트와 동일하다. 도 10a를 참조로 설명되는 연결 구조체(1024)와 유사하게, 연결 구조체(1074)는 단대단 부분(1080) 및 비아(1075 및 1085)를 포함한다. 단대단 부분(1080)은 금속 층(M2)에 형성되고 금속 층(M1)의 금속 라인(170 및 190)과 중첩한다. 비아(1075 및 1085)는 금속 층(M1 및 M2) 사이의 비아 층(via1)에 형성된다. 비아(1075 및 1085)는, 단대단 부분(1080)이 대응하는 금속 라인(170 및 190)과 중첩하는 곳에서 단대단 부분(1080)을 대응하는 금속 라인(170 및 190)에 커플링한다.
금속 층(M1), 비아 층(via1) 및 금속 층(M2)에 형성되는 인터커넥트 구조체(1000 또는 1050)는 예시이다. 금속 층(M2), 비아 층(via2) 및 금속 층(M3)에 형성되는 인터커넥트 구조체, 금속 층(M3), 비아 층(via3) 및 금속 층(M4)에 형성되는 인터커넥트 구조체, 및 금속 층(M4), 비아 층(via4) 및 금속 층(M5)에 형성되는 인터커넥트 구조체 등등과 같은 다른 인터커넥트 층에 형성되는 인터커넥트 구조체는 본 개시의 의도된 범위 내에 있다.
도 11a는, 몇몇 실시형태에 따른, 실질적으로 넓어지지 않은 비아를 구비하는 도 10a에서 도시되는 인터커넥트 구조체(1000)의 상면도이다. 도 11a는, 단대단 부분(1030)이 금속 라인(120)의 단부 부분(1022) 및 금속 라인(140)의 단부 부분(1042)와 중첩하고, 대응하는 비아(1025 및 1035)를 통해 단부 부분(1022 및 1042)에 커플링되는 것을 예시한다. 단대단 부분(1030)은, 금속 라인(120)의 단부 부분(1022) 및 금속 라인(140)의 단부 부분(1042)과 중첩하는 실질적으로 직사각형의 성형체를 갖는다. 직사각형의 성형체는 단부 부분(1022)의 폭(W102) 및 단부 부분(1042)의 폭(W104)에 걸치는 폭(W103)을 갖는다. 몇몇 실시형태에서, 폭(W102)은 폭(W104)과 중첩한다. 다른 실시형태에서, 폭(W102)은 폭(W104)과 중첩하지 않는다. 몇몇 실시형태에서, 비아(1025 및 1035)는 대응하는 단부 부분(1022 및 1042)과 접촉하고 대응하는 단부 부분(1022 및 1042) 내에 완전히 서 있다. 몇몇 실시형태에서, 비아(1025)의 폭(W1025)은 기껏해야 단부 부분(1022)의 폭(W102)과 실질적으로 동일하다. 마찬가지로, 비아(1035)의 폭(W1035)은 기껏해야 단부 부분(1042)의 폭(W104)과 실질적으로 동일하다.
몇몇 실시형태에서, 비아(1025 및 1035)는 균일한 폭을 갖는다. 결과적으로, 폭(W1025) 및 폭(W1035)은 균일한 폭을 갖는다. 다른 실시형태에서, 비아(1025 및 1035)는 테이퍼드 라인 단부에 대한 것과 같은 균일하지 않은 폭을 갖는다. 따라서, 폭(W1025) 및 폭(W1035)의 각각은 각각의 비아(1025 및 1035)의 최대 폭이다. 비아(1025)의 폭(W1025)이 정의되는 방식은 본 개시의 전체에 걸쳐 유사하게 사용될 수 있다.
도 11b는, 몇몇 실시형태에 따른, 넓어진 비아를 구비하는 다른 인터커넥트 구조체(1100)의 상면도이다. 인터커넥트 구조체(1100)는, 도 11a를 참조로 설명되는 대응하는 금속 라인(120), 금속 라인(140), 단대단 부분(1030) 및 비아(1025 및 1035)에 대응하는, 금속 라인(1120), 금속 라인(1140), 단대단 부분(1030) 및 비아(1125 및 1135)를 포함한다. 단대단 부분(1140)이 대응하는 금속 라인(1120 및 1140)과 중첩하는 곳에서, 금속 라인(1120)은 단부 부분(1122)을 구비하고 금속 라인(1140)은 단부 부분(1142)을 구비한다. 단부 부분(1122 및 1142)은 도 11a를 참조로 설명되는 대응하는 단부 부분(1022 및 1042)에 대응한다. 도 11a에서 도시되는 인터커넥트 구조체(1000)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 인터커넥트 구조체(1100)에서의 엘리먼트는, 인터커넥트 구조체(1000)에서의 엘리먼트와 동일하다. 금속 라인(120 및 140)과 비교하여, 금속 라인(1120 및 1140)은 서로를 향해 더 연장한다. 비아(1025 및 1035)와 비교하여, 비아(1125 및 1135)는 넓어지고 대응하는 단부 부분(1122 및 1142) 상에서 부분적으로 서 있다. 몇몇 실시형태에서, 비아(1125)의 폭(W1125)은, 비아(1125)의 저항을 줄이기 위해, 약 30%와 동일한 제2 인자만큼 단부 부분(1122)의 폭(W112)보다 더 넓고/넓거나 비아(1135)의 폭(W1135)은, 비아(1135)의 저항을 줄이기 위해, 제2 인자만큼 단부 부분(1124)의 폭(W114)보다 더 넓다. 제2 인자의 하한은, 제조 편차에 의해 도입되는 폭(W1125 및 W112), 및/또는 폭(W1135 및 W114)에서의 변동성을 고려하여, 폭(W1125)이 폭(W112)보다 더 넓고/넓거나 폭(W1135)이 폭(W114)보다 더 넓도록, 약 10%보다 더 높다. 제2 인자의 상한은, via1 층에서 인접한 구조체와 최소 이격이 유지되도록 설정된다.
도 12는, 몇몇 실시형태에 따른, 도 11a의 라인 F-F'를 따라 취해진 인터커넥트 구조체(1000)의 단면도이다. 도 12는 금속 라인(120)에 커플링되는 다마신 구조체(1002)를 예시한다. 다마신 구조체(1002)는, 금속 라인(120)이 존재하는 금속 층(M1) 위의 금속 층(M2)에 형성되는 단대단 부분(1030) 및 금속 층(M1 및 M2) 사이의 비아 층(via1)에 형성되어 단대단 부분(1030)을 금속 라인(120)에 커플링하는 비아(1025)를 포함한다. 몇몇 실시형태에서, 다마신 구조체(1002)는 듀얼(dual) 다마신 구조체이다. 다른 실시형태에서, 다마신 구조체(1002)는 싱글 다마신 구조체이다.
도 13a는, 몇몇 실시형태에 따른, 대응하는 금속 라인(120 및 140)에 인접한 금속 라인(170 및 190)의 단부를 넘어 실질적으로 연장되지 않는 대응하는 단부 부분(1022 및 1042)에 커플링되는 도 11a에서 도시되는 바와 같은 넓어지지 않은 비아(1025 및 1035)를 구비하는 인터커넥트 구조체(1300A)의 상면도이다. 금속 라인(170 및 190)의 단부는 대응하는 라인(154 및 156)과 일치되어 도시된다. 인터커넥트 구조체(1300A)는, 도 11a를 참조로 설명되는 인터커넥트 구조체(1000), 및 도 4a를 참조로 설명되는 인접한 인터커넥트 구조체(152)를 포함한다. 단대단 부분(1030)은 금속 라인(170) 측 상의 단부 부분(1022) 및 금속 라인(190) 측 상의 단부 부분(1042)과 중첩하도록 라인(154 및 156)을 넘어 연장한다. 비아(1025)는 금속 라인(170) 옆의 단대단 부분(1030)과 단부 부분(1022) 사이에서 커플링되고, 비아(1025)는 금속 라인(190) 옆의 단대단 부분(1030)과 단부 부분(1042) 사이에서 커플링된다. 도 11a를 참조로 설명되는 몇몇 실시형태에서, 비아 층(via1)의 다른 비아와의 간섭을 방지하기 위해, 비아(1025 및 1035)는 대응하는 단부 부분(1022 및 1042)보다 실질적으로 더 넓지 않다.
도 13b는, 몇몇 실시형태에 따른, 단대단 부분(1130)이 중첩하게 되는 대응하는 금속 라인(1120 및 1140)에 인접한 금속 라인(170 및 190)의 단부를 넘어 연장되는 대응하는 단부 부분(1122 및 1142)에 커플링되는 도 11b에서 도시되는 바와 같은 넓어진 비아(1125 및 1135)를 구비하는 다른 인터커넥트 구조체(1300B)의 상면도이다. 도 13a를 참조로 설명되는 인터커넥트 구조체(1300A)와 비교하여, 인터커넥트 구조체(1300B)는, 인터커넥트 구조체(1000) 대신, 도 11b를 참조로 설명되는 인터커넥트 구조체(1100)를 포함한다. 인터커넥트 구조체(1000)의 금속 라인(120 및 140)과 비교하여, 금속 라인(1120)은 금속 라인(170)과 평행하게 이어지고 금속 라인(170)이 종단하는 라인(154)을 넘어서 종단하고, 금속 라인(1140)은, 금속 라인(190)이 시작하는 라인(156) 뒤에서 시작하여 금속 라인(190)과 평행하게 이어진다. 몇몇 실시형태에서, 단대단 부분(1130)은 라인(154)을 가로질러 단부 부분(1122)과 그리고 라인(156)을 가로질러 단부 부분(1142)과 중첩한다. 인터커넥트 구조체(1000)의 비아(1025 및 1035)와 비교하여, 비아(1125)는 라인(154)을 기준으로 금속 라인(170)이 존재하는 측 상에 위치되지 않으며, 비아(1135)는 라인(156)을 기준으로 금속 라인(190)이 존재하는 측 상에 위치되지 않는다. 이렇게 하여, 비아(1125 및 1135)는 비아 층(via1)의 다른 비아와 인접하지 않는다. 따라서, 도 11b를 참조로 설명되는 몇몇 실시형태에서, 비아(1125 및 1135)는 대응하는 단부 부분(1122 및 1142)보다 더 넓다.
이 섹션에서의 각각의 인터커넥트 구조체는, 금속 라인 위에 연결 구조체를 포함하며 제1 금속 층 위의 제2 금속 층 및 비아 층의 세트에 형성된다. 예를 들면, 세트는 비아 층(via1) 및 금속 층(M1) 위의 금속 층(M2)이다. 금속 라인 위에 연결 구조체를 포함하며 제1 금속 층 위의 제2 금속 층 및 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체는 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는 금속 층(M2) 위의 금속 층(M3)과 비아 층(via2), 및 금속 층(M3) 위의 금속 층(M4)과 비아 층(via3) 등등을 포함한다. 또한, 금속 라인 아래에 연결 구조체를 포함하며 제1 금속 층 아래의 제2 금속 층 및 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체는 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는, 금속 층(M2) 아래의 금속 층(M1)과 비아 층(via1), 및 금속 층(M3) 아래의 금속 층(M2)과 비아 층(via2) 등등을 포함한다.
오정렬된 금속 라인이 상부 층을 사용하여 커플링되는 인터커넥트 구조체를 형성하기 위한 방법
도 14는, 몇몇 실시형태에 따른, 도 10a에서 도시되는 인터커넥트 구조체(1000)를 형성하기 위한 레이아웃의(1400) 도면이다. 도 14는, 오정렬된 금속 라인(620 및 640)에 실질적으로 수직으로 이어지는 그리고 오정렬된 금속 라인(620 및 640)과 중첩하는 금속 라인(1426) 상에 컷 라인(1427 및 1428)을 적용하는 것에 의해, 도 10a에서 도시되는 단대단 부분(1030)을 형성하기 위한 레이아웃(1400)을 예시한다. 레이아웃(1400)은, 금속 층(M1), 금속 층(M1) 위의 금속 층(M2), 금속 층(M1)과 금속 층(M2) 사이에 끼이는 비아 층(via1), 및 금속 층(M2) 상에 부과되는 컷 층을 포함한다. 금속 층(M1)은 금속 라인(620) 및 금속 라인(640)을 포함한다. 금속 라인(620)은 길이에서 실질적으로 Y 방향을 따라 연장하며 단부 부분(1422)에서 종단한다. 금속 라인(640)은 단부 부분(1442)에서 시작하고, 길이에서 실질적으로 Y 방향을 따라 연장한다. 금속 라인(640)은 Y 방향으로 금속 라인(620)과 오정렬되어 있다.
금속 층(M1), 금속 층(M1) 위의 금속 층(M2), 금속 층(M1)과 금속 층(M2) 사이에 끼이는 비아 층(via1), 및 금속 층(M2) 상에 부과되는 컷 층을 포함하는 레이아웃(1400)은 예시이다. 금속 층(M2), 금속 층(M2) 위의 금속 층(M3), 금속 층(M2)과 금속 층(M3) 사이에 끼이는 비아 층(via2), 및 금속 층(M2) 상에 부과되는 컷 층을 포함하는 레이아웃, 금속 층(M3), 금속 층(M3) 위의 금속 층(M4) 금속 층(M3)과 금속 층(M4) 사이에 끼이는 비아 층(via3), 및 금속 층(M3) 상에 부과되는 컷 층을 포함하는 레이아웃, 금속 층(M3), 금속 층(M3) 위의 금속 층(M4), 금속 층(M3)과 금속 층(M4) 사이에 끼이는 비아 층(via3), 및 금속 층(M3) 상에 부과되는 컷 층을 포함하는 레이아웃 등등과 같은 다른 인터커넥트 층을 포함하는 레이아웃은, 본 개시의 의도된 범위 내에 있다.
몇몇 실시형태에서, 금속 층(M2)은, 길이에서 실질적으로 X 방향을 따라 연장하며, 금속 라인(1426)이 단부 부분(1422) 및 단부 부분(1442)과 중첩하도록 하는 폭(W1426)을 갖는 금속 라인(1426)을 포함한다. X 방향은 실질적으로 Y 방향에 수직이다. 컷 층은, 금속 라인(1426)의 폭(W1426)을 가로질러 이어지며 단부 부분(1422 및 1442)의 대향 측 상에 구성되는 컷 라인(1427 및 1428)을 포함한다. 컷 라인(1427 및 1428) 사이에 있는 금속 라인(1426)의 부분(1430)은 도 10a에서 도시되는 단대단 부분(1030)에 대응한다.
몇몇 실시형태에서, 비아 층(via1)은, 금속 층(M1)의 단부 부분(1422)을 금속 층(M2)의 금속 라인(1426)에 커플링하는 비아(1425), 및 금속 층(M1)의 단부 부분(1442)을 금속 층(M2)의 금속 라인(1426)에 커플링하는 비아(1435)를 포함한다.
금속 층(M1), 비아 층(via1), 금속 층(M2) 및 컷 층(1427 및 1428)을 포함하는 레이아웃(1400)은 예시이다. 인터커넥트 층에 형성되는 레이아웃은 본 개시의 의도된 범위 내에 있다.
도 15a 내지 도 15d는, 몇몇 실시형태에 따른, 도 14에서 도시되는 레이아웃(1400)을 사용하여 도 10a에서 도시되는 인터커넥트 구조체(1000)를 제조하기 위한 방법을 예시하는 단면도이다. 도 15a 내지 도 15d는 레이아웃(1400)의 라인 G-G'에 대응하여 취해진 단면도이다. 도 15a 내지 도 15d는, 도 14에서 도시되는 컷 라인(1427 및 1428) 및 비아 퍼스트 듀얼 다마신 프로세스(via first dual damascene process)를 사용하여 도 10a에서 도시되는 비아(1035) 및 단대단 부분(1030)을 형성하는 것을 예시한다. 도 15c에서 라벨링되는 바와 같이, 비아 퍼스트 듀얼 다마신 프로세스의 경우, 듀얼 다마신 개구(1504)의 형성은 비아 개구(1535B)를 먼저 에칭하고 그 다음 트렌치(1530)를 에칭하는 것을 포함한다. 컷 라인(1427 및 1428)은, 도 14에서 도시되는 금속 라인(1426)을 생성하기 위한 개구(1526)(도 15a에서 도시됨)에서의 블로킹 구조체(blocking structure)(1527 및 1528)(도 15b에서 도시됨)에 대응한다. 인터커넥트 구조체(1000)에서의 엘리먼트의 것과 동일한 참조 번호로 라벨링되어 있는 도 15a 내지 도 15d에서의 엘리먼트는 인터커넥트 구조체(1000)에서의 엘리먼트와 동일하다.
도 15a를 참조하면, 몇몇 실시형태에서, 유전체 층(1510)이 제공된다. 유전체 층(1510)에 금속 라인(140)이 형성된다. 금속 라인(140)은 도 14에서 도시되는 레이아웃(1400)에서의 금속 라인(640)에 따라 형성된다. 유전체 층(1510) 위에 유전체 층(1512)이 형성된다. 유전체 층(1512) 위에 유전체 층(1514)이 형성된다. 몇몇 실시형태에서, 유전체 층(1510, 1512 및 1514)의 각각은, 도 7a를 참조로 설명되는 유전체 층(711)의 스택과 유사한 유전체 층의 스택이다. 유전체 층(1512 및 1514)에 개구(1535A)가 형성되어 금속 라인(140)의 일부를 노출시킨다. 개구(1535A)는 레이아웃(1400)에서의 비아(1435)에 대응하여 형성된다. 하드 마스크 층(1516)이 유전체 층(1514) 위에 형성되고 개구(1535A)에 연결되는 개구(1526)를 가지면서 패턴화된다. 개구(1526)는 레이아웃(1400)에서의 금속 라인(1426)에 대응한다. 몇몇 실시형태에서, 개구(1535A)의 저부에 있는 노출된 구조체를 보호하기 위해, 하드 마스크 층(1516)의 퇴적 및 패턴화 이전에, 개구(1535A)의 일부를 충전하는 보호 코팅(도시되지 않음)이 형성된다. 유전체 층(1510, 1512 및 1514)의 각각에 대한 예시적인 재료 및 형성 방법은 도 7a를 참조로 제공되었다. 금속 라인(140)에 대한 예시적인 재료 및 형성 방법은 도 7d 및 도 7e를 참조로 제공되었다. 개구(1535A)에 대한 예시적인 형성 방법은 도 7a를 참조로 제공되었다. 하드 마스크 층(1516)을 패턴화하여 개구(1526)를 형성하기 위한 예시적인 형성 방법은 도 9a를 참조로 제공되었다.
도 15b를 참조하면, 몇몇 실시형태에서, 하드 마스크 층(1518)이, 도 15a에서 도시되는 하드 마스크 층(1516) 위에 그리고 개구(1526) 내에 형성되고, 개구(1526)에 블로킹 구조체(1527 및 1528)가 형성되도록 패턴화된다. 블로킹 구조체(1527 및 1528)는 레이아웃(1400)에서의 대응하는 컷 라인(1427 및 1428)에 대응한다. 하드 마스크 층(1518)을 패턴화하여 블로킹 구조체(1527 및 1528)를 형성하기 위한 예시적인 형성 방법은 도 9a를 참조로 제공되었다.
도 15c를 참조하면, 몇몇 실시형태에서, 도 15b에서 도시되는 하드 마스크 층(1516 및 1518)에 의해 공동으로 형성되는 패턴은 기저의 유전체 층(1514)으로 전사되고 그로 인해 유전체 층(1512)에서의 비아 개구(1535B) 위의 유전체 층(1514)에 트렌치(1530)를 포함하는 듀얼 다마신 개구(1504)를 형성한다. 트렌치(1530)는 레이아웃(1400)에서의 금속 라인(1426)의 일부(1430)에 대응한다. 비아 개구(1535B)는 레이아웃(1400)에서의 비아(1435)에 대응한다. 유전체 층(1514)으로 패턴을 전사하기 위한 예시적인 방법은 도 7a를 참조로 제공되었다.
도 15d를 참조하면, 몇몇 실시형태에서, 확산 배리어 층(1030A)이 도 15c에서 도시되는 듀얼 다마신 개구(1504)의 측벽과 저부 상에 등각적으로 퇴적된다. 듀얼 다마신 개구(1504)의 나머지 공간을 충전하도록, 도전층(1030B)이 퇴적된다. 확산 배리어 층(1030A) 및 도전층(1030B)의 예시적인 재료 및 형성 방법은 도 7b를 참조로 설명되었다. 결과적으로 나타나는 구조체는, 단대단 부분(1030) 및 비아(1035)를 포함하는 듀얼 다마신 인터커넥트 구조체(1004)이다. 비아(1035)는 기저의 금속 라인(140)을 위쪽의 단대단 부분(1030)에 커플링한다.
단대단 부분(1030) 및 비아(1035)는 비아 퍼스트 듀얼 다마신 프로세스를 사용하여 형성된다. 다른 듀얼 다마신 프로세스 또는 싱글 다마신 프로세스를 사용하여 형성되는 단대단 부분(1030) 및 비아(1035)는 본 개시의 의도된 범위 내에 있다.
이 섹션에서의 각각의 방법은, 제1 금속 층 위의 제2 금속 층 및 비아 층의 세트에 형성되는 금속 라인 위에 연결 구조체를 포함하는 대응하는 인터커넥트 구조체를 형성하기 위한 것이다. 예를 들면, 세트는 비아 층(via1) 및 금속 층(M1) 위의 금속 층(M2)이다. 금속 라인 위에 연결 구조체를 포함하며 제1 금속 층 위의 제2 금속 층 및 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체를 형성하기 위한 방법은 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는 금속 층(M2) 위의 금속 층(M3)과 비아 층(via2), 및 금속 층(M3) 위의 금속 층(M4)과 비아 층(via3) 등등을 포함한다. 또한, 금속 라인 아래에 연결 구조체를 포함하며 제1 금속 층 아래의 제2 금속 층 및 비아 층의 다른 세트에 형성되는 다른 인터커넥트 구조체를 형성하기 위한 방법은 본 개시의 의도된 범위 내에 있다. 예를 들면, 다른 세트는, 금속 층(M2) 아래의 금속 층(M1)과 비아 층(via1), 및 금속 층(M3) 아래의 금속 층(M2)과 비아 층(via2) 등등을 포함한다.
오정렬된 금속 라인이 하부/상부 층을 사용하여 커플링되고 인접한 금속 라인이 상부/하부 층을 사용하여 커플링되는 인터커넥트 구조체
도 16은, 몇몇 실시형태에 따른, 도 1a에서 도시되는 인터커넥트 구조체(100) 및 인터커넥트 구조체(100)에 인접하게 형성되는 도 10b에서 도시되는 인터커넥트 구조체(1050)를 포함하는 인터커넥트 구조체(1600)의 투시도이다. 금속 라인(170 및 190)은 금속 라인(120 및 140)과 동일한 인터커넥트 층에 형성된다. 금속 라인(170)은 금속 라인(120)에 인접하게 형성되고, 금속 라인(190)은 금속 라인(140)에 인접하게 형성된다. 금속 라인(120 및 140)은 금속 라인(120 및 140)의 것 아래의 인터커넥트 층의 단대단 부분(130)을 사용하여 함께 커플링된다. 단대단 부분(130)과의 간섭을 방지하기 위해, 금속 라인(170 및 190)은, 대응하는 금속 라인(170 및 190)과 단대단 부분(1080) 사이에 끼이는 비아(1075 및 1085) 및 금속 라인(170 및 190)의 것 위의 인터커넥트 층에서의 단대단 부분(1080)을 사용하여 서로 커플링된다.
도 17은, 몇몇 실시형태에 따른, 도 10a에서 도시되는 인터커넥트 구조체(1000) 및 인터커넥트 구조체(1000)에 인접하게 형성되는 도 1b에서 도시되는 인터커넥트 구조체(150)를 포함하는 인터커넥트 구조체(1700)의 투시도이다. 금속 라인(170 및 190)은 금속 라인(120 및 140)과 동일한 인터커넥트 층에 형성된다. 금속 라인(170)은 금속 라인(120)에 인접하게 형성되고, 금속 라인(190)은 금속 라인(140)에 인접하게 형성된다. 금속 라인(120 및 140) 위의 인터커넥트 층을 사용하여 금속 라인(120 및 140)을 함께 커플링하는 비아(1025 및 1035) 및 단대단 부분(1030)과의 간섭을 방지하기 위해, 금속 라인(170 및 190)은 금속 라인(170 및 190)의 것 아래의 인터커넥트 층에서의 단대단 부분(180)을 사용하여 서로 커플링된다.
싱글 포트 SRAM 매크로
SRAM 매크로는, 비그리드 기반으로 라우팅되는 금속 라인을 포함하는 어레이 셀의 어레이에 대한 부분, 및 SRAM 매크로의 영역을 절약하기 위해 그리드 기반으로 라우팅되는 금속 라인을 포함하는 입력 및 출력(IO) 회로에 대한 부분을 포함한다. 리소그래피 툴의 한계로 인해, 상이한 성형체의 패턴 또는 패턴의 조합 사이의 거리를 고려하여 레이아웃에 대해 광학 근접 보정(optical proximity correction; OPC)이 수행된다. OPC에 의해 보정되는 피치 및 상이한 패턴 성형체의 패턴의 조합의 수가 제한되기 위해서는, 패턴은 그리드 기반으로 라우팅된다. 그리드 기반으로 라우팅되는 각각의 패턴에 대해, 패턴은 그리드 라인의 교차점으로서의 그리드 포인트에 기초하여 정렬된다. 결과적으로, 그리드 기반으로 라우팅되는 예시적인 패턴은 그리드 라인 사이에 중간 라인을 따라 패턴 경계를 갖는다. SRAM 매크로의 경우, IC 회로에 대한 부분은 OPC의 실행 시간을 절약하기 위해 그리드 기반으로 라우팅된다. 한편, 어레이 셀의 어레이의 부분은 영역을 절약하기 위해 그리드 기반으로 라우팅되지 않는다. 그리드 기반으로 라우팅되지 않는 각각 패턴의 경우, 패턴이, 그리드 기반으로 라우팅되는 각각의 패턴으로서, 대응하는 배선 규칙을 따르고 있을지라도, 패턴은 그리드 포인트에 기초하여 정렬되지 않는다. 결과적으로, 그리드 기반으로 라우팅되는 예시적인 패턴은 그리드 라인 사이에 중간 라인에서 떨어진 패턴 경계를 갖는다. 도 1 내지 도 17을 참조로 설명되는 실시형태가 SRAM 매크로에 적용되며, 하기에서 설명된다.
도 18은, 몇몇 실시형태에 따른, 반도체 칩에서의 SRAM 매크로(1800)의 블록도이다. 대응하는 도 1a, 도 2a 내지 도 5 및 도 10, 도 11a 내지 도 13b를 참조로 설명되는 연결 구조체(124 및 1024) 중 임의의 것은, 도 18에서 도시되는 IO 회로(1804)와 어레이 셀(SC81 내지 SC84) 사이에 연결을 형성하도록 적용가능하다.
SRAM 매크로(1800)는 어레이 셀의 어레이(SC11, SC12 … 및 SC84)의 어레이, 워드 라인 디코딩 회로(1802) 및 IO 회로(1804)를 포함한다. 액세스용 회로(accessing circuit)의 타입은 IO 회로(1804) 및 워드 라인 디코딩 회로(1802)를 포함한다. 워드 라인 디코딩 회로(1802)는, 어레이 셀의 대응하는 로우(SC11 내지 SC14, SC21 내지 SC24 … 및 SC81 내지 SC84)를 따라 이어지는 복수의 워드 라인(WL1, WL2 … 및 WL8)을 구동한다. IO 회로(1804)는, 어레이 셀의 대응하는 칼럼(SC11 내지 SC81, SC12 내지 SC82 … 및 SC14 내지 SC84)을 따라 이어지는 비트 라인과 상보적 비트 라인의 복수의 쌍(BL1과 BLB1, BL2과 BLB2 … 및 BL4과 BLB4)을 구동하거나 수신한다. 액세스용 라인의 타입은, 워드 라인 예컨대 복수의 워드 라인(WL1, WL2 … 및 WL8), 및 비트 라인 또는 상보적 비트 라인의 쌍, 예컨대 비트 라인과 상보적 비트 라인의 복수의 쌍(BL1과 BLB1, BL2와 BLB2 … 및 BL4와 BLB4)을 포함한다. 워드 라인 디코딩 회로(1802)는, 어레이 셀 중 대응하는 로우(SC11 내지 SC14, SC21 내지 SC24 … 또는 SC81 내지 SC84)가 액세스를 위해 선택되도록, 로우 어드레스를 수신하고, 로우 어드레스를 디코딩하고, 예를 들면, 워드 라인(WL1, WL2 … 및 WL8) 중 대응하는 하나를 어써트(assert)하도록 구성된다. 판독 동작을 위해, IO 회로(1804)는, 비트 라인과 상보적 비트 라인의 복수의 쌍(BL1과 BLB1, BL2과 BLB2 … 및 BL4과 BLB4)을 프리차지하고 등화하도록, 비트 라인과 상보적 비트 라인의 복수의 쌍(BL1과 BLB1, BL2과 BLB2 … 및 BL4과 BLB4)을 통해 수신되는 상이한 전압에 기초하여 데이터를 감지하도록, 그리고 디코딩된 칼럼 어드레스에 대응하는 칼럼에서 감지된 데이터를 선택하고 그 데이터를 출력하도록 구성된다. 기록 동작을 위해, IO 회로(1804)는, 데이터를 입력하기 위한 그리고 입력 데이터가 어레이 셀(SC11, SC12 … 또는 SC84)에 저장되도록, 입력 데이터에 따라 비트 라인과 상보적 비트 라인의 선택된 쌍(BL1과 BLB1, BL2과 BLB2 … 또는 BL4과 BLB4)을 구동하기 위한 디코딩된 칼럼 어드레스에 대응하는 칼럼을 선택하도록 구성된다. 워드 라인 디코딩 회로(1802) 및 IO 회로(1804)를 포함하는 회로부는 주변 회로로 칭해질 수 있다.
간략화를 위해, SRAM 매크로(1800)는 싱글 뱅크 메모리로서 예시적으로 도시된다. 몇몇 실시형태에서, 싱글 뱅크 메모리는 어레이 셀의 어레이 및 플랫 어드레싱 방식(flat addressing scheme) 하에서 어레이 셀의 어레이에 액세스하는 액세스 회로부를 포함한다. 플랫 어드레싱 방식 하에서, 어레이 셀의 어레이에서의 각각의 어레이 셀은 로우 어드레스와 칼럼 어드레스를 갖는다. 몇몇 실시형태에서, 멀티 뱅크 메모리는 어레이 셀의 다수의 어레이 및 계층적 어드레싱 방식(hierarchical addressing scheme) 하에서 어레이 셀의 다수의 어레이에 액세스하는 글로벌 및 로컬 액세스용 회로부를 포함한다. 계층적 어드레싱 방식 하에서, 어레이 셀의 다수의 어레이에서의 각각의 어레이 셀은 뱅크 어드레스, 로우 어드레스 및 칼럼 어드레스를 갖는다. 메모리 뱅크 및 SRAM 매크로(1800)와 유사한 그 로컬 액세스용 회로부를 구비하는 멀티 뱅크 메모리는 본 개시의 의도된 범위 내에 있다. 예시를 위한 예로서, SRAM 매크로(1800)는 8 로우 및 4 칼럼을 갖는다. 다른 수의 로우 및/또는 칼럼은 본 개시의 의도된 범위 내에 있다.
도 19는, 몇몇 실시형태에 따른, 도 18에서 도시되는 회로(1806)의 회로도이다. 도 19는 회로(1806)의 엘리먼트 및 엘리먼트 사이의 연결을 예시한다. 몇몇 실시형태에서, 회로(1806)는 어레이 셀(SC81) 및 IO 회로(1804)(도 18에서 라벨링됨)의 대응하는 부분을 포함한다. 다른 어레이 셀(SC82, S83 … S84) 및 IO 회로(1804)의 대응하는 부분은 회로(1806)와 유사하다. 어레이 셀(SC81)은 교차 커플링된 인버터 쌍(1808) 및 패스 게이트(pass gate)(1810 및 1812)를 포함한다. 인버터 쌍(1808)은 스토리지 노드(SN)와 상보적 스토리지 노드(SNB)에 데이터를 유지하도록 구성된다. 패스 게이트(1810)는 워드 라인(WL8)에서의 신호에 응답하여 비트 라인(BL1)을 스토리지 노드(SN)에 커플링하도록 구성된다. 패스 게이트(1812)는 워드 라인(WL8)에서의 신호에 응답하여 상보적 비트 라인(BLB1)을 상보적 스토리지 노드(SNB)에 커플링하도록 구성된다.
몇몇 실시형태에서, 인버터 쌍(1808)의 제1 인버터는 P형 전계 효과 트랜지스터(P-type field effect transistor; P-FET) PU1 및 N-FET PD1를 포함한다. P-FET PU1의 소스는 더 높은 전원 노드(CVdd)에 커플링된다. N-FET PD1의 소스는 더 낮은 전원 노드(CVss)에 커플링된다. P-FET PU1와 N-FET PD1의 드레인은 함께 스토리지 노드(SN)에 커플링된다. P-FET PU1와 N-FET PD1의 게이트는 함께 스토리지 노드(SNB)에 커플링된다. 인버터 쌍의 제2 인버터는 P-FET PU2 및 N-FET PD2를 포함한다. P-FET PU2의 소스는 더 높은 전원 노드(CVdd)에 커플링된다. N-FET PD2의 소스는 더 낮은 전원 노드(CVss)에 커플링된다. P-FET PU2와 N-FET PD2의 드레인은 함께 상보적 스토리지 노드(SNB)에 커플링된다. P-FET PU2와 N-FET PD2의 게이트는 함께 스토리지 노드(SN)에 커플링된다.
패스 게이트(1810)는, 그 게이트가 워드 라인(WL8)에 커플링되고, 제1 소스 또는 드레인이 스토리지 노드(SN)에 커플링되고 제2 소스 또는 드레인이 비트 라인(BL1)에 커플링되는 N-FET PG1를 포함한다. 패스 게이트(1812)는, 그 게이트가 워드 라인(WL8)에 커플링되고, 제1 소스 또는 드레인이 상보적 스토리지 노드(SNB)에 커플링되고 제2 소스 또는 드레인이 상보적 비트 라인(BLB1)에 커플링되는 N-FET PG2를 포함한다.
몇몇 실시형태에서, 어레이 셀(SC81)에 대응하는 IO 회로(1804)의 부분은, 프리차지 및 등화 동작을 위한 P-FET Q1, P-FET Q2 및 P-FET Q3, 판독 동작을 위한 P-FET Q4 및 P-FET Q6, 및 기록 동작을 위한 N-FET Q5 및 N-FET Q7을 포함한다. 간략화를 위해, 판독 동작을 위해 비트 라인 및 상보적 비트 라인의 쌍(BL1 및 BLB1)으로부터 데이터를 감지하기 위한 그리고 기록 동작을 위해 비트 라인 및 상보적 비트 라인의 쌍(BL1 및 BLB1)을 구동하기 위한 회로부는 도시되지 않는다.
몇몇 실시형태에서, P-FET Q1의 제1 소스 또는 드레인 및 제2 소스 또는 드레인은 대응하는 비트 라인(BL1) 및 상보적 비트 라인(BLB1)에 커플링되고 P-FET Q1의 게이트는 제어 라인(BLEQB)에 커플링된다. P-FET Q2 및 Q3의 소스는 함께 프리 차지 전압(VPC)에 커플링되고, P-FET Q2 및 Q3의 드레인은 대응하는 비트 라인(BL1) 및 상보적 비트 라인(BLB1)에 커플링되고 P-FET Q2 및 Q3의 게이트는 함께 제어 라인(BLEQB)에 커플링된다. 판독 동작 이전의 등화 및 프리 차지 동작 동안, 제어 라인(BLEQB)에서의 신호는 P-FET Q1, Q2 및 Q3를 턴온시킨다. P-FET Q2 및 Q3가 비트 라인(BL1) 및 상보적 비트 라인(BLB1)을 프리 차지 전압(VPC)으로 프리차지하는 동안, P-FET Q1는 비트 라인(BL1) 및 상보적 비트 라인(BLB1) 상의 초기 전압을 등화하는 것에 의해 이 프로세스를 가속시키는 것을 돕는다.
몇몇 실시형태에서, 판독 동작 동안, P-FET Q4 및 Q6는 제어 라인(YB_READ)에서의 신호에 응답하여 대응하는 비트 라인(BL1) 및 상보적 비트 라인(BLB1)을 대응하는 출력 데이터 라인(DL) 및 상보적 출력 데이터 라인(DLB)에 커플링한다. 몇몇 실시형태에서, 제어 라인(YB_READ)에서의 신호는 디코딩된 칼럼 어드레스에 따라 생성된다. 몇몇 실시형태에서, 기록 동작 동안, N-FET Q5 및 Q7는 제어 라인(Y_WRITE)에서의 신호에 응답하여 대응하는 입력 데이터 라인(WT) 및 상보적 입력 데이터 라인(WC)을 대응하는 비트 라인(BL1) 및 상보적 비트 라인(BLB1)에 커플링한다. 몇몇 실시형태에서, 제어 라인(Y_WRITE)에서의 신호는 디코딩된 칼럼 어드레스에 따라 생성된다.
비트 라인(예를 들면, BL1)은 또한 데이터 라인으로 칭해지며 상보적 비트 라인(예를 들면, BLB1)은 또한 상보적 데이터 라인으로 칭해지는데, 그 이유는 비트 라인(BL1) 및 상보적 비트 라인(BLB1)이 어레이 셀(예를 들면, SC81)에 대한 데이터를 이송하기 때문이다.
도 19에서 도시되는 회로(1806)의 다양한 실시형태의 레이아웃 및 단면도는 하기에서 나타내어진다. IC 제조 프로세스에서, FEOL(front-end-of-line; 공정 전처리)은 트랜지스터와 같은 디바이스를 형성하고 따라서 층(via0) 이전의 디바이스 층 및 콘택 층을 커버하며, BEOL(back-end-of-line; 공정 후처리)은 디바이스를 연결하기 위한 인터커넥트 층의 스택을 형성하고 따라서 콘택 층 위의 적층된 금속 층 및 적층된 금속 층의 각각의 쌍 사이에 끼이는 각각의 비아 층을 커버한다. 예로서, 회로(1806)의 도 23에서 도시되는 단면(2202)은 IC 제조 프로세스의 대응하는 FEOL 및 BEOL 동안 형성되는 FEOL 부분(2204) 및 BEOL 부분(2206)을 포함한다. 도 20에서 도시되는 레이아웃(2000)은 FEOL 부분(2204)에서의 어레이 셀(SC81)의 층을 포함하고, 도 21에서 도시되는 레이아웃(2002)은 BEOL 부분(2206)에서의 어레이 셀(SC81)의 층 및 단면(2202)에서 도시되지 않는 어레이 셀(SC81)의 금속 층(M3)을 포함한다. 또한, 도 22a에서 도시되는 레이아웃(2200A)은 BEOL 부분(2206)에서의 IO 회로(1804) 및 어레이 셀(SC81)의 금속 층(M1)까지의 층을 포함한다. 레이아웃(2000)은 FEOL 부분(2204)의 BEOL 부분(2206)에 대한 구조적 연결을 나타내기 위한, BEOL 부분(2206)에서의 비아 층(via0)을 더 포함한다. 마찬가지로, 도 20에서 도시되는 레이아웃(2000), 도 21에서 도시되는 레이아웃(2002) 및 도 22b에서 도시되는 레이아웃(2200B) 내지 도 22d에서 도시되는 2200D 및 도 24에서 도시되는 2400의 각각에서의 층은, 도 23에서 도시되는 FEOL 부분(2204) 및 BEOL 부분(2206)에서의 것에 매핑될 수 있다. 도 20에서 도시되는 레이아웃(2000), 도 21에서 도시되는 레이아웃(2002), 및 도 25에서 도시되는 레이아웃(2500)에서의 층은, 도 26에서 도시되는 FEOL 부분(2504) 및 BEOL 부분(2506)에서의 것에 매핑될 수 있다. 도 27에서 도시되는 레이아웃(2700), 도 28에서 도시되는 레이아웃(2702), 및 도 29에서 도시되는 레이아웃에서의 층은, 도 30에서 도시되는 FEOL 부분(2904) 및 BEOL 부분(2906)에서의 것에 매핑될 수 있다. 도 27에서 도시되는 레이아웃(2700), 도 28에서 도시되는 레이아웃(2702), 및 도 31에서 도시되는 레이아웃(3100)에서의 층은, 도 33에서 도시되는 FEOL 부분(3104) 및 BEOL 부분(3106)에서의 것에 매핑될 수 있다.
도 20은, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분(2206)에서의 어레이 셀(SC81)의 비아 층(via0) 및 FEOL 부분(2204)에서의 어레이 셀(SC81)(도 19에서 도시됨)의 층을 포함하는 레이아웃(2000)의 도면이다. 도 20은 싱글 핀의 FinFET(single-finned FinFET)에 의해 구현되는 어레이 셀(SC81)을 예시한다. 몇몇 실시형태에서, FEOL 부분은, 트랜지스터와 같은 디바이스가 패턴화되는 IC 제조의 일부이며, 예를 들면, 층(via0) 이전의 디바이스 층 및 콘택층을 포함한다. 층(via0)의 형성은 IC 제조의 공정 후처리(BEOL) 부분의 시작으로 간주된다. BEOL 부분은 FEOL 부분 위의 인터커넥트 층의 스택을 포함한다. 인터커넥트 층의 스택은, 적층된 금속 층 및 적층된 금속 층의 각각의 쌍 사이에 끼인 각각의 비아 층으로 형성된다. 층(via0)은 FEOL 콘택 층과 BEOL 금속 층(M1) 사이의 비아 층이다. 하기의 설명을 용이하게 하기 위해, 레이아웃에서의 성형체는 반도체 칩에서의 대응하는 구조적 엘리먼트의 이름을 사용하여 칭해진다.
레이아웃 도면(2000)은, 길이에서 실질적으로 Y 방향을 따라 연장하는 복수의 핀 구조체(2014, 2016, 2018 및 2020), 길이에서 실질적으로 X 방향을 따라 연장하는 복수의 게이트 구조체(2022, 2024, 2026 및 2028), 길이에서 X 방향을 따라 연장하는 복수의 소스 또는 드레인 콘택(2030, 2034, 2038, 2042, 2050, 2054, 2058 및 2062), 길이에서 Y 방향을 따라 연장하는 복수의 게이트 콘택(2036, 2046, 2056 및 2066), 및 층(via0)에서의 복수의 비아(2032, 2040, 2044, 2048, 2052, 2060, 2064 및 2068)를 포함한다. 몇몇 실시형태에서, X 방향은 도 18에서 도시되는 어레이 셀(SC11, SC12 … 및 SC14)의 로우와 같은 어레이 셀의 로우를 따르며, Y 방향은 어레이 셀(SC11, SC21 … 및 SC81)의 칼럼과 같은 어레이 셀의 칼럼을 따른다.
도 19에서 도시되는 FET PU1, PD1, PG1, PU2, PD2 및 PG2는 레이아웃 도면(2000)의 세 부분에서 정렬된다. 중간 부분은 P-FET PU1 및 PU2에 할애되고, 왼쪽 부분은 N-FET PD1 및 PG1에 대응하고 오른쪽 부분은 N-FET PD2 및 PG2에 속한다. P-FET PU1의 경우, 게이트는 핀 구조체(2014)의 채널 영역 주위를 둘러싸는 게이트 구조체(2022)를 포함하고, 소스 및 드레인은 게이트 구조체(2022)의 대향 측 상의 핀 구조체(2014)의 대응하는 소스 영역 및 드레인 영역을 포함한다. N-FET PD1의 경우, 게이트는 핀 구조체(2016)의 제1 채널 영역 주위를 둘러싸는 게이트 구조체(2022)를 포함하고, 소스 및 드레인은 게이트 구조체(2022)의 대향 측 상의 핀 구조체(2016)의 대응하는 소스 영역 및 드레인 영역을 포함한다. 게이트 구조체(2022)가 핀 구조체(2014) 및 핀 구조체(2016) 둘 다를 가로지르기 때문에, P-FET PU1 및 N-FET PD1의 게이트는 함께 커플링된다. N-FET PG1의 경우, 게이트는 핀 구조체(2016)의 제2 채널 영역을 둘러싸는 게이트 구조체(2024)를 포함하고, 제1 소스 또는 드레인 및 제2 소스 또는 드레인은, 게이트 구조체(2024)의 대향 측 상의 핀 구조체(2016)의 대응하는 제1 소스 또는 드레인 영역 및 제2 소스 또는 드레인 영역을 포함한다. N-FET PD1에 대한 드레인 영역 및 N-FET PG1에 대한 제1 소스 또는 드레인 영역은 핀 구조체(2016)에서 공유된다. N-FET PD1에 대한 드레인 영역 및 N-FET PG1에 대한 제1 소스 또는 드레인 영역이 핀 구조체(2016)에서 공유되기 때문에, N-FET PD1의 드레인은 N-FET PG1의 제1 소스 또는 드레인에 커플링된다.
P-FET PU2의 경우, 게이트는 핀 구조체(2018)의 채널 영역 주위를 둘러싸는 게이트 구조체(2026)를 포함하고, 소스 및 드레인은 게이트 구조체(2026)의 대향 측 상의 핀 구조체(2018)의 대응하는 소스 영역 및 드레인 영역을 포함한다. N-FET PD2의 경우, 게이트는 핀 구조체(2020)의 제1 채널 영역 주위를 둘러싸는 게이트 구조체(2026)를 포함하고, 소스 및 드레인은 게이트 구조체(2026)의 대향 측 상의 핀 구조체(2020)의 대응하는 소스 영역 및 드레인 영역을 포함한다. 게이트 구조체(2026)가 핀 구조체(2018) 및 핀 구조체(2020) 둘 다를 가로지르기 때문에, P-FET PU2 및 N-FET PD2의 게이트는 함께 커플링된다. N-FET PG2의 경우, 게이트는 핀 구조체(2020)의 제2 채널 영역을 둘러싸는 게이트 구조체(2028)를 포함하고, 제1 소스 또는 드레인 및 제2 소스 또는 드레인은, 게이트 구조체(2028)의 대향 측 상의 핀 구조체(2020)의 대응하는 제1 소스 또는 드레인 영역 및 제2 소스 또는 드레인 영역을 포함한다. N-FET PD2에 대한 드레인 영역 및 N-FET PG2에 대한 제1 소스 또는 드레인 영역은 핀 구조체(2020)에서 공유된다. N-FET PD2에 대한 드레인 영역 및 N-FET PG2에 대한 제1 소스 또는 드레인 영역이 핀 구조체(2020)에서 공유되기 때문에, N-FET PD2의 드레인은 N-FET PG2의 제1 소스 또는 드레인에 커플링된다.
P-FET PU1의 소스는 도 19에서 도시되는 더 높은 전원 노드(CVdd)에 커플링된다. 더 높은 전원 노드(CVdd)는 비아(2032)에 커플링되는데, 비아(2032)는 결국에는 콘택(2030)에 커플링된다. 콘택(2030)은 핀 구조체(2014)의 P-FET PU1에 대한 소스 영역과 접촉한다. 비아(2032)는 콘택(2030)을, 도 21을 참조로 설명될 BEOL 부분의 금속 라인(2070)에 커플링한다. N-FET PD1의 소스는 도 19에서 도시되는 더 낮은 전원 노드(CVss)에 커플링된다. 더 낮은 전원 노드(CVss)는 비아(2040)에 커플링되는데, 비아(2040)는 결국에는 콘택(2038)에 커플링된다. 콘택(2038)은 핀 구조체(2016)의 N-FET PD1에 대한 소스 영역과 접촉한다. 비아(2040)는 콘택(2038)을, 도 21을 참조로 설명될 BEOL 부분의 랜딩 패드(landing pad; 2074)에 커플링한다. P-FET PU1의 드레인, N-FET PD1의 드레인, N-FET PG1의 제1 소스 또는 드레인 및 P-FET PU2와 N-FET PD2의 게이트는 도 19에서 도시되는 스토리지 노드(SN)에 커플링된다. 스토리지 노드(SN)는 콘택(2034) 및 콘택(2034)에 커플링되는 콘택(2036)을 포함한다. 콘택(2034)은 핀 구조체(2014)의 P-FET PU1에 대한 드레인 영역 및 핀 구조체(2016)의 N-FET PG1에 대한 제1 소스 또는 드레인 영역과 공유되는 N-FET PD1에 대한 드레인 영역과 접촉한다. 콘택(2036)은 P-FET PU2 및 N-FET PD2에 대한 게이트 구조체(2026)와 접촉한다. N-FET PG1의 제2 소스 또는 드레인은 도 19에서 도시되는 비트 라인(BL1)에 커플링된다. 비트 라인(BL1)은 비아(2044)에 커플링되는데, 비아(2044)는 결국에는 콘택(2042)에 커플링된다. 콘택(2042)은 핀 구조체(2016)의 N-FET PG1에 대한 제2 소스 또는 드레인 영역과 접촉한다. 비아(2044)는 콘택(2042)을, 도 21을 참조로 설명될 BEOL 부분의 금속 라인(620A)에 커플링한다. N-FET PG1의 게이트는 도 19에서 도시되는 워드 라인(WL8)에 커플링된다. 워드 라인(WL8)은 비아(2048)에 커플링되는데, 비아(2048)는 결국에는 콘택(2046)에 커플링된다. 콘택(2046)은 N-FET PG1에 대한 게이트 구조체(2024)와 접촉한다. 비아(2048)는 콘택(2046)을, 도 21을 참조로 설명될 BEOL 부분의 랜딩 패드(2072)에 커플링한다.
P-FET PU2의 소스는 도 19에서 도시되는 더 높은 전원 노드(CVdd)에 커플링된다. 더 높은 전원 노드(CVdd)는 또한 비아(2052)에 커플링되는데, 비아(2052)는 결국에는 콘택(2050)에 커플링된다. 콘택(2050)은 핀 구조체(2018)의 P-FET PU2에 대한 소스 영역과 접촉한다. 비아(2052)는 콘택(2050)을, 도 21을 참조로 설명될 BEOL 부분의 금속 라인(2070)에 커플링한다. N-FET PD2의 드레인은 도 19에서 도시되는 더 낮은 전원 노드(CVss)에 커플링된다. 더 낮은 전원 노드(CVss)는 또한 비아(2060)에 커플링되는데, 비아(2060)는 결국에는 콘택(2058)에 커플링된다. 콘택(2058)은 핀 구조체(2020)의 N-FET PD2에 대한 제2 소스 또는 드레인 영역과 접촉한다. 비아(2060)는 콘택(2058)을, 도 21을 참조로 설명될 BEOL 부분의 랜딩 패드(2076)에 커플링한다. P-FET PU2의 드레인, N-FET PD2의 드레인, N-FET PG2의 제1 소스 또는 드레인 및 P-FET PU1와 N-FET PD1의 게이트는 도 19에서 도시되는 상보적 스토리지 노드(SNB)에 커플링된다. 상보적 스토리지 노드(SNB)는 콘택(2054) 및 콘택(2054)에 커플링되는 콘택(2056)을 포함한다. 콘택(2054)은 핀 구조체(2018)의 P-FET PU2에 대한 드레인 영역 및 핀 구조체(2020)의 N-FET PG2에 대한 제1 소스 또는 드레인 영역과 공유되는 N-FET PD2에 대한 드레인 영역과 접촉한다. 콘택(2056)은 P-FET PU1 및 N-FET PD1에 대한 게이트 구조체(2022)와 접촉한다. N-FET PG2의 제2 소스 또는 드레인은 도 19에서 도시되는 상보적 비트 라인(BLB1)에 커플링된다. 상보적 비트 라인(BLB1)은 비아(2064)에 커플링되는데, 비아(2064)는 결국에는 콘택(2062)에 커플링된다. 콘택(2062)은 핀 구조체(2020)의 N-FET PG2에 대한 제2 소스 또는 드레인 영역과 접촉한다. 비아(2064)는 콘택(2062)을, 도 21을 참조로 설명될 BEOL 부분의 금속 라인(620B)에 커플링한다. N-FET PG2의 게이트는 도 19에서 도시되는 워드 라인(WL8)에 커플링된다. 워드 라인(WL8)은 비아(2068)에 커플링되는데, 비아(2068)는 결국에는 콘택(2066)에 커플링된다. 콘택(2066)은 N-FET PG2에 대한 게이트 구조체(2028)와 접촉한다. 비아(2068)는 콘택(2066)을, 도 21을 참조로 설명될 BEOL 부분의 랜딩 패드(2078)에 커플링한다.
도 21은, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분(2206)에서의 어레이 셀(SC81)(도 19에서 도시됨)의 층 및 도 23에서 도시되는 단면(2202)에서 보이지 않는 어레이 셀(SC81)의 금속 층(M3)을 포함하는 레이아웃(2002)의 도면이다. IC 제조에서, BEOL 부분은 FEOL 부분 위에 인터커넥트 층의 스택을 포함한다. 도 21은 금속 층(M1 내지 M3)에서의 금속 라인과 랜딩 패드, 및 층 사이에 끼인 비아를 예시한다. 도 21에서, 비트 라인(BL1)에 대한 금속 라인(620A) 및 비트 라인(BLB1)에 대한 금속 라인(620B)은 Y 방향을 따라 평행하게 이어지고 더 높은 전원 노드(CVdd)에 대한 금속 라인(2070)의 대향 측 상에 위치된다.
레이아웃 도면(2002)은, 금속 층(M1)의 복수의 금속 라인(620A, 2070 및 620B) 및 복수의 랜딩 패드(2072, 2074, 2076 및 2078), 금속 층(M2)의 복수의 금속 라인(2092, 2094 및 2096), 금속 층(M3)의 금속 라인(2102), 층(via0)에서의 복수의 비아(2032, 2040, 2044, 2048, 2052, 2060(라벨링되지 않음), 2064 및 2068), via1 층에서의 복수의 비아(2082, 2084, 2086(라벨링되지 않음) 및 2088) 및 via2 층에서의 복수의 비아(2098(라벨링되지 않음) 및 2100)를 포함한다. 비아(2060, 2086 및 2098)는 레이아웃 도면(2002)에서 중첩한다. 금속 층(M1)의 금속 라인(620A, 2070 및 620B)은 길이에서 실질적으로 Y 방향을 따라 연장한다. 금속 층(M2)의 금속 라인(2092, 2094 및 2096)은 길이에서 실질적으로 X 방향을 따라 연장하고 금속 층(M3)의 금속 라인(2102)은 길이에서 실질적으로 Y 방향을 따라 연장한다.
더 높은 전원 노드(CVdd)은 금속 라인(2070)을 포함한다. 금속 라인(2070)은 어레이 셀(SC11, SC21 … 및 SC81)의 칼럼을 가로질러 연장하고 비아(2032 및 2052)에 커플링된다. 비트 라인(BL1)은 금속 라인(620A)을 포함한다. 금속 라인(620A)은 어레이 셀(SC11, SC21 … 및 SC81)의 칼럼을 가로질러 연장하고 비아(2044)에 커플링된다. 상보적 비트 라인(BLB1)은 금속 라인(620B)을 포함한다. 금속 라인(620B)은 어레이 셀(SC11, SC21 … 및 SC81)의 칼럼을 가로질러 연장하고 비아(2064)에 커플링된다. 비트 라인(BL1)에 대한 금속 라인(620A) 및 상보적 비트 라인(BLB1)에 대한 금속 라인(620B)은 더 높은 전원 노드(CVdd)에 대한 금속 라인(2070)의 대향 측 상에 위치된다.
워드 라인(WL)은 랜딩 패드(2072), 비아(2082), 랜딩 패드(2078), 비아(2088) 및 금속 라인(2096)을 포함한다. 금속 라인(2096)은 어레이 셀(SC81, SC82 … 및 SC84)의 로우를 가로질러 연장한다. 금속 라인(2096)은 비아(2082) 및 랜딩 패드(2072)를 통해 비아(2048)에 커플링되고 비아(2088) 및 랜딩 패드(2078)를 통해 비아(2068)에 커플링된다. 더 낮은 전원 노드(CVss)는 랜딩 패드(2076), 비아(2086), 금속 라인(2092), 랜딩 패드(2074), 비아(2084), 금속 라인(2094), 비아(2098), 비아(2100) 및 금속 라인(2102)을 포함한다. 금속 라인(2092)은 어레이 셀(SC81, SC82 … 및 SC84)의 로우를 가로질러 연장하고 비아(2086) 및 랜딩 패드(2076)를 통해 비아(2060)에 커플링된다. 금속 라인(2094)은 어레이 셀(SC81, SC82 … 및 SC84)의 로우를 가로질러 연장하고 비아(2084) 및 랜딩 패드(2074)를 통해 비아(2040)에 커플링된다. 금속 라인(2102)은 어레이 셀(SC11, SC12 … 및 SC18)의 칼럼을 가로질러 연장한다. 금속 라인(2102)은 비아(2098)를 통해 금속 라인(2092)에 커플링된다. 금속 라인(2102)은 비아(2100)를 통해 금속 라인(2094)에 커플링된다. 더 낮은 전원 노드(CVss)에 대한 금속 라인(2092 및 2094)은 워드 라인(WL8)에 대한 금속 라인(2096)의 대향 측 상에 위치된다.
도 22a는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분(2206)에서의 금속 층(M1)까지의 회로(1806)(도 19에서 도시됨)의 층을 포함하는 레이아웃(2200A)의 도면이다. 도 22a는, 비아 층(via0)에서 단대단 부분(630A)을 사용하여 커플링되는, 비트 라인(BL1)에 대한 금속 층(M1)에서의 오정렬된 금속 라인(620A 및 640A), 및 비아 층(via0)에서 단대단 부분(630B)을 사용하여 커플링되는 상보적 비트 라인(BLB1)에 대한 금속 층(M1)에서의 오정렬된 금속 라인(620B 및 640B)을 예시한다. 몇몇 실시형태에서, 단대단 부분(630A)은, 금속 라인(620A)을 금속 라인(640A)에 커플링하는 연결 구조체(624A)에 포함되고, 단대단 부분(630B)은, 금속 라인(620B)을 금속 라인(640B)에 커플링하는 연결 구조체(624B)에 포함된다. 몇몇 실시형태에서, 비트 라인(BL1)의 금속 라인(620A 및 640A) 및 상보적 비트 라인(BLB1)의 금속 라인(620B 및 640B)은, 비트 라인(BL1) 및 상보적 비트 라인(BLB1) 상에서의 용량을 감소시키기 위한 인터커넥트 층 중에서 더 얇은 최저 레벨 금속 또는 금속 층(M1)에서 구현된다.
몇몇 실시형태에서, 레이아웃(2200A)은 도 21을 참조로 설명되는 어레이 셀(SC81)에 대한 부분 및 IO 회로(1804)에 대한 부분을 포함한다. 어레이 셀(SC81)의 BEOL 부분 외에, 비트 라인(BL1)은, IO 회로(1804)의 대응하는 BEOL 부분에서의 금속 라인(640A) 및 IO 회로(1804)의 BEOL 부분 및 어레이 셀(SC81)의 BEOL 부분을 가로지르는 단대단 부분(630A)을 더 포함한다. 금속 라인(640A)은 금속 층(M1)에 있고 길이에서 실질적으로 Y 방향을 따라 연장한다. 금속 라인(640A)은 금속 라인(620A)을 기준으로 실질적으로 X 방향을 따라 시프트되고 따라서 Y 방향으로 금속 라인(620A)과 오정렬된다. 단대단 부분(630A)은 비아 층(via0)에 형성되고 금속 라인(620A) 및 금속 라인(640A)과 중첩된다. 금속 라인(620A 및 640A), 단대단 부분(630A) 및 금속 라인(2070 및 2090)에 의해 형성되는 구조적 엘리먼트는, 도 2a 및 도 4a를 참조로 설명되는 대응하는 금속 라인(120 및 140), 단대단 부분(130) 및 금속 라인(170 및 190)과 유사하다. 비아 층(via0)은 어레이 셀(SC81) 및 IO 회로(1804)에 대한 로컬 인터커넥션 층으로서 기능한다.
어레이 셀(SC81)의 BEOL 부분 외에, 상보적 비트 라인(BLB1)은, IO 회로(1804)의 대응하는 BEOL 부분에서의 금속 라인(640B) 및 IO 회로(1804)의 BEOL 부분 및 어레이 셀(SC81)의 BEOL 부분을 가로지르는 단대단 부분(630B)을 더 포함한다. 금속 라인(640B)은 금속 층(M1)에 있고 길이에서 실질적으로 Y 방향을 따라 연장한다. 금속 라인(640B)은 금속 라인(620B)을 기준으로 실질적으로 X 방향을 따라 시프트되고 따라서 Y 방향으로 금속 라인(620B)과 오정렬된다. 단대단 부분(630B)은 비아 층(via0)에 형성되고 금속 라인(620B) 및 금속 라인(640B)과 중첩된다. 금속 라인(620B 및 640B), 단대단 부분(630B) 및 금속 라인(2070 및 2090)에 의해 형성되는 구조적 엘리먼트는, X 방향으로 반전된 것을 제외하면, 도 2a 및 도 4a를 참조로 설명되는 대응하는 금속 라인(120 및 140), 단대단 부분(130) 및 금속 라인(170 및 190)과 유사하다.
도 22b는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분(2206)에서의 회로(1806)(도 19에서 도시됨)의 금속 층(M1)까지의 층을 포함하는 다른 레이아웃(2200B)의 도면이다. 도 22a에서 도시되는 레이아웃(2200A)과 비교하여, 금속 라인(2220A 및 2220B)은 Y 방향으로 금속 라인(2070)을 넘어 연장하고 금속 라인(2240A 및 2240B)은 Y 방향으로 금속 라인(2090) 뒤에서 시작한다. 또한, 단대단 부분(2230A)은, 단대단 부분(2230A)이 금속 라인(2220A 및 2240A)과 중첩되는 곳에서 도 22a에서 도시되는 단대단 부분(630A)보다 더 넓다. 단대단 부분(2230B)은, 단대단 부분(2230B)이 금속 라인(2220B 및 2240B)과 중첩되는 곳에서 도 22a에서 도시되는 단대단 부분(630B)보다 더 넓다. 금속 라인(2220A 및 2240A), 단대단 부분(2230A) 및 금속 라인(2070 및 2090)에 의해 형성되는 구조적 엘리먼트는, 도 2b 및 도 4b를 참조로 설명되는 대응하는 금속 라인(220 및 240), 단대단 부분(230) 및 금속 라인(170 및 190)과 유사하다. 금속 라인(2220B 및 2240B), 단대단 부분(2230B) 및 금속 라인(2070 및 2090)에 의해 형성되는 구조적 엘리먼트는, X 방향으로 반전된 것을 제외하면, 도 2b 및 도 4b를 참조로 설명되는 대응하는 금속 라인(220 및 240), 단대단 부분(230) 및 금속 라인(170 및 190)과 유사하다.
도 22c는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분(2206)에서의 회로(1806)(도 19에서 도시됨)의 금속 층(M1)까지의 층을 포함하는 다른 레이아웃(2200C)의 도면이다. 도 22b에서 도시되는 레이아웃(2200B)과 비교하여, 단대단 부분(2330A 및 2330B)은 2회 굴곡된 성형체 대신 실질적으로 직사각형의 성형체를 갖는다. 금속 라인(2220A 및 2240A), 단대단 부분(2330A) 및 금속 라인(2070 및 2090)에 의해 형성되는 구조적 엘리먼트는, 도 2c 및 도 4c를 참조로 설명되는 대응하는 금속 라인(220 및 240), 단대단 부분(330) 및 금속 라인(170 및 190)과 유사하다. 금속 라인(2220B 및 2240B), 단대단 부분(2330B) 및 금속 라인(2070 및 2090)에 의해 형성되는 구조적 엘리먼트는, X 방향으로 반전된 것을 제외하면, 도 2c 및 도 4c를 참조로 설명되는 대응하는 금속 라인(220 및 240), 단대단 부분(330) 및 금속 라인(170 및 190)과 유사하다.
도 22d는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분(2206)에서의 회로(1806)(도 19에서 도시됨)의 금속 층(M1)까지의 층을 포함하는 다른 레이아웃(2200D)의 도면이다. 단일의 패턴화를 위한 도 22b에서 도시되는 레이아웃(2200B)에서의 단대단 부분(230A 및 230B)과 비교하여, 단대단 부분(830A)은 다수의 패턴화를 위한 성형체(831A 및 833A)의 병합체이고, 단대단 부분(830B)은 다수의 패턴화를 위한 성형체(831B 및 833B)의 병합체이다. 금속 라인(820A 및 840A), 단대단 부분(830A)은, 도 8을 참조로 설명되는 대응하는 금속 라인(820 및 840), 병합체(830)와 유사하다. 금속 라인(820B 및 840B), 단대단 부분(830B)은, X 방향으로 반전된 것을 제외하면, 도 8을 참조로 설명되는 대응하는 금속 라인(820 및 840), 병합체(830)와 유사하다.
도 23은, 몇몇 실시형태에 따른, 도 20에서 도시되는 라인 H-H', 도 21에서 도시되는 라인 I-I' 및 도 22a에서 도시되는 라인 J-J'에 대응하여 취해지는 회로(1806)(도 19에서 도시된)의 단면도(2202)이다. 도 23은, 회로(1806)의 FEOL 부분(2204) 및 BEOL 부분(2206) 둘 다를 포함하는 단면(2202)을 예시한다. 간략화를 위해, 단면(2202)에서의 구조적 엘리먼트는, 대응하는 도 20, 도 21 및 도 22a의 레이아웃(2000, 2002 및 2200A)에서의 대응하는 성형체와 동일한 참조 번호를 사용하여 라벨링된다.
FEOL 부분(2204)은 기판(2001), 유전체 분리 구조체(2003), 게이트 구조체(2022 및 2024) 및 소스 또는 드레인 콘택(2034 및 2042)을 포함한다. 유전체 분리 구조체(2003)는 기판(2001) 위에 형성된다. 게이트 구조체(2022 및 2024)는 유전체 분리 구조체(2003) 위에 형성된다. 소스 또는 드레인 콘택(2034 및 2042)은 유전체 분리 구조체(2003) 위에 형성된다. BEOL 부분(2206)은 비아 층(via0)에서의 비아(2044) 및 단대단 부분(630A), 금속 층(M1)에서의 금속 라인(620A), 그리고 금속 층(M2)에서의 금속 라인(2092, 2094 및 2096)을 포함한다. 비아(2044)는 금속 라인(620A)을 콘택(2042)에 커플링한다. 금속 라인(620A) 및 단대단 부분(630A)은, 도 3을 참조로 설명되는 대응하는 금속 라인(120) 및 단대단 부분(130)과 유사하다.
도 24는, 몇몇 실시형태에 따른, 도 23에서 도시되는 BEOL 부분(2206)의 금속 층(M2)에서의 금속 층(M1)까지의 회로(1806)(도 19에서 도시됨)의 층 및 회로(1806)의 단대단 부분(2080)을 포함하는 레이아웃(2400)의 단면도이다. 도 24는 금속 층(M2)의 단대단 부분(2080) 및 비아 층(via1)의 비아(2075 및 2085)를 사용하여 커플링되는 더 높은 전원 노드(CVdd)에 대한 금속 라인(2070 및 2090)을 예시한다. 어레이 셀(SC81)의 BEOL 부분 외에, 더 높은 전원 노드(CVdd)는, IO 회로(1804)의 대응하는 BEOL 부분에서의 금속 라인(2090) 및 IO 회로(1804)의 BEOL 부분 및 어레이 셀(SC81)의 BEOL 부분을 가로지르는 비아(2075 및 2085) 및 단대단 부분(2080)을 더 포함한다. 금속 라인(620A 및 640A), 단대단 부분(630A), 금속 라인(2070 및 2090), 단대단 부분(2080) 및 비아(2075 및 2085)에 의해 형성되는 구조적 엘리먼트는, 도 16을 참조로 설명되는 대응하는 금속 라인(120 및 140), 단대단 부분(130), 금속 라인(170 및 190), 단대단 부분(1080) 및 비아(1075 및 1085)와 유사하다. 금속 라인(620B 및 640B), 단대단 부분(630B), 금속 라인(2070 및 2090), 단대단 부분(2080) 및 비아(2075 및 2085)에 의해 형성되는 구조적 엘리먼트는, X 방향으로 반전된 것을 제외하면, 도 16을 참조로 설명되는 대응하는 금속 라인(120 및 140), 단대단 부분(130), 금속 라인(170 및 190), 단대단 부분(1080) 및 비아(1075 및 1085)와 유사하다.
도 25는, 몇몇 실시형태에 따른, 도 26에서 도시되는 BEOL 부분(2506)에서의 금속 층(M1)까지의 회로(1806)(도 19에서 도시됨)의 층, 및 도 26에서 도시되는 BEOL 부분(2504)의 콘택 층에서 추가 부분(2536A 및 2536B)을 포함하는 레이아웃(2500)의 도면이다. 도 22a에서 도시되는 레이아웃(2200A)과 비교하여, 레이아웃(2500)은 콘택 층에 있으며 단대단 부분(630A)에 커플링되는 추가 부분(2536A), 및 콘택 층에 있으며 단대단 부분(630B)에 커플링되는 추가 부분(2536B)을 더 포함한다. 몇몇 실시형태에서, 콘택 층의 다른 구조체와의 간섭을 방지하기 위해, 추가 부분(2536A)은 금속 라인(620A 및 640A)까지 연장되지 않으며 추가 부분(2536B)은 금속 라인(620B 및 640B)까지 연장되지 않는다. 단대단 부분(630A) 및 추가 부분(2536A)은, 도 5를 참조로 설명되는 단대단 부분(130) 및 추가 부분(536)과 유사하다. 단대단 부분(630B) 및 추가 부분(2536B)은, X 방향으로 반전된 것을 제외하면, 도 5를 참조로 설명되는 단대단 부분(130) 및 추가 부분(536)과 유사하다.
도 26은, 몇몇 실시형태에 따른, 도 20에서 도시되는 라인 H-H', 도 21에서 도시되는 라인 I-I' 및 도 25에서 도시되는 라인 K-K'에 대응하여 취해지는 회로(1806)(도 19에서 도시됨)의 단면도(2502)이다. 도 23의 단면(2202)와 비교하여, 단면(2502)은 콘택 층에서 추가 부분(2536A)을 더 포함한다. 추가 부분(2536A)은 유전체 분리 구조체(2003) 위에 그리고 단대단 부분(630A) 아래에 형성되며, 단대단 부분(630A)에 커플링된다.
도 27은, 몇몇 실시형태에 따른, 도 30에서 도시되는 BEOL 부분(2906)에서의 어레이 셀(SC81)의 비아 층(via0) 및 FEOL 부분(2904)에서의 어레이 셀(SC81)(도 19에서 도시됨)의 층을 포함하는 레이아웃(2700)의 도면이다. N-FET PG1 및 PD1 및 N-FET PG2 및 PD2가 싱글 핀을 갖는 도 20에서 도시되는 레이아웃(2000)과 비교하여, 레이아웃(2700)에서의 N-FET PG1 및 PD1 및 N-FET PG2 및 PD2는 더블 핀을 갖는다. 도 27에서 도시되는 P-FET PU1 및 PU2는 도 20에서 도시되는 대응하는 P-FET PU1 및 PU2와 동일한 구조를 가지며 도 20에서 도시되는 P-FET PU1 및 PU2의 엘리먼트와 동일한 참조 번호를 사용하여 라벨링된다. 예시의 목적을 위해, N-FET SPG1 및 SPD1 또는 N-FET SPG2 및 SPD2에 대한 핀 구조체의 수는 두 개이다. P-FET SPU1 및 SPU2에 대한 핀 구조체의 수는 1이다. N-FET SPG1 및 SPD1 또는 N-FET SPG2 및 SPD2에 대한 핀 구조체의 다른 수, 및 P-FET SPU1 및 SPU2에 대한 핀 구조체의 다른 수는 본 개시의 의도된 범위 내에 있다.
N-FET PG1의 경우, 게이트는 핀 구조체(2715)에서의 N-FET PG1의 채널 영역 및 핀 구조체(2717)에서의 N-FET PG1의 채널 영역을 둘러싸는 게이트 구조체(2724)를 포함한다. 게이트 구조체(2724)는 도 20에서 도시되는 게이트 구조체(2024)에 대응한다. 핀 구조체(2715 및 2717)는 도 20에서 도시되는 핀 구조체(2016)에 대응한다. 워드 라인(WL8)은 비아(2748)에 커플링되는데, 비아(2748)는 결국에는 게이트 구조체(2724)와 접촉하는 게이트 콘택(2746)에 커플링된다. 비아(2748) 및 게이트 콘택(2746)은 도 20에서 도시되는 대응하는 비아(2048) 및 게이트 콘택(2046)에 대응한다. 또한, N-FET PG1의 제1 소스 또는 드레인은, 게이트 구조체(2724)의 일 측 상에 형성되며 콘택(2734)을 사용하여 함께 커플링되는 핀 구조체(2715 및 2717)에서의 제1 소스 또는 드레인 영역을 포함한다. N-FET PG1의 제2 소스 또는 드레인은, 게이트 구조체(2724)의 타 측 상에 형성되며 콘택(2742)을 사용하여 함께 커플링되는 핀 구조체(2715 및 2717)에서의 제2 소스 또는 드레인 영역을 포함한다. 콘택(2734 및 2742)은 도 20에서 도시되는 대응하는 콘택(2034 및 2042)에 대응한다. 비트 라인(BL1)은 비아(2744)에 커플링되는데, 비아(2744)는 결국에는 핀 구조체(2715 및 2717)에서의 제2 소스 또는 드레인 영역과 접촉하는 콘택(2742)에 커플링된다. 비아(2744)는 도 20에서 도시되는 비아(2044)에 대응한다.
N-FET PD1의 경우, 게이트는 핀 구조체(2715)에서의 N-FET PD1의 채널 영역 및 핀 구조체(2717)에서의 N-FET PD1의 채널 영역을 둘러싸는 게이트 구조체(2722)를 포함한다. 게이트 구조체(2722)는 도 20에서 도시되는 게이트 구조체(2022)에 대응한다. 또한, N-FET PD1의 소스는, 게이트 구조체(2722)의 일 측 상에 형성되며 콘택(2738)을 사용하여 함께 커플링되는 핀 구조체(2715 및 2717)에서의 소스 영역을 포함한다. 콘택(2738)은 도 20에서 도시되는 콘택(2038)에 대응한다. N-FET PD1의 드레인은, 게이트 구조체(2722)의 타 측 상에 형성되며 콘택(2734)을 사용하여 함께 커플링되는 핀 구조체(2715 및 2717)에서의 드레인 영역을 포함한다. 핀 구조체(2715 및 2717)에서의 N-FET PG1에 대한 제1 소스 또는 드레인 영역은, 핀 구조체(2715 및 2717)에서의 N-FET PD1에 대한 드레인 영역과 공유된다. 콘택(2734)은 N-FET PG1와 N-FET PD1 사이에서 또한 공유된다. 더 낮은 전원 노드(CVss)는 비아(2740)에 커플링되는데, 비아(2740)는 결국에는, 핀 구조체(2715 및 2717)에서의 N-FET PD1의 소스 영역과 접촉하는 콘택(2738)에 커플링된다. 비아(2740)는 도 20에서 도시되는 비아(2040)에 대응한다.
N-FET PG2의 경우, 게이트는 핀 구조체(2719)에서의 N-FET PG2의 채널 영역 및 핀 구조체(2721)에서의 N-FET PG2의 채널 영역을 둘러싸는 게이트 구조체(2728)를 포함한다. 게이트 구조체(2728)는 도 20에서 도시되는 게이트 구조체(2028)에 대응한다. 핀 구조체(2719 및 2721)는 도 20에서 도시되는 핀 구조체(2020)에 대응한다. 워드 라인(WL8)은 비아(2768)에 커플링되는데, 비아(2768)는 결국에는 게이트 구조체(2728)와 접촉하는 게이트 콘택(2766)에 커플링된다. 비아(2768) 및 게이트 콘택(2766)는 도 20에서 도시되는 대응하는 비아(2068) 및 게이트 콘택(2066)에 대응한다. 또한, N-FET PG2의 제1 소스 또는 드레인은, 게이트 구조체(2728)의 일 측 상에 형성되며 콘택(2754)을 사용하여 함께 커플링되는 핀 구조체(2719 및 2721)에서의 제1 소스 또는 드레인 영역을 포함한다. N-FET PG2의 제2 소스 또는 드레인은, 게이트 구조체(2728)의 타 측 상에 형성되며 콘택(2762)을 사용하여 함께 커플링되는 핀 구조체(2719 및 2721)에서의 제2 소스 또는 드레인 영역을 포함한다. 콘택(2754 및 2762)은 도 20에서 도시되는 대응하는 콘택(2054 및 2062)에 대응한다. 상보적 비트 라인(BLB1)은 비아(2764)에 커플링되는데, 비아(2764)는 결국에는 핀 구조체(2719 및 2721)에서의 제2 소스 또는 드레인 영역과 접촉하는 콘택(2762)에 커플링된다. 비아(2764)는 도 20에서 도시되는 비아(2064)에 대응한다.
N-FET PD2의 경우, 게이트는 핀 구조체(2719)에서의 N-FET PD2의 채널 영역 및 핀 구조체(2721)에서의 N-FET PD2의 채널 영역을 둘러싸는 게이트 구조체(2726)를 포함한다. 게이트 구조체(2726)는 도 20에서 도시되는 게이트 구조체(2026)에 대응한다. 또한, N-FET PD2의 소스는, 게이트 구조체(2726)의 일 측 상에 형성되며 콘택(2758)을 사용하여 함께 커플링되는 핀 구조체(2719 및 2721)에서의 소스 영역을 포함한다. 콘택(2758)은 도 20에서 도시되는 콘택(2058)에 대응한다. N-FET PD2의 드레인은, 게이트 구조체(2726)의 타 측 상에 형성되며 콘택(2754)을 사용하여 함께 커플링되는 핀 구조체(2719 및 2721)에서의 드레인 영역을 포함한다. 핀 구조체(2719 및 2721)에서의 N-FET PG2에 대한 제1 소스 또는 드레인 영역은, 핀 구조체(2719 및 2721)에서의 N-FET PD2에 대한 드레인 영역과 공유된다. 콘택(2754)은 N-FET PG2와 N-FET PD2 사이에서 또한 공유된다. 더 낮은 전원 노드(CVss)는 비아(2760)에 커플링되는데, 비아(2760)는 결국에는, 핀 구조체(2719 및 2721)에서의 N-FET PD2의 소스 영역과 접촉하는 콘택(2758)에 커플링된다. 비아(2760)는 도 20에서 도시되는 비아(2060)에 대응한다.
도 28은, 몇몇 실시형태에 따른, 도 30에서 도시되는 BEOL 부분(2906)에서의 어레이 셀(SC81)(도 19에서 도시됨)의 층 및 도 30에서 도시되는 단면(2902)에서 보이지 않는 어레이 셀(SC81)의 금속 층(M3)을 포함하는 레이아웃(2702)의 도면이다. 더 낮은 전원 노드(CVss)는, 금속 층(M1)에서의 금속 라인(2774 및 2776), 비아 층(via1)에서의 비아(2784 및 2786) 및 금속 층(M2)에서의 금속 라인(2792), 비아 층(via2)에서의 비아(2798) 및 금속 층(M3)에서의 금속 라인(2800)을 포함한다. 금속 라인(2774), 비아(2784), 금속 라인(2792) 및 비아(2798)는, 도 20에서 도시되는 랜딩 패드(2074), 비아(2084), 금속 라인(2094) 및 비아(2100)에 대응한다. 금속 라인(2776), 비아(2786), 금속 라인(2792) 및 비아(2798)는, 도 20에서 도시되는 랜딩 패드(2076), 비아(2086), 금속 라인(2092) 및 비아(2098)에 대응한다. 금속 라인(2800)은 도 20에서 도시되는 금속 라인(2102)에 대응한다. 도 21에서 도시되는 레이아웃(2002)과 비교하여, 금속 층(M2)에서의 대응하는 금속 라인(2092 및 2094)에 커플링되는 금속 층(M1)에서의 랜딩 패드(2074 및 2076)가 길이에서 실질적으로 X 방향을 따라 연장하는 대신, 금속 라인(2774 및 2776)이 길이에서 금속 층(M1)에서 실질적으로 Y 방향을 따라 연장하고 금속 층(M2)에서 실질적으로 X 방향을 따라 길이에서 연장하는 하나의 금속 라인(2792)에 커플링된다. 더 낮은 전원 노드(CVss)에 대한 금속 라인(2774 및 2776)의 배치로 인해, 도 21에서 도시되는 레이아웃(2002)에서의 두 개의 금속 라인(2092 및 2094) 대신, 금속 층(M2)에서, 더 낮은 전원 노드(CVss)에 대해 하나의 금속 라인(2792)이 존재한다.
비트 라인(BL1)은, 금속 층(M1)에서 실질적으로 Y 방향을 따라 길이에서 연장하는 금속 라인(620C)을 포함한다. 상보적 비트 라인(BLB1)은, 금속 층(M1)에서 실질적으로 Y 방향을 따라 길이에서 연장하는 금속 라인(620D)을 포함한다. 금속 라인(620C 및 620D)은 도 20에서 도시되는 대응하는 금속 라인(620A 및 620B)에 대응한다. 워드 라인(WL8)은 금속 층(M1)에서의 랜딩 패드(2772 및 2778), 비아 층(via1)에서의 비아(2782 및 2788) 및 금속 층(M2)에서의 금속 라인(2796)을 포함한다. 금속 라인(2796)은 길이에서 실질적으로 X 방향을 따라 연장하고, 비아 층(via0)의 비아(2748 및 2768)에, 대응하는 비아(2748 및 2788) 및 대응하는 랜딩 패드(2772 및 2778)를 통해 커플링된다. 랜딩 패드(2772 및 2778), 비아(2782 및 2788) 및 금속 라인(2796)은, 도 20에서 도시되는 대응하는 랜딩 패드(2072 및 2078), 비아(2082 및 2088) 및 금속 라인(2096)에 대응한다. 몇몇 실시형태에서, 비트 라인(BL1) 및 상보적 비트 라인(BLB1)에 대한 용량 감소를 달성하기 위해, 더 높은 전원 노드(CVdd)의 금속 라인(2070)은 금속 층(M1)에 위치되며, 더 낮은 전원 노드(CVss)의 금속 라인(2774 및 2776)은 금속 층(M1)에 위치된다.
도 29는, 몇몇 실시형태에 따른, 도 30에서 도시되는 BEOL 부분(2906)에서의 금속 층(M1)까지의 회로(1806)(도 19에서 도시됨)의 층을 포함하는 레이아웃(2900)의 도면이다. 도 22a에서 도시되는 레이아웃(2200A)과 비교하여, 레이아웃(2900)의 어레이 셀(SC81)에 대한 BEOL 부분은, 도 21에서 도시되는 레이아웃(2002)로부터가 아니라, 도 28에서 도시되는 레이아웃(2702)으로부터 획득된다. 비트 라인(BL1)은, 금속 라인(620C), 단대단 부분(630C) 및 금속 라인(640C)을 포함한다. 금속 라인(620C), 단대단 부분(630C) 및 금속 라인(640C)은, 도 22에서 도시되는 대응하는 금속 라인(620A), 단대단 부분(630A) 및 금속 라인(640A)에 대응한다. 상보적 비트 라인(BLB1)은, 금속 라인(620D), 단대단 부분(630D) 및 금속 라인(640D)을 포함한다. 금속 라인(620D), 단대단 부분(630D) 및 금속 라인(640D)은, 도 22a에서 도시되는 대응하는 금속 라인(620B), 단대단 부분(630B) 및 금속 라인(640B)에 대응한다.
도 30은, 몇몇 실시형태에 따른, 도 27에서 도시되는 라인 L-L', 도 28에서 도시되는 라인 M-M' 및 도 29에서 도시되는 라인 N-N'에 대응하여 취해지는 회로(1806)(도 19에서 도시됨)의 단면도(2902)이다. 도 30은, 회로(1806)의 FEOL 부분(2904) 및 BEOL 부분(2906) 둘 다를 포함하는 단면(2902)을 예시한다. 간략화를 위해, 단면(2902)에서의 구조적 엘리먼트는, 대응하는 도 27, 28 및 29의 레이아웃(2700, 2702 및 2900)에서의 대응하는 성형체와 동일한 참조 번호를 사용하여 라벨링된다.
FEOL 부분(2904)은 기판(2701), 유전체 분리 구조체(2703), 게이트 구조체(2722 및 2724) 및 소스 또는 드레인 콘택(2734 및 2742)을 포함한다. 유전체 분리 구조체(2703)는 기판(2701) 위에 형성된다. 게이트 구조체(2722 및 2724)는 유전체 분리 구조체(2703) 위에 형성된다. 소스 또는 드레인 콘택(2734 및 2742)은 유전체 분리 구조체(2703) 위에 형성된다. BEOL 부분(2906)은 비아 층(via0)에서의 비아(2744) 및 단대단 부분(630C), 금속 층(M1)에서의 금속 라인(620C), 및 금속 층(M2)에서의 금속 라인(2792 및 2796)을 포함한다. 비아(2744)는 금속 라인(620C)을 콘택(2742)에 커플링한다. 금속 라인(620C) 및 단대단 부분(630C)은, 도 3을 참조로 설명되는 대응하는 금속 라인(120) 및 단대단 부분(130)과 유사하다.
도 31은, 몇몇 실시형태에 따른, 도 33에서 도시되는 BEOL 부분(3106)에서의 금속 층(M2)까지의 회로(1806)(도 19에서 도시됨)의 층을 포함하는 효과적인 레이아웃(3100)의 도면이다. 효과적인 레이아웃(3100)은, 도 32에서 도시되는 실제 레이아웃에서의 컷 층과 금속 층(M2)의 차이 결과로서의 금속 층(M2)을 도시한다. 도 29에서 도시되는 레이아웃(2900)과 비교하여, 비트 라인(BL1)은 금속 층(M2)의 단대단 부분(1430C) 및 금속 라인(620C 및 640C)을 함께 커플링하기 위한 비아 층(via1)의 비아(1425C 및 1435C)를 포함한다. 상보적 비트 라인(BLB1)은 금속 층(M2)의 단대단 부분(1430D) 및 금속 라인(620D 및 640D)을 함께 커플링하기 위한 비아 층(via1)의 비아(1425D 및 1435D)를 포함한다. 또한, 더 높은 전원 노드(CVdd)는 금속 층(M1)의 금속 라인(2070 및 2090), 및 금속 라인(2070 및 2090)과 중첩하는 비아 층(via0)의 단대단 부분(3180)을 포함한다. 금속 라인(620C 및 640C), 단대단 부분(1430C), 비아(1425C 및 1435C), 금속 라인(2070 및 2090), 단대단 부분(3180)에 의해 형성되는 구조적 엘리먼트는, 도 17을 참조로 설명되는 대응하는 금속 라인(120 및 140), 단대단 부분(1030), 비아(1025 및 1035), 금속 라인(170 및 190) 및 단대단 부분(180)과 유사하다. 금속 라인(620D 및 640D), 단대단 부분(1430D), 비아(1425D 및 1435D), 금속 라인(2070 및 2090), 및 단대단 부분(3180)에 의해 형성되는 구조적 엘리먼트는, X 방향으로 반전된 것을 제외하면, 도 17을 참조로 설명되는 대응하는 금속 라인(120 및 140), 단대단 부분(1030), 비아(1025 및 1035), 금속 라인(170 및 190) 및 단대단 부분(180)과 유사하다. 몇몇 실시형태에서, 비트 라인(BL1)의 금속 라인(620C 및 640C) 및 상보적 비트 라인(BLB1)의 금속 라인(620D 및 640D)은, 비트 라인(BL1) 및 상보적 비트 라인(BLB1) 상에서의 용량을 감소시키기 위한 인터커넥트 층 중에서 더 얇은 최저 레벨 금속 층 또는 금속 층(M1)에서 구현된다.
도 32는, 몇몇 실시형태에 따른, 도 31에서 도시되는 효과적인 레이아웃(3100)이 획득되는 실제 레이아웃(3200)의 도면이다. 길이에서 실질적으로 X 방향을 따라 연장하여 금속 라인(620C 및 620D)과 중첩하며 금속 라인(620C 및 640C)의 대향 측 상의 컷 라인(3227 및 3228)에 의해 절단되는 금속 선(3226)은 단대단 부분(1430C)을 효과적으로 구성한다. 마찬가지로, 금속 라인(620D 및 640D)의 대향 측 상의 컷 라인(3228) 및 컷 라인(3229)에 의해 절단되는 금속 라인(3226)은 단대단 부분(1430D)을 효과적으로 구성한다. 금속 라인(620C 및 640C), 금속 라인(3226), 및 컷 라인(3227 및 3228)은, 도 14에서 도시되는 대응하는 금속 라인(620 및 640), 금속 라인(1426) 및 컷 라인(1427 및 1428)과 유사하다. 금속 라인(620D 및 640D), 금속 라인(3226), 컷 라인(3228 및 3229)은, X 방향으로 반전되는 것을 제외하면, 도 14에서 도시되는 대응하는 금속 라인(620 및 640), 금속 라인(1426) 및 컷 라인(1427 및 1428)과 유사하다.
도 33은, 몇몇 실시형태에 따른, 도 27에서 도시되는 라인 L-L', 도 28에서 도시되는 라인 M-M' 및 도 31에서 도시되는 라인 O-O'에 대응하여 취해지는 회로(1806)(도 19에서 도시됨)의 단면도(3102)이다. 도 30에서 도시되는 단면(2902)과 비교하여, 단면(3102)은, 금속 라인(620C) 아래에서 금속 라인(620C)과 직접적으로 커플링되는 단대단 부분(630C) 대신, 금속 라인(620C) 위에서 비아(1425C)를 통해 금속 라인(620C) 커플링되는 단대단 부분(1430C)을 포함한다. 금속 라인(620C), 비아(1425C) 및 단대단 부분(1430C)은, 도 12를 참조로 설명되는 대응하는 금속 라인(120), 비아(1025) 및 단대단 부분(1030)과 유사하다.
듀얼 포트 SRAM 매크로
도 34는, 몇몇 실시형태에 따른, 듀얼 포트 SRAM 셀(SCDP) 및 IO 회로(3404)의 대응하는 부분을 포함하는 회로(3406)의 회로도이다. 도 19에서 도시되는 회로(1806)에서의 싱글 포트 셀(SC81)과 비교하여, 듀얼 포트 SRAM 셀(SCDP)은, 회로(1806)에서의 싱글 포트 셀(SC81)과 실질적으로 유사한 부분(3408) 및 회로(1806)에 포함되지 않는 부분(3410)을 포함한다. 부분(3408)은 기록용의 입력 데이터 라인(WT) 및 상보적 입력 데이터 라인(WT)을 포함하고, 부분(3410)은 판독용의 판독 비트 라인(read bit line; RBL)을 포함한다. 액세스용 라인의 타입은 판독 비트 라인(RBL)과 같은 판독 비트 라인을 또한 포함한다. 회로(1806)에서의 엘리먼트와 동일한 부분(3408)에서의 엘리먼트는, 동일한 참조 번호를 사용하여 라벨링된다. 어레이 셀(SCDP)의 부분(3410)은 N-FTE RPD1 및 N-FET RPG1을 더 포함한다. N-FTE RPD1은 스토리지 노드(SN)에 커플링되는 게이트, 더 낮은 전원 노드(CVss)에 커플링되는 소스 및 N-FET RPG1의 제1 소스 또는 드레인에 커플링되는 드레인을 구비한다. N-FET RPG1은 판독 워드 라인(read word line; RWL)에 커플링되는 게이트, N-FTE RPD1의 드레인에 커플링되는 제1 소스 또는 드레인 및 판독 비트 라인(RBL)에 커플링되는 제2 소스 또는 드레인을 구비한다. 회로(1806)에서의 IO 회로(1804)와 비교하여, 회로(3406)에서의 IO 회로(3404)는 부분(3408)에 대한 P-FET Q1 내지 Q6을 포함하지 않고 부분(3410)에 대한 P-FET Q8을 포함한다. P-FET Q8의 게이트는 제어 라인(BLPC)에 커플링되고, P-FET Q8의 소스는 프리 차지 전압(VPC)에 커플링되고 P-FET Q8의 드레인은 판독 비트 라인(RBL)에 커플링된다. 판독 동작 이전의 프리 차지 동작 동안, 제어 라인(BLPC)에서의 신호는 P-FET Q8을 턴온시켜 판독 비트 라인(RBL)을 프리차지한다.
도 35는, 몇몇 실시형태에 따른, 도 30에서 도시되는 FEOL 부분(2904)과 유사한 FEOL 부분에서의 어레이 셀(SCDP)(도 34에서 나타내어짐)의 층 및 도 30에서 도시되는 BEOL 부분(2906)과 유사한 BEOL 부분에서의 어레이 셀(SCDP)의 비아 층(via0)을 포함하는 레이아웃(3500)의 도면이다. 레이아웃(3500)은 어레이 셀(SCDP)의 부분(3408)에 대한 도 27에서 도시되는 바와 같은 레이아웃(2700) 및 어레이 셀(SCDP)의 부분(3410)에 대한 레이아웃(3502)을 포함한다. 레이아웃(3500)에서, P-FET PU2 및 N-FET PD2에 대한 게이트 구조체(2726)에 대응하는 게이트 구조체(3526)는, N-FTE RPD1에 대한 게이트로서 또한 작용하도록, 길이에서 레이아웃(2700)으로부터 레이아웃(3502)으로 연장된다. 레이아웃(3502)에서, N-FTE RPD1의 경우, 게이트는 핀 구조체(3504, 3506 및 3508)를 가로지르는 게이트 구조체(3526)에 의해 형성된다. 소스는, 게이트 구조체(3526)의 일 측 상에 있으며 콘택(3512)에 의해 커플링되는 핀 구조체(3504, 3506 및 3508)에서의 N-FTE RPD1에 대한 소스 영역에 의해 형성된다. 드레인은, 게이트 구조체(3526)의 타 측 상에 있으며 콘택(3516)에 의해 커플링되는 핀 구조체(3504, 3506 및 3508)에서의 N-FTE RPD1에 대한 드레인 영역에 의해 형성된다. 더 낮은 전원 노드(CVss)는 비아 층(via0)의 비아(3514)에 커플링되는데, 비아(3514)는 결국에는 콘택(3512)에 커플링된다. N-FET RPG1의 경우, 게이트는 핀 구조체(3504, 3506 및 3508)를 가로지르는 게이트 구조체(3510)에 의해 형성된다. 판독 워드 라인(RWL)은 비아 층(via0)의 비아(3524) 및 콘택(3522)을 통해 게이트 구조체(3510)에 커플링된다. 제1 소스 또는 드레인은, 게이트 구조체(3510)의 일 측 상에 있으며 핀 구조체(3504, 3506 및 3508)에서의 N-FTE RPD1에 대한 드레인 영역과 공유되는 핀 구조체(3504, 3506 및 3508)에서의 N-FET RPG1에 대한 제1 소스 또는 드레인 영역에 의해 형성된다. 제2 소스 또는 드레인은, 게이트 구조체(3510)의 타 측 상에 있으며 콘택(3518)에 의해 함께 커플링되는 핀 구조체(3504, 3506 및 3508)에서의 N-FET RPG1에 대한 제2 소스 또는 드레인 영역에 의해 형성된다. 판독 비트 라인(RBL)은 비아 층(via0)의 비아(3520)에 커플링되는데, 비아(3520)은 결국에는 콘택(3518)에 커플링된다.
도 36은, 몇몇 실시형태에 따른, 도 34에서 도시되는 회로(3406)의 레이아웃(3600)의 도면이다. 레이아웃(3600)은, 부분(3408)에 대한 도 29에서 도시되는 바와 같은 레이아웃(2900) 및 부분(3410)에 대한 레이아웃(3602)을 포함한다. 레이아웃(3600)은 어레이 셀(SCDP)에 대한 부분 및 IO 회로(3404)에 대한 부분을 포함한다. 판독 비트 라인(RBL)은 어레이 셀(SCDP)에 대한 부분에서의 금속 라인(3620), IO 회로(3404)에 대한 부분에서의 금속 라인(3640) 및 단대단 부분(3630)을 포함한다. 금속 라인(3620 및 3640) 및 단대단 부분(3630)은, 도 29의 레이아웃(2900)에서의 대응하는 금속 라인(620D 및 640D) 및 단대단 부분(630D)과 유사하다.
도 37은, 다른 실시형태에 따른, 도 34에서 도시되는 회로(3406)의 레이아웃(3700)의 도면이다. 도 36에서 도시되는 레이아웃(3600)과 비교하여, 부분(3410)에 대한 레이아웃(3702)은, 어레이 셀(SCDP)에 대한 부분으로부터 IO 회로(3404)에 대한 부분으로 실질적으로 Y 방향을 따라 연장하는 금속 라인(3720)을 포함하는 판독 비트 라인(RBL)을 구비한다.
각각의 SRAM 매크로는 도 1 내지 도 15d를 참조로 설명되는 임의의 인터커넥트 구조체를 사용하여 구현되는 수직 라인을 구비한다. 예를 들면, 수직 라인은 비트 라인(BL1), 상보적 비트 라인(BLB1) 또는 판독 비트 라인(RBL)이다. 수직 라인은 어레이 셀의 부분 및 IO 회로의 부분에서의 오정렬된 금속 라인을 포함한다. 도 1 내지 도 15d를 참조로 설명되는 임의의 인터커넥트 구조체와 유사한 인터커넥트 구조체를 사용하여 구현되는 수평 라인을 갖는 다른 SRAM 매크로는 본 개시의 의도된 범위 내에 있다. 예를 들면, 수평 라인은 도 18 및 도 19를 참조로 설명되는 워드 라인(WL8)이다. 수평 라인은 어레이 셀에서의 부분 및 워드 라인 디코딩 회로의 부분에서의 오정렬된 금속 라인을 포함한다. 또한, 각각의 SRAM 매크로는, 수평으로 이어지는 핀 구조체를 구비하는 FinFET를 사용하여 형성되는 P-FET 및 N-FET를 구비한다. 수평으로 또는 수직으로 이어지는 나노와이어를 갖는 게이트 올 어라운드 FET를 사용하는 것과 같은 다른 SRAM 매크로는 본 개시의 의도된 범위 내에 있다. 또한, 도 1 내지 도 17을 참조로 설명되는 임의의 인터커넥트 구조체를 사용하는 수직 라인 또는 수평 라인을 구비하는 다른 회로는 본 개시의 의도된 범위 내에 있다. 다른 회로는, 예를 들면, 로직 어레이, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 매크로, 픽셀 어레이 등등을 구비하는 회로 어레이를 포함한다.
몇몇 실시형태는 설명되는 피쳐 및/또는 이점 중 하나 또는 조합을 갖는다. SRAM 매크로와 같은 회로의 레이아웃은, OPC의 실행 시간을 절약하기 위해 그리드 기반으로 라우팅되는 금속 라인을 갖는 액세스용 회로와 같은 그리드 기반의 부분 및 칩 영역을 절약하기 위해 비그리드 기반으로 라우팅되는 금속 라인을 갖는 어레이 셀의 어레이와 같은 비그리드 기반 부분을 포함한다. 또한, 그리드 기반으로 라우팅되는 금속 라인은 최적화된 회로 속도 또는 회로 밀도를 달성할 수 있다. 그리드 기반의 부분 및 비그리드 기반의 부분에 걸쳐 연장하는 SRAM 매크로에서의 금속 라인의 예는 비트 라인 쌍 및 워드 라인을 포함한다. 다른 방식에서, 그리드 기반으로 라우팅되고 비그리드 기반으로 라우팅되는 것에서 기인하여 오정렬된 금속 라인을 연결하기 위해, 굴곡된 또는 급격한 방향 선회의 금속 라우팅이 사용된다. 그러나, 진보된 기술 노드의 경우, 스페이서 리소그래피 프로세스 한계 때문에, 비그리드 기반의 부분에 대한 금속 라인은, 금속 라인이 고정되고 엄격한 금속 피치를 가지고 단방향일 것을 요구하는 제한적인 라우팅 규칙에 기초하여 라우팅된다. 따라서, 그리드 기반의 부분에 대한 금속 라인은 비그리드 기반의 부분에 대한 금속 라인에 대해 직접적으로 연결될 수 없다. 결과적으로, 몇몇 실시형태에서, 제1 인터커넥트 층에서의 오정렬된 금속 라인은, 제1 인터커넥트 층 아래의 또는 위의 제2 인터커넥트 층에 단대단 부분을 포함하는 연결 구조체에 의해 커플링된다. 따라서, 제1 인터커넥트 층에서의 오정렬된 금속 라인은 리소그래피 툴에서의 한계를 포용하도록 제한적인 라우팅 규칙을 여전히 준수하고, 동시에 제1 인터커넥트 층에서의 비그리드 기반의 라우팅에 의한 영역 절약의 이점은 보존된다. 몇몇 실시형태에서, 제1 인터커넥트 층 아래에서 구현되는 단대단 부분은 싱글 다마신 비아이다. 몇몇 실시형태에서, 단대단 부분은 굴곡된 성형체를 갖는다. 몇몇 실시형태에서, 단대단 부분의 저항은, 대응하는 인접한 금속 라인을 넘어 연장되는 오정렬된 금속 라인의 부분과 단대단 부분이 중첩되도록, 오정렬된 금속 라인을 서로를 향해 연장시키는 것에 의해, 그리고 단대단 부분이 오정렬된 금속 라인과 중첩되는 곳에서 단대단 부분의 폭을 넓히는 것에 의해 감소된다. 몇몇 실시형태에서, 단대단 부분의 저항은, 제1 인터커넥트 층 및 제2 인터커넥트 층과는 상이한 인터커넥트 층에 추가 부분을 추가하는 것에 의해 그리고 그 추가 부분을 단대단 부분에 커플링하는 것에 의해 감소된다. 몇몇 실시형태에서, 단대단 부분은 직사각형 성형체를 갖는다. 몇몇 실시형태에서, 인터커넥트 층 위에서 구현되는 단대단 부분은, 비아를 사이에 끼운 상태로 오정렬된 금속 라인에 커플링되는 금속 라인이다.
몇몇 실시형태에서, 인터커넥트 구조체는 제1 금속 라인, 제2 금속 라인 및 제1 연결 구조체를 포함한다. 제1 금속 라인은 제1 인터커넥트 층에 형성되고, 길이에서 실질적으로 제1 방향을 따라 연장하고 제1 단부 부분에서 종단한다. 제2 금속 라인은 제1 인터커넥트 층에 형성되고, 제2 단부 부분으로부터 시작하고 길이에서 실질적으로 제1 방향을 따라 연장한다. 제2 금속 라인은 제1 방향으로 상기 제1 금속 라인과 오정렬된다. 제1 연결 구조체는 제1 금속 라인을 제2 금속 라인에 커플링한다. 제1 연결 구조체는 제1 인터커넥트 층과는 상이한 제2 인터커넥트 층에 형성되는 제1 단대단 부분을 포함하고, 제1 단부 부분 및 제2 단부 부분과 중첩된다.
몇몇 실시형태에서, 회로는 어레이 셀, 액세스용 회로 및 제1 연결 구조체를 포함한다. 어레이 셀은 제1 인터커넥트 층에 형성되며 실질적으로 제1 방향을 따라 연장하는 제1 금속 라인을 포함한다. 액세스용 회로는, 어레이 셀에 액세스하도록 구성되고, 제1 인터커넥트 층에 형성되며 실질적으로 제1 방향을 따라 연장하는 제2 금속 라인을 포함한다. 제1 연결 구조체는 제1 인터커넥트 층과는 상이한 제2 인터커넥트 층을 사용하여 제1 금속 라인을 제2 금속 라인에 커플링한다. 커플링된 제1 금속 라인, 제2 금속 라인 및 제1 연결 구조체는 어레이 셀의 액세스용 라인으로서 기능한다.
몇몇 실시형태에서, 레이아웃은 제1 인터커넥트 층 및 제2 인터커넥트 층을 포함한다. 제1 인터커넥트 층은 제1 금속 라인 및 제2 금속 라인을 포함한다. 제1 금속 라인은 길이에서 실질적으로 제1 방향을 따라 연장하고 제1 단부 부분에서 종단한다. 제2 금속 라인은 제2 단부 부분에서 시작하고, 길이에서 실질적으로 제1 방향을 따라 연장한다. 제2 금속 라인은 제1 방향으로 제1 금속 라인과 오정렬된다. 제2 인터커넥트 층은 제1 인터커넥트 층과는 상이하다. 제2 인터커넥트 층은 제1 단부 부분 및 제2 단부 부분과 중첩하는 제1 성형체를 포함한다.
상기 설명은, 기술분야의 통상의 기술을 가진 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 실시형태의 피쳐를 개설한다(outline). 기술분야의 통상의 기술을 가진 자는, 그들이, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 실시형태의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조를 설계하거나 수정하기 위한 기초로서, 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술분야의 통상의 기술을 가진 자는, 이러한 등가의 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것과, 그리고 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 또한 인식해야 한다.

Claims (24)

  1. 인터커넥트 구조체(interconnect structure)에 있어서,
    제1 인터커넥트 층에 형성되고, 길이에서 제1 방향을 따라 연장하고 제1 단부 부분에서 종단하는 제1 금속 라인;
    상기 제1 인터커넥트 층에 형성되고, 제2 단부 부분으로부터 시작하고, 길이에서 상기 제1 방향을 따라 연장하고 상기 제1 방향으로 상기 제1 금속 라인과 오정렬되는 제2 금속 라인; 및
    상기 제1 금속 라인을 상기 제2 금속 라인에 커플링하는 제1 연결 구조체
    를 포함하고,
    상기 제1 연결 구조체는 상기 제1 인터커넥트 층과는 상이한 제2 인터커넥트 층에 형성되는 제1 단대단 부분(end-to-end portion)을 포함하고, 상기 제1 단부 부분 및 상기 제2 단부 부분과 중첩되는, 인터커넥트 구조체.
  2. 제1항에 있어서,
    상기 제1 단대단 부분은 싱글 다마신 비아(single damascene via)인, 인터커넥트 구조체.
  3. 제1항에 있어서,
    상기 제1 연결 구조체는, 상기 제1 인터커넥트 층 및 상기 제2 인터커넥트 층과는 상이한 층에 형성되며 상기 제1 단대단 부분에 커플링되는 추가 부분을 더 포함하는, 인터커넥트 구조체.
  4. 제1항에 있어서,
    상기 제1 단대단 부분은 적어도 제1 코너 및 제2 코너를 포함하는 성형체(shape)를 구비하고,
    상기 제1 코너는 상기 제1 방향을 따라 연장하는 제1 부분 및 상기 제1 방향과 수직인 제2 방향을 따라 연장하는 제2 부분을 포함하고,
    상기 제2 코너는 상기 제1 방향을 따라 연장하는 제3 부분 및 상기 제2 방향을 따라 연장하는 제4 부분을 포함하는, 인터커넥트 구조체.
  5. 제1항에 있어서,
    상기 제1 단대단 부분은, 상기 제1 단부 부분의 폭 및 상기 제2 단부 부분의 폭에 걸치는 폭을 구비하는 직사각형의 성형체를 구비하는, 인터커넥트 구조체.
  6. 제1항에 있어서,
    상기 제1 단대단 부분은 제3 금속 라인이고,
    상기 제1 연결 구조체는,
    상기 제1 단대단 부분을 상기 제1 금속 라인에 커플링하는 제1 비아; 및
    상기 제1 단대단 부분을 상기 제2 금속 라인에 커플링하는 제2 비아
    를 더 포함하는, 인터커넥트 구조체.
  7. 제1항에 있어서,
    상기 제1 인터커넥트 층에 형성되며 길이에서 상기 제1 방향을 따라 연장하는 제3 금속 라인을 더 포함하고,
    상기 제1 단부 부분의 적어도 일부는 상기 제1 방향으로 상기 제3 금속 라인을 넘어서는, 인터커넥트 구조체.
  8. 제1항에 있어서,
    상기 제1 인터커넥트 층에 형성되며 상기 제1 금속 라인에 인접한 제3 금속 라인으로서, 길이에서 상기 제1 방향을 따라 연장하는, 상기 제3 금속 라인;
    상기 제1 인터커넥트 층에 형성되며 상기 제2 금속 라인에 인접한 제4 금속 라인으로서, 길이에서 상기 제1 방향을 따라 연장하고 상기 제1 방향으로 상기 제3 금속 라인에 정렬되는, 상기 제4 금속 라인; 및
    상기 제1 인터커넥트 층 및 상기 제2 인터커넥트 층과는 상이한 제3 인터커넥트 층을 사용하여, 상기 제3 금속 라인을 상기 제4 금속 라인에 커플링하는 제2 연결 구조체
    를 더 포함하는, 인터커넥트 구조체.
  9. 반도체 칩에 있어서,
    어레이 셀로서, 제1 인터커넥트 층에 형성되며 제1 방향을 따라 연장하는 제1 금속 라인을 포함하는, 상기 어레이 셀;
    상기 어레이 셀에 액세스하도록 구성되는 액세스용 회로(accessing circuit)로서, 상기 제1 인터커넥트 층에 형성되며 상기 제1 방향을 따라 연장하는 제2 금속 라인을 포함하고 상기 제2 금속 라인은 상기 제1 금속 라인과 오정렬되는, 상기 액세스용 회로; 및
    상기 제1 인터커넥트 층과는 상이한 제2 인터커넥트 층을 사용하여 상기 제1 금속 라인을 상기 제2 금속 라인에 커플링하는 제1 연결 구조체
    를 포함하고,
    상기 커플링된 제1 금속 라인, 제2 금속 라인 및 제1 연결 구조체는 상기 어레이 셀의 액세스용 라인으로서 기능하는, 인터커넥트 구조체.
  10. 레이아웃을 기초로 하여 제작된 반도체 디바이스에 있어서, 상기 레이아웃은
    제1 인터커넥트 층; 및
    상기 제1 인터커넥트 층과는 상이한 제2 인터커넥트 층
    을 포함하고,
    상기 제1 인터커넥트 층은,
    길이에서 제1 방향을 따라 연장하고 제1 단부 부분에서 종단하는 제1 금속 라인;
    제2 단부 부분으로부터 시작하고, 길이에서 상기 제1 방향을 따라 연장하고 상기 제1 방향으로 상기 제1 금속 라인과 오정렬되는 제2 금속 라인
    을 포함하며,
    상기 제2 인터커넥트 층은, 상기 제1 단부 부분 및 상기 제2 단부 부분과 중첩하는 제1 성형체를 포함하는, 반도체 디바이스.
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