KR101778364B1 - 디스플레이 디바이스 - Google Patents

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Abstract

디스플레이 디바이스는 어레이로 배열된 복수의 화소 구조체를 갖고 형성된 어레이 기판을 포함한다. 화소 구조체의 각각은 기판 위에 배치된 반도체층 및 기판 위에 배치된 제1 금속층을 포함한다. 화소 구조체는 반도체층 위에 배치되고 반도체층의 상부면 및 제1 절연층의 측벽면을 노출하는 제1 개구를 갖는 제1 절연층을 포함한다. 화소 구조체는 제1 절연층 위에 배치되고, 제1 개구를 통해 반도체층의 상부면 및 제1 절연층의 측벽면 위에 형성되는 금속 패드를 포함한다. 화소 구조체는, 금속 패드 및 제1 절연층 위에 배치되고, 제1 절연층의 측벽면 위에 금속 패드를 노출하는 제2 개구를 갖는 제2 절연층을 포함한다.

Description

디스플레이 디바이스 {DISPLAY DEVICE}
관련 출원의 상호 참조
본 출원은 그 전문이 본 명세서에 참조로서 합체되어 있는 2015년 1월 21일 출원된 타이완 특허 출원 제104101901호의 우선권을 주장한다.
발명의 분야
본 발명은 디스플레이 디바이스에 관한 것으로서, 특히 박막 트랜지스터(thin film transistor: TFT)를 사용하는 디스플레이 디바이스에 관한 것이다.
고속 이미지 처리(image processing) 및 고품질 이미지 디스플레이의 요구를 충족하기 위해, 컬러 액정 디스플레이(liquid-crystal display: LCD)와 같은 평판 디스플레이가 인기를 얻고 있다. LCD는 통상적으로 그 위에 전극을 갖는 상부 및 하부 기판을 갖는다. 이들 기판은 접착 재료로 밀봉되고, 액정 재료가 이들 2개의 기판 사이에 밀봉된다. 액정 주입에 앞서, 스페이서가 그 사이에 일정한 거리를 유지하기 위해 기판들 사이에 스프레이된다.
박막 트랜지스터(TFT)는 통상적으로 스위칭 디바이스(switching device)로서 하부 기판 위에 형성된다. 각각의 TFT는 주사 라인(scanning line)에 접속된 게이트 전극, 데이터 라인과 접속된 소스 전극, 및 화소 전극에 접속된 드레인 전극을 갖는다. 상부 전극은 하부 전극 위에 배치되고, 복수의 차광 재료(light-shielding materials)(예를 들어, 수지 블랙 매트릭스로 형성됨)를 포함한다. 하부 및 상부 기판의 에지는 접착 재료로 밀봉되고, 액정 재료가 상부 및 하부 기판 사이에 제공된다. 하부 기판은 또한 제1 기판이라 칭하고, 다수의 포토리소그래피 단계를 수행함으로써 통상적으로 형성되는 TFT 및 전기 접점(electrical contact)과 같은 소자가 그 위에 형성되어 있다.
그러나, 디스플레이 디바이스의 이미지 해상도에 향상이 이루어짐에 따라, 특히 하부 기판 위에 형성된 TFT 및 접점과 같은 소자의 크기가 더 감소됨에 따라, 디스플레이 디바이스의 개구율(aperture ratio) 및 이미지 표시의 성능의 유지 또는 향상을 위한 디스플레이 디바이스가 요구되고 있다.
예시적인 디스플레이 디바이스는 어레이로 배열된 복수의 화소 구조체를 갖고 형성된 어레이 기판을 포함한다. 일 실시예에서, 화소 구조체의 각각은 기판 위에 배치된 반도체층 및 기판 위에 배치된 제1 금속층을 포함하고, 제1 금속층은 게이트 라인으로서 기능한다. 화소 구조체는 반도체층 위에 배치된 제1 절연층을 더 포함하고, 제1 절연층은 반도체층의 상부면 및 제1 절연층의 측벽면을 노출하는 제1 개구를 포함한다. 화소 구조체는 제1 절연층 위에 배치되고, 제1 개구를 통해 반도체층의 상부면 및 제1 절연층의 측벽면 위에 형성되는 금속 패드를 더 포함한다. 화소 구조체는 금속 패드 및 제1 절연층 위에 배치된 제2 절연층을 더 포함하고, 제2 절연층은 제1 절연층의 측벽면 위에 금속 패드를 노출하는 제2 개구를 포함한다. 일 실시예에서, 방향을 따른 제1 개구, 제2 개구, 및 제1 금속층의 순서는 제1 금속층, 제2 개구, 및 제1 개구이다.
다른 실시예에서, 디스플레이 디바이스는 투명 기판 및 투명 기판과 어레이 기판 사이에 배치된 디스플레이층을 더 포함한다.
상세한 설명이 첨부 도면을 참조하여 이하의 실시예에 제공된다.
본 발명은 첨부 도면을 참조하여 이하의 상세한 설명 및 예를 숙독함으로써 더 완전히 이해될 수 있다.
도 1은 본 발명의 실시예에 따른 어레이 기판의 레이아웃을 도시하고 있는 개략 평면도.
도 2는 도 1의 라인 2-2를 따른 어레이 기판의 단면을 도시하고 있는 개략도.
도 3은 본 발명의 다른 실시예에 따른 어레이 기판의 레이아웃을 도시하고 있는 개략 평면도.
도 4는 본 발명의 또 다른 실시예에 따른 어레이 기판의 레이아웃을 도시하고 있는 개략 평면도.
도 5는 본 발명의 다른 실시예에 따른 어레이 기판의 레이아웃을 도시하고 있는 개략 평면도.
도 6은 도 5의 라인 6-6을 따른 어레이 기판의 단면을 도시하고 있는 개략도.
도 7은 본 발명의 다른 실시예에 다른 어레이 기판의 레이아웃을 도시하고 있는 개략 평면도.
도 8은 본 발명의 또 다른 실시예에 따른 어레이 기판의 레이아웃을 도시하고 있는 개략 평면도.
도 9는 본 발명의 다른 실시예에 따른 어레이 기판의 레이아웃을 도시하고 있는 개략 평면도.
이하의 설명은 본 발명을 수행하는 최선으로 고려되는 모드이다. 이 설명은 본 발명의 일반적인 원리를 예시하기 위해 이루어진 것이고, 한정의 개념으로 취해져서는 안된다. 본 발명의 범주는 첨부된 청구범위를 참조하여 가장 양호하게 결정된다.
도 1 내지 도 2는 컬러 액정 디스플레이 디바이스와 같은 디스플레이 디바이스에 적용 가능한 예시적인 어레이 기판(10)을 도시하고 있는 개략도이다. 여기서, 도 1은 어레이 기판(10)의 개략 평면도이고, 도 2는 도 1의 라인 2-2를 따른 어레이 기판(10)의 단면도를 도시하고 있는 개략도이다.
도 1에서, 어레이 기판(10)은 기판(100)(도 1에는 도시되어 있지 않음, 도 2 참조), 복수의 U형 반도체층(102), 복수의 제1 금속층(106), 제1 절연층(108), 복수의 제1 개구(110), 복수의 금속 패드(112a) 및 복수의 데이터 라인(112b)을 포함하는 제2 금속층(112), 제2 절연층(116), 복수의 제2 개구(118), 및 복수의 투명 전극(120)을 주로 포함한다. 일 실시예에서, 복수의 U형 반도체층(102)은 기판(100) 위에 개별적으로 배치되고, 복수의 제1 금속층(106)은 제1 방향(예를 들어, X 방향)을 따라 연장된다. 복수의 제1 금속층(106)은 반도체층(102) 중 하나를 각각 커버하기 위해 기판(100) 위에 개별적으로 배치된다. 게다가, 제1 절연층(108)(도 1에는 도시되어 있지 않음, 도 2 참조)은 기판(100), 반도체층(102) 및 제1 금속층(106) 위에 형성되고, 복수의 데이터 라인(112b)은 절연층(108) 위에 개별적으로 배치되도록 제2 방향(예를 들어, Y 방향)을 따라 연장되어 반도체층(102) 중 하나의 일부를 부분적으로 덮는다. 더욱이, 복수의 금속 패드(112a)는 2개의 인접한 데이터 라인(112b) 사이에서 제1 절연층(108)의 부분 위에 각각 배치되어 반도체층(102) 중 하나의 다른 부분을 부분적으로 덮는다. 더욱이, 복수의 제1 개구(110)가 제1 절연층(108) 내에 개별적으로 배치되어 반도체층(102)의 부분의 상부면(도 1에는 도시되어 있지 않음, 도 2 참조)을 각각 노출하고, 데이터 라인(112b)의 일부는 제1 개구(110) 중 하나를 각각 채워 반도체층(102)과의 전기 접속부를 형성한다. 더욱이, 제2 절연층(116)(도 1에는 도시되어 있지 않음, 도 2 참조)은 기판(100), 데이터 라인(112b) 및 제1 절연층(108) 위에 전면을 덮어 형성되고(blanketly formed), 복수의 제2 개구(118)는 제2 절연층(116)의 부분 내에 개별적으로 배치되어 데이터 라인(112b) 중 하나의 부분을 각각 노출시키고 아래에 놓인 제1 개구(110) 중 하나에 부분적으로 중첩한다. 더욱이, 복수의 투명 전극(120)은 인접한 서로 엇갈린(interlacing) 게이트 라인[즉, 제1 금속층(106)] 및 데이터 라인[즉, 제2 금속층(112)의 데이터 라인(112b)]에 의해 형성된 복수의 화소 영역(P)에서 제2 절연층(116) 위에 개별적으로 배치되고, 투명 전극(120)의 부분은 제2 개구(118) 중 하나에 채워져서 데이터 라인(112b)에 접촉한다. 이들 화소 영역(P)의 각각에는, 각각의 화소 구조체가 그 내에 형성되어 있다.
이하의 설명은 예로서 단일 화소 영역(P) 내의 구조체를 사용한다. 도 1에 도시되어 있는 바와 같이, X 방향과 같은 제1 방향을 따라 연장하는 제1 금속층(106)은 게이트 라인으로서 기능할 수도 있고, Y 방향과 같은 제2 방향을 따라 연장하는 데이터 라인(112b)은 데이터 라인으로서 기능할 수도 있다. 게다가, 제1 개구(110)는 제1 접촉 구멍(contact hole)으로서 기능할 수도 있고, 제2 개구(118)는 제2 접촉 구멍으로서 기능할 수도 있다. 여기서, 제1 개구(110) 내에 형성된 금속 패드(112a)는 박막 트랜지스터 디바이스의 드레인 영역을 순차적으로 형성된 화소 전극과 전기적으로 접속하기 위해 사용되고, 제2 개구(118)는 제1 개구(110)에 부분적으로 중첩하여, 금속 패드(112a)의 부분이 노출되고 제2 개구(118) 내에 형성된 투명 전극(120)이 데이터 라인(112b)에 부분적으로 중첩하고 접촉하여 전기 접속부를 형성하게 된다. 투명 전극(120)은 화소 전극으로서 기능할 수도 있다. 박막 트랜지스터의 소스 영역(도시 생략)은 이미지의 데이터를 수신하기 위해 제2 금속층(112)의 데이터 라인(112b)과 전기 접속될 것이다.
도 2는 도 1의 라인 2-2를 따른 어레이 기판(10)의 단면을 도시하고 있는 개략도이다.
도 2에서, 제3 절연층(104)이 제2 반도체층(102)과 제1 금속층(106) 사이에 배치되어 박막 트랜지스터의 게이트 절연층으로서 기능한다. 드레인 영역(102a)은 반도체층(102)의 부분에 형성되고, 제1 개구(110)는 제1 절연층(108) 및 제3 절연층(104)을 통해 형성되어 드레인 영역(102a)의 상부면을 부분적으로 노출하고, 데이터 라인(112b)은 제1 절연층(108) 및 제3 절연층(104)의 표면 위에 정합하게(conformably) 형성되고 제1 개구(110)를 채운다. 데이터 라인(112b)은 제1 절연층(108) 및 제3 절연층(104)의 측벽면 및 제1 개구(110)를 통해 제1 개구(110)에 의해 노출된 반도체층(102)의 드레인 영역(102a)의 상부면을 커버하여 접촉한다.
게다가, 제2 절연층(116) 내에 형성된 제2 개구(118)는 화소 영역(P) 내의 제1 개구(110)에 부분적으로 중첩하여, 이에 의해 제1 개구(110) 내의 그리고 제1 절연층(108) 위의 금속 패드(112a)의 부분을 노출한다. 다른 실시예에서, 제2 개구(118)는 제1 절연층(108) 및 금속 패드(112a)의 측벽 및 저부 부분 위에 금속 패드(112)를 노출시킬 수도 있고, 투명 전극(120)은 제2 절연층(116)의 상부면 위에 뿐만 아니라, 제2 개구(118) 내에 형성되어, 제2 개구(118)에 의해 노출된 금속 패드(112a)의 부분에 접촉한다. 제2 개구(118)에 의해 노출된 금속 패드(112a)의 영역은 제1 개구(110)에 의해 노출된 반도체층(102)의 상부면의 영역보다 크다는 것이 주목되어야 한다. 달리 말하면, 제2 개구(118)의 크기는 드레인 영역(102a)을 노출하는 제1 개구(110)의 크기보다 크지만, 소스 영역(도시 생략)을 노출하는 제1 개구(110)의 크기를 포함하지 않는다.
도 1 내지 도 2에 도시되어 있는 바와 같이, 제2 개구(118)가 제1 개구(110)와 제1 금속층(106) 사이에 배열되기 때문에, 화소 영역(P) 내의 투명 전극(120)의 커버리지 영역이 증가될 수 있어, 이에 의해 화소 영역(P)의 개구율을 향상시킨다.
도 1 내지 도 2를 계속 참조하면, 화소 영역(P)의 제1 개구(110) 및 제2 개구(118)는 상부로부터 저부로 크기가 감소하는 테이퍼진 개구(tapered openings)이다. 간단화를 위해, 단지 최대 크기의 제1 개구(110) 및 제2 개구(118)만이 도 1에 도시되어 있고, 드레인 영역(102a)의 제1 개구(110) 및 제2 개구(118)는 각각 기하학적 중심(A, B)을 갖는다.
도 1에 도시되어 있는 바와 같이, 화소 영역(P)의 제1 개구(110)의 기하학적 중심(A)과 인접한 제2 개구(118)의 기하학적 중심(B) 사이의 연결 라인(A-B) 및 제1 금속층(106)은 평면도로부터 실질적으로 90도의 끼인각(included angle)(α)을 갖는다. 연결 라인(A-B)은 제1 금속층(106)에 수직이다. 그러나, 화소 영역(P) 내의 투명 전극(120)의 커버리지 영역 및 화소 영역(P)의 유효 개구율을 증가시키기 위해, 제2 개구(118)의 위치는 좌측에서 데이터 라인(112b)에 더 근접하게(도 3 참조) 또는 우측에서 데이터 라인(112b)에 더 근접하게(도 4 참조) 조정될 수 있어, 화소 영역(P)의 제1 개구(110)의 기하학적 중심(A)과 제2 개구(118)의 기하학적 중심(B) 사이의 연결 라인(A-B)은 제1 금속층(106)에 더 이상 수직이지 않다. 따라서, 연결 라인(A-B) 및 제1 금속층(106)은 90도 이외의 끼인각(α)을 가질 수도 있고, 끼인각(α)은 0도 초과, 90도 미만일 수 있다.
도 5 내지 도 6은 다른 예시적인 어레이 기판(10')을 도시하고 있는 개략도이다. 도 5는 어레이 기판(10')의 개략 평면도이고, 도 6은 도 5의 라인 6-6을 따른 어레이 기판(10')의 단면을 도시하고 있는 개략도이다. 여기서, 도 5 내지 도 6에 도시되어 있는 어레이 기판(10')은 도 1 내지 도 2에 도시되어 있는 어레이 기판(10)을 수정함으로써 얻어진다. 따라서, 도 5 내지 도 6의 동일한 도면 부호는 동일한 구성 요소를 표현하고 있고, 어레이 기판(10, 10') 사이의 단지 차이점만이 이하와 같이 설명된다.
도 5에 도시되어 있는 바와 같이, 금속 패드(112a), 반도체층(102)의 부분, 및 이들에 인접한 구성 요소들의 상대 위치는 금속 패드(112a) 및 제2 개구(118)가 제1 금속층(106)에 부분적으로 중첩하게 하도록 더 조정될 수 있다. 따라서, 투명 전극(120)은 단지 제2 개구(118)를 부분적으로 채워서, 제2 절연층(116)의 상부면, 제2 절연층(116)의 측벽면의 부분, 및 제2 개구(118)에 의해 노출된 금속 패드(112a)의 상부면 및 측벽면을 부분적으로 커버한다.
도 6에 도시되어 있는 바와 같이, 도 5의 라인 6-6을 따른 어레이 기판(10')의 단면을 도시하고 있는 개략도가 도시되어 있다. 여기서, 투명 전극(120)은 단지 제2 개구(118)를 부분적으로 채워서, 제2 절연층(116)의 상부면, 제2 절연층(116)의 측벽면의 부분 및 제2 개구(118)에 의해 노출된 금속 패드(112a)의 상부면 및 측벽면을 부분적으로 커버하고, 위에 놓인 금속 패드(112a)는 아래에 놓인 제1 금속층(106)에 부분적으로 중첩한다.
도 5 내지 도 6을 계속 참조하면, 화소 영역(P) 내의 제1 개구(110) 및 화소 영역(P)을 교차하는 제2 개구(118) 및 금속 라인(106)은 그 상부로부터 저부로 감소된 크기를 갖는 테이퍼진 형상의 개구이다. 간단화를 위해, 단지 최대 크기의 제1 개구(110) 및 제2 개구(118)만이 도 5에 도시되어 있고, 제1 개구(110) 및 제2 개구(118)는 각각 기하학적 중심(A, B)을 갖는다.
도 5에 도시되어 있는 바와 같이, 화소 영역(P)의 제1 개구(110)의 기하학적 중심(A)과 인접한 제2 개구(118)의 기하학적 중심(B) 사이의 연결 라인(A-B)과 제1 금속층(106)은 실질적으로 90도의 끼인각(α)을 가져, 연결 라인(A-B)이 제1 금속층(106)에 수직이게 된다. 그러나, 화소 영역(P) 내의 투명 전극(120)의 커버리지 영역 및 화소 영역(P)의 유효 개구율을 증가시키기 위해, 제2 개구(118)의 위치는 좌측에서 데이터 라인(112b)에 더 근접하고(도 7 참조) 또는 우측에서 데이터 라인(112b)에 더 근접하도록(도 8 참조) 조정될 수 있어, 화소 영역(P)의 제1 개구(110)의 기하학적 중심(A)과 인접한 제2 개구(118)의 기하학적 중심(B) 사이의 연결 라인(A-B)이 더 이상 금속 라인(106)에 수직이 아니게 된다. 따라서, 연결 라인(A-B) 및 금속 라인(106)은 90도 이외의 끼인각(α)을 가질 수도 있고, 끼인각(α)은 0도 초과, 90도 미만일 수 있다.
도 1 내지 도 4에 도시되어 있는 것과 유사하게, 제2 개구(118)는 어레이 기판(10') 내의 제1 금속층(106)과 제1 개구(110) 사이의 장소에 형성되어 있기 때문에, 화소 영역(P) 내의 투명 전극(120)의 커버리지 영역이 증가될 수 있어, 이에 의해 화소 영역의 개구율을 향상시킨다.
도 1 내지 도 4 및 도 5 내지 도 8에 도시되어 있는 실시예에서, 기판(100)은 유리 또는 플라스틱과 같은 재료를 포함할 수도 있고, 반도체층(104)은 폴리실리콘과 같은 재료를 포함할 수도 있고, 제1 절연층(108) 및 제3 절연층(104)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합과 같은 동일한 또는 상이한 재료를 포함할 수도 있다. 제1 금속층(106)은 텅스텐 또는 알루미늄과 같은 재료를 포함할 수도 있다. 제2 절연층(116)은 스핀-온 글래스(spin-on glass)와 같은 절연 재료를 포함할 수도 있다. 금속 패드(112a) 및 데이터 라인(112b)은 텅스텐 및 알루미늄과 같은 재료를 포함할 수도 있고, 동시에 형성될 수 있다. 투명 전극(120)은 인듐 주석 산화물(ITO)과 같은 투명 전도성 재료를 포함할 수도 있다. 반도체층(102)의 형상은 예시된 U형에 한정되는 것을 아니고, L형 또는 다른 형상일 수 있다. 상기 구성 요소들의 제조는 통상의 어레이 기판 제조에 의해 성취될 수 있고, 간단화를 위해 여기에는 설명되지 않는다.
도 9는 본 발명의 실시예에 따른 디스플레이 디바이스(500)를 도시하고 있는 개략 단면도이다.
도 9에 도시되어 있는 바와 같이, 디스플레이 디바이스(500)는 어레이 기판(300), 투명 기판(350), 및 어레이 기판(300)과 투명 기판(350) 사이에 배치된 디스플레이층(400)을 포함한다. 일 실시예에서, 디스플레이 디바이스의 어레이 기판(300)은 도 1 내지 도 8에 도시되어 있는 어레이 기판(10, 10')을 포함할 수도 있고, 화소 전극 및 공통 전극(도시 생략)과 같은 다른 구성 요소를 더 포함할 수도 있다. 액정 디스플레이(LCD) 디바이스 또는 유기 발광 다이오드(organic light-emitting diode: OLED) 디바이스와 같은 디스플레이 디바이스(500)의 다양한 실시예에 따르면, 디스플레이층(400)은 액정층 또는 유기 발광 다이오드층을 포함할 수도 있다. 액정 디스플레이(LCD) 디바이스 또는 유기 발광 다이오드(LED) 디바이스와 같은 디스플레이 디바이스(500)의 다양한 실시예에 따르면, 제2 기판(350)은 컬러 필터(도시 생략)와 같은 다른 구성 요소를 포함할 수도 있고, 제2 기판(350)은 유리 또는 플라스틱과 같은 투명 재료를 포함할 수도 있다.
본 발명이 예로서 바람직한 실시예의 견지에서 설명되었지만, 본 발명은 개시된 실시예에 한정되는 것은 아니라는 것이 이해되어야 한다. 대조적으로, 다양한 수정 및 유사한 구성을 커버하도록 의도된다(당 기술 분야의 숙련자들에게 명백할 것인 바와 같이). 따라서, 첨부된 청구범위의 범주는 모든 이러한 수정 및 유사한 구성을 포함하도록 가장 넓은 해석에 따라야 한다.

Claims (11)

  1. 디스플레이 디바이스에 있어서,
    제1 기판;
    상기 제1 기판 위에 배치된 반도체층;
    상기 제1 기판 위에 배치되고 상기 반도체층에 중첩하는(overlap) 게이트 라인;
    상기 반도체층 위에 배치된 제1 절연층으로서, 상기 제1 절연층을 통해 제1 개구가 형성되는 것인, 상기 제1 절연층;
    상기 제1 절연층 위에 배치되고 상기 제1 개구를 통해 상기 반도체층에 전기적으로 접속되는 금속 패드;
    상기 제1 절연층 위에 배치되고 상기 게이트 라인과 교차하며 상기 금속 패드에 전기적으로 접속되는 데이터 라인; 및
    상기 금속 패드 및 상기 제1 절연층 위에 배치된 제2 절연층으로서, 상기 제2 절연층을 통해 제2 개구가 형성되는 것인, 상기 제2 절연층
    을 포함하고,
    상기 제2 개구는 상기 제1 개구보다 상기 데이터 라인에 더 근접하게 배치되는 것인, 디스플레이 디바이스.
  2. 제1항에 있어서, 상기 제2 개구에 의해 노출된 상기 금속 패드의 영역은 제1 영역이고, 상기 제1 개구에 의해 노출된 상기 반도체층의 영역은 제2 영역이며, 상기 제1 영역은 상기 제2 영역보다 큰 것인, 디스플레이 디바이스.
  3. 제1항에 있어서, 상기 제2 개구는 상기 금속 패드의 일부를 노출시키고, 상기 금속 패드의 일부는 상기 제1 절연층의 측벽면 위에 배치되는 것인, 디스플레이 디바이스.
  4. 제1항에 있어서, 상기 제2 개구는 상기 제1 개구보다 상기 게이트 라인에 더 근접하게 배치되는 것인, 디스플레이 디바이스.
  5. 제1항에 있어서, 상기 금속 패드는 상기 게이트 라인에 부분적으로 중첩하는 것인, 디스플레이 디바이스.
  6. 제1항에 있어서, 상기 제2 개구는 상기 게이트 라인에 부분적으로 중첩하는 것인, 디스플레이 디바이스.
  7. 제1항에 있어서, 상기 제1 개구는 제1 기하학적 중심을 갖고, 상기 제2 개구는 제2 기하학적 중심을 갖고, 상기 제1 기하학적 중심과 상기 제2 기하학적 중심을 관통하는 연장 라인은 상기 게이트 라인에 대해 끼인각(included angle)을 갖고 기울어져 있으며, 상기 끼인각은 0도보다 크고 90도보다 작은 것인, 디스플레이 디바이스.
  8. 제1항에 있어서,
    제2 기판; 및
    상기 제2 기판과 상기 제1 기판 사이에 배치된 디스플레이층
    을 더 포함하는, 디스플레이 디바이스.
  9. 제1항에 있어서, 투명 전극을 더 포함하고, 상기 투명 전극은 상기 제2 개구를 통해 상기 금속 패드에 전기적으로 접속되는 것인, 디스플레이 디바이스.
  10. 제8항에 있어서, 상기 디스플레이층은 액정층 또는 유기 발광 다이오드층인 것인, 디스플레이 디바이스.
  11. 제9항에 있어서, 상기 투명 전극의 적어도 일부는 상기 제2 개구에 중첩하는 것인, 디스플레이 디바이스.
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