KR101740581B1 - 배터리에 대한 전류 감지 회로에서 증폭기들에 대한 보상 기술 - Google Patents

배터리에 대한 전류 감지 회로에서 증폭기들에 대한 보상 기술 Download PDF

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Abstract

일 실시예에서, 회로는 제 1 차동 입력, 제 2 차동 입력 및 출력을 갖는 제 1 증폭기를 포함한다. 복제 디바이스는 배터리를 통해 흐르는 전류의 복제 전류를 생성하도록 구성되며, 여기서 제 1 증폭기는 복제 전류를 제어하기 위해 제어 디바이스를 제어한다. 회로는 또한 제 3 차동 입력, 제 4 차동 입력 및 출력을 갖는 제 2 증폭기를 포함한다. 제 2 증폭기는, 제 1 위상 동안 상기 제 3 차동 입력을 상기 제 1 증폭기의 출력에 선택적으로 커플링하는 것, 상기 제 1 위상 동안 상기 제 2 증폭기의 출력을 상기 2 차동 입력에 선택적으로 커플링하는 것 및 제 2 위상 동안 상기 제 2 증폭기의 출력을 상기 제 4 차동 입력에 선택적으로 커플링하는 것에 기초하여, 상기 제 1 증폭기의 제 1 오프셋 에러 및 상기 제 2 증폭기의 제 2 오프셋 에러를 보상하도록 구성된다.

Description

배터리에 대한 전류 감지 회로에서 증폭기들에 대한 보상 기술{COMPENSATION TECHNIQUE FOR AMPLIFIERS IN A CURRENT SENSING CIRCUIT FOR A BATTERY}
관련 출원에 대한 교차-참조
[0001] 본 개시는 2014년 1월 7일 출원된 미국 출원 번호 제14/149,739호를 우선권으로 주장하며, 그의 내용은 모든 목적을 위해 그 전체가 인용에 의해 여기에 포함된다.
[0002] 배터리 동작 시스템들은 배터리의 충전 및 방전 동안 시스템 내로의 그리고 시스템으로부터의 전류 흐름들의 정확한 측정을 요구한다. 도 1은 배터리 모니터링 시스템 또는 연료 게이지 시스템의 예를 도시한다. 배터리 전류는 메인 트랜지스터(예를 들어, 트랜지스터(BATFET))를 통해 시스템 노드(VSYS)와 배터리 단자(VBATT) 간에 흐른다. 배터리 전류를 측정하기 위한 하나의 기술은 메인 트랜지스터(BATFET)와 병렬의 복제 디바이스들(예를 들어, 복제 트랜지스터들(Replica1 및 Replica2))을 사용하는 것이다. 복제 트랜지스터들(Replica1 및 Replica2)은 배터리 전류의 스케일 다운 버전인 복제 전류들(예를 들어, 충전 전류(ICHARGE) 및 방전 전류(IDISCHARGE))을 생성한다. 충전 전류(ICHARGE) 및 방전 전류(IDISCHARGE)는 각각 감지 레지스터들(R1 및 R2)을 통해 흐른다. 아날로그 투 디지털 변환기(ADC)는 배터리에 걸친 전하를 결정하기 위해 레지스터들(R1 및 R2)에 걸친 전압을 샘플링한다. 배터리 모니터링 시스템은 그 후 배터리를 모니터링하기 위해 ADC의 출력을 이용한다.
[0003] 정확도를 위해, 복제 디바이스에 대한 제어 트랜지스터들(M1 및 M2)에 걸친 전압을 제어하는 것이 중요하다. 시스템은 전압을 제어하기 위해 피드백 루프를 이용할 수 있다. 예를 들어, 증폭기(AMP1 및 AMP2)는 각각 제어 트랜지스터들(M1 및 M2)에 걸친 전압을 제어한다. 이 경우에, 증폭기(AMP1)의 입력들은 시스템 노드(VSYS)에 커플링되고, 복제 트랜지스터(Replica2)의 게이트 및 소스 및 출력은 제어 트랜지스터(M1)에 커플링된다. 또한, 증폭기(AMP2)의 입력들은 시스템 노드(VBATT)에 커플링되고 복제 트랜지스터(Replica1)의 드레인 및 출력은 제어 트랜지스터(M2)에 커플링된다. 증폭기들(AMP1 및 AMP2)은 복제 전류를 생성하기 위해 제어 트랜지스터들(M1 및 M2)의 게이트에서의 전압을 각각 제어한다. 이 접근법과 관련된 하나의 문제는 각각의 증폭기 내의 오프셋 에러가 복제 전류들의 에러들을 야기할 수 있다는 것이다. 또한, 전압을 측정하는데 이용되는 레지스터는 프로세스 및 온도 변동들에 걸친 에러들을 야기할 수 있다.
[0004] 일 실시예에서, 회로는 제 1 차동 입력, 제 2 차동 입력 및 출력을 갖는 제 1 증폭기를 포함한다. 제 1 차동 입력은 복제 디바이스 및 배터리의 전압에 커플링되고, 출력은 제어 디바이스에 커플링된다. 복제 디바이스는 배터리를 통해 흐르는 전류의 복제 전류를 생성하도록 구성되며, 여기서 제 1 증폭기는 복제 전류를 제어하기 위해 제어 디바이스를 제어한다. 회로는 또한 제 3 차동 입력, 제 4 차동 입력 및 출력을 갖는 제 2 증폭기를 포함한다. 제 2 증폭기는, 제 1 위상 동안 제 3 차동 입력을 제 1 증폭기의 출력에 선택적으로 커플링하는 것, 제 1 위상 동안 제 2 증폭기의 출력을 2 차동 입력에 선택적으로 커플링하는 것 및 제 2 위상 동안 제 2 증폭기의 출력을 제 4 차동 입력에 선택적으로 커플링하는 것에 기초하여, 제 1 증폭기의 제 1 오프셋 에러 및 제 2 증폭기의 제 2 오프셋 에러를 보상하도록 구성된다.
[0005] 일 실시예에서, 제 2 위상 동안, 제 2 증폭기는, 제 1 위상 동안 제 2 증폭기의 제 2 오프셋 에러를 보상하는데 이용하기 위해, 제 2 증폭기의 제 4 차동 입력에 커플링되는 저장 엘리먼트들의 제 1 세트 상에 제 2 증폭기의 제 2 오프셋 에러를 저장한다.
[0006] 일 실시예에서, 제 1 위상 동안, 제 2 증폭기는, 후속 제 2 위상 동안 제 1 증폭기의 제 1 오프셋 에러를 보상하는데 이용하기 위해, 제 1 증폭기의 제 2 차동 입력에 커플링되는 저장 엘리먼트들의 제 2 세트 상에 제 1 증폭기의 제 1 오프셋 에러를 저장한다.
[0007] 일 실시예에서, 제 2 증폭기의 이득은 제 1 위상 동안 제 1 오프셋 에러를 보상하는데 이용된다.
[0008] 일 실시예에서, 제 2 증폭기의 출력은 차동 출력이고, 회로는 차동 출력에 커플링되고 배터리의 전압과 상이한 고정된 값에서 차동 출력의 공통 모드 부분을 유지하도록 구성되는 공통 모드 피드백 회로를 더 포함한다.
[0009] 일 실시예에서, 회로는 복제 전류를 수신하도록 구성된 레지스터를 더 포함하고, 레지스터에 걸친 전압은 배터리에 걸친 전압의 모니터링을 위해 감지된다.
[0010] 일 실시예에서, 방법은 제 1 위상 동안, 제 2 증폭기에 의해, 제 2 위상 동안 제 1 증폭기의 제 1 오프셋 에러를 보상하는데 이용하기 위해 제 1 증폭기의 차동 입력에 커플링되는 저장 엘리먼트들의 제 1 세트 상에 제 1 증폭기의 제 1 오프셋 에러를 저장하는 단계; 제 2 위상 동안, 제 2 증폭기에 의해, 후속 제 1 위상 동안 제 2 증폭기의 제 2 오프셋 에러를 보상하는데 이용하기 위해 제 2 증폭기의 차동 입력에 커플링되는 저장 엘리먼트들의 제 2 세트 상에 제 2 증폭기의 제 2 오프셋 에러를 저장하는 단계; 제 2 위상 동안, 제 1 증폭기에 의해, 복제(replica) 디바이스에 의해 생성된 복제 전류를 제어하도록 제어 디바이스를 제어하는 단계 ― 상기 복제 전류는 배터리를 통해 흐르는 전류의 복제이고, 제 1 오프셋 에러는 제 1 위상 동안 저장된 제 1 오프셋 에러를 이용하여 보상됨 ― ; 및 후속 제 1 위상 동안, 제 1 증폭기에 의해, 복제 전류를 제어하도록 제어 디바이스를 제어하는 단계를 포함하고, 제 2 증폭기의 이득은 제 1 오프셋 에러를 보상하는데 이용되고, 제 2 오프셋 에러는 2 위상 동안 저장된 제 2 오프셋 에러를 이용하여 보상된다.
[0011] 하기의 상세한 설명 및 첨부 도면들은 본 개시의 성질 및 이점의 더 나은 이해를 제공한다.
[0012] 도 1은 배터리 모니터링 시스템 또는 연료 게이지 시스템의 예를 도시한다.
[0013] 도 2는 일 실시예에 따라 배터리 모니터링 시스템의 예를 도시한다.
[0014] 도 3은 일 실시예에 따른 클록 위상(
Figure 112016075532621-pct00001
) 동안 증폭기(ErrAmp2)의 예를 도시한다.
[0015] 도 4는 일 실시예에 따라 클록 위상(
Figure 112016075532621-pct00002
) 동안 증폭기들(ErrAmp1)(증폭기들(A1 및 A2) 및 ErrAmp2(증폭기들(An1 및 An2))의 예를 도시한다.
[0016] 도 5는 일 실시예에 따라 클록 위상(
Figure 112016075532621-pct00003
)에서 증폭기(ErrAmp1)의 예를 도시한다.
[0017] 도 6 및 도 7은 각각 ErrAmp1 및 ErrAmp2의 구현들의 예들을 도시한다.
[0018] 도 8은 일 실시예에 따라 증폭기(ErrAmp2)의 단일 출력을 이용하는 배터리 모니터링 시스템의 예를 도시한다.
[0019] 도 9는 일 실시예에 따라 오프셋 에러를 보상하기 위한 방법의 단순화된 흐름도를 도시한다.
[0020] 도 10은 일 실시예에 따라 온도 변동들을 보상하기 위한 레지스터(R1)의 예시적인 구현을 도시한다.
[0021] 도 11은 일 실시예에 따라 레지스터(rsp1)를 이용한 온도 보정의 예를 도시한다.
[0022] 본 개시는 배터리 모니터링 시스템에 관한 것이다. 하기의 설명에서는, 설명을 위해, 다수의 예들 및 특정 세부사항들이 본 개시의 완전한 이해를 제공하기 위해 기술된다. 그러나 청구항들에서 표현되는 바와 같은 본 개시는 이들 예들 단독으로 또는 전아래에서 설명되는 다른 특징들과 결합하여 특징들 중 일부 또는 전부를 포함할 수 있으며, 본원에서 설명되는 특징들 및 개념들의 변형들 및 등가물들을 더 포함할 수 있다는 것이 당업자에게 자명할 것이다.
[0023] 도 2는 일 실시예에 따른 배터리 모니터링 시스템(200)의 예를 도시한다. 배터리 모니터링 시스템(200)은 노드(VSYS)로부터 노드(VBATT)로 트랜지스터(BATFET)를 통해 흐르는 배터리(BATT)(202)에 대한 배터리 전류들(예를 들어 방전 및 충전 전류들)을 모니터링할 수 있다. 도 2에서, 충전 전류만이 도시되지만, 당업자는 방전 전류를 모니터링하기 위해 배터리 모니터링 시스템을 어떻게 구현할지를 인지할 것이다.
[0024] 배터리 모니터링 시스템(200)은 내부(예를 들어, 온-칩) 전류-감지 레지스터(R1)를 이용하여 배터리 전류를 모니터링할 수 있다. 내부 레지스터가 논의되지만, 외부(예를 들어, 오프 칩) 레지스터들이 이용될 수 있다. 시스템(200)은 배터리 트랜지스터(BATFET)를 지나 노드(VBATT))를 통해 배터리(202)로 흐르는 배터리 전류(IB)의 복제 전류를 생성하도록 복제 트랜지스터(Replica1)를 이용한다. 일 실시예에서, 트랜지스터들(BATFET 및 replica1)은 그들의 게이트 및 소스들이 함께 커플링되어있는 N-채널 MOSFET 디바이스들일 수 있다. 도시된 바와 같이, 복제 전류(ICHARGE)는 트랜지스터(Replica1)를 통해 흐르며, 배터리 전류(IB)의 스케일 다운된 버전일 수 있다.
[0025] 증폭기들(ErrAmp1 및 ErrAmp2)은 배터리(202)에 대한 선형 충전기의 동작 모드에 의존하여 상이한 동작 영역들(포화 또는 선형)에서 동작하는, 제어 트랜지스터(Mc)와 같은 복제 디바이스에 걸친 전압을 제어하는 피드백 루프를 형성한다. 일 실시예에서, 증폭기(ErrAmp1)는 감지 레지스터(R1)를 통해 복제 전류(ICHARGE)를 제어하기 위해 제어 트랜지스터(Mc)의 게이트 전압을 제어한다. 제어 트랜지스터(Mc)의 제어는 복제 전류(ICHARGE)가 배터리 전류(IB)에 비례하도록 레귤레이팅한다. 위에서 논의된 바와 같이, ADC(도시되지 않음)는 감지 레지스터(R1)에 걸친 전압을 측정할 수 있으며, 여기서 ADC의 출력은 배터리 관리 시스템 또는 연료 게이지 측정 알고리즘에 의해 이용된다.
[0026] 위의 배경기술에서 논의된 바와 같이, 증폭기들의 오프셋 에러는 배터리 모니터링 시스템(200)의 성능에 영향을 줄 수 있다. 예를 들어, 복제 전류(ICHARGE)는 작을 수 있으며, 감지 레지스터(R1)에 걸친 전압은 수백 마이크로볼트만큼 낮을 수 있다. 따라서, 증폭기들(ErrAmp1 및 ErrAmp2)의 오프셋 에러는 측정된 전압에 영향을 줄 수 있다. 특정 실시예들은 증폭기 오프셋 에러를 보상하고 레지스터(R1) 상의 온도 변동들의 효과를 감소시키기 위한 기술을 또한 이용할 수 있다.
[0027] 일 실시예에서, 증폭기(ErrAmp1)는 트랜지스터(Mc)에 커플링되는 출력과 함께 제 1 차동 입력 및 제 2 차동 입력을 포함할 수 있다. 증폭기(ErrAmp2)는 제 1 차동 입력, 제 2 차동 입력 및 차동 출력을 포함할 수 있다. 이에 따라, 증폭기(ErrAmp1) 및 증폭기(ErrAmp2)는 아래에서 보다 상세히 설명되는 바와 같이 2개의 이득 스테이지들을 갖는다. 증폭기(ErrAmp2)가 차동 출력을 갖는 것으로서 설명되지만, 증폭기(ErrAmp2)는 단일 출력을 가질 수 있다. 아래에서 보다 상세히 논의되는 바와 같이, 차동 출력은 시스템(200)이 시스템의 레일(rail) 전압 또는 VBATT와 상이한 전압에서 보상이 수행되도록 허용한다.
[0028] 증폭기(ErrAmp2)는 메인 증폭기(ErrAmp1)의 오프셋 에러를 보상하는데 이용되는 널링(nulling) 증폭기일 수 있다. 추가로, 증폭기(ErrAmp2)는 또한 그 자신의 오프셋 에러를 보상한다. 아래에서 보다 상세히 논의되는 바와 같이, 이 기술은 오프셋 에러의 변화들을 트래킹하고, 오프셋 에러의 변화들을 효과적으로 보상하기 위해 연속적으로 이용될 수 있다. 따라서, 증폭기들(ErrAmp2 및 ErrAmp1)은, 동작 컨디션들로 인한 오프셋 에러들의 임의의 시프트를 트래킹하고 에러를 보상(예를 들어, 에러를 널링 또는 0으로 맞춤)할 수 있다. 따라서, 보상은 1-회 보상보다 더 양호할 수 있다.
[0029] 배터리 모니터링 시스템(200)은 증폭기(ErrAmp1) 및 증폭기(ErrAmp2)의 오프셋 에러들을 보상하기 위해 클록 위상(
Figure 112016075532621-pct00004
) 및 클록 위상(
Figure 112016075532621-pct00005
)과 같은 다수의 클록 위상들을 이용할 수 있다. 클록 위상(
Figure 112016075532621-pct00006
)에서, 증폭기(ErrAmp2)는 커패시터들(C1) 상에 증폭기(ErrAmp1)의 오프셋 에러를 저장한다. 이 값은 후속 클록 위상(
Figure 112016075532621-pct00007
)에서 증폭기(ErrAmp1)의 오프셋 에러를 보상하는데 이용될 것이다. 또한, 클록 위상(
Figure 112016075532621-pct00008
)에서, 시스템(200)은 커패시터들(C2) 상에 증폭기(ErrAmp2)의 오프셋 에러를 저장한다. 이는 후속 클록 위상(
Figure 112016075532621-pct00009
)에서 증폭기(ErrAmp2)의 오프셋 에러를 보상하는데, 이는 저장된 오프셋 에러는 증폭기(ErrAmp2)의 오프셋 에러가 커패시터들(C1) 상에 증폭기(ErrAmp1)의 오프셋 에러의 저장에 영향을 주지 않는 것을 보장하기 때문이다. 도 2에서 도시된 바와 같이, 스위치들(S1 및 S2)은 클록 위상에 기초하여 개방 또는 폐쇄될 수 있다. 예를 들어, 스위치들(S1)은 클록 위상(
Figure 112016075532621-pct00010
) 동안 폐쇄되고, 클록 위상(
Figure 112016075532621-pct00011
) 동안 개방되고, 스위치들(S2)은 클록 위상(
Figure 112016075532621-pct00012
) 동안 폐쇄되고, 클록 위상(
Figure 112016075532621-pct00013
) 동안 개방된다. 스위치들(S1 및 S2)의 이용은 클록 위상에 의존하여 증폭기들(ErrAmp1 및 ErrAmp2)의 입력들 및 출력들을 상이하게 커플링한다. 이들 구성이 이제 보다 상세히 설명될 것이다.
[0030] 도 3은 일 실시예에 따른 클록 위상(
Figure 112016075532621-pct00014
) 동안 증폭기(ErrAmp2)의 예를 도시한다. 클록 위상(
Figure 112016075532621-pct00015
)에서, 스위치들(S2)은 폐쇄되고 스위치들(S1)은 개방되며, 이는 증폭기(ErrAmp1)의 입력 및 출력으로부터 증폭기(ErrAmp2)의 입력 및 출력을 격리한다. 이 경우에, 증폭기(ErrAmp2)는 개방 루프 이득 구성에 있을 수 있다. 위에서 논의된 바와 같이, 증폭기(ErrAmp2)는 클록 위상 동안 커패시터들(C2) 상에 증폭기(ErrAmp2)의 오프셋 에러를 저장한다.
[0031] 증폭기(ErrAmp2)는, 제 1 차동 입력 및 제 2 차동 입력을 각각 수신하는 제 1 증폭기(An1) 및 제 2 증폭기(An2)를 포함한다. 증폭기(An1)의 차동 입력의 입력들 둘 다는 배터리(102)에 커플링된다. 증폭기(An1)의 오프셋 에러는 차동 입력들 중 하나의 입력에서의 오프셋 에러 전압(Von1)으로서 도시된다.
[0032] 증폭기(ErrAmp2)의 오프셋 에러를 저장하기 위해, 증폭기(ErrAmp2)의 출력으로부터 증폭기(An2)의 차동 입력까지의 피드백 경로가 이용된다. 피드백 경로에서, 증폭기(ErrAmp2)의 출력(예를 들어, 차동 출력(VonullN 및 VonullP)은 클록 위상(
Figure 112016075532621-pct00016
) 동안 오프셋 에러를 저장할 수 있는 커패시터들(C2)에 커플링된다. 커패시터들(C2) 상에 저장된 오프셋 에러는 증폭기(An2)의 차동 입력 중 하나의 입력에 대한 추론된 오프셋 에러 전압(Von2) 및 오프셋 에러 전압(Von1)을 포함한다.
[0033] 동작에서, 증폭기(An1)의 차동 출력(vn1) 및 증폭기(An2)의 차동 출력(vn2)은 차동 출력(VonullN 및 VonullP)을 생성하도록 함께 부가된다. 아래에서 보다 상세히 논의되는 바와 같이, 공통 모드 피드백 회로(CMFB)는 Vref에 기초하여 차동 출력 계산을 공통 모드 전압으로 시프트할 수 있다. 차동 출력은 오프셋 에러들(Von1 및 Von2)을 반영하는 vn1 + vn2의 결합일 수 있다. 출력들(VonullN 및 VonullP)은 그 후 클록 위상(
Figure 112016075532621-pct00017
) 동안 커패시터들(C2) 상에 저장된다.
[0034] 다음은 공통 모드 및 차동의 2개의 제어 경로들의 계산을 나타낸다.
Figure 112016075532621-pct00018
Figure 112016075532621-pct00019
Figure 112016075532621-pct00020
[0035] 공통 모드 증폭기(Acm)의 전압은 증폭기(Acm)의 이득 및 전압(Vref)에 기초한다. 전압(Vref)은 Vdd/2와 같이 배터리 또는 레일의 전압과 상이할 수 있다.
[0036] 수식 1은 출력(VonullP)에 대한 계산을 보여주고, 수학식 2는 출력(VonullN)에 대한 계산을 보여준다. 이 경우에, 출력(VonullP)은 공통 모드 출력 전압(Vocm)과 vn1 및 vn2의 차동 출력의 절반을 더한 것이다. 출력(VonullN)은 공통 모드 전압(Vocm)에서 vn1 및 vn2의 차동 출력의 절반을 뺀 것이다. 수식 3은 출력들(VonullN 및 VonullP) 간의 차이의 계산을 보여주고 수식 4 및 5는 vn2 및 vn1의 증폭기 출력들의 계산을 보여준다. 도시된 바와 같이, 수식 3은, 공통 모드 전압(Vcom)이 소거될 때 차동 출력 전압(
Figure 112016075532621-pct00021
)이 증폭기 출력들(vn1 및 vn2)과 동일하게 된다는 것을 보여준다. 출력(vn2)은 증폭기(An2)의 이득 및 증폭기(An2)의 오프셋 에러에서 차동 출력을 뺀 것과 동일하다. 출력(vn1)은 증폭기(An1)의 이득 및 증폭기(An1)의 오프셋 에러와 동일하다.
[0037] 수식 6에서, 차동 출력 전압(
Figure 112016075532621-pct00022
)은 수식 3, 4 및 5에 기초하여 결정될 수 있다. 수식 6은, 증폭기(ErrAmp2)의 차동 출력이 증폭기들(An1 및 An2)의 오프셋 에러들(Von1 및 Von2) 및 에러 증폭기들(An1 및 An2)의 이득에 기초한다는 것을 보여준다. 이 값들은 클록 위상(
Figure 112016075532621-pct00023
) 동안 커패시터들(C2) 상에 저장된다. 다음 도면에서 논의될 바와 같이, 커패시터들(C2) 상에 저장된 값들은 다음 클록 위상(
Figure 112016075532621-pct00024
) 동안 오프셋 에러들(Von1 및 Von2)을 소거하는데 이용된다.
[0038] 도 4는 일 실시예에 따라, 클록 위상(
Figure 112016075532621-pct00025
) 동안 증폭기들(ErrAmp1)(증폭기들(A1 및 A2) 및 ErrAmp2(증폭기들(An1 및 An2))의 예를 도시한다. 클록 위상(
Figure 112016075532621-pct00026
) 동안, 스위치들(S1)은 폐쇄되고, 스위치들(S2)은 개방된다. 이는 ErrAmp2의 차동 출력을 ErrAmp1의 차동 입력에 커플링한다. 이는 증폭기(ErrAmp2)를 통해 커패시터들(C1) 상에 증폭기(ErrAmp1)에 대한 오프셋 에러를 저장한다. 추가로, 증폭기(ErrAmp2)의 오프셋 에러는 클록 위상(
Figure 112016075532621-pct00027
)에서 커패시터들(C2) 상의 이전에 저장된 값들을 통해 소거되어서, 증폭기(ErrAmp2) 오프셋 에러는 커패시터들(C1) 상의 값들의 저장에 영향을 주지 않게 된다. 하기에서는 오프셋 보상을 보다 상세히 논의할 것이다.
[0039] 증폭기(ErrAmp1)에서, 증폭기(A1)의 입력들은 증폭기(ErrAmp1)의 출력(Vout) 및 배터리(102)의 전압에 커플링된다. 증폭기(A1)의 오프셋 에러는 증폭기(A1)의 입력들 중 하나 상에서 오프셋 에러 전압(Vo1)으로서 도시된다. 증폭기(A2)의 차동 입력은 증폭기(ErrAmp2)의 차동 출력에 커플링된다. 또한, 증폭기(A2)의 오프셋 에러는 증폭기(A2)의 입력들 중 하나 상에서 오프셋 에러 전압(Vo2)으로서 도시된다.
[0040] 이 클록 위상에서, 증폭기(ErrAmp2)는 커패시터들(C1) 상에 출력들(VonullN 및 VonullP)을 저장한다. 수식 7은 커패시터들(C1)에 걸친 차동 전압을 보여준다.
Figure 112016075532621-pct00028
[0041] 수식 7에서 도시된 바와 같이, 증폭기(ErrAmp2)의 차동 출력 전압은 증폭기(An1)의 이득을, 증폭기(ErrAmp1)의 출력 전압과 배터리 전압(VBATT) 간의 차이로 곱한 것과 동일하다. 증폭기들(An1 및 An2)의 오프셋 에러들(Von1 및 Von2)은, 이 경우에 커패시터들(C2) 상에 저장된 값들을 통해 소거되었다. 즉, 증폭기(An2)는 오프셋 에러(Von2)를 소거하고 오프셋 에러(Von1)를 출력한다(예를 들어, Von1을 A2의 이득과 곱함). 이 출력된 오프셋 에러(Von1)는 증폭기(An1)로부터의 오프셋 에러를 소거한다.
[0042] 이제 증폭기(ErrAmp1)를 참조하면, 증폭기(ErrAmp1)의 출력(Vout)은 실질적으로 배터리 전압(VBATT)과 동일하다. 수식 8은 다음과 같이 증폭기(ErrAmp1)의 출력을 보여준다:
Figure 112016075532621-pct00029
[0043] 모든 개방 루프 이득 값들이 크기 때문에(적어도 대략 1000 정도), 수식 8은 다음으로 근사될 수 있다:
Figure 112016075532621-pct00030
[0044] 위에서, 증폭기(An1)의 이득이 크기 때문에 오프셋 에러들(Vo1 및 Vo2)의 효율적 소거가 존재하며, 이는 배터리 전압(VBATT)의 값에 비해 Vo1 및 Vo2의 값들을 최소화한다. 따라서, 증폭기(An1)의 이득은 증폭기들(An1 및 An2)의 오프셋 에러들을 보상하는데 이용된다.
[0045] 클록 위상(
Figure 112016075532621-pct00031
)의 위의 논의에서, 증폭기(ErrAmp2)가 논의되었다. 이 클록 위상에서, 증폭기(ErrAmp1)는 또한, 커패시터들(C1) 상에 저장된 값들이 증폭기들(A1 및 A2)의 오프셋 에러들을 보상하는데 이용되는 개방 루프 이득 구성에서 동작한다. 도 5는 일 실시예에 따른 클록 위상(
Figure 112016075532621-pct00032
)에서 증폭기(ErrAmp1)의 예를 도시한다. 증폭기(A1)의 입력들은 증폭기(ErrAmp1)의 출력(Vout)에 그리고 배터리 전압(VBATT)에 커플링된다. 오프셋 에러 전압(Vo1)은 또한 증폭기(A1)의 입력에서 보여진다. 또한, 증폭기(A2)의 입력들은 커패시터들(C1)에 커플링된다. 오프셋 에러 전압(Vo2)은 또한 증폭기(A2)의 입력에서 보여진다.
[0046] 아래의 수식 10에서 보여진 바와 같이, 커패시터들(C1)은, Vo1 및 Vo2의 증폭기들(A1 및 A2)의 오프셋 에러들 및 증폭기들(A1 및 A2)의 이득에 기초하는 차동 전압(
Figure 112016075532621-pct00033
)을 보유한다. 위의 수식 7에서, 증폭기(ErrAmp2)의 차동 출력 전압은 증폭기(An1)의 이득을, VBATT와 Vout의 차이와 곱한 것과 동일하다. 이 경우에, 커패시터들(C1) 상에 저장된 값들은 증폭기들(A1 및 A2)의 이득 및 오프셋 에러들(Vo1 및 Vo2)의 함수이다. 수식 10은 이 값들을 요약한다:
Figure 112016075532621-pct00034
[0047] 다음은 커패시터들(C1)에 저장된 값들에 기초한 증폭기들(A1 및 A2)의 오프셋 에러들의 소거를 보여준다. 즉, 커패시터들(C1) 상에 저장된 오프셋 에러들은 이 클록 위상 동안 증폭기들(Vo1 및 Vo2)의 오프셋 에러를 보상한다. 수식 11은 ErrAmp1의 출력 전압(Vout)의 결정을 나타내며, 이는 다음과 같이 오프셋 에러들(Vo1 및 Vo2)의 소거를 도시한다:
Figure 112016075532621-pct00035
Figure 112016075532621-pct00036
(11)
[0048] 수식 11에서 알 수 있는 바와 같이, 오프셋 에러들(Vo1 및 Vo2)이 소거되며, 증폭기(ErrAmp1)의 출력 전압(Vout)은 배터리 전압(VBATT)과 대략 동일하다(
Figure 112016075532621-pct00037
). 이 경우에, 수식 10에서 알 수 있는 바와 같이, 커패시터들(C1) 상에 저장된 값들은 오프셋 에러들(Vo1 및 Vo2)을 포함한다. 커패시터(C1) 상에 저장된 오프셋 에러(Vo2)는 증폭기(A2)의 오프셋 에러(Vo2)를 소거한다. 그 후, 증폭기(A2)는 증폭기(A2)의 이득(A2)에 의해 증폭되는 오프셋 에러(Vo1)를 출력한다. 또한, 증폭기(A1)는 증폭기(A1)의 이득(A1)에 의해 증폭되는 오프셋 에러(Vo1)를 출력한다. 증폭기들(A1 및 A2)의 출력들은 반대 극성을 갖고, 이에 따라 결합될 때, 오프셋 에러를 소거한다. 이에 따라, Vo1 및 Vo2의 오프셋 에러들은 클록 위상(
Figure 112016075532621-pct00038
)에서 소거되고 출력 전압(Vout)은 실질적으로 배터리 전압(VBATT)과 동일하다.
[0049] 증폭기들(ErrAmp1 및 ErrAmp2)의 상이한 구현들이 인지될 수 있다. 도 6 및 도 7은 각각 ErrAmp1 및 ErrAmp2의 구현들의 예들을 도시한다. 그러나 다른 구현들이 인지될 수 있다는 것이 이해될 것이다.
[0050] 도 6에서, 차동 증폭기들(A1 및 A2)은 트랜지스터들(MA1)의 차동 쌍 및 트랜지스터들(MA2)의 차동 쌍으로서 도시된다. 증폭기들(A1 및 A2)은 공유되는 출력 스테이지(602)에 커플링된다. 차동 증폭기들(A1 및 A2)의 전류 출력을 전압 출력으로 변환하는 공유되는 출력 스테이지(602)는 레지스터 이득을 제공한다. 공유되는 출력 스테이지(602)의 상이한 변동들이 인지될 수 있다.
[0051] 도 7에서, 차동 증폭기들(An1 및 An2)은 각각 트랜지스터들(MAN2)의 차동 쌍 및 트랜지스터들(MAN1)의 차동 쌍으로서 도시된다. 증폭기들(An1 및 An2)의 출력은 공유되는 출력 스테이지(702)에 커플링된다. 공유되는 출력 스테이지(702)는 또한 증폭기들(An1 및 An2)의 전류 출력을 전압으로 변환하지만, 공유되는 출력 스테이지(702)의 출력은 차동 출력(Out- 및 Out+)이다. 또한, 공통 모드 피드백 회로(704)는 차동 출력에 커플링되고, 전압(Vref)에 기초하여, 1/2(Vdd)와 같이 레일 전압과 상이한 레벨로 있을 수 있는 고정된 레벨로 차동 출력의 평균 전압을 유지한다. 공통 모드 피드백 회로(704)를 이용하여, 차동 전압 측정은 레일 전압 또는 배터리 전압(VBATT)과 멀어진다. 예를 들어, 차동 전압 측정이 레일에 근접한 경우, 차동 전압을 정확히 측정하는 것을 어려울 수 있다. 따라서, 공통 모드 차동 출력 전압을 레일 전압의 1/2와 같은 값으로 세팅하는 것은, 평균 전압에서 오프셋의 계산을 보다 정확하게 한다. 즉, 출력들(Out+ 및 Out-)은 둘 다 공통 모드 전압에서 세팅된다. 그 후, 출력들(Out+ 및 Out-)의 차이는 레일 전압과 상이한 공통 모드 값에 기초하여 계산될 수 있다. 공통 모드 전압은 차동 전압이 출력들(Out+ 및 Out-) 상에서 출력될 때 드롭 아웃(drop out)된다. 배터리 전압(VBATT)의 절반 근처의 공통 모드 전압을 이용하는 것은 출력 스테이지(702)를 단순화할 수 있다.
[0052] 증폭기(ErrAmp2)의 차동 출력이 위에서 논의되었지만, 단일 출력이 이용될 수 있다. 이 경우에, 증폭기(ErrAmp2)의 출력에서의 차동 출력 전압은 공통 모드 레벨에서 수행되지 않는다. 이는 정확도를 감소시킬 수 있지만, 오프셋 에러 보상은 여전히 위에서 설명된 바와 같이 수행된다. 도 8은 일 실시예에 따라 증폭기(ErrAmp2)의 단일 출력을 이용하는 배터리 모니터링 시스템(800)의 예를 도시한다. 도시된 바와 같이, 증폭기(ErrAmp2)의 단일 출력은 증폭기(ErrAmp1)에 커플링된다. 또한, 증폭기(ErrAmp2)의 단일 출력은 피드백 구성으로 증폭기(ErrAmp2)의 입력에 커플링된다. 증폭기(ErrAmp2)의 다른 입력 및 증폭기(ErrAmp1)의 다른 입력은 레일 전압과 상이한 전압일 수 있는 전압(Vref)에 커플링된다.
[0053] 클록 위상(
Figure 112016075532621-pct00039
)에서, 커패시터들(C2)에 걸쳐 저장된 전압은 오프셋 에러들(Von1 및 Von2)을 포함한다. 클록 위상(
Figure 112016075532621-pct00040
)에서, 이 저장된 오프셋 에러들은 증폭기(ErrAmp2)의 오프셋 에러들을 보상한다. 또한, 클록 위상(
Figure 112016075532621-pct00041
)에서, 증폭기(ErrAmp2)의 증폭기(An2)(도시되지 않음)의 이득이 실질적으로 증폭기(ErrAmp1)의 오프셋 에러들을 소거하기 때문에,
Figure 112016075532621-pct00042
이다. 추가로, 클록 위상(
Figure 112016075532621-pct00043
)에서, 커패시터들(C1) 상에 저장된 오프셋 에러는 증폭기(ErrAmp1)의 에러를 소거한다.
[0054] 도 9는 일 실시예에 따라 오프셋 에러를 보상하기 위한 방법의 단순화된 흐름도(900)를 도시한다. 902에서, 제 1 위상 동안, 증폭기(ErrAm2)는, 제 2 위상 동안 증폭기(ErrAmp1)의 오프셋 에러를 보상하는데 이용하기 위해 커패시터들(C1) 상에 증폭기(ErrAmp1)의 제 1 오프셋 에러를 저장한다. 904에서, 제 2 위상 동안, 증폭기(ErrAmp2)는 후속 제 1 위상 동안 증폭기(ErrAmp2)의 오프셋 에러를 보상하는데 이용하기 위해 커패시터들(C2) 상에 증폭기(ErrAmp2)의 오프셋 에러를 저장한다. 906에서, 제 2 위상 동안, 증폭기(ErrAmp1)는 복제 디바이스에 의해 생성된 복제 전류를 제어하기 위해 제어 트랜지스터(MC)를 제어한다. 이 위상 동안, 제 1 오프셋 에러는 제 1 위상 동안 저장된 제 1 오프셋 에러를 이용하여 보상된다. 908에서, 후속 제 1 위상 동안, 증폭기(ErrAmp1)는 복제 전류를 제어하기 위해 제어 트랜지스터(MC)를 제어하며, 여기서 제 2 증폭기의 이득은 증폭기(ErrAmp1)의 오프셋 에러를 보상하는데 이용되고, 증폭기(ErrAmp2)의 오프셋 에러는 제 2 위상 동안 커패시터들(C2) 상에 저장된 증폭기(ErrAmp2)의 오프셋 에러를 이용하여 보상된다.
[0055] 온도 변동 오프셋
[0056] 위에서 논의된 바와 같이, 감지 레지스터(R1)는 칩 상에 로케이팅될 수 있고, 이에 따라 칩의 온도 변동들에 민감할 수 있다. 도 10은 일 실시예에 따라 온도 변동들을 보상하기 위한 레지스터(R1)의 예시적인 구현을 도시한다. 온도 변동들은 2개의 타입들의 레지스터들을 이용하여 전류 전압 변환 동안 보상될 수 있다. 제 1 타입의 레지스터(R)는 음의 온도 계수를 갖는, P+ 도핑되어 있는 폴리(poly) 레지스터이다. 제 2 타입의 레지스터(rsp)는 실리사이드화되며, 양의 온도 계수를 갖는다. 반대 온도 계수들은 온도 변동들을 보상하는데 이용될 수 있다.
[0057] 도시된 바와 같이, 레지스터 rsp(예를 들어, rsp 1, rsp 2, rsp 3, ..., rsp N)의 크기는 탭들(1002)을 통해 조정될 수 있다. 상이한 탭 세팅들은 다양한 레지스터들(rsp)을 복제 전류에 커플링하기 위해 상이한 탭들을 개방 또는 패쇄함으로써 온도 변동에 맞추는데 이용될 수 있다. 레지스터들(rsp)의 크기는 그 후 온도 변동을 보상할 수 있다. 예를 들어, 레지스터들(rsp)의 크기는 온도들에 관하여 저항의 최종 슬로프(slope)를 결정할 수 있다.
[0058] 도 11은 일 실시예에 따라 레지스터(rsp1)를 이용한 온도 보정의 예를 도시한다. 도 10의 레지스터(RSP)는 탭 세팅들에 기초하여 복제 전류에 커플링되는 레지스터들(rsp1-rpsN)의 결합을 나타낸다. 이 경우에, Vout는 다음과 같이 결정될 수 있다.
[0059]
Figure 112016075532621-pct00044
[0060] 도시된 바와 같이, 감지 레지스터(R1)에 걸친 출력 전압(Vout)은 레지스터(rsp)의 저항에 의해 보상되는 R의 저항과 동일하다. 내부 레지스터들이 이용되는 것으로서 논의되지만, 특정 실시예들은 오프-칩이고 이에 따라 온도 보상이 필요 없는 외부 레지스터들을 또한 이용할 수 있다.
[0061] 위의 설명은 특정 실시예들의 양상들이 어떻게 구현될 수 있는지에 관한 예들에 따라 본 개시의 다양한 실시예들을 예시한다. 위의 예들은 유일한 실시예들만으로 간주되어선 안 되며, 아래의 청구항에 의해 정의된 바와 같은 특정 실시예들의 융통성 및 이점들을 예시하도록 제시된다. 위의 개시 및 아래의 청구항들에 기초하여, 다른 어레인지먼트들, 실시예들, 구현들 및 등가물들이 청구항들에 의해 정의된 바와 같은 본 개시의 범위로부터 벗어남 없이 이용될 수 있다.

Claims (20)

  1. 회로로서,
    제 1 차동 입력, 제 2 차동 입력 및 출력을 포함하는 제 1 증폭기 ― 상기 제 1 차동 입력은 복제 디바이스 및 배터리의 전압에 커플링되고, 상기 출력은 제어 디바이스에 커플링되고, 상기 복제 디바이스는 배터리를 통해 흐르는 전류의 복제 전류를 생성하도록 구성되고, 상기 제 1 증폭기는 상기 복제 전류를 제어하기 위해 상기 제어 디바이스를 제어함 ― ; 및
    제 3 차동 입력, 제 4 차동 입력, 및 출력을 포함하는 제 2 증폭기를 포함하고,
    상기 제 2 증폭기는, 제 1 위상 동안 상기 제 3 차동 입력을 상기 제 1 증폭기의 출력에 선택적으로 커플링하는 것, 상기 제 1 위상 동안 상기 제 2 증폭기의 출력을 상기 제 2 차동 입력에 선택적으로 커플링하는 것 및 제 2 위상 동안 상기 제 2 증폭기의 출력을 상기 제 4 차동 입력에 선택적으로 커플링하는 것에 기초하여, 상기 제 1 증폭기의 제 1 오프셋 에러 및 상기 제 2 증폭기의 제 2 오프셋 에러를 보상하도록 구성되는,
    회로.
  2. 제 1 항에 있어서,
    상기 제 2 위상 동안, 상기 제 2 증폭기는, 상기 제 1 위상 동안 상기 제 2 증폭기의 제 2 오프셋 에러를 보상하는데 이용하기 위해, 상기 제 2 증폭기의 제 4 차동 입력에 커플링되는 저장 엘리먼트들의 제 1 세트 상에 상기 제 2 증폭기의 제 2 오프셋 에러를 저장하는,
    회로.
  3. 제 2 항에 있어서,
    상기 제 1 위상 동안, 상기 제 2 증폭기는, 후속 제 2 위상 동안 상기 제 1 증폭기의 제 1 오프셋 에러를 보상하는데 이용하기 위해, 상기 제 1 증폭기의 제 2 차동 입력에 커플링되는 저장 엘리먼트들의 제 2 세트 상에 상기 제 1 증폭기의 제 1 오프셋 에러를 저장하는,
    회로.
  4. 제 3 항에 있어서,
    상기 제 2 증폭기의 이득은 상기 제 1 위상 동안 상기 제 1 오프셋 에러를 보상하는데 이용되는,
    회로.
  5. 제 1 항에 있어서,
    상기 제 2 증폭기는 상기 제 3 차동 입력을 포함하는 제 3 증폭기 및 상기 제 4 차동 입력을 포함하는 제 4 증폭기를 포함하고, 상기 제 2 위상 동안,
    상기 제 3 차동 입력의 제 1 입력 및 제 2 입력은 상기 배터리의 전압에 커플링되고 상기 제 3 증폭기는 상기 제 2 오프셋 에러의 제 3 증폭기 오프셋 에러를 포함하며,
    상기 제 4 차동 입력의 제 1 입력은 상기 제 2 증폭기의 출력에 커플링되고, 상기 제 4 증폭기는 상기 제 2 오프셋 에러의 제 4 증폭기 오프셋 에러를 포함하는,
    회로.
  6. 제 5 항에 있어서,
    저장 엘리먼트들의 제 1 세트는 상기 제 2 위상 동안 상기 제 4 차동 입력 및 상기 제 2 증폭기의 출력에 커플링되고,
    상기 저장 엘리먼트들의 제 1 세트는 상기 제 2 위상 동안 상기 제 3 증폭기 오프셋 에러 및 상기 제 4 증폭기 오프셋 에러를 저장하도록 구성되는,
    회로.
  7. 제 6 항에 있어서,
    상기 제 2 위상 동안 저장된 상기 제 3 증폭기 오프셋 에러 및 상기 제 4 증폭기 오프셋 에러는 후속 제 1 위상 동안 상기 제 3 증폭기 오프셋 에러 및 상기 제 4 증폭기 오프셋 에러를 보상하는데 이용되는,
    회로.
  8. 제 5 항에 있어서,
    상기 제 4 차동 입력의 제 1 입력은 상기 제 2 증폭기의 제 1 차동 출력에 커플링되고,
    상기 제 4 차동 입력의 제 2 입력은 상기 제 2 증폭기의 제 2 차동 출력에 커플링되는,
    회로.
  9. 제 5 항에 있어서,
    상기 제 1 증폭기는 상기 제 1 차동 입력을 포함하는 제 5 증폭기, 및 상기 제 2 차동 입력을 포함하는 제 6 증폭기를 포함하고, 상기 제 1 위상 동안,
    상기 제 1 차동 입력의 제 1 입력은 상기 제 1 증폭기의 출력에 커플링되고, 상기 제 1 차동 입력의 제 2 입력은 상기 배터리의 전압에 커플링되고, 상기 제 5 증폭기는 상기 제 1 오프셋 에러의 제 5 증폭기 오프셋 에러를 포함하며,
    상기 제 2 차동 입력의 제 1 입력은 상기 제 2 증폭기의 출력에 커플링되고, 상기 제 6 증폭기는 상기 제 1 오프셋 에러의 제 6 증폭기 오프셋 에러를 포함하는,
    회로.
  10. 제 9 항에 있어서,
    상기 제 2 증폭기의 이득은 상기 제 1 위상 동안 상기 제 5 증폭기 오프셋 에러 및 상기 제 6 증폭기 오프셋 에러를 보상하는데 이용되는,
    회로.
  11. 제 10 항에 있어서,
    저장 엘리먼트들의 제 2 세트는 상기 제 1 위상 동안 상기 제 2 차동 입력 및 상기 제 2 증폭기의 출력에 커플링되고,
    상기 저장 엘리먼트들의 제 2 세트는 상기 제 1 위상 동안 상기 제 5 증폭기 오프셋 에러 및 상기 제 6 증폭기 오프셋 에러를 저장하도록 구성되는,
    회로.
  12. 제 11 항에 있어서,
    상기 제 2 위상 동안 저장된 상기 제 5 증폭기 오프셋 에러 및 상기 제 6 증폭기 오프셋 에러는 후속 제 2 위상 동안 상기 제 5 증폭기 오프셋 에러 및 상기 제 6 증폭기 오프셋 에러를 보상하는데 이용되는,
    회로.
  13. 제 9 항에 있어서,
    상기 제 2 차동 입력의 제 1 입력은 상기 제 2 증폭기의 제 1 차동 출력에 커플링되고,
    상기 제 2 차동 입력의 제 2 입력은 상기 제 2 증폭기의 제 2 차동 출력에 커플링되는,
    회로.
  14. 제 1 항에 있어서,
    상기 제 2 증폭기의 출력은 차동 출력이고, 상기 회로는,
    상기 차동 출력에 커플링되고 상기 배터리의 전압과 상이한 고정된 값에서 상기 차동 출력의 공통 모드 부분을 유지하도록 구성되는 공통 모드 피드백 회로
    를 더 포함하는,
    회로.
  15. 제 1 항에 있어서,
    상기 복제 전류를 수신하도록 구성된 레지스터를 더 포함하고, 상기 레지스터에 걸친 전압은 상기 배터리에 걸친 전압의 모니터링을 위해 감지되는,
    회로.
  16. 제 15 항에 있어서,
    상기 레지스터는 온도 변화들을 보상하도록 구성되는,
    회로.
  17. 제 16 항에 있어서,
    상기 레지스터는 레지스터들의 제 1 세트 및 레지스터들의 제 2 세트를 포함하고,
    상기 레지스터들의 제 1 세트는 제 1 온도 계수를 갖고, 상기 레지스터들의 제 2 세트는 상기 제 1 온도 계수와 정반대인(opposite) 제 2 온도 계수를 갖고,
    상기 레지스터들의 제 1 세트는 복수의 탭들에 선택적으로 커플링되고,
    상기 복수의 탭들의 탭들은 온도 변동들을 보상하기 위해 상기 레지스터들의 제 1 세트의 레지스터들을 선택적으로 연결하는,
    회로.
  18. 방법으로서,
    제 1 위상 동안, 제 2 증폭기에 의해, 제 2 위상 동안 제 1 증폭기의 제 1 오프셋 에러를 보상하는데 이용하기 위해, 상기 제 1 증폭기의 차동 입력에 커플링되는 저장 엘리먼트들의 제 1 세트 상에 상기 제 1 증폭기의 제 1 오프셋 에러를 저장하는 단계;
    상기 제 2 위상 동안, 상기 제 2 증폭기에 의해, 후속 제 1 위상 동안 상기 제 2 증폭기의 제 2 오프셋 에러를 보상하는데 이용하기 위해, 상기 제 2 증폭기의 차동 입력에 커플링되는 저장 엘리먼트들의 제 2 세트 상에 상기 제 2 증폭기의 제 2 오프셋 에러를 저장하는 단계;
    상기 제 2 위상 동안, 상기 제 1 증폭기에 의해, 복제 디바이스에 의해 생성된 복제 전류를 제어하도록 제어 디바이스를 제어하는 단계 ― 상기 복제 전류는 배터리를 통해 흐르는 전류의 복제이고, 상기 제 1 오프셋 에러는 상기 제 1 위상 동안 저장된 제 1 오프셋 에러를 이용하여 보상됨 ― ; 및
    후속 제 1 위상 동안, 상기 제 1 증폭기에 의해, 상기 복제 전류를 제어하도록 상기 제어 디바이스를 제어하는 단계를 포함하고, 상기 제 2 증폭기의 이득은 상기 제 1 오프셋 에러를 보상하는데 이용되고, 상기 제 2 오프셋 에러는 상기 2 위상 동안 저장된 제 2 오프셋 에러를 이용하여 보상되는,
    방법.
  19. 제 18 항에 있어서,
    상기 배터리의 전압과 상이한 고정된 값에서 상기 제 2 증폭기의 차동 출력의 공통 모드 부분을 유지하는 단계를 더 포함하는,
    방법.
  20. 제 18 항에 있어서,
    상기 복제 전류를 수신하도록 구성된 레지스터를 상기 제어 디바이스에 커플링하는 단계
    를 더 포함하고, 상기 레지스터에 걸친 전압은 상기 배터리에 걸친 전압의 모니터링을 위해 감지되고, 상기 레지스터는 온도 변동들을 보상하도록 구성되는,
    방법.
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