KR101632838B1 - 개선된 품질 계수를 가진 임피던스 매칭 네트워크, 및 임피던스 매칭 방법 - Google Patents

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Abstract

임피던스 매칭 네트워크는 제1 및 제2 신호 단자와 기준 전위 단자를 포함한다. 네트워크는 제1 신호 단자와 기준 전위 단자 사이의 제1 션트 브랜치를 더 포함하고, 제1 션트 브랜치는 가변 유도 소자와 제1 용량 소자를 포함한다. 임피던스 매칭 네트워크는 또한 제2 신호 단자와 기준 전위 단자 사이의, 제2 용량 소자를 포함하는 제2 션트 브랜치를 포함한다. 제1 신호 단자와 제2 신호 단자 사이의 직렬 브랜치가 제3 용량 소자를 포함한다. 임의적으로, 제1, 제2, 및/또는 제3 용량 소자는 가변 용량 소자로 구현될 수 있다. 가변 용량 소자는 복수의 트랜지스터를 포함하고, 여기서 트랜지스터들의 오프-캐패시턴스들(Coff)의 조합은 적어도 2개의 독립 트랜지스터 제어 신호의 함수로서 가변 용량 소자의 전체 캐패시턴스를 제공한다.

Description

개선된 품질 계수를 가진 임피던스 매칭 네트워크, 및 임피던스 매칭 방법{IMPEDANCE MATCHING NETWORK WITH IMPROVED QUALITY FACTOR AND METHOD FOR MATCHING AN IMPEDANCE}
본 발명의 실시예들은 전력 소스와 전력 소비자 사이에 제공될 수 있는 임피던스 매칭 네트워크에 관한 것이다. 본 발명의 실시예들은 임피던스 매칭 네트워크를 포함하는 안테나 회로에 관한 것이다. 본 발명의 실시예들은 임피던스 매칭 방법에 관한 것이다. 본 발명의 다른 실시예들은 스위치 트랜지스터-기반 매칭 네트워크에 관한 것이다.
전기 또는 전자 시스템에서는, 전력 전달을 최대화하고/최대화하거나 전기 부하로부터 반사를 최소화하도록 전기 부하의 입력 임피던스(또는 전기 에너지 소스의 출력 임피던스)를 설계하는 것이 종종 바람직하다. 최대 전력 전달은 통상적으로 부하 임피던스가 소스 임피던스의 복소 켤레(complex conjugate)와 같을 때 달성된다. 반대로, 최소 반사는 통상적으로 부하 임피던스가 소스 임피던스와 같을 때 달성될 수 있다.
현재의 무선주파수(RF) 또는 고주파수(HF) 프론트 엔드 시스템은 통상적으로, 신호를 요구된 레벨로 증폭하기 위한 전력 증폭기(PA), 필터(통상적으로 고조파 필터), 전력 검출기, 및 송신 대역들 간, 수신 대역들 간, 및 송신기 작동과 수신기 작동 간의 스위칭을 수행하는 안테나 스위치를 송신단에 여전히 포함한다. 이후, 신호는 통상적으로 안테나 임피던스 매칭 네트워크를 통해 안테나로 전달된다.
이러한 안테나 임피던스 매칭은, 모든 사용 경우들, 주파수들, 작동 모드들, 및 그 각각의 확률들에 걸쳐 평균을 낼 때, 최적값이 달성되도록 설계된다. 즉시 알 수 있는 바와 같이, 이동 통신 주파수들의 주파수 스펙트럼이 지속적으로 더 넓어지고, 또한 안테나 자체가 발생할 수 있는 모든 주파수들과 환경 조건들에 대해 매우 상이한 매칭을 제공하기 때문에, 최적값은 극히 드물게 달성된다.
또한, 모든 가능한 매칭 포인트들을 해결하기 위해, 용량 매칭 컴포넌트뿐만 아니라 유도 매칭 컴포넌트도 필요하다. 스미스 차트(Smith chart)의 모든 영역들에 도달하기 위해, 통상적으로 적어도 3개의 컴포넌트가 필요하다. 매우 불리한 컴포넌트 값들로 이어지는 조합들이 존재하기 때문에, 더 많은 유연성을 확보하기 위해 통상적으로 최대 6개의 반응성 컴포넌트가 채용된다. 그러나, 또한, 이러한 매칭 네트워크들은 선택된 컴포넌트 값들에 대해서만 및/또는 특정한 주파수에서만 높은 품질 계수를 달성한다는 단점을 가질 수 있다. 임피던스 매칭 네트워크가 다른 작동 포인트로 설정될 때, 통상적으로 품질 계수의 현저한 저하를 관찰할 수 있다.
본 발명의 실시예들은 제1 신호 단자, 제2 신호 단자, 및 기준 전위 단자를 포함하는 임피던스 매칭 네트워크를 제공한다. 임피던스 매칭 네트워크는 제1 신호 단자와 기준 전위 단자 사이에 제1 션트 브랜치(shunt branch)를 더 포함한다. 제1 션트 브랜치는 가변 유도 소자와 제1 용량 소자를 포함한다. 임피던스 매칭 네트워크는 또한 제2 신호 단자와 기준 전위 단자 사이에 제2 션트 브랜치를 포함한다. 제2 션트 브랜치는 제2 용량 소자를 포함한다. 임피던스 매칭 네트워크는 제1 신호 단자와 제2 신호 단자 사이에 직렬 브랜치를 더 포함한다. 직렬 브랜치는 제3 용량 소자를 포함한다.
본 발명의 다른 실시예들은 가변 용량 소자를 포함하는 임피던스 매칭 네트워크를 제공한다. 가변 용량 소자는 복수의 트랜지스터를 포함하고, 여기서 트랜지스터들의 오프-캐패시턴스들(Coff)의 조합은 적어도 2개의 독립 트랜지스터 제어 신호의 함수로서 가변 용량 소자의 전체 캐패시턴스를 제공한다.
게다가, 본 발명의 실시예들은 안테나, 신호 단자, 및 임피던스 매칭 네트워크를 포함하는 안테나 회로를 제공한다. 신호 단자는 수신기로 또는 송신기로부터 신호를 중계하도록 구성된다. 임피던스 매칭 네트워크는 안테나와 신호 단자를 상호연결하며, 션트 브랜치 내에 가변 유도 소자를 포함한다.
본 발명의 또 다른 실시예들은, 신호 소스의 소스 임피던스를 결정 또는 추정하는 단계; 및 신호 싱크의 싱크 임피던스를 결정 또는 추정하는 단계를 포함하는 임피던스 매칭 방법을 제공한다. 방법은, 임피던스 매칭 네트워크의 션트 브랜치 내의 가변 유도 소자를 조절함으로써, 소스 임피던스와 싱크 임피던스에 기반하여 임피던스 매칭 네트워크를 조절하는 단계를 더 포함한다.
게다가, 본 발명의 실시예들은, 신호 소스의 소스 임피던스를 결정 또는 추정하는 단계를 포함하는 임피던스 매칭 방법을 제공한다. 방법은 또한 신호 싱크의 싱크 임피던스를 결정 또는 추정하는 단계를 포함한다. 아울러, 방법은 임피던스 매칭 네트워크의 일부인 가변 용량 소자를 조절함으로써, 소스 임피던스와 싱크 임피던스에 기반하여 임피던스 매칭 네트워크를 조절하는 단계를 포함한다. 가변 용량 소자는 복수의 트랜지스터를 포함하고, 여기서 트랜지스터들의 오프-캐패시턴스들(Coff)의 조합은 가변 용량 소자의 전체 캐패시턴스를 제공한다.
본 발명의 실시예들이 첨부 도면을 참조하여 본원에 설명된다.
도 1은 복수의 기본 LC 네트워크 및 이들의 스미스 차트 평면 내의 해당 "금지 영역들(forbidden regions)"을 도시한다.
도 2는 3개의 고정값 유도 컴포넌트와 3개의 가변 용량 컴포넌트를 포함하는, Pi-토폴로지를 가진 임피던스 매칭 네트워크의 개략적인 회로도를 도시한다.
도 3은 제1 션트 브랜치 내에 가변 유도 컴포넌트를 구비한 실시예들에 따른 임피던스 매칭 네트워크의 개략적인 회로도를 도시한다.
도 4는 제1 션트 브랜치 내에 제1 가변 유도 컴포넌트, 그리고 제2 션트 브랜치 내에 제2 가변 유도 컴포넌트를 구비한 임피던스 매칭 네트워크의 개략적인 회로도를 도시한다.
도 5는 제2 션트 브랜치 내에 가변 유도 컴포넌트를 구비한 다른 실시예들에 따른 임피던스 매칭 네트워크의 개략적인 회로도를 도시한다.
도 6은 도 4에 도시된 바와 유사한 또 다른 실시예들에 따른 임피던스 매칭 네트워크의 개략적인 회로도를 도시한다.
도 7은 직렬 브랜치를 위한 바이패스 트랜지스터를 포함하는 임피던스 매칭 네트워크의 개략적인 회로도를 도시한다.
도 8은 가변 유도 소자와 가변 용량 소자의 가능한 구현 상세를 도시하는 임피던스 매칭 네트워크의 개략적인 회로도를 도시한다.
도 9는 벌크 CMOS 트랜지스터의 개략적인 단면도를 도시한다.
도 10은 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 트랜지스터의 개략적인 단면도를 도시한다.
도 11a는 가변 유도 소자의 하나의 가능한 구현예의 개략적인 회로도를 도시한다.
도 11b는 가변 유도 소자의 다른 가능한 구현예의 개략적인 회로도를 도시한다.
도 11c는 도 11b의 가변 유도 소자의 4개의 트랜지스터가 실질적으로 같을 때 가변 유도 소자의 유효 인덕턴스에 따른 품질 계수의 그래프이다.
도 11d는 도 11b의 가변 유도 소자의 4개의 트랜지스터가 상이한 채널폭을 가질 때 가변 유도 소자의 유효 인덕턴스에 따른 품질 계수의 그래프이다.
도 12a는 가변 유도 소자의 다른 가능한 구현예의 개략적인 회로도를 도시한다.
도 12b는 가변 유도 소자의 다른 가능한 구현예("단락 선로들"을 포함한다)의 개략적인 회로도, 및 유효 인덕턴스에 따른 품질 계수의 그래프를 도시한다.
도 12c는 가변 유도 소자의 또 다른 가능한 구현예("선택 선로들"을 포함한다)의 개략적인 회로도, 및 유효 인덕턴스에 따른 품질 계수의 그래프를 도시한다.
도 12d는 도 12c의 가변 유도 소자의 주파수에 따른 유효 인덕턴스의 그래프이다.
도 13 내지 도 16은 고정 인덕턴스를 가진 4개의 상이한 유도 소자에 대한 품질 계수 대 주파수의 상이한 의존성을 도시한다.
도 17은 션트 브랜치 내에서 인덕터의 3개의 상이한 탭에 연결되는 3개의 스위치 소자를 포함하는 가변 유도 소자의 개략적인 회로도를 도시한다.
도 18a는 병렬 또는 직렬 연결 가능한 2개의 인덕터를 포함하는 또 다른 가능한 구현예에 따른 가변 유도 소자의 개략적인 회로도를 도시한다.
도 18b는 2개의 인덕터가 병렬 연결될 때 도 18a의 가변 유도 소자를 도시한다.
도 18c는 2개의 인덕터가 직렬 연결될 때 도 18a의 가변 유도 소자를 도시한다.
도 18d는 병렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 유효 인덕턴스의 그래프를 도시한다.
도 18e는 병렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 품질 계수의 그래프를 도시한다.
도 18f는 직렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 유효 인덕턴스의 그래프를 도시한다.
도 18g는 병렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 품질 계수의 그래프를 도시한다.
도 18h는 도 18a에 도시된 가변 유도 소자의 2개의 인덕터의 가능한 배치의 개략적인 평면도를 도시한다.
도 19는 각각이 해당 스위치 트랜지스터에 직렬 연결된 수 개의 기본 캐패시터(용량부)를 포함하는 가변 용량 소자의 개략적인 회로도를 도시한다.
도 20a 및 도 20b는 고정 캐패시턴스 값들을 가진 용량 소자들의 품질 계수의 상이한 의존성의 그래프를 도시한다.
도 21은 2개의 상이한 주파수에서 가변 용량 소자의 품질 계수 대 유효 용량을 도시하며, 가변 용량 소자의 상응하는 개략적인 회로도를 도시한다.
도 22는 2개의 상이한 주파수에서 다른 가변 용량 소자의 품질 계수 대 유효 용량을 도시하며, 가변 용량 소자의 개략적인 회로도를 도시한다.
도 23은 가변 용량 소자들의 다른 구현예의 개략적인 회로도를 도시한다.
도 24는 캐패시턴스의 함수로서 도 23의 가변 용량 소자의 품질 계수를 도시한다.
도 25는 주파수의 함수로서 그리고 "올 오프(all off)"의 최악의 경우에 대해 도 23의 가변 용량 소자 내의 트랜지스터들의 다양한 직렬 연결들에 따른 전압 강하의 그래프를 도시한다.
도 26은 트랜지스터들의 해당 직렬 연결을 통한 최대 예상 전압 스윙에 따라 몇몇 브랜치들 내에 상이한 개수의 트랜지스터들을 구비한 가변 용량 소자의 개략적인 회로도를 도시한다.
도 27은 도 26에 도시된 가변 용량 소자들의 가변 캐패시턴스의 함수로서 품질 계수의 그래프를 도시한다.
도 28은 트랜지스터들이 비전도성일 때, 트랜지스터들의 오프-캐패시턴스들을 활용하는 가변 용량 소자의 전기적 거동을 개략적으로 도시한다.
도 29는 트랜지스터들이 전도성일 때, 트랜지스터들의 오프-캐패시턴스들이 결합되어 전체 캐패시턴스를 형성하는 가변 용량 소자의 전기적 거동을 개략적으로 도시한다.
도 30은 트랜지스터들이 비전도성일 때, 트랜지스터-캐패시턴스들에 기반한 가변 용량 소자의 전기적 거동을 개략적으로 도시한다.
도 31은 130㎚ 기술에서 16개의 직렬-연결된 트랜지스터에 대한 품질 계수 대 유효 캐패시턴스의 그래프를 도시한다.
도 32 내지 도 37은 스미스 차트의 형태로 상이한 임피던스 값들에 대한 임피던스 매칭의 여러 예시적인 경우들을 도시하며, 순방향 송신 대 주파수의 곡선을 도시한다.
도 38은 실시예들에 따른 집적 임피던스 매칭 네트워크의 개략적인 측면도 및 핀 레이아웃의 개략적인 평면도를 도시한다.
도 39는 실시예들에 따른 임피던스 매칭 방법의 개략적인 흐름도를 도시한다.
도 40은 다른 실시예들에 따른 임피던스 매칭 방법의 개략적인 흐름도를 도시한다.
도 41은 임피던스 매칭 네트워크를 포함하는 안테나 회로의 개략적인 블록도를 도시한다.
후술하는 설명에서는, 동일하거나 균등한 소자들 또는 동일하거나 균등한 기능을 가진 소자들을 동일하거나 유사한 도면부호들로 나타낸다.
후술하는 내용에서는, 본 발명의 실시예들의 보다 철저한 설명을 제공하기 위해 복수의 상세가 기술된다. 그러나, 본 발명의 실시예들이 이러한 특정한 상세 없이도 실시될 수 있음은 당해 기술분야의 숙련자에게 명백할 것이다. 다른 경우에, 주지의 구조들과 장치들은 본 발명의 실시예들의 모호함을 피하기 위해 상세히 기술되는 대신 블록도의 형태로 도시된다. 또한, 달리 구체적으로 나타내지 않는 한, 이후에 설명되는 상이한 실시예들의 특징들은 서로 결합될 수 있다.
무선주파수(RF), 고주파수(HF), 또는 다른 주파수 범위용 무선 통신 시스템들에서, 이른바 프론트 엔드 시스템이 제공될 수 있다. 이러한 프론트 엔드 시스템은 이동 통신 네트워크의 이동국(예컨대, 휴대 전화, 스마트폰, 태블릿 컴퓨터, USB 모뎀) 또는 기지국(예컨대, BTS(base transceiver station))의 일부일 수 있다. 프론트 엔드 시스템은 통상적으로 송수신기, 전력 증폭기, 고조파 필터, 안테나 스위치, 안테나 매칭 네트워크, 및 안테나를 포함할 수 있다. 송신기 작동 모드로 기능할 때, 송수신기는 그 출력에서 송신 신호를 전력 증폭기로 제공할 수 있다. 전력 증폭기에 의해 제공되는 증폭된 송신 신호는 고조파 필터로 연결되고, 고조파 필터는 증폭된 송신 신호의 주파수 성분들을 의도된 송신 주파수 범위 밖에서 감소시킨다. 고조파 필터의 출력은 안테나 스위치의 복수의 입력 중 하나에 연결된다. 안테나 스위치는 현재 상기 입력을 안테나 스위치 출력에 연결하도록 구성될 수 있다. 안테나 스위치의 다른 입력들은 현재 사용되는 고조파 필터와 상이한 주파수 응답을 가진 추가 고조파 필터들의 각각의 출력들에 연결될 수 있다. 이런 방식으로, RF 또는 HF 프론트 엔드 시스템은 여러 송신 주파수들 및/또는 여러 이동 통신 기준들을 지원하도록 구성될 수 있다. 안테나 스위치는 연결을 통해 안테나 매칭 네트워크를 송수신기의 RX 입력(즉, 수신기 입력)과 연결하도록 추가로 구성되고, 여기서 HF 또는 RF 프론트 엔드 시스템은 수신기 모드로 작동한다.
안테나 스위치 출력은 안테나 매칭 네트워크의 입력에 연결될 수 있다. 안테나 매칭 네트워크는 그 출력에 병렬 연결되는 캐패시턴스 및 직렬 인덕턴스를 포함하는 기본 LC 네트워크로 구현될 수 있다. 안테나 매칭 네트워크의 출력은 안테나에 연결된다.
HF 프론트 엔드 시스템은 여러 주파수들, 이동 통신 기준들, 및/또는 무선 신호들의 송신 또는 수신과 연관된 다른 파라미터들을 지원하도록 안테나 스위치에 의해 구성될 수 있으므로, 안테나 매칭 네트워크는 가중 최적값을 제공하기 위해 다양한 가능한 사용 경우들, 주파수들, 작동 모드들, 및 그 각각의 확률들을 고려하여 선택되어야 한다. 이동 통신 주파수들의 주파수 스펙트럼이 더욱더 넓어지기 때문에, 그리고 안테나 자체가 상이한 환경 조건에 대해 상이한 임피던스 매칭 설정을 제공하기 때문에, 이러한 작업은 더욱더 어려워진다. 또한, 안테나의 상이한 환경으로 인한 안테나 미스매치의 문제를 고려해야 한다. 예컨대, 과거에 판매된 몇몇 이동 전화 모델들로 관찰할 수 있듯이, 예컨대 이동 전화 사용자의 손가락이 안테나와 접촉할 때, 안테나의 임피던스가 매우 심하게 변경될 수 있다. 게다가, 미스매치는 안테나 스위치를 통해 전달되기 때문에, 전력 증폭기에서의 추가적인 비선형성 및 고조파 필터의 필터 거동의 수정으로 이어진다. 그 결과로, 전체 시스템은 여러 포인트들에서 미스매치에 의해 악영향을 받는다. 오랜 기간 동안 이동 통신 시스템들은 50옴 측정 시스템들에 대해서만 명시되었기 때문에, 이러한 문제점들은 최근에야 보다 정확히 고려되고 있다.
얼마 전부터, 특정한 네트워크 공급자들을 위한 이동 통신 장치에 의해 수행되어야 하는 총 방사 전력(total radiated power, TRP)에 관한 추가 요건들이 존재한다. 이는, 광범위한 미스매치에 대해, 시스템이 요구된 방사 전력에 도달해야 한다는 것을 의미한다. 임피던스 매칭 네트워크와 관련하여, 소정의 임피던스 매칭 네트워크 토폴로지로 모든 임피던스들이 실현되진 않을 수 있다는, 다시 말하면 이른바 "금지 영역들"이 존재한다는 것을 고려해야 한다. 도 1은 몇몇 기본 LC 네트워크, L-단독 네트워크 또는 C-단독 네트워크를 도시한다. 각각의 기본 네트워크 아래에는, 상응하는 개략적인 스미스 차트가 도시된다(금지 영역이 빗금친 영역으로 나타나 있다). 부하 임피던스(ZL)가 다양한 기본 네트워크들에 연결된다.
넓은 범위의 가능한 임피던스들을 포괄하기 위해, 조절 가능한 임피던스 매칭 네트워크들은 통상적으로 PI-토폴로지 또는 T-토폴로지를 가진다. 직렬 인덕턴스, 병렬 입력 캐패시턴스, 및 병렬 출력 캐패시턴스를 가진 PI-토폴로지는 고조파 생성을 감쇄하는 저역 통과 필터를 형성한다. 게다가, 가변 캐패시턴스들이 사용 가능한 반면(회전 캐패시터, BSR 캐패시터, 즉 (BaSr)RuO3 용량, 마이크로 전자기계 시스템(MEMS) 용량 등), 가변 인덕턴스는 통상적으로 가변 탭을 필요로 한다.
예컨대 안테나 매칭 또는 전력 증폭기의 매칭과 같은 "적응형 매칭 회로" 응용을 위해, 매칭될 수 없는 임피던스 영역("금지 영역"), 주파수 거동, 및 손실 메커니즘과 관련하여 서로 상이한 다수의 토폴로지가 존재한다. 도 1에서는, e)의 경우가 최소 금지 영역을 가진다. 그러나, 이는 임피던스가 JB 및 JX인 경우에만 가능하다(이는 매우 큰 범위에 걸쳐 용량 거동에 대해 유도 거동을 갖도록 독립적으로 제어될 수 있다). 실제로, 모든 가능한 매칭 포인트들을 해결할 수 있도록, 용량 매칭 소자뿐만 아니라 유도 매칭 소자가 통상적으로 필요하다. 스미스 차트의 모든 영역들에 도달하기 위해, 적어도 3개의 소자가 필요하다. 그러나, 매우 불리한 컴포넌트 값들을 초래할 수 있는 조합들이 있을 수 있고, 그에 따라 더 많은 유연성을 달성하기 위해 최대 6개의 반응성 소자가 사용될 수 있다.
안테나 매칭은 통상적으로 안테나의 S11 파라미터를 50옴 또는 다른 바람직한 임피던스 값으로 매칭하는 과정을 수반한다. 상이한 접근방안으로 안테나 튜닝이 있고, 여기서 안테나 특성들은 안테나, 반사기 등의 급전점을 수정함으로써 변경된다. 안테나 튜닝은 아마도 더 높은 안테나 효율로 이어질 수 있다. 또한, 안테나 튜닝은 통상적으로 외부 전파 교란기들(jammers)의 더 양호한 대역외 억제(out-of-band suppression)에 유리하다. 안테나 튜닝의 다른 이점은 튜닝 소자가 송신 선로 손실을 겪지 않는다는 것이다. 다른 한편으론, 방사 전력의 감지가 더 이상 직접적이지(straight forwards) 않을 수 있다(예컨대, 별도의 수신기 경로). 장치 응력이 매우 높을 수 있다(높은 RF 전압, ESD). 특히, 응력은 (손실로 인해) 안테나 매칭에서보다 더 높을 수 있다. 튜닝 소자는 안테나의 일부이며, 따라서 안테나 스위치와 동일한 물리적 위치에 반드시 있지는 않다(단일-칩/단일-모듈 해법이 항상 가능하진 않을 수 있다). 아울러, 안테나 튜닝은 고조파 및 IMD(혼변조 왜곡) 성능을 악화시킬 수 있다.
다시 안테나 매칭을 참조하면, 적절하게 이행될 때, 안테나 매칭은 통상적으로 전력 증폭기에서의 더 적은 미스매치로 인해 더 양호한 선형성을 가져온다. 전력 증폭기의 전류 소비 역시 통상적으로 더 낮다. 그러나, 효율이 안테나 튜닝을 사용한 것보다 통상적으로 더 낮다. 안테나 매칭은 추가적인 필터 기능을 제공할 수 있다(매칭=필터링). 게다가, 단일 칩/단일 모듈로서 메인 안테나 스위치와의 집적이 통상적으로 가능하다. 그러나, 안테나 매칭은 후술하는 단점들을 수반할 수 있다. 안테나 매칭은 안테나 특징 자체를 해결하지 않고, 그에 따라 시스템이 여전히 비효율적으로 작동할 수 있다. 안테나 매칭은 심지어 50옴 매칭 경우에도 통상적으로 삽입 손실을 야기한다. 통상적으로, 삽입 손실은 0.5dB를 초과한다. 장치는 (특히, 높은 RF 전압과 결합된 전압-의존형 캐패시턴스 성질로 인해 버랙터-장치 접근방안과 함께) 고조파 성능을 악화시킬 수 있다.
RF 스위치 또는 안테나 스위치는 예컨대 무선 다중대역 또는 광대역 통신 장치를 위한 가능한 인에이블러(enabler)로 간주될 수 있다.
도 2는 PI 매칭 네트워크의 개략적인 회로도를 도시한다. 캐패시턴스들(Ca, Cb, Cc)이 가변적이다. 도 2의 임피던스 매칭 네트워크의 3개의 캐패시턴스는 통상적으로 높은 품질 계수를 가질 수 있다. 특히, 3개의 인덕턴스 중 적어도 하나는 SMD(표면 실장 장치) 패키지 포맷일 수 있다(예컨대, 라미네이트 모듈에 배치되거나, 또는 LTCC 캐리어에 내장된다). 이러한 유도 소자들은 80의 최대 품질 계수(Qmax=80)를 가질 수 있다. 가변 캐패시턴스 그러나 고정 인덕턴스를 가진 소자들의 선택은 통상적으로 기술-관련 요인들(BST(바륨 스트론튬 티탄))에 기인할 수 있고, 캐패시턴스들은 예컨대, 바이어스 전압을 이용하여 제어 가능한 회로-기술-관련 의미에서 가변 용량이다. 그러나, 이들은 진정한 스위치 기능 또는 정류 기능을 제공하지 않는다. 조절 가능한 용량을 제공하지만 진정한 갈바닉 연결(galvanic connection)을 반드시 갖지는 않는 대부분의 마이크로 전자기계 시스템 공정들(MEMS 공정들)과 관련하여, 유사한 관찰이 이루어질 수 있다. RF MEMS 및 BST 캐패시턴스들은 통상적으로 고비용 대규모 해법들이고, 몇몇은 심지어 부가적(add-on) 제어기 칩을 요구한다. 사용 가능한 MEMS는 보통 갈바닉 스위치가 아니지만, 튜너로 사용된다. 이는 캐패시턴스가 예컨대 1pF 내지 10pF로 변경될 수 있지만, 장치가 저오믹 전도성 연결을 제공할 수 없다는 것을 의미한다(즉, "C∞"가 아니다). 바이패스 스위칭 또는 인덕터 스위칭이 바로 가능하지 않을 수 있다. 바이패스는 통상적으로 Cmax 값(예컨대, 직렬로 20pF)이다.
아울러, 품질 계수들은 장치가 튜닝되는 모든 C/L 값들에 대해 동일할 수 없다. 최대 품질 계수(Qmax)는 주파수에 따라 그리고 또한 즉시 선택된 캐패시턴스 값에 따라 좌우될 것이다. 그 이유는 품질 계수가 Q=Im(Z)/Re(Z)이기 때문이다. 임피던스(Z)는 대략적으로 캐패시턴스에 비례하지만(즉, Z~C), 저항(R)은 (물리적 치수 때문에) 통상적으로 동일하게 남아있다.
도 2에 도시된 임피던스 매칭 네트워크는 도 2에 파선으로 그려진 타원형으로 나타낸 직렬 브랜치를 포함한다. 직렬 유도 소자를 일례로 고려하면, 인덕턴스 값은 통상적으로 최고 필요값을 고려해야 한다. 더 작은 인덕턴스 값이 필요한 경우, 용량(CB)을 이용하여 직렬 브랜치의 인덕턴스를 감소시킬 수 있다. 그러나, 이는 허수부가 더 작게 만들어지기 때문에 통상적으로(또는 종종 심지어 불가피하게) 품질 계수의 손실로 이어지는 반면, 직렬 저항은 적어도 일정하게 남아있다(Q=|Im(Z)/Re(Z)|). 이는 캐패시턴스들(Ca, Cc)을 가진 션트 브랜치들 내의 병렬 회로들에도 동일하게 해당된다. (불필요하게) 높은 직렬 저항의 영구 존재는 또한 그 자체가 삽입 손실을 유발한다. 경험상, 50옴 시스템의 주파수에 대해, 1옴의 직렬 저항마다, 0.1dB 이하의 삽입 손실이 예상되어야 함을 가정할 수 있다.
하나의 접근방안은 스위치의 사용일 수 있고, 그에 따라 캐패시턴스와 반작용하는 대신 유도력 자체를 조절하는 것일 수 있다. 또한, 약 0.1dB의 삽입 손실로 이어지는 1옴 직렬 저항의 추정으로부터, 오믹 저항의 직렬부가 최소값으로 유지되어야 한다는 것을 알 수 있다. 이러한 이유로, 매우 높은 품질 계수들과 그에 더하여 매우 작은 직렬 저항을 보이는 컴포넌트를 채용해야 한다. 그러나, SMD 패키지 내의 최상의 유도 소자들은 약 80의 최대 품질 계수를 가진다. 실제로, 품질 계수는 비용 문제와 편향 주파수로 인해 통상적으로 더 낮다(예컨대, 최대 품질 계수(Qmax)는 2GHz에 도달할 수 있지만, 작동 주파수는 불행히도 800MHz이다). 이러한 이유로, 품질 계수는 통상적으로 기껏해야 20의 범위이다. 품질 계수는 특히 얇은 금속 권선/배선을 가진 온-칩 유도 소자들에 대해 심지어 10 미만일 수 있다. 유도 소자들과 대조적으로, 용량 소자들은 통상적으로 비교적 높은 품질 계수를 가진다. 예컨대, 온-칩 용량(예컨대, MIM 용량=금속-인슐레이터-금속 용량)은 통상적으로 100을 초과하는 품질 계수를 보인다. SMD 컴포넌트 형태의 용량 소자는 심지어 더 높은 품질 계수를 가질 수 있다. 이러한 이유로, 도 1의 d) 및 i)의 경우에 기반하는 PI-토폴로지가 유망한 것으로 보인다.
도 1의 d) 및 i)의 경우를 연구하면, 캐패시턴스들만을 포함하는 PI-회로를 가지고, 스미스 차트의 큰 영역을 이미 획득하여 조절할 수 있다는 것을 알 수 있다. 잔류 임피던스들을 해결할 수 있도록, 유도 소자가 또한 필요하다. 이러한 유도 소자는 (예컨대, 션트 브랜치 내의) 질량에 반한 인덕턴스인 것이 합리적으로 보인다. 질량 또는 접지에 반하는 유도 소자를 위한 적어도 몇몇 이유를 이제 설명한다.
- 션트 인덕터는 매우 효율적인 방식으로 ESD 펄스로부터 장치를 보호한다. 이러한 효율성은 보호 방식이 임의의 비선형 다이오드를 필요로 하지 않는다는 사실에 근거한다(이는 고조파의 생성으로 이어질 수 있다).
- 션트 인덕터는 적절하게 선택된 경우 용량 뱅크의 오프-캐패시턴스(Coff)를 보상한다. 각각의 조절 가능한 용량은 통상적으로 최소값을 가지며, 조절 가능한 용량의 캐패시턴스는 이러한 최소값 아래로 조절될 수 있다. 통상적으로, 이는 MEMS, pHEMT, CMOS-NFET, 또는 다른 기술에 기반하는 캐패시터들에 똑같이 적용된다. 특히, 트랜지스터의 소스-드레인 용량은 항상 잔류 캐패시턴스를 제공할 수 있다. 해당 값은 매우 작을 수 있지만, 그럼에도 기생적이다. 그러나, 큰 인덕턴스로, 이는 매우 저손실 방식(예컨대, 900MHz에서 18nH)으로 보상될 수 있다.
- 유도 소자는 스위칭 가능하도록 구현될 수 있고, 이 경우 손실은 허수부에 대해서만 인지 가능하게 된다. 50옴 내지 50옴의 매칭 경우에, 유도 소자는 활성이 아니며, 그에 따라 어떤 손실도 생성하지 않는다.
도 3은 (조절 가능한) 임피던스 매칭 네트워크(10)의 개략적인 회로도를 도시한다. 임피던스 매칭 네트워크(10)는 제1 신호 단자(12), 제2 신호 단자(14), 및 기준 전위 단자(16)를 포함한다. 도 3에 개략적으로 도시된 실시예에서, 기준 전위는 회로의 질량 전위 또는 접지 전위에 상응한다. 소스 임피던스(2)가 임피던스 매칭 네트워크(10)의 제1 신호 단자(12)에 연결된다. 오믹 저항으로서 개략적으로 도시되었지만, 소스 임피던스(2)는 또한 용량 또는 인덕턴스와 같은 반응성 임피던스일 수 있거나, 또는 실수부와 허수부를 구비한 복합 임피던스일 수 있다. 임피던스 매칭 네트워크(10)의 타 측에서, 싱크 임피던스(42)가 제2 신호 단자(14)에 연결된다. 싱크 임피던스(42)는 또한 (도시된 바와 같은) 오믹 저항, 용량 임피던스, 유도 임피던스, 또는 복합 임피던스일 수 있다. 통상적으로, 전압 소스 또는 전류 소스가 또한 제1 신호 단자(12) 또는 제2 신호 단자(14)에 연결된다. 응용예를 제공하기 위해, 소스 임피던스(2)는 RF 또는 HF 무선 통신을 위해 사용된 프론트 엔드 시스템에서 전력 증폭기 또는 고조파 필터의 출력 임피던스일 수 있다. 싱크 임피던스(42)는 안테나의 입력 임피던스일 수 있다.
임피던스 매칭 네트워크(10)는 제1 신호 단자(12)와 기준 전위 단자(16) 사이에 연장된 제1 션트 브랜치(100)를 포함한다. 제1 션트 브랜치(100)는 가변 유도 소자(110)와 제1 용량 소자(160)를 포함한다. 다른 실시예들에서, 제1 용량 소자(160)는 고정된 값 또는 소정의 값 또는 일정한 값을 가질 수 있다.
임피던스 매칭 네트워크(10)는 제2 신호 단자(14)와 기준 전위 단자(16) 사이에 제2 션트 브랜치(300)를 더 포함한다. 제2 션트 브랜치(300)는 조절 가능 또는 가변 캐패시턴스 소자(도 3에 도시) 또는 일정한 캐패시턴스를 가진 용량 소자일 수 있는 제2 용량 소자(360)를 포함한다.
임피던스 매칭 네트워크는 제1 신호 단자(12)와 제2 신호 단자(14) 사이에 직렬 브랜치(200)를 더 포함한다. 직렬 브랜치(200)는 다양한 가능한 실시예들에 따라 조절 가능하거나 고정값을 가지는 제3 용량 소자(260)를 포함한다.
도 3에 도시된 실시예에 따른 임피던스 매칭 네트워크는 3개의 가변 캐패시턴스 소자(160, 360, 260)를 포함한다. 아울러, 임피던스 매칭 네트워크(10)는 하나의 가변 유도 소자(110)를 포함한다.
도 3에 개략적으로 도시된 임피던스 매칭 네트워크(10)는 높은 Q(품질 계수) 소자들 상에 포커스된 집중 소자(lumped element) 매치를 위해 사용될 수 있다. 임피던스 매칭 네트워크(10)는 오믹 손실을 저감하기 위해 직렬 인덕턴스(즉, 직렬 브랜치(200) 내의 인덕턴스)를 방지한다. 대신에, 션트 인덕터 또는 인덕터들만이 튜닝된다. 임의적으로, 캐패시터 뱅크 또는 캐패시터 뱅크들이 수 개의 직렬-연결 또는 병렬-연결된 트랜지스터들로 구현될 수 있고, 여기서 트랜지스터들의 오프-캐패시턴스(Coff)는 가변 캐패시터 뱅크를 위한 실제 캐패시턴스들로 작용한다. 도 3에 도시된 바와 같이, 스미스 차트의 (거의) 모든 영역들을 해결 또는 달성할 수 있도록, 단하나의 션트 인덕터(110)만이 요구된다. 후술하는 바와 같이, 바이패스 기능이 하나 이상의 스위치(예컨대, 트랜지스터)를 사용하여 구현될 수 있다. 도 3의 실시예에 따른 임피던스 매칭 네트워크(10)는 도 1의 기본 네트워크들 d), g), i)의 조합으로 간주될 수 있다.
도 4는 각각의 션트 브랜치(100, 300) 내에 하나씩 있는 2개의 가변 유도 소자를 구비한 다른 실시예에 따른 임피던스 매칭 네트워크(10)의 개략적인 회로도를 도시한다. 도 4의 임피던스 매칭 네트워크(10)는 도 1의 기본 네트워크들 b), d), g), i)의 조합으로 간주될 수 있다. 양측으로부터 대칭적인 회로를 달성하기 위해, 그리고 또한 ESD 보호(정전기 방전 보호)를 달성하기 위해, 도 4의 임피던스 매칭 네트워크(10)는 각 측에, 보다 정확하게는 제1 션트 브랜치(100)와 제2 션트 브랜치(300) 각각에 유도 소자를 포함한다.
도 5는 부하 또는 싱크에 병렬 연결된 션트 브랜치 내에 가변 유도 소자(110)만이 존재하는 다른 실시예에 따른 임피던스 매칭 네트워크(10)의 개략적인 회로도를 도시한다. 따라서, 제1 션트 브랜치(100)는 도 5에 도시된 임피던스 매칭 네트워크(10)의 좌측 션트 브랜치이다.
도 6은 도 4에 도시된 바와 유사한 또 다른 실시예에 따른 임피던스 매칭 네트워크(10)의 개략적인 회로도를 도시한다. 도 6의 임피던스 매칭 네트워크(10)는 양측에서 정전기 방전(ESD)으로부터, 즉 제1 신호 단자(12)에 도달하는 서지와 제2 신호 단자(14)에 도달하는 서지로부터의 보호를 제공한다. 제1 션트 브랜치(100)에서, 가변 유도 소자(110)는 기준 전위 단자(16)에서의 접지 전위를 향한 적당한 전류로서 고압 서지를 전도하고, 그로 인해 가변 용량 소자(160)를 보호한다. 가변 유도 소자(310)에 의한 제2 션트 브랜치(300) 내의 가변 용량 소자(360)의 ESD 보호가 유사한 방식으로 작용한다.
도 7은 직렬 브랜치(200)가 바이패스될 수 있거나 또는 바이패스 소자를 포함하는 또 다른 실시예에 따른 임피던스 매칭 네트워크(10)의 개략적인 회로도를 도시한다. 바이패스 기능은 스위치 소자로 작동하는 전계 효과 트랜지스터(290)에 의해 제공된다. 스위치 소자 또는 전계 효과 트랜지스터(290)는 직렬 브랜치(200)에 병렬 연결된다. 대안적인 실시예들에서, 스위치 소자(290)는 적어도 2개의 브랜치(즉, 제3 용량 소자들(260)을 포함하는 브랜치, 및 제1 신호 단자(12)와 제2 신호 단자(14) 사이에 연장된 스위치 소자(290)를 포함하는 브랜치)의 병렬 연결인 직렬 브랜치(200)의 일부로 간주될 수 있다. 특히, 낮은 작동 주파수에서는, 스위치 소자(290)에 의해 제3 용량 소자(260)를 바이패스하는 것이 합리적일 수 있다. 스위치 소자(290)가 무시할 수 없는 온-저항(Ron)을 가질 수 있을지라도, 스위치 소자(290)와 연관된 삽입 손실은 비교적 낮은 작동 주파수에서 제3 용량 소자(260)와 연관된 삽입 손실보다 여전히 더 낮을 수 있다.
도 8은 가변 유도 소자(110)와 제1, 제2, 제3 가변 용량 소자(160, 360, 260)의 몇몇 가능한 구현 상세를 보여주는 임피던스 매칭 네트워크(100)의 개략적인 회로도를 도시한다. 가변 유도 소자(110)는 제1 신호 단자(12)와 기준 전위 단자(16) 사이에 3개의 병렬 브랜치를 포함한다. 이러한 3개의 병렬 브랜치는 제1 션트 브랜치를 형성한다. 각각의 병렬 브랜치는 각각 해당 기본 유도 소자(유도부; 112, 113, 114)에 직렬 연결된 트랜지스터 적층체(115, 116, 117)를 포함한다. 각각의 트랜지스터 적층체(115, 116, 117)는 해당 트랜지스터 적층체(115, 116, 117)를 위한 게이트 전압을 제공하도록 구성된 관련 회로(125, 126 또는 127)에 의해 제어된다. 3개의 기본 유도 소자(112, 113, 114)는 상이한 인덕턴스 값을 가질 수 있고, 이 경우 7개의 상이한 전체 인덕턴스 값이 제1 트랜지스터 적층체(115), 제2 트랜지스터 적층체(116), 및/또는 제3 트랜지스터 적층체(117)를 개별적으로 전도성으로 만듬으로써 획득될 수 있다. 이는 게이트 전압 제어기(125, 126, 127)에 의해 달성될 수도 있다. 게이트 전압 제어기(125)는 제1 트랜지스터 적층체(115) 내의 모든 트랜지스터들을 위한 게이트 전압을 제공한다. 게이트 전압 제어기(125)와 각각의 트랜지스터 사이에서, 가변 유도 소자(110)는 저항기를 포함한다. 3개의 트랜지스터(115, 116, 117) 모두가 비전도성일 때, 가변 유도 소자(110)는 개방 회로에 상응한다. 그러므로, 가변 유도 소자는 8개의 상이한 상태를 취할 수 있다.
도 8에 도시된 임피던스 매칭 네트워크(10)는 전체 용량 PI-네트워크(800)를 더 포함한다. 제1 가변 용량 소자(160)는 16개의 직렬-연결된 트랜지스터의 적층체를 포함한다. 각각의 트랜지스터의 게이트 전압은 개별 게이트 전압 회로에 의해 제어되고, 그에 따라 각각의 트랜지스터는 전도 상태 또는 비전도 상태로 개별적으로 제어될 수 있다. 전도 상태인 트랜지스터(특히, 전계 효과 트랜지스터)는 저항기(Ron)로 간주될 수 있고, 여기서 Ron은 트랜지스터의 온-저항이다. 비전도 상태에서, 트랜지스터는 캐패시턴스(Coff)를 가진 캐패시터로 간주될 수 있고, 여기서 Coff는 트랜지스터의 오프-캐패시턴스이다. 소정 개수의 직렬-연결된 트랜지스터들을 전도 상태로, 나머지 트랜지스터들을 비전도 상태로 제어함으로써(그에 따라 비전도성 트랜지스터들의 오프-캐패시턴스들(Coff)을 활용함으로써), 가변 용량 소자(160)의 소정의 전체 캐패시턴스를 획득할 수 있다. 하나의 트랜지스터만이 비전도성이고, 다른 트랜지스터들(여기서, 다른 15개의 트랜지스터들)이 전도성인 경우, 비교적 높은 전체 캐패시턴스 값을 획득할 수 있다. 모든 트랜지스터들이 전도성이면, 가변 용량 소자(160)는 사실상 실제 임피던스처럼 거동한다.
직렬 브랜치(200) 내의 제3 가변 용량 소자(260)는 제1 가변 용량 소자(160)와 유사한 구조를 가진다. 제3 가변 용량 소자(260)의 모든 트랜지스터들이 그 해당 게이트 전압 제어기들(도 8에 16개의 작은 사각형으로 개략적으로 도시된다)에 의해 전도 상태로 제어되는 경우, 제1 신호 단자(12)와 제2 신호 단자(14) 사이에 비교적 낮은 오믹 연결을 제공할 수 있다는 것을 주목한다. 따라서, 비교적 낮은 삽입 손실을 예상할 수 있다.
제2 가변 용량 소자(360) 역시 제1 가변 용량 소자(160)와 유사한 구조를 가진다. 제1, 제2, 제3 가변 용량 소자(160, 360, 260)를 포함하는 PI-네트워크(80)는 도 1에 도시된 기본 네트워크들 d) 및 i)의 조합으로 간주될 수 있다.
오프-캐패시턴스(Coff)가 통상적으로 (전계 효과) 트랜지스터들의 기생적인 바람직하지 않은 현상으로 간주될지라도, 제1, 제2, 제3 가변 용량 소자(160, 360, 260)는 트랜지스터(특히, 전계 효과 트랜지스터)의 오프-캐패시턴스의 이점을 취한다.
도 8에 개략적으로 도시된 구현예는 트랜지스터들을 위한 다양한 제어 신호들을 생성하기 위해 약 60개의 레벨 시프터를 요구할 수 있다. 각각의 스위칭 가능한 캐패시턴스들(160, 360, 260)은 4비트 신호에 의해 제어될 수 있다. 스위칭 가능한 인덕턴스들(110)은 2비트 또는 3비트 신호에 의해 제어될 수 있다.
도 9는 가변 유도 소자(110) 및/또는 가변 용량 소자들(160, 360, 260) 내에 사용될 수 있는 이른바 벌크 CMOS(상보성 금속-산화물-반도체) 트랜지스터(900)의 개략적인 단면도를 도시한다. 벌크 CMOS 트랜지스터(900)는 저농도 p-도핑된 기판(910) 내에 형성된다. 도 9에 도시된 바와 같이, 트랜지스터는 음의 기판 바이어스 전압으로 인해 큰 공핍 구역(920)에 의해 기판(910)으로부터 분리된다. 역바이어스 PIN-다이오드처럼, 이는 양호한 고조파 거동을 보장한다. 측방향으로, 벌크-실리콘 트랜지스터는 얕은 트렌치 분리(shallow trench isolation, STI)에 의해 분리된다. 드레인 영역 및/또는 소스 영역 사이의 캐패시턴스들은 파선으로 그려진 캐패시터 표시에 의해 도 9에 개략적으로 도시되어 있다.
도 10은 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 트랜지스터의 개략적인 단면도를 도시한다. 인슐레이터는 실제 트랜지스터 구조로부터 저농도 p-도핑된 기판(1010)을 전기 절연하는 매립 산화막(buried oxide, BOX; 1020)의 형태로 구비된다. 음의 바이어스 전압으로 인한 완전 공핍(fully depleted, FD) 바디를 트랜지스터의 채널 영역에서 관찰할 수 있다.
통상적으로, 도 9에 개략적으로 도시된 벌크 CMOS 트랜지스터 및 또한 도 10에 개략적으로 도시된 SOI 트랜지스터 모두를 위해 충전 펌프가 필요하다. SOI 트랜지스터의 열전도성은 벌크-기판 트랜지스터에 비해 통상적으로 더 낮다.
도 11a 내지 도 12d는 가변 유도 소자(들)(110, 310)의 구현 방식을 개략적으로 도시한다. 도 11a는 가변 활성 소자가 스위칭 가능 및/또는 정류 가능한 수 개의 코일들 또는 기본 유도 소자들(유도부들)을 구비한 스위치를 포함하는 제1 옵션을 도시한다. 특히, 도 11a에 도시된 가변 유도 소자는 7개의 병렬 브랜치를 포함한다. 통상적으로, 7개의 병렬 브랜치 각각은 제1 신호 단자(12)와 기준 전위 단자(16) 사이에 연장된다. 각각의 병렬 브랜치는 기본 유도 소자(1110~1116)를 포함한다. 7개의 병렬 브랜치 중 6개는 스위치 소자(1120~1125)를 포함한다. 이러한 스위치 소자들(1120~1125) 각각은 해당 기본 유도 소자(1110~1115)와 직렬 연결된다.
도 11a에 개략적으로 도시된 가변 유도 소자(110)는 제1 유도부(1110), 제2 유도부(1111), 및 제1 신호 단자(12)와 기준 전위 단자(16) 사이에서 제1 유도부(1110)와 제2 유도부(1111) 중 적어도 하나를 선택적으로 연결하도록 구성된 스위치 소자(1120)를 포함하는 것으로도 설명될 수 있다.
도 11a에 따른 구성에서, 가변 유도 소자(110)는 7개의 유도부(1110~1116), 및 제1 신호 단자(12)와 기준 전위 단자(16) 사이에서 6개의 유도부(1110~1115)를 선택적으로 연결하도록 구성된 6개의 스위치 소자(1120~1125)를 포함한다. 스위치 소자들(1120~1125)은 트랜지스터들일 수 있으며, 통상적으로 제1 단자(도 11a에 도시된 예에서는 제1 신호 단자(12))와 제2 단자(도 11a에 도시된 예에서는 기준 전위 단자(16)) 사이에서 상이한 컨덕턴스를 획득할 수 있도록 개별적으로 제어 가능하도록 구성된다.
제1 유도부(1110), 제2 유도부(1111), 및 다른 유도부들(1112~1116)은 상이한 인덕턴스 값을 가질 수 있고, 그에 따라 전체 가변 유도 소자(110)의 넓은 범위의 상이한 인덕턴스 값이 상이한 브랜치들을 결합함으로써 또는 한번에 하나의 병렬 브랜치만을 사용함으로써 획득될 수 있다. 가변 유도 소자(110)는 또한 적어도 2개의 병렬 브랜치(도 11a에 도시된 예시적인 구성에서는 7개의 병렬 브랜치)를 포함하는 것으로 설명될 수 있고, 여기서 각각의 병렬 브랜치는 유도부(1110~1116)를 포함한다. 적어도 하나의 병렬 브랜치는 각각 해당 유도부(1110~1115)와 직렬 연결된 스위치 소자(1120)를 더 포함한다. 도 11a에 일례로 도시된 가변 유도 소자(110)는 각각 스위치 소자(1120~1125)를 구비한 6개의 병렬 브랜치를 포함한다.
도 11b는 가변 유도 소자의 다른 가능한 구현예의 개략적인 회로도를 도시한다. 도 11b에서, 가변 유도 소자는 각각이 트랜지스터와 인덕터의 직렬 연결을 포함하는 4개의 병렬 브랜치를 포함한다. 이러한 배치로 비교적 높은 품질 계수를 달성할 수 있다. 그러나, 상기 배치는 비교적 많은 영역을 요구한다.
도 11c는 도 11b의 가변 유도 소자의 4개의 트랜지스터가 실질적으로 같을 때 가변 유도 소자의 유효 인덕턴스에 따른 품질 계수의 그래프이다. 특히, 4개의 트랜지스터의 채널폭(W)들이 실질적으로 동일하다(즉, W=W1=W2=W3=W4). 도 11c의 그래프는 1.8GHz의 주파수에서 유효 인덕턴스(LEFF)에 따른 품질 계수(QF)를 도시한다.
도 11d는 도 11b의 가변 유도 소자의 4개의 트랜지스터가 상이한 채널폭을 가질 때 가변 유도 소자의 유효 인덕턴스에 따른 품질 계수의 그래프이다. 상이한 트랜지스터들의 채널폭들은 가까이의 트랜지스터가 직렬 연결된 인덕터의 인덕턴스에 보답하도록 선택될 수 있다(즉, W~1/L, W는 1/L에 비례한다). 이로써, 이후, 트랜지스터의 저항은 해당 브랜치 내의 인덕터의 인덕턴스에 비례한다(즉, R~L).
도 12a는 단일 코일 또는 유도 소자 또는 수 개의 직렬-연결된 코일들이 하나의 스위치 소자 또는 수 개의 스위치 소자들에 의해 탭핑되는 또 다른 실시예들에 따른 가변 유도 소자(110)의 개략적인 회로도를 도시한다. 통상적으로, 도 12a에 도시된 배치에 따른 가변 유도 소자(110)는 도 11에 개략적으로 도시된 가변 유도 소자(110)보다 더 공간절약적이다. 도 12a에 도시된 배치에 따른 가변 유도 소자(110)는 마이크로 전자 집적을 요구할 수 있고, 또는 도 12a에 도시된 가변 유도 소자(110)를 집적 회로로 또는 집적 회로의 일부로 제공하는 것이 바람직할 수 있다.
도 12a에 개략적으로 도시된 가변 유도 소자(110)는 그 제1 단자와 제2 단자 사이에 직렬 연결된 5개의 기본 인덕터(인덕터부)(1210, 1211, 1212, 1213, 1214)를 포함한다. (단지 예로서 그리고 더 용이한 배향을 위해, 이러한 단자들은 도 12a에서 제1 신호 단자(12) 및 기준 전위 단자(16)와 일치한다. 그렇지만, 가변 유도 소자(110)는 임피던스 매칭 네트워크의 다른 노드들에 연결될 수 있다.) 가변 유도 소자(110)는 복수의 스위치 소자(1220, 1221, 1222, 1223, 1224)를 더 포함한다. 스위치 소자들(1220~1223) 중 각각의 스위치 소자는 제1 측이 기본 인덕터들(1210~1214) 중 2개의 기본 인덕터 사이의 노드에 연결되며, 제2 측이 가변 유도 소자(110)의 제2 단자(도 12a에 개략적으로 도시된 예에서는 기준 전위 단자(16))에 연결된다. 스위치 소자(1224)는 모든 기본 인덕터들 또는 인덕터부들(1210~1214)과 직렬 연결된다.
그러므로, 가변 유도 소자(110)는 적어도 2개의 유도부(1210~1214)의 직렬 연결을 포함한다. 가변 유도 소자(110)는 적어도 2개의 유도부 중 바이패스 가능한 유도부에 병렬 연결된 스위치 소자(1220~1224)를 더 포함한다. 스위치 소자(1220~1224)는 바이패스 가능한 유도부를 선택적으로 바이패스하도록 구성된다. 예컨대, 스위치 소자(1220)는 제1 측이 유도부들(1210, 1211) 사이에 있는 노드에 연결된다. 아울러, 스위치 소자(1220)는 스위치 소자(1224)와 유도부들(1211~1214)의 직렬 연결에 병렬이다. 다시 말하면, 바이패스 가능한 유도부를 위한 4개의 유도부(1211, 1212, 1213, 1214)는 스위치 소자(1220)와 연관된다. 다른 하나의 예를 제공하기 위해, 스위치 소자(1223)를 고려한다: 스위치 소자(1213)와 연관된 바이패스 가능한 유도부는 유도부(1214)를 포함한다.
가변 유도 소자(들)(110, 310)은 마이크로칩과 같은 집적 회로이거나 집적 회로의 일부일 수 있다. 따라서, 유도부들(1110~1116 및/또는 1210~1214)은 반도체 제조 기술을 이용하여 형성될 수 있다. 예컨대, 유도부들은 집적 회로의 하나 이상의 금속화층 내에 구조화된 금속 배선으로 구현될 수 있다. 임피던스 매칭 네트워크의 제안된 구성과 결합하여, 집적 가변 유도 소자의 품질 계수는 SMD 컴포넌트와 같은 별개의 유도 소자의 품질 계수보다 아마도 더 낮을 수 있다는 것이 통상적으로 용인 가능할 수 있다. 그 이유는 가변 유도 소자(110)가 통상적으로 임피던스 매칭 네트워크(10)의 직렬 브랜치(200)에서 사용되는 것이 아니라, 션트 브랜치 또는 션트 브랜치들(100, 300)에서 사용되기 때문이다.
도 12b는 가변 유도 소자의 다른 가능한 구현예("단락 선로들"을 포함한다)의 개략적인 회로도, 및 유효 인덕턴스에 따른 품질 계수의 그래프를 도시한다. 비교적 낮은 품질 계수들만을 획득할 수 있음을 알 수 있다.
도 12c는 가변 유도 소자의 또 다른 가능한 구현예("선택 선로들"을 포함한다)의 개략적인 회로도, 및 유효 인덕턴스에 따른 품질 계수의 그래프를 도시한다. 도 12d는 4개의 상이한 트랜지스터 설정에 대해 도 12c의 가변 유도 소자의 주파수에 따른 유효 인덕턴스의 그래프이다. 더 양호한 평균 품질 계수를 달성할 수 있음을 알 수 있다. 도 12d의 인덕턴스의 주파수 응답은 자기 공진이 주위에 발생한다는 것을 보여주며, 이는 높은 인덕턴스(L) 및 트랜지스터들의 오프-캐패시턴스(Coff)에 의해 야기된다고 여겨질 수 있다.
도 13 내지 도 16은 유도 소자의 설계와 주파수가 품질 계수에 영향을 미치는 방식에 대한 인상을 주기 위해, 고정 인덕턴스를 가진 4개의 상이한 유도 소자의 품질 계수 대 주파수를 도시한 그래프이다. 도 13 및 도 14는 특히 일본 전자 부품 제조자인 Murata Manufacturing Co., Ltd의 LQW 시리즈로부터의 2개의 권선 유도 소자에 대한 주파수-의존형 품질 계수들을 도시한다. 도 13은 6nH 유도 소자의 주파수에 따른 품질 계수를 보여주며, 도 14는 10nH 유도 소자의 주파수에 따른 품질 계수를 보여준다. 최대 품질 계수는 55-70이라는 것을 알 수 있다. 0.9GHz의 주파수에서 품질 계수 Q0.9GHz=45-50임을 관찰할 수 있다. 1.9GHz의 주파수에서 품질 계수 Q1.9GHz=55-65임을 관찰할 수 있다.
비교를 위해, 도 15 및 도 16은 Murata의 LQP 시리즈로부터의 2개의 유도 소자에 대한 주파수-의존형 품질 계수를 도시한다. 도 15는 6nH 유도 소자의 품질 계수를 보여주며, 도 16은 10nH 유도 소자의 주파수에 따른 품질 계수를 보여준다. LQP 시리즈는 비자성 재료에 기반한 박막형 RF 인덕터들을 (수십 MHz에 걸쳐) 포괄한다. 칩 인덕터들(칩 코일들)의 LQP 시리즈는 소형 고성능 인덕터들로 이루어진다. 제조자는 칩 인덕터들이 DC 저항 및 탁월한 고주파수 특성을 갖지 않는다고 주장한다. 최대 품질 계수는 Qmax=30...40의 범위이다.
구리(Cu) 금속 기술의 평면 코일은 20...30 범위의 최대 품질 계수(Qmax)를 달성할 수 있다. 알루미늄(Al) 금속 기술의 평면 코일은 통상적으로 약 10의 최대 품질 계수를 가진다(전도성 기판으로, 최대 품질 계수는 5까지 내려갈 수 있다).
전술한 바와 같이, 용량 소자들에 대한 최대 품질 계수들은, 도 19 및 도 20의 설명의 맥락에서 후술하는 바와 같이, 통상적으로 충분히 더 높다.
도 17은 하나의 가능한 구성에 따른 가변 유도 소자(110)의 개략적인 회로도를 도시한다. 도 17에 도시된 가변 유도 소자(110)는 도 12a에 도시된 가변 유도 소자(110)와 유사하다. 도 17에서, 가변 유도 소자(110)는 메인 인덕터(1209)를 포함한다. 다음으로, 메인 인덕터(1209)는 수 개의 유도부들을 포함한다. 복수의 스위치 소자(1220~1222)가 메인 인덕터(1209)의 상이한 탭들(1720, 1721, 1722)에 연결된다. 이런 방식으로, 각각의 스위치 소자(1220~1222)는 메인 인덕터(1209)의 해당 바이패스 가능한 유도부를 바이패스하도록 구성된다.
도 18a는 병렬 또는 직렬 연결 가능한 2개의 인덕터를 포함하는 또 다른 가능한 구현예에 따른 가변 유도 소자의 개략적인 회로도를 도시한다. 이런 방식으로, 하나의 인덕터 구조를 이용하여 인덕터 값들을 제공할 수 있다. 따라서, 도 18a 및 후술하는 도면 도 18b, 도 18c, 도 18h는 공간절약적 접근방안을 보여준다. 가변 인덕턴스 소자는 제1 인덕터(1881), 제2 인덕터(1882), 제1 병렬 스위칭 소자(1883), 제2 병렬 스위칭 소자(1884), 및 직렬 스위칭 소자(1885)를 포함한다. 제1 및 제2 인덕터(1881, 1882)는 도 18a의 결합 계수(k)에 의해 나타낸 바와 같이 유도 결합된다.
도 18b는 2개의 인덕터가 병렬 연결될 때 도 18a의 가변 유도 소자를 도시한다. 제1 및 제2 스위칭 소자(1883, 1884)는 전도성인 반면, 직렬 스위칭 소자(1885)는 비전도성이다. 그러므로, 2개의 인덕터(1881, 1882)는 병렬 연결된다. 도 18b의 굵은 선들은 전도성 연결을 나타낸다.
도 18c는 2개의 인덕터가 직렬 연결될 때 도 18a의 가변 유도 소자를 도시한다. 직렬 스위칭 소자(1885)는 전도성인 반면, 제1 및 제2 병렬 스위칭 소자(1883, 1884)는 비전도성이다. 도 18c의 굵은 선들은 전도성 연결을 나타낸다.
도 18d는 병렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 유효 인덕턴스의 그래프를 도시한다.
도 18e는 병렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 품질 계수의 그래프를 도시한다.
도 18f는 직렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 유효 인덕턴스의 그래프를 도시한다.
도 18g는 직렬 구성에 대해 도 18a의 가변 유도 소자의 주파수에 따른 품질 계수의 그래프를 도시한다. 병렬 연결(도 18e) 및 직렬 연결(도 18g)을 위한 품질 계수들을 비교할 때, 병렬 구성에 대해 더 높은 최대 품질 계수(Qmax)를 달성할 수 있다는 것을 알 수 있다.
도 18h는 도 18a에 도시된 가변 유도 소자의 2개의 인덕터(1881, 1882)의 가능한 배치의 개략적인 평면도를 도시한다.
도 18a에 도시된 가변 인덕턴스 소자는 3개의 인덕터, 4개의 인덕터, 또는 심지어 더 많은 인덕터를 이용하여 연장될 수 있다. 통상적으로, 각각의 스위칭 소자(1883, 1884, 1885)는 스위칭 소자를 통한 예상 최대 전압에 따라 수 개의 트랜지스터들의 적층체를 포함한다. 트랜지스터들의 이러한 적층은 전압 요건에 따라 순응될 수 있다. 특히, 제1 및 제2 병렬 스위칭 소자 각각이 대략 절반의 입력 전압만을 겪도록 가변 유도 소자를 위한 입력 전압이 분할됨에 따라, 제1 및 제2 병렬 트랜지스터(1883, 1884)를 위해, 단지 절반의 트랜지스터들만이 필요하다. 따라서, 병렬 스위칭 소자들(1883, 1884)을 위한 트랜지스터들의 개수를 감소시키는 것이 가능하고, 이는 이후 가변 유도 소자의 품질 계수를 개선한다.
도 19는 가변 캐패시턴스 소자(160)의 개략적인 회로도를 도시한다. 임피던스 매칭 네트워크(10)가 가변 캐패시턴스 소자를 필요로 하는 경우, 이러한 가변 용량을 위해 스위치 소자와 용량의 조합을 채용할 수 있다. 도 19에 개략적으로 도시된 가변 캐패시턴스 소자(160)는 복수의 병렬 브랜치(적어도 2개의 병렬 브랜치)를 포함한다. 각각의 병렬 브랜치는 스위치 소자(1820~1826)를 포함한다. 적어도 하나의 병렬 브랜치는 해당 스위치 소자(1820~1825)와 직렬 연결된 캐패시터(1810~1815)를 더 포함한다. 도 19에 개략적으로 도시된 구성에서는, 다른 병렬 브랜치가 스위치 소자(1826)를 포함하는 임의적 바이패스 브랜치로 구비된다. 적어도 2개의 병렬 브랜치가 상이한 캐패시턴스의 캐패시터들(1810~1815)을 포함할 수 있다. 도 19에서, 스위치 소자들(1820~1826)은 단일 전계 효과 트랜지스터들로 도시된다. 그러나, 스위치 소자들(1820~1826)은 복수의 트랜지스터의 직렬 연결로 구현될 수 있다. 직렬 연결된 트랜지스터들의 개수는 적어도 2개의 병렬 브랜치에서 상이할 수 있다. 예컨대, 스위치 소자(1820)는 스위치 소자(1821)보다 더 많은 직렬-연결된 트랜지스터들을 포함할 수 있다. 복수의 직렬-연결된 트랜지스터를 이용한 스위치 소자의 구현이 이하에 보다 상세히 설명될 것이다.
도 19에 도시된 가변 캐패시턴스 소자(160)에서는, 각각의 비트(예컨대, 스위치 소자들(1820~1826) 중 하나를 위한 제어 신호 또는 게이트 신호에 상응한다)가 복수의 용량(1810~1815) 중 특정한 용량을 스위칭하고, 수 개의 용량들의 조합이 추가 값들을 허용한다는 것을 주목한다. 스위치-오프 경우에 발생하는 최대 전압을 관찰할 필요가 있다. 전압은 용량(1810~1815; 트랜지스터의 용량에 비해 통상적으로 크다) 및 트랜지스터 용량을 통해 강하한다. 그러나, 전압의 주요부는 트랜지스터(1820~1826)를 통해 강하하지만, 실제 용량(1810~1815)을 통해 강하하진 않는다. 이는 용량(1810) 및 해당 트랜지스터(1820)의 직렬 연결에 기인하며, 이는 직렬-용량들의 경우, 높은 HF 전압이 항상 작은 용량들을 통해 강하하기 때문이다.
도 20a 및 도 20b는 참고 및 비교를 위해 일반적으로 사용 가능한 용량 소자들의 주파수-의존형 품질 계수의 그래프들을 도시한다. 도 20a는 5pF 일체형 세라믹 캐패시터에 대한 품질 계수 대 주파수를 보여준다. 도 20b는 10pF 일체형 세라믹 캐패시터에 대한 품질 계수 대 주파수를 보여준다. 두 경우 모두, 품질 계수는 1GHz의 주파수에서 약 100이지만, 이후 2.5GHz의 주파수에서 약 20까지 현저히 떨어진다. 추가 정보로서, 칩들 내의 금속-인슐레이터-금속 캐패시터들은 통상적으로 80 내지 100의 품질 계수들을 달성하는 것으로 나타난다.
도 13 내지 도 16, 도 20a 및 도 20b의 결론으로, 적어도 RF 및 HF 응용을 위한 고집적 마이크로 전자 회로들의 도메인에서는, 캐패시터들 또는 캐패시턴스들의 품질 계수가 일반적으로 인덕터들의 품질 계수보다 훨씬 더 높다고 말할 수 있다.
도 21 및 도 22는 전체 캐패시턴스가 변경될 때 가변 용량 소자들의 품질 계수들의 거동 방식의 그래프를 도시한다. 튜닝 가능한 장치들의 품질 계수들은 보통 더 낮으며, 순간적인 인덕턴스 및/또는 캐패시턴스 값에 따라 좌우된다(즉, L/C 값-의존형이다). 인덕터의 경우, 스위치가 구비될 수 있다. 그러나, 스위치에 의해 야기된 손실은 통상적으로 품질 계수를 저하한다. 캐패시터들(예컨대, 마이크로 전자기계(MEM) 및 바륨-스트론튬-티탄(BST) 캐패시터들)에 대해, 저항값(R)은 통상적으로 동일하게 남아있지만, 캐패시턴스(C)는 변경된다. 이러한 튜닝 가능한 인덕터들 및 튜닝 가능한 캐패시터들에 대해, 품질 계수(Q)는 모든 인덕턴스 및/또는 캐패시턴스 값들에 대해 최대값일 수 없다는 것이 통상적으로 사실이다.
튜닝 가능한 캐패시턴스들은 높은 품질 계수들을 달성할 수 있고, 실제 "아날로그" 튜닝, 즉 매우 정밀한 조절을 가능하게 할 수 있다. MEMS로 구현될 때, 양호한 선형성을 달성할 수 있다. 다른 한편으론, 튜닝 가능한 장치들을 제어하기 위해 디지털/아날로그 컨버터가 통상적으로 필요하며, 이는 별도의 노력 및 공차로 이어진다. 특히, BST 캐패시턴스는 공차의 온도 의존성을 보여준다. 반대로, MEMS-기반 튜닝 가능한 캐패시턴스들은 소정의 스위칭 시간을 필요로 하며, 캐패시턴스의 정확도를 저하할 수 있는 기계적 응력에 노출될 수 있다. 전압 의존형 장치는 통상적으로 선형성 문제를 가진다(BST). 또한 MEMS에 대해, 실리콘 기판은 제2 고조파(H2) 및 제3 고조파(H3) 왜곡을 생성할 수 있기 때문에, 선형성이 그다지 좋지 않을 수 있다. 통상적으로, 실제 갈바닉 스위칭은 BST 캐패시턴스 또는 MEMS 캐패시턴스로 가능하지 않다. 마지막으로 덧붙이자면, 튜닝 가능한 캐패시턴스들의 크기 및 비용은 통상적으로 비교적 대규모이고, 그에 따라 통상적으로 고체적 제조에 매력적이지 않다.
튜닝 가능한 캐패시턴스들에 대한 대안으로, 스위칭된 캐패시턴스 뱅크를 채용할 수 있다. 스위칭된 캐패시턴스 뱅크는 통상적으로 갈바닉 스위치로 작동할 수 있고, 그에 따라 바이패스 및/또는 인덕터 스위칭이 가능하다. 고조파 및 상호변조 왜곡(intermodulation distortion, IMD)에 대한 거동은 사용되는 스위칭 소자(들)에 대해 실질적으로 동일하다; 이는 통상적으로 예컨대 오늘날의 BST 장치보다 더 양호하다. 스위칭 가능한 캐패시턴스는 디지털/아날로그 컨버터를 요구하지 않고, 튜닝 가능한 장치에 대해서보다 제어가 용이하며, 통상적으로 별도의 칩(들)이 필요하지 않다. 스위칭 가능한 캐패시턴스는 매우 빠르게 스위칭될 수 있다(즉, 스위칭 시간이 비교적 빠르다). MEMS-기반 튜닝 가능한 캐패시턴스들과 반대로, 기계학을 수반하지 않으며, 그에 따라 기계학 문제를 방지한다. 예상되어야 하는 공차는 통상적으로 캐패시터 공차에 의해 결정된다. 온도(BST), 기계학(MEMS->마이크로포니), 및/또는 DAC 정확도와 같은 부가적 공차들을 고려해야 한다. 스위칭된 캐패시턴스의 집적은 통상적으로 비교적 수월하며(straight forward), 다수의 마이크로 전자 제조 공정과 양립 가능하다.
그러나, 증가된 단계수에 따라, 더 많은 기생값들(Coff, Ron)이 예상되어야 하고, 스위칭된 캐패시턴스를 위해 더 큰 칩 크기가 제공되어야 한다. 높은 품질 계수들이 선택된 재료, 예컨대 구리(인덕터들)로만 달성되어야 하고, 캐패시터들에 대해, 품질 계수가 다양한 상태들에 걸쳐 변경된다. 즉, 최대 품질 계수(Qmax)가 모든 상태에 대해 달성될 수는 없다.
도 21은 튜닝 가능한 캐패시터에 대한 일례를 도시한다. 도 21의 아랫부분은 튜닝 가능한 캐패시터의 개략적인 회로도를 도시한다. 이는 4개의 용량부(2110~2113)를 포함한다. 각각의 용량부(2110~2113)는 4개의 병렬 브랜치 중 하나에 배치된다. 각각의 브랜치는 스위치 소자(2120~2123)를 더 포함하고, 그에 따라 해당 병렬 브랜치가 스위치 소자(2120~2123)를 폐쇄 또는 개방함으로써 활성화 또는 비활성화될 수 있다. 용량부들(2110~2113)은 MIM 캐패시터들일 수 있다.
도 21의 윗부분은 두 상이한 주파수, 즉 900MHz와 1.9GHz에 대한 전체 용량(CEFF)의 함수로서 품질 계수의 의존성을 도시한다. 품질 계수는 900MHz의 주파수에서 전체 용량(CEFF)의 증가에 따라 증가한다는 것을 알 수 있다. 반대로, 품질 계수(QF)는 1.9GHz의 주파수에서 캐패시턴스의 증가에 따라 감소한다.
도 22는 도 21과 유사하지만, 가변 용량 소자의 상이한 구조, 즉 전용 캐패시터 없는 4개의 캐패시터의 직렬 연결에 관련된다. 이는 4개의 트랜지스터의 드레인-소스 캐패시턴스들이 가변 용량 소자를 위한 캐패시턴스를 제공한다는 것을 의미한다. 도 22에 개략적으로 도시된 봐와 같이, 각각의 트랜지스터는 캐패시터(즉, 드레인-소스 캐패시턴스), 및 상기 캐패시터와 병렬하여, 스위치와 저항기의 직렬 연결로 모델링될 수 있다. 저항기는 트랜지스터의 온-저항(Ron)에 상응한다. 도 22의 윗부분에서, 16개의 트랜지스터를 사용하는 가변 용량 소자의 용량-의존형 품질 계수(QF)의 그래프가 900MHz의 제1 주파수와 1.9GHz의 제2 주파수에 대해 도시된다. 전체 캐패시턴스의 매우 작은 값들을 제외하면, 품질 계수는 1.9GHz 경우보다 900MHz 경우에 대해 더 높다. 게다가, CEFF>1pF에 대해, 품질 계수는 전체 캐패시턴스의 증가에 따라 증가한다. 최대 품질 계수는 비교적 낮은 전체 캐패시턴스 값들에 대해 100 내지 110이다.
높은 품질 계수를 달성하고자 할 때 극복해야 할 하나의 문제는, 허수부(용량) 대 실수부(트랜지스터 Ron)의 비율이 최대값이 될 때에만, 최대 품질 계수(작은 R, 최대 C)가 획득된다는 점이다. 다른 문제는, 또한, 트랜지스터가 비전도성일 때, 즉 트랜지스터가 차단할 때, 스위치 트랜지스터가 용량, 즉 오프-용량(Coff)을 제시한다는 점이다. 이러한 이유로, (트랜지스터들의 기생 용량(Coff)만이 존재하고, 온-저항(Ron)이 존재하지 않기 때문에) 최상의 품질 계수가 "올-오프" 모드에서 달성된다. 그 외에는, 도 19에 도시된 바와 같은 구성을 가진 (각각이 용량부를 포함하는 적어도 2개의 병렬 브랜치를 구비한) 가변 용량 소자에서, 추가적으로 스위치 온되는 모든 비트가 두 품질 계수의 병렬 연결에 기반하기 때문에, 품질 계수는 전체 용량의 증가에 따라 감소한다. 큰 캐패시턴스들은 아날로그/디지털 컨버터들을 사용한 것처럼 최상위 비트(MSB)를 나타내고, 작은 캐패시턴스들은 최하위 비트(LSB)를 나타낸다. 더 작은 캐패시턴스 기여도는 일정한 온-저항(Ron)이 주어질 때 반드시 더 작은 품질 계수를 갖기 때문에, 전체 품질 계수가 또한 동시에 감소한다.
도 23은 일례로 가변 용량 소자의 개략적인 회로도를 도시한다. 가변 용량 소자는 6비트 해상도, 0.21pF 최하위 비트, 6.74pF 최상위 비트를 가진다. 6개의 병렬 브랜치를 위한 캐패시턴스 값들은 0.12pF, 0.42pF, 0.84pF, 1.68pF, 3.35pF, 6.72pF이다. 각각의 스위치 소자(1820~1826)는 24V의 최대 HF 전압에 대해 16배 적층된 CMOS 스위치로 구현된다. 개별 트랜지스터들은 3㎜ 트랜지스터들이다.
도 24는 도 23에 도시된 가변 용량 소자(160)로 달성될 수 있는 품질 계수 대 전체 캐패시턴스(CEND)의 그래프를 도시한다. 도 24의 규모에서는 약 1유닛(1pF)의 최소 전체 캐패시턴스에 대해 약 75의 최고 품질 계수를 획득할 수 있다. 7pF 내지 13pF의 전체 용량값들에 대해, 품질 계수는 최저 10이다. 높은 전체 캐패시턴스 값들에 대해, 전체 6개의 병렬 브랜치가 전도성일 필요가 있으며, 이는 또한 모든 트랜지스터들의 온-저항(Ron)을 명확하게 한다. CEND=4pF..7pF의 범위에 대해, 6개의 병렬 브랜치 중 5개만이 전도 상태일 필요가 있고, 그에 따라 전체 온-저항(Ron)은 더 작으며, 이는 이후 약 20의 더 높은 품질 계수로 이어진다. 실수부는 품질 계수의 분모이다(즉, QF=|허수부/실수부|). 이런 이유로, 품질 계수는 전반적으로 전체 캐패시턴스(CEND)에 대한 쌍곡선 의존성을 가진다.
다른 중요한 문제는 전기적 강도(electric strength)이다. 전압 스윙 또는 전압 스파이크는 차단 트랜지스터들 및 해당 캐패시터를 통해 분할되고, 그에 따라 트랜지스터 또는 캐패시터에서의 최대 전압 스윙은 AC 시뮬레이션에 의해 간단한 방식으로 추정될 수 있다. 이러한 시뮬레이션은 정상화된 HF 전압(1V)을 이용하여 이행되었고, 그 결과는 해당 전압 스윙과 곱해진다. 도 23에 도시된 가변 용량 소자(160)에 대해, 최악의 경우는 "올 오프" 경우일 것이며, 도 25에 도시된 바와 같이 트랜지스터들에서의 1V 전압 스윙의 입력 전압으로 정상화될 것이다. VC0는 최하위 비트(LSB), 또는 최소 용량(C0)에 상응하는 트랜지스터를 통한 전압이다. VC5는 최상위 비트(MSB), 또는 최대 용량부에 상응하는 트랜지스터를 통한 전압이다. (LSB를 향한) 캐패시턴스의 감소에 따라, 캐패시터를 통한 전압 강하가 증가한다는 것과, 그 대신, 해당 트랜지스터가 더 낮은 전압을 겪는다는 것을 도 25에서 알 수 있다. 결과적으로, 작은 캐패시턴스들을 위한 적층이 더 작게 될 수 있다. 예컨대, 숙고된 경우에, LSB에 상응하는 병렬 브랜치 내의 16개의 트랜지스터 대신에 8개의 트랜지스터만을 적층하는 것이 합리적으로 보인다. 이로써, 칩 표면 사용이 절약될 것이다. 또한, Ron*Coff 때문에 트랜지스터들의 폭의 감소가 더 작은 적층을 위해 구현될 수 있다.
수 개의 트랜지스터들을 적층할 때, 후술하는 문제들 및 이들 간의 가능한 거래(trade-offs)를 고려해야 할 수도 있다.
- 최대 예상 RF 전압은 통상적으로 적층될 필요가 있는 트랜지스터들의 개수에 따라 결정된다.
- 비전도성 트랜지스터(오프 상태의 트랜지스터; 션트/개방 포트들)는 통상적으로 최악의 전압 스윙을 겪는다.
- 더 많은 개수의 적층된 트랜지스터들은 통상적으로 트랜지스터 적층체의 전체 온-저항(Ron)을 증가시킨다.
- 전용 (Tx, TRx, Rx) 트랜지스터 치수는 통상적으로 전체 삽입 손실을 개선한다.
- 더 높은 오프-캐패시턴스(Coff)는 대체로 높은 주파수에서의 성능을 악화시킬 수 있다.
- 더 넓은 트랜지스터들은 통상적으로 온-저항(Ron)을 개선(즉, 저감)하지만, 또한 오프-캐패시턴스(Coff)를 증가시킨다.
도 26은 각각의 병렬 브랜치 내의 적층된 트랜지스터들의 개수가 예상되어야 하는 적층된 트랜지스터들을 통한 최대 전압 스윙을 고려하는 구성에 따른 가변 용량 소자(160)의 개략적인 회로도를 도시한다. 따라서, 캐패시터(C3)에 상응하는 트랜지스터 적층체는 종전과 같이 16개의 트랜지스터가 아닌 15개의 트랜지스터만을 포함한다. 캐패시터(C2)에 상응하는 트랜지스터 적층체는 13개의 트랜지스터를 포함한다. 캐패시터(C1)에 상응하는 트랜지스터 적층체는 12개의 트랜지스터를 포함한다. LSB 캐패시터(C0)에 상응하는 트랜지스터 적층체는 8개의 트랜지스터만을 포함한다.
도 27은 도 26에 도시된 구성을 가진 가변 용량 소자(160)의 품질 계수 대 전체 캐패시턴스(CEND)의 그래프를 도시한다. 도 27을 도 24와 비교할 때, 도 26의 구성을 사용함으로써 작은 캐패시턴스들에 대한 전체 품질 계수를 증가시킬 수 있다는 것을 알 수 있다. 특히, 2pF 주위의 영역에서, 품질 계수는 Q=50에서 Q=55까지 증가될 수 있다.
트랜지스터 폭과 MIM을 변경함으로써, 품질 계수의 최대값을 변화시킬 수 있다는 것을 또한 알 수 있다.
그러나, 캐패시턴스는 트랜지스터(CMOS 트랜지스터의 드레인-소스 용량(CDS))에 의해 실질적으로 영향을 받는다. 그러므로, 용량 소자는 전적으로 하나 이상의 트랜지스터에 기반하여 (그리고 전용 캐패시터 없이) 구현될 수 있다. 이는 도 28 및 도 29에 개략적으로 도시되어 있다. 도 28은 모든 트랜지스터들이 비전도 상태일 때 가변 용량 소자(160)를 도시한다. "올 오프"의 경우(모든 트랜지스터들이 비전도성이다), 4개의 트랜지스터의 직렬 연결이 직렬-연결된 용량들을 위한 공식에 따라 1/Coverall=4/CDS의 용량으로 거동한다.
도 29는 모든 트랜지스터들이 전도 상태이고, 그에 따라 4개의 트랜지스터의 직렬 연결이 실질적으로 Roverall=4Ron의 저항으로 거동하는 경우를 개략적으로 도시한다. 도 28에서, 트랜지스터들을 위한 게이트 전압은 "-VGATE" 라는 표시로 나타낸 바와 같이 음의 값을 가진다. 도 29에서, 트랜지스터들을 위한 게이트 전압은 "+VGATE"라는 표시로 나타낸 바와 같이 양의 값을 가진다.
도 28과 도 29를 결합하면, 도 30에 개략적으로 도시된 바와 같은 가변 용량 소자로 이어진다. 각각의 트랜지스터는 음 또는 양의 게이트 전압(-/+VGATE)에 의해 개별적으로 제어 가능하다. 각각의 트랜지스터는 스위치를 구비한 저항기와 (오프-캐패시턴스(Coff)에 상응하는) 캐패시터의 병렬 연결에 의해 나타낼 수 있다. 다시 말하면, 용량들의 직렬-연결은 비트 패턴에 따른 전체 캐패시턴스의 조절을 가능하게 한다.
도 31은 130㎚ 기술에서 16개의 트랜지스터에 대한 품질 계수 대 전체 캐패시턴스의 일례를 도시한다. 도 31의 그래프로부터 하나의 포인트가 없어진 것을 주목한다: 모든 트랜지스터들이 폐쇄될 때(즉, 전도성일 때), 통과점(pass-through) "C∞"을 획득한다. 이 경우, 품질 계수는 다시 매우 높을 것이다. 아울러, 작은 캐패시턴스 값들에서, 매우 정밀한 조절 가능성이 제공된다는 것을 알 수 있다. 몇몇 트랜지스터들만이 전도성일 때 수 개의 트랜지스터들을 동시에(같이) 스위칭함으로써, 또는 해당 트랜지스터 폭들을 넓힘으로써, 정밀 조절 가능성을 확산시킬 수 있다.
제안된 가변 용량 소자들은 반드시 MIM 용량을 필요로 하진 않는다. 따라서, 가장 비용효율적인 공정을 사용할 수 있다. 게다가, 작은 캐패시턴스 값들에 대해 매우 높은 품질 계수들을 달성할 수 있다. 직렬-연결된 트랜지스터들은 별도의 노력 없이 고유의 "관통 연결(through connection)" 기능(즉, 저오믹 연결)을 가진다. 이러한 "관통 연결"은 가설상 C∞에 상응할 때 단지 매우 작은 손실만을 야기하는데, 이는 트랜지스터가 비교적 크게 설계될 수 있기 때문이다(통상적으로, 단지 몇몇 옴의 직렬 저항). 트랜지스터가 비교적 큰 이유는, 이런 방식으로, 큰 오프-캐패시턴스(Coff)를 획득할 수 있기 때문이다.
큰 CMOS 트랜지스터들이 기생 NPN 트랜지스터들(p-벌크 및 n-채널)로 인해 자체-보호 기능을 가지기 때문에, 제안된 구조는 또한 정전기 방전(ESD)의 경우 이점을 가진다. 통상적으로, MIM 용량은 박막 유전체로 인해 30V 내지 40V의 펄스(전압 스파이크)를 지원하는 반면, 트랜지스터는 1KV 내지 2KV 범위의 전압을 견딜 수 있다. 캐패시턴스 값(C)과 전기 전압 사이의 후술하는 관계는 전기적 강도에 직접적으로 유리하다: 큰 C→작은 전압; 작은 C→큰 전압. 큰 캐패시턴스는 작은 임피던스 또는 저항(Z)에 상응하기 때문에, 큰 전압 스윙이 발생하지 않을 수 있다. 즉, 과도한 전압 또는 전압 서지를 동시에 방지할 수 있고, 그에 따라 트랜지스터는 작은 전압 스윙만을 견디면 된다.
그러나, 바람직한 캐패시턴스 값들을 획득하기 위해 큰 트랜지스터들이 요구될 수 있다. 수 개의 트랜지스터들의 직렬 연결이 특히 관심의 대상이며, 가능한 조합이 비교적 적다.
SOI(실리콘-온-인슐레이터) 공정이 제공된 경우, 용량을 스위칭 가능하게 만들기 위한 또 다른 가능성, 즉 바디 바이어스가 존재한다(도 10 참조). SOI 스위치들과 사용된 종래의 접근방안에 따르면, 전하(=용량)의 생성을 방지하기 위해 그리고 기판 다이오드를 비활성으로 만들기 위해, 바디가 음의 바이어스된다. 그러나, 국부적으로 작은 전압 스윙들만을 관찰할 수 있을 때, 심지어 더 높은 C(V)를 견딜 수 있다. 이는 추가 용량의 제공이 가능함을 의미하고, 추가 용량은 확실히 비선형이지만, 그 대신 작은 HF 전압으로 인해 비교적 적당한 방식으로만 명확하게 된다.
도 9에 개략적으로 도시된 바와 같이, 유사한 기법이 3중-웰 트랜지스터와 관련하여 사용될 수 있다. 벌크 내에 트랜지스터를 배치하는 대신, 바이어스 전압을 선택적으로 스위칭 가능하게 만들기 위해 3중 웰 내에 각각의 트랜지스터를 배치하는 것이 가능하다. 전반적으로, SOI 공정에 대해 전술한 바와 동일한 효과를 달성할 수 있다.
전술한 바와 같이, 트랜지스터-기반 용량의 다른 특성은 ESD 경우와 관련된다. 큰 트랜지스터들은 (적어도 벌크 CMOS 내에서) 기생 바이폴라 트랜지스터들을 사용하여 자신을 보호하는 반면, 직렬 용량은 통상적으로 ESD 손상을 입기 쉽다. 다시 말하면, 션트 코일들 없이는, 회로가 ESD에 매우 민감할 것이다.
제안된 트랜지스터-기반 용량으로, 트랜지스터 폭이 충분히 크게 선택된다면, 전용 캐패시터 공정(예컨대, MIM 공정) 없이 잘 해낼 수 있을 것이다.
도 32 내지 도 37은 스미스 차트 표현의 도 8의 회로에 대한 여러 상이한 매칭 경우들, 및 순방향 송신 대 주파수의 그래프를 도시한다. 그러나, 설정은 900MHz에 대해 이행되었다.
도 32는 50옴 임피던스가 50옴에 매칭되어야 하는 경우를 보여준다. 다시 말하면, 임피던스들은 이미 매칭되고, 임피던스 매칭 회로는 위상 변환기로만 작동되어야 한다. 이러한 목적으로, 가변 직렬 용량 소자(260)의 모든 직렬 트랜지스터들은 스위치 온되고, 가변 션트 용량 소자들(160, 360)의 트랜지스터들은 최소 Coff를 얻기 위해 모두 각각의 오프 상태로 작동한다. 아울러, L 스위치는 최대 인덕턴스로 설정된다. 그 결과로, 직렬 가변 용량 소자(260)의 삽입 손실과 가변 용량 소자들(160, 360)의 Coff 용량 거동을 알 수 있다.
도 33은 높은 유도 임피던스의 경우를 도시한다. 여기서, 직렬 캐패시턴스(260)는 높은 값에 대해 활성이며, 인덕턴스 뱅크(110)는 감소된 인덕턴스로 설정된다. 가변 용량 소자들(160, 260)은 최소 Coff 모드로 남아있다.
도 34는 주로 실수치의(real-valued) 높은 임피던스의 경우를 도시한다. 이는 가변 용량 소자들(160, 360)뿐만 아니라 가변 직렬 용량 소자(260)를 매우 낮은 캐패시턴스로 설정함으로써 이행된다. 인덕턴스 뱅크(110)는 높은 인덕턴스로 설정된다.
도 35는 저오믹 유도 임피던스의 경우를 도시한다. 여기서 인덕턴스 뱅크(110)가 낮은 인덕턴스(~3n/H)로 설정되는 한편, 낮은 직렬 캐패시턴스(260)가 사용된다.
도 36은 저오믹 용량 임피던스의 경우를 도시한다. 가변 직렬 용량 소자(260)를 더 높은 캐패시턴스 영역에서 사용하고, 또한 가변 용량 소자들(160, 360)을 높은 캐패시턴스로 설정하면, 스미스 차트 내의 표시 영역을 고려할 수 있다.
도 37은 고오믹 용량 임피던스의 경우를 도시한다. 여기서, 가변 직렬 용량 소자(260)는 약 1pF로 설정되고, 가변 용량 소자(160)는 낮은 캐패시턴스로 설정된다.
도 32 내지 도 37의 예들은 집적 평면 코일을 이용하여 시뮬레이션되었다. 높은 품질 계수를 가진 권선 SMD 코일들이 결과를 더욱 개선할 것으로 추정된다.
바람직한 목표 캐패시턴스에 더 잘 도달하기 위해 MOS 트랜지스터들의 폭이 가중될 수 있다. 항상 직렬 연결 내의 단하나의 트랜지스터만을 스위칭하는 대신, 제어 비트를 절약하기 위해 그 조합들을 동시에 스위칭할 수 있다. 예컨대, 16개의 제어 비트와 18개의 트랜지스터가 있을 수 있다. 이 경우, 첫 3개의 트랜지스터는 항상 동시에 스위칭될 수 있는 반면, 남은 15개의 트랜지스터는 개별적으로 제어 가능하다. 논리 회로들을 사용할 때, 16 상태를 4 비트로 변환하는 중개 디코더를 또한 고려할 수 있다. 이런 방식으로, 더 짧은 제어 신호를 달성할 수 있다.
도 38은 전술한 바와 같은 임피던스 매칭 네트워크를 포함하는 집적 회로의 개략적인 평면도와 개략적인 측면도를 도시한다. 도 38의 평면도에서는, 집적 회로의 제안된 핀 레이아웃을 볼 수 있다. 상이한 약어들은:
GND: 접지(예컨대, 기준 전위 단자(16)에 내부 연결된다)
ANT: 안테나(예컨대, 제2 신호 단자(14)에 내부 연결된다)
RF in: 무선주파수 in(예컨대, 제1 신호 단자(12)에 내부 연결된다)
VBAT: 공급 전압
VIO: 입/출력 전압
SCLK: 직렬 클럭
SDAT: 직렬 데이터
집적 회로는 3.5㎜×3.5㎜ 라미네이트 모듈로 구현될 수 있다. 물론, 다른 크기 역시 가능하다. 라미네이트 모듈은 가변 용량 소자들을 위한 티탄산바륨 라미네이트(BT 라미네이트)를 포함할 수 있다(생략될 수 있다).
도 39는 임피던스 매칭 방법의 개략적인 흐름도를 도시한다. 방법은 신호 소스의 소스 임피던스를 결정 또는 추정하는 단계(3902)를 포함한다. 방법은 또한 신호 싱크의 싱크 임피던스를 결정 또는 추정하는 단계(3904)를 포함한다. 단계(3906)에서, 임피던스 매칭 네트워크는 소스 임피던스와 싱크 임피던스에 기반하여 조절된다. 임피던스 매칭 네트워크를 조절하는 단계는 임피던스 매칭 네트워크의 션트 브랜치 내에 구비된 가변 유도 소자를 조절함으로써 수행된다.
가변 유도 소자를 조절하는 단계는 적어도 하나의 트랜지스터를 스위치 온 또는 오프하는 단계를 포함할 수 있고, 그 결과로 가변 유도 소자의 해당 유도부가 임피던스 매칭 네트워크의 신호 경로에 연결되거나 또는 연결되지 않는다.
임피던스 매칭 네트워크를 조절하는 단계는 임피던스 매칭 네트워크의 직렬 브랜치 내의 가변 용량 소자를 조절하는 단계를 더 포함할 수 있다.
도 40은 다른 실시예들에 따른 임피던스 매칭 방법의 개략적인 흐름도를 도시한다. 방법은 신호 소스의 소스 임피던스를 결정 또는 추정하는 단계(4002)를 포함한다. 방법은 신호 싱크의 싱크 임피던스를 결정 또는 추정하는 단계(4004)를 더 포함한다. 임피던스 매칭 방법의 단계(4006)에서, 임피던스 매칭 네트워크는 소스 임피던스와 싱크 임피던스에 기반하여 조절된다. 특히, 임피던스 매칭 네트워크의 일부인 가변 용량 소자가 조절된다. 가변 용량 소자는 복수의 트랜지스터를 포함하고, 여기서 트랜지스터들의 오프-캐패시턴스들(Coff)의 조합은 가변 용량 소자의 전체 캐패시턴스를 제공한다.
도 41은 전술한 바와 같은 임피던스 매칭 네트워크(4110)를 포함하는 안테나 회로(4100)의 개략적인 블록도를 도시한다. 안테나 회로는 이동 통신 장치, 예컨대 이동 전화, 스마트폰, 태블릿 컴퓨터, USB 무선 모뎀, BTS, 무선 액세스 포인트(WLAN, WiFi 등), 무선 라우터, 및 기타 유사 제품들의 일부일 수 있다.
안테나 회로(4100)는 안테나(4190), 및 송신기(4101)로부터 수신된 신호를 중계하도록 구성된 신호 단자(4102)를 포함한다. 신호 단자(4102)는 송신기로부터 신호를 수신하며, 안테나 회로(4100) 내에서 안테나 회로의 다른 컴포넌트들로 신호를 전달 또는 분산한다. 송신기(4101) 대신, 안테나 회로는 수신기(도 41에 미도시)에 연결될 수 있고, 이 경우 신호 단자(4102)는 추가 처리를 위해 수신기로 신호를 전달하도록 구성될 것이다. 또 다른 옵션은 안테나 회로(4100)가 송수신기에 연결되는 것이다.
안테나 회로(4100)는 안테나(4190)와 신호 단자(4102)를 상호연결하는 임피던스 매칭 네트워크(4110)를 더 포함한다. 임피던스 매칭 네트워크는 전술한 바와 같이 션트 브랜치 내에 가변 유도 소자를 포함한다. 임피던스 매칭 네트워크(4110) 외에도, 안테나 회로는 신호 단자(4102)와 임피던스 매칭 네트워크 사이 및/또는 임피던스 매칭 네트워크(4110)와 안테나(4190) 사이에 상호연결된 다른 임의적 부품들(4150 및/또는 4160)을 더 포함할 수 있다. 이러한 추가 부품들(4150, 4160)은 예컨대 안테나 스위치, 고조파 필터, 및/또는 전력 증폭기일 수 있다.
몇몇 양상들이 장치의 맥락에서 설명되었지만, 이러한 양상들은 또한 블록 또는 장치가 방법 단계 또는 방법 단계의 특징에 상응하는 해당 방법의 설명을 나타내는 것이 분명하다. 마찬가지로, 방법 단계의 맥락에서 설명된 양상들은 또한 해당 장치의 해당 블록 또는 항목 또는 특징의 설명을 나타낸다. 방법 단계들 중 일부 또는 전부는, 예컨대 마이크로프로세서, 프로그램 가능한 컴퓨터, 또는 전자 회로와 같은 하드웨어 장치에 의해 (또는 이를 이용하여) 실시될 수 있다. 몇몇 실시예들에서, 가장 중요한 방법 단계들 중 하나 이상이 이러한 장치에 의해 실시될 수 있다.
전술한 상세한 설명에서, 본 개시를 간소화할 목적으로 다양한 특징들이 실시예들에서 종합된다. 본 개시의 이러한 방법은, 청구된 실시예들이 각각의 청구항에 명확히 기재된 것보다 더 많은 특징들을 요구한다는 취지를 반영하는 것으로 해석되지 않아야 한다. 오히려, 후술하는 청구범위에 반영된 바와 같이, 본 발명의 요지는 하나의 개시된 실시예의 전체 특징들보다 더 적은 특징들에 존재할 수 있다. 따라서, 후술하는 청구범위는 본원에 의해 상세한 설명에 통합되고, 여기서 각각의 청구항은 별개의 실시예로 독립적으로 존재할 수 있다. 각각의 청구항이 별개의 실시예로 독립적으로 존재할 수 있는 한편, (종속항은 청구범위 내에서 하나 이상의 다른 청구항과의 특정한 조합을 나타낼 수 있지만,) 다른 실시예들 역시 종속항과 각각의 다른 종속항의 요지의 조합, 또는 각각의 특징과 다른 종속항 또는 독립항의 조합을 포함할 수 있다는 것을 주목해야 한다. 특정한 조합이 의도되지 않는다고 명시되지 않는 한, 이러한 조합들이 본원에 제안된다. 게다가, 하나의 청구항이 임의의 다른 독립항에 직접적으로 종속되지 않을지라도, 이 청구항의 특징들을 독립항에 포함시키도록 의도된다.
명세서 또는 청구범위에 개시된 방법들은 그 각각의 단계들을 각각 수행하는 수단을 구비한 장치에 의해 구현될 수 있다.
아울러, 몇몇 실시예들에서, 단일 단계는 다수의 하위 단계를 포함하거나, 다수의 하위 단계로 나누어질 수 있다. 명시적으로 배제되지 않는 한, 이러한 하위-단계들은 이러한 단일 단계의 개시에 포함되며, 그 일부일 수 있다.
전술한 실시예들은 본 발명의 원리를 예시하는 것에 불과하다. 본원에 설명된 배치들과 상세들의 수정 및 변경이 당해 기술분야의 숙련자들에게 명백할 것으로 이해된다. 그러므로, 본 발명은 본원의 실시예들의 묘사와 설명에 의해 제시된 구체적인 상세에 의해서가 아니라, 후술하는 특허청구범위의 범주에 의해서만 제한되도록 의도된다.

Claims (10)

  1. 복수의 트랜지스터를 포함하는 가변 용량 소자를 포함하되, 상기 트랜지스터의 오프-캐패시턴스들(Coff)의 조합은 적어도 2개의 독립적인 트랜지스터 제어 신호의 함수로서 상기 가변 용량 소자의 전체 캐패시턴스를 제공하는
    임피던스 매칭 네트워크.
  2. 제1항에 있어서,
    상기 복수의 트랜지스터는 직렬 연결되는
    임피던스 매칭 네트워크.
  3. 제1항에 있어서,
    상기 복수의 트랜지스터 중 적어도 2개는 상이한 크기를 가지는
    임피던스 매칭 네트워크.
  4. 제1항에 있어서,
    제1 신호 단자와 기준 전위 단자 사이의 제1 션트 브랜치와,
    제2 신호 단자와 상기 기준 전위 단자 사이의 제2 션트 브랜치와,
    상기 제1 신호 단자와 상기 제2 신호 단자 사이의 직렬 브랜치를 더 포함하고,
    상기 제1 션트 브랜치, 상기 제2 션트 브랜치, 및 상기 직렬 브랜치 중 하나는 상기 가변 용량 소자를 포함하는
    임피던스 매칭 네트워크.
  5. 제4항에 있어서,
    상기 제1 션트 브랜치와 상기 제2 션트 브랜치 중 하나는 가변 유도 소자를 포함하고, 상기 직렬 브랜치는 용량 소자를 포함하는
    임피던스 매칭 네트워크.
  6. 안테나와,
    수신기로 또는 송신기로부터 신호를 중계하도록 구성된 신호 단자와,
    상기 안테나와 상기 신호 단자를 상호연결하고 션트 브랜치 내에 가변 유도 소자를 포함하는 임피던스 매칭 네트워크를 포함하며,
    신호 소스에 대해 결정된 소스 임피던스 및 신호 싱크에 대해 결정된 싱크 임피던스에 기반하여 상기 임피던스 매칭 네트워크의 상기 션트 브랜치 내의 상기 가변 유도 소자가 조절되고,
    상기 안테나로부터 상기 수신기로 신호를 중계하는 경우는 상기 안테나가 상기 신호 소스이고 상기 수신기는 상기 신호 싱크이며, 상기 송신기로부터 상기 안테나로 신호를 중계하는 경우는 상기 송신기가 상기 신호 소스이고 상기 안테나는 상기 신호 싱크인
    안테나 회로.
  7. 임피던스 매칭 방법으로서,
    신호 소스의 소스 임피던스를 결정 또는 추정하는 단계와,
    신호 싱크의 싱크 임피던스를 결정 또는 추정하는 단계와,
    임피던스 매칭 네트워크의 션트 브랜치 내의 가변 유도 소자를 조절함으로써, 상기 소스 임피던스와 상기 싱크 임피던스에 기반하여 상기 임피던스 매칭 네트워크를 조절하는 단계를 포함하는
    방법.
  8. 제7항에 있어서,
    상기 가변 유도 소자를 조절하는 단계는 적어도 하나의 트랜지스터를 스위치 온 또는 오프하는 단계를 포함하여, 그 결과로 상기 가변 유도 소자의 대응하는 유도부가 상기 임피던스 매칭 네트워크의 신호 경로에 연결되거나 또는 연결되지 않는
    방법.
  9. 제7항에 있어서,
    상기 임피던스 매칭 네트워크를 조절하는 단계는 상기 임피던스 매칭 네트워크의 직렬 브랜치 내의 가변 용량 소자를 조절하는 단계를 더 포함하는
    방법.
  10. 임피던스 매칭 방법으로서,
    신호 소스의 소스 임피던스를 결정 또는 추정하는 단계와,
    신호 싱크의 싱크 임피던스를 결정 또는 추정하는 단계와,
    임피던스 매칭 네트워크의 일부인 가변 용량 소자를 조절함으로써, 상기 소스 임피던스와 상기 싱크 임피던스에 기반하여 상기 임피던스 매칭 네트워크를 조절하는 단계 - 상기 가변 용량 소자는 복수의 트랜지스터를 포함하고, 상기 트랜지스터의 오프-캐패시턴스들의 조합은 상기 가변 용량 소자의 전체 캐패시턴스를 제공함 - 를 포함하는
    방법.
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