KR101625414B1 - 패키지 온 패키지 반도체 디바이스를 테스트하는 장치 및 그 디바이스를 테스트 하는 방법 - Google Patents

패키지 온 패키지 반도체 디바이스를 테스트하는 장치 및 그 디바이스를 테스트 하는 방법 Download PDF

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Abstract

패키지-온-패키지 반도체 디바이스를 테스트하는 장치는, 제 1 칩을 테스트 소켓내로 탑재하거나 그 소켓 밖으로 하역시키는 픽 앤드 플레이스 디바이스와, 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 제 2 칩을 수신하는 칩 배치 모듈을 이동시키는 회전 승강 암을 구비한다. 픽 앤드 플레이스 디바이스와 칩 배치 모듈은 하강되고, 테스트 프로세스가 실행된다. 테스트 프로세스가 완료된 후, 픽 앤드 플레이스 디바이스와 칩 배치 모듈은 승강되며, 승강 회전 암은 칩 배치 모듈은 픽 앤드 플레이스 디바이스의 일측면으로 이동시킨다. 따라서, 반도체 디바이스를 테스트하는 방법은 테스트 효율 및 정확성을 크게 향상시키고 비용을 크게 줄이도록 자동적으로 실행될 수 있다.

Description

패키지 온 패키지 반도체 디바이스를 테스트하는 장치 및 그 디바이스를 테스트 하는 방법{APPARATUS FOR TESTING A PACKAGE-ON-PACKAGE SEMICONDUCTOR DEVICE AND METHOD FOR TESTING THE SAME}
본 발명은 패키지-온-패키지 반도체 디바이스(package-on-package semiconductor device)를 테스트하는 장치 및 그 디바이스를 테스트하는 방법에 관한 것으로, 특히 패키지-온-패키지 디바이스의 전기적 특성 및 기능을 테스트하는데 적합하다.
높은 디지털 신호 처리 성능, 높은 저장 용량 및 가요성을 가진 전자 디바이스에 대한 시급한 요구 및 이동 멀티미디어 제품의 광범위한 이용과 함께, 반도체 디바이스에 대한 스택형 PoP(package-on-package semiconductor)에 대한 수요가 급격하게 성장중이다.
도 5에는, 통상적인 스택형 반도체 패키지가 개략적으로 도시된다. 소위 패키지-온-패키지 기술이란, 2개 이상의 소자들이 수직 적층(vertical stacking) 또는 백 캐링(back carrying) 방식으로 패키징되는 것을 의미한다. 도 5에 도시된 바와 같이, 일반적으로, 패키지는 하부 칩(91)과 상부 칩(92)를 구비하는데, 하부 칩(91)은 전형적으로 집적화된 디지털 또는 혼합형 신호 로직 칩, 예를 들어, 기저 대역 프로세스 또는 멀티미디어 프로세서이고, 상부 칩(92)은 전형적으로 집적화된 메모리 칩, 예를 들어, DRAM 또는 플래시 메모리이다. 따라서, 스택형 패키지의 장점은 전체 볼륨을 줄이도록 패키지를 소형화하고, 종래의 사이드-바이-사이드형 패키지(side-by-side package)에 비해 마더보드(mother board)의 회로를 단순화하고, 로직 회로와 메모리 칩의 직접 접속에 의해 주파수 성능을 개선하는 데 있다.
통상적인 패키지-온-패키지 반도체 디바이스에 대한 테스트 프로세스와 관련하여, 상부 칩(92) 및 하부 칩(91)은 그들이 패키징되기 전에 개별적으로 테스트된다. 2개의 칩의 전기적 기능이 테스트 프로세스 기능에 의해 검증되면, 적재, 와이어 본딩 및 패키징 단계들이 수행되어 최종 제품을 완성한다. 전형적으로, 하부 칩(91)의 전기적 기능의 테스트는 상부 메모리 칩과 연계해야 한다. 그 경우, 하부 칩(91)의 테스트는, 단일 칩의 테스트에 비해, 훨씬 더 복잡하게 된다.
즉, 종래의 테스트 프로세스에 있어서, 상부 칩(92)과 하부 칩(91)은 눈 대중(eye estimation)으로 정렬되고, 테스트 프로세스는 수동적으로 수행된다. 그러나, 그와 같이 수동적으로 수행되는 테스트 프로세스는 테스트 요원으로부터의 조작 실패 또는 오판으로 인해 테스트 실패를 쉽게 유발하고, 그에 의해 테스트 정확성이 줄어들고 원가를 낭비하게 된다. 추가적으로, 수동 테스트의 효율은 더 증진될 수 없다.
본 산업의 관련 분야의 상술한 설명으로부터 알겠지만, 실질적으로, 테스트 효율 및 정확성을 크게 증진하도록, 즉, 생산 원가를 크게 줄이도록 자동적으로 실행될 수 있는, 패키지-온-패키지 반도체 디바이스를 위한 장치와 그 디바이스를 테스트하는 테스트 방법을 달성하기 위한 시급한 요구가 있다.
본 발명의 목적은 패키지-온-패키지 반도체 디바이스를 테스트하는 장치와, 그 디바이스를 테스트하는 방법을 제공함에 의해, 패키지-온-패키지 반도체 디바이스의 하부 칩을 테스트하는 것이 자동적으로 실행되어, 테스트 효율 및 테스트 정확성을 크게 증진시키고 원가를 크게 줄이는 데 있다.
상술한 목적을 달성하기 위하여, 본 발명의 패키지-온-패키지 반도체 디바이스를 테스트하는 장치는, 우선적으로, 주 제어기, 픽 앤드 플레이스 디바이스(pick and place device), 테스트 소켓(test socket), 승강 회전 암(lifting and rotating arm), 및 칩 배치 모듈을 구비하며, 테스트 소켓은 제 1 칩을 수신하도록 제공되고, 테스트 소켓은 픽 앤드 플레이스 디바이스 아래에 배치되고, 승강 회전 암은 픽 앤드 플레이스 디바이스의 일 측면상에 배치되고, 칩 배치 모듈은 승강 회전 암상에 제공되고, 칩 배치 모듈은 제 2 칩을 수신하고, 칩 배치 모듈의 하부 표면은 다수의 콘택트 단말을 구비하고, 제 2 칩은 다수의 콘택트 단말에 전기적으로 접속된다. 또한, 주 제어기는 픽 앤드 플레이스 디바이스와, 테스트 소켓과, 승강 회전 암과, 칩 배치 모듈에 전기적으로 접속되고; 주 제어기는 제 1 칩을 테스트 소켓내로 탑재하거나 테스트 소켓 밖으로 하역하도록 픽 앤드 플레이스 디바이스를 제어하고, 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치 또는 픽 앤드 플레이스 디바이스에 인접한 위치로 칩 배치 모듈을 이동시키도록 승강 회전 암을 제어하고, 칩 배치 모듈을 하강시켜 다수의 콘택트 단말들이 테스트 실행을 위한 테스트 소켓상의 제 1 칩과 전기적으로 접촉하도록 픽 앤드 플레이스 디바이스를 제어하는 구성으로 된다.
따라서, 본 발명의 패키지-온-패키지 반도체 디바이스를 테스트하는 장치는, 우선적으로, 승강 회전 암에 의해 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치 또는 픽 앤드 플레이스 디바이스에 인접한 위치로 선택적으로 이동하도록 제 2 칩을 수신하는 칩 배치 모듈을 구동하고, 그에 따라, 픽 앤드 플레이스 디바이스는 테스트 프로세스를 실행하기 위한 칩 배치 모듈과 연계하기 위해 칩을 전달하여 하강시킬 수 있게 된다.
바람직하게, 본 발명의 픽 앤드 플레이스 디바이스의 하부 표면은 흡입 헤드(suction head)를 구비하고, 주 제어기는 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 이동하여, 픽 앤드 플레이스 디바이스의 하부 표면과 결합하도록 칩 배치 모듈을 제어하고, 제 2 칩을 흡입하도록 흡입 헤드를 제어하는 구성으로 된다. 따라서, 제 1 칩을 집어서 배치시키는 것에 추가하여, 본 발명의 흡입 헤드는 칩 배치 모듈이 픽 앤드 플레이스와 완전하게 결합되는지 아닌지를 판단하는 감지 디바이스로서 작용한다. 상세하게, 칩 배치 모듈이 픽 앤드 플레이스 디바이스와 함께 결합되면, 제 2 칩을 흡입하기 위한 흡입 헤드를 이용하여, 칩 배치 모듈이 픽 앤드 플레이스 디바이스와 완벽하게 결합되는지의 여부를 판단할 수 있다. 칩 배치 모듈이 픽 앤드 플레이스 디바이스와 완벽하게 결합되지 않으면, 제 2 칩의 상부 표면과 흡입 헤드간에는 갭(gap)이 남아 있어야 한다. 그러면, 그들은 부압(negative pressure)을 형성하도록 꼭 끼워맞춤 상태가 아니게 된다. 즉, 결합 에러가 존재하게 된다. 그러므로, 그것은 칩 배치 모듈과 픽 앤드 플레이스 디바이스간의 결합 상태를 판단하는 것을 보조한다.
본 발명의 장치는, 승강 회전 암상에 제공되어 주 제어기에 전기적으로 접속되는 위치 센서를 더 구비한다. 위치 센서는 칩 배치 모듈의 실제 위치를 검출하거나, 또는 승강 회전 암의 동작 또는 배향을 감지할 수 있으며, 그에 의해 칩 배치 모듈과의 위치 결정을 보조한다.
또한, 본 발명의 장치는 주 제어기에 전기적으로 접속되는 칩 셔틀을 구비한다. 주 제어기는, 픽 앤드 플레이스 디바이스와 테스트 소켓간의 위치로 또는 픽 앤드 플레이스 디바이스로부터 보다 멀어지게 선택적으로 이동하도록 칩 셔틀을 제어하는 구성을 가지며, 칩 셔틀은 제 1 칩을 운반하는데 이용된다. 따라서, 본 발명에 있어서, 테스트될 또는 이미 테스트된 제 1 칩은 칩 셔틀에 의해 운반되고, 그 다음 픽 앤드 플레이스에 의해 집어지게 되며, 그에 의해 칩 운반 효율이 개선된다.
본 발명의 장치의 칩 배치 모듈은 쿠션(cushion) 및 칩 셔틀을 구비함이 바람직하다. 쿠션은 칩 셔틀상에 제공되며, 제 2 칩은 칩 셔틀에서 수신된다. 즉, 칩 배치 모듈이 픽 앤드 플레이스 디바이스에 결합되면, 완충 효과(cushioning effect)에 의해 그들간의 충돌이 효율적으로 방지될 수 있다.
본 발명의 장비의 픽 앤드 플레이스 디바이스는, 에어 댐퍼(air damper)를 더 구비하며, 그 댐퍼 아래에는 흡입 헤드가 배치된다. 따라서, 본 발명은 픽 앤드 플레이스 디바이스가 제 1 칩을 배치할 때, 또는 픽 앤드 플레이스 디바이스가 칩 배치 모듈과 결합될 때, 또는 픽 앤드 플레이스 디바이스가 테스트 프로세스를 실행하기 위해 하강할 때 에어 댐퍼에 의해 디바이스들간의 충돌을 방지할 수 있다.
상술한 목적을 달성하기 위한, 본 발명의 패키지-온-패키지 반도체 디바이스를 테스트하는 방법은, 픽 앤드 플레이스 디바이스에 의해 테스트 소켓내로 제 1 칩을 탑재하는 단계; 승강 회전 암에 의해 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 칩 배치 모듈 - 칩 배치 모듈은 제 2 칩을 수신하고, 칩 배치 모듈의 하부 표면은 다수의 콘택트 단말을 구비하며, 제 2 칩은 다수의 콘택트 단말에 전기적으로 접속됨 - 을 이동시키는 단계; 다수의 콘택트 단말들이 테스트를 실행하기 위한 테스트 소켓상의 제 1 칩과 전기적으로 접촉되도록 픽 앤드 플레이스 디바이스와 칩 배치 모듈을 하강시키는 단계; 승강 회전 암에 의해 픽 앤드 플레이스 디바이스와 칩 배치 모듈을 승강시키고 칩 배치 모듈을 픽 앤드 플레이스 디바이스의 일측면으로 이동시키는 단계; 최종적으로, 픽 앤드 플레이스 디바이스에 의해 테스트 소켓 밖으로 이미 테스트된 제 1 칩을 하역시키는 단계를 구비한다.
따라서, 본 발명의 패키지-온-패키지 반도체 디바이스를 테스트하는 방법에 있어서, 제 2 칩을 수신하는 칩 배치 모듈은, 테스트를 실행하기 위한 제 1 칩을 제 2 칩과 전기적으로 접촉시키거나 칩을 전달하고 집도록 하기 위하여 픽 앤드 플레이스 디바이스가 하강되어 칩 배치 모듈과 연계할 수 있도록, 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치 또는 픽 앤드 플레이스 디바이스에 인접한 위치로 선택적으로 이동될 수 있다.
본 발명의 픽 앤드 플레이스 디바이스의 하부 표면은 흡입 헤드를 구비함이 바람직하다. 칩 배치 모듈이 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 선택적으로 이동하면, 칩 배치 모듈은 픽 앤드 플레이스 디바이스의 하부 표면과 결합되며, 그에 대응하여 흡입 헤드는 제 2 칩을 흡입한다. 다시 말해, 칩 배치 모듈과 픽 앤드 플레이스 디바이스간의 정렬을 보조하기 위하여, 칩 배치 모듈이 픽 앤드 플레이스 디바이스와 완벽하게 결합되는 지의 여부에 대한 사실이 판정될 수 있다.
본 발명의 방법에 따르면, 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 칩 배치 모듈을 이동시키는 단계에 있어서, 승강 회전 암은 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 칩 배치 모듈을 스윙(swing)하며, 승강 회전 암은 픽 앤드 플레이스 디바이스의 하부 표면과 결합되도록 칩 배치 모듈을 승강시킬 수 있다. 물론, 본 발명은 이에 국한되지 않는다. 칩 배치 모듈과 결합시키기 위해 픽 앤드 플레이스 디바이스를 하강시키는 방법이 채택될 수 있다.
또한, 본 발명의 방법에 있어서, 픽 앤드 플레이스 디바이스가 칩 배치 모듈과 함께 승강된 후, 승강 회전 암은 그것을 칩 배치 플레이스와 분리시키기 위해 칩 배치 모듈을 하강시키고, 픽 앤드 플레이스 디바이스의 일측면 밖으로 칩 배치 모듈을 스윙시킨다. 물론, 본 발명은 이에 국한되지 않는다. 픽 앤드 플레이스 디바이스를 승강시키고 칩 배치 모듈을 직접 분리시켜 정적으로 유지시키는 방법이 채택될 수 있다.
도 1은 본 발명의 장치의 바람직한 실시 예의 구조 시스템을 위한 블럭도,
도 2a 내지 도 2c는 본 발명의 바람직한 실시 예에 따라 칩을 테스트하는 데 있어서의 원리 단계들을 도시한 개략적인 도면,
도 3은 본 발명의 바람직한 실시 예에 따른 테스트 상태에 있어서 픽 앤드 플레이스 디바이스, 칩 배치 모듈 및 테스트 소켓에 대한 관련 위치를 도시한 단면도,
도 4는 본 발명의 바람직한 실시 예에 따라 칩을 테스트하는 흐름도,
도 5는 종래 유형의 패키지 온 패키지 반도체 패키지의 전반적 구성을 도시한 개략적인 단면도이다.
본 발명에 따른 패키지-온-패키지 반도체 디바이스를 테스트하는 장치에 대한 이하의 설명에 있어서, 동일 소자는 항상 동일 참조 번호에 의해 나타낼 것이다.
도 1, 도 2a 내지 도 2c 및 도 3을 참조하면, 도 1에는 본 발명의 바람직한 실시 예의 구조 시스템을 위한 블럭도가 도시된다. 도 2a 내지 도 2c에는 본 발명의 바람직한 실시 예에 있어서 테스트 단계들의 시퀀스를 도시한 개략적인 도면이 도시되고, 도 3에는 본 발명의 바람직한 실시 예에 따른 테스트 상태에 있어서 픽 앤드 플레이스 디바이스, 칩 배치 모듈 및 테스트 소켓에 대한 관련 위치를 도시한 단면도가 도시된다.
도면에 도시된 바와 같이, 패키지-온-패키지 반도체 디바이스를 테스트하는 장치는, 우선적으로, 주 제어기(1), 픽 앤드 플레이스 디바이스(2), 칩 배치 모듈(3), 테스트 소켓(4), 승강 회전 암(5) 및 칩 셔틀(6)을 구비하는데, 여기에서, 픽 앤드 플레이스 디바이스(2)의 하부 표면은 테스트될 또는 테스트된 제 1 칩(Cf) 또는 제 2 칩(Cs)을 흡입하는 흡입 헤드(21)를 구비한다. 또한, 픽 앤드 플레이스 디바이스(2)는 흡입 헤드(21) 아래에 위치한 에어 댐퍼(22)를 구비한다. 에어 댐퍼(22)는 제 1 칩(Cf)의 승강 및 하강 프로세스 또는 픽 앤드 플레이스 프로세스 동안에 충돌에 의해 유발되는 영향을 버퍼링(buffering)하는 쿠션으로서 이용된다.
또한, 테스트 소켓(4)은 픽 앤드 플레이스 디바이스(2)의 아래에 제공되며, 테스트될 제 1 칩(Cf)을 수신하는데 이용된다. 또한, 도면에 도시된 승강 회전 암(5)은 픽 앤드 플레이스 디바이스(2)에 인접하게 위치하며, 승강 회전 암(5)은 칩 배치 모듈(3)과 위치 센서(51)를 구비한다. 칩 배치 모듈(3)은 쿠션(32)과 칩 캐리어(33)를 구비하며, 쿠션(32)은 그 위에 제 2 칩(Cs)을 운반하기 위한 칩 캐리어(33)상에 제공된다.
본 실시 예에 있어서, 제 2 칩(Cs)은 결함없는 메모리 칩이며, 제 1 칩(Cf)은 테스트될 기능 칩이다. 또한, 쿠션(32)은 픽 앤드 플레이스 디바이스(2)와 칩 배치 모듈(3)간의 충돌을 버퍼링하는데 이용된다. 다른 한편, 위치 센서(51)는 승강 회전 암(5)의 동작 또는 배향 또는 칩 배치 모듈(3)의 실제 위치를 감지하는데 이용되며, 그에 의해 칩 배치 모듈(3)과의 위치 결정을 보조한다.
또한, 도면에 도시된 칩 셔틀(6)은 테스트될 또는 이미 테스트 완료된 제 1 칩(Cf)을 운반하는데 이용된다. 상세하게, 칩 셔틀(6)은 픽 앤드 플레이스 디바이스(2)와 테스트 소켓(4) 사이에 이동하도록 제어되고, 픽 앤드 플레이스 디바이스(2)는 제 1 칩(Cf)을 집어서 놓아주거나 테스트 소켓(4)에 의한 테스트를 실행할 목적으로 그로부터 멀어지게 이동시키거나, 테스트된 제 1 칩(Cf)을 하강시키거나, 테스트될 새로운 제 1 칩(Cf)을 탑재한다. 비록 도면에는 테스트될 제 1 칩(Cf) 또는 테스트된 제 1 칩(Cf)을 운반하는 단지 하나의 칩 셔틀(6)만이 도시되었지만, 셔틀의 개수는 제한되지 않는다. 예를 들어, 테스트될 제 1 칩(Cf) 또는 테스트된 제 1 칩(Cf)을 각각 운반하도록 2개의 셔틀이 채택되어, 운반 효율을 개선할 수 있다.
또한, 주 제어기(1)는 픽 앤드 플레이스 디바이스(2), 칩 배치 모듈(3), 테스트 소켓(4), 승강 회전 암(5), 위치 센서(51) 및 칩 셔틀(6)에 전기적으로 접속된다. 주 제어기(1)는 테스트될 제 1 칩(Cf)를 테스트 소켓(4)내로 탑재하거나 그 소켓(4) 밖으로 이동시키도록 픽 앤드 플레이스 디바이스(2)를 제어하는 역할을 하며, 승강 회전 암(5)은 칩 배치 모듈(3)을, 픽 앤드 플레이스 디바이스(2)와 테스트 소켓(4) 사이의 위치 또는 픽 앤드 플레이스 디바이스(2)에 인접한 위치로 이동시키고, 픽 앤드 플레이스 디바이스(2)는 테스트를 수행할 목적으로 테스트 소켓(4)상의 제 1 칩(Cf)에 다수의 콘택트 단말(31)을 전기적으로 접속시키기 위해 칩 배치 모듈(3)과 함께 하강한다. 본 실시 예의 경우, 단지 하나의 주 제어기(1)만이 도시된다. 그러나, 독립적으로 제어될 각 디바이스마다 별도의 독립적인 제어기가 이용될 수 있다.
도 4에는 본 발명의 바람직한 실시 예의 흐름도가 도시된다. 도시된 바와 같이, 픽 앤드 플레이스 디바이스(2)는 테스트될 제 1 칩(Cf)을 테스트 소켓(4)내로 탑재한다(즉, 도 4의 단계 S100). 이 단계에서, 테스트될 제 1 칩(Cf)을 운반하는 칩 셔틀(6)은 픽 앤드 플레이스 디바이스(2)와 테스트 소켓(4) 사이의 위치로 이동하며, 픽 앤드 플레이스 디바이스(2)는 도 2a에 도시된 바와 같이 칩 셔틀(6)로부터 테스트될 제 1 칩(Cf)을 흡입하며, 그 다음, 칩 셔틀(6)은 이주되고(move out), 픽 앤드 플레이스 디바이스(2)는 테스트 소켓(4)상에 제 1 칩(Cf)을 내려 놓는다.
픽 앤드 플레이스 디바이스(2)가 테스트될 제 1 칩(Cf)을 테스트 소켓(4)내로 탑재한 후, 픽 앤드 플레이스 디바이스(2)는 승강하고, 그 다음 단계 S105로 진행한다. 단계 S105에 있어서, 승강 회전 암(5)은 픽 앤드 플레이스 디바이스(2)와 테스트 소켓(4) 사이의 위치로 칩 배치 모듈(3)을 이동시킨다. 이 단계에서, 승강 회전 암(5)은 칩 배치 모듈(3)을 하강시키고, 칩 배치 모듈(3)을 픽 앤드 플레이스 디바이스(2)와 테스트 소켓(4) 사이의 위치로 스윙시키며, 그 다음, 승강 회전 암(5)은 도 2b에 도시된 바와 같이, 칩 배치 모듈(3)을 추가로 승강시켜 픽 앤드 플레이스 디바이스(2)의 하부 표면과 결합시킨다.
이 시점에서, 픽 앤드 플레이스 디바이스(2)의 흡입 헤드(21)가 제 2 칩(Cs)의 상부 표면을 흡입한다는 사실이, 칩 배치 모듈(3)이 픽 앤드 플레이스 디바이스(2)와 완벽하게 결합되는지의 여부를 판정하는데 이용될 수 있다. 상세하게, 칩 배치 모듈(3)이 픽 앤드 플레이스 디바이스(2)와 완벽하게 결합되지 않으면, 제 2 칩(Cs)의 상부 표면과 흡입 헤드(21)간에 갭이 남아 있어야 한다. 즉, 그들은 주변에 부압을 형성하도록 꼭 끼워맞춤 상태가 아니게 된다. 그러므로, 그러한 흡입 현상은 칩 배치 모듈(3)과 픽 앤드 플레이스 디바이스(2)간의 결합이 완전한지를 판정하는데 이용될 수 있다.
다음, 칩 배치 모듈(3)이 픽 앤드 플레이스 디바이스(2)와 정확하게 결합되면, 그것은 단계 S110으로 진행한다. 즉, 픽 앤드 플레이스 디바이스(2)와 칩 배치 모듈(3)은, 칩 배치 모듈(3)의 다수의 콘택트 단말(31)이 테스트 소켓(4)상의 제 1 칩(Cf)에 전기적으로 접촉된다는 취지로, 하강될 것이다. 즉, 픽 앤드 플레이스 디바이스(2)는 칩 배치 모듈(3)과 함께 하강하며, 그에 따라 칩 배치 모듈(3)의 다수의 콘택트 단말들(31)을 테스트를 실행하기 위한 테스트 소켓(4)상의 제 1 칩(Cf)과 전기적으로 접촉하게 된다. 유사하게, 테스트동안, 픽 앤드 플레이스 디바이스(2)와, 칩 배치 모듈(3)과 테스트 소켓(4)은 도 2c 및 도 3에 도시된 바와 같이, 항상 결합 상태로 유지된다.
테스트가 완료된 후, 그것은 단계 S115로 진행한다. 즉, 픽 앤드 플레이스 디바이스(2)는 칩 배치 모듈(3)과 함께 승강하며, 승강 회전 암(5)은 칩 배치 모듈(3)을 픽 앤드 플레이스 디바이스(2)의 일측면으로 이동시킨다. 이 단계에서, 픽 앤드 플레이스 디바이스(2)가 칩 배치 모듈(3)과 함께 승강되고 난 후에는, 흡입 헤드(21)가 부압을 유지하지 못하고 제 2 칩(Cs)을 놓아버린다. 그 다음, 승강 회전 암은 칩 배치 모듈(3)을 하강시키고 그것을 픽 앤드 플레이스 디바이스(2)의 일측면으로 회전시킨다.
마지막으로, 단계 S120에서, 픽 앤드 플레이스 디바이스(2)는 이미 테스트된 제 1 칩(Cf)을 테스트 소켓(4)으로부터 하역시키기 위해 하강한다. 이 단계에서, 먼저 픽 앤드 플레이스 디바이스(2)는 테스트된 제 1 칩(Cf)을 테스트 소켓(4)으로부터 집은 후, 승강하고, 그 다음 칩 셔틀(6)은 픽 앤드 플레이스 디바이스(2)와 테스트 소켓(4) 사이의 위치로 이동하며, 픽 앤드 플레이스 디바이스(2)는 칩 셔틀(6)상에 테스트될 제 1 칩(Cf)을 배치하는데, 그에 의해 전체 칩 테스트 프로세스가 달성된다.
설명의 편의를 위해, 상술한 실시 예는 단지 예시적이다. 본 발명의 청구된 범주는 이하의 청구범위에 기초해야 하며, 상술한 실시 예에 국한되지 않는다.

Claims (10)

  1. 패키지-온-패키지 반도체 디바이스(package-on-package semiconductor device)를 테스트하는 장치로서,
    픽 앤드 플레이스(pick and place) 디바이스 - 픽 앤드 플레이스 디바이스는 픽 앤드 플레이스의 하부 표면상에 흡입 헤드를 가짐 - ;
    픽 앤드 플레이스 디바이스의 아래에 배치되어, 제 1 칩을 수신하는 테스트 소켓(test socket);
    픽 앤드 플레이스 디바이스의 일측면 상에 배치된 승강 회전 암(arm);
    승강 회전 암상에 제공되는 칩 배치 모듈 - 칩 배치 모듈은 제 2 칩을 수신하는 칩 캐리어를 구비하며 칩 배치 모듈의 하부 표면은 다수의 콘택트 단말들을 구비하고, 제 2 칩은 다수의 콘택트 단말에 전기적으로 접속됨 - ;
    픽 앤드 플레이스 디바이스와, 테스트 소켓과, 승강 회전 암 및 칩 배치 모듈에 전기적으로 접속되어, 제 1 칩을 흡입하거나 놓아주어 제 1 칩을 테스트 소켓내로 탑재하거나 테스트 소켓 밖으로 하역하도록 픽 앤드 플레이스 디바이스의 흡입 헤드를 제어하고, 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치 또는 픽 앤드 플레이스 디바이스에 인접한 위치로 칩 배치 모듈을 이동시키도록 승강 회전 암을 제어하고, 다수의 콘택트 단말이 테스트 프로세스를 수행하기 위한 테스트 소켓상의 제 1 칩과 전기적으로 접촉되도록 하기 위해 칩 배치 모듈을 하강시키도록 픽 앤드 플레이스 디바이스를 제어하는 구성으로 된 주 제어기를 포함하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  2. 제 1 항에 있어서,
    주 제어기는 픽 앤드 플레이스 디바이스의 하부 표면과 결합시키기 위해 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 이동하도록 칩 배치 모듈을 제어하고, 제 2 칩을 흡입하도록 흡입 헤드를 제어하는 구성을 가지는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  3. 제 1 항에 있어서,
    승강 회전 암상에 제공되어 주 제어기와 전기적으로 접속되고, 칩 배치 모듈의 위치를 검출하는 위치 센서를 더 구비하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  4. 제 1 항에 있어서,
    제 1 칩을 운반하는 칩 셔틀을 더 구비하고, 상기 칩 셔틀은 주 제어기에 전기적으로 접속되고, 주 제어기는, 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 이동하거나 픽 앤드 플레이스 디바이스로부터 멀어지게 이동하도록 칩 셔틀을 제어하는 구성으로 된
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  5. 제 1 항에 있어서,
    칩 배치 모듈은 칩 캐리어상에 제공되는 쿠션을 구비하는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  6. 제 1 항에 있어서,
    픽 앤드 플레이스 디바이스는, 에어 댐퍼(air damper)를 더 구비하며, 흡입 헤드는 에어 댐퍼 아래에 제공되는
    패키지-온-패키지 반도체 디바이스 테스트 장치.
  7. 패키지-온-패키지 반도체 디바이스를 테스트하는 방법으로서,
    (A) 픽 앤드 플레이스 디바이스의 흡입 헤드에 의해 흡입되고, 픽 앤드 플레이스 디바이스에 의해 테스트 소켓내로 제 1 칩을 탑재하는 단계;
    (B) 승강 회전 암에 의해 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 칩 배치 모듈을 이동시키는 단계 - 칩 배치 모듈은 칩 캐리어를 구비하고, 칩 캐리어는 제 2 칩을 수신하고, 칩 배치 모듈의 하부 표면은 다수의 콘택트 단말들을 구비하며, 제 2 칩은 다수의 단말들과 전기적으로 접속됨 - ;
    (C) 다수의 콘택트 단말들이 테스트 프로세스를 실행하기 위한 테스트 소켓상의 제 1 칩과 전기적으로 접촉되도록 픽 앤드 플레이스 디바이스와 칩 배치 모듈을 하강시키는 단계;
    (D) 픽 앤드 플레이스 디바이스와 칩 배치 모듈을 승강시키고, 승강 회전 암에 의해 칩 배치 모듈을 픽 앤드 플레이스 디바이스의 일측면으로 이동시키는 단계; 및
    (E) 픽 앤드 플레이스 디바이스의 흡입 헤드에 의해 이미 테스트된 제 1 칩을 흡입하고, 픽 앤드 플레이스 디바이스에 의해 테스트 소켓의 밖으로 제 1 칩을 하역시키는 단계를 포함하는
    패키지-온-패키지 반도체 디바이스 테스트 방법.
  8. 제 7항에 있어서,
    픽 앤드 플레이스 디바이스의 하부 표면은 흡입 헤드를 구비하고, 단계 (B)에서, 칩 배치 모듈은 픽 앤드 플레이스 디바이스의 하부 표면과 결합하도록 픽 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 이동되며, 흡입 헤드는 제 2 칩을 흡입하는
    패키지-온-패키지 반도체 디바이스 테스트 방법.
  9. 제 8 항에 있어서,
    단계 (B)에서, 칩 배치 모듈은 승강 회전 암에 의해 칩 앤드 플레이스 디바이스와 테스트 소켓 사이의 위치로 이동하며, 칩 배치 모듈은 픽 앤드 플레이스 디바이스의 하부 표면과의 결합을 위해 승강되는
    패키지-온-패키지 반도체 디바이스 테스트 방법.
  10. 제 9 항에 있어서,
    단계 (D)에서, 픽 앤드 플레이스 디바이스와 칩 배치 모듈이 승강된 후, 칩 배치 모듈은 승강 회전 암에 의해 하강되며, 그에 따라 승강 회전 암에 의해 칩 배치 모듈은 픽 앤드 플레이스 디바이스로부터 분리되어, 픽 앤드 플레이스 디바이스의 일측면으로 이동하게 되는
    패키지-온-패키지 반도체 디바이스 테스트 방법.
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