KR101616153B1 - 땜납 레지스트층을 갖는 봉지된 광전 반도체 장치 및 그 제조 방법 - Google Patents

땜납 레지스트층을 갖는 봉지된 광전 반도체 장치 및 그 제조 방법 Download PDF

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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

적어도 하나의 도체 장치(2) 및 상기 도체 장치상에 고정되어 전기 전도적으로 연결된 반도체 소자(3)를 포함한 반도체 장치가 제공된다. 땜납 레지스트층(5) 및 봉지재는 도체 장치(2)상에 적층되고, 이 때 봉지재(6)는 반도체 소자(3)를 덮고 적어도 부분적으로 땜납 레지스트층(5)에 안착한다. 또한, 이에 상응하는 제조 방법이 제공된다.

Description

땜납 레지스트층을 갖는 봉지된 광전 반도체 장치 및 그 제조 방법{ENCAPSULATED OPTO-ELECTRONIC SEMICONDUCTOR ARRANGEMENT HAVING SOLDER STOP LAYER AND CORRESPONDING METHOD}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조를 위해 도체프레임, 소위 리드프레임이 사용되는 경우가 많다. 리드프레임은 금속 박판(sheet)형태의 반제품(semi-finished)으로 이루어지며, 상기 리드프레임에서 펀칭 또는 식각에 의해 서로 분리된 개별적인 도체 부분들이 부분적으로 예비 제조되며, 이러한 도체 부분들은 적어도 부분적으로 리드 프레임의 외부 영역과 연결되어 있다. 리드프레임, 도체프레임이란 개념은, 차후에 개별적인 도체 부분들이 펀칭, 식각 또는 톱질에 의해 프레임으로부터 개별화된다는 것을 나타낸다. 재료로서 일반적으로 구리 박판(sheet cooper)이 사용되며, 구리 박판은 신뢰할만한 땜납 접촉을 가능하게 하기 위해 예컨대 니켈층 및 금층을 구비한다.
공지된 반도체 장치의 제조 시, 적어도 하나의 반도체칩은 제공된 전기적 도체 부분과 기계적 및 전기적으로 결합된 경우가 많다. 이후, 칩 및 각 도체 부분의 적어도 일부분은 봉지재에 의해 봉지된다. 전기적 도체 부분은 적어도 부분적으로 봉지재로부터 삐져나와 예컨대 회로기판 또는 다른 성질의 접촉 장치에 배치된다. 이와 같은 배치 방식은 일반적으로 납땜 방법을 이용한다. 봉지재는 도체부분의 표면에 안착되되 그 점착력이 약한 경우가 많아서 틈이 발생하며, 이러한 틈에 의해 반도체 장치가 도체판 상에 납땜될 때 모세관력(capillary force)을 이용하여 유동물질과 땜납이 반도체 장치 안으로 삽입된다. 땜납 주석은 도체 프레임의 표면에 도달하고, 이 부분에서 손상될 수 있다. 봉지부의 내부에 배치된 본딩와이어에 원하지 않는 접촉이 발생하면, 이는 취성화(embrittlement)에 의한 손상을 야기할 수 있다. 이러한 위험은 특히 봉지재로서 실리콘이 사용될 때 발생한다.
본 발명의 과제는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것으로, 본 발명에 따르면 땜납 주석이 봉지재 안으로 삽입되는 경우를 신뢰할만하게 방지한다.
이러한 과제는 본 발명에 따른 독립항에 제공된 특징들에 의하여 해결되며, 개선된 실시예는 종속항에 기재된다. 도체 장치 상에 땜납 레지스트층(solder stop layer)을 제공하고, 땜납 레지스트층 상에 적어도 하나의 반도체 소자가 고정되어 전기 전도적으로 연결되며 봉지재가 상기 반도체 소자를 덮되 상기 땜납 레지스트층에서 상기 봉지재가 적어도 부분적으로 인접하도록 덮음으로써, 봉지재가 땜납 레지스트층에 인접한 영역에서 땜납 주석이 상기 봉지재에 삽입되는 것이 방지되는데, 이는 상기 땜납 레지스트층에 의해 남땜 주석이 억제되기 때문이다.
도체 장치의 내부에 함몰부가 제공됨으로써 평평하고 조밀하게 봉지된 반도체 장치가 제공될 수 있다.
땜납 레지스트층으로서 땜납 레지스트 래커가 제공되면, 봉지재와 도체 장치 사이의 점착력이 더욱 강해진다. 이후, 본 발명은 도면과 관련하여 실시예에 의거하여 설명된다.
반도체 장치의 적어도 일 실시예에 따르면, 도체 장치는 서로 대향된 상측 및 하측을 포함한다. 상측 및 하측은 각각 국부적으로 땜납 레지스트층에 의해 덮여있다. 즉, 땜납 레지스트층은 도체 장치의 두 주요측에서 연장된다. 바람직하게, 하나 이상의 반도체 소자는 상측에만 설치된다.
반도체 장치의 적어도 일 실시예에 따르면, 도체 장치는 다수 부분으로 구성된다. 예컨대, 도체 장치는 적어도 2개의 별도 부분들을 포함하고, 이러한 부분들은 도체 장치의 관련 물질에 의해 결합되어 있지 않다. 상기 부분들 사이의 기계적 결합은 예컨대, 특히 복사선 투과성인 봉지재에 의해 이루어지며, 봉지재는 반도체 소자 및 적어도 일부의 도체 장치를 덮는다. 바람직하게, 반도체 소자 자체에 의한 전기적 결합을 제외하면, 도체 장치의 부분들은 전기적으로 서로 절연되어 있다.
반도체 장치의 적어도 일 실시예에 따르면, 땜납 레지스트층은, 특히 도체 장치의 부분들 중 각 하나와 관련하여, 서로 이어져 결합된 단일의 층이다.
반도체 장치의 적어도 일 실시예에 따르면, 도체 장치는 연결면을 포함한다. 연결면은 반도체 소자의 설치 및 전기 접촉을 위해, 그리고 반도체 장치의 외부 전기적 접촉 및/또는 외부 기계적 접촉을 위해 제공된다. 바람직하게, 외부 접촉을 위한 연결면 및 반도체 소자의 접촉을 위한 연결면은 도체 장치의 대향된 측에 위치한다.
반도체 장치의 적어도 일 실시예에 따르면, 연결면 중 적어도 하나, 바람직하게 모든 연결면은 그 테두리가 땜납 레지스트층에 의해 완전히 둘러쳐진다. 바꾸어 말하면, 특히 도체 장치의 표면에서 각 연결면을 빙 둘러, 땜납 레지스트층의 물질로 이루어진 닫힌 경로가 존재한다. 닫힌 경로 또는 테두리부는 그 전체가 도체 장치의 주요측들 중 하나의 주요측에 위치할 수 있다. 마찬가지로, 닫힌 경로는 연결면의 둘레에 또는 연결면 중 하나의 둘레에, 그리고 도체 장치의 상측 및 하측에 연장되며, 즉 연결면은 전방측까지 달할 수 있다.
반도체 장치의 적어도 일 실시예에 따르면, 연결면은 도체 장치의 하측에서 봉지재에 의해 덮이지 않는다. 바꾸어 말하면, 연결면을 이루는 물질은 봉지재와 물리적 접촉을 하지 않는다. 바람직하게, 하측에서 연결면보다 뒤에는, 즉 연결면에 대해 수직인 방향에서는 봉지재의 물질이 배치되지 않는다.
그에 반해, 상측의 연결면은 완전히 봉지재에 의해 덮여 있을 수 있다.
반도체 장치의 적어도 일 실시예에 따르면, 땜납 레지스트층은 도체 장치의 전방측을 넘어 연장되며, 이 때 땜납 레지스트층은 횡단면에서 볼 때 국부적으로 U형으로 형성된다. 여기서, 전방측이란 상측과 하측을 연결하는 표면이다. 바꾸어 말하면, 전방측들은 부분적으로 또는 완전히 땜납 레지스트층에 의해 덮이거나, 땜납 레지스트층으로 코팅되어 있다.
또한, 반도체 장치의 제조 방법이 제공된다. 본 방법을 이용하면 특히, 언급한 실시예들 중 하나 이상과 관련하여 제공된 반도체 장치가 제조된다. 방법을 위한 특징은 반도체 장치를 위해서도 개시되며 그 반대의 경우에도 그러하다.
방법의 적어도 일 실시예에 따르면, 연결 영역은 적어도 하나의 금속층을 구비한다. 바람직하게, 상기 층은 땜납 레지스트층의 적층 이후에 적층된다. 금속층의 적층 이후에 땜납 레지스트층은 마스크로서 역할할 수 있다. 특히, 땜납 레지스트층은 전기 절연성이며, 금속층은 예컨대 갈바닉 적층되고, 이 때 땜납 레지스트층은 금속층의 적층 동안에 코팅되지 않은 채로 유지된다.
방법의 적어도 일 실시예에 따르면, 땜납 레지스트층은 구조화되어 도체 장치 상에 적층되고, 이어서 경화 및/또는 건조된다. 예컨대, 땜납 레지스트층은 분사, 인쇄, 스크린인쇄, 커튼코팅(curtain coating)을 이용하거나 롤러 코팅을 이용하여 적층된다.
방법의 적어도 일 실시예에 따르면, 땜납 레지스트층은 경화되거나 그리고/또는 건조된 이후 완전히 도체 장치 상에 잔류한다. 도체 장치 상에 완전히 잔류한다는 것은, 도체 장치의 영역들, 즉 예컨대 가령 톱질에 의해 도체 장치가 리드프레임 또는 도체프레임 결합물로부터 개별화되는 공정에서 마찬가지로 제거되는 영역들의 상부에 위치하는 상기 땜납 레지스트층의 부분들이 제거되는 경우를 배제하지 않는다.
도면에서 동일하거나 동일한 성질이거나 동일한 효과를 갖는 구성요소는 동일한 참조번호를 가진다. 도면 및 도면에 도시된 구성요소들 간의 크기비는 척도에 맞는 것으로 볼 수 없다. 오히려 일부 구성요소는 더 나은 표현 및/또는 더 나은 이해를 위해 과장되어 크게 도시되어 있을 수 있다.
도 1, 도 2, 도 4 내지 도 7은 본 명세서에 기술된 반도체 장치의 실시예의 개략도이다.
도 3 및 도 8은 리드프레임이다.
도 1은 반도체 장치(1)의 횡단면을 도시한다. 이 때, 도체 장치(2)가 제공되고, 도체 장치는 3개의 도체 부분들(2a, 2b, 2c)로 구성된다. 각각의 도체 부분들(2a, 2b, 2c)은 틈새(8)에 의해 분리되어 있다. 도체 부분(2b) 상에 반도체 소자(3)가 도체 장치(2)의 상측(20)의 연결 영역(9)에 고정되며 전기 전도적으로 연결되고, 예컨대 납땜을 이용한다. 상기 반도체 소자는 예컨대 발광다이오드이며, LED로도 알려져 있다. 발광다이오드(3)는 본딩와이어(4)를 경유하여 도체 부분(2a)과 전기 전도적으로 연결되어 있다. 도체 부분(2b, 2c)은 일체형으로 형성되어 있을 수 있다.
또한, 땜납 레지스트부(5)는 땜납 레지스트층으로서 도체 장치(2) 상에 적층되며, 봉지재(6)는 다이오드(3)를 본딩와이어(4)의 본딩 결합을 포함하여 봉지하고, 이 때 봉지재(6)는 상기 봉지재가 반도체 장치(1)의 테두리에서 땜납 레지스트 래커(5) 상에 안착하도록 도포된다. 이로써, 봉지재(6)의 유지력이 증가할 수 있다.
여기서 미도시된 회로기판 접촉부 상에 도체 장치(2)가 양호하게 납땜될 수 있으려면, 도체 장치(2)를 위한 시작 물질로서 사용된 구리 박판이 특히 차례로 니켈, 팔라듐 및 금으로 코팅된다. 마찬가지로, 은을 이용한 점형 코팅, 소위 Ag-스폿-도금도 가능하다.
특히, 투명하고 맑은 봉지부를 필요로 하는 반도체 소자(3)로서 발광다이오드가 사용되면, 봉지재(6)로서는 실리콘, 에폭시 또는 실리콘-에폭시-하이브리드 물질이 사용된다. 이러한 봉지재(6)가 도체 장치(2)에서 더욱 양호하게 유지되려면, 도 1에 도시된 바와 같은 봉지부는, 땜납 레지스트층(5)과 마찬가지로, 상측(20)부터 상기 반도체 소자(3)에 대향된 도체 장치(2)의 하측(25)까지 도체 장치(2)의 전방면(28)을 빙 둘러 안내된다. 그러나, 틈새(8)는 땜납 레지스트층(5)에 의해 완전히 덮여서, 봉지재(6)의 물질이 틈새(8) 안으로 들어가지는 않는다.
도 1에 도시된 바와 같이 땜납 레지스트층(5)이 반도체 소자(3)와 다른 방향을 향해있는 도체 장치(2)의 하측(25)에도 위치하므로, 봉지재(6)와의 점착력이 충분히 크게 얻어져서, 봉지재(6)의 테두리에서 상기 봉지재(6)와 도체 장치(2) 및/또는 땜납 레지스트층(5) 사이에는 어떠한 개구부도 형성되지 않는다. 땜납 레지스트층(5)에서 면 단위당 계산되는 봉지재(6)의 부착력은 도체 장치(2)에 직접 접하는 봉지재(6)의 부착력에 비해 바람직하게는 적어도 1.5배만큼, 특히 적어도 2배만큼 증가한다.
도 1의 경우와 같이 봉지된 도체 장치(2)가 회로 기판 연결부와 납땜될 수 있으려면, 도체 장치(3)는 상기 도체 장치(3)의 주 연장 방향에 대해 수직인 방향으로, 하측(25)에서 봉지재(6)보다 돌출한 연결면(9)을 포함한다. 이러한 연결면(9)은 냉간 성형에 의해 생성됨으로써, 연결면(9)에 대향된 함몰부(7)는 도체 장치(2)의 상측(20)에 생성된다. 이러한 구조 형성 방식은 식각을 이용할 수 있다. 도 1에 도시된 바와 다르게, 마찬가지로, 봉지재(6) 및 연결면(9)은 도체 장치(3)의 주 연장 방향에 대해 수직인 방향 및/또는 횡 방향으로 평활하게 또는 상호 간 맞닿아 이어질 수 있다.
도 2에는 반도체 장치(1)가 평면 도체 장치(2)를 포함하는 다른 실시예가 도시되어 있다. 이러한 실시예에서, 봉지재(6)는 일측에만 도포되어 있어서, 상측(20)의 일부만 봉지재(6)에 의해 덮여있고, 따라서 하측(25)은 봉지재(6)를 포함하지 않거나, 실질적으로 포함하지 않는다. 예컨대, 하측(25)은 봉지재(6) 및/또는 땜납 레지스트층(5)에 의해 25% 미만 또는 10% 미만만큼 덮여 있다.
도체 장치(2)의 일부는 횡 방향으로 도체 장치(2)의 테두리에서 봉지재(6)보다 돌출하여 연결면(9)을 형성한다. 봉지재(6)는 도시된 실시예에서 개구부(12) 안으로 삽입되어, 봉지재(6)가 도체 장치(2)에 계류된다. 봉지재(6)는 틈새(8) 및/또는 도체 부분(2a, 2b)에 각각 형성되어 있는 개구부(12)를 완전히 관통하고, 하측(25)의 일부를 덮을 수 있다.
도 3에는 도체 프레임 결합물(10)이 도시되어 있으며, 이 때 도체 장치(2)는 예컨대 펀칭 또는 톱질에 의해 분리선(11)을 따라 상기 도체 프레임 결합물로부터 분리되어 있다. 도 1에 도시된 바와 같은 장치의 횡단면은 절단선 A/A를 따른 결과이며, 이 때 도 3에는 반도체 소자 및 봉지재 없이 도체 프레임 결합물(10)만 도시되어 있다. 분리선(11)을 따라가다보면, 도체 부분(2a, 2b)이 분리선을 따라 가령 펀칭되어 나옴(punching out)으로써 틈새(8)에 의해 서로 절연되어 있음을 확인하게 된다. 그러나, 영역들(2c, 3b)은 상기 펀칭되어 나오는 과정에 의해 일부 부분들을 경유하여 상호간에 결합되어 있다.
이제, 예컨대 도 1 및 도 2에 도시된 반도체 장치(1)를 제조하는 방법이 기술된다. 도 3의 도면에 도시된 바와 같은 도체프레임(2)이 제공된다. 이 때, 우선 박판 물질로부터 상기 도시된 틈새(8) 및 개구부(12)가 펀칭되거나 식각되어 나온다. 박판 물질은 구리를 포함하거나 구리로 구성되고, 바람직하게 니켈, 팔라듐 및 금으로 코팅된다. 이러한 코팅은 도체 프레임 결합물(10)의 형성 이전 또는 이후에 실시될 수 있다. 또한, 도 1에 따른 영역들(7, 9)은 냉간 성형 또는 식각을 이용하여 형성된다.
이후, 땜납 레지스트 래커는 해칭된 영역에서 도포되어 땜납 레지스트층(5)이 형성된다. 또는, 땜납 레지스트층(5)은 도체 프레임 결합물(10)의 코팅 이전에 형성될 수 있다. 이 경우, 땜납 레지스트층(5)의 물질이 도체 프레임 결합물(10)의 물질, 예컨대 구리와 직접 접촉한다. 구리에 땜납 레지스트층(5)의 부착은 코팅물, 특히 금에 부착되는 경우보다 크다. 특히, 도체 프레임 결합물(10)이 언더컷 부분을 포함하면, 땜납 레지스트층(5)은 도체 프레임 결합물(10)의 양 측에서 예컨대 2측 스크린 인쇄 방법을 이용하여 적층된다.
이후, 반도체 소자(3)는 도체 부분(2b)에서 함몰부(7)에 고정되며 부분(2b)과 전기 전도적으로 연결된다. 이 경우, 도체 부분(2a)에서 반도체 소자(3)와 함몰부(7)간에 본딩와이어(4)를 이용한 본딩 결합이 형성된다. 마지막으로, 봉지재(6)가 도포된다. 이후에, 분리선(11)을 따르는 분리공정, 톱질, 식각 또는 절단에 의해 반도체 장치(1)가 도 3에 도시된 도체 프레임 결합물(10)로부터 분리되어 나오며, 도체 부분(2a, 2c)은 봉지재(6)에 의해 붙어있으므로 떨어지지 않는다.
도 1에 도시된 반도체 장치(1)가 연결면(9)과 함께 미도시된 회로 기판 상에 안착 및 납땜되면, 땜납 레지스트 래커(5)는 땜납 주석이 봉지재 하부, 특히 봉지재(6)와 도체 프레임(2) 사이에 삽입되는 것을 방지한다. 이러한 삽입은 땜납 레지스트층(5)이 없는 경우에 모세관력에 의해 심화될 수 있다.
봉지재(6)가 맑고 투명한 경우에, 땜납 레지스트 래커를 위한 특정한 색의 선택이 반도체 장치(1)의 컬러 형성을 위해 정해져 있으면, 땜납 레지스트 래커의 사용 시 유리한 결과가 얻어진다. 검은색 땜납 레지스트층(5)에 의해 예컨대 반도체 장치(1)로부터 방출된 복사선의 콘트라스트를 높일 수 있다. 백색 땜납 레지스트층(5)을 이용하면 봉지재(6)로부터의 복사선 아웃커플링 효율이 향상될 수 있다. 또한, 땜납 레지스트층(5)은 투명하거나 분산 산란 특성을 가지며 형성될 수 있다.
도 4에 도시된 장치는 도 2에 따른 실시예의 다른 형성 방식이다. 여기서도 반도체 소자(3)는 도체 부분(2b) 상에 배치되고, 본딩와이어(4)를 경유하여 도체 부분(2a)과 전기 전도적으로 연결된다. 상기 부분(2c)과 함께, 도체 장치(2)를 형성하는 3개의 부분은 봉지재(6)에 의해 거의 완전히 둘러싸여 있다. 도 4에 도시된 바와 같은 연결면(9)만 노출되어 있다. 선택적으로, 도체 장치(2)를 횡 방향에서 한정하는 전방면(28)은 봉지재(6)를 포함하지 않을 수 있고, 예컨대 개별화 공정에 의해 조건적으로 그러할 수 있다.
여기서도 바람직하게는 도체 장치(2)의 모든 면, 즉 반도체 소자(3)의 접촉을 위해 또는 외부 접촉을 위해 필요하지 않은 면에는 땜납 레지스트층(5)이 적층되고, 상기 땜납 레지스트층은 봉지재(6)가 도체 장치(2)에 양호하게 부착되도록 하는 역할이며, 땜납 물질이 봉지재(6)와 도체 장치(2) 사이에 삽입되는 것을 방지한다. 선택적으로, 도 4에 도시된 바와 다르게, 횡 방향으로 외부에 위치하는 전방측(28)은 땜납 레지스트층(5)에 의해 덮여있지 않을 수 있다.
도 5에는 다른 실시예가 도시되어 있다. 상기 실시예에서, 도체 장치(2)는 캐리어(13)를 포함하고 양측에 연결면(9, 15)을 포함한다. 내부 연결면(15)은 반도체 소자(3), 여기서는 예컨대 LED를 위한 접촉 패드를 제공하고, 본딩 패드도 제공하며, 상기 본딩 패드상에는 반도체 소자(3)로부터 오는 본딩와이어(4)가 고정되어 있다. 관통 결합(14)에 의해 내부 연결면(15)은 연결면(9)과 전기 전도적으로 연결되어 있다.
기본적으로, 상기 실시예에서 플라스틱 물질로 구성된 캐리어(13)는 전방측(28)에서, 연결면(9)의 납땜 시 땜납 물질이 삐져나오는 것을 방지한다는 점을 고려할 수 있다. 상기 실시예에 따른 기술된 도체 장치(2)는 개별화 시 톱질된다. 톱질 시, 연결면(9 및/또는 15)의 도전 물질은 전방면(28)에 도달할 수 있고, 이는 다시 땜납 물질이 봉지재(6)까지 도달하는 위험을 야기할 수 있다. 따라서, 상기 실시예에서는, 도시된 바와 같이 땜납 레지스트층이 특히 도체 장치의 전방면(28) 상부에 적층되는 것이 유리하다. 또한, 상기 실시예에서 땜납 레지스트층(5)은 내부 연결면(15)에 봉지재(6)가 더욱 양호하게 유지되도록 하는 역할이다.
이러한 실시예를 완성할 때, 도 1의 실시예와 관련하여 기술된 바와 유사한 제조 방법이 사용된다. 도 6c에서는 반도체 장치의 다른 실시예에 대한 개략적 평면도, 도 6d에서는 개략적 배면도가 각각 사시도로 도시되어 있다. 도 6a 및 도 6b에는 기초적 리드프레임 또는 기초적 도체 프레임 결합물(10)의 평면도 및 배면도가 사시도로 도시되어 있다.
도 6에는 봉지재와 마찬가지로 도체 장치(2)의 개별 부분들이 미도시되었다. 도체 장치(2)의 각각의 상측(20)에는 2개의 연결면(9)이 위치하고, 하측(25)에는 각각 3개의 연결면(9)이 위치한다. 각 연결면(9)은 땜납 레지스트층(5)에 의해 완전히 에둘러있다. 상측(20)에서는, 공통의 제1연결면(9) 상에 반도체 소자(3)뿐만 아니라 보호 소자(17)가 설치되며, 상기 보호 소자는 정전기 방전에 의한 손상을 방지한다. 보호 소자(17)도 마찬가지로 발광다이오드일 수 있다.
상측(20)의 제2연결면(9)을 이용하여, 본딩와이어(4)를 거쳐 반도체 소자(3) 또는 보호 소자(17) 쪽으로의 전기적 결합이 이루어진다. 본딩와이어(4)는 예컨대 마찰 용접 방법에 의해 고정된다. 연결면(9)이 땜납 레지스트층(5)으로 둘러싸임으로써 본딩와이어(4)는 지속적으로, 미도시된 땜납 주석과의 물리적 접촉으로부터 보호된다. 상기 땜납 주석을 이용하여 반도체 장치(1)는 하측(25)을 경유하여 가령 미도시된 도체판에 고정되어 있다. 이로써, 본딩와이어(4)의 취성화 또는 파괴가 방지될 수 있다.
도 7의 단면도를 참조하면 반도체 장치(1)의 다른 실시예에서, 도체 부분(2b, 2c)은 여러겹의 봉지재(6a, 6b, 6c)를 경유하여 도체 부분(2a)과 기계적으로 결합되어 있다. 봉지재(6a, 6b, 6c)는 예컨대 실리콘계이거나 실리콘을 포함하며, 특히 확산 수단, 파장 변환을 위한 변환 수단, 필터 수단, 열 전도도 증가 수단, 또는 열 팽창 계수 정합을 위한 수단 및/또는 경화 수단의 형태로 하나 이상의 첨가물을 포함한다. 예컨대, 반도체 소자(3)를 직접적으로 에워싸며 포위하는 봉지재(6a)에는 변환수단이 첨가되고, 연속형 봉지재(6b)에는 자외 복사선의 흡수 또는 반사를 위한 수단이 첨가되며, 층형의 봉지재(6c)에는 가령 긁힘 방지 향상을 위한 경화 수단이 첨가된다. 마찬가지로, 봉지재(6a, 6b, 6c)는 서로 상이한 물질계일 수 있다. 봉지재(6a)는 래터럴 방향에서 실질적으로 연결면(9)에 한정되며, 봉지재(6b, 6c)는 전체 상측(20)을 덮는다.
도 8a에는 리드프레임의 다른 실시예의 평면도가, 도 8b에는 배면도가 도시되어 있다. 상측(20)에는 복수 개의 연결면(9b)이 형성되고, 이 때 각각 상측의 연결면(9b) 중 복수 개는 그에 대응되는, 하측(25)의 단일 연결면(9b)으로 통합되어 있다. 특히, 예컨대 미도시된 도체판상에 실장 방향을 표시하기 위해, 하측(25)의 연결면(9a)은, 상기 연결면(9a) 안으로 땜납 레지스트층(5)이 만입(95)된 형태로 예컨대 컬러 형상의 표시를 포함하며, 이는 도 6d를 참조한다. 분리선(11)은, 각각, 리드프레임을 관통하는 복수 개의 관통홀 또는 개구부들을 횡단한다.
본 발명은 실시예에 의거한 설명에 의하여 상기 실시예에 한정되지 않는다. 오히려, 본 발명은 각각의 새로운 특징 및 특징들의 각 조합을 포함하고, 이러한 점은 특히, 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허청구범위 또는 실시예에 제공되지 않더라도, 특허청구범위에서의 특징들의 각 조합을 포괄한다.
본원 은 독일 특허출원 10 2009 008738.9를 기초로 우선권을 주장하며, 그 공개 내용은 참조로 포함된다.

Claims (15)

  1. 반도체 장치(1)에 있어서,
    상측(20) 및 상기 상측(20)에 대향된 하측(25)을 구비하는, 금속의 박판형 반제품(semi-finished product)으로 제조된 적어도 하나의 도체 장치(2) ― 상기 도체 장치(2)는 서로 전기 절연된 적어도 2개의 부분들(2a, 2b, 2c)을 각각 포함함 ― ;
    상기 상측(20) 및 상기 하측(25)을 각각 부분적으로 덮는 적어도 하나의 땜납 레지스트층(5) ― 상기 상측(20) 및 상기 하측(25)에서 상기 땜납 레지스트층(5)에 의해 덮이지 않는 적어도 일부 영역들은 전기적 연결면들(9)을 형성함 ― ;
    상기 도체 장치(2)의 상측(20)에서 상기 연결면들(9) 중 적어도 하나의 연결면에 고정되어 전기 전도적으로 연결되는 광전 반도체 소자(3) ― 상기 반도체 소자(3)는 상기 부분들 중 하나(2b)에 설치되며, 전기 전도성 결합 부재(4)를 통해 상기 부분들 중 적어도 다른 하나(2a, 2c)에 전기 전도적으로 연결됨 ― ; 및
    적어도 상기 도체 장치(2)의 상측(20)에 적층되되, 상기 반도체 소자(3)를 덮고 적어도 부분적으로 상기 땜납 레지스트층(5)에 접하는 복사선 투과성 봉지재(6)
    를 포함하고,
    상기 부분들(2a, 2b, 2c)은 상기 봉지재(6)를 통해 기계적으로 상호 결합되고, 상기 연결면들(9)은 각각 상기 땜납 레지스트층(5)에 의해 그 테두리가 완전히 에워싸여지며, 상기 땜납 레지스트층(5)은 적어도 국부적으로 U자형 횡단면으로 형성되어, 상기 땜납 레지스트층(5)이 상기 도체 장치(2)의 전방측들(28)을 넘어 연장되고, 연속된 층으로서 상기 상측(20)으로부터 상기 하측(25)까지 연장되는 것을 특징으로 하는 반도체 장치(1).
  2. 제 1항에 있어서,
    상기 도체 장치(2)는 상기 반도체 소자(3)가 고정되는 적어도 하나의 함몰부(7)를 포함하는 것을 특징으로 하는 반도체 장치(1).
  3. 제 1항에 있어서,
    상기 하측(25)의 연결면들(9)은 상기 봉지재(6)에 의해 덮이지 않는 것을 특징으로 하는 반도체 장치(1).
  4. 제 1항에 있어서,
    상기 도체 장치(2)의 표면에서 각각의 상기 연결면(9) 둘레로, 상기 땜납 레지스트층(5)의 물질로 이루어진 닫힌 경로가 존재하며, 상기 닫힌 경로 각각은 전체가 상기 도체 장치(2)의 상기 상측(20)에 또는 상기 하측(25)에 위치하는 것을 특징으로 하는 반도체 장치(1).
  5. 제 4항에 있어서,
    상기 적어도 2개의 부분들(2a, 2b, 2c)은 틈새(8)에 의해 서로 분리되는 것을 특징으로 하는 반도체 장치(1).
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 하측(25)의 10% 미만이 상기 봉지재(6) 및 상기 땜납 레지스트층(5)에 의해 덮이는 것을 특징으로 하는 반도체 장치(1).
  7. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 금속의 박판형 반제품은 신뢰성 있는 땜납 접촉을 가능하게 하기 위하여 니켈 및 금 층이 제공되어 있는 구리 박판인 것을 특징으로 하는 반도체 장치(1).
  8. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 땜납 레지스트층(5)은 땜납 레지스트 래커로 구성되는 것을 특징으로 하는 반도체 장치(1).
  9. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 상측(20)뿐만 아니라 상기 하측(25)에서도 상기 연결면들(9) 중 적어도 2개를 포함하는 것을 특징으로 하는 반도체 장치(1).
  10. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 결합 부재(4)는 본딩와이어(4)인 것을 특징으로 하는 반도체 장치(1).
  11. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 적어도 하나의 반도체 소자(3)는 발광다이오드, 레이저다이오드 또는 포토다이오드인 것을 특징으로 하는 반도체 장치(1).
  12. 제 1항에 따른 반도체 장치(1)를 제조하는 방법에 있어서,
    상측(20) 및 상기 상측에 대향된 하측(25)을 구비한 도체 장치(2)를 제공하는 단계;
    상기 도체 장치(2)의 상기 상측(20) 및 상기 하측(25)에 적어도 하나의 땜납 레지스트층(5)을 적어도 부분적으로 적층하되, 상기 상측(20) 및 상기 하측(25)에서 상기 땜납 레지스트층(5)에 의해 덮이지 않은 적어도 일부 영역들은 전기적 연결면들(9)을 형성하는 단계;
    상기 도체 장치(2)의 상측(20)에서 상기 연결면들(9) 중 하나에 광전 반도체 소자(3)를 배치하고, 상기 도체 장치(2)와 전기 전도적으로 연결하는 단계; 및
    상기 도체 장치(2) 상에서 봉지재(6)를 이용하여 상기 반도체 소자(3)를 봉지하되, 상기 봉지재(6)가 적어도 부분적으로 상기 땜납 레지스트층(5)과 기계적으로 접촉하도록 봉지하는 단계
    를 포함하고,
    상기 연결면들(9)은 각각 상기 땜납 레지스트층(5)에 의해 그 테두리가 완전히 에워싸지는 것을 특징으로 하는 반도체 장치(1)를 제조하는 방법.
  13. 제 12항에 있어서,
    상기 도체 장치(2)는 금속 박판 반제품의 일부로 제공되고, 상기 땜납 레지스트층(5)은 상기 도체 장치(2)가 상기 반제품으로부터 분리되기 전에 적층되는 것을 특징으로 하는 반도체 장치(1)를 제조하는 방법.
  14. 제 12항 또는 제 13항에 있어서,
    상기 땜납 레지스트층(5)의 적층 이후에 상기 연결면들(9)은 각각 적어도 하나의 금속층(16)을 구비하고, 상기 땜납 레지스트층(5)에 의해 덮인 상측(20) 및 상기 하측(25)의 영역들은 상기 금속층(16)으로 덮이지 않은 채 유지되는 것을 특징으로 하는 반도체 장치(1)를 제조하는 방법.
  15. 제 12항 또는 제 13항에 있어서,
    상기 땜납 레지스트층(5)은 구조화되어 적층되고, 후속하여 경화 및/또는 건조되고, 상기 경화 또는 건조 이후에 상기 땜납 레지스트층(5)은 상기 도체 장치(2)의 상측(20) 및 상기 하측(25)에 온전히 잔류하는 것을 특징으로 하는 반도체 장치(1)를 제조하는 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010026344A1 (de) * 2010-07-07 2012-01-12 Osram Opto Semiconductors Gmbh Leuchtdiode
DE102010027313A1 (de) * 2010-07-16 2012-01-19 Osram Opto Semiconductors Gmbh Trägervorrichtung für einen Halbleiterchip, elektronisches Bauelement mit einer Trägervorrichtung und optoelektronisches Bauelement mit einer Trägervorrichtung
JP5652175B2 (ja) * 2010-12-08 2015-01-14 日亜化学工業株式会社 発光装置及びその製造方法
JP5817297B2 (ja) * 2011-06-03 2015-11-18 東芝ライテック株式会社 発光装置及び照明装置
US9397274B2 (en) * 2011-08-24 2016-07-19 Lg Innotek Co., Ltd. Light emitting device package
KR101849712B1 (ko) * 2011-09-02 2018-04-17 엘지이노텍 주식회사 발광소자 패키지, 백라이트 유닛 및 영상표시장치
TWI479622B (zh) * 2011-11-15 2015-04-01 Xintec Inc 晶片封裝體及其形成方法
US20130307013A1 (en) * 2012-05-15 2013-11-21 Avago Technlogies Ecbu Ip (Singapore) Pte. Ltd. Light emitting device with dark layer
JP2015115432A (ja) * 2013-12-11 2015-06-22 ローム株式会社 半導体装置
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
JP2017157593A (ja) * 2016-02-29 2017-09-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 発光ダイオード、発光ダイオードの製造方法、発光ダイオード表示装置及び発光ダイオード表示装置の製造方法
DE102016124373A1 (de) * 2016-12-14 2018-06-14 Osram Opto Semiconductors Gmbh Strahlungsemittierende Vorrichtung, Pixelmodul, und Verfahren zur Herstellung einer strahlungsemittierenden Vorrichtung
DE102017105235B4 (de) 2017-03-13 2022-06-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelement mit Verstärkungsschicht und Verfahren zur Herstellung eines Bauelements
JP7004397B2 (ja) * 2017-06-09 2022-01-21 ローム株式会社 光学装置
DE102018128109A1 (de) * 2018-11-09 2020-05-14 Infineon Technologies Ag Ein clip mit einem diebefestigungsabschnitt, der konfiguriert ist, um das entfernen von hohlräumen beim löten zu fördern
US10923436B2 (en) * 2019-03-25 2021-02-16 Qualcomm Incorporated Techniques for thermal matching of integrated circuits
IT201900009501A1 (it) * 2019-06-19 2020-12-19 St Microelectronics Srl Procedimento di die attachment per dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
CN116435201B (zh) * 2023-06-12 2023-09-12 四川遂宁市利普芯微电子有限公司 一种塑封封装方法以及器件封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110058A (ja) 2001-10-01 2003-04-11 Dainippon Printing Co Ltd 半導体パッケージ及びその製造方法体装置用回路部材
WO2003034508A1 (en) 2001-10-12 2003-04-24 Nichia Corporation Light emitting device and method for manufacture thereof
JP2008282917A (ja) 2007-05-09 2008-11-20 C I Kasei Co Ltd 発光装置および発光装置を作製する基板用リードフレーム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531382B2 (ja) 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
JP3115807B2 (ja) 1995-08-25 2000-12-11 株式会社三井ハイテック 半導体装置
US5973337A (en) 1997-08-25 1999-10-26 Motorola, Inc. Ball grid device with optically transmissive coating
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
EP1059667A3 (en) * 1999-06-09 2007-07-04 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP2001094026A (ja) 1999-09-22 2001-04-06 Toshiba Corp リードフレーム及びその製造方法
EP1153792A1 (de) 2000-05-09 2001-11-14 SIDLER GMBH & CO Leuchtenanordnung mit mehreren LED's
JP2002026198A (ja) 2000-07-04 2002-01-25 Nec Corp 半導体装置及びその製造方法
TW473951B (en) * 2001-01-17 2002-01-21 Siliconware Precision Industries Co Ltd Non-leaded quad flat image sensor package
US6649832B1 (en) * 2001-08-31 2003-11-18 Cypress Semiconductor Corporation Apparatus and method for coupling with components in a surface mount package
EP1357595A1 (en) 2002-04-22 2003-10-29 Scientek Corporation Ball grid array semiconductor package with resin coated core
EP1676471B1 (en) 2003-10-15 2011-06-01 Chimei InnoLux Corporation Electronic device and method of manufacturing thereof
KR100723618B1 (ko) 2004-09-16 2007-06-04 히다찌 에이아이시 가부시키가이샤 Ｌｅｄ 반사판과 ｌｅｄ 장치
KR100674871B1 (ko) * 2005-06-01 2007-01-30 삼성전기주식회사 측면 발광형 엘이디 패키지 및 그 제조 방법
TW200707768A (en) * 2005-08-15 2007-02-16 Silicon Touch Tech Inc Sensing apparatus capable of easily selecting the light-sensing curve
JP4049186B2 (ja) * 2006-01-26 2008-02-20 ソニー株式会社 光源装置
JP5232369B2 (ja) * 2006-02-03 2013-07-10 日立化成株式会社 光半導体素子搭載用パッケージ基板の製造方法およびこれを用いた光半導体装置の製造方法
JP2007324205A (ja) * 2006-05-30 2007-12-13 Toyoda Gosei Co Ltd 発光装置
JP2008140646A (ja) * 2006-12-01 2008-06-19 Sony Corp バックライト装置及び液晶表示装置
JP5089212B2 (ja) * 2007-03-23 2012-12-05 シャープ株式会社 発光装置およびそれを用いたｌｅｄランプ、発光装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110058A (ja) 2001-10-01 2003-04-11 Dainippon Printing Co Ltd 半導体パッケージ及びその製造方法体装置用回路部材
WO2003034508A1 (en) 2001-10-12 2003-04-24 Nichia Corporation Light emitting device and method for manufacture thereof
JP2008282917A (ja) 2007-05-09 2008-11-20 C I Kasei Co Ltd 発光装置および発光装置を作製する基板用リードフレーム

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