JP5385411B2 - 半導体構造および半導体構造の製造方法 - Google Patents

半導体構造および半導体構造の製造方法 Download PDF

Info

Publication number
JP5385411B2
JP5385411B2 JP2011549511A JP2011549511A JP5385411B2 JP 5385411 B2 JP5385411 B2 JP 5385411B2 JP 2011549511 A JP2011549511 A JP 2011549511A JP 2011549511 A JP2011549511 A JP 2011549511A JP 5385411 B2 JP5385411 B2 JP 5385411B2
Authority
JP
Japan
Prior art keywords
solder resist
resist layer
lead
lead structure
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011549511A
Other languages
English (en)
Other versions
JP2012517709A (ja
JP2012517709A5 (ja
Inventor
ミハエル ツィッツルスペルガー
マティアス シュぺルル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2012517709A publication Critical patent/JP2012517709A/ja
Publication of JP2012517709A5 publication Critical patent/JP2012517709A5/ja
Application granted granted Critical
Publication of JP5385411B2 publication Critical patent/JP5385411B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Led Device Packages (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体構造（semiconductor arrangement）と、半導体構造の製造方法とに関する。
半導体構造の製造では、しばしばリードフレームが使用される。リードフレームは、金属薄板の半製品からなり、個別のリード部分の一部が打ち抜きまたはエッチングによってあらかじめ作製され、これらのリード部分の少なくとも一部がリードフレームの外側領域に結合されている。したがって、リードフレームという用語が使用される理由は、個々のリード部分が、後から打ち抜き、エッチング、またはソーイングによってフレームから切り離されるためである。材料としては一般的に銅板が使用され、はんだとの信頼性の高い接触を可能にするため、例えばニッケルおよび金の層が設けられる。
公知の半導体構造を製造するとき、少なくとも１個の半導体チップを、用意された電気リード部分に機械的かつ電気的に接続することが多い。次に、チップと、各リード部分の少なくとも一部とを、封止材によって封止する。この場合、電気リード部分は、例えばこれらを回路基板上に配置する目的で、または何らかの別のタイプのコンタクト構造のため、少なくとも一部分が封止材から突き出している。一般的には、このような配置は、はんだ付け工程を使用して行う。封止材は、多くの場合、わずかな密着力のみによってリード部分の表面に延在しているため、隙間が生じる。半導体構造をプリント基板にはんだ付けするときに、フラックスおよびはんだが、毛細管力によってこの隙間を通じて半導体構造の中に入り込む。錫−鉛はんだがリードフレームの表面に付着し、これによってリードフレームが損傷することがある。封止部の内側に配置されているボンディングワイヤとの望ましくない接触が生じると、脆化による損傷につながることがある。この危険性は、特に、封止材としてシリコーンが使用されるときに生じる。
本発明の目的は、錫−鉛はんだが封止部の中に浸入する可能性が、高い信頼性で防止される、半導体構造の製造方法および半導体構造を提供することである。
この目的は、本発明によると、独立請求項に示した方策によって達成され、さらなる有利な構造形態は、従属請求項に示してある。少なくとも１個の半導体素子が上に実装されて導電接続されるリード構造の上にソルダーレジスト層を設け、封止材が、ソルダーレジスト層の少なくとも一部分の上に延在するように半導体素子を覆うことによって、封止材がソルダーレジスト層の上に延在している領域に錫−鉛はんだが入ることが防止され、なぜなら、封止材がソルダーレジスト層によって保持されるためである。
リード構造に凹部（well）を設けることによって、密着的に封止された平面状の半導体構造を製造することが可能になる。
ソルダーレジスト層としてソルダーレジストラッカー（solder resist lacquer）を塗布する場合、封止材とリード構造との間のより強い密着が達成される。以下では、本発明について、例示的な実施形態に関連して図面を参照しながら説明する。
本半導体構造の少なくとも一実施形態によると、リード構造は、相互に対向する上面および下面を備えている。上面および下面それぞれは、部分的にソルダーレジスト層によって覆われている。したがって、ソルダーレジスト層は、リード構造の両方の主面の上に延在している。１個または複数の半導体素子は、上面のみに実装されていることが好ましい。
本半導体構造の少なくとも一実施形態によると、リード構造は、複数の部分からなる構造である。例えば、リード構造は、その連続する材料によって結合されていない少なくとも２個の個別の部分を備えている。これらの部分は、例えば特に放射透過性の封止材によって機械的に結合されており、封止材は、半導体素子と、リード構造の少なくとも一部分とを覆っている。リード構造のこれらの部分は、半導体素子自体を介しての電気接続を除いて、互いに電気的に絶縁されていることが好ましい。
本半導体構造の少なくとも一実施形態によると、ソルダーレジスト層は、特に、リード構造の各部分に対して、連続的に結合されている単一の層である。
本半導体構造の少なくとも一実施形態によると、リード構造はランドを備えている。これらのランドは、半導体素子の実装および電気的接続と、半導体構造の外部との電気的接続もしくは機械的結合またはその両方とを目的として設けられている。外部との接続のためのランドと半導体素子を接続するためのランドは、リード構造の互いに対向する面にそれぞれ位置していることが好ましい。
本半導体構造の少なくとも一実施形態によると、少なくとも１個のランド、好ましくはすべてのランドは、周囲がソルダーレジスト層によって囲まれている。言い換えれば、リード構造の表面上、特に、ランドそれぞれの周囲に、ソルダーレジスト層の材料の連続的な経路（continuous path）が存在する。この連続的な経路または境界は、その全体がリード構造の一方の主面上に位置していることができる。また、連続的な経路が、リード構造の上面および下面の両方において１個または複数のランドの周囲に延在していることも可能であり、したがって、ランドが端面まで延在していることもできる。
本半導体構造の少なくとも一実施形態によると、リード構造の下面におけるランドは、封止材によって覆われていない。言い換えれば、これらのランドを形成している材料は、封止材に物理的に接触していない。下面におけるランドの下流、ランドに垂直な方向には、封止材料が配置されていないことが好ましい。これに対して、上面におけるランドは、封止材によって完全に覆われていることができる。
本半導体構造の少なくとも一実施形態によると、ソルダーレジスト層は、リード構造の端面を超えており、断面視において、部分的にＵ字状の構造である。端面とは、リード構造の面のうち上面と下面とを結合している面である。言い換えれば、端面は、部分的に、または完全に、ソルダーレジスト層によって覆われている、またはソルダーレジスト層によって被覆されている。
さらには、半導体構造の製造方法を提供する。この方法は、特に、記載した実施形態の１つまたは複数に関連して示した半導体構造を製造するために使用される。したがって、開示する本方法の特徴は、半導体構造にも適用され、逆も同様である。
本方法の少なくとも一実施形態によると、接続ゾーンに、少なくとも１層の金属層を設ける。この層は、ソルダーレジスト層を塗布した後に形成することが好ましい。金属層を形成するとき、ソルダーレジスト層はマスクとしての役割を果たすことができる。特に、ソルダーレジスト層は、電気絶縁性であるように塗布し、金属層を例えば電着する。金属層の形成時、ソルダーレジスト層は被覆されないままである。
本方法の少なくとも一実施形態によると、ソルダーレジスト層をパターンとしてリード構造に塗布し、次いで、硬化もしくは乾燥、またはその両方を行う。ソルダーレジスト層は、例えば、噴霧、印刷、スクリーン印刷、カーテンコーティング、またはローラー塗布法によって塗布する。
本方法の少なくとも一実施形態によると、硬化もしくは乾燥またはその両方のステップの後、ソルダーレジスト層はリード構造上にそのまま完全に残る。リード構造上にそのまま完全に残るという表現は、例えばリードフレームまたはリードフレームアセンブリからリード構造を例えばソーイングによって切り離す工程時に、リード構造の除去される領域に位置するソルダーレジスト層の部分が除去されることを除外するものではない。
図面において、同一または類似する要素、または機能が同じである要素には、同じ参照数字を付してある。これらの図と、図に示してある要素の互いの大きさの比率は、正しい縮尺ではないものとみなされたい。むしろ、便宜上、もしくは深く理解できるようにする目的で、個々の要素を誇張して大きな縮尺で示してある。
本明細書において説明する半導体構造の例示的な実施形態を概略的に示す。 本明細書において説明する半導体構造の例示的な実施形態を概略的に示す。 リードフレームを示す。 本明細書において説明する半導体構造の例示的な実施形態を概略的に示す。 本明細書において説明する半導体構造の例示的な実施形態を概略的に示す。 本明細書において説明する半導体構造の例示的な実施形態を概略的に示す。 本明細書において説明する半導体構造の例示的な実施形態を概略的に示す。 リードフレームを示す。
図１は、半導体構造１を断面図として示している。この構造には、３つのリード部分２ａ，２ｂ，２ｃからなるリード構造２が設けられている。個々の部分２ａ，２ｂ，２ｃは、隙間８によって隔てられている。リード構造２の上面２０の上、接続ゾーン９におけるリード部分２ｂには、半導体素子３、例えば発光ダイオード（ＬＥＤとしても公知である）が、例えばはんだ付けによって実装されて導電接続されている。発光ダイオード３は、ボンディングワイヤ４によってリード部分２ａに導電接続されている。リード部分２ｂ，２ｃは、一体構造とすることができる。
さらには、ソルダーレジスト５が、ソルダーレジスト層の形でリード構造２に塗布されており、封止材６が、ボンディングワイヤ４のボンディング接続を含めてダイオード３を封止している。封止材６は、半導体構造１の縁部におけるソルダーレジストラッカー上に延在するように塗布されている。これによって、封止材６の保持力を高めることが可能である。
リード構造２を回路基板のコンタクト（図示していない）に良好にはんだ付けできるように、リード構造２の基本材料として使用される銅板は、特に、ニッケル、パラジウム、および金によって連続的に被覆されている。銀による点状コーティング（punctiform coating）、あるいは「銀によるスポットめっき」も同様に可能である。
特に、半導体素子３として発光ダイオードが使用され、透明な封止部が要求される場合、シリコーン、エポキシ、またはシリコーン／エポキシのハイブリッド材料を封止材６として使用する。この封止材６がリード構造２上に良好に保持されるようにするため、封止部は、図１に示したように、リード構造２の上面２０から、半導体素子３とは反対側の下面２５まで、ソルダーレジスト層５と同様に、リード構造２の端面２８の周囲に延在している。しかしながら、隙間８は、ソルダーレジスト層５によって完全に覆われており、したがって、封止材料６は隙間８の中に浸入しない。
図１に示したように、半導体素子３とは反対側のリード構造２の下面２５にもソルダーレジスト層５が塗布されているため、封止材６との十分な密着性が提供され、したがって、封止材６の縁部において、封止材６とリード構造２の間、もしくは封止材６とソルダーレジスト層５の間、またはその両方に開口が生じない。封止材６がソルダーレジスト層５に密着する強さ（単位面積あたりの計算値）は、封止材６がリード構造２に直接密着する場合の強さの、少なくとも１．５倍、特に、少なくとも２倍であることが好ましい。
図１におけるように封止されているリード構造２を回路基板の端子にはんだ付けすることができるように、リード構造２は、その主延在方向に垂直な方向に、封止材６よりも突き出しているランド９を下面２５上に備えている。これらのランド９は、冷間成形によって形成され、この場合、リード構造２の上面２０上の凹部７の反対側に形成される。しかしながら、この構造化は、エッチングによって行うこともできる。図１に示した実施形態の変形として、封止材６およびランド９を、リード構造３の主延在方向に垂直な方向において同じ高さであるように、もしくは横方向に端面が揃っているように、またはその両方であるようにすることも可能である。
図２は、さらなる例示的な実施形態を示しており、半導体構造１が平面状のリード構造２を備えている。この例示的な実施形態においては、封止材６が片面のみに塗布されており、したがって、上面２０は部分的に封止材６によって覆われており、下面２５には封止材６がまったく、または実質的に存在しない。封止材６もしくはソルダーレジスト層５またはその両方によって、下面２５の例えば２５％未満または１０％未満が覆われている。
リード構造２の一部は、ランド９を形成する目的で、リード構造２の少なくとも一方の縁部において封止材６を横方向に突き出している。図示した例示的な実施形態においては、封止材６は開口１２の中に浸入しており、したがって封止材６がリード構造２に固定されている。隙間８もしくは開口１２（それぞれリード部分２ａ，２ｂに形成されている）またはその両方の中に封止材６を完全に浸入させて、下面２５の一部を覆うようにすることも可能である。
図３は、リードフレームアセンブリ１０を示しており、リード構造２は、例えば分割線１１に沿った打ち抜きまたはソーイングによって、リードフレームアセンブリ１０から切り離される。図１に示した断面図の構造は、切断線Ａ／Ａに沿ったものであるが、図３では、リードフレームアセンブリ１０のみを示してあり、半導体部品および封止材は示していない。分割線１１をたどることによって明らかであるように、例えば分割線１１に沿って打ち抜くことにより、リード部分２ａとリード部分２ｂが隙間８によって互いに隔てられる。しかしながら、この分離は領域２ｃおよび領域２ｂには影響せず、これらの領域は互いに結合されたままである。
次に、図１および図２に示した半導体構造１を製造する方法の例について説明する。リードフレーム２は、図３に示したように形成する。最初に、金属薄板材料に、隙間８および開口１２を打ち抜きまたはエッチングによって形成する。金属薄板材料は、銅を含んでいる、または銅からなり、ニッケル、パラジウム、および金によって被覆することが好ましい。この被覆は、リードフレームアセンブリ１０を成形するステップの前、または後に行うことができる。さらに、図１にしたがって、領域７および領域９を、冷間成形によって、またはエッチングによって形成する。
次いで、影を付けた領域にソルダーレジストラッカーを塗布し、結果としてソルダーレジスト層５を形成する。あるいは、リードフレームアセンブリ１０を被覆する前に、ソルダーレジスト層５を設けることもできる。その場合、ソルダーレジスト層５の材料がリードフレームアセンブリ１０の材料（例えば銅）と直接接触する。銅とソルダーレジスト層５の密着性は、被覆材料（特に金）とソルダーレジスト層５の密着性よりも強い。特に、リードフレームアセンブリ１０がアンダーカット（undercuts）を備えている場合、リードフレームアセンブリ１０の両面から、例えば両面スクリーン印刷工程によって、ソルダーレジスト層５を塗布する。
次いで、リード部分２ｂにおける凹部７に半導体素子３を実装し、部分２ｂに導電接続する。次いで、半導体素子３とリード部分２ａにおける凹部７との間に、ボンディングワイヤ４によってボンディング接続を形成する。最後に、封止材６を塗布する。図３に示したリードフレームアセンブリ１０から、分割（dividing）、ソーイング、エッチング、またはカッティングによって分割線１１に沿って半導体構造１を分離すると、リード部分２ａおよび２ｃは、封止材６によってひとつに保持されているためバラバラにならない。
図１に示した半導体構造１を、ランド９によって回路基板（図示していない）上に配置し、部分的にはんだ付けする場合、封止材の下、特に、封止材６とリードフレーム２との間に錫−鉛はんだが浸入することを、ソルダーレジストラッカー５が防止する。ソルダーレジスト層５が存在しないと、このような浸入は毛細管力によって強められる。
ソルダーレジストラッカーを使用することの、さらなる有利な結果として、封止材６が透明であるとき、ソルダーレジストラッカーの特定の色を選択することにより、半導体構造１の色合いも決まる。例えば、黒色のソルダーレジスト層５は、半導体構造１によって放出される放射のコントラストを高めることができる。白色のソルダーレジスト層５は、封止材６から放射を取り出す効率を高めることができる。さらに、ソルダーレジスト層５を透明とする、あるいは散漫散乱（diffuse scattering）が生じるようにすることもできる。
図４に示した構造は、図２による例示的な実施形態のさらなる構造形態である。この構造形態においても、半導体素子３がリード部分２ｂ上に配置され、ボンディングワイヤ４を介してリード部分２ａに導電接続されている。部分２ｃを含めて、リード構造２を形成している３つの部分は、封止材６によってほぼ完全に囲まれている。図４に示したように、ランド９のみに封止材６が存在していない。オプションとして、端面２８（リード構造２の横方向範囲を画成している）も、例えば切り離し工程の結果として、封止材６が存在しないようにすることができる。
この構造形態においても、リード構造２の面のうち、半導体素子３の接続または外部との接続を行う必要がない面すべてに、ソルダーレジスト層５が塗布されていることが好ましい。このソルダーレジスト層は、封止材６とリード構造２との良好な密着性を確保し、封止材６とリード構造２との間にはんだ付け用フラックスが浸入することを防止している。オプションとして、図４に示した形態の変形として、横方向外側の端面２８がソルダーレジスト層５によって覆われていないようにすることができる。
図５は、さらなる例示的な実施形態を示している。この例示的な実施形態においては、リード構造２は、キャリア１３と、両面におけるランド９およびランド１５を備えている。内側のランド１５は、半導体素子３（この実施形態においても例えばＬＥＤ）のためのコンタクトパッドと、半導体素子３から延びるボンディングワイヤ４が取り付けられるボンディングパッドとを提供している。これら内側のランド１５は、ビア１４を介してランド９に導電接続されている。
基本的には、キャリア１３（この例示的な実施形態においてはプラスチック材料からなる）は、ランド９をはんだ付けするときにはんだ材料が端面２８を上昇することを防止するものと想定することができる。しかしながら、切り離し時、この例示的な実施形態による上述したリード構造２をソーイングする。ソーイング時、ランド９もしくはランド１５またはその両方の導体材料が端面２８に位置することがあり、これにより、はんだ材料が封止材６に達する危険性が生じる。したがって、この例示的な実施形態においても、図示したように、リード構造の特に端面２８にソルダーレジスト層を塗布することが有利である。さらには、この例示的な実施形態においては、ソルダーレジスト層５は、内側のランド１５の上に封止材６が良好に保持されるようにする役割も果たす。
この例示的な実施形態は、図１による例示的な実施形態を参照しながら説明した製造方法に類似した方法で製造される。
図６Ｃは、半導体構造のさらなる例示的な実施形態の上からの概略図、図６Ｄは、下からの概略図を示しており、いずれも斜視図である。図６Ａおよび図６Ｂは、それぞれ、全体のリードフレームまたは全体のリードフレームアセンブリ１０の、上からの斜視図および下からの斜視図を示している。
図６には、リード構造２の個々のリード部分は示しておらず、封止材も示してない。リード構造２それぞれの上面２０には２個のランド９が配置されており、下面２５にはそれぞれ３個のランド９が配置されている。ランド９それぞれは、全体がソルダーレジスト層５によって囲まれている。上面２０において、第１のランド９の上には、半導体素子３と、静電気帯電に起因する損傷に対する保護を提供する保護部品１７の両方が実装されている。保護部品１７は、同様に発光ダイオードとすることができる。
上面２０上の第２のランド９を使用することで、半導体素子３または保護部品１７との電気接続がボンディングワイヤ４を介して形成されている。ボンディングワイヤ４は、例えば摩擦溶接工程を使用して取り付けられている。ソルダーレジスト層５によってランド９を囲むことによって、ボンディングワイヤ４は、錫−鉛はんだ（図示していない）（半導体構造１を下面２５を介して例えばプリント基板（図示していない）に取り付ける）との物理的な接触から、永久的に保護される。さらに、これにより、ボンディングワイヤ４の脆化あるいは破損も防止される。
図７の概略図を参照し、半導体構造１のさらなる例示的な実施形態においては、複数層の封止材６ａ，６ｂ，６ｃによって、リード部分２ｂ，２ｃとリード部分２ａとが機械的に結合されている。封止材６ａ，６ｂ，６ｃは、例えばシリコーン、および特に、拡散媒体、波長変換のための変換媒体、フィルタ媒体、熱伝導率を増大させる、または熱膨張係数を調整するための媒剤、あるいは硬化剤などとの混合物、をベースとしている、またはこのような混合物を含んでいる。例えば、半導体素子３を直接囲んで封止する封止材６ａに変換媒体を混合し、連続的な封止材６ｂに、紫外線放射を吸収または反射するための媒剤を混合し、薄層状の封止材６ｃに、例えば耐擦傷性を増大させる硬化剤を混合する。封止材６ａ，６ｂ，６ｃは、互いに異なる材料をベースとすることもできる。封止材６ａは、横方向範囲が実質的にランド９までであるが、封止材６ｂ，６ｃは上面２０全体を覆っている。
図８Ａは、リードフレームのさらなる例示的な実施形態の平面図、図８Ｂは下からの図を示している。上面２０には複数のランド９ｂが形成されており、上面２０のいくつかのランド９ｂが、下面２５における対応する単一のランド９ｂにまとめられている。特に、例えばプリント基板（図示していない）上の実装方向を示す目的で、下面２５におけるランド９ａは、例えば、ソルダーレジスト層５によってランド９ａに形成されているくぼみ９５の形での有色マークを備えている（図６Ｄも参照）。分割線１１それぞれは、リードフレームを貫いている複数の穴または開口を通っている。
ここまで、本発明について例示的な実施形態を参照しながら説明してきたが、本発明はこれらの実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
本特許出願は、独国特許出願第１０２００９００８７３８．９号の優先権を主張し、この文書の開示内容は参照によって本出願に組み込まれている。

Claims (13)

  1. 半導体構造（１）であって、
    − 上面（２０）と、前記上面（２０）に対向する下面（２５）とを有し、金属薄板の半製品からなる、少なくとも１つのリード構造（２）であって、互いに電気的に絶縁されている少なくとも２つの部分（２ａ，２ｂ，２ｃ）を備えている、リード構造（２）と、
    − 少なくとも１層のソルダーレジスト層（５）であって、それぞれが前記上面（２０）および前記下面（２５）を部分的に覆っており、前記上面（２０）および前記下面（２５）のうち前記ソルダーレジスト層（５）によって覆われていない少なくともサブゾーンが電気的ランド（９）を形成している、ソルダーレジスト層（５）と、
    − 前記リード構造（２）の前記上面（２０）における少なくとも１つの前記ランド（９）の上に実装されて前記リード構造（２）に導電接続されているオプトエレクトロニクス半導体素子（３）であって、前記少なくとも２つの部分のうち１つの部分（２ｂ）の上に実装されており、前記少なくとも２つの部分のうち別の部分（２ａ、２ｃ）に導電接続要素（４）を介して導電接続されている、オプトエレクトロニクス半導体素子（３）と、
    − 前記リード構造（２）の少なくとも前記上面（２０）に塗布されている放射透過性の封止材（６）であって、前記半導体素子（３）を覆っており、かつ前記ソルダーレジスト層（５）の少なくとも一部分の上に延在しており、前記少なくとも２つの部分（２ａ，２ｂ，２ｃ）が当該封止材（６）によって機械的に結合されており、前記ランド（９）それぞれの周囲が前記ソルダーレジスト層（５）によって囲まれている、封止材（６）と、
    を備え、
    前記ソルダーレジスト層（５）が、断面視において少なくとも部分的にＵ字状の構造であり、したがって、前記ソルダーレジスト層（５）が、前記リード構造（２）の端面（２８）を超えて延在しており、連続的な層として前記上面（２０）から前記下面（２５）に達している、半導体構造（１）。
  2. 前記リード構造（２）が少なくとも１つの凹部（７）を備えており、前記凹部（７）の中に前記半導体素子（３）が固定されている、
    請求項１に記載の半導体構造（１）。
  3. 前記下面（２５）の前記ランド（９）が前記封止材（６）によって覆われていない、
    請求項１または２に記載の半導体構造（１）。
  4. 前記リード構造（２）の１つの表面上において前記ランド（９）それぞれの周囲に、前記ソルダーレジスト層（５）の材料の閉路が存在し、当該閉路は、その全体が前記リード構造（２）の前記上面（２０）または前記下面（２５）に配置されている、
    請求項１〜３のいずれか１項に記載の半導体構造（１）。
  5. 前記少なくとも２つの部分（２ａ，２ｂ，２ｃ）が隙間（８）によって互いに隔てられている、
    請求項１〜４のいずれか１項に記載の半導体構造（１）。
  6. 前記下面（２５）の１０％未満が前記封止材（６）および前記ソルダーレジスト層（５）によって覆われている、
    請求項１〜５のいずれか１項に記載の半導体構造（１）。
  7. 前記ソルダーレジスト層（５）がソルダーレジストラッカーからなる、
    請求項１〜６のいずれか１項に記載の半導体構造（１）。
  8. 前記上面（２０）および前記下面（２５）の両方における少なくとも２つの前記ランド（９）、
    を備えている、請求項１〜７のいずれか１項に記載の半導体構造（１）。
  9. 前記接続要素（４）がボンディングワイヤ（４）である、
    請求項１〜８のいずれか１項に記載の半導体構造（１）。
  10. 前記少なくとも１個の半導体素子（３）が、発光ダイオード、レーザダイオード、またはフォトダイオードである、
    請求項１〜９のいずれか１項に記載の半導体構造（１）。
  11. 請求項１〜１０のいずれか１項に記載の半導体構造（１）を製造する方法であって、
    − 上面（２０）と、前記上面（２０）に対向する下面（２５）とを有するリード構造（２）を設けるステップと、
    − 少なくとも１層のソルダーレジスト層（５）を、前記リード構造（２）の前記上面（２０）および前記下面（２５）の、少なくとも一部分に塗布するステップであって、前記上面（２０）および前記下面（２５）のうち前記ソルダーレジスト層（５）によって覆われていない少なくともサブゾーンが、電気的ランド（９）を形成する、ステップと、
    − オプトエレクトロニクス半導体素子（３）を、前記リード構造（２）の前記上面（２０）における前記ランド（９）の１つの上に配置し、前記リード構造（２）に導電接続するステップと、
    − 前記リード構造（２）の上で前記半導体素子（３）を封止材（６）によって封止するステップであって、前記封止材（６）が前記ソルダーレジスト層（５）の少なくとも一部分に機械的に接触し、前記ランド（９）それぞれの周囲が前記ソルダーレジスト層（５）によって囲まれるように行われる、ステップと、
    を含み、
    前記リード構造（２）を金属薄板の半製品の一部として形成し、
    前記半製品から前記リード構造（２）を分離する前に、前記ソルダーレジスト層（５）を塗布する、方法。
  12. 前記ソルダーレジスト層（５）を塗布した後、前記ランド（９）それぞれに少なくとも１層の金属層（１６）を形成し、
    前記上面（２０）および前記下面（２５）のうち前記ソルダーレジスト層（５）によって覆われている領域が、前記金属層（１６）によって覆われないままである、
    請求項１１に記載の方法。
  13. 前記ソルダーレジスト層（５）をパターンとして塗布し、次いで、硬化させる、もしくは乾燥させる、またはその両方を行い、
    硬化または乾燥の後、前記ソルダーレジスト層（５）が前記リード構造（２）の前記上面（２０）上および前記下面（２５）上にそのまま完全に残る、
    請求項１１または１２に記載の方法。
JP2011549511A 2009-02-12 2010-01-29 半導体構造および半導体構造の製造方法 Expired - Fee Related JP5385411B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102009008738A DE102009008738A1 (de) 2009-02-12 2009-02-12 Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
DE102009008738.9 2009-02-12
PCT/EP2010/051116 WO2010091967A1 (de) 2009-02-12 2010-01-29 Verkapselte optoeleketronische halbleiteranordnung mit lötstoppschicht und entsprechendes verfahren

Publications (3)

Publication Number Publication Date
JP2012517709A JP2012517709A (ja) 2012-08-02
JP2012517709A5 JP2012517709A5 (ja) 2012-11-29
JP5385411B2 true JP5385411B2 (ja) 2014-01-08

Family

ID=42091769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011549511A Expired - Fee Related JP5385411B2 (ja) 2009-02-12 2010-01-29 半導体構造および半導体構造の製造方法

Country Status (8)

Country Link
US (1) US8710609B2 (ja)
EP (1) EP2396832B1 (ja)
JP (1) JP5385411B2 (ja)
KR (1) KR101616153B1 (ja)
CN (1) CN102318090B (ja)
DE (1) DE102009008738A1 (ja)
TW (1) TWI422076B (ja)
WO (1) WO2010091967A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010026344A1 (de) * 2010-07-07 2012-01-12 Osram Opto Semiconductors Gmbh Leuchtdiode
DE102010027313A1 (de) 2010-07-16 2012-01-19 Osram Opto Semiconductors Gmbh Trägervorrichtung für einen Halbleiterchip, elektronisches Bauelement mit einer Trägervorrichtung und optoelektronisches Bauelement mit einer Trägervorrichtung
JP5652175B2 (ja) * 2010-12-08 2015-01-14 日亜化学工業株式会社 発光装置及びその製造方法
JP5817297B2 (ja) * 2011-06-03 2015-11-18 東芝ライテック株式会社 発光装置及び照明装置
US9397274B2 (en) * 2011-08-24 2016-07-19 Lg Innotek Co., Ltd. Light emitting device package
KR101849712B1 (ko) * 2011-09-02 2018-04-17 엘지이노텍 주식회사 발광소자 패키지, 백라이트 유닛 및 영상표시장치
CN103107153B (zh) * 2011-11-15 2016-04-06 精材科技股份有限公司 晶片封装体及其形成方法
US20130307013A1 (en) * 2012-05-15 2013-11-21 Avago Technlogies Ecbu Ip (Singapore) Pte. Ltd. Light emitting device with dark layer
JP2015115432A (ja) * 2013-12-11 2015-06-22 ローム株式会社 半導体装置
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
JP2017157593A (ja) * 2016-02-29 2017-09-07 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 発光ダイオード、発光ダイオードの製造方法、発光ダイオード表示装置及び発光ダイオード表示装置の製造方法
DE102016124373A1 (de) * 2016-12-14 2018-06-14 Osram Opto Semiconductors Gmbh Strahlungsemittierende Vorrichtung, Pixelmodul, und Verfahren zur Herstellung einer strahlungsemittierenden Vorrichtung
DE102017105235B4 (de) 2017-03-13 2022-06-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelement mit Verstärkungsschicht und Verfahren zur Herstellung eines Bauelements
JP7004397B2 (ja) * 2017-06-09 2022-01-21 ローム株式会社 光学装置
DE102018128109A1 (de) * 2018-11-09 2020-05-14 Infineon Technologies Ag Ein clip mit einem diebefestigungsabschnitt, der konfiguriert ist, um das entfernen von hohlräumen beim löten zu fördern
US10923436B2 (en) * 2019-03-25 2021-02-16 Qualcomm Incorporated Techniques for thermal matching of integrated circuits
IT201900009501A1 (it) * 2019-06-19 2020-12-19 St Microelectronics Srl Procedimento di die attachment per dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
CN116435201B (zh) * 2023-06-12 2023-09-12 四川遂宁市利普芯微电子有限公司 一种塑封封装方法以及器件封装结构

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531382B2 (ja) 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
JP3115807B2 (ja) 1995-08-25 2000-12-11 株式会社三井ハイテック 半導体装置
US5973337A (en) * 1997-08-25 1999-10-26 Motorola, Inc. Ball grid device with optically transmissive coating
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
EP1059678A2 (en) * 1999-06-09 2000-12-13 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP2001094026A (ja) 1999-09-22 2001-04-06 Toshiba Corp リードフレーム及びその製造方法
EP1153792A1 (de) 2000-05-09 2001-11-14 SIDLER GMBH & CO Leuchtenanordnung mit mehreren LED's
JP2002026198A (ja) 2000-07-04 2002-01-25 Nec Corp 半導体装置及びその製造方法
TW473951B (en) * 2001-01-17 2002-01-21 Siliconware Precision Industries Co Ltd Non-leaded quad flat image sensor package
US6649832B1 (en) 2001-08-31 2003-11-18 Cypress Semiconductor Corporation Apparatus and method for coupling with components in a surface mount package
JP2003110058A (ja) 2001-10-01 2003-04-11 Dainippon Printing Co Ltd 半導体パッケージ及びその製造方法体装置用回路部材
WO2003034508A1 (en) * 2001-10-12 2003-04-24 Nichia Corporation Light emitting device and method for manufacture thereof
EP1357595A1 (en) 2002-04-22 2003-10-29 Scientek Corporation Ball grid array semiconductor package with resin coated core
JP5068075B2 (ja) 2003-10-15 2012-11-07 奇美電子股▲ふん▼有限公司 電子デバイス及びその製造方法
CN100403565C (zh) * 2004-09-16 2008-07-16 日立Aic株式会社 Led器件
KR100674871B1 (ko) * 2005-06-01 2007-01-30 삼성전기주식회사 측면 발광형 엘이디 패키지 및 그 제조 방법
TW200707768A (en) * 2005-08-15 2007-02-16 Silicon Touch Tech Inc Sensing apparatus capable of easily selecting the light-sensing curve
JP4049186B2 (ja) * 2006-01-26 2008-02-20 ソニー株式会社 光源装置
JP5232369B2 (ja) 2006-02-03 2013-07-10 日立化成株式会社 光半導体素子搭載用パッケージ基板の製造方法およびこれを用いた光半導体装置の製造方法
JP2007324205A (ja) * 2006-05-30 2007-12-13 Toyoda Gosei Co Ltd 発光装置
JP2008140646A (ja) * 2006-12-01 2008-06-19 Sony Corp バックライト装置及び液晶表示装置
JP5089212B2 (ja) * 2007-03-23 2012-12-05 シャープ株式会社 発光装置およびそれを用いたｌｅｄランプ、発光装置の製造方法
JP2008282917A (ja) 2007-05-09 2008-11-20 C I Kasei Co Ltd 発光装置および発光装置を作製する基板用リードフレーム

Also Published As

Publication number Publication date
JP2012517709A (ja) 2012-08-02
CN102318090B (zh) 2015-04-08
CN102318090A (zh) 2012-01-11
KR101616153B1 (ko) 2016-04-27
EP2396832A1 (de) 2011-12-21
TW201112458A (en) 2011-04-01
WO2010091967A1 (de) 2010-08-19
US8710609B2 (en) 2014-04-29
DE102009008738A1 (de) 2010-08-19
US20110303945A1 (en) 2011-12-15
TWI422076B (zh) 2014-01-01
KR20110127199A (ko) 2011-11-24
EP2396832B1 (de) 2016-03-30

Similar Documents

Publication Publication Date Title
JP5385411B2 (ja) 半導体構造および半導体構造の製造方法
JP5802695B2 (ja) 半導体装置、半導体装置の製造方法
US10020434B2 (en) Surface-mountable optoelectronic component and method for producing a surface-mountable optoelectronic component
US8853841B2 (en) Lead frame which includes terminal portion having through groove covered by lid portion, semiconductor package, and manufacturing method of the same
US8017436B1 (en) Thin substrate fabrication method and structure
JP4860939B2 (ja) 半導体装置
US20050151142A1 (en) LED substrate
CN103367300A (zh) 引线框、半导体装置以及引线框的制造方法
KR20150032493A (ko) 반도체 장치 및 그 제조 방법
JP4598432B2 (ja) 電子部品及びその製造方法
JP2018125509A (ja) 発光装置
JP6065586B2 (ja) 発光装置及びその製造方法
US7531785B2 (en) Circuit device and method of manufacturing the same
CN116210095A (zh) 光电子半导体器件和制造方法
KR20130083898A (ko) 땜납 크립에 대한 땜납 배리어를 가진 반도체 칩을 위한 캐리어 장치, 전자 소자, 및 그것들이 제공된 광전 소자
JP6107229B2 (ja) 発光装置
JP2016149386A (ja) 半導体装置、電子装置、及び半導体装置の製造方法
KR102459651B1 (ko) 발광 소자 패키지 및 이의 제조 방법
JP7283938B2 (ja) 半導体発光装置
KR102675863B1 (ko) 발광 소자 패키지 및 이의 제조 방법
JP2008235764A (ja) 発光装置およびその製造方法
KR20110035844A (ko) 반도체 발광장치
JP2008159671A (ja) プリント配線基板および電子装置
JP6899226B2 (ja) 半導体装置
JP6246196B2 (ja) 電気部品および該電気部品の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121012

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121012

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131003

R150 Certificate of patent or registration of utility model

Ref document number: 5385411

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees