KR101562122B1 - 전자 부품 및 그의 제조 방법 - Google Patents

Abstract

본 발명은, 도체 패턴을 적층할 때에 각 도체층의 높이 편차를 억제하여 최상층의 도체 패턴 상면의 평탄성을 확보하는 것이다.
그 해결 수단으로서는, 전자 부품은, 제1 도체 패턴(P1)을 포함하는 제1 도체층과 제1 도체층을 덮는 제1 절연층과 제1 절연층을 관통하고, 제1 도체 패턴(P1)의 표면과 측면을 노출시키는 제1 개구(h1)와 제1 절연층상에 설치되고, 제1 개구(h1)를 통하여 제1 도체 패턴(P1)에 접속된 제2 도체 패턴(P2)를 포함하는 제2 도체층을 구비한다. 제1 개구(h1)의 내측의 평면 영역인 제1 개구 영역은, 제1 도체 패턴(P1)가 형성된 제1 영역과 제1 도체 패턴(P1)가 형성되어 있지 않은 제2 영역을 가지며, 제2 도체 패턴(P2)는, 제1 개구(h1)의 제1 영역과 제2 영역의 양쪽에 매립되어 있다.

Description

전자 부품 및 그의 제조 방법{Electronic component and manufacturing method thereof}

본 발명은, 전자 부품 및 그의 제조 방법에 관한 것이며, 특히, 커먼 모드 필터 등의 코일 부품의 구조 및 그의 제조 방법에 관한 것이다.

전자 부품의 하나인 커먼 모드 필터는, 차동 전송 라인의 노이즈 대책 부품으로서 널리 이용되고 있다. 최근의 제조 기술의 진보에 따라, 커먼 모드 필터는 매우 소형인 표면 실장형 칩 부품으로서도 제공되고(예를 들면 특허 문헌 1 참조), 코일 패턴도 매우 소형, 좁은 간격으로 하는 것이 가능해지고 있다. 그러나, 코일 패턴의 두께가 너무 얇으면 직류 저항이 증가하므로, 평면 코일 패턴을 가능한 한 두껍게 형성하여 직류 저항의 증가를 방지하는 것이 요망되고 있다.

일본 특허 공개 제2011-14747호 공보

커먼 모드 필터에서, 평면 코일 패턴과 동일 평면 상에는 컨택트홀 도체나 내부 단자 전극 등의 다른 도체 패턴도 형성된다. 코일 패턴을 도금에 의해 두껍게 형성하고자 하는 경우, 도금 조건은 코일 패턴에 맞추어 최적화된다. 그러나, 이러한 도금 조건하에서 코일 패턴과 다른 도체 패턴을 동시에 형성하면, 비교적 면적이 큰 다른 도체 패턴의 도금 성장이 과도하게 진행되어, 동일한 도체층 내에서의 도체 패턴의 높이 편차가 커진다는 문제가 있다.

특히, 도 12(a)에 나타내는 바와 같이, 코일 패턴(31)보다 조금 넓은 폭(커다란 면적)을 갖는 도체 패턴(32)의 경우, 도체 패턴(32) 상면의 중앙부가 융기된 凸 패턴이 되는 경향이 보여진다. 또한, 도 12(b)에 나타내는 바와 같이 코일 패턴(31)에 비해 매우 넓은 폭(커다란 면적)을 갖는 도체 패턴(33)의 경우, 도체 패턴(33)의 상면의 외주부 부근이 융기되고, 중앙부는 반대로 침강된 凹 패턴이 되는 경향이 보여진다.

이러한 도체 패턴의 두께의 편차는, 도 12(a), (b)에 나타내는 바와 같이, 코일 패턴(31)의 두께가 두꺼워질수록 현저해지고, 층을 겹침으로써 더욱 강조되어 버린다. 높이 편차가 있는 도체층을 그대로 적층하여 다층 구조를 실현하고자 하면, 높이 편차의 누적에 의해 최상층의 도체 패턴 상면의 평탄성이 현저하게 악화되어, 최상층의 도체 패턴(P2)이 절연층의 상면으로부터 노출되어 절연 불량을 일으킬 우려가 있다.

또한, 도체 패턴을 덮는 절연층을 노광하여 개구를 형성할 때에 그 기초면이 되는 도체 패턴의 상면에 융기나 침강이 있는 경우, 상기 상면에서 빛의 난반사를 초래하여, 노광 장치가 포커스 어긋남을 일으켜, 패턴 가공 정밀도가 나빠진다고 하는 문제가 있다. 이상의 이유로부터, 도체층 내의 모든 도체 패턴은, 코일 패턴과 거의 동일한 높이가 되고, 또한 그 상면이 평탄한 것이 바람직하고, 그 대책이 요망되고 있다.

따라서, 본 발명의 목적은, 도체 패턴을 적층할 때에 각 도체층의 도체 패턴 상면의 높이 편차를 억제하는 것이 가능한 전자 부품 및 그 제조 방법을 제공하는 것이다.

상기 과제를 해결하기 위하여, 본 발명에 의한 전자 부품은, 제1 도체 패턴을 포함하는 제1 도체층과 상기 제1 도체층을 덮는 제1 절연층과 상기 제1 절연층을 관통하여 상기 제1 도체 패턴의 상면과 측면을 노출시키는 제1 개구와 상기 제1 절연층상에 설치되고 상기 제1 개구를 통하여 상기 제1 도체 패턴의 상기 상면과 상기 측면의 양쪽에 접속된 제2 도체 패턴을 포함하는 제2 도체층을 구비하고, 상기 제1 개구 내측의 평면 영역인 제1 개구 영역은, 상기 제1 도체 패턴이 형성된 제1 영역과 상기 제1 도체 패턴이 형성되어 있지 않은 제2 영역을 가지며, 상기 제2 도체 패턴은, 상기 제1 개구 영역의 상기 제1 영역과 상기 제2 영역의 양쪽에 매립되어 있는 것을 특징으로 한다.

본 발명에 의하면, 제1 개구 영역이 최종적인 凹凸 형상과는 반대의 凹凸 패턴을 갖도록 제1 도체 패턴을 형성하고, 그 위에 제2 도체 패턴을 형성하므로, 하층의 凹凸 형상과 상층의 凹凸 형상으로 상쇄시킬 수 있고, 각 도체층의 도체 패턴의 높이 편차를 억제할 수 있고, 제2 도체 패턴의 상면을 가능한 한 평탄하게 할 수 있다. 또, 상층의 도체 패턴을 하층 도체 패턴의 측면과 접속할 수 있으므로, 양자의 접합 강도를 향상시킬 수도 있다.

본 발명에서, 상기 제1 영역은, 상기 개구 영역 중 적어도 그 중앙부를 제외한 영역이며, 상기 제2 영역은, 상기 개구 영역 중 상기 제1 영역을 제외한 영역인 것이 바람직하다. 이 경우에서, 상기 제1 도체 패턴은, 폐루프 패턴 또는 U자 패턴이며, 상기 제2 영역은, 상기 폐루프 패턴 또는 상기 U자 패턴 내측의 영역을 포함하는 것이 바람직하다. 도체 형성 면적이 조금 넓은 경우에는, 최상층의 도체 패턴 상면의 중앙부가 융기되기 쉽다. 그러나, 제1 도체 패턴의 형상을 상기와 같이 했을 경우에는, 하층의 凹 형상과 상층의 凸 형상을 상쇄시킬 수 있고, 각 도체층의 도체 패턴의 높이 편차를 억제할 수 있어 상층의 도체 패턴의 상면을 가능한 한 평탄하게 할 수 있다.

본 발명에서, 상기 제2 영역은, 상기 제1 개구 영역으로부터 적어도 그 중앙부를 제외한 영역이며, 상기 제1 영역은, 상기 제1 개구 영역으로부터 상기 제2 영역을 제외한 영역인 것이 바람직하다. 이 경우에서, 상기 제1 도체 패턴은, 섬 패턴(island pattern)이며, 상기 제2 영역은, 상기 섬 패턴 주위의 영역을 포함하는 것이 바람직하다. 도체 형성 면적이 매우 넓은 경우에는, 상층의 도체 패턴 상면의 외주부 부근이 융기되고 중앙부가 침하되기 쉽다. 그러나, 제1 도체 패턴의 형상을 상기와 같이 했을 경우에는, 하층의 凸 형상과 상층의 凹 형상을 상쇄시킬 수 있고, 각 도체층의 도체 패턴의 높이 편차를 억제할 수 있어 상층의 도체 패턴의 상면을 가능한 한 평탄하게 할 수 있다.

상기 제1 도체층은, 평면 코일 패턴을 추가로 포함하는 것이 바람직하다. 이 경우에서, 상기 평면 코일 패턴은 스파이럴 도체이며, 상기 제1 도체 패턴은, 상기 스파이럴 도체의 내주단 또는 외주단에 접속되어 있는 것이 특히 바람직하다. 직류 저항을 저감하기 위해 스파이럴 도체 등의 평면 코일 패턴의 두께를 두껍게 하고자 하면, 이것과 동일 평면상에 형성되는 제1 도체 패턴의 凹凸 형상은 보다 강조되고 그 상층에 위치하는 제2 도체 패턴의 凹凸 형상은 더욱 현저해진다. 그러나, 제1 도체 패턴의 형상을 상기와 같이 했을 경우에는, 하층의 凹 형상과 상층의 凸 형상을 상쇄시킬 수 있어 상층의 도체 패턴의 상면을 가능한 한 평탄하게 할 수 있다.

본 발명에 의한 전자 부품은, 상기 제2 도체층을 덮는 제2 절연층과 상기 제2 절연층을 관통하여 상기 제2 도체 패턴의 상면과 측면을 노출시키는 제2 개구와 상기 제2 절연층상에 설치되고 상기 제2 개구를 통해서 상기 제2 도체 패턴의 상면과 측면의 양쪽에 접속된 제3 도체 패턴을 더 구비하고, 상기 제2 개구 내측의 평면 영역인 제2 개구 영역은, 상기 제1 영역과 평면으로 보아 겹치는 부분을 가지며, 상기 제2 도체 패턴이 형성된 제3 영역과 상기 제2 도체 패턴이 형성되어 있지 않은 제4 영역을 가지며, 상기 제3 영역은, 상기 제1 영역과 다른 크기를 가지며, 상기 제3 도체 패턴은, 상기 제2 개구 영역의 상기 제3 영역과 상기 제4 영역의 양쪽에 매립되어 있는 것이 바람직하다. 3층 구조의 경우, 최상층의 도체 패턴의 凹凸 형상이 더 현저해지는데, 본 발명에 의하면, 하층의 凹凸 형상과 상층의 凹凸 형상으로 상쇄시킬 수 있어 제3 도체 패턴의 상면을 가능한 한 평탄하게 할 수 있다. 또, 상층의 도체 패턴을 하층 도체 패턴의 측면과 접속할 수 있으므로, 양자의 접합 강도를 향상시킬 수도 있다.

본 발명에서, 상기 제1 도체층은, 제1 스파이럴 도체를 추가로 포함하고, 상기 제2 도체층은, 상기 제1 스파이럴 도체와 자기 결합하는 제2 스파이럴 도체를 추가로 포함하는 것이 바람직하다. 이 구성에 의하면, 2개의 스파이럴 도체의 적층 구조를 갖는 커먼 모드 필터에서, 도체 패턴의 높이 편차의 저감과 접속 신뢰성의 향상을 실현할 수 있다.

또한, 본 발명에 의한 전자 부품의 제조 방법은, 제1 도체 패턴을 포함하는 제1 도체층을 형성하는 공정과 상기 제1 도체층을 덮는 제1 절연층을 형성하는 공정과 상기 제1 도체 패턴의 상면과 측면이 노출하도록 상기 제1 절연층에 제1 개구를 형성하는 공정과 상기 제1 절연층상에 제2 도체 패턴을 포함하는 제2 도체층을 형성함과 동시에, 상기 제1 개구를 통해서 상기 제2 도체 패턴을 상기 제1 도체 패턴에 접속하는 공정을 구비하고, 상기 제1 개구 내측의 평면 영역인 제1 개구 영역은, 상기 제1 도체 패턴이 형성된 제1 영역과 상기 제1 도체 패턴이 형성되어 있지 않은 제2 영역을 가지며, 상기 제2 도체 패턴은, 상기 제1 개구 영역의 상기 제1 영역과 상기 제2 영역의 양쪽에 매립되는 것을 특징으로 한다.

본 발명에 의하면, 제1 개구 영역이 최종적인 凹凸 형상과는 반대의 凹凸 패턴을 갖도록 제1 도체 패턴을 형성하고, 그 위에 제2 도체 패턴을 형성하므로, 하층의 凹凸 형상과 상층의 凹凸 형상으로 상쇄시킬 수 있어 제2 도체 패턴의 상면을 가능한 한 평탄하게 할 수 있다. 또, 상층의 도체 패턴을 하층 도체 패턴의 측면과 접속할 수 있으므로, 양자의 접합 강도를 향상시킬 수도 있다.

본 발명에서, 상기 제1 도체층을 형성하는 공정은, 상기 제1 도체 패턴과 함께 평면 코일 패턴을 형성하는 공정을 포함하는 것이 바람직하다. 직류 저항을 저감하기 위해 스파이럴 도체 등의 평면 코일 패턴의 두께를 두껍게 하고자 하면, 이것과 동일 평면상에 형성되는 제1 도체 패턴의 凹凸 형상은 보다 강조되고 그 상층에 위치하는 제2 도체 패턴의 凹凸 형상은 더욱 현저해진다. 그러나, 제1 도체 패턴의 형상을 상기와 같이 했을 경우에는, 하층의 凹 형상과 상층의 凸 형상을 상쇄시킬 수 있고, 각 도체층의 도체 패턴의 높이 편차를 억제할 수 있어 상층의 도체 패턴의 상면을 가능한 한 평탄하게 할 수 있다.

본 발명에 의하면, 도체 패턴을 적층할 때에 최상층의 도체 패턴의 상면이 융기에 함몰이 발생하지 않고,가능한 한 평탄하게 하는 것이 가능한 전자 부품 및 그 제조 방법을 제공할 수 있다.

도 1은, 본 발명의 제1 실시 형태에 의한 전자 부품인 코일 부품(1)의 구조를 나타내는 대략 사시도이다.
도 2는, 코일 부품(1)의 층 구조를 상세하게 나타내는 대략 분해 사시도이다.
도 3은, 코일 부품(1)의 각층을 분해하여 나타내는 평면도이다.
도 4(a) 내지 (c)는, 최상층의 융기를 방지하기 위한 도체 패턴의 2층의 적층 구조를 나타내는 대략 평면도 및 단면도이다.
도 5는, 최상층의 융기를 방지하기 위한 도체 패턴의 4층의 적층 구조를 나타내는 대략 단면도이다.
도 6(a) 내지 (f)는, 도 1에 나타낸 하층의 도체 패턴의 평면 레이아웃의 변형예를 나타내는 대략 평면도이다.
도 7(a) 내지 (c)는, 최상층의 함몰을 방지하기 위한 도체 패턴의 2층의 적층 구조를 나타내는 대략 단면도이다.
도 8은, 최상층의 융기를 방지하기 위한 도체 패턴의 4층의 적층 구조를 나타내는 대략 단면도이다.
도 9는, 각 도체층의 평면 레이아웃의 다른 예를 나타내는 대략 평면도이다.
도 10은, 집합 기판의 평면 레이아웃을 나타내는 대략 평면도이다.
도 11은, 코일 부품(1)의 제조 방법을 나타내는 플로우 차트이다.
도 12(a) 및 (b)은, 종래의 도체 패턴의 적층 구조를 나타내는 대략 단면도이다.

이하, 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대하여 상세하게 설명한다.

도 1은, 본 발명의 제1 실시 형태에 의한 전자 부품인 코일 부품(1)의 구조를 나타내는 대략 사시도이다.

도 1에 나타내는 바와 같이, 본 실시 형태에 의한 코일 부품(1)은 커먼 모드 필터이며, 기판(10)과 기판(10)의 한쪽 주면(상면)에 설치된 커먼 모드 필터 소자를 포함하는 박막 코일층(11)과 박막 코일층(11)의 주면(상면)에 설치된 제1 내지 제4 범프 전극(12a 내지 12d)과 범프 전극(12a 내지 12d)의 형성 위치를 제외한 박막 코일층(11)의 주면에 설치된 자성 수지층(13)을 구비하고 있다.

코일 부품(1)은 대략 직방체상의 표면 실장형 칩 부품이며, 길이 방향(X방향)과 평행한 2개의 측면(10a,10b)과 길이 방향과 직교하는 다른 2개의 측면(10c,10d)을 가지고 있다. 제1 내지 제4 범프 전극(12a 내지 12d)은 코일 부품(1)의 코너부에 설치되고, 코일 부품(1)의 외주면에도 노출면을 갖도록 형성되어 있다. 이 중, 제1 범프 전극(12a)은, 측면(10a)과 측면(10c)의 양쪽에 노출면을 가지며, 제2 범프 전극(12b)은, 측면(10b)과 측면(10c)의 양쪽에 노출면을 가지고 있다. 또, 제3 범프 전극(12c)은, 측면(10a)과 측면(10d)의 양쪽에 노출면을 가지며, 제4 범프 전극(12d)은, 측면(10b)과 측면(10d)의 양쪽에 노출면을 가지고 있다. 또한, 실장 시에는 상하 반전하여, 범프 전극(12a 내지 12d)측을 하향으로 하여 사용되는 것이다.

기판(10)은, 코일 부품(1)의 기계적 강도를 확보함과 동시에, 커먼 모드 필터의 폐자로로서의 역할을 하는 것이다. 기판(10)의 재료로서는 예를 들면 소결 페라이트 등의 자성 세라믹 재료를 이용할 수 있다. 특별히 한정되는 것은 아니지만, 칩 사이즈가 0605 타입(0.6×0.5×0.5(mm))일 때, 기판(10)의 두께는 0.1 내지 0.3 mm 정도로 할 수 있다.

박막 코일층(11)은, 기판(10)과 자성 수지층(13)과의 사이에 설치된 커먼 모드 필터 소자를 포함하는 층이다. 자세한 것은 후술하겠지만, 박막 코일층(11)은 절연층과 도체 패턴을 교대로 적층하여 형성된 다층 구조를 가지고 있다. 이와 같이, 본 실시 형태에 의한 코일 부품(1)은 이른바 박막 타입이며, 자성 코어에 도선을 권회한 구조를 갖는 코일 타입과는 구별되는 것이다.

자성 수지층(13)은, 코일 부품(1)의 실장면(저면)을 구성하는 층이고, 기판(10)과 함께 박막 코일층(11)을 보호함과 동시에, 코일 부품(1)의 폐자로로서의 역할을 하는 것이다. 단, 자성 수지층(13)의 기계적 강도는 기판(10)보다도 작기 때문에, 강도면에서는 보조적인 역할을 하는 정도이다. 자성 수지층(13)으로서는, 주로 페라이트 분말을 함유하는 에폭시 수지(복합 페라이트)를 이용할 수 있다. 특별히 한정되는 것은 아니지만, 칩 사이즈가 0605 타입일 때, 자성 수지층(13)의 두께는 0.02 내지 0.1 mm 정도로 할 수 있다.

도 2는, 코일 부품(1)의 층 구조를 상세하게 나타내는 대략 분해 사시도이다. 또, 도 3은, 각층을 분해하여 나타내는 평면도이다.

도 2에 나타내는 바와 같이, 박막 코일층(11)은, 기판(10)측으로부터 자성 수지층(13)측을 향하여 차례로 적층된 제1 내지 제4 절연층(15 a 내지 15d)과 제1 절연층(15a) 상에 형성된 제1 스파이럴 도체(16) 및 내부 단자 전극(24a 내지 24d)을 포함하는 제1 도체층과 제2 절연층(15b) 상에 형성된 제2 스파이럴 도체(17) 및 내부 단자 전극(24a 내지 24d)를 포함하는 제2 도체층과 제3 절연층(15c)상에 형성된 제 1 및 제2 인출 도체(20,21) 및 내부 단자 전극(24a 내지 24d)을 포함하는 제3 도체층을 구비하고 있다. 제4 절연층(15d)상에는 범프 전극(12a 내지 12d)이 설치되어 있고, 내부 단자 전극 등의 도체 패턴은 형성되어 있지 않다.

제1 내지 제4 절연층(15 a 내지 15d)은, 다른 도체층에 설치된 도체 패턴간을 절연함과 동시에, 도체 패턴이 형성되는 평면의 평탄성을 확보하는 역할을 한다. 특히, 제1 절연층(15a)은, 기판(10) 표면의 凹凸을 흡수하여, 스파이럴 도체 패턴의 가공 정도를 높이는 역할을 한다. 절연층(15 a 내지 15d)의 재료로서는, 전기적 및 자기적인 절연성이 뛰어나 미세 가공이 용이한 수지를 이용하는 것이 바람직하고, 특별히 한정되는 것은 아니지만, 폴리이미드 수지나 에폭시 수지를 이용할 수 있다.

제1 스파이럴 도체(16)의 내주단(16a)은, 제 2및 제3 절연층(15b,15c)을 관통하는 제1 컨택트홀 도체(18), 제1 인출 도체(20) 및 제1 내부 단자 전극(24a)을 통하여, 제1 범프 전극(12a)에 접속되어 있다. 또, 제1 스파이럴 도체(16)의 외주단(16b)은 제2 내부 단자 전극(24b)를 통하여 제2 범프 전극(12b)에 접속되어 있다.

제2 스파이럴 도체(17)의 내주단(17a)은, 제3 절연층(15c)를 관통하는 제2 컨택트홀 도체(19), 제2 인출 도체(21) 및 제4 내부 단자 전극(24d)를 통하여, 제4 범프 전극(12d)에 접속되어 있다. 또, 제2 스파이럴 도체(17)의 외주단(17b)은 제3 내부 단자 전극(24c)을 통하여 제3 범프 전극(12c)에 접속되어 있다.

제 1 및 제2 스파이럴 도체(16,17)는 실질적으로 동일한 평면 형상을 가지고 있고, 또한, 평면으로 보아 동일한 위치에 설치되어 있다. 제 1 및 제2 스파이럴 도체(16,17)는 서로 겹쳐 있으므로, 양자간에는 강한 자기 결합이 생겨나 있다. 제1 스파이럴 도체(16)는 그 내주단(16a)으로부터 외주단(16b)을 향하여 시계 반대 방향 회전이며, 제2 스파이럴 도체(17)는 그 외주단(17b)으로부터 내주단(17a)을 향하여 마찬가지로 시계 반대 방향 회전이므로, 제1 범프 전극(12a)으로부터 제2 범프 전극(12b)을 향하여 흐르는 전류에 의해 발생하는 자속의 방향과 제3 범프 전극(12c)로부터 제4 범프 전극(12d)을 향하여 흐르는 전류에 의해 발생하는 자속의 방향이 같아져, 전체의 자속은 강해진다. 이상의 구성에 의해, 박막 코일층(11) 내의 도체 패턴은 커먼 모드 필터를 구성하고 있다.

제 1 및 제2 스파이럴 도체(16,17)의 외형은 모두 원형 스파이럴이다. 원형 스파이럴 도체는 고주파 신호 성분의 감쇠가 적기 때문에, 고주파용 인덕턴스로서 바람직하게 이용할 수 있다. 또한, 본 실시 형태에 의한 스파이럴 도체(16,17)는 타원이지만, 진원이어도 좋고, 타원이어도 좋다. 또, 대략 구형이어도 상관없다.

제 1 및 제2 스파이럴 도체(16,17)는, 그 직류 저항을 저감하기 위해 어느 정도의 두께를 갖는 것이 바람직하다. 스파이럴 도체의 단면의 어스펙트비(높이/폭)는 1 이상인 것이 바람직하다.

제1 내지 제4 절연층(15 a 내지 15d)의 중앙 영역이며 제 1 및 제2 스파이럴 도체(16,17)의 내측에는, 제1 내지 제4 절연층(15 a 내지 15d)을 관통하는 개구(hg)가 설치되어 있고, 개구(hg)의 내부에는, 자로를 형성하기 위한 스루홀 자성체(14)가 설치되어 있다. 스루홀 자성체(14)는 자성 수지층(13)과 동일 재료로 이루어지고, 이것과 일체적으로 형성되어 있는 것이 바람직하다.

제 1 및 제2 인출 도체(20,21)는, 제3 절연층(15c)의 표면에 형성되어 있다. 제1 인출 도체(20)의 일단은 컨택트홀 도체(18)의 상단에 접속되어 있고, 타단은 내부 단자 전극(24a)에 접속되어 있다. 또, 제2 인출 도체(21)의 일단은 컨택트홀 도체(19)의 상단에 접속되어 있고, 타단은 내부 단자 전극(24d)에 접속되어 있다.

박막 코일층(11)의 표층을 구성하는 제4 절연층(15d) 상에는 제1 내지 제4 범프 전극(12a 내지 12d)이 각각 설치되어 있다. 제1 내지 제4 범프 전극(12a 내지 12d)은 외부 단자 전극이며, 내부 단자 전극(24a 내지 24d)에 각각 접속되어 있다. 또한, 본 명세서에서 「범프 전극」이란, 플립 칩 본더를 이용하여 Cu, Au 등의 금속 볼을 열압착함으로써 형성되는 것과는 달리, 도금 처리에 의해 형성된 후막 도금 전극을 의미한다. 범프 전극의 두께는, 자성 수지층(13)의 두께와 동등하거나 그 이상이고, 0.02 내지 0.1 mm 정도로 할 수 있다. 즉, 범프 전극(12a 내지 12d)의 두께는 박막 코일층(11)내의 도체 패턴보다 두껍고, 특히, 박막 코일층(11)내의 스파이럴 도체 패턴의 5배 이상의 두께를 가지고 있다.

제1 내지 제4 범프 전극(12a 내지 12d)의 평면 형상은 실질적으로 동일하다. 이 구성에 의하면, 코일 부품(1)의 저면의 범프 전극 패턴이 대칭성을 가지고 있으므로, 실장의 방향성에 제약이 없어 보기 좋은 단자 전극 패턴을 제공할 수 있다.

제4 절연층(15d)상에는 제1 내지 제4 범프 전극(12a 내지 12d)과 함께 자성 수지층(13)이 형성되어 있다. 자성 수지층(13)은 범프 전극(12a 내지 12d)의 주위를 매립하도록 설치되어 있다. 자성 수지층(13)과 접하는 범프 전극(12a 내지 12d)의 측면은, 엣지가 없는 곡면 형상인 것이 바람직하다. 자성 수지층(13)은, 범프 전극(12a 내지 12d)을 형성한 후, 복합 페라이트의 페이스트를 흘려 넣음으로써 형성되는데, 이 때 범프 전극(12a 내지 12d)의 측면에 엣지가 있는 코너부가 있으면 범프 전극의 주위에 페이스트가 완전하게 충전되지 않아, 기포를 포함하는 상태가 되기 쉽다. 그러나, 범프 전극(12a 내지 12d)의 측면이 곡면인 경우에는, 유동성이 있는 수지가 구석구석까지 널리 퍼지므로, 기포를 포함하지 않는 치밀한 자성 수지층(13)을 형성할 수 있다. 또한, 자성 수지층(13)과 범프 전극(12a 내지 12d)과의 밀착성이 높아지므로, 범프 전극(12a 내지 12d)에 대한 보강성을 높일 수 있다.

제2 절연층(15b)에는 추가로, 제1 내지 제4 내부 단자 전극(24a 내지 24d)에 대응하는 개구(ha 내지 hd) 및 제1 컨택트홀 도체(18)에 대응하는 개구(he)가 설치되어 있다. 개구(ha 내지 he)는, 상하의 도체층간의 전기적 접속을 확보하기 위해서 설치되는 것이다. 제2 절연층(15b)상에 형성된 내부 단자 전극(24a 내지 24d)의 일부는, 그 직하에 설치된 제2 절연층(15b)의 개구(ha 내지 hd)의 내부에 매립되어 있고(도 4(c) 참조), 이에 따라 제1 절연층(15a)상의 내부 단자 전극(24a 내지 24d)와 전기적으로 접속된다. 또한, 제1 절연층(15a)에는 내부 단자 전극에 대응하는 개구(ha 내지 hd)는 설치되어 있지 않다.

제3 절연층(15c)에는, 개구(ha 내지 he)에 더하여, 제2 컨택트홀 도체(19)에 대응하는 개구(hf)가 추가로 설치되어 있다. 제3 절연층(15c)상에 형성된 내부 단자 전극(24a 내지 24d)의 일부는, 그 직하에 설치된 제3 절연층(15c)의 개구(ha 내지 hd)의 내부에 매립되어 있고(도 4(c) 참조), 이에 따라 제2 절연층(15b)상의 내부 단자 전극(24a 내지 24d)와 전기적으로 접속된다.

제4 절연층(15d)에는 개구(ha 내지 hd)가 설치되어 있는데, 제 1 및 제2 컨택트홀 도체(18,19)에 대응하는 개구(he, hf)는 설치되어 있지 않다. 범프 전극(12a 내지 12d)의 일부는, 제4 절연층(15d)의 개구(ha 내지 hd)의 내부에 매립된다. 이에 따라, 범프 전극(12a 내지 12d)는 제4 절연층(15d)에 형성된 개구(ha 내지 hd)를 통하여 제3 절연층(15c)상의 내부 단자 전극(24a 내지 24d)의 표면에 각각 접속된다.

도 3에 나타내는 바와 같이, 제3 절연층(15c)상에 형성되는 컨택트홀 도체(18,19) 및 내부 단자 전극(24a 내지 24d)은 그 목적으로 하는 형성 영역의 전면에 형성되어 있다. 이에 대하여, 제2 절연층(15b)상에 형성되는 컨택트홀 도체(18,19) 및 내부 단자 전극(24a 내지 24d)는, 제3 절연층(15c)상에 형성된 것에 비해, 중앙부의 도체가 배제된 도너츠 형상으로 되어 있다. 또한, 하층인 제1 절연층(15a)상에 형성되는 컨택트홀 도체(18,19) 및 내부 단자 전극(24a 내지 24d)은, 제2 절연층(15b)상에 형성된 것에 비해, 루프의 도체폭이 가늘어(중앙의 도체 비형성 영역의 면적이 커)져 있다.

컨택트홀 도체(18,19) 및 내부 단자 전극(24a 내지 24d)은 비교적 넓은 면적을 갖는 도체 패턴이기 때문에, 그 중앙부에서 도금이 성장하기 쉬워, 최하층에서 최상층까지의 모든 도체층에서 목적으로 하는 형성 영역의 전면에 형성하면, 도체 패턴의 두께의 증가가 강조되어 버려, 최상층의 도체 패턴의 상면에 융기가 발생하기 쉽다. 특히, 직류 저항을 저감하기 위해 스파이럴 도체(16,17)의 두께를 두껍게(어스펙트비를 높게) 하는 경우, 이것과 동시에 형성되는 컨택트홀 도체(18,19)나 내부 단자 전극(24a 내지 24d)의 두께도 두꺼워져, 그 면내 편차도 커지기 쉽다. 즉, 최상층의 도체 패턴 상면의 융기가 현저해진다. 그러나, 본 실시 형태와 같이 하층의 도체 패턴의 평면 방향의 중앙부에 공동을 마련하여 상층이 될수록 공동의 평면 사이즈를 서서히 작게 함으로써, 최상층의 표면의 평탄성을 높일 수 있다.

이하, 최상층의 융기를 방지하기 위한 도체 패턴의 적층 구조에 대해 상세하게 설명한다.

도 4(a) 내지 (c)는, 최상층의 융기를 방지하기 위한 도체 패턴의 2층의 적층 구조를 나타내는 대략 평면도 및 단면도이며, (a)는 하층(1층째)의 도체 패턴의 평면 형상, (b)는 상층(2층째)의 도체 패턴의 평면 형상, (c)는 (a) 및 (b)의 X1-X1＇선에 따른 단면도이다. 또한, 이하의 예에서는 도체 패턴의 형상을 구형으로 하지만, 도 2 및 도 3에 나타낸 컨택트홀 도체(18,19)나 내부 단자 전극(24a 내지 24d)과 같이, 도체 패턴의 평면 형상은 구형으로 한정되지 않고, 그 기능이나 배치에 맞추어 임의로 설정할 수 있다.

도 4(a) 내지 (c)에 나타내는 바와 같이, 하층(제1 도체층 LC1)의 도체 패턴(P1)(제1 도체 패턴)은 소정의 도체 형성 영역(S1)내에 형성되어 있고, 그 평면 형상은 그 중앙에 공동부(C1)를 갖는 도너츠 형상(폐루프 형상)이다. 도체 패턴(P1)의 주위는 절연층(LI1)로 덮여 있고, 절연층(LI1)을 관통하는 개구(h1)(제1 개구)로부터 노출되어 있다.

도 4(a)에서, 파선으로 나타내는 개구(h1) 내측의 평면 영역(제1 개구 영역)은, 햇칭으로 나타내는 도체 패턴(P1)이 형성된 영역(제1 영역)과 도체 패턴(P1)이 형성되어 있지 않은 영역(제2 영역)을 가지고 있다. 제1 영역은, 제1 개구 영역 중 그 중앙부의 공동부(C1)를 제외한 영역이며, 제2 영역은, 개구 영역 중 제1 영역을 제외한 영역, 즉 공동부(C1)이다.

하층의 도체 패턴(P1)에 겹쳐서 설치되는 상층(제2 도체층 LC2)의 도체 패턴(P2)(제2 도체 패턴)은 그 도체 형성 영역(S2)의 전면에 형성되고, 도체 패턴(P2)은, 평면으로 보아 도체 패턴(P1)의 전면을 덮고 있다. 도체 패턴(P2)의 일부는 도체 패턴(P1) 중앙의 공동부(C1) 내부에도 매립된다. 즉, 도체 패턴(P2)는, 개구(h1)의 제1 영역과 제2 영역의 양쪽에 매립되어 있다. 도체 패턴(P2)의 주위에는 절연층(LI2)이 충전되어 있다.

도 12(a)에 나타낸 바와 같이, 각 도체층의 도체 패턴을 그 형성 영역의 전면에 형성했을 경우에는 도금 전류의 집중에 의해서 융기가 발생하기 쉽고, 상층으로 갈수록 융기가 보다 강조된 형상이 되어 버린다. 그러나, 도 4에 나타내는 바와 같이, 하층의 도체 패턴(P1)의 중앙에 공동부(C1)를 마련하고, 도체 패턴(P1)의 중앙이 함몰되어 있는 경우에는, 하층의 함몰과 상층의 융기가 상쇄되므로, 상층의 도체 패턴(P2)의 표면을 대체로 평탄하게 할 수 있다.

도 4에 나타낸 적층 구조의 형성에서는, 우선 제1 도체 형성 영역(S1)에 도체 패턴(P1)를 형성하고, 그 위에 절연층(LI1)를 형성하고, 절연층(LI1)에 개구(h1)를 형성하여 도체 패턴(P1)를 노출시킨다. 이 때, 개구(h1)에서는 도체 패턴(P1)의 표면과 측면이 노출된다. 다음에, 절연층(LI1)의 상면 중 제1 도체 형성 영역(S1)과 평면으로 보아 겹치는 제2 도체 형성 영역(S2)에 도체 패턴(P2)을 형성한다. 도체 패턴(P2)은, 평면으로 보아 도체 패턴(P1)의 전면을 덮도록 형성하고, 이에 따라 제1 도체 패턴(P1)와 제2 도체 패턴(P2)을 접속한다.

도 5는, 최상층의 융기를 방지하기 위한 도체 패턴의 4층의 적층 구조를 나타내는 대략 단면도이다.

도 5에 나타내는 바와 같이, 도체 패턴의 적층수가 더욱 많은 경우, 도체 패턴 공동부의 면적이 상층을 향할수록 서서히 축소하도록 하면 좋다. 즉, 1 내지 3층째의 도체 패턴(P1 내지 P3)의 평면 형상은 그 중앙에 공동부(C1 내지 C3)를 각각 갖는 도너츠 형상이며, 2층째의 도체 패턴(P2)의 공동부(C2)의 크기는 1층째의 그것보다 작고, 3층째의 도체 패턴(P3)의 공동부(C3)의 크기는 2층째의 그것보다 작다. 최상층인 4층째의 도체 패턴(P4)은 그 형성 영역(S4)의 전면에 형성되고, 그 일부는 도체 패턴(P3)의 공동부(C3)의 내부에도 매립된다. 이와 같이 도체 패턴의 적층수가 증가했을 경우에도, 최하층의 의도적인 함몰이 상층으로 향함에 따라 서서히 평탄화되므로, 최상층의 도체 패턴의 상면을 대체로 평탄하게 할 수 있다.

도 6(a) 내지 (f)는, 도 4에 나타낸 하층의 도체 패턴의 평면 레이아웃의 변형예를 나타내는 대략 평면도이다.

도 6(a) 및 (b)에 나타내는 하층의 도체 패턴(P1)은, 도 4(a)와 마찬가지로, 구형 패턴의 중앙에 공동부(C1)를 갖는 폐루프 패턴이다. 이 중, 도 6(a)은, 도체 패턴(P1) 위에 형성되는 절연층(LI1)의 개구(h1)가 도체 패턴(P1)의 외주의 외측으로 비어져 나오지 않고 내측에 들어가 있다. 또 도 6(b)은, 그 위의 절연층에 형성되는 개구(h1)가 도체 패턴(P1)의 외주보다 외측으로 비어져 나오도록 형성되어 있다. 여기에서는 개구(h1)가 비어져 나오는 방향은, 도체 패턴(P1)의 길이 방향과 직교하는 방향(Y 방향)이다.

도 6(c) 및 (d)에 나타내는 하층의 도체 패턴(P1)은, 구형 패턴의 길이 방향과 평행한 한 변이 노치(notch)되어 이루어지는 대략 U자 패턴이다. 이 U자 패턴도, 구형 패턴의 중앙에 공동부(C1)를 갖는 패턴의 하나로 볼 수 있다. 이 중, 도 6(c)는, 그 위의 절연층에 형성되는 개구(h1)가 도체 패턴(P1)의 외주의 내측에 들어가도록 형성되어 있다. 또 도 6(d)는, 그 위의 절연층에 형성되는 개구(h1)가 도체 패턴(P1)의 외주보다 외측으로 비어져 나오도록 형성되어 있다. 여기에서는 개구(h1)가 비어져 나오는 방향은, 도체 패턴(P1)의 노치가 있는 방향이다.

도 6(e) 및 (f)에 나타내는 하층의 도체 패턴(P1)는, 구형 패턴의 길이 방향과 직교하는 한 변이 노치되어 이루어지는 대략 U자 패턴이다. 이 U자 패턴도, 구형 패턴의 중앙에 공동부(C1)를 갖는 패턴의 하나로 볼 수 있다. 이 중, 도 6(e)는, 그 위의 절연층에 형성되는 개구(h1)가 도체 패턴(P1)의 외주의 내측에 들어가도록 형성되어 있다. 또 도 6(f)는, 그 위의 절연층에 형성되는 개구(h1)가 도체 패턴(P1)의 외주보다 외측으로 비어져 나오도록 형성되어 있다. 여기에서는 개구(h1)가 비어져 나오는 방향은, 도체 패턴(P1)의 노치가 있는 방향이다.

도 6(a) 내지 (f)의 모두, 하층의 도체 패턴(P1)은 그 중앙에 공동부(C1)를 갖는 형상으로 되어 있으므로, 이것과 겹쳐서 설치되는 상층의 도체 패턴을 그 형성 영역의 전면에 형성했다고 해도, 상층의 도체 패턴 상면의 융기가 억제되므로, 최상층의 도체 패턴의 상면을 대체로 평탄하게 할 수 있다. 또, 상층의 도체 패턴은 하층의 도체 패턴의 상면뿐만 아니라 측면에도 접하고 있으므로, 양자의 접합 강도를 향상시킬 수 있다. 특히, 도 6(b), (d), (f)에서는, 개구(h1)를 넓혀 하층의 도체 패턴(P1)의 내측의 측면뿐만 아니라 외측의 측면도 노출시키므로, 양자의 접합 강도를 더욱 향상시킬 수 있다.

다음에, 최상층의 함몰을 방지하기 위한 도체 패턴의 적층 구조에 대해 상세하게 설명한다.

도 7(a) 내지 (c)는, 최상층의 함몰을 방지하기 위한 도체 패턴의 2층의 적층 구조를 나타내는 대략 단면도이며, (a)는 하층(1층째)의 도체 패턴의 평면 형상, (b)는 상층(2층째)의 도체 패턴의 평면 형상, (c)는 (a) 및 (b)의 X1-X1＇선에 따른 단면도이다. 또한, 이하의 예에서도 도체 패턴의 형상을 구형으로 하지만, 도 2 및 도 3에 나타낸 컨택트홀 도체(18,19)나 내부 단자 전극(24a 내지 24d)과 같이, 도체 패턴의 평면 형상은 구형으로 한정되지 않고, 그 기능이나 배치에 맞추어 임의로 설정할 수 있다.

도 7(a) 내지 (c)에 나타내는 바와 같이, 하층(제1 도체층 LC1)의 도체 패턴(P1)(제1 도체 패턴)은 소정의 도체 형성 영역(S1)내에 형성되어 있고, 그 평면 형상은 도체 형성 영역(S1)의 대략 중앙에만 형성된 섬 패턴이다. 또한 이 섬 패턴은 사방이 절연 영역으로 둘러싸인 고도(孤島) 패턴이 아니라 반도(半島) 패턴이다. 섬 패턴은, 그 형성 영역의 외측을 향하여 한 방향으로 인출되어 있다. 형성 영역의 중앙부에게만 도체 패턴이 형성되어 있으므로, 주위에 공동부(C1)를 갖는다고 할 수 있다. 도체 패턴(P1)의 주위는 절연층(LI1)으로 덮여 있고, 절연층(LI1)을 관통하는 개구(h1)(제1 개구)로부터 노출되어 있다.

도 7(a)에서, 파선으로 나타내는 개구(h1)의 내측의 평면 영역(제1 개구 영역)은, 햇칭으로 나타내는 도체 패턴(P1)이 형성된 영역(제1 영역)과 도체 패턴(P1)가 형성되어 있지 않은 영역(제2 영역)을 가지고 있다. 제2 영역은, 제1 개구 영역 중 적어도 그 중앙부를 제외한 영역, 즉 공동부(C1)이며, 제1 영역은, 개구 영역 중 제2 영역을 제외한 영역이다.

하층의 도체 패턴(P1)에 겹쳐서 설치되는 상층(제2 도체층 LC2)의 도체 패턴(P2)(제2 도체 패턴)은 그 도체 형성 영역(S2)의 전면에 형성되고, 도체 패턴(P2)은, 평면으로 보아 도체 패턴(P1)의 전면을 덮고 있다. 도체 패턴(P2)의 일부는 도체 패턴(P1)의 주위의 공동부(C1)의 내부에도 매립된다. 즉, 도체 패턴(P2)는, 개구(h1)의 제1 영역과 제2 영역의 양쪽에 매립되어 있다. 도체 패턴(P2)의 주위에는 절연층(LI2)가 충전되어 있다.

도 12(b)에 나타낸 바와 같이, 각 도체층의 도체 패턴을 그 넓은 형성 영역의 전면에 형성했을 경우에는 중앙에 함몰이 발생하기 쉬워, 상층으로 갈수록 함몰이 강조된 형상이 되어 버린다. 그러나, 도 7에 나타내는 바와 같이, 하층의 도체 패턴(P1)의 주위에 공동부(C1)를 마련하여 도체 패턴(P1)의 중앙이 상대적으로 융기되어 있는 경우에는, 하층의 융기와 상층의 함몰이 상쇄되므로, 상층의 도체 패턴(P2)의 표면을 대체로 평탄하게 할 수 있다.

도 8은, 최상층의 함몰을 방지하기 위한 도체 패턴의 4층의 적층 구조를 나타내는 대략 단면도이다.

도 8에 나타내는 바와 같이, 도체 패턴의 적층수가 더욱 많은 경우, 도체 패턴의 면적이 상층으로 향할수록 서서히 확대하도록 하면 좋다. 즉, 1 내지 3층째의 도체 패턴(P1 내지 P3)의 평면 형상은 그 중앙에만 형성되고 그 주위에는 공동부(C1 내지 C3)를 각각 갖는 융기 형상이며, 2층째의 도체 패턴(P2)의 크기는 1층째의 그것보다 크고, 3층째의 도체 패턴(P3)의 크기는 2층째의 그것보다 더욱 크다. 최상층인 4층째의 도체 패턴(P4)은 그 형성 영역(S4)의 전면에 형성되고 그 일부는 도체 패턴(P3) 주위의 공동부(C3)의 내부에도 매립된다. 이와 같이 도체 패턴의 적층수가 증가했을 경우에도, 최하층의 의도적인 융기가 상층으로 향함에 따라 서서히 평탄화되므로, 최상층의 도체 패턴의 상면을 대체로 평탄하게 할 수 있다.

도체 패턴의 높이의 면내 편차는 그 평면 사이즈에 따라서 다르다. 도체 패턴의 평면 사이즈(특히 최소폭)가 스파이럴 도체의 선폭보다 조금 넓은 정도인 경우, 도체 패턴의 최상층의 표면은 중앙부가 융기되기 쉽다. 그러나, 도체 패턴의 평면 사이즈가 충분히 큰 경우에는, 도체 패턴의 최상층의 표면은 중앙부가 함몰되기 쉽다. 면적이 너무 크면, 도금 전류는 단부에 흐르는 경향이 있기 때문에, 도금이 단부에 집중해 두께가 증가한다. 그 때문에, 단부가 융기되어 중앙부가 상대적으로 함몰된 형상이 되어 버린다. 어느 경우도, 도체 패턴을 단지 적층한 것만으로는 그 최상층의 상면이 평탄해지기 어려우므로, 본 발명에서는 하층의 도체 패턴을 이하에 나타내는 적절한 형상(융기 방지 패턴 또는 함몰 방지 패턴)으로 함으로써 최상층의 평탄성을 확보한다.

도 4 내지 도 6에 나타낸 융기 방지 패턴과 도 7 및 도 8에 나타낸 함몰 방지 패턴의 어느 쪽을 채용할지는, 종래의 방법으로 실제로 시작했을 때의 결과로부터 판단하면 좋지만, 예를 들면, 스파이럴 도체의 선폭에 대해서, 1.5 내지 4배 정도의 폭을 갖는 도체 패턴에 대해서는 “융기 방지 패턴(폐루프 패턴 또는 U자 패턴)”를 채용하고, 스파이럴 도체의 선폭에 대해서, 4배 이상의 폭을 갖는 도체 패턴에 대해서는“함몰 방지 패턴”을 채용하도록 하여도 좋다.

컨택트홀 도체(18,19)는, 스파이럴 도체(16,17)의 내측이라는 매우 한정된 범위 내에 형성되는 것이며, 스루홀 자성체(14)를 마련하는 경우에는 그 형성 범위는 더욱 한정된다. 그 때문에, 컨택트홀 도체(18,19)의 면적은 비교적 작아, 최상층에 융기가 발생하기 쉽다. 따라서, 컨택트홀 도체(18,19)에는 융기 방지 패턴을 채용하는 것이 바람직하다.

이에 대하여, 내부 단자 전극(24a 내지 24d)은, 스파이럴 도체(16,17)의 외측에 설치되어 컨택트홀 도체(18,19)보다 크게 형성하는 것도 가능하다. 또, 집합 기판상에 다수의 소자를 형성하는 양산 프로세스에서, 인접하는 소자간에 공통의 커다란 내부 단자 전극을 형성하는 경우에는, 내부 단자 전극의 면적은 매우 커진다. 이와 같이, 내부 단자 전극의 면적이 비교적 커서, 최상층에 함몰이 발생하기 쉬운 경우에는 내부 단자 전극(24a 내지 24d)에는 함몰 방지 패턴을 채용하는 것이 바람직하다.

다만, 스파이럴 도체(16,17)의 루프 사이즈를 크게 하거나 스루홀 자성체(14)를 생략하거나 하는 경우에는, 비교적 커다란 컨택트홀 도체(18,19)를 형성할 수 있으므로, 이 경우에는, 컨택트홀 도체(18,19)에 함몰 방지 패턴을 채용하는 것이 좋다. 또, 스파이럴 도체(16,17)의 루프 사이즈를 크게 하여 내부 단자 전극(24a 내지 24d)의 형성 영역이 매우 한정되는 경우, 내부 단자 전극(24a 내지 24d)의 면적이 작아지므로, 이 경우에는, 내부 단자 전극(24a 내지 24d)에 융기 방지 패턴을 채용하는 것이 좋다.

도 9는, 각 도체층의 평면 레이아웃의 다른 예를 나타내는 대략 평면도이다. 도시한 바와 같이, 스파이럴 도체(16,17)의 내측의 스루홀 자성체(14)(도 3 참조)를 생략하여 컨택트홀 도체(18,19)의 사이즈를 크게 했을 경우에는, 컨택트홀 도체(18,19)에 함몰 방지 패턴을 채용하는 것이 좋다.

도 10은, 집합 기판의 평면 레이아웃을 나타내는 대략 평면도이다. 도시한 바와 같이, 내부 단자 전극(24a 내지 24b)가 인접하는 네 개의 소자의 코너부에 위치하는 경우는, 그것들이 일체화된 집합 단자 전극(BB)으로서 형성되어 그 면적이 매우 커진다. 이 경우에는, 집합 단자 전극(BB)에 대하여 함몰 방지 패턴을 채용하는 것이 바람직하다.

도 11은, 코일 부품(1)의 제조 방법을 나타내는 플로우 차트다.

코일 부품(1)의 제조에서는 우선 자성 웨이퍼를 준비하여, (스텝 S11), 자성 웨이퍼의 표면에 다수의 커먼 모드 필터 소자가 레이아웃된 박막 코일층(11)을 형성한다(스텝 S12).

박막 코일층(11)은 절연층을 형성한 후, 절연층의 표면에 도체 패턴을 형성하는 공정을 반복함으로써 형성할 수 있다. 이하, 박막 코일층(11)의 형성 공정에 대해 상세하게 설명한다.

박막 코일층(11)의 형성에서는, 우선 절연층(15a)를 형성한 후, 절연층(15a) 상에 제1 스파이럴 도체(16) 및 내부 단자 전극(24a 내지 24d)을 형성한다. 다음으로, 절연층(15a)상에 절연층(15b)를 형성한 후, 절연층(15b)상에 제2 스파이럴 도체(17) 및 내부 단자 전극(24a 내지 24d)을 형성한다. 그 다음에, 절연층(15b)상에 절연층(15c)을 형성한 후, 절연층(15c)상에 제 1 및 제2 인출 도체(20,21) 및 내부 단자 전극(24a 내지 24d)를 형성한다. 다시 절연층(15c)상에 절연층(15d)를 형성한다(도 2 참조).

여기에서, 각 절연층(15 a 내지 15d)은, 기초면에 감광성 수지를 스핀 코트, 또는 감광성 수지 필름을 첩부하고, 이것을 노광 및 현상함으로써 형성할 수 있다. 특히, 제1 절연층(15a)에는 개구(hg)가 형성되고, 제2 절연층(15b)에는 개구(ha 내지 he, hg)가 형성되고, 제3 절연층(15c)에는 개구(ha 내지 hg)가 형성되고, 제4 절연층(15d)에는 개구(ha 내지 hd) 및 개구(hg)가 형성된다.

도체 패턴의 재료에는 Cu를 이용하는 것이 바람직하다. 도체 패턴은 증착법 또는 스패터링법에 의해 도체층을 형성한 후, 그 위에 패터닝된 레지스터층을 형성하고, 거기에 전해 도금을 하여, 레지스터층 및 불필요한 기초 도체층을 제거함으로써 형성할 수 있다.

이 때, 컨택트홀 도체(18,19)를 형성하기 위한 개구(관통공)(he, hf)의 내부가 도금 재료로 매립되고, 이에 따라 컨택트홀 도체(18,19)가 형성된다. 또, 내부 단자 전극(24a 내지 24b)을 형성하기 위한 개구(ha 내지 hd)의 내부도 도금 재료로 매립되고, 이에 따라 내부 단자 전극(24a 내지 24d)가 형성된다.

다음으로, 박막 코일층(11)의 표층인 절연층(15d)상에 범프 전극(12a 내지 12d)의 집합체인 범프 전극(12)을 형성한다(스텝 S13). 범프 전극(12)의 형성 방법은, 우선 절연층(15d)의 전면에 기초 도체층을 스패터링법에 의해 형성한다. 기초 도체층의 재료로서는 Cu등을 이용할 수 있다. 그 후, 드라이 필름을 첩부하여 노광 및 현상함으로써, 범프 전극(12a 내지 12d) 및 제 1 및 제2 인출 도체(20,21)을 형성해야 할 위치에 있는 드라이 필름을 선택적으로 제거하고 드라이 필름층을 형성하여 기초 도체층을 노출시킨다. 또한, 범프 전극의 형성은 드라이 필름을 이용한 방법으로 한정하는 것은 아니다.

또한, 전해 도금을 실시하여 기초 도체층의 노출 부분을 성장시킴으로써, 두꺼운 범프 전극(12a 내지 12d)의 집합체를 형성한다. 이 때, 절연층(15d)에 형성된 개구(ha 내지 hd)의 내부가 도금 재료로 매립되고, 이에 따라 범프 전극(12a 내지 12d)와 내부 단자 전극(24a 내지 24d)가 전기적으로 접속된다.

그 후, 드라이 필름층을 제거하고, 전면을 에칭하여 불필요한 기초 도체층을 제거함으로써, 대략 기둥 모양의 범프 전극(12)가 완성된다. 이 예에서는, 대략 기둥 모양의 범프 전극(12)는, X방향 및 Y방향에 인접하는 4개의 칩 부품에 공통의 전극으로서 형성되지만, 개별적으로 범프 전극이 형성되어도 좋다. 범프 전극(12)는 후술의 다이싱에 의해서 4 분할되고, 이에 따라 각 소자에 대응하는 개별의 범프 전극(12a 내지 12d)이 형성된다.

다음으로, 범프 전극(12)가 형성된 자성 웨이퍼상에 복합 페라이트의 페이스트를 충전하고 경화시켜 자성 수지층(13)을 형성한다(스텝 S14). 또, 복합 페라이트의 페이스트를 개구(hg)의 내부에도 충전함으로써, 스루홀 자성체(14)를 동시에 형성한다. 이 때, 자성 수지층(13)을 확실히 형성하기 위해 다량의 페이스트가 충전되고, 이에 따라 범프 전극(12)은 자성 수지층(13)내에 매몰된 상태가 된다. 그 때문에, 범프 전극(12)의 표면이 노출할 때까지 자성 수지층(13)을 연마해 소정의 두께로 함과 동시에 표면을 평활화한다(스텝 S15). 또한 자성 웨이퍼에 대해서도 소정의 두께가 되도록 연마한다(스텝 S15).

그 후, 자성 웨이퍼의 다이싱에 의해서 각 커먼 모드 필터 소자를 개편화(칩화) 한다(스텝 S16). 이 때, 도 10에 나타내는 바와 같이, X방향으로 연장되는 절단 라인(D1) 및 Y방향으로 연장되는 절단 라인(D2)은 범프 전극(12)의 중앙을 통과하고, 얻어진 범프 전극(12a 내지 12d)의 절단면은, 칩화한 부품(칩 부품)의 측면에 노출되게 된다. 범프 전극(12a 내지 12d)의 2개의 측면은 실장시에 솔더 피렛(solder fillet)의 형성면이 되므로, 솔더 실장시의 고착 강도를 높일 수 있다.

다음으로, 칩 부품의 배럴 연마를 실시해 엣지를 제거한 후(스텝 S17), 상기 도금을 행하고(스텝 S18), 이에 따라 도 1에 나타내는 범프 전극(12a 내지 12d)이 완성된다. 이와 같이, 칩 부품의 외표면을 배럴 연마함으로써 칩 결손 등의 파손이 생기기 어려운 코일 부품을 제조할 수 있다. 또, 칩 부품의 외주면에 노출되는 범프 전극(12a 내지 12d)의 표면을 도금 처리하기 위해, 범프 전극(12a 내지 12d)의 표면을 평활면으로 할 수 있다.

이상 설명한 바와 같이, 본 실시 형태에 의한 전자 부품 및 그 제조 방법에 의하면, 도체 패턴을 적층할 때에 각 도체층의 도체 패턴 상면의 높이 편차를 억제하는 것이 가능한 전자 부품을 간편하고 저비용으로 제조할 수 있다. 또, 범프 전극(12a 내지 12d)의 주위에 자성 수지층(13)을 형성하고 있으므로, 범프 전극(12a 내지 12d)를 보강할 수 있어 범프 전극(12a 내지 12d)의 박리 등을 방지할 수 있다. 또, 본 실시 형태에 의한 코일 부품(1)의 제조 방법은, 범프 전극(12a 내지 12d)를 도금에 의해 형성하고 있으므로, 예를 들면 스패터링으로 형성하는 경우보다 가공 정도가 높게 안정된 외부 단자 전극을 제공할 수 있다. 또한 공정수의 삭감 및 저비용화를 도모할 수 있다.

본 발명은, 이상의 실시의 형태로 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지의 변경을 가하는 것이 가능하고, 그것들도 본 발명에 포함되는 것은 말할 것도 없다.

예를 들면, 상기 실시 형태에 대해서는, 범프 전극의 주위에 자성 수지층을 충전하고 있지만, 본 발명에 있어서는, 자성 수지층으로 한정되지 않고, 자성이 없는 단순한 절연체층이어도 좋다. 또한, 스루홀 자성체(14)를 생략하는 것도 가능하다.

또한, 상기 실시 형태에서는, 3층 도체층 구조의 박막 코일층(11)을 예로 들었지만, 본 발명에서 도체층의 적층수는 몇 개이어도 좋고, 3층 구조로 한정되지 않는다. 또, 상기 실시 형태에 대해서는, 코일 부품으로서 커먼 모드 필터를 예로 들었지만, 본 발명은 커먼 모드 필터로 한정되는 것이 아니고, 예를 들면 트랜스나 전원계 코일 등, 다른 여러 가지의 코일 부품에 적용 가능하다. 또한, 코일 부품에 한정하지 않고, 도금에 의해 박막 패턴이 형성되는 여러 가지의 전자 부품에 적용하는 것이 가능하다.

1: 코일 부품(전자 부품)
10: 기판
10a, 10b, 10c, 10d: 측면
11: 박막 코일층
12, 12a 내지 12d: 범프 전극
13: 자성 수지층
14: 스루홀 자성체
15a 내지 15d: 절연층
16, 17: 스파이럴 도체
16a, 17a: 스파이럴 도체의 내주단
16b, 17b: 스파이럴 도체의 외주단
18, 19: 컨택트홀 도체
20, 21: 인출 도체
24a 내지 24d: 내부 단자 전극
BB: 집합 단자 전극
C1-C3: 공동부
D1, D2: 절단 라인
LC1, LC2: 도체층
LI1, LI2: 절연층
P1 내지 P4: 도체 패턴
S1 내지 S4: 도체 형성 영역
h1: 개구
ha 내지 hg: 개구

Claims (11)

1. 제1 도체 패턴을 포함하는 제1 도체층과,
   상기 제1 도체층을 덮는 제1 절연층과,
   상기 제1 절연층을 관통하여 상기 제1 도체 패턴의 상면과 측면을 노출시키는 제1 개구와,
   상기 제1 절연층상에 설치되고 상기 제1 개구를 통해서 상기 제1 도체 패턴의 상면과 측면의 양쪽에 접속된 제2 도체 패턴을 포함하는 제2 도체층을 구비하고,
   상기 제1 절연층에 수직한 방향에서 본 상기 제1 개구는,
   상기 제1 도체 패턴과 중첩되는 제1 영역과
   상기 제1 도체 패턴과 중첩되지 않는 제2 영역을 가지며,
   상기 제2 도체 패턴은, 상기 제1 개구의 상기 제1 영역과 상기 제2 영역의 양쪽에 매립되어 있는 것을 특징으로 하는 전자 부품.
2. 제1항에 있어서,
   상기 제1 영역은, 상기 제1 개구 중 적어도 그 중앙부를 제외한 영역이며,
   상기 제2 영역은, 상기 제1 개구 중 상기 제1 영역을 제외한 영역인, 전자 부품.
3. 제2항에 있어서,
   상기 제1 도체 패턴은, 폐루프 패턴 또는 U자 패턴이며,
   상기 제2 영역은, 상기 폐루프 패턴 또는 상기 U자 패턴 내측의 영역을 포함하는, 전자 부품.
4. 제1항에 있어서,
   상기 제2 영역은, 상기 제1 개구 중 적어도 그 중앙부를 제외한 영역이며,
   상기 제1 영역은, 상기 제1 개구 중 상기 제2 영역을 제외한 영역인, 전자 부품.
5. 제4항에 있어서,
   상기 제1 도체 패턴은, 섬 패턴이며,
   상기 제2 영역은, 상기 섬 패턴 주위의 영역을 포함하는, 전자 부품.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   상기 제1 도체층은, 평면 코일 패턴을 추가로 포함하는, 전자 부품.
7. 제6항에 있어서,
   상기 평면 코일 패턴은 스파이럴 도체이며,
   상기 제1 도체 패턴은, 상기 스파이럴 도체의 내주단 또는 외주단에 접속되어 있는, 전자 부품.
8. 제1항에 있어서,
   상기 제2 도체층을 덮는 제2 절연층과
   상기 제2 절연층을 관통하여 상기 제2 도체 패턴의 상면과 측면을 노출시키는 제2 개구와
   상기 제2 절연층 상에 설치되고 상기 제2 개구를 통해서 상기 제2 도체 패턴의 상면과 측면의 양쪽에 접속된 제3 도체 패턴을 더 구비하고,
   상기 제1 절연층에 수직한 방향에서 본 제2 개구는,
   상기 제2 도체 패턴과 중첩되는 제3 영역과
   상기 제2 도체 패턴과 중첩되지 않는 제4 영역을 가지며,
   상기 제3 영역은, 상기 제1 영역과 다른 크기를 가지며,
   상기 제3 도체 패턴은, 상기 제2 개구의 상기 제3 영역과 상기 제4 영역의 양쪽에 매립되어 있는 것을 특징으로 하는 전자 부품.
9. 제8항에 있어서,
   상기 제1 도체층은, 제1 스파이럴 도체를 추가로 포함하고,
   상기 제2 도체층은, 상기 제1 스파이럴 도체와 자기 결합하는 제2 스파이럴 도체를 추가로 포함하는, 전자 부품.
10. 제1 도체 패턴을 포함하는 제1 도체층을 형성하는 공정과
    상기 제1 도체층을 덮는 제1 절연층을 형성하는 공정과
    상기 제1 도체 패턴의 상면과 측면이 노출하도록 상기 제1 절연층에 제1 개구를 형성하는 공정과
    상기 제1 절연층 상에 제2 도체 패턴을 포함하는 제2 도체층을 형성함과 동시에, 상기 제1 개구를 통해서 상기 제2 도체 패턴을 상기 제1 도체 패턴에 접속하는 공정을 구비하고,
    상기 제1 절연층에 수직한 방향에서 본 상기 제1 개구는,
    상기 제1 도체 패턴과 중첩되는 제1 영역과 상기 제1 도체 패턴과 중첩되지 않는 제2 영역을 가지며,
    상기 제2 도체 패턴은, 상기 제1 개구의 상기 제1 영역과 상기 제2 영역의 양쪽에 매립되는 것을 특징으로 하는 전자 부품의 제조 방법.
11. 제10항에 있어서,
    상기 제1 도체층을 형성하는 공정은, 상기 제1 도체 패턴과 함께 평면 코일 패턴을 형성하는 공정을 포함하는, 전자 부품의 제조 방법.

Images