KR101515282B1 - 반도체 발광 소자 및 그의 제조 방법 - Google Patents

반도체 발광 소자 및 그의 제조 방법 Download PDF

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가즈오 시모카와
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히사시 이토
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Abstract

반도체 발광 소자는 발광부, 제1 및 제2 도전성 필러, 밀봉부 및 제1 및 제2 단자부를 포함한다. 발광부는 제1 및 제2 반도체층 및 발광층을 포함한다. 발광층은 제1 반도체층 상에 설치된다. 제2 반도체층은 발광층 상에 설치된다. 제1 도전성 필러는 제1 반도체층 상에 설치된다. 제2 도전성 필러는 제2 반도체층 상에 설치된다. 밀봉부는 발광부, 제1 도전성 필러 및 제2 도전성 필러 각각의 측면을 덮는다. 제1 단자부는 제1 도전성 필러와 밀봉부 상에 설치된다. 제2 단자부는 제2 도전성 필러와 밀봉부 상에 설치된다.

Description

반도체 발광 소자 및 그의 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 출원은 2012년 3월 23일자로 출원된 일본 특허 출원 제2012-068462호를 기초로 하여 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 명세서에 설명된 실시 형태는 일반적으로 반도체 발광 소자 및 그의 제조 방법에 관한 것이다.
질화물 반도체를 이용한 LEDs(Light Emitting Diode) 등과 같은 반도체 발광 소자가 개발되고 있다. 또한, 예를 들면, 청색광을 방출하는 LED와, 청색광을 흡수해서 황색광을 방출하는 형광체를 조합함으로써 백색광을 방출하는 반도체 발광 소자도 개발되고 있다. 이러한 유형의 반도체 발광 소자에서, 신뢰성의 향상이 요망되고 있다.
본 개시의 실시 형태들의 목적은 신뢰성이 보다 높은 반도체 발광 소자를 제공하는 것이다.
일반적으로, 일 실시 형태에 따르면, 반도체 발광 소자는 발광부와, 제1 도전성 필러와, 제2 도전성 필러와, 밀봉부와, 제1 단자부와, 제2 단자부를 포함한다. 상기 발광부는 제1 반도체층과, 발광층과, 제2 반도체층을 포함한다. 상기 제1 반도체층은 제1 도전형이다. 상기 제1 반도체층은 제1 부분과 제2 부분을 포함하는 주면을 갖는다. 상기 발광층은 상기 제1 부분 상에 설치된다. 상기 제2 반도체층은 제2 도전형이다. 상기 제2 반도체층은 상기 발광층 상에 설치된다. 상기 발광부는 주면에 대하여 교차하는 측면을 갖는다. 상기 제1 도전성 필러는 상기 제2 부분 상에 설치되고, 상기 주면에 대하여 수직한 제1 방향을 따라 연장된다. 상기 제1 도전성 필러는 상기 제1 방향을 따른 측면을 갖고, 상기 제1 반도체층에 전기적으로 접속된다. 상기 제2 도전성 필러는 상기 제2 반도체층 상에 설치되고, 상기 제1 방향을 따라 연장된다. 상기 제2 도전성 필러는 제1 방향을 따른 측면을 갖고, 상기 제2 반도체층에 전기적으로 접속된다. 상기 밀봉부는 상기 발광부의 측면, 상기 제1 도전성 필러의 측면 및 상기 제2 도전성 필러의 측면을 덮는다. 상기 제1 단자부는 상기 제1 도전성 필러와 상기 밀봉부 상에 설치되고, 상기 제1 도전성 필러에 전기적으로 접속된다. 상기 제1 단자부는 제1 중첩 부분과 제2 중첩 부분을 포함한다. 상기 제1 중첩 부분은 발광부와 중첩된다. 제2 중첩 부분은 상기 주면에 대하여 평행한 평면에 투영했을 때, 상기 발광부와 중첩되지 않고 상기 밀봉부와 중첩된다. 상기 제2 단자부는 제2 도전성 필러와 밀봉부 상에 설치된다. 제2 단자부는 상기 제1 단자부와 이격하고, 상기 제2 도전성 필러에 전기적으로 접속된다. 상기 제2 단자부는 제3 중첩 부분과 제4 중첩 부분을 포함한다. 제3 중첩 부분은 발광부와 중첩된다. 제4 중첩 부분은 상기 평면에 투영했을 때, 상기 발광부와 중첩되지 않고 상기 밀봉부와 중첩된다. 신뢰성이 보다 높은 반도체 발광 소자가 얻어진다.
다른 실시 형태에 따르면, 반도체 발광 소자의 제조 방법이 개시된다. 상기 방법은 지지 기판과, 상기 지지 기판의 표면 상에 배열되는 복수의 반도체 부품들을 포함하는 가공체를 준비하는 단계를 포함한다. 상기 반도체 부품들의 각각은 기판부, 발광부, 제1 도전성 필러 및 제2 도전성 필러를 포함한다. 상기 발광부는 지지부 상에 설치된다. 상기 발광부는 제1 반도체층과, 발광층과, 제2 반도체층을 포함한다. 상기 제1 반도체층은 제1 도전형이고, 기판부 상에 설치된다. 상기 제1 반도체층은 제1 부분과 제2 부분을 포함하는 주면을 갖는다. 상기 발광층은 상기 제1 부분 상에 설치된다. 상기 제2 반도체층은 제2 도전형이고, 발광층 상에 설치된다. 상기 발광부는 주면에 대하여 교차하는 측면을 갖는다. 상기 제1 도전성 필러는 상기 제2 부분 상에 설치되고, 상기 주면에 대하여 수직한 제1 방향을 따라 연장된다. 상기 제1 도전성 필러는 상기 제1 방향을 따른 측면을 갖고, 상기 제1 반도체층에 전기적으로 접속된다. 상기 제2 도전성 필러는 상기 제2 반도체층 상에 설치되고, 상기 제1 방향을 따라 연장된다. 상기 제2 도전성 필러는 제1 방향을 따른 측면을 갖고, 상기 제2 반도체층에 전기적으로 접속된다. 상기 방법은 상기 반도체 부품들 상 및 상기 지지 기판의 상기 표면 상에 수지막을 형성하는 단계를 포함할 수 있다. 상기 수지막은 상기 반도체 부품들 각각의 상기 발광부의 상기 측면, 상기 제1 도전성 필러의 상기 측면 및 상기 제2 도전성 필러의 상기 측면을 덮는다. 상기 방법은 상기 반도체 부품들 및 상기 수지막으로부터 상기 지지 기판을 제거하는 단계를 포함할 수 있다. 상기 방법은 상기 수지막에 복수의 오목부를 형성하는 단계를 포함할 수 있다. 상기 오목부는 상기 반도체 부품들의 상기 기판부 각각을 제거함으로써 상기 기판부의 형상을 반영한다. 상기 방법은 상기 복수의 오목부에, 파장 변환 재료를 포함하는 수지 재료를 충진함으로써, 상기 파장 변환 재료를 포함하는 파장 변환층을 형성하는 단계를 포함할 수 있다. 상기 파장 변환층은 상기 발광부에서 방출되는 제1 광의 적어도 일부를 흡수하고, 상기 제1 광의 피크 파장과는 다른 피크 파장을 갖는 제2 광을 방출한다. 상기 방법은 상기 수지막을 상기 반도체 부품들의 쌍들 사이에서 절단하는 단계를 포함할 수 있다. 신뢰성이 보다 높은 반도체 발광 소자가 얻어진다.
도 1은 제1 실시 형태에 따른 반도체 발광 소자를 예시하는 모식적 단면도이다.
도 2의 (a) 내지 (c)는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 모식적 단면도이다.
도 3의 (a) 내지 (c)는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 모식적 단면도이다.
도 4의 (a) 내지 (d)는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 모식적 단면도이다.
도 5는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 플로우챠트이다.
도 6의 (a) 및 (b)는 제2 실시 형태에 따른 반도체 발광 소자를 예시하는 모식도이다.
도 7의 (a) 및 (b)는 제2 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 모식도이다.
도 8의 (a) 내지 (c)는 제3 실시 형태에 따른 반도체 발광 소자를 예시하는 모식도이다.
도 9는 제3 실시 형태에 따른 반도체 발광 소자를 예시하는 등가 회로도이다.
(제1 실시 형태)
이하에서는, 각 실시 형태에 대해서 첨부 도면을 참조하여 설명한다.
또한, 도면은 모식적인 또는 단순화된 도시이며, 각 부분의 두께와 폭 간의 관계 및 부분 간의 크기의 비율은 현실의 것과 상이할 수도 있다. 또한, 동일 부분을 나타낼 경우에도, 도면에 따라 서로의 치수 및 비율이 다르게 도시될 경우도 있다.
또한, 본원의 명세서와 도면에서, 이미 도면에 도시되어 설명된 요소에는 동일한 부호를 붙이고, 그 요소의 반복적인 상세한 설명은 생략한다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 반도체 발광 소자를 예시하는 모식적 단면도이다. 도 1에 나타낸 것과 같이, 본 실시 형태에 따른 반도체 발광 소자(110)는 발광부(15)와, 제1 도전성 필러(41)와, 제2 도전성 필러(42)와, 밀봉부(44)와, 제1 단자부(51)와, 제2 단자부(52)를 포함한다.
발광부(15)는 제1 반도체층(10)과, 제2 반도체층(20)과, 발광층(30)을 포함한다.
제1 반도체층(10)은 제1 주면(주면)(10a)과, 제1 주면(10a)과 반대측의 제2 주면(10b)을 갖는다. 제2 주면(10b)은, 예를 들면, 제1 주면(10a)에 실질적으로 평행하다. 제1 반도체층(10)은 제1 도전형을 갖는다. 제1 주면(10a)은 제2 반도체층(20)과 대향하는 제1 부분(10p)과, 제2 반도체층(20)과 대향하지 않는 제2 부분(10q)을 포함한다. 제1 부분(10p)은 제2 부분(10q)과 병치된다.
발광층(30)은 제1 주면(10a)의 제1 부분(10p) 상에 설치된다. 제2 반도체층(20)은 발광층(30) 상에 설치된다. 발광층(30)은 제1 반도체층(10)과 제2 반도체층(20) 사이에 설치된다. 제2 반도체층(20)은 제2 도전형을 갖는다. 제2 도전형은 제1 도전형과는 다른 도전형이다. 예를 들면, 제1 도전형은 ｎ형이며, 제2 도전형은 ｐ형이다. 그러나, 본 실시 형태는 이에 한하지 않고, 제1 도전형이 ｐ형이며, 제2 도전형이 ｎ형이라도 좋다. 이하에서는, 제1 도전형이 ｎ형이며, 제2 도전형이 ｐ형인 경우를 설명한다.
제1 반도체층(10), 제2 반도체층(20) 및 발광층(30)은, 예를 들면, 질화물 반도체를 포함한다. 제1 반도체층(10)은, 예를 들면 ｎ형 클래드층을 포함한다. 제2 반도체층(20)은, 예를 들면, ｐ형 클래드층을 포함한다. 발광층(30)은, 예를 들면, 단일 양자웰(SQW: Single Quantum Well) 구성, 또는 다중 양자웰(MQW: Multi Quantum Well) 구성을 갖는다.
단일 양자웰 구성을 갖는 발광층(30)은, 예를 들면, 2개의 장벽층과, 2개의 장벽층 사이에 설치된 웰층을 포함한다. 다중 양자웰 구성을 갖는 발광층(30)은, 예를 들면, 3개 이상의 장벽층과, 장벽층의 각 쌍 사이에 설치된 웰층을 포함한다. 장벽층에는, 예를 들면, GaN 화합물 반도체가 이용된다. 웰층에는, 예를 들면, InGaN 화합물 반도체가 이용된다. 장벽층이 In을 포함할 경우는, 장벽층에서의 In의 조성비는 웰층에서의 In의 조성비보다 낮다.
예를 들면, 기판 상에, 제1 반도체층(10), 발광층(30) 및 제2 반도체층(20)이 이 순서대로 결정 성장되어, 발광부(15)를 형성하는 적층 결정막이 형성된다. 적층 결정막의 일부가, 제2 반도체층(20) 측으로부터, 제1 반도체층(10)에 도달할때까지 제거된다. 이에 따라, 제1 반도체층(10)의 일부(제2 부분(10q))이 노출되고, 제1 부분(10p) 상에 발광층(30) 및 제2 반도체층(20)이 남는다. 이에 따라, 발광부(15)가 형성된다. 발광부(15)는, 제1 주면(10a)에 대하여 교차하는 측면(15s)을 갖는다. 제2 부분(10q)은 제1 부분(10p)과 X-Y 평면내에서 병치된다. 발광부(15)는, 예를 들면, 기판 상에 결정 성장 된 후에 기판으로부터 분리된다.
여기에서, 제1 주면(10a)에 대하여 수직한 제1 방향(제1 반도체층(10)으로부터 제2 반도체층(20)을 향하는 방향)을 Z축 방향이라고 한다. Z축 방향에 대하여 수직한 1개의 방향(제1 주면(10a)에 대하여 평행한 1개의 방향)을 X축 방향이라고 한다. Z축 방향과 X축 방향에 대하여 수직한 방향(제1 주면(10a)에 대하여 평행하여 상기 1개의 방향에 대하여 수직한 다른 1개의 방향)을 Y축 방향이라고 한다. Z축 방향은 제1 주면(10a)에 대하여 엄밀하게 수직하지 않아도 좋다.
제1 반도체층(10)의 두께(Z축 방향을 따른 두께)는, 예를 들면, 1㎛ 이상 10㎛ 이하이다. 이 예에서는, 제1 반도체층(10)의 두께는, 예를 들면, 5㎛이다. 제2 반도체층(20)의 두께는, 예를 들면, 5nm 이상 300nm 이하이다. 이 예에서는, 제2 반도체층(20)의 두께는, 예를 들면, 100nm이다. 발광층(30)의 두께는, 예를 들면, 5nm 이상 100nm이하이다. 이 예에서는, 발광층(30)의 두께는, 예를 들면, 10nm이다.
제1 도전성 필러(41)는 제2 부분(10q) 상에 설치된다. 제1 도전성 필러(41)는 Z축 방향을 따라 연장된다. 제1 도전성 필러(41)는, Z축 방향을 따라 연장되는 측면(41s)을 갖는다. 제1 도전성 필러(41)는, 예를 들면, 원기둥상 또는 각기둥상이다. 제1 도전성 필러(41)는 제1 반도체층(10)에 전기적으로 접속된다. 제1 도전성 필러(41)는, 예를 들면, 제2 부분(10q)에 접촉해서, 제1 반도체층(10)과 도통한다. 제1 반도체층(10)과 제1 도전성 필러(41) 사이에, 전극 등과 같은 도전성의 부재를 설치해도 좋다.
제2 도전성 필러(42)는 제2 반도체층(20) 상에 설치된다. 제2 도전성 필러(42)는 Z축 방향을 따라 연장된다. 제2 도전성 필러(42)는, Z축 방향을 따라 연장되는 측면(42s)을 갖는다. 제2 도전성 필러(42)는, 예를 들면, 원기둥상 또는 각기둥상이다. 제2 도전성 필러(42)는 제2 반도체층(20)에 전기적으로 접속된다. 제2 도전성 필러(42)는, 예를 들면, 제2 반도체층(20)에 접촉해서, 제2 반도체층(20)과 도통한다. 제2 반도체층(20)과 제2 도전성 필러(42) 사이에, 전극 등과 같은 도전성의 부재를 설치해도 좋다.
제1 도전성 필러(41) 및 제2 도전성 필러(42)에는, 도전성을 갖는 재료가 이용된다. 제1 도전성 필러(41) 및 제2 도전성 필러(42)에는, 예를 들면, 구리 등의 금속 재료가 이용된다. 제1 도전성 필러(41) 및 제2 도전성 필러(42)의 개수는 1개에 한하지 않고, 복수일 수도 있다.
밀봉부(44)는, 발광부(15)의 측면(15s)과, 제1 도전성 필러(41)의 측면(41s)과, 제2 도전성 필러(42)의 측면(42s)을 덮는다. 밀봉부(44)는 제1 도전성 필러(41)의 단부(41a)와, 제2 도전성 필러(42)의 단부(42a)를 노출시킨다. 기둥형의 제1 도전성 필러(41)의 2개의 단부 중, 단부(41a)는 제1 반도체층(10)에 접촉하는 측과 반대측 상에 있다. 기둥형의 제2 도전성 필러(42)의 2개의 단부 중, 단부(42a)는 제2 반도체층(20)에 접촉하는 측과 반대측 상에 있다. 이에 따라, 밀봉부(44)는 발광부(15), 제1 도전성 필러(41) 및 제2 도전성 필러(42)를 유지한다. 밀봉부(44)는, 예를 들면, 발광부(15), 제1 도전성 필러(41) 및 제2 도전성 필러(42)를 보호한다. 밀봉부(44)에는, 예를 들면, 에폭시 수지 등의 절연성의 수지가 이용된다. 밀봉부(44)는, 예를 들면, 석영 필러, 알루미나 필러 등을 포함할 수 있다. 이에 따라, 밀봉부(44)의 열전도성이 향상하고, 방열성을 높일 수 있다.
제1 반도체층(10)의 제2 주면(10b) 상에는 파장 변환층(46)이 설치된다. 바꾸어 말하면, 파장 변환층(46) 상에 제1 반도체층(10)이 설치된다. 파장 변환층(46)은, 예를 들면, 제2 주면(10b)의 상측에서 발광부(15)를 덮는다. 파장 변환층(46)은, 제1 주면(10a)에 대하여 교차하는 측면(46s)을 갖는다. 파장 변환층(46)은, 예를 들면, 발광부(15)의 발광 광(제1 광)의 적어도 일부를 흡수하고, 발광 광의 피크 파장과는 다른 피크 파장의 광(제2 광)을 방출한다. 즉, 파장 변환층(46)은, 발광부(15)로부터 방출된 광의 피크 파장을 변환한다. 파장 변환층(46)은, 예를 들면, 발광 광의 피크 파장과는 상이한 복수의 피크 파장의 광을 발광할 수 있다. 이 예에서, 밀봉부(44)는 파장 변환층(46)의 측면(46s)을 또한 덮는다. 밀봉부(44)는 파장 변환층(46)을 유지하기도 한다.
파장 변환층(46)에는, 예를 들면, 형광체층이 이용될 수 있다. 형광체층은, 예를 들면, 형광체 입자를 분산시킨 액상의 투명 수지를 열경화시킴으로써 형성될 수 있다. 투명 수지에는, 발광부(15)의 발광 광 및 형광체 입자로부터 방출되는 광에 관한 투과성을 갖는 재료를 이용한다. 투명 수지에는, 예를 들면, 실리콘 수지, 아크릴수지, 액상 유리 등을 이용한다. 파장 변환층(46)은, 방출되는 광의 피크 파장이 상이한 복수의 형광체층의 적층체일 수도 있다. 발광부(15)의 발광 광은, 예를 들면, 자외광, 보라색광 또는 청색광이며, 파장 변환층(46)으로부터 방출되는 광은, 예를 들면, 황색광, 적색광 또는 녹색광이다. 파장 변환층(46)으로부터 방출되는 광과, 발광 광의 합성 광은, 예를 들면, 실질적으로 백색광이다. 합성 광은, 예를 들면, 황색광, 적색광, 녹색광 또는 청색광일 수도 있다.
발광부(15)과 밀봉부(44) 사이에는 절연층(16)이 설치된다. 절연층(16)은, 예를 들면, 파장 변환층(46)에 의해 덮여진 제2 주면(10b), 제1 도전성 필러(41)와의 접촉 부분, 및 제2 도전성 필러(42)와의 접촉 부분 이외의 부분에 설치되고, 발광부(15)를 덮는다. 이에 따라, 절연층(16)은, 예를 들면, 발광부(15)와 밀봉부(44) 사이의 절연성을 높인다. 절연층(16)은, 예를 들면, 밀봉부(44) 내의 불순물 등으로부터 발광부(15)를 보호한다.
절연층(16)에는, 예를 들면, SiO2, SiN, 인 실리케이트 유리(PSG), 붕소 인 실리케이트 유리(BPSG) 등의 무기 재료가 이용된다. 또한, 절연층(16)으로서, 예를 들면, 감광성 폴리이미드, 벤조시클로부텐(Benzocyclobutene) 등의 유기 재료를 이용할 수 있고, 또는 무기막과 유기막의 적층체를 이용할 수 있다. 절연층(16)의 두께는, 예를 들면, 약 400nm이다. 절연층(16)의 형성에는, 예를 들어, CVD, 증착 또는 스퍼터링 등이 이용된다.
제1 단자부(51)는 제1 도전성 필러(41)와 밀봉부(44) 상에 설치된다. 제1 단자부(51)는, 제1 주면(10a)에 대하여 평행한 평면(X-Y 평면)에 투영했을 때, 발광부(15)와 중첩되는 부분(51a)(제1 중첩 부분)과, 발광부(15)와 중첩되지 않고 밀봉부(44)와 중첩되는 부분(51b)(제2 중첩 부분)을 갖는다. 제1 단자부(51)의 부분(51b)은, Z축 방향에서 보았을 때, 발광부(15)의 외측 상에 연장한다. 이 예에서는, 제1 단자부(51)의 부분(51b)은, Z축 방향에서 보았을 때, 파장 변환층(46)의 외측 상에 연장한다. 제1 단자부(51)의 부분(51b)의, Z축 방향에 수직한 방향(예를 들면 X축 방향)에 따른 길이(발광부(15)로부터의 돌출량)은, 예를 들면, 100㎛ 이상 500㎛ 이하이다. 제1 단자부(51)는 제1 도전성 필러(41)에 전기적으로 접속된다. 제1 단자부(51)는, 예를 들면, 제1 도전성 필러(41)의 단부(41a)에 접촉해서, 제1 도전성 필러(41)와 도통한다.
제2 단자부(52)는, 제1 단자부(51)와 이격하고, 제2 도전성 필러(42)와 밀봉부(44) 상에 설치된다. 제2 단자부(52)는, X-Y 평면에 투영했을 때, 발광부(15)와 중첩되는 부분(52a)(제3 중첩 부분)과, 발광부(15)와 중첩되지 않고 밀봉부(44)와 중첩되는 부분(52b)(제4 중첩 부분)을 갖는다. 제2 단자부(52)의 부분(52b)은, Z축 방향에서 보았을 때, 발광부(15)의 외측 상에 연장된다. 이 예에서는, 제2 단자부(52)의 부분(52b)은, Z축 방향에서 보았을 때, 파장 변환층(46)의 외측 상에 연장된다. 제2 단자부(52)의 부분(52b)의, Z축 방향에 수직한 방향을 따른 길이는, 예를 들면, 100㎛ 이상 500㎛ 이하이다. 제2 단자부(52)는 제2 도전성 필러(42)에 전기적으로 접속된다. 제2 단자부(52)는, 예를 들면, 제2 도전성 필러(42)의 단부(42a)에 접촉해서, 제2 도전성 필러(42)와 도통한다.
제1 단자부(51) 및 제2 단자부(52)는, 예를 들면, 반도체 발광 소자(110)와 외부 기기의 전기적 접속에 이용된다. 이 예에서는, 제1 단자부(51)가 ｎ측의 캐소드이며, 제2 단자부(52)가 ｐ측의 애노드이다. 반도체 발광 소자(110)의 사용 시에는, 제1 단자부(51)가 마이너스이고 제2 단자부(52)가 플러스가 되도록, 제1 단자부(51)와 제2 단자부(52) 사이에 전압을 인가한다. 이에 따라, 발광부(15)에 순방향의 전압이 가해지고, 발광층(30)으로부터 광이 방출된다. 제1 단자부(51) 및 제2 단자부(52)에는, 예를 들면, 금속 재료 등의 전기적 도전성을 갖는 재료가 이용된다. 제1 단자부(51) 및 제2 단자부(52)는, 예를 들면, 1개의 재료를 이용한 단층 구조를 가질 수 있고, 복수의 재료를 이용한 적층 구조를 가질 수도 있다.
반도체 발광 소자(110)에서는, 제1 반도체층(10)의 제2 주면(10b)이 광 취출면이다. 즉, 이 예에서는, 발광층(30)으로부터 방출되는 광은, 제2 주면(10b)으로부터 반도체 발광 소자(110)의 외부에 출사된다. 예를 들면, 웨트 에칭 처리, 드라이 에칭 처리 등에 의한 프로스팅(frosting) 처리를 제2 주면(10b)에 실시함으로써, 미소한 요철(irregularities)을 제2 주면(10b)에 형성할 수 있다. 이에 따라, 예를 들면, 발광층(30)으로부터 방출되는 광의 제2 주면(10b)에서의 전반사가 억제되고, 반도체 발광 소자(110)의 광 취출 효율이 향상한다.
반도체 발광 소자(110)에서, 제1 단자부(51) 및 제2 단자부(52)는, 발광부(15)와 중첩되지 않고 밀봉부(44)와 중첩되는 부분(51b 및 52b)을 갖는다. 이에 따라, 예를 들면, 반도체 발광 소자(110)의 방열성을 높일 수 있다. 이에 따라, 예를 들면, 반도체 발광 소자(110)의 열에 기인하는 파손을 억제할 수 있다. 또한, 예를 들면, 제1 단자부(51) 및 제2 단자부(52)의 면적을 보다 넓게 할 수 있다. 이에 따라, 예를 들면, 반도체 발광 소자(110)의 실장성(mountability)을 향상시킬 수 있다. 이에 따라, 예를 들면, 반도체 발광 소자(110)와 외부 기기의 접속 불량을 억제할 수 있다. 따라서, 본 실시 형태에 따른 반도체 발광 소자(110)에 따르면, 신뢰성을 향상시킬 수 있다.
이하, 반도체 발광 소자(110)의 제조 방법의 예를 설명한다.
도 2의 (a) 내지 (c), 도 3의 (a) 내지 (c) 및 도 4의 (a) 내지 (d)는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 모식적 단면도이다.
도 2의 (a)에 나타낸 것과 같이, 예를 들면, 성장용 기판(5)의 표면(5a) 상에 복수의 발광부(15)를 형성한다. 복수의 발광부(15)를 형성하기 위해, 예를 들면, 제1 반도체층(10)이 되는 막과, 발광층(30)이 되는 막과, 제2 반도체층(20)이 되는 막을 이 순서대로 적층시킴으로서 적층체를 형성한다. 예를 들면, 리소그래피 처리 및 에칭 처리에 의해 적층체의 일부를 제거한다. 이러한 방식으로, 표면(5a) 상에 복수의 발광부(15)가 형성된다.
성장용 기판(5)에는, 예를 들면, 반도체 기판이 이용된다. 반도체 기판은 ｎ형, ｐ형일 수 있고, 도핑되지 않을 수 있다. 도핑되지 않는 경우, 반도체 기판에는, 예를 들면, {111} 면의 진성(intrinsic) 반도체가 이용된다. 비도핑 반도체 기판에 도핑을 행해서 ｐ형 또는 ｎ형이 될 수 있다. 이 예에서, 성장용 기판(5)에는, 예를 들면, 실리콘 기판이 이용된다. 성장용 기판(5)은, 예를 들면, 사파이어 유리 등의 유리 기판일 수 있다. 적층체를 형성하기 위해, 예를 들면, 유기 금속 기층 성장(metal organic chemical vapor deposition; MOCVD) 법이 이용된다. 예를 들면, 성장용 기판(5) 상에, 질화물 반도체를 포함하는 결정층이 에피택셜 성장된다. 예를 들면, 성장용 기판(5)과, 제1 반도체층(10)이 되는 막 사이에 버퍼층을 설치해도 좋다. 버퍼층은, 예를 들면, 성장용 기판(5)과의 격자 정합 및 응력 완화의 기능을 갖는다.
도 2의 (b)에 나타낸 것과 같이, 예를 들면, 성막 처리, 리소그래피 처리 및 에칭 처리에 의해, 성장용 기판(5)의 표면(5a)과 복수의 발광부(15) 상에, 절연층(16)을 형성하는 절연막(16f)이 형성된다. 절연막(16f)에는, 제1 반도체층(10)의 일부를 노출시키는 복수의 개구(16a)와, 제2 반도체층(20)의 일부를 노출시키는 복수의 개구(16b)가 설치된다. 개구(16a)는 제1 반도체층(10)과 제1 도전성 필러(41)의 전기적인 접속에 이용된다. 개구(16b)는 제2 반도체층(20)과 제2 도전성 필러(42)의 전기적인 접속에 이용된다.
도 2의 (c)에 나타낸 것과 같이, 예를 들면, 성막 처리, 리소그래피 처리, 에칭 처리, 도전성 재료의 매립 처리 등을 행함으로써, 복수의 발광부(15)의 각각의 제1 반도체층(10) 상에 제1 도전성 필러(41)를 형성하고, 복수의 발광부(15)의 각각의 제2 반도체층(20) 상에 제2 도전성 필러(42)를 형성한다. 제1 도전성 필러(41) 및 제2 도전성 필러(42)는 동시에 형성할 수도 있고, 또는 별도로 형성할 수도 있다.
예를 들면, 제1 도전성 필러(41) 및 제2 도전성 필러(42)에 프로브를 접촉시켜 통전시킬 수 있고, 발광부(15)로부터 발광된 광으로부터, 성장용 기판(5) 상에 형성된 복수의 발광부(15) 각각의 발광 광의 피크 파장을 측정한다. 복수의 발광부(15)의 발광 광의 피크 파장은 반드시 균일하지는 않다. 예를 들면, 성장용 기판(5)이 원판 형상의 반도체 웨이퍼인 경우에는, 웨이퍼의 중심 부근에 위치하는 발광부(15)의 피크 파장이 짧고, 웨이퍼의 외주를 향해서 점점 피크 파장이 길어지고, 동심원 분포를 나타낸다.
또한, 복수의 발광부(15)의 발광 광의 피크 파장의 분포를 미리 알고 있는 경우에는, 피크 파장의 측정을 생략해도 좋다. 복수의 발광부(15)의 발광 광의 피크 파장의 분포는, 예를 들면, 동일 종류의 반도체 발광 소자(110)를 반복해서 제조함으로써 경험적으로 취득할 수 있다. 예를 들면, 시뮬레이션에 의해 취득할 수 있다. 예를 들면, 광 발광(photoluminescence; PL)법에 의한 광학 측정에 의해 사전에 취득할 수 있다.
성장용 기판(5)을 제1 다이싱 라인 DL1을 따라 절단하고, 성장용 기판(5)을 복수의 발광부(15) 각각으로 분할함으로써, 복수의 발광부(15) 각각의 복수의 반도체 부품(100)을 형성한다(도 3의 (a) 내지 (c) 참조).
반도체 부품(100)에서는, 절연막(16f)으로부터 절연층(16)이 형성된다. 또한, 반도체 부품(100)에서는, 성장용 기판(5)으로부터 기판부(5w)가 형성된다. 반도체 부품(100)은 기판부(5w)와, 발광부(15)와, 제1 도전성 필러(41)와, 제2 도전성 필러(42)를 포함한다. 발광부(15)는 기판부(5w) 상에 설치된다. 발광부(15)는 제1 반도체층(10)과, 발광층(30)과, 제2 반도체층(20)을 포함한다. 제1 반도체층(10)은 기판부(5w) 상에 설치되고, 제1 부분(10p)과 제2 부분(10q)을 포함하는 제1 주면(10a)을 갖고, 제1 도전형이다. 발광층(30)은 제1 부분(10p) 상에 설치된다. 제2 반도체층(20)은 발광층(30) 상에 설치되고, 제2 도전형이다. 제1 도전성 필러(41)는 제2 부분(10q) 상에 설치되고, 제1 주면(10a)에 대하여 수직한 제1 방향을 따라 연장되고, 제1 반도체층(10)에 전기적으로 접속된다. 제2 도전성 필러(42)는 제2 반도체층(20) 상에 설치되고, 제1 방향을 따라 연장되고, 제2 반도체층(20)에 전기적으로 접속된다.
복수의 반도체 부품(100)은, 예를 들면, 발광부(15)의 발광 광의 각각의 피크 파장의 그룹으로 나뉜다. 1개의 그룹에서의 피크 파장의 범위(최대치와 최소치의 차)는, 예를 들면, 2nm 이하이다. 그룹으로의 나뉨에 이용하는 발광 광의 피크 파장의 데이터는 측정에 의해 취득한 데이터, 경험적으로 취득한 데이터, 시뮬레이션에 의해 취득한 데이터, 또는 PL법에 의한 광학 측정에 의해 취득한 데이터일 수도 있다.
도 3의 (a)에 나타낸 것과 같이, 지지 기판(6)의 표면(6a) 상에 감압 접착층(7)을 형성한다.
복수의 반도체 부품(100)을 감압 접착층(7) 상에 배열하고, 감압 접착층(7)에 의해 지지 기판(6)의 표면(6a)에 고정한다. 이에 따라, 가공체(102)를 형성한다. 이에 따라, 가공체(102)가 준비된다.
지지 기판(6)에는, 예를 들면, 실리콘 웨이퍼, 유리 기판, 석영 기판, 세라믹 기판 또는 폴리데트라플루오로에틸렌 기판 등이 이용된다. 지지 기판(6)에 이용되는 재료는, 예를 들면, 밀봉부(44)를 형성하기 위한 수지의 경화 온도에 의한 변성, 분해, 휨 등에 견딜 수 있는 임의의 재료일 수 있다. 지지 기판(6)의 Z축 방향으로 본 형상은 원 형상일 수 있고, 다각 형상일 수도 있다. 감압 접착층(7)에는, 예를 들면, 감압 접착제, 또는 감압 접착제를 포함하는 감압 시트 등이 이용될 수 있다. 감압 접착층(7)은, 예를 들면, 감압 접착제를 도포하거나, 또는 감압 시트를 부착(laying)함으로써 형성된다. 감압 접착제의 도포에는, 예를 들면, 스핀 코트법, 인쇄법 등이 이용된다. 감압 시트의 부착에는, 예를 들면, 롤러 라미네이션법 등이 이용된다. 감압 접착제에는, 예를 들면, 아크릴계 감압 접착제, 고무계 감압 접착제 등이 이용된다.
복수의 반도체 부품(100)은 발광부(15)로부터 방출되는 광의 피크 파장에 따라 지지 기판(6)의 표면(6a) 상에 배열된다. 지지 기판(6)에는, 예를 들면, 1개의 그룹에 속하는 복수의 반도체 부품(100)을 접착한다. 즉, 지지 기판(6)에는, 예를 들면, 발광 광의 피크 파장이 가까운 반도체 부품(100)을 접착한다. 지지 기판(6)에 접착되는 1개의 그룹의 반도체 부품(100)은, 예를 들면, 1개의 성장용 기판(5)으로부터 형성된 반도체 부품(100)이라도 좋고, 복수의 성장용 기판(5)으로부터 형성된 반도체 부품(100)이라도 좋다. 지지 기판에는, 예를 들면, 복수의 그룹의 반도체 부품(100)을 각 영역으로 나누어서 접착해도 좋다.
도 3의 (b)에 나타낸 것과 같이, 복수의 반도체 부품(100)의 각각의 상 및 지지 기판(6)의 표면(6a) 상(감압 접착층(7) 상)에, 밀봉부(44)로 되는 수지막(44f)을 형성한다. 수지막(44f)은, 복수의 반도체 부품(100)의 각각의, 발광부(15)의 측면(15s), 제1 도전성 필러(41)의 측면(41s), 및 제2 도전성 필러(42)의 측면(42s)을 덮는다. 이 예에서, 수지막(44f)은, 복수의 반도체 부품(100)의 각각의, 제1 도전성 필러(41)의 단부(41a), 및 제2 도전성 필러(42)의 단부(42a)도 덮는다. 수지막(44f)의 형성에는, 예를 들면, 도포법이 이용된다.
예를 들면, 수지막(44f)을 도포한 후, 수지막(44f)을 경화시킨다.
도 3의 (c)에 나타낸 것과 같이, 예를 들면, 연삭 가공, 습식 에칭, 건식 에칭 등에 의해 수지막(44f)의 일부를 깎는(grinding away) 것에 의해, 제1 도전성 필러(41)의 단부(41a) 및 제2 도전성 필러(42)의 단부(42a)를 노출시킨다.
도 4의 (a)에 나타낸 것과 같이, 예를 들면, 복수의 반도체 부품(100) 및 수지막(44f)으로부터 지지 기판(6)을 제거한다. 지지 기판(6)의 제거는, 예를 들면, 감압 접착층(7)의 점착력을 저하시킴으로써 행한다. 감압 접착층(7)의 점착력은, 예를 들면, 지지 기판(6)측으로부터 감압 접착층(7)을 향해 자외선을 조사하거나, 또는 가공체(102)를 가열함으로써 저하시킨다.
도 4의 (b)에 나타낸 것과 같이, 예를 들면, 에칭 등에 의해, 복수의 반도체 부품(100)으로부터 각 기판부(5w)를 제거한다. 이에 따라, 수지막(44f)의 제1 표면(44q)에, 기판부(5w)의 형상을 반영한 복수의 오목부(45)가 형성된다.
도 4의 (c)에 나타낸 것과 같이, 수지막(44f)의 제2 표면(44p) 상에, 제1 단자부(51) 및 제2 단자부(52)로 되는 도전막(50)을 형성한다. 예를 들면, 리소그래피 처리 및 에칭 처리에 의해 도전막(50)을 패터닝함으로써, 제1 단자부(51)와 제2 단자부(52)를 도전막(50)으로부터 형성한다. 이 때, 제1 단자부(51)는 제1 도전성 필러(41) 및 수지막(44f) 상에 제공된다. 제2 단자부(52)는 제2 도전성 필러(42) 및 수지막(44f) 상에 제공된다.
도 4의 (d)에 나타낸 것과 같이, 예를 들면, 파장 변환층(46)이 되는 수지 재료 RM(파장 변환 재료를 포함하는 수지 재료 RM)을 복수의 오목부(45)의 각각에 충진한다. 이에 따라, 복수의 반도체 부품(100)의 파장 변환층(46)의 각각을 형성한다. 예를 들면, 형광체 입자를 분산시킨 액상의 투명 수지를 복수의 오목부(45)의 각각에 충진한다. 이에 따라, 형광체층을 파장 변환층(46)으로서 형성한다. 이 예에서, 파장 변환 재료는, 예를 들면, 형광체 입자이다. 수지막(44f)을 제2 다이싱 라인 DL2을 따라 절단한다. 즉, 수지막(44f)을 복수의 반도체 부품(100) 사이에서 절단한다. 이에 따라, 복수의 반도체 부품(100)이 분리된다. 제1 단자부(51) 및 제2 단자부(52)는, 예를 들면, 다이싱에 의해 복수의 반도체 부품(100)을 분리할 때, 도전막(50)을 절단함으로써 형성될 수도 있다.
이에 의해, 반도체 발광 소자(110)가 완성된다.
이 예에서는, 발광부(15)로부터 방출되는 광의 피크 파장에 따라 복수의 반도체 부품(100)을 지지 기판(6)의 표면(6a) 상에 재배열한다. 이에 따라, 예를 들면, 복수의 반도체 발광 소자(110)의 색도를 균일화시킬 수 있다. 이에 따라, 예를 들면, 반도체 발광 소자(110)의 열에 관한 신뢰성 및 실장에 관한 신뢰성에 부가하여, 반도체 발광 소자(110)의 발광 색에 관한 신뢰성도 향상시킬 수 있다.
예를 들면, 지지 기판(6)을 제거(도 4의 (a)의 상태)시킨 후, 연삭 가공, 습식 에칭, 건식 에칭 등에 의해, 수지막(44f)의 제1 표면(44q) 및 복수의 반도체 부품(100)의 기판부(5w)의 각각의 일부를 깎고, 수지막(44f) 및 복수의 기판부(5w)의 두께를 조정한다. 즉, 오목부(45)의 깊이를 조정함으로써, 파장 변환층(46)의 두께를 조정한다. 예를 들면, 발광부(15)의 발광 광의 피크 파장에 따라 파장 변환층(46)의 두께를 변화시킨다. 이에 따라, 반도체 발광 소자(110)의 색도를 균일화시킬 수 있다. 예를 들면, 발광부(15)의 발광 광의 피크 파장에 따라 파장 변환층(46)의 조성을 변화시킴으로써, 반도체 발광 소자(110)의 색도를 균일화시킬 수 있다.
도 5는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 플로우챠트이다.
도 5에 나타낸 것과 같이, 본 제조 방법은 가공체(102)를 준비하는 스텝 S110과, 수지막(44f)을 형성하는 스텝 S120과, 지지 기판(6)을 제거시키는 스텝 S130과, 복수의 오목부(45)를 형성하는 스텝 S140과, 파장 변환층(46)을 형성하는 스텝 S150을 포함한다.
가공체(102)를 준비하는 스텝 S110은, 예를 들면, 복수의 발광부(15)를 형성하는 스텝 S111과, 제1 도전성 필러(41) 및 제2 도전성 필러(42)를 형성하는 스텝 S112과, 복수의 반도체 부품(100)을 형성하는 스텝 S113과, 복수의 반도체 부품(100)을 지지 기판(6) 상에 배열시키는 스텝 S114를 포함한다.
가공체(102)의 준비는, 예를 들면, 복수의 반도체 부품(100)을 형성하고, 각 반도체 부품(100)을 지지 기판(6) 상에 배열하여 가공체(102)를 형성하는 것을 포함한다. 가공체(102)의 준비는, 예를 들면, 미리 형성된 가공체(102)를, 반도체 발광 소자(110)의 제조에 사용 가능한 상태에 놓는 것을 포함한다. 사용 가능한 상태는, 예를 들면, 가공체(102)를 덮어서 보호하는 보호막을 제거하는 것 및 가공체(102)를 제조 장치에 세팅하는 것을 포함한다.
스텝 S110에서는, 예를 들면, 도 2의 (a) 내지 도 2의 (c)와 관련해서 설명한 처리를 실시한다. 스텝 S120에서는, 예를 들면, 도 3의 (b)와 관련해서 설명한 처리를 실시한다. 스텝 S130에서는, 예를 들면, 도 4의(a)와 관련해서 설명한 처리를 실시한다. 스텝 S140에서는, 예를 들면, 도 4의 (b)와 관련해서 설명한 처리를 실시한다. 스텝 S150에서는, 예를 들면, 도 4의 (d)와 관련해서 설명한 처리를 실시한다.
이에 따라, 신뢰성이 높은 반도체 발광 소자(110)가 제조된다.
(제2 실시 형태)
도 6의 (a) 및 도 6의 (b)는 제2 실시 형태에 따른 반도체 발광 소자를 예시하는 모식도이다.
도 6의 (a)는 모식적 단면도이다. 도 6의 (b)는 모식적 평면도이다. 도 6의 (a)는 도 6의 (b)의 선 A1-A2에서의 단면을 모식적으로 나타낸다.
도 6의 (a) 및 도 6의 (b)에 나타낸 것과 같이, 반도체 발광 소자(120)는 제1 금속 가장자리부(61)와 제2 금속 가장자리부(62)를 또한 포함한다.
밀봉부(44)는 Z축 방향을 따른 측면(44s)을 갖는다. 측면(44s)은 제1 측면부(44a)와, 제1 측면부(44a)와는 다른 제2 측면부(44b)를 포함한다.
제1 금속 가장자리부(61)는 제1 측면부(44a)를 덮는다. 제1 금속 가장자리부(61)는 제1 단자부(51)에 전기적으로 접속된다. 제1 금속 가장자리부(61)는 제1 단자부(51)의 부분(51b)에 접촉한다. 제2 금속 가장자리부(62)는 제1 금속 가장자리부(61)와 이격해서 설치된다. 제2 금속 가장자리부(62)는 제2 측면부(44b)를 덮는다. 제2 금속 가장자리부(62)는, 예를 들면, X축 방향(대향 방향)에서 제1 금속 가장자리부(61)와 대향한다. 제2 금속 가장자리부(62)는 제2 단자부(52)에 전기적으로 접속된다. 제2 금속 가장자리부(62)는 제2 단자부(52)의 부분(52b)에 접촉한다. 제1 금속 가장자리부(61) 및 제2 금속 가장자리부(62)에는, 예를 들면, 구리, 알루미늄 등이 이용된다.
반도체 발광 소자(120)에서는, 예를 들면, 제1 금속 가장자리부(61) 및 제2 금속 가장자리부(62)에 의해 방열성을 더욱 향상시킬 수 있다. 또한, 예를 들면, 제1 단자부(51) 및 제2 단자부(52)에 도포한 땜납의 일부가 제1 금속 가장자리부(61) 및 제2 금속 가장자리부(62)에 오르게 되어, 실장성을 더욱 향상시킬 수 있다. 따라서, 반도체 발광 소자(120)에서는, 신뢰성을 더욱 향상시킬 수 있다.
또한, 반도체 발광 소자(120)에서는, 제1 금속 가장자리부(61) 및 제2 금속 가장자리부(62)에 의해, 발광 광의 배향성을 조정할 수 있다. 이 때, 이러한 관점에서, 제1 금속 가장자리부(61) 및 제2 금속 가장자리부(62)의 형상, 크기 및 두께를 설계해도 좋다. 예를 들면, 제1 금속 가장자리부(61)와 파장 변환층(46)의 측면(46s) 사이의 거리, 또는 제2 금속 가장자리부(62)와 파장 변환층(46)의 측면(46s) 사이의 거리를 변화시킴으로써, 발광 광의 배향성을 조정할 수 있다.
도 7의 (a) 및 도 7의 (b)는 제2 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 모식도이다.
도 7의 (a)는 모식적 단면도이다. 도 7의 (b)는 모식적 평면도이다. 도 7의 (a)는 도 7의 (b)의 선 B1-B2에서의 단면을 모식적으로 나타낸다.
도 7의 (a) 및 도 7의 (b)에 나타낸 것과 같이, 반도체 발광 소자(120)를 제조할 경우에는, 예를 들면, 복수의 금속 프레임(64)을 가공체(102) 상에 설치한다. 이 예에서, 복수의 금속 프레임(64)의 각각은, Y축 방향을 따라 연장된다. 복수의 금속 프레임(64)의 각각은, 예를 들면, X축 방향에서 최근접하는 반도체 부품(100)의 쌍 사이에 설치된다. 복수의 금속 프레임(64)의 각각은 수지막(44f)의 형성 전에 지지 기판(6)의 표면(6a) 상에 설치된다.
예를 들면, 복수의 반도체 부품(100)을 지지 기판(6)의 표면(6a) 상에 배열하고, 복수의 금속 프레임(64)을 표면(6a) 상에 설치한다. 이 후, 반도체 발광 소자(110)의 경우와 마찬가지로, 수지막(44f)의 형성, 지지 기판(6)의 제거, 복수의 오목부(45)의 형성, 도전막(50)의 형성, 및 파장 변환층(46)의 형성을 행한다. 그리고, 예를 들면, 금속 프레임(64) 내에 X축 방향으로 설정되는 제3 다이싱 라인 DL3을 따라 다이싱을 행하고, 수지막(44f) 및 복수의 금속 프레임(64)을 복수의 반도체 부품(100) 각각으로 분할시킨다. 이에 따라, 분할된 금속 프레임(64)의 일 부분이 제1 금속 가장자리부(61)가 되고, 다른 부분이 제2 금속 가장자리부(62)가 되고, 반도체 발광 소자(120)가 완성된다.
(제3 실시 형태)
도 8의 (a) 내지 도 8의 (c)는 제3 실시 형태에 따른 반도체 발광 소자를 예시하는 모식도이다.
도 8의 (a) 및 도 8의 (b)는 모식적 단면도이다. 도 8의 (c)는 모식적 평면도이다. 도 8의 (a)는 도 8의 (c)의 선 C1-C2에서의 단면을 모식적으로 나타낸다. 도 8의 (b)는 도 8의 (c)의 선 D1-D2에서의 단면을 모식적으로 나타낸다.
도 8의 (a) 내지 도 8의 (c)에 나타낸 것과 같이, 반도체 발광 소자(130)는 정류 소자(70)를 또한 포함한다.
정류 소자(70)는 제1 전극(71)과, 제2 전극(72)과, 정류부(73)를 포함한다.
정류부(73)의 일 가장자리(73a)는 제1 단자부(51)에 전기적으로 접속된다. 정류부(73)의 다른 일 가장자리(73b)는 제2 단자부(52)에 전기적으로 접속된다. 정류부(73)는 제1 전극(71)(일 가장자리(71a))과 제2 전극(72)(다른 가장자리(73b)) 사이의 한 방향(예를 들면, 순방향)으로 전류를 출력한다. 정류부(73)는 제1 전극(71)과 제2 전극(72) 사이의 한 방향으로는 전류 흐름을 용이하게 하고, 제1 전극(71)과 제2 전극(72) 사이의 다른 방향(예를 들면, 역방향)으로는 전류 흐름은 방해한다. 예를 들면, 일 가장자리(73a)와 다른 가장자리(73b) 사이의 순방향(제1 정류 방향)에서의 저항은 일 가장자리(71a)와 다른 가장자리(73) 사이의 역방향(제2 정류 방향)에서의 저항보다 작다. 예를 들면, 정류부(73)에서는, 역방향으로는 전류가 흐르지 않는다. 또한, 정류부(73)에서는, 역방향으로 흐르는 전류는 순방향으로 흐르는 전류보다 작다. 이 예에서는, 예를 들면, 제1 전극(71)으로부터 제2 전극(72)을 향하는 방향으로 전류가 흐른다.
제1 전극(71)은 제1 금속 가장자리부(61)에 전기적으로 접속되어 있다. 이에 따라, 제1 전극(71)은 제1 금속 가장자리부(61), 제1 단자부(51) 및 제1 도전성 필러(41)를 통해 제1 반도체층(10)에 전기적으로 접속된다. 제2 전극(72)은 제2 금속 가장자리부(62)에 전기적으로 접속되어 있다. 이에 따라, 제2 전극(72)은 제2 금속 가장자리부(62), 제2 단자부(52) 및 제2 도전성 필러(42)를 통해 제2 반도체층(20)에 전기적으로 접속된다.
제1 금속 가장자리부(61)는 Y축 방향(연장 방향)을 따라 연장되는 제1 개체부(61a)(제1 연장부)와, 제1 개체부(61a)의 일단부로부터 제2 금속 가장자리부(62)를 향해 X축 방향을 따라 연장되는 제1 돌출부(61b)(제2 연장부)와, 제1 개체부(61a)의 타단부로부터 제2 금속 가장자리부(62)를 향해 X축 방향을 따라 연장되는 제2 돌출부(61c)를 포함한다.
제2 금속 가장자리부(62)는 Y축 방향을 따라 연장되는 제2 개체부(62a)(제3 연장부)과, 제2 개체부(62a)의 일단부로부터 제1 금속 가장자리부(61)를 향해 X축 방향을 따라 연장되고, 제1 돌출부(61b)와 대향하는 제3 돌출부(62b)(제4 연장부)와, 제2 개체부(62a)의 타단부로부터 제1 금속 가장자리부(61)를 향해 X축 방향을 따라 연장되고, 제2 돌출부(61c)와 대향하는 제4 돌출부(62c)를 포함한다. 제1 돌출부(61b)와 제3 돌출부(62b) 사이에는 소정의 간격이 설치된다. 제2 돌출부(61c)와 제4 돌출부(62c) 사이에는 소정의 간격이 설치된다.
정류부(73)는, 예를 들면, 장방형 형상이다. 제1 전극(71)은 정류부(73)의 일 면(73p) 상에 설치된다. 제2 전극(72)은 정류부(73)의, 제1 전극(71)과 반대측 상의 면(73q) 상에 설치된다. 제1 전극(71)의 가장자리와 제2 전극(72)의 가장자리 사이의 거리는, 예를 들면, 제1 돌출부(61b)와 제3 돌출부(62b) 사이의 간격의 거리와 실질적으로 동일하다. 정류 소자(70)는, 예를 들면, 제1 돌출부(61b)의 가장자리와 제3 돌출부(62b)의 가장자리 사이에 배치된다. 예를 들면, 정류 소자(70)는 제1 돌출부(61b)의 가장자리와 제3 돌출부(62b)의 가장자리 사이에 끼워진다. 예를 들면, 정류 소자(70)의 제1 전극(71)에는 제1 돌출부(61b)가 접촉되어, 제1 전극(71)을 제1 금속 가장자리부(61)에 전기적으로 접속시킨다. 예를 들면, 정류 소자(70)의 제2 전극(72)에는 제3 돌출부(62b)가 접촉되어, 제2 전극(72)을 제2 금속 가장자리부(62)에 전기적으로 접속시킨다. 정류 소자(70)는 제2 돌출부(61c)와 제4 돌출부(62c) 사이에 설치될 수 있다. 또한, 정류 소자(70)는, 예를 들면, 밀봉부(44)에 의해 덮여져서 유지된다. 제1 전극(71) 및 제2 전극(72)은, 예를 들면, 밀봉부(44)에 의해 덮여진다. 이에 따라, 제1 전극(71) 및 제2 전극(72)의 외부에의 노출이 억제된다.
도 9는 제3 실시 형태에 따른 반도체 발광 소자를 예시하는 등가 회로도이다.
도 9에 나타낸 것과 같이, 발광부(15)는, 예를 들면, 발광 다이오드이다. 정류부(73)는, 예를 들면, 다이오드이다. 반도체 발광 소자(130)에서, 정류부(73)는 상기한 바와 같이 전기적으로 접속되어, 발광부(15)와 역방향으로 병렬 접속된다.
정류부(73)의 순방향 전압 강하는, 예를 들면, 발광부(15)에서 허용되는 최대의 역방향의 전압(이하, 역방향 내전압(reverse withstand voltage))보다 낮다. 또한, 정류부(73)의 역방향 내전압은, 동작 시에 발광부(15)에 인가되는 순방향 전압보다 높다.
정류부(73)는, ESD(electrostatic discharge:정전기 방전) 등에 기인해서 반도체 발광 소자(130)에 역방향으로 과전압(발광부(15)의 역방향 내전압을 초과하는 전압)이 인가되었을 경우에, 도통한다. 정류부(73)가 도통했을 경우에, 발광부(15)에 가해지는 역방향의 전압의 최대치는 정류부(73)의 순방향 전압으로 감소된다. 이에 따라, 반도체 발광 소자(130)에서는, 역방향의 과전압으로부터 발광부(15)가 보호된다. 따라서, 반도체 발광 소자(130)에서는, 신뢰성을 더욱 향상시킬 수 있다.
정류부(73)는, 예를 들면, 제너 다이오드(Zener diode)일 수 있다. 이렇게 하면, 예를 들면, 역방향의 과전압뿐만 아니라 순방향의 과전압으로부터도 발광부(15)를 보호할 수 있다. 이 예에서는, 제1 금속 가장자리부(61) 및 제2 금속 가장자리부(62)를 발광부(15)와 정류부(73)의 배선에 이용했지만, 발광부(15)와 정류부(73)의 배선 방법은 이에 한하지 않고, 임의의 방법이 사용될 수 있다.
이 실시 형태에 따르면, 신뢰성이 높은 반도체 발광 소자 및 그의 제조 방법이 제공될 수 있다.
또한, 본 명세서에서, 용어 "질화물 반도체"는, BｘInｙAlzGa1 -x-y-ｚN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1) 화학식에서 조성비 x, y 및 z를 각각의 범위 내에서 변화시킨 모든 조성의 반도체를 포함하는 것으로 한다. 또한, 상술된 화학식에서, "질화물 반도체"는 N(질소) 이외의 V족 원소도 또한 포함하는 반도체, 도전형 등의 각종 물성을 제어하기 위해 첨가되는 각종 원소를 또한 포함하는 반도체, 및 의도하지 않게 포함되는 각종 원소를 또한 포함하는 반도체도 포함하는 것으로 이해되어야 한다.
또한, 본원의 명세서에서, "수직" 및 "평행"은 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들면, 제조 공정에 의한 변동 등을 포함하는 것이다. 실질적으로 수직 및 실질적으로 평행하면 충분하다.
이상 구체예를 참조하여 본 발명의 실시 형태에 대해 설명했다. 그러나, 본 발명의 실시 형태는 이들 구체예에 한정되는 아니다. 예를 들면, 반도체 발광 소자에 포함되는, 제1 반도체층, 제2 반도체층, 발광층, 발광부, 제1 도전성 필러, 제2 도전성 필러, 밀봉부, 제1 단자부, 제2 단자부, 제1 금속 가장자리부, 제2 금속 가장자리부, 정류부, 정류 소자, 지지 기판, 반도체 부품, 가공체, 수지막, 파장 변환층, 성장용 기판 등의 구체적인 구성에 관해서는, 당업자가 공지의 범위로부터 각 요소를 적당히 선택함으로써 본 발명을 마찬가지로 실시하여, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체예의 임의의 2개 이상의 요소를 기술적으로 가능한 범위에서 조합할 수 있고, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
또한, 본 발명의 실시 형태로서 상술한 반도체 발광 소자 및 그의 제조 방법을 기초로 당업자가 적당히 설계 변경해서 실시할 수 있는 모든 반도체 발광 소자 및 그의 제조 방법도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
본 발명의 사상의 범주 내에서, 당업자라면, 각종 다른 변경예 및 수정예에 상도할 수 있고, 그러한 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해된다.
본 발명의 몇 개의 실시 형태를 설명했으나, 이들의 실시 형태는 예로서만 제시한 것이며, 발명의 범위를 한정하는 것으로 의도되지 않는다. 본 명세서에 설명된 신규한 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 본 명세서에 설명된 실시예 형태의 다양한 생략, 치환 및 변경을 행할 수 있다. 이러한 실시 형태 또는 변형은 발명의 범위나 요지에 포함되는 동시에, 특허 청구 범위 및 그 균등한 범위에 포함되도록 의도된다.
15: 발광부
41: 제1 도전성 필러
42: 제2 도전성 필러
44: 밀봉부
51: 제1 단자부

Claims (20)

  1. 반도체 발광 소자로서,
    제1 부분과 제2 부분을 포함하는 제1 주면 및 상기 제1 주면과 반대측에 있는 제2 주면을 갖는 제1 도전형의 제1 반도체층과, 상기 제1 부분 상에 설치된 발광층과, 상기 발광층 상에 설치된 제2 도전형의 제2 반도체층을 포함하고, 상기 제1 주면에 대하여 교차하는 측면을 갖는 발광부와,
    상기 제2 주면 상에 설치되고, 상기 발광부로부터 방출된 제1 광의 적어도 일부를 흡수하여 상기 제1 광의 제1 피크 파장과는 다른 제2 피크 파장을 가지는 제2 광을 방출하는 파장 변환층과,
    상기 제2 부분 상에 설치되고, 상기 제1 주면에 대하여 수직한 제1 방향을 따라 연장되고, 상기 제1 방향을 따른 측면을 갖고, 상기 제1 반도체층에 전기적으로 접속된 제1 도전성 필러와,
    상기 제2 반도체층 상에 설치되고, 상기 제1 방향을 따라 연장되고, 상기 제1 방향을 따른 측면을 갖고, 상기 제2 반도체층에 전기적으로 접속된 제2 도전성 필러와,
    상기 발광부의 상기 측면 및 상기 파장 변환층의 측면을 덮고, 상기 제1 도전성 필러 및 상기 제2 도전성 필러 사이에서 연장되고, 상기 제1 도전성 필러의 상기 측면 및 상기 제2 도전성 필러의 상기 측면을 덮는 밀봉부와,
    상기 제1 반도체층에 접촉하는 측과 반대측에 있는 상기 제1 도전성 필러의 단부와 상기 밀봉부 상에 설치되고, 상기 제1 도전성 필러에 전기적으로 접속되고, 상기 제1 주면에 대하여 평행한 평면에 투영했을 때, 상기 발광부와 중첩되는 제1 중첩 부분과, 상기 발광부와 중첩되지 않고 상기 밀봉부와 중첩되는 제2 중첩 부분을 포함하는 제1 단자부와,
    상기 제2 반도체층에 접촉하는 측과 반대측에 있는 상기 제2 도전성 필러의 단부와 상기 밀봉부 상에 설치되고, 상기 제1 단자부와 이격되고, 상기 제2 도전성 필러에 전기적으로 접속되고, 상기 평면에 투영했을 때, 상기 발광부와 중첩되는 제3 중첩 부분과, 상기 발광부와 중첩되지 않고 상기 밀봉부와 중첩되는 제4 중첩 부분을 포함하는 제2 단자부를 포함하는, 반도체 발광 소자.
  2. 제1항에 있어서,
    제1 금속 가장자리부와,
    상기 제1 금속 가장자리부와 이격하는 제2 금속 가장자리부를 더 포함하고,
    상기 밀봉부는 상기 제1 방향을 따른 측면을 갖고,
    상기 밀봉부의 상기 측면은 제1 측면부와, 상기 제1 측면부와는 다른 제2 측면부를 포함하고,
    상기 제1 금속 가장자리부는 상기 제1 측면부를 덮고, 상기 제1 단자부에 전기적으로 접속되고,
    상기 제2 금속 가장자리부는 상기 제2 측면부를 덮고, 상기 제2 단자부에 전기적으로 접속되는, 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 제1 금속 가장자리부는 상기 제2 중첩 부분에 접촉하고,
    상기 제2 금속 가장자리부는 상기 제4 중첩 부분에 접촉하는, 반도체 발광 소자.
  4. 제1항에 있어서,
    정류부를 포함하는 정류 소자를 더 포함하고,
    상기 정류부의 일단부는 상기 제1 단자부에 전기적으로 접속되고,
    상기 정류부의 타단부는 상기 제2 단자부에 전기적으로 접속되는, 반도체 발광 소자.
  5. 제4항에 있어서,
    상기 일단부와 상기 타단부 사이의 제1 정류 방향의 저항은 상기 일단부와 상기 타단부 사이의 상기 제1 정류 방향과는 역의 제2 정류 방향의 저항보다 작고,
    상기 발광부는 순방향을 갖고, 상기 순방향으로 상기 발광층으로부터 광이 방출되고,
    상기 정류부는 상기 발광부와 병렬로 접속되고,
    상기 제1 정류 방향은 상기 순방향에 대하여 역인, 반도체 발광 소자.
  6. 제5항에 있어서,
    상기 정류부의 상기 제1 정류 방향에서의 전압 강하는 상기 발광부에서 허용 가능한 역방향의 전압보다 작은, 반도체 발광 소자.
  7. 제4항에 있어서,
    상기 정류 소자는 상기 밀봉부에 의해 덮여지는, 반도체 발광 소자.
  8. 제4항에 있어서,
    제1 금속 가장자리부와,
    상기 제1 금속 가장자리부와 이격하는 제2 금속 가장자리부를 더 포함하고,
    상기 밀봉부는 상기 제1 방향을 따른 측면을 갖고,
    상기 밀봉부의 상기 측면은 제1 측면부와, 상기 제1 측면부와는 다른 제2 측면부를 포함하고,
    상기 제1 금속 가장자리부는 상기 제1 측면부를 덮고, 상기 제1 단자부에 전기적으로 접속되고,
    상기 제2 금속 가장자리부는 상기 제2 측면부를 덮고, 상기 제2 단자부에 전기적으로 접속되고,
    상기 제2 금속 가장자리부는 상기 주면에 대하여 평행한 대향 방향에서 상기 제1 금속 가장자리부와 대향하고,
    상기 제1 금속 가장자리부는,
    상기 주면에 대하여 평행하고 상기 대향 방향과는 다른 연장 방향을 따라 연장하는 제1 연장부와,
    상기 제1 연장부의 일단부로부터 상기 제2 금속 가장자리부를 향해 상기 대향 방향을 따라 연장되는 제2 연장부를 포함하고,
    상기 제2 금속 가장자리부는,
    상기 연장 방향을 따라 연장되는 제3 연장부와,
    상기 제3 연장부의 일단부로부터 상기 제2 연장부를 향해 상기 대향 방향을 따라 연장되는 제4 연장부를 포함하고,
    상기 정류부는 상기 제2 연장부와 상기 제4 연장부 사이에 배치되는, 반도체 발광 소자.
  9. 제8항에 있어서,
    상기 정류 소자는,
    상기 정류부의 상기 일단부 및 상기 타단부 중 하나에 전기적으로 접속되어 상기 제2 연장부에 접촉하는 제1 전극과,
    상기 정류부의 상기 일단부 및 상기 타단부 중 다른 하나에 전기적으로 접속되어 상기 제4 연장부에 접촉하는 제2 전극을 더 포함하는, 반도체 발광 소자.
  10. 삭제
  11. 제1항에 있어서,
    상기 발광부와 상기 밀봉부 사이에 설치된 절연층을 더 포함하는, 반도체 발광 소자.
  12. 제1항에 있어서,
    상기 제1 단자부는 상기 제1 도전성 필러에 접촉하고,
    상기 제2 단자부는 상기 제2 도전성 필러에 접촉하는, 반도체 발광 소자.
  13. 반도체 발광 소자의 제조 방법으로서,
    지지 기판과, 상기 지지 기판의 표면 상에 배열되는 복수의 반도체 부품들을 포함하는 가공체 - 상기 반도체 부품들의 각각은,
    기판부와,
    상기 기판부 상에 설치되고, 상기 기판부 상에 설치되어 제1 부분과 제2 부분을 포함하는 주면을 갖는 제1 도전형의 제1 반도체층과, 상기 제1 부분 상에 설치된 발광층과, 상기 발광층 상에 설치된 제2 도전형의 제2 반도체층을 포함하고, 상기 주면에 대하여 교차하는 측면을 갖는 발광부와,
    상기 제2 부분 상에 설치되어 상기 주면에 대하여 수직한 제1 방향을 따라 연장되고, 상기 제1 방향을 따른 측면을 갖고, 상기 제1 반도체층에 전기적으로 접속되는 제1 도전성 필러와,
    상기 제2 반도체층 상에 설치되어 상기 제1 방향을 따라 연장되고, 상기 제1 방향을 따른 측면을 갖고, 상기 제2 반도체층에 전기적으로 접속되는 제2 도전성 필러를 포함함 - 를 준비하는 단계와,
    상기 반도체 부품들 상 및 상기 지지 기판의 상기 표면 상에, 상기 반도체 부품들 각각의 상기 발광부의 상기 측면, 상기 제1 도전성 필러의 상기 측면 및 상기 제2 도전성 필러의 상기 측면을 덮는 수지막을 형성하는 단계와,
    상기 반도체 부품들 및 상기 수지막으로부터 상기 지지 기판을 제거하는 단계와,
    상기 반도체 부품들의 상기 기판부 각각을 제거함으로써 상기 수지막에, 상기 기판부의 형상을 반영한 복수의 오목부를 형성하는 단계와,
    상기 오목부에 파장 변환 재료를 포함하는 수지 재료를 충진함으로써, 상기 발광부에서 방출되는 제1 광의 적어도 일부를 흡수하고 상기 제1 광의 피크 파장과는 다른 피크 파장을 갖는 제2 광을 방출하는 상기 파장 변환 재료를 포함하는 파장 변환층을 형성하는 단계와,
    상기 수지막을 상기 반도체 부품들의 쌍들 사이에서 절단하는 단계를 포함하는, 반도체 발광 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 가공체를 준비하는 단계는 상기 발광부에서 방출되는 상기 제1 광의 상기 피크 파장에 따라 상기 반도체 부품들을 상기 지지 기판 상에 배열하는 단계를 포함하는, 반도체 발광 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 가공체를 준비하는 단계에서, 상기 지지 기판 상에 배열되는 상기 반도체 부품들의 상기 피크 파장의 최대치와 최소치의 차는 2nm 이하인, 반도체 발광 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 반도체 부품들을 상기 지지 기판 상에 배열하는 단계는 상기 지지 기판 상에 감압 접착층을 형성하고, 상기 감압 접착층을 이용하여 상기 반도체 부품들을 상기 지지 기판 상에 고정하는 단계를 포함하고,
    상기 지지 기판을 제거하는 단계는 상기 감압 접착층의 감압 접착력을 저하시키는 단계를 포함하는, 반도체 발광 소자의 제조 방법.
  17. 제13항에 있어서,
    상기 가공체를 준비하는 단계는,
    성장용 기판 상에 복수의 상기 발광부들을 형성하는 단계와,
    상기 발광부들의 상기 제1 반도체층들 각각의 상기 제2 부분 상에 상기 제1 도전성 필러를 형성하고, 상기 발광부들의 상기 제2 반도체층들 각각에 상기 제2 도전성 필러를 형성하는 단계와,
    상기 성장용 기판을 절단하고, 상기 성장용 기판을 상기 발광부들 각각으로 분할함으로써, 상기 반도체 부품들을 형성하는 단계를 더 포함하는, 반도체 발광 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 가공체를 준비하는 단계는 상기 발광부들 각각의 발광 광의 피크 파장을 측정하는 단계를 더 포함하는, 반도체 발광 소자의 제조 방법.
  19. 제13항에 있어서,
    상기 수지막의 다른 쪽의 표면 상에 도전막을 형성하는 단계와,
    상기 도전막으로부터 제1 단자부와 제2 단자부를 형성하는 단계 - 상기 제1 단자부는 상기 제1 도전성 필러와 상기 수지막 상에 설치되고, 상기 제1 단자부는 상기 제1 도전성 필러에 전기적으로 접속되고, 상기 제2 단자부는 상기 제1 단자부와 이격되고, 상기 제2 단자부는 상기 제2 도전성 필러와 상기 수지막 상에 설치되고, 상기 제2 단자부는 상기 제2 도전성 필러에 전기적으로 접속됨 - 를 더 포함하는, 반도체 발광 소자의 제조 방법.
  20. 제13항에 있어서,
    상기 반도체 부품들은 상기 주면에 대하여 평행한 하나의 방향으로 배열되고, 상기 주면에 대하여 평행하고 상기 하나의 방향에 대하여 수직한 다른 하나의 방향으로 배열되며,
    상기 가공체는, 상기 다른 하나의 방향을 따라 연장되고, 상기 하나의 방향으로 최근접하는 반도체 부품들의 각 쌍의 사이에 설치된 복수의 금속 프레임을 더 포함하고,
    상기 수지막을 상기 반도체 부품들의 쌍들 사이에서 절단하는 단계는, 상기 금속 프레임 상의 상기 하나의 방향으로 설정되는 라인을 따라 상기 금속 프레임들의 각각을 절단하는 단계를 포함하는, 반도체 발광 소자의 제조 방법.
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