KR101503188B1 - 위상 변화 메모리 구조 및 방법 - Google Patents
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Abstract
위상 변화 메모리 구조와 연관된 방법, 디바이스 및 시스템이 본 명세서에 기술된다. 위상 변화 메모리 구조를 형성하는 하나의 방법은 위상 변화 메모리 셀의 제1전도성 요소 위에 그리고 유전 물질 위에 절연체 물질을 형성하는 단계, 상기 제1전도성 요소와 자가 정렬된 히터를 형성하는 단계, 상기 유전 물질 위에 형성된 절연체 물질의 적어도 일부와 상기 히터 위에 위상 변화 물질을 형성하는 단계 및 상기 위상 변화 물질 위에 상기 위상 변화 메모리 셀의 제2전도성 요소를 형성하는 단계를 포함한다.
Description
본 발명은 일반적으로 반도체 메모리 디바이스 및 방법에 관한 것으로, 보다 상세하게는 위상 변화 메모리 구조 및 방법에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스에서 내부, 반도체, 집적 회로로 제공된다. 여기에는 다른 유형의 메모리 중에서, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 위상 변화 랜덤 액세스 메모리(PCRAM) 및 플래쉬 메모리를 포함하는 여러 유형의 메모리가 있다.
PCRAM 디바이스와 같은 저항 가변 메모리 디바이스는 데이터를 저장하기 위해 상이한 저항 상태로 프로그래밍될 수 있는 예를 들어, 칼코게나이드 합금(chalcogenide alloy)과 같은 구조적 위상 변화 물질을 포함할 수 있다. 위상 변화 메모리 셀은 비휘발성이고, 위상 변화 메모리 셀에 저장된 특정 데이터는 셀의 저항을 감지하는 것에 의해 (예를 들어, 위상 변화 물질의 저항에 기초하여 전류 및/또는 전압 변동을 감지하는 것에 의해) 판독될 수 있다.
저항 가변 메모리 디바이스가 칼코게나이드 합금을 포함하는 경우에, 칼코게나이드 합금은 (예를 들어, 비정질로부터 결정질로) 가역적인 구조적 위상 변화를 나타낼 수 있다. 작은 볼륨의 칼케게나이드 합금이 회로에 집적되어 셀이 고속 스위칭 프로그래밍가능한 저항기로 동작될 수 있게 한다. 이 프로그래밍가능한 저항기는 결정 상태(낮은 저항)와 비정질 상태(높은 저항) 사이의 동적 저항 범위보다 40배 더 큰 범위를 나타낼 수 있고, 또한 각 셀에 다중 비트 저장을 가능하게 하는 다수의 중간 상태를 나타낼 수 있다. 즉, 저항 가변 메모리는 다수의 상이한 저항 레벨 중 하나의 레벨로 메모리 셀을 프로그래밍하는 것을 통해 다중 레벨의 셀(MLC: multi-level cell) 기능을 달성할 수 있다.
시간에 따라 위상 변화 메모리 셀의 신뢰성은 다른 인자들 중에서 위상 변화 물질과 하부 기판 사이의 접착력 및/또는 위상 변화 물질을 용융시키기에 충분한 전력을 제공하는데 사용되는 전류 밀도와 같은 여러 인자에 의해 영향을 받을 수 있다. 일례로서, 큰 전류 밀도는 위상 변화 메모리 셀의 전도성 물질에 원치 않는 전자 이동을 야기하여 일부 경우에 위상 변화 물질에 위상 분리를 야기할 수 있다.
도 1은 본 발명의 하나 이상의 실시예에 따른 하나 이상의 위상 변화 메모리 구조를 구비하는 위상 변화 메모리 어레이의 일부 개략도;
도 2a 내지 도 2d는 본 발명의 하나 이상의 실시예에 따른 위상 변화 메모리 구조의 형성을 예시한 단면도;
도 3은 본 발명의 하나 이상의 실시예에 따른 위상 변화 메모리 구조의 일부 단면도;
도 4는 본 발명의 하나 이상의 실시예에 따른 메모리 디바이스의 일부 단면도.
도 2a 내지 도 2d는 본 발명의 하나 이상의 실시예에 따른 위상 변화 메모리 구조의 형성을 예시한 단면도;
도 3은 본 발명의 하나 이상의 실시예에 따른 위상 변화 메모리 구조의 일부 단면도;
도 4는 본 발명의 하나 이상의 실시예에 따른 메모리 디바이스의 일부 단면도.
위상 변화 메모리 구조와 연관된 방법, 디바이스 및 시스템이 기술된다. 위상 변화 메모리 구조를 형성하는 하나의 방법은 위상 변화 메모리 셀의 제1전도성 요소 위에 그리고 유전 물질(dielectric material) 위에 절연체 물질을 형성하는 단계, 상기 제1전도성 요소와 자가 정렬된(self-aligned) 히터를 형성하는 단계, 상기 유전 물질 위에 형성된 절연체 물질의 적어도 일부와 상기 히터 위에 위상 변화 물질을 형성하는 단계 및 상기 위상 변화 물질 위에 상기 위상 변화 메모리의 제2전도성 요소를 형성하는 단계를 포함한다.
본 발명의 실시예는 이전의 위상 변화 메모리 셀에 비해, 위상 변화 물질과 하부 기판 사이에 개선된 접착력을 제공하고, 위상 변화 메모리 셀과 연관된 프로그래밍 전류 밀도를 감소시키는 것과 같은 여러 장점을 제공할 수 있다. 프로그래밍 전류 밀도를 감소시키는 것은 다른 장점 중에서 위상 변화 메모리 셀의 신뢰성을 증가시킬 수 있다.
본 발명의 이하의 상세한 설명에서는 본 명세서의 일부를 형성하며 본 발명의 하나 이상의 실시예들이 실시될 수 있는 방법을 예시로써 도시하는 첨부 도면을 참조한다. 이들 실시예는 이 기술 분야에 통상의 지식을 가진 자가 본 발명의 실시예를 실시할 수 있을 만큼 충분히 상세히 기술되며, 나아가 다른 실시예들도 이용될 수 있고, 공정, 전기적 및/또는 구조적 변경이 본 발명의 범위를 벗어남이 없이 이루어질 수 있는 것으로 이해된다. 본 명세서에 사용된 바와 같이, 특히 도면에 있는 참조 부호에 대하여 지시자 "N" 및 "M"은 이렇게 지시된 특정 부분이 다수개 본 발명의 하나 이상의 실시예에 포함될 수 있다는 것을 나타낸다.
본 도면은 첫 숫자(digit) 또는 숫자들이 도면 번호의 수에 대응하고 나머지 숫자는 도면에서 요소 또는 성분을 식별하는 것이라는 도면 부호 부여 규칙을 따른다. 여러 도면 사이에서 유사한 요소 또는 성분은 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, 도면 부호 (101)은 도 1에 있는 요소 "01"을 지칭할 수 있고 유사한 요소는 도 4에서 (401)로 지칭될 수 있다. 이해될 수 있는 바와 같이, 여러 실시예에 도시된 요소들은 본 발명의 다수의 추가적인 실시예를 제공하기 위하여 추가되거나 교환되거나 및/또는 제거될 수 있다. 또한, 도면에 제공된 요소들의 비율과 상대적인 축척은 본 발명의 여러 실시예를 예시하기 위하여 의도된 것일 뿐, 제한하는 의미로 사용된 것이 전혀 아니다.
본 발명에서 사용된 바와 같이, "웨이퍼" 및 "기판"이라는 용어는 상호 교환가능하게 사용되고, 실리콘온절연체(SOI: silicon-on-insulator) 또는 실리콘온사파이어(SOS: silicon-on-sapphire) 기술, 도핑된 및 비도핑된 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택시얼 층 및 다른 반도체 구조체를 포함하는 것으로 이해된다. 또한, 이하 상세한 설명에서 "웨이퍼" 또는 "기판"이 지칭될 때, 이전의 공정 단계들이 베이스 반도체 구조 또는 기초에서 영역 또는 접합을 형성하도록 사용되었을 수 있다.
도 1은 본 발명의 하나 이상의 실시예에 따라 하나 이상의 위상 변화 메모리 구조를 구비하는 위상 변화 메모리 어레이(100)의 일부 개략도이다. 도 1에 도시된 실시예에서, 메모리 어레이(100)는 연관된 액세스 디바이스(101)와 저항 가변 요소(103)(예를 들어, 위상 변화 물질(103))를 각각 구비하는 다수의 위상 변화 메모리 셀을 포함한다. 액세스 디바이스(101)는 저항 가변 요소(103)에 데이터 프로그래밍(예를 들어, 기록) 및/또는 데이터 감지(예를 들어, 판독) 동작과 같은 동작을 수행하기 위하여 메모리 셀에 액세스하기 위해 동작(예를 들어, 턴온/턴오프)될 수 있다.
도 1에 도시된 실시예에서, 액세스 디바이스(101)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다. 도 1에 도시된 바와 같이, 각 메모리 셀과 연관된 각 MOSFET(101)의 게이트는 다수의 액세스 라인(105-0(WL0), 105-1(WL1), ..., 105-N(WLN)) 중 하나에 연결된다(즉, 각 액세스 라인(105-0, 105-1, ..., 105-N)은 위상 변화 메모리 셀의 행에 연결된다). 액세스 라인(105-0, 105-1, ..., 105-N)은 본 명세서에서 "워드 라인"이라고도 지칭될 수 있다. 지시자 "N"는 메모리 어레이가 다수의 워드 라인을 포함할 수 있다는 것을 나타내는데 사용된다.
저항 가변 요소(103)는 게르마늄-안티몬-텔루르(GST) 물질(예를 들어, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등과 같은 Ge-Sb-Te 물질)과 같은 위상 변화 칼코게나이드 합금일 수 있다. 본 명세서에 사용된 바와 같이 하이픈이 있는 화학적 조성물 표기는 특정 혼합물 또는 화합물에 포함된 요소를 나타내며, 표시된 요소를 수반하는 모든 화학량론을 나타내기 위하여 의도된 것이다. 다른 위상 변화 물질은 여러 다른 위상 변화 물질 중에서 Ge-Te, In-Se, Sb-Te, Ge-Sb, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 및 Ge-Te-Sn-Pt을 포함할 수 있다.
도 1에 도시된 실시예에서, 각 저항 가변 요소(103)는 다수의 데이터 라인(107-0(BL0), 107-1(BL1), ..., 107-M(BLM)) 중 하나에 연결된다(즉, 각 데이터 라인(107-0, 107-1, ..., 107-M)은 위상 변화 메모리 셀의 열에 연결된다). 데이터 라인(107-0, 107-1, ..., 107-M)은 본 명세서에서 "비트 라인" 또는 "센스 라인"이라고 지칭될 수 있다. 지시자 "M"은 메모리 어레이가 다수의 비트 라인을 포함할 수 있다는 것을 나타내는데 사용된다. 디지털 환경에서 어드레싱을 용이하게 하기 위해 워드 라인(105-1, ..., 105-N)의 수와 비트 라인(107-1, ..., 107-M)의 수는 각각 2의 일정 멱수(예를 들어, 256개의 워드 라인 × 4,096개의 비트 라인)일 수 있다. 그러나, 실시예는 특정 개수의 워드 라인 및/또는 비트 라인으로 제한되는 것은 아니다.
동작 시, 적절한 전압 및/또는 전류 신호(예를 들어, 펄스)는 어레이(100)의 위상 변화 메모리 셀에 데이터를 기록하거나 및/또는 이 메모리 셀로부터 데이터를 판독하기 위하여 비트 라인(107-0, 107-1, ..., 107-M)과 워드 라인(105-0, 105-1, ..., 105-N)에 인가될 수 있다. 일례로서, 어레이(100)의 위상 변화 메모리 셀에 의해 저장된 데이터는 액세스 디바이스(101)를 턴온하고 위상 변화 요소(103)를 통과하는 전류를 감지하는 것에 의해 결정될 수 있다. 판독되는 메모리 셀과 연관된 비트 라인에서 감지된 전류는 위상 변화 요소(103)의 저항 레벨에 대응하고 이는 특정 데이터 값(1, 0, 001, 111, 1011 등과 같은 이진 값)에 대응한다.
본 발명의 실시예는 도 1에 도시된 예시적인 어레이(100)로 제한되는 것은 아니다. 예를 들어, 특정 메모리 셀과 연관된 액세스 디바이스(101)는 MOSFET와는 다른 디바이스일 수 있다. 일부 실시예에서, 액세스 디바이스(101)는 다른 유형의 액세스 디바이스 중에서 바이폴러 접합 트랜지스터(BJT) 또는 다이오드(예를 들어, p-n 다이오드, 쇼트키 다이오드 또는 제너 다이오드)일 수 있다. 도 1에 도시되지는 않았지만, 이 기술 분야에 통상의 지식을 가진 자라면 위상 변화 메모리 어레이(100)는 제어기 및 여러 기록/판독 회로 및/또는 다른 제어 회로를 포함하는 다른 메모리 성분에 연결될 수 있다는 것을 이해할 수 있을 것이다.
도 2a 내지 도 2d는 본 발명의 하나 이상의 실시예에 따른 위상 변화 메모리 구조의 형성을 예시하는 단면도이다. 도 2a 내지 도 2d에 도시된 메모리 셀 구조는 유전 물질(204)에 형성된 전도성 접촉부(206)를 구비하는 기판(202)을 포함하는 베이스 반도체 구조를 포함한다. 기판(202)은 특히 실리콘 기판, 실리콘온절연체(SOI) 기판 또는 실리콘온사파이어(SOS) 기판일 수 있다. 유전 물질(204)은 다른 유전 물질 중에서 실리콘 이산화물(SiO2) 또는 실리콘 질화물(SiN)과 같은 질화물 또는 산화물일 수 있다. 전도성 접촉부(206)는 텅스텐(W) 또는 다른 적절한 전도성 물질과 같은 금속(도 2a 내지 도 2d에 도시됨)으로 만들어질 수 있고, 예를 들어 마스킹 및 에칭 공정을 통해 유전 물질(204)에 형성될 수 있다. 도 2a 내지 도 2d에 도시되지는 않았지만, 접촉부(206)는 특정 메모리 셀(예를 들어, 도 1에 도시된 것과 같은 PCRAM 셀)에 대응하는 액세스 디바이스(예를 들어, 액세스 트랜지스터)에 연결될 수 있다.
도 2a 내지 도 2d에 도시된 구조는 전도성 접촉부(206)에 형성된 제1전도성 요소(208)(예를 들어, 제1전극)를 포함한다. 제1전도성 요소(208)는 하부 전극(BE: bottom electrode)(208)일 수 있다. 하부 전극(208)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN)(예를 들어, 티타늄이 풍부한 TiN), 탄탈륨(Ta) 및/또는 탄탈륨 질화물(TaN)과 같은 전도성 물질일 수 있다. 하부 전극(208)은 다른 적절한 공정 중에서 마스킹 및 에칭에 의해 형성될 수 있다. 하부 전극(208)의 하나 이상의 측면은 유전 물질(204)과 접촉한다.
도 2a에 도시된 바와 같이, 본 발명의 하나 이상의 실시예에 따라 위상 변화 메모리 구조를 형성하는 것은 하부 전극(208)과 유전 물질(204) 위에 절연체 물질(212)을 형성하는 것을 포함한다. 하나 이상의 실시예에서, 유전 물질(204) 및/또는 하부 전극(208)의 상부면은 그 위에 절연체 물질(212)을 형성하기 전에 화학적 기계적 평탄화(CMP) 또는 다른 적절한 공정을 통해 평탄화될 수 있다.
절연체 물질(212)은 예를 들어 알루미늄 질화물(AlN) 또는 실리콘 질화물(SiN)과 같은 물질일 수 있고, 도 2c 내지 도 2d와 관련하여 설명된 위상 변화 물질(216)과 같은 위상 변화 물질과 유전 물질(204) 사이에 접착 계면(adhesive interface)을 제공할 수 있다. 즉, 절연체 물질(212)과 그 위에 형성된 위상 변화 물질 사이에 접착력은 여러 실시예에서 유전 물질(204)과 그 위에 형성된 위상 변화 물질 사이의 접착력보다 더 크다. 그리하여, 절연체(212)는 절연성 접착 물질이라고 지칭될 수 있다. 위상 변화 물질과 하부 기판 사이에 개선된 접착력은 다른 장점 중에서 위상 변화 메모리 디바이스의 장기간 신뢰성을 증가시키는 것과 같은 장점을 제공할 수 있다.
절연체 물질(212)은 약 2㎚ 내지 3㎚의 두께를 구비할 수 있으나, 실시예는 특정 두께로 제한되지 않는다. 예를 들어, 일부 실시예에서, 절연체 물질(212)의 두께는 약 10㎚를 초과하지 않는다. 그러나, 절연체(212)의 두께는 여러 실시예에서 약 2㎚보다 더 작거나 또는 약 10㎚보다 더 클 수 있다.
도 2b는 계면 히터(interfacial heater)(214)를 도시한다. 여러 실시예에서, 히터(214)는 하부 전극(208)과 자가 정렬된다. 히터(214)는 예를 들어, 절연체 물질(212)의 일부(예를 들어, 하부 전극(208) 위에 형성된 물질(212)의 일부)를 변성(modifying)시키는 것에 의해 형성될 수 있다. 하나 이상의 실시예에서, 자가 정렬된 히터(214)를 형성하기 위해 절연체 물질(212)을 변성시키는 것은 히터(214)가 절연체(212)와는 다른 물질이 되도록 절연체 물질(212)과 하부 전극 물질(208) 사이에 반응(reaction)을 일으키는 것을 포함한다. 일례로서, 이 반응은 하부 전극(208) 및/또는 그 위에 형성된 절연체 물질(212)을 가열하는 것에 의해 일어날 수 있다.
예를 들어, 도 2a에 도시된 메모리 구조는 다른 가열 공정 중에서 급속 열적 어닐링(RTA: rapid thermal annealing), 레이저 어닐링 또는 마이크로파 가열 공정과 같은 열적 어닐링 공정을 통해 가열될 수 있다. 이 공정은 절연체 물질(212)과 하부 전극(208) 사이에 고체 반응(solid-state reaction)을 촉진시킬 수 있다.
일례로서, 하부 전극(208)은 티타늄 질화물(TiN) 물질일 수 있고, 절연체 물질(212)은 알루미늄 질화물(AlN) 물질일 수 있다. 이러한 실시예에서, 열적 어닐링 공정(예를 들어, 약 5분 동안 약 500℃에서 N2에서)은 히터(214)로서 에피택시얼 티타늄 알루미늄 질화물(예를 들어, Ti2AlN)을 형성할 수 있다. 일부 실시예에서, AlN 절연체(212)와 TiN 하부 전극(208)의 열적 반응은 예를 들어 Ti3Al2N2 및 Ti3AlN와 같은 다른 TiAlN 합금 위상을 구비하는 히터(214)를 형성할 수 있다.
다른 예로서, 하부 전극(208)은 티타늄(Ti) 전극일 수 있고, 절연체 물질(212)은 AlN일 수 있다. Ti 하부 전극(208)은 (예를 들어, 하부 전극(208)의 면에 수행된 CMP 공정 후에) 산화될 수 있으므로, 다른 공정이 절연체 물질(212)을 변성시키는데 사용된 가열 공정 전에 티타늄 산화물(TiOx)을 Ti으로 환원시키기 위해 사용될 수 있다. 예를 들어, 인 시튜 플라즈마 처리(in situ plasma treatment)가 TiOx의 적어도 일부를 티타늄 금속으로 환원시키기 위해 사용될 수 있다. 일례로서, TiOx는 다른 비 열적(non-thermal) 플라즈마 중에서, 전기 방전 플라즈마, 마이크로파 구동식 비 열적 플라즈마, 유전 장벽 플라즈마, 펄스 코로나 방전 플라즈마, 글로우 방전 플라즈마 및/또는 대기압 플라즈마 제트와 같은 비 열적 플라즈마에 노출될 수 있다. 환원된 Ti는 Ti2AlN 또는 다른 티타늄 알루미늄 질화물 합금 위상을 형성하기 위해 절연체 물질(212)의 AlN과 반응할 수 있다.
일례로서, 하부 전극(208)은 탄탈륨 질화물(TaN) 전극일 수 있고, 절연체 물질(212)은 SiN일 수 있다. 이러한 실시예에서, 구조체에 수행되는 열적 어닐링 공정은 탄탈륨 실리콘 질화물(TaSiN) 히터(214)를 형성할 수 있다.
도 2c에 도시된 바와 같이, 위상 변화 물질(216)은 절연체 물질(212)과 하부 전극(208) 위에 형성될 수 있고, 제2전도성 요소(218)(예를 들어, 상부 전극)는 위상 변화 물질(216) 위에 형성될 수 있다. 상부 전극(218)은 위상 변화 메모리 셀의 비트 라인일 수 있거나 셀의 비트 라인에 (예를 들어, 접촉 플러그를 통해) 연결될 수 있다.
도 2d는 위상 변화 물질(216)의 활성 영역(220)을 도시한다. 활성 영역(220)은 하부 전극(208)과 상부 전극(218) 사이에 흐르는 전류로 인한 가열에 응답하여 위상을 (예를 들어, 결정질로부터 비정질로 그리고 그 역으로) 변화시키는 위상 변화 물질(216)의 일부를 나타낸다.
하부 전극(208)과 위상 변화 물질(216) 사이에 계면에서 자가 정렬된 히터(214)는 여러 장점을 제공한다. 예를 들어, 히터(214)는 위상 변화 물질(216)에 국부화된 열(localized heat)을 제공하여 활성 영역(220)의 스위칭을 지원하거나 및/또는 메모리 셀을 동작시키는 것과 연관된 전력과 스위칭을 유도하는데 필요한 전류 밀도를 감소시킬 수 있다. 히터(214)는 하부 전극(208)에 비해 낮은 열 전도율을 지니며 이는 (예를 들어, 히트 싱크 효과로 인해) 하부 전극(208)으로의 열 손실을 감소시킨다. 히터(214)는 하부 전극(208)에 비해 또한 높은 저항을 구비하여 히터(214)는 높은 온도 내성을 가지고 전류를 전도시킬 수 있어 예를 들어 위상 변화 메모리 셀의 보존성 및/또는 신뢰성을 증가시킬 수 있다.
일부 실시예에서, 히터(214)는 마스킹과 에칭 공정을 통해 형성될 수 있다. 예를 들어, 절연체 물질(212)의 일부(예를 들어, 하부 전극(214) 위에 형성된 부분)가 (예를 들어, 에칭 공정을 통해) 제거될 수 있고, 물질(214)(예를 들어, Ti2AlN)이 그 위치에 증착될 수 있다. 그러나, 하부 전극 위에 물질(214)을 형성하기 위한 마스킹과 에칭은 전술한 이전의 실시예에 비해 추가적인 처리 단계를 포함할 수 있으며, 하부 전극(208)과 히터(214)의 자가 정렬을 제공하지 않는다.
도 4와 관련하여 후술되는 바와 같이, 도 2d에 도시된 메모리 구조는 액세스 디바이스(예를 들어, 액세스 트랜지스터) 및 다른 성분 및/또는 특정 메모리 셀(예를 들어, 도 1에 도시된 것과 같은 PCRAM 셀)에 대응하는 회로에 연결될 수 있다.
도 3은 본 발명의 하나 이상의 실시예에 따른 위상 변화 메모리 구조의 일부 단면도를 도시한다. 도 3에 도시된 예는 유전 물질(304)에 형성된 전도성 접촉부(306)를 구비하는 기판(302)을 포함하는 베이스 반도체 구조를 포함하는 한정된 위상 변화 메모리 셀 구조이다. 유전 물질(313)은 접촉부(306)와 유전 물질(304) 위에 형성된다. 비아(via)가 유전 물질(313)에 형성될 수 있고, 하부 전극(308)이 그 내에 증착될 수 있다. 히터 물질(314)은 하부 전극(308) 위에 형성될 수 있고, 위상 변화 물질(316)은 히터(314) 위에 형성될 수 있다. 히터(314)는 도 2a 내지 도 2d와 관련하여 전술한 바와 같이 하부 전극 위에 형성된 절연체 물질을 변성시키는 것에 의해 형성될 수 있다. 예를 들어, 히터(314)는 예를 들어, 열적 어닐링 공정, 레이저 어닐링 공정 또는 마이크로파 가열 공정과 같은 가열 공정을 통해 형성될 수 있다. 도 3에 도시된 위상 변화 메모리 구조는 위상 변화 물질(316)과 유전 물질(313) 위에 형성된 상부 전극(318)을 포함한다.
도 4는 본 발명의 하나 이상의 실시예에 따른 메모리 디바이스(450)의 일부 단면도이다. 메모리 디바이스(450)는 본 명세서에 설명된 실시예에 따라 형성된 다수의 위상 변화 메모리 셀 구조를 포함한다. 도 4에 도시된 예는 제1스택(430-1)과 제2스택(430-2)을 포함한다. 제1스택(430-1)은 제1위상 변화 메모리 셀에 대응하고, 제2스택(430-2)은 제1위상 변화 메모리 셀(예를 들어, 도 1에 설명된 것과 같은 위상 변화 메모리 셀)에 대응한다. 별개의 스택(430-1, 430-2)이 예를 들어 적절한 물질을 통해 마스킹 및 에칭 공정에 의해 형성될 수 있다.
각 스택(430-1, 430-2)은 각 위상 변화 물질(예를 들어, GST)(416-1, 416-2) 위에 형성된 각 상부 전극(TE)(418-1, 418-2)을 포함한다. 위상 변화 물질(416-1, 416-2)은 각 하부 전극(408-1, 408-2)과 자가 정렬된 계면 히터(414-1, 414-2)와 절연체(412-1, 412-2) 위에 형성된다.
히터(414-1, 414-2)는 도 2a 내지 도 2d와 관련하여 전술한 바와 같이 절연체 물질(412-1, 412-2)의 일부를 변성시키는 것에 의해 형성될 수 있다. 예를 들어, 가열 공정은 계면 히터(414-1/414-2)(예를 들어, 표시된 바와 같은 Ti2AlN)를 형성하도록 하부 전극(BE) 물질(408-1, 408-2)(예를 들어, 표시된 바와 같은 Ti)과 절연체 물질(412-1/412-2)(예를 들어, 표시된 바와 같은 AlN) 사이에 반응을 일으키는데 사용될 수 있다. 절연체 물질(412-1, 412-2)은 위상 변화 물질(416-1, 416-2)과 하부 유전 물질(404)(예를 들어, SiO2) 사이에 접착 계면을 제공할 수 있다.
하부 전극(408-1, 408-2)은 각 전도성 접촉부(446) 위에 형성된 유전 물질(404)에 형성된다. 이 예에서, 접촉부(446)는 드레인 접촉부이다. 이것은 각 액세스 디바이스(401)(예를 들어, 액세스 트랜지스터)의 드레인 영역(444)에 스택(430-1, 430-2)을 연결하는 접촉부(446)이다. 이 예에서, 액세스 디바이스(401)는 연관된 소스(443), 드레인(444) 및 게이트(445) 영역을 구비하는 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터) 디바이스이고, 베이스 기판(402) 위에 형성된다. 그러나, 실시예는 특정 유형의 액세스 디바이스로 제한되지 않는다. 예를 들어, 전술한 바와 같이, 액세스 디바이스(401)는 위상 변화 메모리 셀을 동작시키기 위해 다른 유형의 액세스 디바이스 중에서 다이오드 또는 BJT일 수 있다. 일례로서, 기판(402)은 n-유형 소스(443)와 드레인(444) 영역을 구비하는 p-유형 반도체 기판일 수 있다.
위상 변화 메모리 디바이스(450)는 또한 하나 이상의 액세스 디바이스(401)의 소스 영역(443)에 연결된 소스 접촉부(447)를 더 포함한다. 소스 접촉부(447)와 드레인 접촉부(446)는 유전 물질(448)(예를 들어, SiO2)에 형성되고, 유전 물질(449)(예를 들어, SiN)은 접촉부(446, 447)로부터 트랜지스터(401)를 전기적으로 절연시키기 위해 트랜지스터(401)의 게이트 스택 주위에 형성된다. 실시예는 특정 유전 물질(448, 449)로 제한되지 않는다.
전술한 바와 같이, 본 명세서에 설명된 실시예에 따른 위상 변화 메모리 셀 구조는 여러 장점을 제공할 수 있다. 예를 들어, 자가 정렬된 히터(414-1, 414-2)는 메모리 셀의 활성 영역(420-1, 420-2)으로 국부화된 열을 제공할 수 있으며, 이는 활성 영역 내에서 구조적 위상 전이를 야기하는데 필요한 전류를 감소시킬 수 있다. 전류를 감소시키는 것은 메모리 디바이스와 연관된 전력 소비를 감소시킬 수 있고, 메모리 디바이스의 장기간 신뢰성 및/또는 보존성을 개선시킬 수 있다. 접착 절연체 물질(412-1, 412-2)은 이전의 접근법에 비해 위상 변화 물질(416-1, 416-2)과 하부 기판 사이에 접착력을 개선시킬 수 있다. 또한, 자가 정렬된 히터(414-1/414-2)를 형성하도록 가열 공정을 통해 절연체 물질(412-1/412-2)의 일부를 변성시키는 것은 제조 공정의 복잡성을 증가시킴이 없이 여러 장점을 제공할 수 있다.
결론
위상 변화 메모리 구조와 연관된 방법, 디바이스 및 시스템이 기술되었다. 위상 변화 메모리 구조를 형성하는 하나의 방법은 위상 변화 메모리 셀의 제1전도성 요소 위에 그리고 유전 물질 위에 절연체 물질을 형성하는 단계, 상기 제1전도성 요소와 자가 정렬된 히터를 형성하는 단계, 상기 유전 물질 위에 형성된 절연체 물질의 적어도 일부와 상기 히터 위에 위상 변화 물질을 형성하는 단계 및 상기 위상 변화 물질 위에 위상 변화 메모리 셀의 제2전도성 요소를 형성하는 단계를 포함한다.
특정 실시예들이 본 명세서에 도시되고 기술되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 도시된 특정 실시예를 대신하여 동일한 결과를 달성하도록 계산된 배열이 사용될 수 있다는 것을 이해할 수 있을 것이다. 본 발명은 본 발명의 여러 실시예의 변형 또는 변경을 커버하도록 의도된다.
전술한 상세한 설명은 예시를 위하여 이루어진 것일 뿐 제한하는 것이 아닌 것으로 이해된다. 전술한 실시예와 본 명세서에 구체적으로 설명되지 않은 다른 실시예를 조합하는 것은 상기 상세한 설명을 검토하면 이 기술 분야에 통상의 지식을 가진 자에게는 자명한 것일 수 있다. 본 발명의 여러 실시예의 범위는 상기 구조와 방법이 사용되는 다른 응용을 포함한다. 그러므로, 본 발명의 여러 실시예의 범위는 첨부된 특허청구범위와 그 전체 균등 범위를 참조하여 결정되어야 한다.
전술한 발명을 실시하기 위한 구체적인 내용란에 있는 여러 특징은 본 발명을 예를 들어 설명하기 위하여 하나의 실시예로 서로 그룹화되어 있다. 본 명세서의 이러한 방법은 본 발명의 개시된 실시예가 각 청구범위에 명시적으로 언급된 것보다 더 많은 특징을 사용하여야 한다는 의도를 반영하는 것으로 해석되어서는 아니된다.
오히려, 이하 청구범위가 반영하듯이, 본 발명의 주제는 하나의 개시된 실시예의 모든 특징보다 더 적은 특징에 있다. 따라서, 이하 청구범위는 각 청구항이 별개의 실시예로서 독립적인 것으로 본 발명을 실시하기 위한 구체적인 내용란에 포함된다.
Claims (31)
- 위상 변화 메모리 구조를 형성하는 방법으로서,
위상 변화 메모리 셀의 제1전도성 요소 위에 그리고 유전 물질 위에 절연체 물질을 형성하는 단계;
상기 절연체 물질의 일부를 변성(modifying)시키는 것에 의해 상기 제1전도성 요소와 자가 정렬된 히터를 형성하는 단계;
상기 유전 물질 위에 형성된 상기 절연체 물질의 적어도 미변성 부분과 상기 히터 위에 위상 변화 물질을 형성하는 단계; 및
상기 위상 변화 물질 위에 상기 위상 변화 메모리 셀의 제2전도성 요소를 형성하는 단계를 포함하는 방법. - 삭제
- 삭제
- 제1항에 있어서, 상기 절연체 물질의 일부를 변성시키는 것은 상기 절연체 물질의 일부를 가열하는 것을 포함하는 것인 방법.
- 제1항에 있어서, 상기 절연체 물질의 일부를 변성시키는 것은 상기 히터를 형성하도록 상기 제1전도성 요소의 물질과 상기 절연체 물질 사이에 반응을 일으키는 것을 포함하는 것인 방법.
- 제5항에 있어서, 상기 절연체 물질은 알루미늄 질화물(AlN)이고, 상기 제1전도성 요소의 물질은 티타늄(Ti)과 티타늄 질화물(TiN) 중 적어도 하나이며, 상기 반응은 티타늄 알루미늄 질화물(TiAlN) 히터를 형성하는 것인 방법.
- 제5항에 있어서, 상기 절연체 물질은 실리콘 질화물(SiN)이고, 상기 제1전도성 요소의 물질은 티타늄 질화물(TiN)과 탄탈륨 질화물(TaN) 중 적어도 하나이며, 상기 반응은 티타늄 실리콘 질화물(TiSiN) 히터와 탄탈륨 실리콘 질화물(TaSiN) 히터 중 하나를 형성하는 것인 방법.
- 위상 변화 메모리 구조를 형성하는 방법으로서,
위상 변화 메모리 셀의 제1전극 위에 그리고 유전 물질 위에 절연성 접착 물질을 형성하는 단계;
상기 절연성 접착 물질의 적어도 일부를 가열하는 것에 의해 제1전극과 자가 정렬된 계면 히터를 형성하는 단계;
상기 계면 히터 위에 그리고 상기 절연성 접착 물질의 적어도 일부 위에 위상 변화 물질을 형성하는 단계; 및
상기 위상 변화 물질 위에 제2전극을 형성하는 단계를 포함하되,
상기 계면 히터는 상기 절연성 접착 물질과는 다른 물질인 것인 방법. - 제8항에 있어서, 상기 절연성 접착 물질의 적어도 일부를 가열하는 것은 상기 절연성 접착 물질의 적어도 일부 위에 마이크로파 가열 공정을 수행하는 것을 포함하는 것인 방법.
- 제8항에 있어서, 상기 절연성 접착 물질의 적어도 일부를 가열하는 것은 상기 절연성 접착 물질의 적어도 일부 위에 레이저 어닐링 공정을 수행하는 것을 포함하는 것인 방법.
- 제9항 또는 제10항에 있어서, 상기 제1전극 위에 상기 절연성 접착 물질을 형성하기 전에 그리고 상기 절연성 접착 물질의 적어도 일부를 가열하기 전에 인 시튜 플라즈마 처리 공정(in situ plasma treatment process)을 수행하는 것에 의해 상기 제1전극의 산화를 환원시키는 단계를 포함하는 방법.
- 위상 변화 메모리 구조체로서,
유전 물질과 접촉하는 측면을 구비하는 하부 전극;
상기 하부 전극과 상부 전극 사이에 있는 위상 변화 물질;
상기 위상 변화 물질의 적어도 일부에 대해 접착 계면을 제공하는 제1부분을 구비하는 절연체 물질; 및
상기 하부 전극과 자가 정렬되고 상기 하부 전극과 상기 위상 변화 물질 사이에 위치된 계면 히터를 포함하되,
상기 계면 히터는 상기 절연체 물질의 변성된 부분이고, 상기 절연체 물질과는 다른 물질이며,
상기 위상 변화 물질은 상기 계면 히터 위에 그리고 상기 절연체 물질의 상기 제1부분 위에 형성되는 것인 메모리 구조체. - 제12항에 있어서, 상기 절연체 물질의 상기 제1부분은 상기 하부 전극과 상기 유전 물질의 평탄화된 면 위에 형성된 것인 메모리 구조체.
- 제12항에 있어서, 상기 하부 전극은 상기 유전 물질에 형성된 비아(via)에 형성되고, 상기 절연체 물질의 상기 제1부분에 의해 제공된 상기 접착 계면은 상기 위상 변화 물질과 상기 유전 물질 사이의 접착력에 비해 증가된 접착력을 포함하는 것인 메모리 구조체.
- 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 절연체 물질은 알루미늄 질화물(AlN)과 실리콘 질화물(SiN) 중 적어도 하나인 것인 메모리 구조체.
- 제15항에 있어서, 상기 계면 히터는
티타늄 알루미늄 질화물(TiAlN);
티타늄 실리콘 질화물(TiSiN); 및
탄탈륨 실리콘 질화물(TaSiN)을 포함하는 군으로부터의 물질을 포함하는 것인 메모리 구조체. - 저항 가변 메모리 구조를 형성하는 방법으로서,
제1전도성 요소 위에 그리고 저항 가변 메모리 셀의 유전 물질 위에 절연체 물질을 형성하는 단계;
상기 제1전도성 요소와 자가 정렬된 히터를 형성하는 단계; 및
유전 물질 위에 형성된 상기 절연체 물질의 적어도 일부와 상기 히터 위에 저항 가변 물질을 형성하는 단계를 포함하되,
상기 히터를 형성하는 단계는,
상기 절연체 물질의 일부를 가열하는 단계; 및
상기 절연체 물질과 상기 제1전도성 요소의 물질 사이에 반응을 일으키는 단계
를 포함하는 군으로부터 선택된 공정을 수행하는 것에 상기 절연체 물질의 일부를 변성시키는 단계를 포함하는 것인 방법. - 제17항에 있어서, 상기 히터와 상기 절연체 물질의 미변성 부분 위에 상기 저항 가변 물질을 형성하는 단계를 포함하는 것인 방법.
- 제17항 또는 제18항에 있어서, 상기 절연체 물질은 알루미늄 질화물(AlN)이고, 상기 제1전도성 요소의 물질은 티타늄(Ti)과 티타늄 질화물(TiN) 중 적어도 하나이며, 상기 반응은 티타늄 알루미늄 질화물(TiAlN) 히터를 형성하는 것인 방법.
- 제17항 또는 제18항에 있어서, 상기 절연체 물질은 실리콘 질화물(SiN)이고, 상기 제1전도성 요소의 물질은 티타늄 질화물(TiN)과 탄탈륨 질화물(TaN) 중 적어도 하나이며, 상기 반응은 티타늄 실리콘 질화물(TiSiN) 히터와 탄탈륨 실리콘 질화물(TaSiN) 히터 중 적어도 하나를 형성하는 것인 방법.
- 저항 가변 메모리 구조를 형성하는 방법으로서,
저항 가변 메모리 셀의 제1전극 위에 그리고 유전 물질 위에 절연성 접착 물질을 형성하는 단계;
상기 절연성 접착 물질의 적어도 일부를 가열하는 것에 의해 상기 제1전극과 자가 정렬된 계면 히터를 형성하는 단계;
상기 계면 히터 위에 그리고 상기 제1전극 위에 형성되지 않은 상기 절연성 접착 물질의 적어도 일부 위에 저항 가변 물질을 형성하는 단계; 및
상기 저항 가변 물질 위에 제2전극을 형성하는 단계를 포함하되,
상기 계면 히터는 상기 절연성 접착 물질과는 다른 물질인 것인 방법. - 제21항에 있어서, 유전 물질에 형성된 비아에 전극 물질을 적층하는 것에 의해 상기 제1전극을 형성하는 단계; 및
상기 제1전극 위에 상기 절연성 접착 물질을 형성하기 전에 상기 제1전극 위에 평탄화 공정을 수행하는 단계를 포함하는 것인 방법. - 저항 가변 메모리 구조체로서,
유전 물질과 접촉하는 측면을 구비하는 하부 전극;
상기 하부 전극과 상부 전극 사이에 있는 저항 가변 물질;
상기 저항 가변 물질의 적어도 일부에 대해 접착 계면을 제공하는 제1부분을 구비하는 절연체 물질; 및
상기 하부 전극과 상기 저항 가변 물질 사이에 위치되고 상기 하부 전극과 자가 정렬된 계면 히터를 포함하되,
상기 계면 히터는 상기 절연체 물질의 변성된 부분이고 상기 절연체 물질과는 다른 물질이며,
상기 저항 가변 물질은 상기 절연체 물질의 상기 변성된 부분 위에 그리고 상기 절연체 물질의 미변성 부분 위에 형성되는 것인 메모리 구조체. - 제23항에 있어서, 상기 절연체 물질의 상기 제1부분은 상기 하부 전극과 상기 유전 물질의 평탄화된 면 위에 형성되는 것인 메모리 구조체.
- 제23항에 있어서, 상기 하부 전극은 상기 유전 물질에 형성된 비아에 형성되고, 상기 절연체 물질의 상기 제1부분에 의해 제공되는 상기 접착 계면은 상기 유전 물질과 상기 저항 가변 물질 사이를 접착시키는 것에 비해 증가된 접착력을 포함하는 것인 메모리 구조체.
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