KR101478515B1 - 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법 - Google Patents

임베디드 다이를 가진 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101478515B1
KR101478515B1 KR1020127016887A KR20127016887A KR101478515B1 KR 101478515 B1 KR101478515 B1 KR 101478515B1 KR 1020127016887 A KR1020127016887 A KR 1020127016887A KR 20127016887 A KR20127016887 A KR 20127016887A KR 101478515 B1 KR101478515 B1 KR 101478515B1
Authority
KR
South Korea
Prior art keywords
die
package
dielectric layer
pads
delete delete
Prior art date
Application number
KR1020127016887A
Other languages
English (en)
Other versions
KR20120098844A (ko
Inventor
존 스티븐 구제크
자비에르 소토 곤잘레스
니콜라스 알 와츠
라비 케이 날라
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20120098844A publication Critical patent/KR20120098844A/ko
Application granted granted Critical
Publication of KR101478515B1 publication Critical patent/KR101478515B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/11831—Reworking, e.g. shaping involving a chemical process, e.g. etching the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/27312—Continuous flow, e.g. using a microsyringe, a pump, a nozzle or extrusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/2732—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92132—Sequential connecting processes the first connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/40—Details of apparatuses used for either manufacturing connectors or connecting the semiconductor or solid-state body
    • H01L2924/401—LASER
    • H01L2924/402—Type
    • H01L2924/4025—Type being a gas
    • H01L2924/40252—CO2 LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/40—Details of apparatuses used for either manufacturing connectors or connecting the semiconductor or solid-state body
    • H01L2924/401—LASER
    • H01L2924/402—Type
    • H01L2924/404—Type being a solid state
    • H01L2924/40407—Yb:YAG LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/40—Details of apparatuses used for either manufacturing connectors or connecting the semiconductor or solid-state body
    • H01L2924/401—LASER
    • H01L2924/405—Wavelength
    • H01L2924/40501—UV spectrum
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10477—Inverted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 실시예들은 임베디드 다이를 가진 반도체 패키지를 설명한다. 반도체 패키지는 임베디드 다이를 포함하는 코어리스 기판을 포함한다. 반도체 패키지는 다이 적층 또는 패키지 적층 기능을 제공한다. 또한 본 발명의 실시예들은 조립 비용을 최소화하는 반도체 패키지를 제조하는 방법을 설명한다.

Description

임베디드 다이를 가진 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE WITH EMBEDDED DIE AND ITS METHODS OF FABRICATION}
본 발명은 반도체 패키징 분야에 관한 것으로서, 특히 반도체 패키지 안의 임베디드 다이 및 그 제조 방법에 관한 것이다.
반도체 패키지들은 집적 회로(IC) 칩 또는 다이를 보호하기 위해 그리고 또한 다이에 외부 회로에 대한 전기적 인터페이스를 제공하기 위해 사용된다. 보다 작은 전자 장치들에 대한 점차 증가하는 수요로 인해, 반도체 패키지들은 훨씬 더 컴팩트하게 설계되며 보다 큰 레이아웃 밀도를 지원해야 한다. 예를 들어, 일부 반도체 패키지들은 현재 코어리스(coreless) 기판을 사용하며, 이 코어리스 기판은 종래의 기판에서 통상적으로 발견되는 두꺼운 수지 코어 층을 포함하지 않는다. 또한, 보다 고성능의 소자들에 대한 수요가 복합 기술의 다이 적층(stacking)을 가능하게 하거나 박형 패키징 프로파일을 유지하면서 패키지 적층 능력을 제공하는 개선된 반도체 패키지에 대한 필요성을 발생시킨다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 예시한 단면도이다.
도 6a-6o는 도 1에 도시된 반도체 패키지 제조 방법을 예시한 단면도들이다.
도 7a-7e는 도 5에 도시된 반도체 소자 제조 방법을 예시한 단면도들이다.
도 8은 본 발명의 실시예들에 따른 시스템이다.
임베디드 다이(embedded)를 가진 반도체 패키지 및 그 제조 방법이 설명된다. 이하의 설명에서, 본 발명에 대한 철저한 이해를 제공하기 위해 수많은 특정 세부사항들이 언급된다. 다른 경우, 본 발명을 불필요하게 모호하게 하지 않도록 공지된 반도체 공정 기법들 및 특징들은 기술되지 않았다.
본 발명의 실시예들은 임베디드 다이를 가진 반도체 패키지를 설명한다. 일 실시예에서, 반도체 패키지는 임베디드 다이를 포함하는 코어리스(coreless) 기판을 포함한다. 코어리스 기판에 다이를 임베딩함으로써, 종래의 플립 칩(flip-chip) 조립에 전형적으로 사용되는 조립 단계들이 생략되며, 그에 따라 조립 비용을 줄이게 된다. 또한 반도체 패키지는 복합 기술의 다이 적층이나 패키지 적층을 가능하게 한다. 그러므로, 반도체 패키지는 감소된 패키지 조립 비용으로 다이 적층 또는 패키지 적층을 하는 박형 프로파일(thin-profile) 패키징의 이점을 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(201)의 단면도를 예시한다. 반도체 패키지(201)는 다이 캐비티(cavity)(213)를 가지는 제1 유전체 층(210)을 포함한다. 일 실시예에서, 다이 캐비티(213)는 중앙에 위치되며 제1 유전체 층(210)을 관통해 연장된다. 접착 층(220)이 다이 캐비티(213) 안에 형성된다. 본 발명의 일 실시예에서, 접착 층(220)은 제1 유전체 층(210)의 최상면(211)과 실질적으로 공면인 최상면(221)을 가진다.
집적 회로(IC) 칩이나 다이(300)가 다이 캐비티(213) 안에 배치된다. 다이(300)는 전면(310) 및 후면(320)을 포함한다. 일 실시예에서 다이(300)의 후면(320)은 접착 층(220)의 바닥면(bottom surface)(222)에 고정되거나 접착된다. 일 실시예에서, 전면(310)은 복수의 다이 패드들(341, 342)을 포함한다.
제2 유전체 층(250)이 제1 유전체 층(210)의 바닥면 상에 형성된다. 제2 유전체 층(250)은 또한 다이(300)를 캡슐화한다. 일 실시예에서, 복수의 다이 상호연결부들(271, 272)이 제2 유전체 층(250) 안에 형성되고, 여기서 다이 상호연결부들(271, 272)은 다이(300) 상의 다이 패드들(341, 342)과 전기적으로 결합된다.
본 발명의 일 실시예에서, 제3 유전체 층(280)이 제2 유전체 층(250) 상에 형성된다. 일 실시예에서 복수의 다이 상호연결부들(291, 292)이 제3 유전체 층(380) 내에 형성된다. 제3 유전체 층(280)에서 다이 상호연결부들(291, 292)은 제2 유전체 층(250) 안의 다이 상호연결부들(271, 272)과 전기적으로 결합된다.
본 발명의 일 실시예에서, 복수의 패키지 패드들(231, 232, 233, 234)이 제2 유전체 층(210) 안에 형성된다. 패키지 패드들(231, 232, 233, 234)은 다이(300)의 외연에서 형성된다. 일 실시예에서, 패키지 패드들(231, 232, 233, 234) 각각은 제1 유전체 층(210)의 최상면(211)과 실질적으로 공면(coplanar)인 노출면을 포함한다. 또한, 복수의 패키지 상호연결부들(273, 274, 275, 276)이 제2 유전체 층(250) 안에 형성되어 패키지 패드들(231, 232, 233, 234)과 전기적으로 결합된다. 일 실시예에서, 추가적인 패키지 상호연결부들(293, 294)이 제3 유전체 층(280) 안에 형성되어 제2 유전체 층(250) 내 패키지 상호연결부들(273, 276)과 전기적으로 결합된다. 일 실시예에서, 다이 상호연결부들(291, 292)이 제3 유전체 층(250) 안에 형성되며, 여기서 다이 상호연결부들(291, 292)은 다이 상호연결부들(271, 272)과 전기적으로 결합된다.
일 실시예에서 솔더 레지스트(solder resist) 층(400)이 제3 유전체 층(380) 상에 형성된다. 일 실시예에서, 솔더 레지스트 층(400)은 다이 상호연결부들(291, 292)뿐 아니라 패키지 상호연결부들(293, 294)을 노출시키는 개구(opening)를 포함한다. 솔더 볼들이나 범프들(411, 412, 413, 414)이 다이 상호연결부들(291, 292) 및 패키징된 상호연결부들(293, 294) 위로 형성된다. 솔더 범프들(411, 412)은 다이 상호연결부들(291, 292)과 전기적으로 결합된다. 솔더 범프들(413, 414)은 패키지 상호연결부들(293, 294)과 전기적으로 결합된다. 도 1은 볼 그리드 어레이(BGA, Ball Grid Array) 레이아웃을 생성하기 위한 반도체 패키지(201) 상의 솔더 범프들(411, 412, 413, 414)의 형성을 예시한다. BGA 레이아웃을 위한 라우팅 또는 트레이스들이 솔더 레지스트 층(400) 상에 형성될 수 있다. 다른 타입의 레이아웃, 예컨대 랜드 그리드 어레이(LGA, Land Grid Array)가 반도체 패키지(201) 상에 형성될 수 있다는 것을 예상할 수 있다.
일 실시예에서, 유전체 층들(210, 250, 280)이 다이 상호연결부들(271, 272, 291, 292) 및 패키지 상호연결부들(273-276, 293, 294)과 함께 코어리스 기판을 구성하며, 여기서 다이(300)는 코어리스 기판 안에 완전히 임베딩된다. 반도체 패키지(201)의 코어리스 기판 안에 다이(300)를 임베딩함으로써, 종래의 플립 칩(flip-chip) 조립에 전형적으로 사용되는 조립 단계들이 생략되며, 그에 따라 조립 비용을 줄이게 된다. 또한, 반도체 패키지(201)는 더 이상 스트립 제조 능력에 구속되지 않으며, 이것이 풀 패널(full panel) 공정을 가능하게 하고, 더 나아가 제조 비용을 줄인다. 게다가 반도체 패키지(201)는 복합 기술의 다이 적층이나 패키지 적층을 가능하게 한다. 그러므로, 반도체 패키지(201)는 감소된 패키지 조립 비용으로 로 프로파일(low-profile) 패키징, 박형 다이(thin die) 조립, POP 호환성, 복합 기술(가령, 와이어-본딩) 다이 적층의 이점들을 제공한다.
도 2는 반도체 패키지(201) 상에서의 다이 적층의 예를 예시한다. 일 실시예에서, 또 하나의 다이(500)가 반도체 패키지(201) 상에 부착된다. 다이(500)는 접착 층(220)의 최상면(221)에 고정되거나 접착된다. 복수의 와이어 본딩 상호연결부들(511, 512, 513, 514)이 다이(500)를 반도체 패키지(201)의 패키지 패드들(231, 232, 233, 234)과 전기적으로 결합시킨다. 몰드 화합물 층(미도시)이 상부의 다이를 보호하고 와이어 본드들을 캡슐화하기 위해 사용될 수 있다. 본 발명의 일 실시예에서, 도 2에 도시된 최종 패키지가 인쇄 회로 보드(PCB)에 부착될 수 있고, 여기서 패키지 패드들(231, 232, 233, 234) 및 패키지 상호연결부들(273, 274, 275, 276, 293, 294)은 다이(500) 및 PCB 상의 트레이스들 사이의 전기적 연결부들로서 기능한다.
본 발명의 일 실시예에서, 추가 다이(500)를 가진 반도체 패키지(201)가 다양한 응용예들, 예컨대 랩탑 또는 모바일 전화기 같은 휴대형 또는 핸드헬드 장치들에 사용될 수 있는 SIP(System-in-Package)를 형성한다. 특정 실시예에서, 다이(300)는 프로세서 모듈을 포함하는 SOC(System-on-Chip)이며 다이(500)는 그 SOC의 메모리 모듈이다.
도 3은 반도체 패키지(201) 상에서의 패키지 적층의 예를 예시한다. 본 발명의 일 실시예에서, 또 하나의 패키지(600)가 반도체 패키지(201)에 부착되어 POP(Package-on-Package) 구조를 형성한다. 일 실시예에서, 패키지(600)는 패키지 기판(620)에 전기적으로 결합된 다이(610)를 포함한다. 몰드 캡이 다이(610)를 캡슐화하고 다이(610)의 보호 커버를 제공한다. 일 실시예에서, 복수의 와이어 상호연결부들, 예컨대 솔더 범프들(651, 652, 653, 654)이 다이(610)를 반도체 패키지(201)의 패키지 패드들(231, 232, 233, 234)과 전기적으로 결합시키기 위해 사용될 수 있다.
일 실시예에서, 도 3에 도시된 POP 구조는 SIP(System-in-Package)이다. 특정 실시예에서, 다이(300)는 프로세서 모듈을 포함하는 SOC이며, 다이(610)는 그 SOC의 추가 로직 칩일 수 있다. 일 실시예에서 패키지(600)는 플립 칩 패키지이다.
본 발명의 일 실시예에서, 반도체 패키지(201)는 다이 적층 및 패키지 적층 기술들의 조합을 이용하여 사용될 수 있다. 일 실시예에서, 도 4에 도시된 바와 같이 다이(500)가 접착 층(220)의 최상면(221)에 부착된다. 와이어 본딩 상호연결부들(512, 513)은 다이(500)를 패키지 패드들(232)과 전기적으로 결합시킨다. 패키지(600)는 다이(600) 및 반도체 패키지(201) 위에 적층된다. 솔더 범프들(651, 654)이 다이(600)를 패키지 패드(231, 234)와 전기적으로 결합시킨다.
다른 대안적 실시예에서, 다이(300)는 패키지 패드들(231, 232, 233, 234) 및 패키지 상호연결부들(273, 274, 275, 276, 293, 294) 없이 반도체 패키지 안에 완전히 임베딩된다. 예를 들어, 도 5는 다이 상호연결부들(271, 272, 291, 292, 295, 296)을 포함하는 대안적 반도체 패키지(201')를 예시한다. 솔더 범프들(411, 412, 413, 414)이 다이 상호연결부들(291, 292, 295, 296) 상에 형성된다.
도 6a-6l은 도 1과 관련하여 도시된 반도체 패키지(201)를 형성하는 방법을 예시한다. 반도체 패키지(201)의 제조는 도 6a에 도시된 것과 같이 패널이나 캐리어(100)를 제공함으로써 시작된다. 일 실시예에서, 캐리어(100)는 그 위에 도금을 가능하게 하는 도전면(conductive surface)(110)을 포함한다. 특정 실시예에서, 캐리어(100)는 구리와 같은 전도 물질로 이루어지고, 도전면(110)은 구리 면이다. 일 실시예에서 캐리어(100)는 약 50um의 두께를 가진다.
이어서, 도 6b에 도시된 것과 같이 제1 유전체 층(210)이 캐리어(100)의 도전면(100) 상에 형성된다. 일 실시예에서, 제1 유전체 층(210)은 최상면(211) 및 바닥면(212)을 포함하며, 여기서 최상면(211)은 도전면(110) 상에서 형성된다. 일 실시예에서, 제1 유전체 층(210)은 다음에 제1 유전체 층(210) 안에 임베딩되는 다이와 거의 동일한 두께를 가진다. 예를 들어, 제1 유전체 층은 약 50-150um의 두께를 가진다. 그런 다음, 도 6c에 도시된 바와 같이, 다이 캐비티(213) 및 복수의 패드 개구(214, 215, 216, 217)가 제1 유전체 층(210) 안에 형성된다. 일 실시예에서, 다이 캐비티(213)는 중앙에 위치되며 제1 유전체 층(210)을 통해 연장되어 도전면(110) 상의 다이 영역(111)을 노출시킨다. 복수의 패드 개구(214, 215, 216, 217)가 도전면(110) 상의 복수의 패드 영역들(112, 113, 114, 115)을 노출시킨다.
본 발명의 일 실시예에서, 제1 유전체 층(210)은 포토 이미저블(photo-imageable) 또는 감광성(photo-definable) 물질로 이루어진다. 일 실시예에서, 제1 유전체 층(210)은 양(positive)의 감광성 물질로 이루어지며, 여기서 방사선원(a radiation source)에 노출되는 제1 유전체 층(210)의 일부가 제1 유전체 층(210)을 현상할 때 제거된다. 또 다른 실시예에서, 제1 유전체 층(210)은 음(negative)의 감광성 물질로 이루어지며, 여기서 방사선원에 노출되는 제1 유전체 층(210)의 일부는 제1 유전체 층(210)을 현상할 때 계속 유지된다. 감광성 물질은 비한정적인 것으로서 에폭시 기반 포토레지스트들을 포함한다. 본 발명의 일 실시예에서, (감광성) 제1 유전체 층(210)의 제조는 (도 6b에 도시된 것과 같이) 감광성 물질의 층을 도전면(110) 위에 코팅함으로써 시작된다. 그런 다음, (도 6c에 도시된 것과 같이) 감광성 물질이 방사선원에 노출되며 곧이어 현상됨으로써 다이 캐비티(211) 및 복수의 패드 개구(212, 213, 214, 215)를 형성(define)한다.
다른 대안적 실시예에서, 제1 유전체 층(210)은 감광성이 아닌 전형적 유전 물질들로 이루어진다. 이 경우, 제1 유전체 층(210)은 제1 유전체 층(210)을 도전면(110) 상에 증착시키고(도 6b에 도시됨), 이어서 제1 유전체 층(210) 안에 다이 캐비티(211) 및 패드 개구(212, 213, 214, 215)를 형성함으로써(도 6c에 도시됨) 제조된다. 일 실시예에서, 다이 캐비티(211) 및 패드 개구(212, 213, 214, 215)는 비한정적인 것으로서 플라즈마 에칭 공정과 같은 전형적인 석판인쇄술 및 에칭 공정들에 의해 형성되거나 생성된다. 또 다른 실시예에서, 다이 캐비티(211) 및 패드 개구(212, 213, 214, 215)는 반도체 제조에 전형적으로 사용되는 레이저 또는 기계적 드릴링(drilling) 공정들을 이용함으로써 형성된다.
이어서, 도 6d에 도시된 것과 같이 접착 층(220)이 도전면(110)의 다이 영역(111) 상에 형성된다. 접착 층(220)은 최상면(221) 및 바닥면(222)을 포함한다. 일 실시예에서, 최상면(221)은 제1 유전체 층(210)의 최상면(211)에 대해 실질적으로 공면이 되도록 다이 영역(111) 상에 형성된다. 일 실시예에서, 접착 층(220)은 다이 영역(111) 위에 스프레이된다. 다른 실시예에서 접착 층(220)은 공지된 스크린 인쇄 기법들을 이용함으로써 형성된다. 예를 들어, 메쉬 마스크(mesh mask)(미도시)를 사용하여 접착 물질이 다이 영역(111) 상에 인쇄되고 그런 다음 전체 다이 영역(111)을 커버하는 접착 층(220)을 형성하도록 교정된다. 일 실시예에서, 접착 층(220)은 다이 영역(111) 상에서만 선택적으로 형성된다. 즉, 접착 층(220)이 패드 영역들(112, 113, 114, 115) 상에서는 형성되지 않는다.
일 실시예에서 접착 층(220)은 약 10 내지 50um의 두께로 형성된다. 접착 층(220)은 비한정적인 것으로서 채워진(filled) 에폭시 기반 물질들과 같은 물질들로 이루어진다. 본 발명의 일 실시예에서, 접착 층(220)은 제1 유전체 층(210) 안에 다음에 임베딩되는 다이를 보호하기 위해 반도체 패키지(201)의 영구적 구성으로서 유지된다. 또한 접착 층(220)은 이어지는 마킹을 위한 표면으로서 사용되거나, 다이 안에서 일어날 수 있는 어떤 뒤틀림을 최소화하는데 사용될 수 있다.
다음으로, 도 6e에 도시된 바와 같이 복수의 패키지 패드들(231, 232, 233, 234)이 도전면(110)의 패드 영역들(112, 113, 114, 115) 상에 형성된다. 본 발명의 일 실시예에서, 복수의 패키지 패드들(231, 232, 233, 234)이 공지된 전기분해 도금 기법들을 이용하여 형성된다. 일 실시예에서, 패드 영역들(112, 113, 114, 115)의 전기 도금은 제1 유전체 층(210) 상에 레지스트 층(미도시)을 형성함으로써 시작되며, 레지스트 층은 패드 영역들(112, 113, 114, 115)을 노출하도록 패턴화된다. 그런 다음, 패드 영역들(112, 113, 114, 115)은 비한정적인 것으로서 금(Au), 팔라듐(Pd), 니켈(Ni) 및 구리(Cu)와 같은 금속들을 사용하여 전기 도금된다. 특정 실시예에서, 패드 영역들(112, 113, 114, 115)은 금, 그 뒤에 팔라듐, 그 다음 니켈의 순서로 전기 도금된다. 이 경우, 복수의 패키지 패드들(231, 232, 233, 234)은 금, 팔라듐 및 니켈의 조성물 또는 다층 스택을 포함한다. 전기 도금 공정이 완료된 후, 레지스트 층이 제1 유전체 층(210)으로부터 제거된다.
다음으로, 도 6f에 도시된 것과 같이 다이(300)가 접착 층(220)에 부착된다. 다이(300)는 전면(310) 및 후면(320)을 포함한다. 일 실시예에서, 다이(300)의 전면(310)은 복수의 다이 패드들(341, 342)을 포함한다. 일 실시예에서, 다이(300)를 다이 캐비티(211) 안에 삽입하기 위해 공지된 다이 배치 기법들이 사용될 수 있다. 그런 다음 다이(300)가 접착 층(220)에 고정되거나 접착된다. 일 실시예에서 다이(240)의 후면(320)이 접착 층(220)에 접착된다.
도 6d 및 6f는 다이(300)를 접착 층(220) 상에 부착하기 전에 캐리어(100) 상에 접착 층(220)을 형성하는 것을 나타낸다. 다른 대안적 실시예에서, 다이(300)를 접착막을 사용하여 캐리어(100) 상에 배치하기 전에, 먼저 접착막이 다이 후면(320)에 부착된다. 예를 들어, 도 6c로부터 시작할 때, 후면(320) 상에 접착막을 부착한 다이(300)는 접착막이 다이(300)를 캐리어(100) 상에 고착시키도록 캐리어의 다이 영역(111) 상에 배치된다. 이 경우, 접착막은 다이(300) 밑에서만 형성되며 다이(300)의 에지들 너머로는 확장되지 않는다. 즉, 접착막은 전체 다이 영역(111)을 커버하지 않는다.
접착 층(220)은 다이 후면(320)의 보호층으로서 기능한다. 또한 접착 층(220)은 다이(300) 내에서 일어날 수 있는 어떤 뒤틀림을 최소화하는데 사용될 수 있다. 일 실시예에서, 접착 층(220)은 이후에 와이어 본드 다이를 접착 층(220)의 최상면(221)에 부착시키도록 작용될 수 있는 UV 교정 특성을 포함한다. 일 실시예에서, 접착 층(220)은 다이(300)의 열 분산을 용이하게 하는 열 전도 특성을 포함한다.
이어서, 도 6g에 도시된 것과 같이 제1 유전체 층(210) 및 다이(300) 상에 제2 유전체 층(250)이 형성된다. 본 발명의 일 실시예에서, 제2 유전체 층(250)은 공지된 코팅 기법들에 의해 형성된다. 제2 유전체 층(250)은 비한정적인 것으로서 채워진(filled) 에폭시 기반 물질들과 같은 물질들로 이루어질 수 있다. 일 실시예에서 제2 유전체 층(250)은 약 10 내지 30um의 두께로 형성된다.
일 실시예에서 제2 유전체 층(250)은 다이(300)의 전면(310)과 측벽들을 포함하여 전체 다이(300)를 캡슐화한다. 또한 제2 유전체 층(250)은 복수의 패키지 패드들(231, 232, 233, 234) 상에 형성된다. 일 실시예에서 제2 유전체 층(250)은 후속 조립 공정을 용이하게 하기 위해 평평한 표면(251)으로 형성된다.
다음으로, 복수의 상호연결부들이 다이 패드들(341, 342) 및 패키지 패드들(231, 232, 233, 234) 상에 형성된다. 본 발명의 일 실시예에서, 세미 에디티브 공정(SAP, semi-additive process)이 복수의 상호연결부들을 형성하는데 사용된다. 예를 들어, 복수의 상호연결부들의 제조는 도 6h에서 제2 유전체 층(250) 안에 비아(via) 개구(261, 262, 263, 264, 265, 266)를 형성함으로써 시작된다. 일 실시예에서 비아 개구(261, 262)는 다이(300)의 전면(310)에 있는 다이 패드들(341, 342)을 노출시키는 반면, 비아 개구(263, 264, 265, 266)는 패키지 패드들(231, 232, 233, 234)을 노출시킨다.
일 실시예에서 비아 개구(261, 262, 263, 264, 265, 266)는 기계적 혹은 레이저 드릴링 공정에 의해 형성된다. 일 실시예에서 비아 개구(261, 262) 및 비아 개구(263, 264, 265, 266)는 상이한 직경과 깊이로 인해 별개의 드릴링 공정들을 통해 형성된다. 예를 들어 비아 개구(261, 262)는 UV YAG 레이저 소스를 이용함으로써 형성된다. 비아 개구(261, 262)는 50um 미만의 직경 사이즈로 형성된다. 그런 다음 비아 개구(263, 264, 265, 266)가 CO2 레이저 소스를 이용하여 형성된다. 비아 개구(263, 264, 265, 266)는 약 50-150um의 직경 사이즈로 형성된다. 본 발명의 일 실시예에서, 비아 개구(261, 262, 263, 264, 265, 266)의 표면은 기판 제조에 전형적으로 사용되는 과망간산염 화학제에 기초하는 스미어 제거(desmear) 공정을 이용함으로써 세정될 수 있다.
비아 개구(261, 262, 263, 264, 265, 266)를 형성한 후, 그 비아 개구(261, 262, 263, 264, 265, 266) 안에, 그리고 다이 패드들(341, 342) 및 패키지 패드들(231, 232, 233, 234) 상에 금속 층(미도시)이 증착된다. 특정 실시예에서, 금속 층은 비전해 도금에 의해 증착된 구리 시드(seed) 층으로부터 시작된다. 이어서, 금속 층은 도 6i에 도시된 각각의 상호연결부들(271, 272, 273, 274, 275, 276)을 형성하기 위해 공지된 석판인쇄술, 전기분해 구리 도금, 레지스트 스트리핑(resist stripping), 및 에칭 기법들을 이용하여 패턴화된다. 일 실시예에서 다이 상호연결부들(271, 272)은 다이 패드들(341, 342) 상에 형성되는 반면, 패키지 상호연결부들(273, 274, 275, 276)은 패키지 패드들(231, 232, 233, 234) 상에 형성된다. 다이 상호연결부들(271, 272) 및 패키지 상호연결부들(273, 274, 275, 276)은 별도의 공정들을 통해 형성될 수 있다.
반도체 패키지 내 조립 층들의 개수는 SAP 조립 공정을 이용함으로써 증가될 수 있다. 예를 들어 유전체 층을 형성하고 뒤이어 상호연결부들을 형성하는 단계들을 반복함으로써 더 많은 금속화 층들을 생성할 수 있다. 예를 들어, 도 6j에서, 제3 유전체 층(280)이 제2 유전체 층(250) 및 상호연결부들(271, 272, 273, 274, 275, 276) 위에 형성된다. 그런 다음, 복수의 상호연결부들(291, 292, 293, 294)이 제3 유전체 층(280) 내에 형성된다. 일 실시예에서, 다이 상호연결부들(291, 292)은 그 상호연결부들(291, 292)이 다이 상호연결부(271, 272)와 전기적으로 결합되도록 다이 상호연결부들(271, 272) 상에 형성된다. 패키지 상호연결부들(293, 294)은 상호연결부들(273, 276) 위에서 형성되고, 여기서 패키지 상호연결부들(293, 294)은 상호연결부들(273, 276)과 전기적으로 결합된다.
예시의 목적 상, 도 6j는 두 개의 조립 층들(즉, 유전체 층들(250, 280))만을 도시한다. 유전체 층들이나 조립 층들의 개수는 패키지 디자인에 따라 증가될 수 있다는 것을 예상할 수 있다. 통상의 디자인에서는 약 3-6 개의 조립 층들이 반도체 패키지를 구성한다.
본 발명의 일 실시예에서, 도 6k에 도시된 바와 같이 솔더 레지스트 층(400)이 최상위 유전체 층(즉, 제3 유전체 층(280)) 위에 형성된다. 일 실시예에서, 솔더 레지스트 층(400)은 다이 상호연결부들(291, 292) 및 패키지 상호연결부들(293, 294)을 노출시키는 개구(opening)들을 가진 것으로 형성된다. 일 실시예에서 솔더 레지스트(solder resist) 층(400)은 제3 유전체 층(380) 상에 스크린 인쇄 또는 코팅될 수 있다. 그런 다음, 다이 상호연결부들(291, 292) 및 패키지 상호연결부들(293, 294)을 노출시키는 개구(opening)들을 형성하기 위해 솔더 레지스트 층(400) 상에서 레이저 공정이 수행될 수 있다. 또 다른 실시예에서, 솔더 레지스트 층(400)은 방사선원에 노출되고 현상되어 개구들을 형성할 수 있는 감광성 폴리머 물질로 이루어진다.
다음으로, 도 6l에 도시된 바와 같이, 패키지 패드들(231, 232, 233, 234) 및 접착 층(220)을 노출시키기 위해 캐리어(100)가 반도체 패키지(201)로부터 제거된다. 일 실시예에서 캐리어(100)는 공지된 에칭 공정들을 이용하여 제거된다. 일 실시예에서, 에칭 공정은 제1 유전체 층(210), 접착 층(220), 및 패키지 패드들(231, 232, 233, 234)에 대해 실질적으로 선택적인 에칭 화학제를 사용한다. 즉, 에칭 화학제는 제1 유전체 층(210), 접착 층(220), 또는 패키지 패드들(231, 232, 233, 234)을 제거하는 것보다 빠르게 캐리어(100)를 제거한다.
그런 다음, 노출된 상호연결부들(292, 293) 위에 솔더 볼들이나 범프들(411, 412)이 형성된다. 솔더 범프들(411, 412)은 공지된 솔더 물질들로 이루어지며, 비한정적인 것으로서 증발 탈수법, 전기 도금법, 또는 직접적인 배치와 같은 공지된 기법들에 의해 형성된다. 이것이 도 1에 도시된 반도체 소자의 제조를 마무리한다. 도 6a-6k는 캐리어(100)의 한 쪽에서의 반도체 패키지(201) 제조를 보여준다. 캐리어(100)의 양 측 모두가 사용되어 동시에 두 개의 반도체 패키지들을 형성할 수 있다는 것을 예상할 수 있다. 다른 실시예에서, 다이(300)가 먼저 캐리어(100)에 부착될 수 있다(도 6m). 예컨대 코팅 공정을 통해 한개의 층(211)이 다이 상에 형성될 수 있다(도 6n). 도 6i의 두 층들(210 및 250) 대신 한 개의 층(211)이 사용되어, 앞서 여기에 기술된 방법들에 따라 도 6o의 구조를 형성할 수 있다.
도 7a-7e는 도 5에 도시된 반도체 패키지(201')를 형성하는 방법을 예시한다. 반도체 패키지(201')의 제조는 패키지 상호연결부들이 반도체 패키지(201') 내에 형성되지 않는다는 것을 제외하면 도 6a-6l에 나타낸 공정과 유사하다. 도 6b로부터 계속할 때, 도 7a에 도시된 바와 같이 다이 캐비티(213) 만이 제1 유전체 층(210) 안에 형성된다. 이어서, 도 7b에 도시된 것과 같이 접착 층(220) 및 다이(300)가 캐리어(100)의 다이 영역(111) 위에 부착된다. 접착 층(220)을 형성하고 다이(300)를 부착하는 방법들은 도 6d 및 6f와 유사하므로 여기에 더 기술되지 않을 것이다.
이어서, 도 7c에서 제2 유전체 층(250)이 제1 유전체 층(210) 및 다이(300) 위에 형성되고, 뒤이어 다이 상호연결부들(271, 272)이 다이 패드들(341, 342) 상에 형성된다. 제2 유전체 층(250) 및 다이 상호연결부들(271, 272)을 형성하는 방법들은 도 6g, 6h 및 6i에 나타낸 공정과 유사하다. 일 실시예에서, 다이 상호연결부들(271, 272)의 제조 중에 금속 라인들(277, 278)이 형성된다. 그런 다음, 도 7d에 도시된 것과 같이 제2 유전체 층(290) 상에 제3 유전체 층(280)이 형성된다. 다이 상호연결부들(291, 292, 295, 296)이 제3 유전체 층(280) 내에 형성된다. 이 경우 추가 다이 상호연결부들(295, 296)은 금속 라인들(277, 278) 위에 형성된다. 솔더 레지스트 층(400)이 제3 유전체 층(280) 위에 형성되어 다이 상호연결부들(291, 292, 295, 296)을 노출시킨다.
다음으로, 도 7e에서, 도 6k에 나타낸 유사 방법들을 이용하여 캐리어(100)가 반도체 패키지(201)로부터 제거된다. 그런 다음 솔더 범프들(411, 412, 413, 414)이 다이 상호연결부들(291, 292, 295, 296) 상에 형성된다. 이것이 도 5에 도시된 것과 같은 반도체 패키지(201')의 제조를 마무리한다. 다른 실시예에서, 다이(300)가 먼저 캐리어(100)에 부착될 수 있고, 계층들(210 및 250)을 대체할 수 있는 단일 층(도 6n의 층(211)과 유사함)이 예컨대 도 6m-6o에 묘사된 것과 유사한 방식으로 코팅 공정을 통해 다이(300) 상에 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨터 시스템을 도시한다. 시스템(800)은 프로세서(810), 메모리 소자(820), 메모리 제어기(830), 그래픽 제어기(840), 입출력(I/O) 제어기(850), 디스플레이(852), 키보드(854), 포인팅 장치(856) 및 주변 기기(858)를 포함하며, 이들 모두는 일부 실시예들에서 버스(860)를 통해 서로 통신 가능하게 결합될 수 있다. 프로세서(810)는 범용 프로세서이거나 ASIC(application specific integrated circuit)일 수 있다. I/O 제어기(850)는 유선 또는 무선 통신을 위한 통신 모듈을 포함할 수 있다. 메모리 소자(820)는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, 플래시 메모리 소자 또는 이 메모리 소자들의 어떤 조합일 수 있다. 그에 따라, 일부 실시예들에서 시스템(800) 내 메모리 소자(820)는 DRMA 소자를 포함하지 않아도 된다.
시스템(800)에 도시된 구성요소들 중 한 개 이상이 예컨대 도 7의 패키지 구조와 같은 한 개 이상의 집적 회로 패키지들에 포함되고/되거나 그러한 집적 회로 패키지들을 포함할 수 있다. 예를 들어 프로세서(810)나 메모리 소자(820), 또는 I/O 제어기(850)의 적어도 일부, 혹은 이 구성요소들의 어떤 조합이 다양한 실시예들에서 기술된 구조의 적어도 한 실시예를 포함하는 집적 회로 패키지 안에 포함될 수 있다.
이 구성요소들이 이 기술분야에 공지된 그들의 일반 기능들을 수행한다. 특히, 메모리 소자(820)는 어떤 경우 본 발명의 실시예들에 따른 패키지 구조들을 형성하는 방법을 위한 실행가능 명령어들의 장기적 저장을 제공하는데 사용될 수 있고, 다른 실시예들에서는 프로세서(810)에 의한 실행 중에 본 발명의 실시예들에 따른 패키지 구조들을 형성하는 방법의 실행가능 명령어들을 단기적으로 저장하는데 사용될 수 있다. 또한 그 명령어들은 예컨대 CD-ROM(compact disk read only memories), DVD(digital versatile disks), 플로피 디스크, 반송파, 및/또는 다른 전파 신호들과 같이 시스템과 통신 가능하게 결합된 장치 액세스 가능 매체들에 저장되거나 다른 경우 그 매체들과 연관될 수 있다. 일 실시예에서 메모리 소자(820)는 실행될 실행 가능 명령어들을 프로세서(810)로 제공할 수 있다.
시스템(800)은 컴퓨터들(가령, 데스크탑, 랩탑, 핸드헬드 장치, 서버, 웹 장치, 라우터 등), 무선 통신 기기들(가령, 셀룰라 폰, 무선 전화, 호출기, PDA(personal digital assistants) 등), 컴퓨터 관련 주변기기들(가령, 프린터, 스캐너, 모니터 등), 오락기기들(가령, 텔레비전, 라디오, 스테레오, 테이프 및 컴팩트 디스크 재생기, 비디오 카세트 리코더, 캠코더, 디지털 카메라, MP3 (Motion Picture Experts Group, Audio Layer 3) 재생기, 비디오 게임기, 시청기 등) 등을 포함할 수 있다.
본 발명의 여러 실시예들이 앞서 말한 바와 같이 설명되었다. 그러나, 당업자는 본 발명이 기술된 실시예들에 국한되지 않으며 뒤따르는 첨부된 청구범위의 사상 및 범위 내에서 수정과 변형을 하여 실시될 수 있다는 것을 인식할 수 있을 것이다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1 패키지를 포함하되,
    상기 제1 패키지는
    최상면(top surface)과 캐비티를 가지는 제1 유전체 층―상기 캐비티는 상기 제1 유전체 층을 관통하여 연장됨―과,
    상기 제1 유전체 층의 상기 캐비티 내에 형성되며 상면(upper surface)과 하면(lower surface)을 갖는 접착층―상기 상면은 상기 제1 유전체 층의 최상면과 공면(coplanar)임―과,
    상기 캐비티 내에 형성되며 전면(front side), 측벽(sidewalls) 및 후면(back side)을 갖는 제1 다이―상기 전면은 복수의 다이 패드를 포함하고, 상기 후면은 상기 접착 층의 하면에 부착됨―와,
    상기 제1 유전체 층의 바닥면(bottom surface) 위와 상기 제1 다이의 전면 위에 형성되는 제2 유전체 층―상기 제2 유전체 층은 상기 제1 다이의 측벽에 인접한 상기 캐비티까지 연장함―과,
    상기 제1 다이의 전면 상의 상기 복수의 다이 패드에 전기적으로 결합되는 복수의 다이 상호연결부와,
    상기 제 1 유전체 층 내에 형성된 복수의 패키지 패드―상기 복수의 패키지 패드의 각각은 상기 제 1 유전체 층의 최상면과 공면(coplanar)인 노출면(exposed surface)을 포함함―와,
    상기 접착층의 상면에 부착된 추가 다이―상기 추가 다이는 상기 복수의 패키지 패드 중 적어도 하나와 전기 접촉함―와,
    상기 복수의 패키지 패드 중 적어도 하나에 부착되고 상기 추가 다이 위에 적층된 패키지를 포함하되, 상기 복수의 패키지 패드 중 적어도 하나는 상기 패키지와 상기 복수의 패키지 패드 중 적어도 하나 사이에서 연장하는 솔더 범프(solder bump)를 갖는
    반도체 패키지.
  15. 제14항에 있어서,
    상기 복수의 패키지 패드와 전기적으로 결합되는 복수의 패키지 상호연결부를 더 포함하는
    반도체 패키지.
  16. 삭제
  17. 제15항에 있어서,
    제2 패키지를 포함하되,
    상기 제2 패키지는
    제2 다이와,
    상기 제2 다이를 상기 제1 패키지 내의 상기 복수의 패키지 패드에 전기적으로 결합시키는 복수의 상호연결부를 더 포함하는
    반도체 패키지.
  18. 제14항에 있어서,
    상기 복수의 패키지 패드는 금, 팔라듐 및 니켈의 조성물을 포함하는
    반도체 패키지.
  19. 제14항에 있어서,
    상기 복수의 다이 상호연결부와 전기적으로 결합되는 제1 복수의 솔더 범프를 더 포함하는
    반도체 패키지.
  20. 제15항에 있어서,
    상기 복수의 패키지 상호연결부와 전기적으로 결합되는 복수의 솔더 범프를 더 포함하는
    반도체 패키지.
  21. 반도체 장치를 포함하되,
    상기 반도체 장치는,
    제1 패키지를 포함하고,
    상기 제1 패키지는,
    최상면과 캐비티를 가지는 제1 유전체 층―상기 캐비티는 상기 제1 유전체 층을 관통하여 연장됨―과,
    상기 제1 유전체 층의 상기 캐비티 내에 형성되며 상면과 하면을 갖는 접착층―상기 상면은 상기 제1 유전체 층의 최상면과 공면임―과,
    상기 캐비티 내에 형성되며 전면, 측벽 및 후면을 갖는 제1 다이―상기 전면은 복수의 다이 패드를 포함하고, 상기 후면은 상기 접착 층의 하면에 부착됨―와,
    상기 제1 유전체 층의 바닥면 위와 상기 제1 다이의 전면 위에 형성되는 제2 유전체 층―상기 제2 유전체 층은 상기 제1 다이의 측벽에 인접한 상기 캐비티까지 연장함―과,
    상기 제1 다이의 전면 상의 상기 복수의 다이 패드에 전기적으로 결합되는 복수의 다이 상호연결부와,
    상기 제 1 유전체 층 내에 형성된 복수의 패키지 패드―상기 복수의 패키지 패드의 각각은 상기 제 1 유전체 층의 최상면과 공면인 노출면을 포함함―와,
    상기 접착층의 상면에 부착된 추가 다이―상기 추가 다이는 상기 복수의 패키지 패드 중 적어도 하나와 전기 접촉함―와,
    상기 복수의 패키지 패드 중 적어도 하나에 부착되고 상기 추가 다이 위에 적층된 패키지를 포함하되, 상기 복수의 패키지 패드 중 적어도 하나는 상기 패키지와 상기 복수의 패키지 패드 중 적어도 하나 사이에서 연장하는 솔더 범프를 갖고,
    상기 제1 패키지에 통신 가능하게 결합되는 버스와,
    상기 버스에 통신 가능하게 결합되는 DRAM을 포함하는
    시스템.
KR1020127016887A 2009-12-29 2010-12-07 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법 KR101478515B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/655,335 US8901724B2 (en) 2009-12-29 2009-12-29 Semiconductor package with embedded die and its methods of fabrication
US12/655,335 2009-12-29
PCT/US2010/059237 WO2011090570A2 (en) 2009-12-29 2010-12-07 Semiconductor package with embedded die and its methods of fabrication

Publications (2)

Publication Number Publication Date
KR20120098844A KR20120098844A (ko) 2012-09-05
KR101478515B1 true KR101478515B1 (ko) 2015-01-02

Family

ID=44307449

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127016887A KR101478515B1 (ko) 2009-12-29 2010-12-07 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법

Country Status (5)

Country Link
US (2) US8901724B2 (ko)
KR (1) KR101478515B1 (ko)
CN (1) CN102640283B (ko)
TW (1) TWI539574B (ko)
WO (1) WO2011090570A2 (ko)

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9049807B2 (en) * 2008-06-24 2015-06-02 Intel Corporation Processes of making pad-less interconnect for electrical coreless substrate
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8431438B2 (en) 2010-04-06 2013-04-30 Intel Corporation Forming in-situ micro-feature structures with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8216918B2 (en) * 2010-07-23 2012-07-10 Freescale Semiconductor, Inc. Method of forming a packaged semiconductor device
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8127979B1 (en) 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
US8736065B2 (en) 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
KR101632249B1 (ko) 2011-10-31 2016-07-01 인텔 코포레이션 멀티 다이 패키지 구조들
SG190487A1 (en) * 2011-11-14 2013-06-28 United Test & Assembly Ct Lt Semiconductor packages and methods of packaging semiconductor devices
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
CN104321864B (zh) 2012-06-08 2017-06-20 英特尔公司 具有非共面的、包封的微电子器件和无焊内建层的微电子封装
TWI467714B (zh) * 2012-06-18 2015-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9721878B2 (en) * 2012-09-28 2017-08-01 Intel Corporation High density second level interconnection for bumpless build up layer (BBUL) packaging technology
US20140091440A1 (en) * 2012-09-29 2014-04-03 Vijay K. Nair System in package with embedded rf die in coreless substrate
US8866287B2 (en) 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US9064880B2 (en) 2012-12-28 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Zero stand-off bonding system and method
CN104769712B (zh) * 2013-01-28 2018-07-13 晟碟信息科技（上海）有限公司 包括嵌入式控制器裸芯的半导体器件和其制造方法
US9953907B2 (en) * 2013-01-29 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. PoP device
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9520350B2 (en) * 2013-03-13 2016-12-13 Intel Corporation Bumpless build-up layer (BBUL) semiconductor package with ultra-thin dielectric layer
KR101462770B1 (ko) * 2013-04-09 2014-11-20 삼성전기주식회사 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지
US9685414B2 (en) * 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
CN103366798B (zh) 2013-07-10 2016-02-17 格科微电子（上海）有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法
CN104299919B (zh) * 2013-07-15 2017-05-24 碁鼎科技秦皇岛有限公司 无芯层封装结构及其制造方法
KR102192356B1 (ko) 2013-07-29 2020-12-18 삼성전자주식회사 반도체 패키지
KR101491606B1 (ko) * 2013-10-14 2015-02-11 대덕전자 주식회사 회로배선판 제조방법
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
WO2015077808A1 (de) 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
US9379041B2 (en) * 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US9171795B2 (en) * 2013-12-16 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with embedded component and method of manufacture thereof
US9824989B2 (en) 2014-01-17 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package and methods of forming thereof
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
US9230936B2 (en) * 2014-03-04 2016-01-05 Qualcomm Incorporated Integrated device comprising high density interconnects and redistribution layers
US20150255411A1 (en) * 2014-03-05 2015-09-10 Omkar G. Karhade Die-to-die bonding and associated package configurations
US9673171B1 (en) * 2014-03-26 2017-06-06 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
JP2015211194A (ja) 2014-04-30 2015-11-24 イビデン株式会社 プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
KR102281458B1 (ko) * 2014-06-23 2021-07-27 삼성전기주식회사 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
US9502270B2 (en) * 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
MY183623A (en) * 2014-07-28 2021-03-03 Intel Corp A multi-chip-module semiconductor chip package having dense package wiring
US20160064340A1 (en) * 2014-08-28 2016-03-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9496154B2 (en) * 2014-09-16 2016-11-15 Invensas Corporation Use of underfill tape in microelectronic components, and microelectronic components with cavities coupled to through-substrate vias
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
US9177957B1 (en) * 2014-10-16 2015-11-03 Delta Electronics, Inc. Embedded packaging device
TWI559829B (zh) 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
TWI552282B (zh) * 2014-11-03 2016-10-01 矽品精密工業股份有限公司 封裝結構及其製法
US9595496B2 (en) * 2014-11-07 2017-03-14 Qualcomm Incorporated Integrated device package comprising silicon bridge in an encapsulation layer
US9570322B2 (en) * 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
KR102333084B1 (ko) * 2014-12-10 2021-12-01 삼성전기주식회사 임베디드 인쇄회로기판 및 그 제조 방법
US10354974B2 (en) 2014-12-11 2019-07-16 Mediatek Inc. Structure and formation method of chip package structure
US10306777B2 (en) * 2014-12-15 2019-05-28 Bridge Semiconductor Corporation Wiring board with dual stiffeners and dual routing circuitries integrated together and method of making the same
US9576900B2 (en) 2015-02-11 2017-02-21 Endura Technologies LLC Switched power stage with integrated passive components
US9691694B2 (en) * 2015-02-18 2017-06-27 Qualcomm Incorporated Substrate comprising stacks of interconnects, interconnect on solder resist layer and interconnect on side portion of substrate
CN106033753B (zh) * 2015-03-12 2019-07-12 恒劲科技股份有限公司 封装模块及其基板结构
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9984979B2 (en) 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9741586B2 (en) 2015-06-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating package structures
US11018025B2 (en) * 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US9935047B2 (en) 2015-10-16 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods forming the same
WO2017107176A1 (en) * 2015-12-25 2017-06-29 Intel Corporation Conductive wire through-mold connection apparatus and method
CN106960799B (zh) * 2016-01-12 2022-11-22 恩智浦美国有限公司 集成电路装置及其三维扇出结构和制造方法
KR102360319B1 (ko) * 2016-03-12 2022-02-08 닝보 써니 오포테크 코., 엘티디. 카메라 모듈, 그 감광성 부품 및 그 제조 방법
US9842818B2 (en) * 2016-03-28 2017-12-12 Intel Corporation Variable ball height on ball grid array packages by solder paste transfer
US9832865B2 (en) * 2016-04-26 2017-11-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and devices for providing increased routing flexibility in multi-layer printed circuit boards
US10553515B2 (en) * 2016-04-28 2020-02-04 Intel Corporation Integrated circuit structures with extended conductive pathways
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法
US10224299B2 (en) 2016-12-29 2019-03-05 Intel Corporation Sintered solder for fine pitch first-level interconnect (FLI) applications
US10644046B2 (en) * 2017-04-07 2020-05-05 Samsung Electronics Co., Ltd. Fan-out sensor package and optical fingerprint sensor module including the same
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US10515921B2 (en) * 2017-07-27 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
US20190103357A1 (en) * 2017-09-29 2019-04-04 Intel Corporation Methods of forming package on package assemblies with reduced z height and structures formed thereby
US20190122897A1 (en) * 2017-10-24 2019-04-25 Global Circuit Innovations Inc. Low Profile Electronic System Method and Apparatus
KR101901712B1 (ko) 2017-10-27 2018-09-27 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101912290B1 (ko) * 2017-12-06 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지
CN110299329A (zh) * 2018-03-21 2019-10-01 华为技术有限公司 一种封装结构及其制作方法、电子设备
CN110769598B (zh) * 2018-07-27 2021-11-16 宏启胜精密电子(秦皇岛)有限公司 内埋式电路板及其制作方法
CN113544840A (zh) * 2019-03-13 2021-10-22 索尼半导体解决方案公司 半导体设备、成像设备和制造半导体设备的方法
US11145624B2 (en) 2019-07-26 2021-10-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US11069537B2 (en) 2019-10-18 2021-07-20 Hamilton Sundstrand Corporation Method for delidding a hermetically sealed circuit package
KR102573573B1 (ko) 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
KR20210073802A (ko) * 2019-12-11 2021-06-21 삼성전기주식회사 전자부품 내장기판
US11310911B2 (en) * 2020-07-14 2022-04-19 Qualcomm Incorporated Three-dimensional (3D) integrated circuit (IC) integration of an embedded chip and a preformed metal routing structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963429A (en) * 1997-08-20 1999-10-05 Sulzer Intermedics Inc. Printed circuit substrate with cavities for encapsulating integrated circuits
US20040155337A1 (en) * 2003-02-06 2004-08-12 Kulicke & Soffa Investments, Inc. High density chip level package for the packaging of integrated circuits and method to manufacture same
US20050161833A1 (en) * 2004-01-20 2005-07-28 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691628A (en) * 1969-10-31 1972-09-19 Gen Electric Method of fabricating composite integrated circuits
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5527741A (en) 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5841193A (en) 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
US6326696B1 (en) * 1998-02-04 2001-12-04 International Business Machines Corporation Electronic package with interconnected chips
TWI255853B (en) 1998-08-21 2006-06-01 Kirin Brewery Method for modifying chromosomes
US6306680B1 (en) 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US6239482B1 (en) 1999-06-21 2001-05-29 General Electric Company Integrated circuit package including window frame
US6242282B1 (en) 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6396148B1 (en) 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
US6555908B1 (en) 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6426545B1 (en) 2000-02-10 2002-07-30 Epic Technologies, Inc. Integrated circuit structures and methods employing a low modulus high elongation photodielectric
EP1990833A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6586836B1 (en) 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6586822B1 (en) 2000-09-08 2003-07-01 Intel Corporation Integrated core microelectronic package
US6713859B1 (en) 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6489185B1 (en) 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
WO2002025825A2 (en) 2000-09-19 2002-03-28 Nanopierce Technologies, Inc. Method for assembling components and antennae in radio frequency identification devices
US6617682B1 (en) 2000-09-28 2003-09-09 Intel Corporation Structure for reducing die corner and edge stresses in microelectronic packages
US6709898B1 (en) 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6703400B2 (en) 2001-02-23 2004-03-09 Schering Corporation Methods for treating multidrug resistance
US6706553B2 (en) 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
US6586276B2 (en) 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
US6580611B1 (en) 2001-12-21 2003-06-17 Intel Corporation Dual-sided heat removal system
US6841413B2 (en) 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6864165B1 (en) * 2003-09-15 2005-03-08 International Business Machines Corporation Method of fabricating integrated electronic chip with an interconnect device
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
US7786591B2 (en) * 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
US7098070B2 (en) * 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
TWI301660B (en) * 2004-11-26 2008-10-01 Phoenix Prec Technology Corp Structure of embedding chip in substrate and method for fabricating the same
US7442581B2 (en) 2004-12-10 2008-10-28 Freescale Semiconductor, Inc. Flexible carrier and release method for high volume electronic package fabrication
US7109055B2 (en) 2005-01-20 2006-09-19 Freescale Semiconductor, Inc. Methods and apparatus having wafer level chip scale package for sensing elements
TWI269423B (en) * 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
TWI264094B (en) * 2005-02-22 2006-10-11 Phoenix Prec Technology Corp Package structure with chip embedded in substrate
US7160755B2 (en) 2005-04-18 2007-01-09 Freescale Semiconductor, Inc. Method of forming a substrateless semiconductor package
US7425464B2 (en) 2006-03-10 2008-09-16 Freescale Semiconductor, Inc. Semiconductor device packaging
JP2007305955A (ja) * 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
TWI308382B (en) * 2006-07-25 2009-04-01 Phoenix Prec Technology Corp Package structure having a chip embedded therein and method fabricating the same
US7723164B2 (en) 2006-09-01 2010-05-25 Intel Corporation Dual heat spreader panel assembly method for bumpless die-attach packages, packages containing same, and systems containing same
US7659143B2 (en) 2006-09-29 2010-02-09 Intel Corporation Dual-chip integrated heat spreader assembly, packages containing same, and systems containing same
TWI352406B (en) * 2006-11-16 2011-11-11 Nan Ya Printed Circuit Board Corp Embedded chip package with improved heat dissipati
US7588951B2 (en) 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
US7476563B2 (en) 2006-11-17 2009-01-13 Freescale Semiconductor, Inc. Method of packaging a device using a dielectric layer
US7632715B2 (en) 2007-01-05 2009-12-15 Freescale Semiconductor, Inc. Method of packaging semiconductor devices
US7648858B2 (en) 2007-06-19 2010-01-19 Freescale Semiconductor, Inc. Methods and apparatus for EMI shielding in multi-chip modules
US7863090B2 (en) 2007-06-25 2011-01-04 Epic Technologies, Inc. Packaged electronic modules and fabrication methods thereof implementing a cell phone or other electronic system
US7595226B2 (en) 2007-08-29 2009-09-29 Freescale Semiconductor, Inc. Method of packaging an integrated circuit die
US7651889B2 (en) 2007-09-13 2010-01-26 Freescale Semiconductor, Inc. Electromagnetic shield formation for integrated circuit die package
US20090072382A1 (en) 2007-09-18 2009-03-19 Guzek John S Microelectronic package and method of forming same
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US20090079064A1 (en) 2007-09-25 2009-03-26 Jiamiao Tang Methods of forming a thin tim coreless high density bump-less package and structures formed thereby
US7851905B2 (en) 2007-09-26 2010-12-14 Intel Corporation Microelectronic package and method of cooling an interconnect feature in same
US8035216B2 (en) 2008-02-22 2011-10-11 Intel Corporation Integrated circuit package and method of manufacturing same
US8093704B2 (en) 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
TW200952142A (en) * 2008-06-13 2009-12-16 Phoenix Prec Technology Corp Package substrate having embedded semiconductor chip and fabrication method thereof
US20100101491A1 (en) * 2008-10-29 2010-04-29 Asm Japan K.K. Wafer lift pins suspended and supported at underside of susceptor
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) * 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8891246B2 (en) * 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8535989B2 (en) * 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8431438B2 (en) * 2010-04-06 2013-04-30 Intel Corporation Forming in-situ micro-feature structures with coreless packages
US8618652B2 (en) * 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8313958B2 (en) * 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
US20120001339A1 (en) * 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) * 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8786066B2 (en) * 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
US8304913B2 (en) * 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US20120112336A1 (en) * 2010-11-05 2012-05-10 Guzek John S Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package
US8841171B2 (en) * 2010-11-22 2014-09-23 Bridge Semiconductor Corporation Method of making stackable semiconductor assembly with bump/flange heat spreader and dual build-up circuitry
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8508037B2 (en) * 2010-12-07 2013-08-13 Intel Corporation Bumpless build-up layer and laminated core hybrid structures and methods of assembling same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963429A (en) * 1997-08-20 1999-10-05 Sulzer Intermedics Inc. Printed circuit substrate with cavities for encapsulating integrated circuits
US20040155337A1 (en) * 2003-02-06 2004-08-12 Kulicke & Soffa Investments, Inc. High density chip level package for the packaging of integrated circuits and method to manufacture same
US20050161833A1 (en) * 2004-01-20 2005-07-28 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
TWI539574B (zh) 2016-06-21
KR20120098844A (ko) 2012-09-05
US20150050781A1 (en) 2015-02-19
WO2011090570A2 (en) 2011-07-28
TW201131735A (en) 2011-09-16
CN102640283B (zh) 2015-10-07
US20110215464A1 (en) 2011-09-08
US8901724B2 (en) 2014-12-02
US9780054B2 (en) 2017-10-03
WO2011090570A3 (en) 2011-10-13
CN102640283A (zh) 2012-08-15

Similar Documents

Publication Publication Date Title
KR101478515B1 (ko) 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법
US10541232B2 (en) Recessed and embedded die coreless package
US9257380B2 (en) Forming functionalized carrier structures with coreless packages
TWI590405B (zh) 用於無核心封裝體與嵌入式互連橋接封裝體之雙面阻焊層及其製程方法
US7723853B2 (en) Chip package without core and stacked chip package structure
JP5460388B2 (ja) 半導体装置及びその製造方法
TWI379394B (en) Substrate having single patterned metal foil, and package applied with the same, and methods of manufacturing the substrate and package
US8502370B2 (en) Stack package structure and fabrication method thereof
US8132320B2 (en) Circuit board process
TWI536523B (zh) 具有垂直互連的積體電路封裝系統及其製造方法
JP2013522917A (ja) コアレスパッケージを備えた電磁干渉シールド用の金属充填ダイバックサイドフィルムの形成方法
US20210159191A1 (en) Package structure with structure reinforcing element and manufacturing method thereof
US7101733B2 (en) Leadframe with a chip pad for two-sided stacking and method for manufacturing the same
US11742284B2 (en) Interconnect structure fabricated using lithographic and deposition processes
US7652382B2 (en) Micro chip-scale-package system
TWI418006B (zh) 單層線路之封裝基板及其製法暨封裝結構
JP2006040983A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181129

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191127

Year of fee payment: 6