KR101441939B1 - Ｓｏｉ 기판 및 그 제작 방법, 및 반도체 장치 - Google Patents

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Abstract

본 발명은, 유리 기판 등 내열(耐熱) 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 SOI 층을 구비한 SOI 기판을 제공하는 것이다. 또한, 그러한 SOI 기판을 사용한 반도체 장치를 제공하는 것이다.
절연 표면을 가지는 기판 또는 절연 기판에, 단결정 반도체 층을 접합(bonding)할 때, 접합을 형성하는 면의 한쪽 또는 양쪽에, 유기 실란을 원재료로 하여 성막한 산화실리콘 막을 사용한다. 본 구성에 의하면, 유리 기판 등의 내열 온도가 700℃ 이하의 기판을 사용하여, 강고(强固)하게 접합한 SOI 층을 얻을 수 있다. 즉, 1 변(邊)이 1 미터를 넘는 대면적 기판 위에 단결정 반도체 층을 형할 수 있다.
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SOI 기판, 단결정 반도체 층, 유기 실란 가스, 취화층(脆化層), 이온

Description

ＳＯＩ 기판 및 그 제작 방법, 및 반도체 장치{SOI SUBSTRATE, METHOD FOR MANUFACTURING THE SAME, AND SEMICONDUCTOR DEVICE}
본 발명은, SOI(Silicon on Insulator) 기판 및 SOI 기판을 사용하여 제작되는 반도체 장치에 관한 것이다. 특히 접합 SOI 기술에 관한 것이며, 유리 등의 절연 표면을 가지는 기판에 단결정 또는 다결정의 반도체 층을 접합시킨 SOI 기판 및 SOI 기판에 의하여 제작되는 반도체 장치에 관한 것이다.
단결정 반도체의 잉곳(ingot)을 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체 층을 형성한 실리콘 온 인슐레이터(silicon on insulator)라고 불리는 반도체 기판(SOI 기판)을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용하여 집적 회로의 일부를 구성하는 트랜지스터를 형성함으로써, 트랜지스터의 드레인과 기판간에 있어서의 기생(寄生) 용량을 저감하여, 반도체 집적 회로의 성능을 향상기킬 수 있으므로, SOI 기판은 주목을 받고 있다.
SOI 기판을 제작하는 방법으로서는, 수소 이온 주입 박리법이 알려져 있다(예를 들어, 특허 문헌 1 참조). 수소 이온 주입 박리법은, 실리콘 웨이퍼에 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 미소 기포층을 형성하고, 수소 이온 주입면을 다른 실리콘 웨이퍼와 겹친 후, 열 처리를 행하여 상기 미소 기포층을 벽개(劈開)면으로 하여 박리함으로써, 다른 실리콘 웨이퍼에 얇은 실리콘 층(SOI 층)을 접합한다. SOI 층을 발리하기 위한 열 처리에 가하여, 산화성 분위기하에서의 열 처리에 의하여 SOI 층에 산화막을 형성하고, 그 후, 상기 산화막을 제거하고, 다음에 1000℃ 내지 1300℃의 환원성 분위기하에서 열 처리를 행하여 접합 강도를 높임으로써, SOI 층의 표면의 대미지층을 개선할 필요가 있다고 기재된다.
SOI 기판을 사용한 반도체 장치의 일례로서, 본 출원인에 의한 특허 출원이 알려져 있다(특허 문헌 2 참조). 이 경우에도, SOI 층에 있어서 응력에 기인된 트랩 준위나 결함을 제거하기 위하여 1050℃ 내지 1150℃의 열 처리가 필요하다는 것이 개시된다.
[특허문헌 1] 미국특허 제6372609호
[특허문헌 2] 특개2000-12864호 공보
종래의 SOI 기판의 제작 방법에서는, 기판과 SOI 층과의 접합을 강고하게 함으로써, SOI 층의 표면의 대미지 층의 개선하기 위하여 1000℃ 이상의 고온에서 열 처리를 행할 필요가 있었다. 따라서, 액정 패널의 제작에 사용되는 유리 기판과 같이, 내열 온도가 700℃ 정도의 기판에 SOI 층을 형성할 수 없었다. 가령 수소 이온 주입 박리법을 사용하여 SOI 층을 유리 기판 위에 형성하였더라도, 접합 강도를 높이기 위한 고온의 열 처리를 적용할 수 없기 때문에, SOI 층의 접합 강도가 약하다는 문제가 있었다.
이상과 같은 문제점을 감안하여, 유리 기판 등 내열 온도가 낮은 기판을 사용하는 경우에도, 실용에 견딜 수 있는 SOI 층을 구비한 SOI 기판을 제공하는 것을 목적으로 한다. 또한, 이러한 SOI 기판을 사용한 반도체 장치를 제공하는 것을 목적으로 한다.
절연 표면을 가지는 기판 또는 절연 기판에, 단결정 반도체 층을 접합할 때, 접합을 형성하는 면의 한쪽의 면 또는 양쪽의 면에, 바람직하게는 유기 실란을 원재료로 하여 성막한 산화실리콘 막을 사용한다. 유기 실란 유리로서는, 규산에틸(TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라 잔(HMDS), 트리에톡시실란(화학식 SiH(OC2H5)3), 트리스디메틸아미노실란(화학식 SiH(N(CH3)2)3) 등의 실리콘 함유 화함물이 적용된다. 즉, 절연 표면을 가지는 기판 또는 절연 기판에 단결정 반도체 층(SOI 층)을 접합하는 구조를 가지는 SOI 기판에 있어서, 접합을 형성하는 면의 한쪽의 면 또는 양쪽의 면에, 평활면(平滑面)이 형성되고 친수성(親水性)의 표면을 가지는 평활한 층을 접합면으로서 형성한다.
절연 표면을 가지는 기판 또는 절연 기판에 접합되는 SOI 층은, 단결정 반도체 기판에 형성된 이온 도핑층에서 벽개함으로써 얻어진다. 이온 도핑층은 소스 가스로서, 수소, 헬륨 또는 불소로 대표되는 할로겐의 가스를 사용하여, 플라즈마 여기하여 생성되는 이온을 단결정 반도체 기판에 주입함으로써 형성된다. 또한, 본 명세서에 있어서 "이온을 단결정 반도체 기판에 주입한다"란 전계에서 가속된 이온을 기판에 조사하여, 그 이온을 구성하는 원소를 단결정 반도체 기판 중에 포함시키는 공정을 가리킨다. 예를 들어, 그러한 공정으로서는, 이온 도핑을 들 수 있다. 이 경우, 1 종류의 이온 또는 동일한 원자로 이루어지는 질량이 다른 복수 종류의 이온을 단결정 반도체 기판에 조사하는 것이 바람직하다. 수소 이온을 단결정 반도체 기판에 조사하는 경우에는, H+ 이온, H2 + 이온, H3 + 이온을 포함시킴과 함께, H3 + 이온의 비율을 높이는 것이 바람직하다. 또한, 헬륨을 이온화하여 단결정 반도체 기판에 조사하는 경우는, 질량 분리를 행하지 않는 이온 도핑이라도, 실질적으로 He+ 이온만을 단결정 반도체 기판에 포함시킬 수 있다. 또한 실질적이란, 대기 성분의 원소도 이온화되어 미량으로 단결정 반도체 기판에 포함되는 것을 가리킨다. 또한, 본 명세서에 있어서 "이온 도핑층"이란 단결정 반도체 기판에 이온을 조사함으로써, 미소한 공동을 가지도록 취약화(脆弱化)된 영역이므로, 이하, "이온 도핑층"을 "취화층(脆化層 ; embrittlement layer)"이라고 기재한다. 또한, 본 명세서에 있어서 "벽개한다"란, 취화층에서 단결정 반도체 기판를 분리하는 것을 가리킨다. 벽개함으로써 단결정 반도체 기판의 일부를 지지(支持) 기판 위에 반도체 층으로서 남길 수 있다.
단결정 반도체 기판으로부터 분리되는 단결정 반도체 층과 베이스가 되는 기판을 접합할 때에, 특정한 산화실리콘 막을 사용함으로써, 700℃ 이하의 온도에서 접합을 형성할 수 있다. 본 구성에 의하면, 유리 기판 등의 내열 온도가 700℃ 이하의 기판을 사용하여도, 기판과 강고하게 접합한 SOI 층을 얻을 수 있다.
단결정 반도체 층을 고정하는 기판으로서, 알루미노 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 무 알칼리 유리라고 불리는 전자 공업용에 사용되는 각종 유리 기판을 적용할 수 있다. 즉, 1 변이 1 미터를 넘는 기판 위에 단결정 반도체 층을 형성할 수 있다. 이러한 대면적 기판을 사용하여 액정 디스플레이와 같은 표시장치뿐만 아니라, 반도체 집적 회로를 제작할 수 있다.
본 발명에 따른 SOI 기판의 구성을 도 1a 및 도 1b에 도시한다. 도 1a에 있 어서 베이스 기판(100)은 절연 표면을 가지는 기판 또는 절연 기판이며, 알루미노 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판이 적용된다. 그 이외에 석영 유리, 실리콘 웨이퍼와 같은 반도체 기판도 적용할 수 있다. SOI 층(102)은 단결정 반도체 층이며, 대표적으로는 단결정 실리콘이 적용된다. 또한, 수소 이온 주입 박리법에 의하여 다결정 반도체 기판으로부터 박리할 수 있는 실리콘이나, 수소 이온 주입 박리법에 의하여 단결정 반도체 기판 또는 다결정 반도체 기판으로부터 박리할 수 있는 게르마늄도 적용할 수 있다. 그 이외에도, 실리콘게르마늄. 갈륨비소, 인듐인 등의 화합물 반도체로 이루어지는 결정성 반도체 기판을 적용할 수도 있다.
이와 같은 베이스 기판(100)과 SOI 층(102) 사이에는, 평활면이 형성되고 친수성의 표면을 가지는 평활한 접합층(bonding layer ; 접합 계면에 형성되는 층 ; 104)을 형성한다. 이 접합층(104)으로서 산화실리콘 막이 적합하다. 특히 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘 막이 바람직하다. 유기 실란 가스로서는, 규산에틸(TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
상기 친수성의 표면을 가지는 평활한 접합층(104)은 5 nm 내지 500 nm의 두께로 형성된다. 이 두께라면, 피(被)성막 표면(접합을 형성하는 면)의 표면 거칠 기를 평활화시킴과 함께, 상기 막의 성장 표면의 평활성을 확보할 수 있다. 또한, 접합층(104)을 형성함으로써, 접합하는 기판과 SOI 층의 열에 의한 뒤틀림을 완화할 수 있다. 베이스 기판(100)에도 같은 산화실리콘 막으로 이루어지는 접합층(104)을 형성하여도 좋다. 즉, 절연 표면을 가지는 기판 또는 절연 기판인 베이스 기판(100)에 SOI 층(102)을 접합할 때에, 베이스 기판(100)의 접합을 형성하는 면과 SOI 층(102)의 접합을 형성하는 면의 한쪽의 면 또는 양쪽의 면에, 유기 실란을 원재료로서 성막한 산화실리콘 막으로 이루어지는 접합층(104)을 형성함으로써, 베이스 기판(100)과 SOI 층(102)을 강고하게 접합할 수 있다.
도 1b는 베이스 기판(100)에 배리어 층(125)과 접합층(104)을 형성한 구성을 나타낸다. SOI 층(102)을 베이스 기판(100)에 접합한 경우에, 베리어 층(125)을 형성함으로써, 베이스 기판(100)으로서 사용되는 유리 기판으로부터 알칼리 금속 또는 알칼리 토류 금속 또는 알칼리 토류 금속과 같은 가동 이온 등의 불순물이 확산되어℃ SOI 층(102)이 오염되는 것을 방지할 수 있다. 또한, 베이스 기판(100) 측의 접합층(104)은 적절히 형성하면 좋다.
도 2a 및 도 2b는 본 발명에 따른 SOI 기판의 다른 구성이다. 도 2a는 SOI 층(102)과 접합층(104) 사이에 질소 함유 절연층(120)을 형성한 구성을 나타낸다. 질소 함유 절연층(120)은 질화실리콘 막, 질화산화실리콘 막 또는 산화질화시리콘막으로부터 선택된 하나의 층 또는 복수의 막을 적층하여 형성한다. 예를 들어, SOI 층(102) 측으로부터 산화질화실리콘 막, 질화산화실리콘 막을 적층하여 질소 함유 절연층(120)으로 할 수 있다. 접합층(104)은 베이스 기판(100)과 접합을 형 성하기 위하여 형성되지만, 질소 함유 절연층(120)은, 가동 이온이나 수분 등의 불순물이 SOI 층(102)에 확산되어 오염되는 것을 방지하기 위하여 형성하는 것이 바람직하다. 또한, 질소 함유 절연층(120)으로서, 질화산화실리콘 막과 열 산화에 의하여 형성된 산화실리콘 막을 적층하여 형성한 것을 적용할 수도 있다.
또한, 여기서 산화질화실리콘 막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많고, 러더퍼드 후방(後方) 산란법(RBS : Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS : Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 atoms% 내지 70 atoms%, 질소가 0.5 atoms% 내지 15 atoms%, Si이 25 atoms% 내지 35 atoms%, 수소가 0.1 atoms% 내지 10 atoms%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화실리콘 막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5 atoms% 내지 30 atoms%, 질소가 20 atoms% 내지 55 atoms%, Si이 25 atoms% 내지 35 atoms%, 수소가 10 atoms% 내지 30 atoms%의 범위로 포함되는 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합을 100 atoms%로 하였을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기의 범위내에 포함되는 것으로 한다.
도 2b는 베이스 기판(100)에 접합층(104)을 형성한 구성이다. 베이스 기판(100)과 접합층(104) 사이에는 베리어 층(125)이 형성되는 것이 바람직하다. 베리어 층(125)은 베이스 기판(100)으로서 사용되는 유리 기판으로부터 알칼리 금속 또는 알칼리 토류 금속과 같은 가동 이온 등의 불순물이 확산되어 SOI 층(102)이 오염되는 것을 방지하기 위하여 형성된다. 또한, SOI 층(102)에는 산화실리콘 막(121)이 형성된다. 이 산화실리콘 막(121)이 접합층(104)과 접합을 형성하여, 베이스 기판(100) 위에 SOI 층(102)을 고정시킨다. 산화실리콘 막(121)으로서는 열 산화에 의하여 형성된 것이 바람직하다. 또한, 접합층(104)과 마찬가지로 TEOS를 사용하여 화학 기상 성장법에 의하여 성막한 것을 적용하여도 좋다. 또한, 산화실리콘 막(121)으로서 케미컬 옥사이드(chemical oxide)를 적용할 수도 있다. 케미컬 옥사이드는, 예를 들어, SOI 층이 되는 반도체 기판 표면을 오존 함유수로 처리함으로써 형성할 수 있다. 케미컬 옥사이드는 반도체 기판의 표면의 형상을 반영하여 형성되기 때문에, 반도체 기판이 평탄하면 케미컬 옥사이드도 평탄하게 되므로 바람직하다.
이와 같은 SOI 기판의 제작 방법에 대하여 도 3a 내지 도 3c와 도 4를 참조하여 설명한다.
도 3a에 도시하는 반도체 기판(101)은 청정(淸淨)화되고, 전계에 의하여 가속된 이온을 반도체 기판(101)에 조사하여, 그 표면으로부터 소정의 깊이에 취화층(103)을 형성한다. 이온의 조사는 베이스 기판에 전치(轉置)하는 SOI 층의 두께를 고려하여 행해진다. 상기 SOI 층은 5 nm 내지 500 nm, 바람직하게는 10 nm 내지 200 nm의 두께로 한다. 반도체 기판(101)에 이온을 조사할 때의 가속 전압은 이러한 두께가 되도록 고려하여 설정한다. 취화층(103)은 수소, 헬륨 또는 불소로 대표되는 할로겐 이온을 조사함으로써 형성된다. 이 경우, 1 종류의 이온 또는 동일한 원자로 이루어지는 질량이 다른 복수 종류의 이온을 조사하는 것이 바람직하 다. 수소 이온을 조사하는 경우에는, H+ 이온, H2 + 이온, H3 + 이온을 포함시킴과 함께, H3 + 이온의 비율을 높이는 것이 바람직하다. H3 + 이온의 비율을 높이면 주입 효율을 높일 수 있으므로, 조사 시간을 단축할 수 있다. 이와 같이, H+ 이온, H2 + 이온보다도 H3 + 이온의 비율을 높여 이온의 조사를 행하여, 반도체 기판(101)에 수소를 많이 포함시키는 구성으로 함으로써, H3 + 이온의 비율을 높이지 않고 이온의 조사를 행하는 경우와 비교하여 보다 적은 이온의 도즈(dose)량으로 분리를 용이하게 행할 수 있다.
이온을 고(高) 도즈 조건으로 조사하기 때문에, 반도체 기판(101)의 표면이 거칠해지는 경우가 있다. 따라서 이온이 조사되는 면에, 산화실리콘 막, 질화시리콘 막 또는 질화산화실리콘 막 등에 의하여 반도체 기판(101)에 대한 보호막을 0.5 nm 내지 200 nm의 두께로 형성하여도 좋다.
다음에, 도 3b에 도시하는 바와 같이, 반도체 기판(101)의 베이스 기판과 접합을 형성하는 면에 접합층(104)으로서 산화실리콘 막을 형성한다. 신화실리콘 막으로서는 상술한 바와 같이 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘 막이 바람직하다. 그 이외의 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘 막을 적용할 수도 있다. 화학 기상 성장 법에 의한 성막에서는, 반도체 기판(101)으로서 단결정 반도체 기판을 사용한 경우, 상기 기판에 형성한 취화층(103)으로부터 탈(脫)가스가 이루어지지 않는 온도(접합층(104)으로서 형성한 산화실리콘 막의 표면에 거칠기가 생기지 않는 온도 또는 취화층(103)에 균열이 생기지 않는 온도)로서, 예를 들어 350℃ 이하의 성막 온도가 적용된다. 또한, 반도체 기판(101)으로서 단결정 또는 다결정 반도체 기판을 사용한 경우, 상기 기판으로부터 SOI 층을 분리하는 열 처리에는, 접합층(104)의 성막 온도보다도 높은 열 처리 온도가 적용된다.
도 3c는 베이스 기판(100)과 반도체 기판(101)의 접합층(104) 표면을 밀접(密接)시켜, 그 양자(兩者)를 접합시키는 태양(態樣)을 나타낸다. 접합을 형성하는 면은, 충분히 청정화시킨다. 그리고, 베이스 기판(100)과 접합층(104)을 밀착시킴으로써 반데르발스 힘(Van der Waal's forces)이 작용되어 접합이 형성되고, 또한 베이스 기판(100)과 반도체 기판(101)을 압접(壓接)함으로써, 수소 결합에 의하여 반데르발스 힘에 의한 접합보다도 강고한 접합을 형성할 수 있다.
양호한 접합을 형성하기 위하여, 접합을 형성하는 면을 활성화시켜도 좋다. 예를 들어, 접합을 형성하는 면에 원자 빔 또는 이온 빔을 조사한다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성가스 중성(中性)원자 빔 또는 불활성가스 이온 빔을 사용할 수 있다. 그 이외에, 플라즈마 조사 또는 라디칼 처리를 행한다. 이러한 표면 처리에 의하여, 후의 가열 처리의 온도가 200℃ 내지 400℃라도 이종(異種) 재료간의 접합 강도를 향상시키는 것이 용이해진다.
베이스 기판(100)과 반도체 기판(101)을 접합층(104)을 통하여 점착시킨 후 는, 가열 처리, 가압 처리, 또는 가열 처리와 가압 처리를 행하는 것이 바람직하다. 가열 처리 또는 가압 처리를 행함으로써 접합 강도를 향상시킬 수 있게 된다. 가열 처리의 온도는, 베이스 기판(100)의 내열 온도 이하이며, 상술한 이온의 조사에 의하여 취화층(103)에 포함시킨 원소가 이탈하는 온도인 것이 바람직하다. 가압 처리에 있어서는, 접합면에 수직한 방향으로 압력이 가해지도록 행하고, 베이스 기판(100) 및 반도체 기판(101)의 내압성을 고려하여 행한다.
도 4에 있어서, 베이스 기판(100)과 반도체 기판(101)을 점착시킨 후, 열 처리를 행하여 취화층(103)을 벽개면으로서 반도체 기판(101)을 베이스 기판(100)으로부터 분리한다. 열 처리의 온도는 접합층(104)의 성막 온도 이상, 베이스 기판(100)의 내열 온도 이하에서 행하는 것이 바람직하다. 예를 들어, 400℃ 내지 600℃의 열 처리를 행함으로써, 취화층(103)에 형성된 미소한 공동(空洞)의 체적 변화가 일어나, 취화층(103)에 따라 분리할 수 있게 된다. 접합층(104)은 베이스 기판(100)과 접합하므로, 베이스 기판(100) 위에는 반도체 기판(101)과 같은 결정성의 SOI 층(102)이 잔존하게 된다.
도 5a 내지 도 5c는 SOI 기판의 제작 방법에 대하여, 베이스 기판(100) 측에 접합층을 형성하여 SOI 층을 형성하는 공정을 나타낸다. 도 5a는 산화실리콘 막(121)이 형성된 반도체 기판(101)에 전계에 의하여 가속된 이온을 조사하여 그 표면으로부터 소정의 깊이에 취화층(103)을 형성하는 공정을 나타낸다. 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온의 조사는 도 3a의 경우와 마찬가지다. 반도체 기판(101)의 표면에 산화실리콘 막(121)을 형성함으로써, 이온이 조사되는 표 면이 대미지를 받아 평탄성을 상실(喪失)하는 것을 방지할 수 있다.
도 5b는, 베리어 층(125) 및 접합층(104)이 형성된 베이스 기판(100)과 반도체 기판(101)의 산화실리콘 막(121)이 형성된 반도체 기판(101)과의 접합을 형성하는 공정을 나타낸다. 베이스 기판(100) 위의 접합층(104)과 반도체 기판(101)의 산화실리콘 막(121) 표면을 밀착시킴으로써 접합이 형성된다.
그 후, 도 5c에 도시하는 바와 같이 반도체 기판(101)를 베이스 기판(100)으로부터 분리한다. 반도체 기판(101)을 분리하는 열 처리는 도 4의 경우와 마찬가지로 행한다. 이러한 방법을 사용하여 도 2b에 도시하는 SOI 기판을 얻을 수 있다.
이상과 같이, 본 형태에 의하면, 베이스 기판(100)으로서 유리 가판 등의 내열 온도가 700℃ 이하의 기판을 사용하여, 강고하게 접합한 SOI 층(102)을 얻을 수 있다. 베이스 기판(100)으로서, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 무 알칼리 유리라고 불리는 전자 공업용으로 사용되는 각종 유리 기판을 적용할 수 있다. 즉, 1 변이 1 미터를 넘는 기판 위에 단결정 반도체 층을 형성할 수 있다. 이러한 대면적 기판을 사용하여 액정 디스플레이와 같은 표시 장치뿐만 아니라, 반도체 집적 회로를 제작할 수 있다.
다음에, SOI 기판을 사용한 반도체 장치의 제작 방법에 대하여 도 6a 내지 도 7b를 참조하여 설명한다. 도 6a에 있어서, 베이스 기판(100)에 접합층(104)을 통하여 SOI 층(102)이 형성된다. SOI 층(102) 위에는, 소자 형성 영역에 맞추어 질화실리콘 층(105), 산화실리콘 층(106)을 형성한다. 산화실리콘 층(106)은, 소자 분리를 위하여 SOI 층(102)을 에칭할 때의 하드 마스크로서 사용한다. 질화실리콘 층(105)은 에칭 스토퍼(stopper)로서 사용한다.
SOI 층(102)의 막 두께는 5 nm 내지 500 nm, 바람직하게는 10 nm 내지 200 nm로 한다. SOI 층(102)의 두께는, 도 3a 내지 도 3c에서 설명한 취화층(103)의 깊이를 제어함으로써 적절히 설정할 수 있다. SOI 층(102)에는 임계 값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 p형 불순물을 첨가한다. 예를 들어, p형 불순물로서 붕소를 5 ×1016cm-3 이상 1 ×1018cm-3 이하의 농도로 첨가하면 좋다.
도 6b는 산화실리콘 층(106)을 마스크로 하여 SOI 층(102), 접합층(104)을 에칭하는 공정이다. 다음에, SOI 층(102) 및 접합층(104)이 노출된 단면에 대하여 플라즈마 처리를 행하여 질화한다. 이 질화 처리에 의하여, 적어도 SOI 층(102)의 주변 단부에는 질화실리콘 층(107)이 형성된다. 질화실리콘 층(107)은 절연성이고, SOI 층(102)의 단면에서 누설 전류가 흐르는 것을 방지하는 효과가 있다. 또한, 내산화 작용이 있으므로, SOI 층(102)과 접합층(104) 사이에, 단면으로부터 산화막이 성장하여 버즈비크(bird's beak)가 형성되는 것을 방지할 수 있다.
도 6c는, 소자 분리 절연층(108)을 퇴적하는 공정이다. 소자 분리 절연층(108)으로서, TEOS를 사용하여 화학 기상 성장법으로 퇴적한 산화실리콘 막을 사용한다. 소자 분리 절연층(108)은 SOI 층(102)이 매립되도록 두껍게 퇴적한다.
도 6d는 질화실리콘 층(105)이 노출될 때까지 소자 분리 절연층(108)을 제거 하는 공정을 나타낸다. 이 제거 공정은, 드라이 에칭을 사용하여 행할 수도 있고, 화학적 기계 연마처리를 사용하여 행하여도 좋다. 질화실리콘 층(105)은 에칭 스토퍼가 된다. 소자 분리 절연층(108)은 SOI 층(102) 사이에 매립되도록 잔존한다. 질화실리콘 층(105)은 그 후 제거한다.
도 6e에 있어서, SOI 층(102)이 노출된 후, 게이트 절연층(109), 게이트 전극(110), 사이드월 절연층(111)을 형성하고, 제 1 불순물 영역(112), 제 2 불순물 영역(113)을 형성한다. 절연층(114)은 질화실리콘으로 형성하여, 게이트 전극(110)을 에칭할 때의 하드 마스크로서 사용한다.
도 7a에 있어서, 층간 절연층(115)을 형성한다. 층간 절연층(115)은 BPSG(Boron Phosphorus Silicon Glass) 막을 형성하여 리플로우(reflow)에 의하여 평탄화시킨다. 또한, TEOS를 사용하여 산화실리콘 막을 형성하여 화학적 기계 연마처리에 의하여 평탄화시켜도 좋다. 평탄화 처리에 있어서 게이트 전극(110) 위의 절연층(114)은 에칭 스토퍼로서 기능한다. 층간 절연층(115)에는 콘택트홀(116)을 형성한다. 콘택트홀(116)은, 사이드월 절연층(111)을 이용하여 셀프 얼라인 콘택트의 구성이다.
그 후, 도 7b에 도시하는 바와 같이, 육플루오르화텅스텐을 사용하여, CVD법으로 콘택트 플러그(117)를 형성한다. 또한, 절연층(118)을 형성하고, 콘택트 플러그(117)에 맞추어 개구를 형성하여 배선(119)을 형성한다. 배선(119)은 알루미늄 또는 알루미늄 합금으로 형성하고, 상층과 하층에는 배리어 메탈로서 몰리브덴, 크롬, 티타늄 등의 금속막을 형성한다
이상과 같이, 베이스 기판(100)에 접합된 SOI 층(102)을 사용하여 전계 효과 트랜지스터(field-effect transistor)를 제작할 수 있다. 본 형태에 따른 SOI 층(102)은, 결정 방위가 일정한 단결정 바도체이므로, 균일하고 고성능한 전계 효과 트랜지스터를 얻을 수 있다. 즉, 임계 값 전압이나 이동도 등 트랜지스터 특성으로서 중요한 특성값의 불균일성을 억제하여, 고이동화 등의 고성능화를 달성할 수 있다.
도 8은, 반도체 장치의 일례로서, SOI 기판에 의하여 얻어지는 마이크로 프로세서의 구성을 나타낸다. 마이크로 프로세서(200)은, 상기한 바와 같이, 본 형태에 따른 SOI 기판에 의하여 제작되는 것이다. 이 마이크로 프로세서(200)는 연산 회로(201 ; Arithmetic logic unit ALU 라고도 불린다), 연산 회로 제어부(202 ; ALU Controller), 명령 해석부(203 ; Instruction Decoder), 인터럽트 제어부(204 ; Interrupt Controller), 타이밍 제어부(205 ; Timing Controller), 레지스터(206 ; Register), 레지스터 제어부(207 ; Register Controller), 버스 인터페이스(208 ; Bus I/F), 판독 전용 메모리(209 ; ROM), 및 ROM 인터페이스(210 ; ROM I/F)를 가진다.
버스 인터페이스(208)를 통하여 마이크로 프로세서(200)에 입력된 명령은, 명령 해석부(203)에 입력되고, 디코드된 후, 연산 회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)에 입력된다. 연산 회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)는, 디코드된 명령에 의거하여, 각종 제어를 행한다. 구체적으로 연산 회로 제어 부(202)는 연산 회로(201)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(204)는 마이크로 프로세서(200)의 프로그램 실행중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(207)는 레지스터(206)의 어드레스를 생성하여, 마이크로 프로세서(200)의 상태에 따라 레지스터(206)의 데이터의 판독이나 기록을 행한다. 타이밍 제어부(205)는 연산 회로(201), 연산 회로 제어부(202), 명령 해석부(203), 인터럽트 제어부(204), 레지스터 제어부(207)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 제어부(205)는, 기준 클록 신호 CLK1에 의거하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고, 내부 클록 신호 CLK2를 상기 각종 회로에 공급한다. 또한, 도 8에 도시하는 마이크로 프로세서(200)는, 그 구성을 간략화하여 나타낸 일례에 불과하고, 실제로는 그 용도에 따라 다종다양한 구성을 구비할 수 있다.
이와 같은 마이크로 프로세서(200)는, 절연 표면을 가지는 기판 또는 절연 기판에 접합된 결정 방위가 일정한 단결정 반도체 층(SOI 층)에 의하여 집적 회로가 형성되므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례로서, SOI 기판에 의하여 얻어지는 RFCPU의 구성에 대하여, 도 9를 참조하여 설명한다. 도 9는 무선 통신에 의하여 외부장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, "RFCPU"라고 기재한다)의 일례를 나타낸다. RFCPU(211)는, 아날로그 회로부(212)와 디지털 회로부(213)를 가진다. 아날로그 회로부(212)로서, 공진(共振) 용량을 가지는 공진 회로(214), 정류 회로(215), 정전 압 회로(216), 리셋 회로(217), 발진 회로(218), 복조 회로(219), 변조회로(220)와, 전원 관리 회로(230)를 가진다. 디지털 회로부(213)는, RF 인터페이스(221), 제어 레지스터(222), 클록 컨트롤러(223), CPU 인터페이스(224), 중앙 처리 유닛(225 ; CPU), 랜덤 액세스 메모리(226 ; RAM), 판독 전용 메모리(227 ; ROM)를 가진다.
이상과 같은 구성의 RFCPU(211)의 동작은 대략 이하와 같다. 안테나(228)가 수신한 신호에 의거하여 공진 회로(214)에 의하여 유도 기전력이 발생한다. 유도 기전력은, 정류 회로(215)를 거쳐 용량부(229)에 충전된다. 이 용량부(229)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(229)는 RFCPU(211)와 일체로 형성될 필요는 없고, 다른 부품으로서 RFCPU(211)를 구성하는 절연 표면을 가지는 기판에 설치되어도 좋다.
리셋 회로(217)는, 디지털 회로부(213)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연(遲延)되어 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(218)는, 정전압 회로(216)에 의하여 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 저역 통과 필터(lowpass filter)로 형성되는 복조회로(219)는, 예를 들어 진폭 변조(ASK) 방식의 수신 신호의 진폭의 변동을 2치화한다. 변조 회로(220)는, 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조 회로(220)는, 공진 회로(214)의 공진점을 변화시킴으로써 통신신호의 진폭을 변화시킨다. 클록 컨트롤러(223)는, 전원 전압 또는 중앙 처리 유닛(225)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(230)가 행한다.
안테나(228)로부터 RFCPU(211)에 입력된 신호는 복조 회로(219)에서 복조된 후, RF 인터페이스(221)로 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(222)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(227)에 기억되는 데이터의 판독, 랜덤 액세스 메모리(226)에의 데이터의 기록, 중앙 처리 유닛(225)에의 연산 명령 등이 포함된다. 중앙 처리 유닛(225)은, CPU 인터페이스(224)를 통하여 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)에 액세스한다. CPU 인터페이스(224)는, 중앙 처리 유닛(225)이 요구하는 어드레스로부터, 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가진다.
중앙 처리 유닛(225)의 연산 방식은 판독 전용 메모리(227)에 OS(operating system)을 기억시켜, 기동됨과 동시에 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용의 연산 회로를 형성하고, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식으로서는, 전용의 연산 회로에서 일부의 처리를 행하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(225)이 실행하는 방식을 적용할 수 있다.
이상과 같은 RFCPU(211)는, 절연 표면을 가지는 기판 또는 절연 기판에 접합된 결정 방위가 일정한 단결정 반도체 층(SOI 층)에 의하여 집적 회로가 형성되므 로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 그 결과, 전력을 공급하는 용량부(229)를 소형화시켜도 장시간의 동작을 보증할 수 있다.
[실시예 1]
본 실시예에서는 SOI 기판의 제작 방법에 대하여 도 10a 내지 도 11b를 참조하여 설명한다.
우선, 단결정 반도체 기판 위에 절연막을 형성한다. 도 10a는, 자연 산화막이 제거된 단결정 실리콘 기판(301) 위에, 절연막으로서 산화질화실리콘 막(305)과 질화산화실리콘 막(306)을 형성하는 태양을 나타낸다. SiH4 가스와 N2O 가스를 사용하여, 플라즈마 CVD법을 사용하여 100 nm의 두께로 산화질화실리콘 막(305)을 형성하고, 또한 SiH4 가스와 N2O 가스 및 NH3 가스를 사용하여, 50 nm의 두께로 질화산화실리콘 막(306)을 성막한다.
그리고, 도 10b에 도시하는 바와 같이, 이온 도핑 장치를 사용하여 질화산화실리콘 막(306)의 표면으로부터 수소 이온을 단결정 실리콘 기판(301)에 첨가한다. 이온 도핑 장치는 소스 가스로 생성되는 이온을 질량 분리하지 않고, 그대로 전계에 의하여 가속하여 기판에 조사하는 장치이다. 이 장치를 사용하면, 대면적 기판이라도 고효율로 고 도즈의 이온 도핑을 행할 수 있다. 본 실시예에서는, 수소를 이온화하여 첨가함으로써, 단결정 실리콘 기판(301)에 취화층(303)을 형성한다.
또한 이온 도핑은, 후의 공정에서 유리 기판에 전치하는 단결정 실리콘 층의 막 두께를 결정한다. 따라서, 이온 도핑을 행할 때의 가속 전압 및 도즈는, 전치 하는 단결정 실리콘 층의 막 두께를 고려하여 조정한다. 예를 들어 단결정 실리콘 층의 두께는, 10 nm 이상 50 nm 이하, 바람직하게는 20 nm 이상 100 nm 이하의 두께가 되도록 한다. 또한, 이온 도핑의 가속 전압은, 20 kV 이상 100 kV 이하, 바람직하게는 20 kV 이상 70 kV 이하로 하고, 도즈는, 1 ×1016 ions/cm2 이상 4 ×1016 ions/cm2 이하, 바람직하게는 1 ×1016 ions/cm2 이상 2.5 ×1016 ions/cm2 이하로 하면 좋다. 본 실시예에서는, 가속 전압을 80 kV로, 도즈를 2 ×1016 ions/cm2로 하여 이온 도핑을 행한다.
이 경우, 1 종류의 이온 또는 동일한 원자로 이루어지는 질량이 다른 복수 종류의 이온을 단결정 실리콘 기판(301)에 조사하는 것이 바람직하다. 수소 이온을 조사하는 경우에는, H+ 이온, H2 + 이온, H3 + 이온을 표함시킴과 함께, H3 + 이온의 비율을 약 80%까지 높이는 것이 바람직하다. 이와 같이, H+ 이온, H2 + 이온보다도 H3 + 이온의 비율을 높여 이온을 단결정 실리콘 기판(301)에 조사하여, 단결정 실리콘 기판(301)에 수소 이온을 많이 포함시킴으로써, 적은 이온 도즈로, 후의 열 처리 공정에 있어서 취화층(303)에서 용이하게 분리할 수 있다. 이 경우에 있어서, 단결정 실리콘 기판(301)의 이온 도핑면에 질화산화실리콘 막(306) 및 산화질화 실리콘 막(305)을 형성함으로써, 이온 도핑에 의한 단결정 실리콘 기판(301)의 표면 거칠기를 방지할 수 있다.
또한, 단결정 반도체 기판 위에 형성하는 절연막으로서, 두께가 0.5 nm 이상 300 nm 이하, 바람직하게는 0.8 nm 이상 200 nm 이하의 막을 사용하여도 좋다. 이 경우, 이온 도핑은, 가속 전압을 5 kV 이상 100 kV 이하, 바람직하게는 10 kV 이상 70 kV 이하로 하고, 도즈를 7 ×1015 ions/cm2 이상 5 ×1016 ions/cm2 이하, 바람직하게는 8 ×1015 ions/cm2 이상 2.5 ×1016 ions/cm2 이하로 하여 행하면 좋다.
다음에, 도 10c에 도시하는 바와 같이 질화산화실리콘 막(306) 위에 산화실리콘 막(304)을 형성한다. 산화실리콘 막(304)은 플라즈마 CVD법을 사용하여, 규산에틸(TEOS : 화학식 Si(OC2H5)4)과 산소 가스를 사용하여 50 nm의 두께로 성막한다. 성막 온도는 350℃ 이하로 한다. 이 성막 온도는, 취화층(303)으로부터의 수소의 이탈에 의한 산화실리콘 막(304)의 표면 거칠기가 생기지 않는 온도 또는 수소의 이탈에 의한 취화층(303)의 균열이 생기지 않는 온도로 설정한다.
도 11a는, 오존 함유수를 사용하여 초음파(超音波) 세정된 유리 기판(300)과 단결정 실리콘 기판(301)을 산화실리콘 막(304)을 끼워 겹쳐, 압압(押壓)함으로써, 접합을 형성하는 공정을 나타낸다. 그 후, 질소 분위기하에서 400℃에서 10분간의 열 처리를 행하고, 또한 500℃에서 2시간의 열 처리를 행하고, 또한 400℃에서 수시간 유지한 후, 실온까지 서냉(徐冷)하였다. 그 결과, 도 11b에 도시하는 바와 같이, 취화층(303)에 균열을 형성시켜 단결정 실리콘 기판(301)을 유리 기판(300)으로부터 분리함과 함께, 산화실리콘 층(304)과 유리 기판(300)의 접합을 강고한 것으로 할 수 있다.
이상과 같이 하여, 유리 기판(300) 위에 단결정 실리콘 층(302)을, 유리 기판(300)이 뒤틀리지 않는 온도에서 형성할 수 있다. 본 실시예에서 제작되는 단결정 실리콘 층(302)은 유리 기판(300)과 강고하게 접합되고, 테이프 박리 시험을 행하여도 상기 실리콘 층이 박리되지 않는다. 즉, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 무 알칼리 유리라고 불리는 전자 공업용에 사용되는 각종 유리 기판 위에 단결정 실리콘 층을 형성할 수 있고, 1 변이 1 미터를 넘는 기판을 사용하여 다양한 집적 회로, 표시 장치를 제작할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명에 따른 SOI 기판을 제작하고, 상기 SOI 기판의 특성에 대하여 평가한 결과를 나타낸다.
본 실시예에서 평가한 SOI 기판의 제작 방법에 대하여 이하에 설명한다.
우선, 단결정 실리콘 기판에 플라즈마 CVD 법을 사용하여 50 nm의 두께로 산화질화실리콘 막을 형성하였다. 또한, 50 nm의 두께로 질화산화실리콘 막을 성막하였다.
그리고, 질화산화실리콘 막의 표면으로부터 이온 도핑 장치를 사용하여 단결정 실리콘 기판에 수소 이온을 첨가하였다. 본 실시예에서는, 수소를 이온화하여 첨가함으로써, 단결정 실리콘 기판에 취화층을 형성하였다. 이온 도핑은 가속 전압을 40 kV로, 도즈를 1.75 ×1016ions/cm2로 하여 행하였다.
다음에, 질화산화실리콘 막 위에 산화실리콘 막을 형성하였다. 산화실리콘 막은 플라즈마 CVD법을 사용하여, 규산에틸(TEOS : 화학식 Si(OC2H5)4)과 산소 가스를 사용하여, 성막 온도를 300℃로 하고, 50 nm의 두께로 성막하였다.
다음에, 산화실리콘 막을 끼우고 단결정 실리콘 기판과 유리 기판을 겹쳐, 접합을 형성하였다. 그 후, 600℃에서 20분간의 열 처리를 행하고, 또한 650℃에서 7분간의 열 처리를 행하여, 취화층에 균열을 형성시켜 단결정 실리콘 기판을 유리 기판으로부터 박리시킴과 함께, 산화 실리콘 막과 유리 기판의 접합을 강고한 것으로 하였다. 산화 실리콘 막이 유리 기판과 접합하므로, 유리 기판 위에는 단결정 실리콘 기판과 같은 결정성의 SOI 층이 잔존하였다.
이상의 공정으로 얻어진 SOI 층의 표면의 전체 사진을 도 12에 도시한다.
또한, 도 13a 및 도 13b에, 얻어진 SOI 층의 표면의 전자 후방 산란 회절상(EBSP ; Electron Back Scatter Diffraction Pattern)의 측정 데이터로부터 얻어진 결과를 나타낸다.
도 13a는, SOI 층 표면의 EBSP의 측정 데이터로부터 얻어진 역극점(逆極點)도(IPF ; Inverse Pole Figure) 맵(map)이며, 도 13b는, 결정의 각 면방위를 컬러 코드화하고, IPF 맵의 배색과 결정 방위(결정축)의 관계를 나타내는 컬러 코드 맵이다.
도 13a의 IPF 맵을 보면, SOI 층의 표면은 (100)방위를 가지는 것을 알 수 있다.
또한, 도 13a의 IPF 맵을 보면, SOI 층에 결정립계가 존재하지 않는 것을 알 수 있다. 이것은, 도 13a의 IPF 맵이, 도 13b의 컬러 코드 맵의 (100)방위를 나타내는 색깔(컬러 도면에서는 적색)로 이루어지는 하나의 색깔의 네모난 상(像)이므로, 결정 방위(결정축)가 (100)방위로 일치되며, 또한 결정립계가 존재하지 않는다고 판단할 수 있기 때문이다.
[실시예 3]
본 실시예에서는, 본 발명에 따른 SOI 기판을 제작하고, 상기 SOI 기판의 특성에 대하여 평가한 결과를 나타낸다.
또한, 특성 평가를 위한 시료(試料)로서 사용한 SOI 기판은, 이온 도핑 공정에 있어서, 이온 도핑 장치를 사용하여 가속 전압을 80 kV, 도즈를 2.0 ×1016ions/cm2로 하여, 단결정 실리콘 기판에 수소 이온을 첨가함으로써 취화층을 형성한 것이다. 또한, 단결정 실리콘 기판의 분리 공정에 있어서, 400℃에서 10분간, 500℃에서 2시간, 400℃에서 2시간의 열 처리를 행하였다.
이상의 공정에서 얻어진 SOI 층을 라만 분광법(Raman Spectrometric Method)을 사용하여 측정하였다.
라만 분광법에 있어서, 라만 시프트의 피크 파수(波數)는, 결정의 종류에 따라 고유한 값이 된다. 즉, 임의의 물질의 단결정의 라만 시프트의 피크 파수는 고유값이다. 따라서, 측정 대상물의 라만 시프트의 피크 파수가 그 고유값에 가까울수록, 측정 대상물의 결정 구조가 임의의 물질의 단결정과 비슷하다는 것을 의미한 다. 예를 들어, 내부 응력이 없는 단결정 실리콘의 라만 시프트의 피크 파수는 520.6 cm-1이다. 측정 대상물의 라만 시프트의 피크 파수가 520.6 cm-1에 가까울수록, 측정 대상물의 결정 구조가 단결정 실리콘과 비슷한 것을 의미한다. 따라서, 라만 시프트의 피크 파수는, 결정성을 평가하는 지표(指標)로 할 수 있다.
또한, 라만 스펙트럼의 반치전폭(FWHM ; Full Width at Half Maximum)이 작을수록, 결정 상태에 편차가 없고, 균일한 것을 나타낸다. 시중에서 판매되는 달결정 실리콘 기판의 FWHM은, 2.5 cm-1 내지 3.0 cm-1 정도이며, 이 값에 가까울수록 단결정 실리콘 기판처럼 우수한 결정성을 가진다고 평가할 수 있다.
본 실시예의 SOI 층을 라만 분광법에 의하여 측정한 결과, 라만 시프트의 피크 파수는 519.8 cm-1, 라만 스펙트럼의 FWHM은, 3.77cm-1이었다. 이 결과, 본 실시예의 SOI 기판이 가지는 SOI 층은, 내부 응력이 없는 단결정 실리콘과 결정 구조가 비슷하고, 또한 시중에서 판매되는 단결정 실리콘 기판처럼 우수한 결정성을 가지는 것을 알 수 있다.
[실시예 4]
이하에 있어서, 본 발명의 특징의 하나인 이온의 조사 방법에 대하여 고찰한다.
본 발명에서는, 수소(H)에서 유래되는 이온을 단결정 반도체 기판에 대하여 조사한다. 보다 구체적으로는, 수소 가스 또는 수소를 조성에 포함하는 가스를 원재료로서 사용하여, 수소 플라즈마를 발생시키고, 상기 수소 플라즈마 중의 수소 이온을 단결정 반도체 기판에 대하여 조사한다. 또한, 수소에서 유래되는 이온에는 복수 종류의 이온이 있고, 그들을 이하 수소 이온종이라고 부른다.
(수소 플라즈마 중의 이온)
상기한 바와 같은 수소 플라즈마 중에는, H+, H2 +, H3 +와 같은 수소 이온종이 존재한다. 여기서, 각 수소 이온종의 반응 과정(생성 과정, 소멸 과정)에 대하여, 이하에 반응식을 열거한다.
e + H →e + H+ ....(1)
e + H2 →e + H2 + e ....(2)
e + H2 →e + (H2)* →e + H + H ....(3)
e + H2 + →e + (H2 +)* →e + H+ + H ....(4)
H2 + + H2 →H3 + + H ....(5)
H2 + + H2 →H+ + H + H2 ....(6)
e + H3 + →e + H+ + H + H ....(7)
e + H3 + →H2 + H ....(8)
e + H3 + →H + H + H ....(9)
도 14에, 상기 반응의 일부를 모식적으로 나타낸 에너지 다이어그램을 도시한다. 또한, 도 14에 도시한 에너지 다이어그램은 모식도에 불과하고, 반응에 따른 에너지의 관계를 엄밀하게 규정하지 않는 것이 유의점이다.
(H3 +의 생성 과정)
상기한 바와 같이, H3 +는, 주로 반응식(5)로 표시되는 반응 과정에 의하여 생성된다. 한편, 반응식(5)와 경합하는 반응으로서, 반응식(6)으로 표시되는 반응 과정이 존재한다. H3 +가 증가되기 위하여는, 적어도, 반응식(5)의 반응이, 반응식(6)의 반응보다 많이 일어날 필요가 있다(또한, H3 +가 감소되는 반응으로서는 그 이외에도, 반응식(7) 내지 반응식(9)가 존재하므로, 반응식(5)의 반응이 반응식(6)의 반응보다 많다고 하여도, 반드시 H3 +가 증가되지는 않는다). 반대로, 반응식(5)의 반응이 반응식(6)의 반응보다 적은 경우에는, 플라즈마 중에 있어서의 H3 +의 비율은 감소된다.
상기 반응식에 있어서의 우변(가장 오른쪽에 있는 변)의 생성물의 증가량은, 반응식의 좌변(가장 왼쪽에 있는 변)으로 나타내는 원료의 밀도나, 그 반응에 따른 속도 계수 등에 의존한다. 여기서, H2 +의 운동 에너지가 약 11 eV보다 작은 경우에는 반응식(5)의 반응이 주요하게 되고(즉, 반응식(5)에 따른 속도 계수가, 반응식(6)에 따른 속도 계수와 비교하여 충분히 크게 되고), H2 +의 운동 에너지가 약 11 eV보다 큰 경우에는 반응식(6)의 반응이 주요하게 되는 것이 실험적으로 확인되어 있다.
하전입자(荷電粒子)는 전장(電場)으로부터 힘을 받아 운동 에너지를 얻는다.
이때, 하전입자의 운동 에너지의 증가량은, 하전입자의 포텐셜 에너지의 감소량에 대응한다. 예를 들어, 어떤 하전입자가 다른 입자와 충돌할 때까지 얻는 운동 에너지는, 그 이동에 의하여 잃은 포텐셜 에너지와 동일하다. 즉, 전장 중에 있어서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않은 상황과 비교하여, 하전입자의 운동 에너지(의 평균)는 크게 되는 경향이 있다. 이상과 같은 전하입자에 따른 운동 에너지의 증대 경향은, 입자의 평균자유행정(mean free path)가 큰 상황, 즉, 압력이 낮은 상황에서 일어날 수 있다.
또한, 평균자유행정이 작아도, 그 동안에 큰 운동 에너지를 얻을 수 있는 상황이면, 하전입자의 운동 에너지는 커진다. 즉, 평균자유행정이 작아도, 이동 경로중의 2 점간의 전위차가 큰 상황이면, 하전입자가 가지는 운동 에너지는 커진다고 할 수 있다.
그 논리를 H2 +에 적용한다. 플라즈마의 생성에 따른 챔버 내와 같이 전장의 존재를 전제로 하면, 상기 챔버 내의 압력이 낮은 상황에서는 H2 +의 운동 에너지는 커지고, 상기 챔버 내의 압력이 높은 상황에서는 H2 +의 운동 에너지는 작아진다. 즉, 챔버 내의 압력이 낮은 상황에서는 반응식(6)의 반응이 주요하게 되므로, H3 +는 감소되는 경향이 되고, 챔버 내의 압력이 높은 상황에서는 반응식(5)의 반응이 주요하게 되므로, H3 +는 증가되는 경향이 된다. 또한, 플라즈마 생성 영역에 있어서의 전장(또는 전계)이 강한 상황, 즉, 어느 2점간의 전위차가 큰 상황에서는 H2 +의 운동 에너지는 커지고, 반대의 상황에서는, H2 +의 운동 에너지는 작아진다.
즉, 전장이 강한 상황에서는 반응식(6)의 반응이 주요하게 되므로 H3 +는 감소되는 경향이 되고, 전장이 약한 상황에서는 반응식(5)의 반응이 주요하게 되므로, H3 +는 증가되는 경향이 된다.
(이온원(源)에 의한 차이)
여기서, 이온종의 비율(특히 H3 +의 비율)이 다른 예를 나타낸다. 도 15는, 100% 수소 가스(이온원의 압력 : 4.7 ×10-2 Pa)로 생성되는 이온의 질량 분석 결과를 나타내는 그래프이다. 또한, 상기 질량 분석은, 이온원으로부터 추출된 이온을 측정함으로써 행하였다. 가로 축은 이온의 질량이다. 세로 축은, 스펙트럼의 강도이고, 이온의 수량에 대응한다. 스펙트럼 중, 질량 1, 질량 2, 질량 3의 피크는, 각각, H+, H2 +, H3 +에 대응한다. 도 15에서는, 질량이 서로 다른 이온종의 수량을, 질량 3의 이온종을 100로 한 경우의 상대비로 나타낸다. 도 15를 보면, 상기 이온원에 의하여 생성되는 이온종의 비율은, H+ : H2 + : H3 + = 1 : 1 : 8 정도가 되는 것을 알 수 있다. 또한, 이와 같은 비율의 이온은, 플라즈마를 생성하는 플라즈마 소스부(이온원)와, 상기 플라즈마로부터 이온 빔을 추출하기 위한 인출(引出) 전극 등으로 구성되는 이온 도핑 장치를 사용하여도 얻을 수 있다.
도 16은, 도 15와는 다른 이온원을 사용한 경우이고, 이온원의 압력이 대략 3 ×10-3 Pa일 때, PH3로 생성한 이온의 질량 분석 결과를 나타내는 그래프이다. 상기 질량 분석 결과는, 수소 이온종에 착안한 것이다. 또한, 질량 분석은, 이온원으로부터 추출된 이온을 측정함으로써 행하였다. 도 15와 마찬가지로, 가로 축은 이온의 질량을 나타내고, 세로 축은, 이온의 수량에 대응하는 스펙트럼의 강도이다. 스펙트럼 중, 질량 1, 질량 2, 질량 3의 피크는, 각각 H+, H2 +, H3 +에 대응한다. 도 16을 보면, 플라즈마 중의 이온종의 비율은 H+ : H2 + : H3 + = 37 : 56 : 7 정도인 것을 알 수 있다. 또한, 도 16은 소스 가스가 PH3인 경우의 데이터이지만, 소스 가스로서 100% 수소 가스를 사용한 경우도, 수소 이온종의 비율은 같은 정도가 된다.
도 16의 데이터를 얻은 이온원의 경우에는, H+, H2 + 및 H3 + 중, H3 +가 7% 정도밖에 생성되지 않는다. 한편, 도 15의 데이터를 얻은 이온원의 경우에는, H3 +의 비율을 50% 이상(상기 조건하에서는 80% 정도)으로 할 수 있다. 이것은, 상기 고찰에 있어서 밝혀진 챔버 내부의 압력 및 전장에 기인하는 것으로 생각된다.
(H3 +의 조사 메커니즘)
도 15와 같은 복수의 이온종을 포함하는 플라즈마를 생성하고, 생성된 이온종을 질량 분리하지 않고 단결정 반도체 기판에 조사하는 경우, 단결정 반도체 기판의 표면에는, H+, H2 +, H3 +의 각 이온종이 조사된다. 이온의 조사에서 취화층 형성까지의 메커니즘을 재현하기 위하여, 이하 5종류의 모델을 고찰한다.
1. 조사되는 이온종이 H+이고, 조사된 후에도 H+(H)인 경우
2. 조사되는 이온종이 H2 +이고, 조사된 후에도 그대로 H2 +(H2)인 경우
3. 조사되는 이온종이 H2 +이고, 조사된 후에 2개의 H(H+)로 분열되는 경우
4. 조사되는 이온종이 H3 +이고, 조사된 후에도 그대로 H3 +(H3)인 경우
5. 조사되는 이온종이 H3 +이고, 조사된 후에 3개의 H(H+)로 분열되는 경우
(시뮬레이션 결과와 실측값의 비교)
상기 모델에 의거하여, 수소 이온종을 Si 기판에 조사하는 경우의 시뮬레이션을 행하였다. 시뮬레이션용의 소프트웨어로서는, SRIM(the Stopping and Range of Ions in Matter : 몬테카를로법(Monte Carlo method)을 사용한 이온 첨가 과정의 시뮬레이션 소프트웨어, TRIM(the Transport of Ions in Matter)의 개량판(改良版))을 사용한다. 또한, 계산 관계상, 모델 2에서는 H2 +를 질량이 2배인 H+로 바꾸어 놓고 계산하였다. 또한, 모델 4에서는 H3 +를 질량이 3배인 H+로 바꾸어 놓고 계산하였다. 또한, 모델 3에서는 H2 +를 운동 에너지가 1/2인 H+로 바꾸어 놓고 계산하고, 모델 5에서는 H3 +를 운동 에너지가 1/3인 H+로 바꾸어 놓고 계산하였다.
또한, SRIM은 비정질 구조를 대상으로 하는 소프트웨어이지만, 고(高)에너지, 고 도즈의 조건하에서 수소 이온종을 조사하는 경우에는, SRIM을 적용할 수 있다. 수소 이온종과 Si 원자의 충돌에 의하여, Si 기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
도 17에, 모델 1 내지 모델 5를 사용하여 수소 이온종을 조사한 경우(H 원자 환산으로 10만개 조사한 경우)의 계산 결과를 나타낸다. 또한, 도 15의 수소 이온 종을 조사한 Si 기판 중의 수소 농도(SIMS(Secondary Ion Mass Spectroscopy)의 데이터)를 함께 나타낸다. 모델 1 내지 모델 5를 사용하여 행한 계산 결과에 대하여는, 세로 축을 수소 원자의 개수로 나태내고(오른 축), SIMS 데이터에 대하여는, 세로 축을 수소 원자의 밀도로 나타낸다(왼 축). 가로 축은 Si 기판 표면으로부터의 깊이이다. 실측값인 SIMS 데이터와, 계산 결과를 비교한 경우, 모델 2 및 모델 4는 분명히 SIMS 데이터의 피크에 어긋나고, 또한, SIMS 데이터 중에는 모델 3에 대응하는 피크도 보이지 않는다. 따라서, 모델 2 내지 모델 4의 기여는, 상대적으로 작은 것을 알 수 있다. 이온의 운동 에너지가 KeV 오더(order)인 한편, H-H의 결합 에너지는 수 eV 정도에 불과한 것을 생각하면, 모델 2 및 모델 4의 기여가 작은 이유는, Si 원소와의 충돌에 의하여, 대부분의 H2 + 또는 H3 +가, H+ 또는 H로 분리 되기 때문이라고 생각된다.
이상에 의하여, 모델 2 내지 모델 4에 대하여는, 이하에서는 고려하지 않는다. 도 18 내지 도 20에, 모델 1 및 모델 5를 사용하여 이온을 조사한 경우(H 원자 환산으로 10만개 조사한 경우)의 계산 결과를 나타낸다. 또한, 도 15의 이온을 조사한 Si 기판 중의 수소 농도(SIMS 데이터) 및, 상기 시뮬레이션 결과를 SIMS 데이터에 피팅(fitting)시킨 것(이하, 피팅 함수라고 기재한다)을 함께 나타낸다. 여기서, 도 18은 가속 전압을 80 kV로 한 경우를 나타내고, 도 19는 가속 전압을 60 kV로 한 경우를 나타내고, 도 20은 가속 전압을 40 kV로 한 경우를 나타낸다. 또한, 모델 1 및 모델 5를 사용하여 행한 계산 결과에 대하여는, 세로 축을 수소 원자의 개수로 나타내고(오른 축), SIMS 데이터 및 피팅 함수에 대하여는, 세로 축을 수소 원자의 밀도로 나타낸다(왼 축). 가로 축은 Si 기판 표면으로부터의 깊이이다.
피팅 함수는 모델 1 및 모델 5를 고려하여 이하의 계산식을 사용하여 구하기로 하였다. 또한, 계산식에서, X, Y는 피팅에 따른 파라미터이며, V는 체적을 나타낸다.
[피팅 함수] = X / V ×[모델 1의 데이터] + Y / V ×[모델 5의 데이터]
실제로 조사되는 이온종의 비율(H+ : H2 + : H3 + = 1 : 1 : 8 정도)을 고려하면 H2 +의 기여(즉, 모델 3)에 대하여도 고려하여야 하지만, 이하에 나타내는 이유로, 여기서는 제외하였다. 모델 3에 나타내는 조사 과정에서 첨가되는 수소는, 모델 5의 조사 과정과 비교하여 미량이므로, 제외하여도 큰 영향은 없다(SIMS 데이터에 있어서도, 피크가 나타나지 않는다). 모델 5와 피크 위치가 가까운 모델 3은, 모델 5에 있어서 생기는 채널링(결정의 격자 구조에 기인하는 원소의 이동)에 의하여 특징이 불분명하게 될 가능성이 높다. 즉, 모델 3의 피팅 파라미터를 개산(槪算)하기 어렵다. 이것은, 본 시뮬레이션이 비정질 Si를 전제로 하고, 결정성에 기인하는 영향을 고려하지 않기 때문이다.
도 21에, 상기 피팅 파라미터를 정리한다. 어느 가속 전압에 있어서도, 첨가되는 H의 개수의 비율은, [모델 1] : [모델 5] = 1 : 42 내지 1 : 45 정도(모델 1에 있어서의 H의 개수를 1로 한 경우, 모델 5에 있어서의 H의 개수는 42 이상 45 이하 정도)이며, 조사되는 이온종의 비율은, [H+(모델 1)] : [H3 +(모델 5)] = 1 : 14 내지 1 : 15 정도(모델 1에 있어서의 H+의 개수를 1로 한 경우, 모델 5에 있어서의 H3 +의 개수는 14 이상 15 이하 정도)이다. 모델 3을 고려하지 않거나 비정질 Si로 가정하여 계산한 것을 고려하면, 실제 조사에 따른 이온종의 비율(H+ : H2 + : H3 + = 1 : 1 : 8 정도)에 비슷한 값을 얻었다고 할 수 있다.
(H3 +를 사용하는 효과)
도 15에 도시하는 바와 같은 H3 +의 비율을 높인 수소 이온종을 단결정 기판에 조사함으로써, H3 +에 기인하는 복수의 메리트를 누릴 수 있다. 예를 들어, H3 +는 H+나 H 등으로 분리되어, 그들이 단결정 기판 내부에 첨가되기 때문에, 주로 H+ 또는 H2 +를 조사하는 경우와 비교하여, 이온 첨가 효율을 향상시킬 수 있다. 그 결과, SOI 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 +가 분리한 후의 H+나 H의 운동 에너지는 작아지는 경향이 있으므로, 얇은 반도체 층을 가지는 SOI 기판의 제조에 적합하다.
또한, 본 실시예에서는, H3 +를 효율적으로 조사하기 위하여, 도 15에 도시하는 바와 같은 수소 이온종을 조사 가능한 이온 도핑 장치를 사용하는 방법에 대하여 설명한다. 이온 도핑 장치는 저렴하고, 대면적 처리가 뛰어나기 때문에, 이상과 같은 이온 도핑 장치를 사용하여 H3 +를 조사함으로써, 반도체 특성의 향상, 대면적화, 저비용화, 생산성의 향상 등의 현저한 효과를 얻을 수 있다. 한편, H3 +의 조사를 우선적으로 생각한다면, 이온 도핑 장치를 사용하는 것에 한정하여 해석할 필요는 없다.
[실시예 5]
본 실시예에서는, 본 발명에 따른 SOI 기판의 제작 방법에 대하여, 수소 이온 도핑 공정에 있어서의 H3 + 이온의 비율에 대하여 검토한다.
본 실시예에서 사용한 SOI 기판은, 이온 도핑 공정에 있어서 플라즈마 방전(放電)용 전극에 필라멘트를 사용한 이온 도핑 장치를 사용하여, 수소 가스의 유량을 50 sccm로 하여 방전을 행함으로써 수소 가스를 여기하여 플라즈마를 생성하여, 질량 분리하지 않고 플라즈마 중에 포함되는 이온을 가속하여, 가속된 이온을 단결정 반도체 기판에 조사함으로써 취화층을 형성한 것이다. 이온 도핑은, 이온 전류 밀도를 5 mA/cm2, 가속 전압을 80 kV, 도즈를 4 ×1015 ions/cm2로 하여 행하였다. 본 실시예에서는, 수소 가스로 생성되는 이온종(H+ 이온, H2 + 이온, H3 + 이온)의 총량에 대하여, H3 + 이온의 비율을 약 80%로 하였다.
또한, 비교를 위하여, 이온 도핑 공정에 있어서 이온 도핑 장치를 사용하여, RF 전력을 50 W로 하여 얻어지는 H2 + 이온을 가속 전압을 80 kV, 도즈를 2.0 ×1016 ions/cm2로 하여 단결정 반도체 기판에 조사하여 취화층을 형성한 시료(試料 ; 이하, 비교 시료라고 표기한다)에 대하여 검토하였다. 이온 도핑은 상기 본 실시예의 SOI 기판과 같은 가속 전압 및 드즈 조건에서 행하였다.
이상의 공정에서 얻어진 본 실시예의 SOI 기판과 비교 시료에 대하여, 2차 이온 질량 분석법에 의한 분석 결과를 도 22에 도시한다. 도 22에 있어서, 가로 축은 기판 표면으로부터의 깊이 방향(Depth (nm))을 나타내고, 세로 축은 수소 농도(H Concentration(atoms/cm3))를 나타낸다.
본 실시예의 SOI 기판과 비교하여, 비교 시료의 반도체 기판 표면으로부터의 깊이 방향에 대한 수소 농도 분포에서는, 완만한 피크가 관측되었다. 또한 본 실시예의 SOI 기판의 수소 농도 분포에서는, H3 + 이온에서 유래되는 급준한 피크가 300 nm 부근에 관측되었다. 이 결과, 이온 도핑에 사용하는 이온 중 H3 + 이온의 비율을 약 80%의 높은 비율로 함으로써, 단결정 반도체 기판의 표면으로부터의 깊이 에 대한 수소 농도의 편차가 작아지는 것을 알았다.
또한,H 본 실시예의 SOI 기판과 비교 시료에 대하여 라만 분광법에 의하여 측정한 결과, 라만 스펙트럼의 반치전폭은, 본 실시예의 SOI 기판이 3.70 cm-1, 비교 시료가 5.10 cm-1이었다. 비교 시료보다도 본 실시예의 SOI 기판의 반치전폭이 작은 것으로, 본 실시예의 SOI 기판이 결정 상태에 편차가 적고, 균일하다는 것을 알았다. 이 결과, 이온 도핑에 사용하는 이온 중 H3 + 이온의 비율을 약 80%의 높은 비율로 함으로써, H3 + 이온 이외의 수소 이온종의 비율을 적게 함으로써, 결정 결함이 적은 SOI 기판이 얻어지는 것을 알았다.
도 1a 및 도 1b는 SOI 기판의 구성을 나타내는 단면도.
도 2a 및 도 2b는 SOI 기판의 구성을 나타내는 단면도.
도 3a 내지 도3c는 SOI 기판의 제작 방법을 설명하는 단면도.
도 4는 SOI 기판의 제작 방법을 설명하는 단면도.
도 5a 내지 도 5c는 SOI 기판의 제작 방법을 설명하는 단면도.
도 6a 내지 도 6e는 SOI 기판을 사용한 반도체 장치의 제작 방법을 설명하는 단면도.
도 7a 및 도 7b는 SOI 기판을 사용한 반도체 장치의 제작 방법을 설명하는 단면도.
도 8은 SOI 기판에 의하여 얻어지는 마이크로프로세서의 구성을 나타내는 블록도.
도 9는 SOI 기판에 의하여 얻어지는 RFCPU의 구성을 나타내는 블록도.
도 10a 내지 도 10c는 실시예 1에 따른 SOI 기판의 제작 방법을 설명하는 단면도.
도 11a 및 도 11b는 실시예 1에 따른 SOI 기판의 제작 방법을 설명하는 단면도.
도 12는 SOI 층의 표면의 전체 사진
도 13a 및 도 13b는 EBSP의 측정 데이터로부터 얻어진 결과를 나타내는 도면.
도 14는 수소 이온종의 에너지 다이어그램에 대하여 나타내는 도면.
도 15는 이온의 질량 분석 결과를 나타내는 도면.
도 16은 이온의 질량 분석 결과를 나타내는 도면.
도 17은 가속 전압을 80 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값)을 나타내는 도면.
도 18은 가속 전압을 80 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타내는 도면.
도 19는 가속 전압을 60 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타내는 도면.
도 20은 가속 전압을 40 kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값, 및 피팅 함수)을 나타내는 도면.
도 21은 피팅 파라미터의 비율(수소 원자 비율 및 수소 이온종 비율)을 정리한 도면.
도 22는 깊이 방향에 대한 수소 농도의 분포를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : 베이스 기판 102 : SOI 층
104: 접합층 125 : 베리어 층

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. SOI 기판의 제작 방법에 있어서,
    단결정 반도체 기판 표면으로부터 소정의 깊이의 영역에 취화층(脆化層; embrittlement layer)을 형성하기 위하여, H+ 이온들 및 H3 + 이온들을 상기 단결정 반도체 기판에 주입하는 단계와;
    베이스 기판 위에 상기 단결정 반도체 기판의 일부가 단결정 반도체 층으로서 형성되도록, 상기 취화층에 따라 상기 단결정 반도체 기판을 분리하는 단계를 포함하고,
    상기 주입하는 단계에서, 상기 H3 + 이온들의 비율은 상기 H+ 이온들의 비율보다 높은, SOI 기판의 제작 방법.
  8. 삭제
  9. SOI 기판의 제작 방법에 있어서,
    단결정 반도체 기판 표면으로부터 소정의 깊이의 영역에 취화층을 형성하기 위하여, H+ 이온들 및 H3 + 이온들을 상기 단결정 반도체 기판에 주입하는 단계와;
    상기 단결정 반도체 기판 위에 유기 실란 가스를 사용한 화학 기상 성장법에 의하여 산화실리콘 막을 형성하는 단계와;
    베이스 기판 위에 상기 단결정 반도체 기판의 일부가 단결정 반도체 층으로서 형성되도록, 상기 산화실리콘 막을 사이에 끼워 서로 겹친 상기 단결정 반도체 기판과 상기 베이스 기판에 가열 처리를 행함으로써, 상기 취화층에 따라 상기 단결정 반도체 기판을 분리하는 단계를 포함하고,
    상기 주입하는 단계에서, 상기 H3 + 이온들의 비율은 상기 H+ 이온들의 비율보다 높은, SOI 기판의 제작 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. SOI 기판의 제작 방법에 있어서,
    단결정 반도체 기판 표면으로부터 소정의 깊이의 영역에 취화층을 형성하기 위하여, H+ 이온들, H2 + 이온들 및 H3 + 이온들을 상기 단결정 반도체 기판에 주입하는 단계와;
    상기 단결정 반도체 기판 위에 유기 실란 가스를 사용한 화학 기상 성장법에 의하여 산화실리콘 막을 형성하는 단계와;
    베이스 기판 위에 상기 단결정 반도체 기판의 일부가 단결정 반도체 층으로서 형성되도록, 상기 산화실리콘 막을 사이에 끼워 서로 겹친 상기 단결정 반도체 기판과 상기 베이스 기판에 가열 처리를 행함으로써, 상기 취화층에 따라 상기 단결정 반도체 기판을 분리하는 단계를 포함하고,
    상기 주입하는 단계에서, 상기 H3 + 이온들의 비율은 상기 H+ 이온들의 비율보다 높고,
    상기 주입하는 단계에서, 상기 H3 + 이온들의 비율은 상기 H2 + 이온들의 비율보다 높은, SOI 기판의 제작 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 단일의 소스 가스를 사용하여 생성된 플라즈마로부터 질량 분리하지 않고 H+ 이온들, H2 + 이온들 및 H3 + 이온들을 추출하고, 단결정 반도체 기판의 표면으로부터 소정의 깊이의 영역에 취화층을 형성하기 위하여 상기 H+ 이온들, 상기 H2 + 이온들 및 상기 H3 + 이온들을 상기 단결정 반도체 기판에 주입하는 단계와;
    상기 단결정 반도체 기판 위에 유기 실란 가스를 사용한 화학 기상 성장법에 의하여 산화실리콘 막을 형성하는 단계와;
    베이스 기판 위에 상기 단결정 반도체 기판의 일부가 단결정 반도체 층으로서 형성되도록, 상기 산화실리콘 막을 사이에 끼워 서로 겹친 상기 단결정 반도체 기판과 상기 베이스 기판에 가열 처리를 행함으로써, 상기 취화층에 따라 상기 단결정 반도체 기판을 분리하는 단계를 포함하고,
    상기 주입하는 단계에서, 상기 H3 + 이온들의 비율은 상기 H+ 이온들의 비율보다 높고,
    상기 주입하는 단계에서, 상기 H3 + 이온들의 비율은 상기 H2 + 이온들의 비율보다 높은 SOI 기판의 제작 방법.
  19. 제 18 항에 있어서,
    상기 단일의 소스 가스는 수소 가스인, SOI 기판의 제작 방법.
  20. 제 9 항, 제 13 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 유기 실란 가스는 규산에틸(TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식 SiH(OC2H5)3), 트리스디메틸아미노실란(화학식 SiH(N(CH3)2)3) 중의 하나를 포함하는, SOI 기판의 제작 방법.
  21. 제 9 항, 제 13 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 유기 실란 가스를 사용한 화학 기상 성장법에 의한 상기 산화실리콘 막의 형성은, 350℃ 이하의 온도에서 행해지고,
    상기 가열 처리는, 400℃ 이상의 온도에서 행해지는, SOI 기판의 제작 방법.
  22. 제 7 항, 제 9 항, 제 13 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 취화층을 형성하기 전에 질화실리콘 막, 질화산화실리콘 막 또는 산화질화시리콘 막을 포함하는 그룹 중으로부터 선택된 하나의 층 또는 복수의 막의 적층을 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008123116A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
EP1978554A3 (en) * 2007-04-06 2011-10-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate comprising implantation and separation steps
SG178762A1 (en) 2007-04-13 2012-03-29 Semiconductor Energy Lab Display device, method for manufacturing display device, and soi substrate
KR101362688B1 (ko) * 2007-04-13 2014-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 장치 및 그 제조 방법
KR101436115B1 (ko) * 2007-04-27 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법, 및 반도체장치의 제조방법
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
KR101443580B1 (ko) * 2007-05-11 2014-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi구조를 갖는 기판
US7960262B2 (en) * 2007-05-18 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device by applying laser beam to single-crystal semiconductor layer and non-single-crystal semiconductor layer through cap film
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP5459899B2 (ja) 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
CN101743616B (zh) * 2007-06-28 2012-02-22 株式会社半导体能源研究所 半导体装置的制造方法
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7678668B2 (en) * 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5486781B2 (ja) * 2007-07-19 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8314009B2 (en) * 2007-09-14 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
JP5325404B2 (ja) * 2007-09-21 2013-10-23 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8163628B2 (en) * 2007-11-01 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
WO2009057669A1 (en) * 2007-11-01 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
JP5469851B2 (ja) 2007-11-27 2014-04-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7816232B2 (en) * 2007-11-27 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and semiconductor substrate manufacturing apparatus
JP5286046B2 (ja) * 2007-11-30 2013-09-11 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8193071B2 (en) * 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5700617B2 (ja) 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5663150B2 (ja) * 2008-07-22 2015-02-04 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5216716B2 (ja) 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
SG159476A1 (en) * 2008-08-28 2010-03-30 Semiconductor Energy Lab Method for manufacturing semiconductor layer and semiconductor device
JP5580010B2 (ja) * 2008-09-05 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG162675A1 (en) * 2008-12-15 2010-07-29 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
SG163481A1 (en) * 2009-01-21 2010-08-30 Semiconductor Energy Lab Method for manufacturing soi substrate and semiconductor device
JP2010251724A (ja) * 2009-03-26 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
JP5658916B2 (ja) * 2009-06-26 2015-01-28 株式会社半導体エネルギー研究所 半導体装置
US8513090B2 (en) 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
EP2282332B1 (en) * 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
WO2011024629A1 (en) * 2009-08-25 2011-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5866088B2 (ja) * 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8476147B2 (en) * 2010-02-03 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. SOI substrate and manufacturing method thereof
US8357974B2 (en) * 2010-06-30 2013-01-22 Corning Incorporated Semiconductor on glass substrate with stiffening layer and process of making the same
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8928010B2 (en) 2011-02-25 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
JP5917861B2 (ja) * 2011-08-30 2016-05-18 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
CN102543691A (zh) * 2012-03-16 2012-07-04 上海新储集成电路有限公司 一种绝缘体上硅材料的制备方法
EP2958568B1 (en) 2013-02-22 2020-03-04 University Of Houston Phosphaplatins as neuroprotective agents
US9024282B2 (en) 2013-03-08 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for high rate hydrogen implantation and co-implantion
CN104112694B (zh) * 2013-04-22 2018-01-30 高地 用于薄膜转移的方法
CN104925748B (zh) * 2014-03-19 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种提高晶圆间键合强度的方法
JP2015233130A (ja) 2014-05-16 2015-12-24 株式会社半導体エネルギー研究所 半導体基板および半導体装置の作製方法
CN104808370B (zh) * 2015-05-22 2017-10-31 合肥京东方光电科技有限公司 一种对盒设备、对位方法
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107785304B (zh) * 2016-08-31 2020-03-20 沈阳硅基科技有限公司 以氮化物薄膜为绝缘埋层的soi材料及其制备方法
CN110660722B (zh) * 2019-10-15 2022-10-14 上海集成电路研发中心有限公司 一种临时键合结构及临时键合方法
JP2024016305A (ja) * 2020-12-18 2024-02-07 Ａｇｃ株式会社 接合用ガラス体、及び接合体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
JP2006253659A (ja) * 2005-02-10 2006-09-21 Semiconductor Energy Lab Co Ltd ドーピング方法及び電界効果型トランジスタの作製方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6245161B1 (en) * 1997-05-12 2001-06-12 Silicon Genesis Corporation Economical silicon-on-silicon hybrid wafer assembly
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3385972B2 (ja) 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
KR20000040104A (ko) 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법
US6468923B1 (en) 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6908797B2 (en) 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US7176528B2 (en) 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7399681B2 (en) 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7362739B2 (en) * 2004-06-22 2008-04-22 Intel Corporation Methods and apparatuses for detecting clock failure and establishing an alternate clock lane
WO2006023594A2 (en) 2004-08-18 2006-03-02 Corning Incorporated High strain glass/glass-ceramic containing semiconductor-on-insulator structures
US7247545B2 (en) 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
EP1973155B1 (en) 2004-11-19 2011-07-06 S.O.I. TEC Silicon Method for fabricating a germanium on insulator (GeOI) type wafer
US7442631B2 (en) 2005-02-10 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Doping method and method of manufacturing field effect transistor
FR2888663B1 (fr) 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
WO2007014320A2 (en) * 2005-07-27 2007-02-01 Silicon Genesis Corporation Method and structure for fabricating multiple tile regions onto a plate using a controlled cleaving process
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
JP2007097892A (ja) 2005-10-05 2007-04-19 Aruze Corp 遊技機
KR101299604B1 (ko) 2005-10-18 2013-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8153513B2 (en) 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
JP5048380B2 (ja) * 2007-04-09 2012-10-17 信越化学工業株式会社 単結晶シリコン太陽電池の製造方法
EP1986230A2 (en) * 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
KR101484296B1 (ko) * 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
JP2006253659A (ja) * 2005-02-10 2006-09-21 Semiconductor Energy Lab Co Ltd ドーピング方法及び電界効果型トランジスタの作製方法

Also Published As

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