KR101382521B1 - 불균일한 전류 경로들을 가진 스핀 토크 구동 자기 터널 접합 및 이를 형성하기 위한 복합 하드마스크 아키텍쳐 - Google Patents

불균일한 전류 경로들을 가진 스핀 토크 구동 자기 터널 접합 및 이를 형성하기 위한 복합 하드마스크 아키텍쳐 Download PDF

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Abstract

자기 터널 접합(MTJ) 저장 엘리먼트(300) 및 MTJ를 형성하는 방법이 개시된다. 자기 터널 접합(MTJ) 저장 엘리먼트는 핀드층(206, 210), 배리어층(212), 자유층(214) 및 복합 하드마스크 또는 상부 전극(304, 306)을 포함한다. 복합 하드마스크/상부 전극 아키텍쳐는 MTJ 저장 엘리먼트를 통해 불균일한 전류 경로를 제공하도록 구성되고 평행하게 결합된 상이한 저항 특성들을 가진 전극들로부터 형성된다. 자유층과 상부 전극 사이에 개재된 옵션인 튜닝층(302)은 자유층의 댐핑 상수를 감소시키도록 돕는다.

Description

불균일한 전류 경로들을 가진 스핀 토크 구동 자기 터널 접합 및 이를 형성하기 위한 복합 하드마스크 아키텍쳐{SPIN TORQUE DRIVEN MAGNETIC TUNNEL JUNCTION WITH NON-UNIFORM CURRENT PATH AND COMPOSITE HARDMASK ARCHITECTURE FOR FORMING THE SAME}
개시된 실시형태들은 자기 터널 접합(MTJ) 저장 엘리먼트의 복합 하드마스크 아키텍쳐 및 스핀 토크 구동 MTJ들을 위한 불균일한 전류 경로들을 생성하기 위한 방법들에 관한 것이다.
자기저항 랜덤 액세스 메모리(STT-MRAM)는 자기 엘리먼트들을 이용하는 비휘발성 메모리 기술이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통해 통과함에 따라 스핀 분극되는 전자들을 사용한다. STT-MRAM은 또한, 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달 RAM(SMT-RAM)으로도 알려져 있다.
도 1은 종래의 STT-MRAM 비트 셀(100)을 도시한다. STT-MRAM 비트 셀(100)은 자기 터널 접합(MTJ) 저장 엘리먼트(105), 트랜지스터(101), 비트 라인(102) 및 워드 라인(103)을 포함한다. MTJ 저장 엘리먼트는, 예를 들어, 적어도 2개의 강자성층들(핀드층 및 자유층)로부터 형성될 수 있는데, 이들 각각은 얇은 비자성 절연층(터널링 배리어)에 의해 분리되어, 자기장 또는 분극화를 유지할 수 있다. 2개의 강자성층들로부터의 전자들은 그 강자성층들에 인가된 바이어스 전압 하에서 터널링 효과로 인해 터널링 배리어를 통해 관통할 수 있다. 스핀 분극 전자들의 자유층으로의 터널링 통과는 그의 토크 또는 각 모멘텀을 자유층의 자기 엘리먼트들로 전달할 수 있으며, 따라서 자유층의 자기 분극화에 영향을 준다.
자유층의 자기 분극화는, 핀드층 및 자유층의 극성이 실질적으로 나란(평행)하거나 또는 반대(역평행(anti-parallel))가 되는 것 중 어느 하나가 되도록 반전될 수 있다. MTJ를 통한 전기 경로의 저항은 핀드층 및 자유층의 분극화의 얼라인먼트에 의존하여 변할 것이다. 이러한 저항의 변화는 비트 셀(100)을 프로그래밍하고 판독하기 위해 사용될 수 있다. STT-MRAM 비트 셀(100)은 또한 소스 라인(104), 감지 증폭기(108), 판독/기록 회로(106) 및 비트 라인 레퍼런스(107)를 포함한다.
예를 들어, 비트 셀(100)은, 이진 값 "1"이 동작 상태와 연관되도록 프로그래밍될 수 있는데, 자유층의 극성은 핀드층의 극성과 평행하다. 이에 상응하여, 이진 값 "0"은 2개의 강자성층들 간의 역평행 배향과 연관될 수 있다. 따라서, 이진 값은 자유층의 분극화를 변경시킴으로써 비트 셀에 기록될 수 있다. 자유층의 분극화를 변경시키기 위해서, 터널링 배리어를 통해 흐르는 전자들에 의해 생성된 충분한 전류 밀도(통상적으로 암페어/센티미터2로 측정됨)가 필요하다. 자유층의 분극화를 전환하는데 필요한 전류 밀도는 스위칭 전류 밀도로도 또한 지칭된다. 스위칭 전류 밀도의 값을 감소시키는 것은 유익하게도 MTJ 셀들의 전력 소비를 낮추는 것으로 이어진다. 추가적으로, 더 낮은 스위칭 전류 밀도는 STT-MRAM 집적 회로에서 더 작은 디바이스 치수들 및 그에 따른 MTJ 셀들의 더 높은 밀도를 가능하게 한다.
스위칭 전류 밀도는 터널링 배리어를 통해 흐르는 전자들의 능력에 의존하여 그의 스핀 토크를 자유층의 자기 엘리먼트들로 효율적으로 전달한다. 전자들의 흐름에 의해 생성된 전기 전류 경로에서의 불균일성의 도입은 유익하게도 스핀 토크의 보다 효율적인 전달로 이어질 수 있고, 이것에 의해 보다 효율적인 스위칭 거동 및 더 낮은 스위칭 전류 밀도로 이어진다. 그러나, 종래의 MTJ 아키텍쳐들은 MTJ 비트 셀에 걸쳐 균일한 전류 경로를 촉진시킨다. 따라서, MTJ 비트 셀들에 걸쳐 불균일한 전류 경로를 촉진시킬 수 있는 아키텍쳐들이 필요하다.
본 발명의 예시적인 실시형태들은 자기 터널 접합(MTJ) 및 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀과 관련된 장치들 및 이를 형성하는 방법들에 관한 것이다. 보다 구체적으로, 실시형태들은 STT-MRAM 셀의 자기 터널 접합(MTJ) 저장 엘리먼트의 복합 하드마스크 아키텍쳐 및 스핀 토크 구동 MTJ들에 대해 불균일한 전류 경로들을 생성하기 위한 방법들에 관한 것이다.
예를 들어, 예시적인 실시형태는, MTJ 저장 엘리먼트를 포함하고, MTJ 저장 엘리먼트는 핀드층, 배리어층 및 자유층; 및 자유층의 상부 상에 형성된 상부 전극을 포함하고, 상부 전극은 MTJ 저장 엘리먼트를 통해 불균일한 전류 경로를 제공하도록 구성된다. 예시적 실시형태에서, 튜닝층이 옵션으로 자유층과 상부 전극 사이에 배치된다.
다른 예시적인 실시형태는 MTJ 저장 엘리먼트를 형성하는 방법에 관한 것이며, 이 방법은 핀드층, 배리어층 및 자유층을 포함하는 MTJ를 형성하는 단계; 자유층 상에 내부 상부 전극을 형성하는 단계; 리소그래피를 사용하여 내부 상부 전극을 패터닝하고 그리고 식각하는 단계; 내부 상부 전극 상에 외부 상부 전극을 형성하여 내부 상부 전극을 캡슐화하는 단계; 외부 상부 전극을 식각하는 단계; 및 외부 상부 전극 및 내부 상부 전극을 마스크로서 사용하여 MTJ를 식각하는 단계를 포함한다.
다른 예시적인 실시형태는 자기 터널 접합(MTJ) 저장 엘리먼트에 관한 것이고, 자기 터널 접합(MTJ) 저장 엘리먼트는, MTJ 저장 엘리먼트를 전기적으로 결합시키기 위한 하부 전도 수단, 제 1 분극화를 유지하기 위한 제 1 자기 수단, 터널링 전류의 흐름을 용이하게 하기 위한 제 1 절연 수단 및 제 2 분극화를 유지하기 위한 제 2 자기 수단 ―제 2 분극화는 가역적임―; 제 2 자기 수단의 댐핑 상수를 감소시키기 위한, 제 2 자기 수단의 상부 상에 형성된 댐핑 수단; MTJ 저장 엘리먼트를 전기적으로 결합시키기 위한 내부 상부 전도 수단 ―내부 상부 전도 수단은 댐핑 수단에 인접함―; 및 MTJ 저장 엘리먼트를 전기적으로 결합시키기 위한 외부 상부 전도 수단 ―외부 상부 전도 수단은 제 1 상부 전도 수단 외부에 위치되고 그리고 내부 상부 전도 수단에 전기적으로 평행함―을 포함한다.
다른 예시적인 실시형태는 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법에 관한 것이고, 이 방법은, 핀드층, 배리어층 및 자유층을 포함하는 MTJ를 형성하기 위한 단계; 자유층 상에 내부 상부 전극을 형성하기 위한 단계; 리소그래피를 사용하여 내부 상부 전극을 패터닝하고 그리고 식각하기 위한 단계; 내부 상부 전극 상에 외부 상부 전극을 형성하여 내부 상부 전극을 캡슐화하기 위한 단계; 외부 상부 전극을 식각하기 위한 단계; 및 외부 상부 전극 및 내부 상부 전극을 마스크로서 사용하여 MTJ를 식각하기 위한 단계를 포함한다.
첨부 도면들은 본 발명의 실시형태들의 설명을 보조하기 위해 제시되며 오로지 실시형태들을 예증하기 위해 제공될 뿐 본 발명을 제한하지 않는다.
도 1은 종래의 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀 어레이의 도시이다.
도 2는 종래의 MTJ 비트 셀의 횡단면도이다.
도 3은 복합 상부 전극 아키텍쳐 및 옵션인 튜닝층을 갖는 예시적인 MTJ 비트 셀의 횡단면도이다.
도 4는 도 3에 따른 예시적인 MTJ 비트 셀의 섹션들의 횡단면도 및 투시도이다. 도 4는 복합 상부 전극의 상이한 섹션들을 통한 전류 흐름의 규모(magnitude)를 도시한다. 도 4는 또한 예시적인 실시형태에 따른 MTJ 비트 셀의 자유층 내에서의 스위칭 활동을 도시한다.
도 5는 복합 상부 전극의 상이한 아키텍쳐를 이용하는 예시적인 MTJ 비트 셀에 대해 도 4와 유사한 정보를 제공한다.
도 6 및 도 7은 다양한 제조 스테이지들 동안 MTJ 비트 셀의 개략적인 횡단면도들이다.
도 8은 자기 터널 접합(MTJ) 저장 엘리먼트를 갖는 메모리 디바이스를 형성하기 위한 예시적인 흐름도를 제공한다.
본 발명의 양상들은 본 발명의 구체적인 실시형태들과 관련된 다음의 설명 및 관련 도면들에서 개시된다. 본 발명의 범위로부터 벗어나지 않고 대안적인 실시형태들이 창안될 수 있다. 추가적으로, 본 발명의 잘 공지된 엘리먼트들은 본 발명의 관련 세부사항들을 불분명하게 하지 않게 하기 위해서 상세하게 설명되지 않거나 생략될 것이다.
단어 "예시적인"은 "예, 예시 또는 예증으로서 역할을 하는"을 의미하도록 여기서 사용된다. 여기에 "예시적인"으로 설명된 임의의 실시형태는 반드시 다른 실시형태들보다 바람직하거나 유익한 것으로 해석되지 않는다. 마찬가지로, 용어 "본 발명의 실시형태들"은 본 발명의 모든 실시형태들이 동작의 논의된 특징, 이점 또는 모드를 포함할 것을 필요로 하지 않는다. 여기에 사용된 용어는 단지 특정 실시형태들을 설명하기 위한 목적이고 본 발명의 실시형태들을 제한하고자 의도되지 않는다.
여기에 사용된 바와 같이, 단수 형태들 "a", "an" 및 "the"은, 그 맥락에서 명백하게 다르게 나타내지 않는 경우, 복수 형태들도 또한 포함하도록 의도된다. 용어 "구비하다", "구비하는", "포함하다" 및/또는 "포함하는"은, 여기에 사용될 경우, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 지정하지만, 언급된 것의 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 그룹들의 존재 또는 부가를 저지하지 않는다는 것을 추가적으로 이해할 것이다.
개시된 실시형태들은, MTJ 비트 셀에 걸친 불균일한 전류 경로가 유익하게도 더 낮은 스위칭 전류 밀도로 이어질 수 있다는 것을 인식한다. 이 인식은, 자유층 내의 국부적인 영역에 있는 큰 수의 스핀 분극 전자들을 포커싱하는 것은 국부적인 영역에서 더 높은 "스위칭 활동"으로 이어진다는 사실에 기인한다. 여기서, 스위칭 활동이란, 스핀 분극 전자들이 그의 스핀 토크를 전달하여 강자성 자유층의 자기 엘리먼트들을 분극시키는 프로세스를 지칭한다. 국부적인 영역 내의 더 높은 스위칭 활동은 자유층 내의 주위 영역들로 모멘텀을 전달하며, 이렇게 하여 그 주위 영역들이 더 낮은 수의 스핀 분극 전자들의 영향 하에서 스위칭할 수 있게 된다. 이에 상응하여, 자유층의 국부적인 영역에 공급된 한정된 고 밀도 전류 경로가 자유층에서의 효율적인 스위칭 활동을 촉진시킨다.
도 2는 MTJ 비트 셀에 걸쳐 균일한 전류 흐름을 갖는 종래의 MTJ 아키텍쳐의 횡단면도를 도시한다. 전류의 방향이 전자들의 흐름의 방향과 반대로 나타내어지는 것은 본 기술에서 잘 공지되어 있다. 금속층 또는 비트 라인(102)으로부터 상부 전극 또는 하드마스크층(216)을 통해 자유층(214)을 향하는 균일한 전류 흐름이 도 2에 도시된다. 자유층(214)은 단일층을 포함할 수 있고, 또는 다중 층 적층물로부터 형성될 수 있다. 도 2는 또한, MTJ 비트 셀이 상부에 형성되는 하부 전극(202), 반강자성층(204), 하부 핀드층(206), 스페이서층(208) 및 상부 핀드층(210)으로 이루어진 핀드층 및 터널링 배리어(212)를 도시한다. 층간 유전체(218)가 MTJ 비트 셀들을 분리시키는 것을 돕는다.
본원에 개시된 교시들에 따라 종래의 MTJ 아키텍쳐에 대한 개선사항들을 포함하는 예시적인 실시형태가 도 3에 도시된다. 도 3에 도시된 바와 같이, MTJ 셀(300)의 상부 전극은 저 저항 전극(304) 및 고 저항 전극(306)을 포함할 수 있다. 저 저항 전극(304)은 도 3에 도시된 바와 같이 고 저항 전극(306) 둘레를 둘러싸는 영역을 형성할 수 있다. 옵션인 튜닝층(302)이 또한 자유층(214) 위에 형성되어 프로세스 관련 결함들로부터 자유층(214)을 보호하거나 자유층(214)의 특성들을 최적화할 수 있다. 저 댐핑 상수를 가진 재료로 형성된 튜닝층(302)은 자유층(214)의 스위칭 활동을 보조할 수 있다. 도 3에서 제안된 바와 같이, 튜닝층(302)은, 예시적인 실시형태에서, 이것이 저 저항 전극(304), 고 저항 전극(306) 및 자유층(214)과 접촉하도록 형성될 수 있다. 대안으로, 튜닝층(302)은, 이것이 단지 고 저항 전극(306) 및 자유층(214)과만 접촉하도록 형성될 수 있다. 나머지층들은 도 2와 관련하여 앞에서 설명된 바와 같이 종래의 배열들 및 재료들을 포함할 수 있고 여기에서 추가적으로 설명하지 않을 것이다. 예시적인 실시형태들을 제조하기 위한 프로세스 단계들이 본 개시물의 후속하는 섹션들에서 제공될 것이다.
도 4a 내지 도 4c는 예시적인 MTJ 셀의 관련된 섹션들의 횡단면도들 및 3차원 투시도들(상면도)을 도시한다. 저 저항 전극(304)은 고 저항 전극(306)을 둘러싸는 동심 쉘 또는 층을 형성한다. 이전에 설명한 바와 같이, 자유층(214)과 핀드층(210) 사이의 역평행 얼라인먼트는 MTJ 비트 셀(300)에 저장된 이진 값 "0"을 나타낼 수 있다. 도 4a는 상부 핀드층(210)의 분극화에 대해 역평행한 전체 자유층(214)의 분극화를 도시한다. 이 예시의 목적으로, 도 4a는, 워드 라인(103)이 비활성화되고 이진 값 "0"이 MTJ 비트 셀(300)에 저장되는 경우인, 초기 상태들 즉, 시간 "t0"을 나타낸다는 것을 가정한다.
이에 상응하여, 도 4b는, 워드 라인(103)이 활성화되고, 비트 라인(102)이 액티브 하이이고 그리고 소스 라인(103)이 액티브 로우인 경우인, 시간 "t1"에서의 MTJ 셀(300)의 동작을 도시한다. 따라서, 시간 t1에서, MTJ 비트 셀(300)이 "선택"되고 이진 값 "1"을 기록하는 동작이 개시된다. 스핀 분극 전자들이 하부 전극으로부터 자유층을 향해 흐르고, 또는 환언하면, 전류가 비트 라인(102)으로부터 저 저항 전극(304) 및 고 저항 전극(306)을 통과하고 옵션인 튜닝층(302)을 통과하여 자유층(214)을 향해 흐른다. 전극들(304 및 306)은 전류 흐름에 평행하게 나타나기 때문에, 고 저항 경로(306)보다는 저 저항 경로(304)를 통해 흐르는 전류의 규모가 더 크다.
도 4a에서, 저 저항/고 전류 밀도 경로(304)로부터 전류를 이끌어내는 자유층의 섹션이 304a로 라벨링되고, 고 저항/저 전류 밀도 경로(306)로부터 전류를 이끌어 내는 자유층의 섹션은 306a로 라벨링된다. 고 전류 밀도는 304a의 자기 엘리먼트들로 하여금 시간 t1에서 전환되게 한다 (304a의 자기 엘리먼트들의 분극화가 반전되는 것을 도시하는 도 4b에 도시된 바와 같음). 이 반전은 304a의 스핀 분극 전자들로부터의 토크를 306a의 자기 엘리먼트들로 전달한다. 그후 시간 "t2"(>t1)에서, 306a의 자기 엘리먼트들의 분극화는, 304a로부터의 전류와 고 저항 경로(306)로부터 306a로 흘러 들어가는 더 낮은 밀도의 전류의 결합의 상호작용 하에서 반전된다. 도 4c는 상술된 2 단계 프로세스에 의해 반전된 그의 극성을 가진 전체 자유층(214)을 도시한다. 이진 값 "1"은 시간 t2에서의 MTJ 비트 셀(300)로 기록되는 것으로 언급된다.
당업자는, 상술된 바와 같이, MTJ 비트 셀에 걸쳐 불균일한 전류 흐름을 갖는 다중 단계 스위칭 프로세스는 균일한 전류 흐름을 갖는 종래의 단일 단계 스위칭 프로세스 보다, 자유층에서 보다 더 효율적인 스위칭 활동으로 이어진다는 것을 인식할 것이다. 한정된 고 밀도 전류 경로(304) 및 저 밀도 전류 경로(306)의 결합을 수반하는 다중 단계 스위칭 프로세스는, 스위칭 활동의 제 1 단계가 스위칭 활동의 이후의 단계로 향함으로써 생성된 모멘텀을 사용한다. 단일 단계 스위칭 프로세스는, 스위칭 활동의 효율을 유익하게 개선하기 위해서 자유층(214) 내의 스위칭 활동으로부터 생성된 모멘텀을 이용(harness)하지 않는다.
도 5a는, 저 저항 전극(502)이 복합 전극 구조의 내부 섹션을 형성하고, 고 저항 전극(504)이 외부 둘레 영역을 형성하는 예시적인 실시형태를 도시한다. 도 4a 내지 도 4c의 실시형태와 유사하게, 저 저항/고 전류 밀도 경로(502)는 자유층(214)에서 502a로 라벨링된 내부 영역에 전류를 공급하고, 고 저항/저 전류 밀도 경로(504)는 자유층(214)의 504a로 라벨링된 외부 영역에 전류를 공급한다. 고 전류 밀도로 인해 내부 영역(502a) 내 자기 엘리먼트들이 먼저 전환되는 원인이 된다. 504a 내의 자기 엘리먼트들에 모멘텀을 제공하는 것에 더하여, 전류 경로(502)를 통한 고 전류 흐름은 또한 도 5b에 도시된 바와 같이 영역(502a)의 외부 주변부에 에르스텟(Oersted) 필드(506)의 생성으로 이어진다. 에르스텟 필드 효과에 의해 생성된 자기장은 저 전류 밀도 영역(504a)에서의 자기 엘리먼트들의 스위칭을 추가적으로 돕는다. 도 5c는 상술된 2 단계 프로세스에 의해 반전된 그의 극성을 가진 전체 자유층(214)을 도시한다.
에르스텟 필드의 효과들이 도 4a 내지 도 4c 및 도 5a 내지 도 5c 둘 모두의 예시적인 실시형태들에 존재하지만, 이 효과들은 내부 전극(502)을 통과하는 고 전류 밀도 경로로 인해 도 5a 내지 도 5c에 도시된 실시형태에서 더욱 두드러진다.
유익한 복합 하드마스크 아키텍쳐들을 갖는 MTJ 비트 셀들의 예시적인 실시형태들을 제조하기 위한 방법들이 아래에 설명된다. 도 6은 내부 고 저항 전극(306) 및 외부 고 저항 전극(304)을 갖는 도 4a 내지 도 4c에 도시된 예시적인 실시형태들을 제조하기 위한 프로세스 흐름을 도시한다. 하부 전극(202), AFM 층(204), 핀드층들(206, 208 및 210), 배리어층(212) 및 자유층(214)을 포함하는 MTJ가 종래의 기술들을 이용하여 형성된다. 도 6a에 도시된 바와 같이, 튜닝층(302)이 자유층(214)의 상부에 옵션으로 형성된다. 앞에서 설명된 바와 같이, 튜닝층(302)의 역할은 프로세스 관련 손상으로부터 자유층(214)을 보호하고 또한 자유층의 댐핑 상수를 감소시키는 것이다. 더 낮은 댐핑 상수는 스위칭 전류 밀도의 감소를 발생시킨다. 튜닝층은 Ru, Mg, Hf, Pt, Ir, Al, Zr, V, Cu, Au, Ag, PtMn과 같은 금속 또는 얇은 MgO와 같은 저 저항 화합물로 형성될 수 있다. 자유층(214)은, 본 기술에 잘 공지된 바와 같이, 강자성 재료로부터 형성된 단일층일 수 있고, 또는 다중 층 적층물을 포함할 수 있다.
고 저항 전극(306)은 옵션인 튜닝층(302)의 상부 상에 형성된다(또는 튜닝층이 존재하지 않는 경우 자유층(214)의 상부 상에 직접 형성됨). 고 저항 전극(306)은 TaOx 또는 TiOx와 같은 유전체 재료, 또는 고 저항 화합물로부터 형성될 수 있다. 포토레지스트(602)가 고 저항 전극(306)의 상부 상에 형성된다. 이후, 이 디바이스는 CF4 식각과 같은 식각 프로세스를 거치고 고 저항 전극(306)이 패터닝된다. 다음으로, 도 6b에 도시된 바와 같이, 산소 애싱(ashing)을 수반할 수 있는 프로세스를 이용하여 포토레지스트(602)가 제거된다. 튜닝층(302)(존재할 경우)은 식각 및 산소 애싱 동안 자유층(314)을 손상으로부터 보호한다.
다음으로, 도 6c에 도시된 바와 같이, 튜닝층(302)(존재하는 경우)은 CH3OH 식각과 같은 식각 프로세스를 이용하여 식각될 수 있다. 튜닝층이 존재하지 않는 경우, 프로세스는, 도 6d에 도시된 바와 같이 저 저항 전극(304)의 증착을 수반하는 다음 단계로 진행한다. 저 저항 전극(304)은 Ta 또는 Ti와 같은 금속, 또는 TaNx 또는 TiNx와 같은 저 저항 화합물로부터 형성될 수 있다.
다음으로, 도 7a에 도시된 바와 같이, MTJ 적층물(600)은, 저 저항 전극을 패터닝하기 위해, CF4 식각과 같은 식각 프로세스를 거친다. 튜닝층(302)(존재하는 경우)이 또한 이 스테이지에서 식각될 수 있다. 대안으로, 튜닝층(302)(존재하는 경우)이 식각되지 않을 수도 있으며, 따라서, 도 7a에 도시된 바와 같이 자유층(214)의 전체 상부 부분 위에 보호층을 형성하는 것으로 계속 이어질 수 있다. 다음으로, MTJ 적층물(600)은, 도 7b에 도시된 바와 같이 CH3OH 식각, CO/NH3 식각, 또는 염소-기반 가스를 이용한 식각을 이용하여, 하부 전극(202)으로 아래로 패터닝된다. 다음으로, 도 7c에 도시된 바와 같이 유전체층이 증착된다. 이후, 이 유전체층이 분극되고 에치 백되고 금속층이 금속화 프로세스를 이용하여 증착된다. 금속층 또는 비트 라인(102)이 도 7d에 도시된 바와 같이 저 저항 전극(304) 및 고 저항 전극(306)과 접촉한다.
도 4a 내지 도 4c에 도시된 실시형태들에 따라 MTJ 비트 셀의 형성과 관련하여 상술된 프로세스 단계들을 통해서, 외부 고 저항 전극(504) 및 내부 저 저항 전극(502)을 갖는, 도 5a 내지 도 5c에 도시된 실시형태들이 작은 변형들을 가진 유사한 프로세스 단계들을 이용하여 제조될 수 있다는 것을 당업자는 인식할 것이다. 특히, 도 6a에 도시된 단계에서 저 저항 전극(504)이 고 저항 전극(306) 대신 증착될 수 있다. 유사하게, 도 6d에 도시된 단계에서 고 저항 전극(502)이 저 저항 전극층(304) 대신 증착될 수 있다. 나머지 프로세스 단계들은 실질적으로 동일하게 유지될 수 있다.
도 8은 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하기 위한 예시적인 방법을 도시하는 흐름도이다. 핀드층, 배리어층 및 자유층을 포함하는 MTJ가 802에서 형성될 수 있다. 804에서, 옵션인 튜닝층이 자유층 상에 형성될 수 있다. 내부 상부 전극이 자유층 또는 옵션인 튜닝층 상에 패터닝된다(806). 내부 상부 전극이 리소그래피를 이용하여 패티닝되고 식각된다(808). 외부 상부 전극이 내부 상부 전극 상에 형성되어, 내부 상부 전극을 캡슐화한다(810). 외부 상부 전극이 식각된다(812). 외부 상부 전극 및 내부 상부 전극을 마스크로서 사용하여 MTJ 적층물이 식각된다(814). 이 흐름도는 다양한 실시형태들을 제한하고자 의도하지 않으며 단지 단계들의 상세한 예증 및 논의를 돕기 위해 제공되었다는 것을 인식할 것이다.
예시적인 방법들에 따라, MTJ 저장 엘리먼트는 본원에 개시된 바와 같은 복합 상부 전극 구조체를 이용하여 제조될 수 있다. 예시적인 실시형태들은 유익하게도, MTJ 비트 셀을 통과하는 불균일한 전류 경로를 촉진시키고, 이는 개선된 스위칭 거동 및 더 낮은 스위칭 전류 밀도로 이어진다.
여기에 설명된 MTJ 저장 엘리먼트들을 포함하는 메모리 디바이스들은 모바일 전화기, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 개인 데이터 보조기들(PDA들)과 같은 휴대용 데이터 유닛들, GPS 인에이블드 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 계기 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 취출하는 임의의 다른 디바이스, 또는 그의 임의의 조합 내에 포함될 수 있다는 것을 인식할 것이다. 따라서, 실시형태들은, 여기에 개시된 바와 같이 MTJ 저장 엘리먼트들을 구비한 메모리를 비롯한 능동 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
앞에 개시된 디바이스들 및 방법들은 GDSⅡ 및 GERBER 컴퓨터 파일들로 설계될 수 있고 구성될 수 있으며, 컴퓨터 판독가능 매체들 상에 저장될 수 있다. 이들 파일들은 결국, 이들 파일들에 기초하여 디바이스들을 제조하는 제조 취급자들에게 제공된다. 결과적으로 생성된 물건들은, 이후에 반도체 다이로 절단되고 반도체 칩으로 패키징되는 반도체 웨이퍼들이다. 이후, 이 칩들은 상술된 디바이스들에서 사용된다.
따라서, 실시형태들은, 프로세서에 의해 실행될 경우 프로세서 및 임의의 다른 협력적 엘리먼트들을, 명령들이 정하는 바에 따라 여기에 설명된 기능들을 수행하기 위한 머신으로 변환시키는 명령들을 구현하는 머신 판독가능 매체들 또는 컴퓨터 판독가능 매체들을 포함할 수 있다.
앞의 개시물은 예증적인 실시형태들을 도시하지만, 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 범위로부터 벗어나지 않고 여기에서 다양한 변경들 및 변형들이 이루어질 수 있음을 주목해야 한다. 여기에 설명될 실시형태들에 따라 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정한 순서로 실시될 필요가 없다. 또한, 실시형태들의 엘리먼트들이 단수로 설명되고 청구될 수 있더라도, 명시적으로 단수로 제한하는 언급이 없는 한 복수인 것으로 여겨진다.

Claims (37)

  1. 자기 터널 접합(MTJ) 저장 엘리먼트로서,
    핀드층(pinned layer), 배리어층 및 자유층을 포함하는 수직 적층물 (stack);
    상기 자유층의 상부 상에 형성된 상부 전극 ― 상기 상부 전극은 상기 MTJ 저장 엘리먼트를 통해 불균일한 전류 경로를 제공하도록 구성되고, 상기 상부 전극은 내부 상부 전극 및 외부 상부 전극을 포함함 ― ; 및
    상기 자유층의 상부 상에 형성된 튜닝층 ― 상기 외부 상부 전극이 상기 튜닝층의 측벽 부분 및 상기 자유층의 상부 부분과 접촉하여 상기 튜닝층이 캡슐화되도록 상기 튜닝층이 상기 내부 상부 전극과 상기 자유층 사이에 배치됨 ― 을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 내부 상부 전극의 저항은 상기 외부 상부 전극의 저항보다 더 작은, 자기 터널 접합(MTJ) 저장 엘리먼트.
  4. 제 1 항에 있어서,
    상기 내부 상부 전극의 저항은 상기 외부 상부 전극의 저항보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트.
  5. 제 1 항에 있어서,
    상기 자유층은 복수의 자기층들을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트.
  6. 제 1 항에 있어서,
    상기 MTJ 저장 엘리먼트는, 전자 디바이스에 통합되고, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 이동 전화기, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 통신들 디바이스, 개인 디지털 보조기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
  7. 제 1 항에 있어서,
    상기 MTJ 저장 엘리먼트는 메모리 디바이스에 통합되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
  8. 제 7 항에 있어서,
    상기 메모리 디바이스는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 디바이스이고 그리고 상기 STT-MRAM은 적어도 하나의 반도체 다이에 통합되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 튜닝층은 금속 재료, 저 저항 화합물 또는 고 저항 화합물 중 적어도 하나로부터 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
  15. 삭제
  16. 삭제
  17. 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법으로서,
    상기 방법은,
    핀드층, 배리어층 및 자유층을 포함하는 MTJ를 형성하는 단계;
    상기 자유층 상에 내부 상부 전극을 형성하는 단계;
    리소그래피를 사용하여 상기 내부 상부 전극을 패터닝하고 그리고 식각하는 단계;
    상기 내부 상부 전극 상에 외부 상부 전극을 형성하여 상기 내부 상부 전극을 캡슐화하는 단계;
    상기 외부 상부 전극을 식각하는 단계; 및
    상기 외부 상부 전극 및 상기 내부 상부 전극을 마스크로서 사용하여 상기 MTJ를 식각하는 단계를 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 내부 상부 전극은 저 저항 재료로 형성되고 그리고 상기 외부 상부 전극은 고 저항 재료로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  19. 제 17 항에 있어서,
    상기 내부 상부 전극은 고 저항 재료로 형성되고 그리고 상기 외부 상부 전극은 저 저항 재료로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  20. 제 17 항에 있어서,
    상기 MTJ 저장 엘리먼트는, 전자 디바이스에 통합되고, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 이동 전화기, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 통신들 디바이스, 개인 디지털 보조기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  21. 제 17 항에 있어서,
    상기 MTJ 저장 엘리먼트는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)의 일부인, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  22. 제 17 항에 있어서,
    상기 자유층 상에 튜닝층을 형성하는 단계를 더 포함하고,
    상기 튜닝층은 상기 자유층과 상기 내부 상부 전극 사이에 개재되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  23. 제 22 항에 있어서,
    상기 내부 상부 전극은 저 저항 재료로 형성되고 그리고 상기 외부 상부 전극은 고 저항 재료로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  24. 제 22 항에 있어서,
    상기 내부 상부 전극은 고 저항 재료로 형성되고 그리고 상기 외부 상부 전극은 저 저항 재료로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  25. 제 22 항에 있어서,
    상기 튜닝층은 금속 재료, 저 저항 화합물 또는 고 저항 화합물 중 적어도 하나로부터 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
  26. 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스로서,
    상기 MTJ 저장 엘리먼트를 전기적으로 결합시키기 위한 하부 전도 수단, 제 1 분극화를 유지하기 위한 제 1 자기 수단, 터널링 전류의 흐름을 용이하게 하기 위한 제 1 절연 수단 및 제 2 분극화를 유지하기 위한 제 2 자기 수단을 포함하는 수직 적층물 ― 상기 제 2 분극화는 가역적임(reversible) ― ;
    상기 제 2 자기 수단의 상부 위에 형성되는 상부 전도 수단 ― 상기 상부 전도 수단은 상기 MTJ 저장 엘리먼트를 통해 불균일한 전류 경로를 제공하도록 구성되고, 상기 상부 전도 수단은 내부 상부 전도 수단 및 외부 상부 전도 수단을 포함함 ― ; 및
    상기 제 2 자기 수단의 댐핑 상수(damping constant)를 감소시키기 위한, 상기 제 2 자기 수단의 상부 상에 형성된 댐핑 수단 ― 상기 외부 상부 전도 수단이 상기 댐핑 수단의 측벽 부분 alc 상기 제 2 자기 수단의 상부 부분과 접촉하여 상기 댐핑 수단이 캡슐화되도록 상기 댐핑 수단이 상기 내부 상부 전도 수단과 상기 제 2 자기 수단의 사이에 배치됨 ―
    을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스.
  27. 제 26 항에 있어서,
    상기 내부 상부 전도 수단의 저항은 상기 외부 상부 전도 수단의 저항보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스.
  28. 제 26 항에 있어서,
    상기 외부 상부 전도 수단의 저항은 상기 내부 상부 전도 수단의 저항보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스.
  29. 삭제
  30. 제 26 항에 있어서,
    상기 메모리 디바이스는, 전자 디바이스에 통합되고, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 이동 전화기, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 통신들 디바이스, 개인 디지털 보조기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스.
  31. 제 26 항에 있어서,
    상기 메모리 디바이스는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)인, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스.
  32. 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하는 방법으로서, 상기 방법은,
    핀드층, 배리어층 및 자유층을 포함하는 MTJ를 형성하기 위한 단계;
    상기 자유층 상에 내부 상부 전극을 형성하기 위한 단계;
    리소그래피를 사용하여 상기 내부 상부 전극을 패터닝하고 그리고 식각하기 위한 단계;
    상기 내부 상부 전극 상에 외부 상부 전극을 형성하여 상기 내부 상부 전극을 캡슐화하기 위한 단계;
    상기 외부 상부 전극을 식각하기 위한 단계; 및
    상기 외부 상부 전극 및 상기 내부 상부 전극을 마스크로서 사용하여 상기 MTJ를 식각하기 위한 단계를 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하는 방법.
  33. 제 32 항에 있어서,
    상기 내부 상부 전극은 저 저항 재료로 형성되고 그리고 상기 외부 상부 전극은 고 저항 재료로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하는 방법.
  34. 제 32 항에 있어서,
    상기 내부 상부 전극은 고 저항 재료로 형성되고 그리고 상기 외부 상부 전극은 저 저항 재료로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하는 방법.
  35. 제 32 항에 있어서,
    상기 메모리 디바이스는, 전자 디바이스에 통합되고, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 이동 전화기, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 통신들 디바이스, 개인 디지털 보조기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하는 방법.
  36. 제 32 항에 있어서,
    상기 메모리 디바이스는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)인, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하는 방법.
  37. 제 32 항에 있어서,
    상기 자유층 상에 튜닝층을 형성하기 위한 단계를 더 포함하고,
    상기 튜닝층은 상기 자유층과 상기 내부 상부 전극 사이에 개재되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 구비한 메모리 디바이스를 형성하는 방법.
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