JP2013517630A - 複合ハードマスク構造およびスピントルク駆動磁気トンネル接合のための不均一な電流経路を形成する方法 - Google Patents
複合ハードマスク構造およびスピントルク駆動磁気トンネル接合のための不均一な電流経路を形成する方法 Download PDFInfo
- Publication number
- JP2013517630A JP2013517630A JP2012549131A JP2012549131A JP2013517630A JP 2013517630 A JP2013517630 A JP 2013517630A JP 2012549131 A JP2012549131 A JP 2012549131A JP 2012549131 A JP2012549131 A JP 2012549131A JP 2013517630 A JP2013517630 A JP 2013517630A
- Authority
- JP
- Japan
- Prior art keywords
- upper electrode
- tunnel junction
- magnetic tunnel
- layer
- free layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000002131 composite material Substances 0.000 title abstract description 11
- 238000003860 storage Methods 0.000 claims abstract description 30
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 238000013016 damping Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 22
- 230000010287 polarization Effects 0.000 claims description 19
- 238000012546 transfer Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 238000004891 communication Methods 0.000 claims description 11
- 230000003750 conditioning effect Effects 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 230000001737 promoting effect Effects 0.000 claims description 3
- 230000002441 reversible effect Effects 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 116
- 230000008569 process Effects 0.000 description 10
- 230000005641 tunneling Effects 0.000 description 7
- 230000005294 ferromagnetic effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000006399 behavior Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005290 antiferromagnetic effect Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 230000005526 G1 to G0 transition Effects 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/32—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
- H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
Abstract
磁気トンネル接合（ＭＴＪ）記憶素子およびＭＴＪを形成する方法が開示される。磁気トンネル接合（ＭＴＪ）記憶素子は、固定層、バリア層、自由層、および複合ハードマスクまたは上部電極を含む。複合ハードマスク／上部電極構造体はＭＴＪ記憶素子を通る不均一電流経路を提供するよう構成され、平行にカップリングされた様々な抵抗特性を有する電極から形成される。自由層と上部電極との間に組み込まれた任意の調整層が自由層の減衰定数を低減する助けとなる。
Description
開示される実施形態は、磁気トンネル接合（ＭＴＪ）記憶素子における複合ハードマスク構造およびスピントルク駆動ＭＴＪのための不均一電流経路を形成する方法に関する。
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気素子を用いる非揮発性メモリ技術である。例えば、スピントランスファートルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、電子が薄膜（スピンフィルタ）を通過するとき、スピン偏極された電子を使用する。ＳＴＴ−ＭＲＡＭは、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルクトランスファー磁化スイッチングＲＡＭ（Ｓｐｉｎ−ＲＡＭ）、およびスピン運動量トランスファー（ＳＭＴ−ＲＡＭ）としても知られる。
図１は従来のＳＴＴ−ＭＲＡＭビットセル１００を説明する。ＳＴＴ−ＭＲＡＭビットセル１００は、磁気トンネル接合（ＭＴＪ）記憶素子１０５、トランジスタ１０１、ビットライン１０２、およびワードライン１０３を含む。ＭＴＪ記憶素子は、例えば少なくとも２つの強磁性体層（固定層および自由層）から形成され、その各々が磁場または偏極を維持することができ、薄い非磁気絶縁層（トンネリングバリア）によって分離される。２つの強磁性体層からの電子は、強磁性体層に印加されるバイアス電圧の下でトンネル効果に起因して、トンネリングバリアを貫通することができる。自由層を通ってトンネリングするスピン偏極電子が、自由層の磁気素子にそれらのトルクまたは角運動量を移行してよく、その結果自由層の磁気偏極に影響を与える。
自由層の磁気偏極は、固定相および自由層の極性が互いに実質的に配列（平行）または反対（非平行）となるように反転されることができる。ＭＴＪを通過する電流経路の抵抗は、固定層および自由層の極性の配列に依存して変わる。この抵抗の変化はプログラムに使用することができ、ビットセル１００を読み取る。ＳＴＴ−ＭＲＡＭビットセル１００もまた、ソースライン１０４、センス増幅器１０８、読み取り／書き込み回路１０６、およびビットラインレファレンス１０７を含む。
例えば、ビットセル１００は、２進値「１」が動作状態に関連するようにプログラムされてよく、ここで自由層の極性は固定層の極性と平行である。それに対応して、２進値「０」が２つの強磁性体層の間の非平行な方向に関連してよい。２進値は自由層の偏極を変更することによって結果的にビットセルに書き込まれてよい。トンネリングバリアを横切って流れる電子によって生成される十分な電流密度（典型的には、アンペア／ｃｍ２で測定される）が、自由層の偏極を変更するのに必要とされる。自由層の偏極を切り替えるのに必要とされる電流密度は、スイッチング電流密度とも呼ばれる。スイッチング電流密度の値を低減することは、ＭＴＪセルの電力消費を有利に下げることに繋がる。さらに、スイッチング電流密度が低いことは、小さな装置寸法を可能にし、それに対応してＳＴＴ−ＭＲＡＭ集積回路内の高密度のＭＴＪセルを可能にする。
スイッチング電流密度は、それらのスピントルクを自由層の磁気素子に効果的に移行するためにトンネリングバリアを横切って流れる電子の能力に依存する。電子の流れによって生成される電流経路内の不均一性の導入は、スピントルクのより効果的な移行を有利にもたらすことができ、その結果より効果的なスイッチング挙動および低いスイッチング電流密度をもたらす。しかしながら、従来のＭＴＪ構造はＭＴＪビットセルを横切る均一な電流経路を促す。したがって、ＭＴＪビットセルを横切って不均一な電流経路を促すことができる構造に関する必要性が存在する。
本発明の例示的実施形態は、磁気トンネル接合（ＭＴＪ）およびスピントランスファートルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルに関する装置およびそれらを製造する方法に関する。より詳細には、実施形態はＳＴＴ−ＭＲＡＭセル内の磁気トンネル接合（ＭＴＪ）記憶素子内の複合ハードマスク構造、およびスピントルク駆動ＭＴＪに関する不均一電流経路の形成方法に関する。
例えば例示的実施形態は、固定層、バリア層、および自由層を含むＭＴＪ記憶素子、自由層上部に形成される上部電極を含み、ここで上部電極はＭＴＪ記憶素子を通過する不均一電流経路を提供するよう構成される。例示的な実施形態において、調整層が自由層と上部電極との間に任意に組み込まれる。
他の例示的実施形態は、ＭＴＪ記憶素子の形成方法に関し、この方法は、固定層、バリア層、および自由層を含むＭＴＪを形成する段階、自由層上に内側上部電極を形成する段階、リソグラフィーおよびエッチングを使用して内側上部電極をパターニングする段階、内側上部電極上に外側上部電極を形成して内側上部電極を封入する段階、外側上部電極をエッチングする段階、マスクとして外側上部電極および内側上部電極を使用してＭＴＪをエッチングする段階を含む。
他の例示的実施形態は磁気トンネル接合（ＭＴＪ）記憶素子に関し、この素子は以下を含む。ＭＴＪ記憶素子を電気的に接続するための底部導電手段、第１偏極を維持するための第１磁気手段、トンネル電流の流れを促進するための第１絶縁手段および第２偏極を維持するための第２磁気手段、ここで第２偏極は反転可能であり、第２磁気手段の上部に形成される第２磁気手段の減衰定数を低減するための減衰手段、ＭＴＪ記憶素子を電気的に接続するための内側上部導電手段、ここで内側上部導電手段は減衰手段と隣接し、ＭＴＪ記憶素子を電気的に接続するための外側上部導電手段、ここで外側上部導電手段は第１上部導電手段の外側に配置され、内側上部導電手段と電気的に平行である。
他の例示的実施形態は、磁気トンネル接合（ＭＴＪ）記憶素子を形成する方法に関し、この方法は、固定層、バリア層、および自由層を含むＭＴＪを形成する段階、自由層上に内側上部電極を形成する段階、リソグラフィーおよびエッチングを用いて内側上部電極をパターニングする段階、および内側上部電極上に外側上部電極を形成して内側上部電極を封入する段階、外側上部電極をエッチングする段階、マスクとして外側上部電極および内側上部電極を使用してＭＴＪをエッチングする段階を含む。
添付の図面は、本発明の実施形態の記述を補助するために存在し、かつ実施形態の説明のためにのみ提供され、それらを制限しない。
本発明の局面は、本発明の特定の実施形態に関する以下の記述および関連する図面において開示される。代替的な実施形態が、本発明の範囲を逸脱することなく考えられる。さらに、本発明の周知の要素は詳細には記載されないか、または本発明に関連する詳細が分かりにくくならないように省略される。
本明細書で使用される用語「例示的」は、「例、事例、または説明として与えられる」ことを意味する。「例示的」としてここに記載されるどのような実施形態も、他の実施形態に対して好ましい、または有利であると必然的に解釈されることはない。同様に、用語「本発明の実施形態」は、本発明の全ての実施形態が議論された特徴、利点または操作方法を含むことを必要としない。ここで使用される専門用語は、特定の実施形態のみを記述する目的のものであり、本発明の実施形態の制限を意図していない。
そうではないことが明確に示されていない限り、ここで使用される単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は同様に複数形も含むことが意図される。ここで使用される用語「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」および／または「ｉｎｃｌｕｄｉｎｇ」は記載される特徴、整数、段階、操作、要素、および／または部品の存在を特定するが、１つ以上の他の特徴、整数、段階、操作、要素、部品、および／またはそれらの群の存在または追加を排除しないことがさらに理解される。
開示された実施形態は、ＭＴＪビットセルを横切る不均一電流経路が有利に低いスイッチング電流密度をもたらすことができることを認める。この認識は、自由層内部の局在化された領域内のスピン偏極電子の多さに注目することが、局所化された領域内の高い「スイッチング動作」につながるという事実に基づく。ここで、スイッチング動作は、スピン偏極電子がそれらのスピントルクを強磁性体自由層の磁気素子の偏極のために移行する工程に関する。局在化領域内部の高いスイッチング動作は、自由層内部の周囲の領域に運動量を移行し、結果的に低い数のスピン偏極電子の影響下でスイッチングを可能にする。それに対して、自由層の局在化領域に供給される制限された高密度電流経路は、自由層内の効果的なスイッチング動作を促進する。
図２は、ＭＴＪビットセルを横切る均一な電流を有する従来のＭＴＪ構造の断面図を示す。電流の方向が電子の流れる方向と逆に示されることは本技術分野ではよく知られている。均一な電流は図２に説明され、金属層またはビットライン１０２から上部電極またはハードマスク層２１６を通って自由層２１４に向かう。自由層２１４は単一の層を含んでよく、または複数の層の積層から形成されてよい。図２はまた、その上にＭＴＪビットセルが形成される底部電極２０２、反強磁性層２０４、固定層（底部固定層２０６、スペーサ層２０８、および上部固定層２１０を含む）、およびトンネリングバリア２１２を説明する。層間誘電体２１８はＭＴＪビットセルの分離に役立つ。
本明細書の教示による従来のＭＴＪ構造に対する改良を組み込む例示的実施形態が図３に説明される。図３に示されるように、ＭＴＪセル３００の上部電極は低抵抗電極３０４および高抵抗電極３０６を含んでよい。低抵抗電極３０４は図３に示される高抵抗電極３０６の周りの周囲領域を形成してよい。任意の調整層３０２が、処理に関連する欠陥から自由層２１４を保護し、かつ自由層２１４の性質を最適化するために、自由層２１４の上に形成されてもよい。低い減衰定数を有する材料で形成された調整層３０２は、自由層２１４のスイッチング動作を助けてよい。図３に示されるように、例示的実施形態において調整層３０２は低抵抗電極３０４、高抵抗電極３０６、および自由層２１４と接触するように形成されてよい。その代わりに、調整層３０２は、高抵抗電極３０６および自由層２１４とのみ接触するように形成されてよい。残りの層は、図２に関して前述したような従来の配置および材料を含んでよく、ここではさらなる記述はしない。例示的実施形態を実行するための処理段階はこの明細書のこの後の部分で提供される。
図４Ａ〜４Ｃは、例示的なＭＴＪセルの関連する部分の断面図および３次元の投影図（上面図）を示す。低抵抗電極３０４は、高抵抗電極３０６を囲む同心殻または層を形成する。前述したように、自由層２１４と固定層２１０との間の非平行な配列は、ＭＴＪビットセル３００に保存される２進値「０」を表してよい。図４Ａは、上部固定層２１０の偏極に非平行であるとして自由層２１４全体の偏極を説明する。この説明のために、我々は、ワードライン１０３が非活性化され２進値「０」がＭＴＪビットセル３００に保存されるとき、図４Ａが初期状態、時間「ｔ０」、を表すと仮定する。
それに対して、図４Ｂは、ワードライン１０３が活性化され、ビットライン１０２が高活性化され、かつソースライン１０３が低活性化されるとき、時間「ｔ１」におけるＭＴＪセル３００の動作を説明する。時間ｔ１において、ＭＴＪビットセル３００は、このように「選択」され、２進値「１」を書き込むための動作が初期化される。スピン偏極電子は底部電極から自由層に向かって流れ、または言い換えれば、電流がビットライン１０２から低抵抗電極３０４および高抵抗電極３０６を通って、任意の調整層３０２を通って、自由層２１４に向かって流れる。電極３０４および３０６が電流に対して平行なので、高抵抗経路３０６と比較して、低抵抗経路３０４を通る多くの量の電流が存在する。
図４Ａにおいて、低抵抗／高電流密度経路３０４からの電流を示す自由層の部分が３０４ａとされ、高抵抗／低電流密度経路３０６からの電流を示す自由層の部分が３０６ａとされる。高電流密度は、３０４ａの磁気素子を時間ｔ１において切り替える（図４Ｂに記載されるように、３０４ａの磁気素子の偏極が反転されることを示す）。この反転によって、３０４ａのスピン偏極電子から３０６ａの磁気素子へとトルクが移行する。その後時間「ｔ２」（＞ｔ１）において、３０６ａの磁気素子の偏極が、３０４ａからのカップリングの相互作用の下で反転され、低密度電流は高抵抗経路３０６から３０６ａ内に流れる。図４Ｃは、その偏極が上述の２つの段階によって反転された自由層２１４全体を示す。２進値「１」は時間ｔ２においてＭＴＪビットセル３００に書き込まれるといえる。
当業者は、上述のような、ＭＴＪビットセルを横切る不均一な電流を有するマルチステップスイッチング法により、自由層内において、従来の均一な電流を有する単一ステップスイッチング法と比較して、より効率的なスイッチング動作が得られることを理解するだろう。制限された高密度電流経路（３０４）および低密度電流経路（３０６）の組み合わせを含むマルチステップスイッチング法は、スイッチング動作の、第１の段階によって生成された運動量を、スイッチング動作のその後の段階に向かって利用する。単一ステップのスイッチング法は、スイッチング動作の効率を有利に改善するために自由層２１４内部のスイッチング動作から生成された運動量を利用しない。
図５Ａは、低抵抗電極５０２が複合電極構造の内側の部分を形成し、高抵抗電極５０４が外側の周囲領域を形成する例示的な実施形態を説明する。図４Ａ−Ｃの実施形態に類似して、低抵抗／高電流密度経路５０２は自由層２１４内の５０２ａと番号付けられた内側領域に電流を供給し、高抵抗／低電流密度経路５０４は自由層２１４内の５０４ａと番号付けられた外側領域に電流を供給する。内側領域５０２ａの磁気素子は、高い電流密度に起因して第１のスイッチングを生じる。５０４ａの磁気素子に運動量を提供することに加えて、電流経路５０２を通って流れる高い電流は、図５Ｂに示されるように、領域５０２ａの外側の周縁におけるエルステッド場５０６の形成をももたらす。エルステッド場によって形成される磁場は、低い電流密度領域５０４ａ内の磁気素子のスイッチングをさらに促す効果を生じる。図５Ｃは、上述の２段階の工程によってその偏極が反転された自由層２１４全体を示す。
図４Ａ−Ｃ、および図５Ａ−Ｃの双方の例示的実施形態においてエルステッド場の効果が存在する一方で、内側電極５０２を通る高電流密度経路に起因して、効果は図５Ａ−Ｃに示される実施形態においてより顕著である。
有利である複合ハードマスク構造物を有するＭＴＪビットセルの例示的実施形態を製造する方法が以下に記載される。図６は、内側高抵抗電極３０６と外側高抵抗電極３０４とを有する図４Ａ−Ｃに説明される例示的実施形態の製造に関する工程フローを示す。底部電極２０２、ＡＦＭ層２０４、固定層２０６、２０８、及び２１０、バリア層２１２、及び自由層２１４を含むＭＴＪが、従来の方法を用いて形成される。調整層３０２は、図６Ａに示されるように、自由層２１４上に任意に形成される。前述したように、調整層３０２の役割は、自由層２１４を損傷をもたらす工程から保護すること、およびまた自由層の減衰定数を低減すること、である。低い減衰定数は、スイッチング電流密度の低減をもたらす。調整層は、Ｒｕ、Ｍｇ、Ｈｆ、Ｐｔ、Ｉｒ、Ａｌ、Ｚｒ、Ｖ、Ｃｕ、Ａｕ、Ａｇ、ＰｔＭｎなどの金属、または薄いＭｇＯなどの低抵抗化合物で形成されてよい。自由層２１４は、強磁性体材料から形成される単一層であってよく、従来技術でよく知られているような多層積層体であってよい。
高抵抗電極３０６は、任意の調整層３０２の上に、（またはもしも調整層が存在しない場合には自由層２１４の上に直接）形成される。高抵抗電極３０６は、ＴａＯｘもしくはＴｉＯｘなどの誘電体材料、または高抵抗化合物から形成されてよい。フォトレジスト６０２が高抵抗電極３０６の上に形成される。次いで装置は高抵抗電極３０６をパターニングするためにＣＦ４エッチングなどのエッチング処理を受ける。次に、フォトレジスト６０２は、図６Ｂに示されるような、酸素アッシングを含んでよい工程を用いて除去される。調整層３０２は、もしも存在する場合、エッチングおよび酸素アッシングの間自由層２１４を損傷から保護する。
次に、もしも存在する場合、図６Ｃに示されるように、調整層３０２は、ＣＨ３ＯＨエッチングなどのエッチング処理を用いてエッチングされてよい。もしも調整層が存在しない場合、工程は次の段階に進み、この段階は図６Ｄに示されるような低抵抗電極３０４の堆積を含む。低抵抗電極３０４は、ＴａもしくはＴｉなどの金属、またはＴａＮｘもしくはＴｉＮｘなどの低抵抗化合物から形成されてよい。
次に、ＭＴＪ積層体６００は、図７Ａに示されるように、低抵抗電極をパターニングするために、ＣＦ４エッチングなどのエッチング処理を受ける。もしも存在する場合、調整層３０２もこの段階でエッチングされてよい。その代わりに、もしも存在する場合、調整層３０２はエッチングされなくてよく、図７Ａに示されるように、自由層２１４の上部全体を覆って結果的に保護層を形成し続けてもよい。次にＭＴＪ積層体６００は、図７Ｂに示されるように、ＣＨ３ＯＨエッチング、ＣＯ／ＮＨ３エッチング、または塩素ベースガスを用いたエッチングなどのエッチング法を用いて、パターニングされ底部電極２０２を得る。次いで、図７Ｃに示されるように、誘電体層が堆積される。その後誘電体層は平坦化かつエッチバックされ、金属化処理を用いて金属層が堆積される。図７Ｄに示されるように、金属層またはビットライン１０２は低抵抗電極３０４および高抵抗電極３０６と接触する。
図４Ａ−Ｃに記載される実施形態によるＭＴＪビットセルの形成に関する上述の処理段階にかかわらず、当業者は、図５Ａ−Ｃに記載される外側高抵抗電極５０４および内側低抵抗電極５０２を備える実施形態が、若干の変更を伴う同様の処理段階を用いて作製されてよいことを認めるだろう。特に、低抵抗電極５０４は、図６Ａに説明される段階において、高抵抗電極３０６の代わりに堆積されてよい。同様に、高抵抗電極５０２が、図６Ｄに説明される段階において、低抵抗電極３０４の代わりに堆積されてよい。残りの処理段階は実質的に同じままであってよい。
図８は、磁気トンネル接合（ＭＴＪ）記憶素子を有するメモリ装置を形成するための例示的方法を説明するフローチャートである。固定層、バリア層、および自由層を含むＭＴＪを８０２において形成することができる。８０４において、任意の調整層が自由層上に形成されてよい。内側上部電極は、８０６において自由層または任意の調整層上に形成される。内側上部電極は、８０８においてリソグラフィーを用いてパターニングされエッチングされる。８１０において、外側上部電極は内側上部電極上に形成され、内側上部電極を封入する。８１２において、外側上部電極はエッチングされる。８１４において、ＭＴＪ積層体は、外側上部電極および内側上部電極をマスクとして利用してエッチングされる。このフローチャートが様々な実施形態を制限することを意図しておらず、詳細な段階の説明および議論において単なる補助のために提供されたことは理解されるだろう。
例示的実施形態によれば、ＭＴＪ記憶素子はここに記載される複合上部電極構造体で作製することができる。例示的実施形態は、有利にはＭＴＪビットセルを通る不均一電流経路を促進し、これはスイッチング挙動の向上およびスイッチング電流密度の低下に繋がる。
ここに記載されるＭＴＪ記憶素子を含むメモリ装置が、携帯電話、携帯用コンピュータ、携帯用パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、パーソナルデータアシスタント（ＰＤＡ）などの携帯型データユニット、ＧＰＳが使用可能な装置、ナビゲーション装置、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、計測装置などの固定位置データユニット、またはデータもしくはコンピュータの指示を記憶するもしくは読み出す他の装置、またはそれらの任意の組み合わせに含まれてよいことは理解されるだろう。したがって、ここに記載されるＭＴＪ記憶素子を有するメモリを含む活性集積回路を含む任意の装置において実施形態が適切に用いられてよい。
前述の開示された装置および方法は、コンピュータ可読媒体に記憶されたＧＤＳＩＩおよびＧＥＲＢＥＲコンピュータファイルに設計されてよく、また構成されてよい。これらのファイルは、これらのファイルに基づいて装置を作製する製造ハンドラ（ｈａｎｄｌｅｒ）に順に提供される。得られる製品は、その後半導体ダイに切り出されかつ半導体チップに加工される半導体ウェハである。チップはその後上述の装置において使用される。
したがって、実施形態は、プロセッサによって実行されるとき、プロセッサおよび任意の他の協働する素子を、命令によって提供されるようにここに記載される機能を実行するための機器に変換し、命令を具体化する機械可読媒体またはコンピュータ可読媒体を含み得る。
前述の開示は説明的実施形態を示すが、添付されるクレームによって定義される本発明の範囲を逸脱することなく様々な変更および修正が行われてよい。ここに記載される実施形態による方法クレームの機能、段階、および／または動作は、特定の順序で実行される必要はない。さらに、実施形態の要素が単数で記述されまたはクレームに記載され得るが、単数であると明示的に記載される制限がない限り、複数であると考えられる。
１００ ビットセル
１０１ トランジスタ
１０２ ビットライン
１０３ ワードライン
１０４ ソースライン
１０５ 磁気トンネル接合（ＭＴＪ）記憶素子
１０６ 読み取り／書き込み回路
１０７ ビットラインレファレンス
１０８ センス増幅器
２０２ 底部電極
２０４ 反強磁性層
２０６ 底部固定層
２０８ スペーサ層
２１０ 上部固定層
２１２ トンネリングバリア
２１４ 自由層
２１６ ハードマスク層
２１８ 層間誘電体
３００ ＭＴＪセル
３０２ 調整層
３０４ 低抵抗電極
３０６ 高抵抗電極
１０１ トランジスタ
１０２ ビットライン
１０３ ワードライン
１０４ ソースライン
１０５ 磁気トンネル接合（ＭＴＪ）記憶素子
１０６ 読み取り／書き込み回路
１０７ ビットラインレファレンス
１０８ センス増幅器
２０２ 底部電極
２０４ 反強磁性層
２０６ 底部固定層
２０８ スペーサ層
２１０ 上部固定層
２１２ トンネリングバリア
２１４ 自由層
２１６ ハードマスク層
２１８ 層間誘電体
３００ ＭＴＪセル
３０２ 調整層
３０４ 低抵抗電極
３０６ 高抵抗電極
Claims (37)
- 固定層、バリア層、および自由層；および
自由層上部に形成され、磁気トンネル接合（ＭＴＪ）記憶素子を通って不均一電流経路を提供するよう構成された上部電極、
を含む磁気トンネル接合記憶素子。 - 上部電極が内側上部電極および外側上部電極をさらに含む、請求項１に記載の磁気トンネル接合記憶素子。
- 内側上部電極の抵抗が外側上部電極の抵抗と比較して低い、請求項２に記載の磁気トンネル接合記憶素子。
- 内側上部電極の抵抗が外側上部電極の抵抗と比較して高い、請求項２に記載の磁気トンネル接合記憶素子。
- 自由層が複数の磁気層を含む、請求項１に記載の磁気トンネル接合記憶素子。
- 磁気トンネル接合記憶素子が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、ナビゲーション装置、携帯電話、携帯用コンピュータ、携帯用パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、コミュニケーション装置、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニット、およびコンピュータからなる群から選択される電子装置に組み込まれる、請求項１に記載の磁気トンネル接合記憶素子。
- 磁気トンネル接合記憶素子がメモリ装置に組み込まれる、請求項１に記載の磁気トンネル接合記憶素子。
- メモリ装置がスピントランスファートルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）装置であり、前記ＳＴＴ−ＭＲＡＭが少なくとも１つの半導体ダイに組み込まれる、請求項７に記載のメモリ装置。
- 自由層と上部電極との間に組み込まれ自由層上部に形成された調整層、
をさらに含む、請求項１に記載の磁気トンネル接合記憶素子。 - 上部電極が、内側上部電極および外側上部電極をさらに含む、請求項９に記載の磁気トンネル接合記憶素子。
- 内側上部電極の抵抗が外側上部電極の抵抗と比較して低い、請求項１０に記載の磁気トンネル接合記憶素子。
- 内側上部電極の抵抗が外側上部電極の抵抗と比較して高い、請求項１０に記載の磁気トンネル接合記憶素子。
- 調整層が内側上部電極と自由層との間に組み込まれ、外側上部電極が調整層の側壁部分および自由層の上部に接触して調整層を封入するようにする、請求項１０に記載の磁気トンネル接合記憶素子。
- 調整層が少なくとも１つの金属材料、低抵抗化合物、または高抵抗から形成される、請求項９に記載の磁気トンネル接合記憶素子。
- 磁気トンネル接合記憶素子が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、ナビゲーション装置、携帯電話、携帯用コンピュータ、携帯用パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、コミュニケーション装置、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニット、およびコンピュータからなる群から選択される電子装置に組み込まれる、請求項９に記載の磁気トンネル接合記憶素子。
- 磁気トンネル接合記憶素子がスピントランスファートルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）の一部である、請求項９に記載の磁気トンネル接合記憶素子。
- 固定層、バリア層、および自由層を含む磁気トンネル接合を形成する段階、
自由層上に内側上部電極を形成する段階、
リソグラフィーおよびエッチングを用いて内側上部電極をパターニングする段階、
内側上部電極上に外側上部電極を形成して、内側上部電極を封入する段階、
外側上部電極をエッチングする段階、
内側上部電極および外側上部電極をマスクとして用いて磁気トンネル接合をエッチングする段階、
を含む磁気トンネル接合記憶素子。 - 内側上部電極が低抵抗材料で形成され、外側上部電極が高抵抗材料で形成される、請求項１７に記載の方法。
- 内側上部電極が高抵抗材料で形成され、外側上部電極が低抵抗材料で形成される、請求項１７に記載の方法。
- メモリ装置が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、ナビゲーション装置、携帯電話、携帯用コンピュータ、携帯用パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、コミュニケーション装置、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニット、およびコンピュータからなる群から選択される電子装置に組み込まれる、請求項１７に記載の方法。
- メモリ装置がスピントランスファートルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である、請求項１７に記載の方法。
- 自由層上に調整層を形成する段階であって、調整層が自由層と内側上部電極との間に組み込まれる段階、
をさらに含む、請求項１７に記載の方法。 - 内側上部電極が低抵抗材料で形成され、外側上部電極が高抵抗材料で形成される、請求項２２に記載の方法。
- 内側上部電極が高抵抗材料で形成され、外側上部電極が低抵抗材料で形成される、請求項２２に記載の方法。
- 調整層が少なくとも１つの金属材料、低抵抗化合物、または高抵抗化合物から形成される、請求項２２に記載の方法。
- 磁気トンネル接合記憶素子を電気的に接続するための底部導電手段、第１偏極を維持するための第１磁気手段、トンネル電流の流れを促進するための第１絶縁手段および第２偏極を維持するための第２磁気手段、ここで第２偏極は反転可能である、
第２磁気手段の上部に形成される第２磁気手段の減衰定数を低減するための減衰手段、
磁気トンネル接合記憶素子を電気的に接続するための内側上部導電手段、ここで第１上部導電手段は減衰手段と隣接する、
磁気トンネル接合記憶素子を電気的に接続するための外側上部導電手段、ここで第２上部導電手段は第１上部導電手段の外側に配置され、第１上部導電手段と電気的に平行である、
を含む磁気トンネル接合記憶素子を有するメモリ装置。 - 内側上部導電手段の抵抗が外側上部導電手段の抵抗と比較して高い、請求項２６に記載の磁気トンネル接合記憶素子。
- 外側上部導電手段の抵抗が内側上部導電手段の抵抗と比較して高い、請求項２６に記載の磁気トンネル接合記憶素子。
- 外側上部導電手段が減衰手段の側壁部分および第２磁気手段の上部と接触する、請求項２６に記載の磁気トンネル接合記憶素子。
- メモリ装置が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、ナビゲーション装置、携帯電話、携帯用コンピュータ、携帯用パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、コミュニケーション装置、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニット、およびコンピュータからなる群から選択される電子装置に組み込まれる、請求項２６に記載のメモリ装置。
- メモリ装置がスピントランスファートルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である、請求項２６に記載のメモリ装置。
- 固定層、バリア層、および自由層を含む磁気トンネル接合を形成するための段階、
自由層上に内側上部電極を形成するための段階、
リソグラフィーおよびエッチングを用いて内側上部電極をパターニングするための段階、
内側上部電極上に外側上部電極を形成して、内側上部電極を封入するための段階、
外側上部電極をエッチングするための段階、
内側上部電極および外側上部電極をマスクとして用いて磁気トンネル接合をエッチングするための段階、
を含む磁気トンネル接合記憶素子を有するメモリ素子を形成する方法。 - 内側上部電極が低抵抗材料で形成され、外側上部電極が高抵抗材料で形成される、請求項３２に記載の方法。
- 内側上部電極が高抵抗材料で形成され、外側上部電極が低抵抗材料で形成される、請求項３２に記載の方法。
- メモリ装置が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、ナビゲーション装置、携帯電話、携帯用コンピュータ、携帯用パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、コミュニケーション装置、パーソナルデジタルアシスタント（ＰＤＡ）、固定位置データユニット、およびコンピュータからなる群から選択される電子装置に組み込まれる、請求項３２に記載の方法。
- メモリ装置がスピントランスファートルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である、請求項３２に記載の方法。
- 自由層上に調整層を形成する段階であって、調整層が自由層と内側上部電極との間に組み込まれる段階、
をさらに含む、請求項３２に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/687,426 | 2010-01-14 | ||
| US12/687,426 US8513749B2 (en) | 2010-01-14 | 2010-01-14 | Composite hardmask architecture and method of creating non-uniform current path for spin torque driven magnetic tunnel junction |
| PCT/US2011/021376 WO2011088375A2 (en) | 2010-01-14 | 2011-01-14 | Composite hardmask architecture and method of creating non-uniform current path for spin torque driven magnetic tunnel junction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013517630A true JP2013517630A (ja) | 2013-05-16 |
| JP5697271B2 JP5697271B2 (ja) | 2015-04-08 |
Family
ID=43857643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012549131A Active JP5697271B2 (ja) | 2010-01-14 | 2011-01-14 | 複合ハードマスク構造およびスピントルク駆動磁気トンネル接合のための不均一な電流経路を形成する方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US8513749B2 (ja) |
| EP (2) | EP3048647A1 (ja) |
| JP (1) | JP5697271B2 (ja) |
| KR (1) | KR101382521B1 (ja) |
| CN (1) | CN102754210B (ja) |
| BR (1) | BR112012017265B1 (ja) |
| ES (1) | ES2842966T3 (ja) |
| TW (1) | TWI501225B (ja) |
| WO (1) | WO2011088375A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002281A (ja) * | 2013-06-17 | 2015-01-05 | ソニー株式会社 | 記憶素子、記憶装置、記憶素子の製造方法、磁気ヘッド |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981502B2 (en) * | 2010-03-29 | 2015-03-17 | Qualcomm Incorporated | Fabricating a magnetic tunnel junction storage element |
| US9024398B2 (en) * | 2010-12-10 | 2015-05-05 | Avalanche Technology, Inc. | Perpendicular STTMRAM device with balanced reference layer |
| US8557610B2 (en) | 2011-02-14 | 2013-10-15 | Qualcomm Incorporated | Methods of integrated shielding into MTJ device for MRAM |
| US8536063B2 (en) * | 2011-08-30 | 2013-09-17 | Avalanche Technology Inc. | MRAM etching processes |
| KR101617113B1 (ko) * | 2011-12-20 | 2016-04-29 | 인텔 코포레이션 | 자기 메모리 소자 콘택의 크기 감소 및 중심 배치 방법 |
| US8748197B2 (en) * | 2012-03-14 | 2014-06-10 | Headway Technologies, Inc. | Reverse partial etching scheme for magnetic device applications |
| US9166146B2 (en) * | 2013-03-01 | 2015-10-20 | Avalanche Technology, Inc. | Electric field assisted MRAM and method for using the same |
| JP5865858B2 (ja) * | 2013-03-22 | 2016-02-17 | 株式会社東芝 | 磁気抵抗効果素子及び磁気抵抗効果素子の製造方法 |
| WO2015147813A1 (en) * | 2014-03-26 | 2015-10-01 | Intel Corporation | Techniques for forming spin-transfer torque memory (sttm) elements having annular contacts |
| WO2015147855A1 (en) * | 2014-03-28 | 2015-10-01 | Intel Corporation | Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer |
| US10003014B2 (en) * | 2014-06-20 | 2018-06-19 | International Business Machines Corporation | Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching |
| CN114361329A (zh) * | 2015-11-27 | 2022-04-15 | Tdk株式会社 | 磁阻效应元件、磁存储器、磁化反转方法及自旋流磁化反转元件 |
| CN106229004B (zh) * | 2016-07-11 | 2018-08-28 | 北京航空航天大学 | 一种光写入的非易失性磁存储器 |
| EP3563434A4 (en) * | 2016-12-30 | 2020-07-01 | INTEL Corporation | DEVICES WITH VERTICAL SPINDLE TORQUE MEMORY (PSTTM) WITH INCREASED STABILITY AND METHOD FOR SHAPING THEM |
| US10770651B2 (en) * | 2016-12-30 | 2020-09-08 | Intel Corporation | Perpendicular spin transfer torque memory (PSTTM) devices with enhanced perpendicular anisotropy and methods to form same |
| US10056430B1 (en) * | 2017-10-25 | 2018-08-21 | Sandisk Technologies Llc | MRAM with voltage dependent in-plane magnetic anisotropy |
| CN111816224B (zh) * | 2019-04-11 | 2024-03-12 | 上海磁宇信息科技有限公司 | 一种磁性隧道结存储阵列单元及其外围电路的制备方法 |
| US10891999B1 (en) * | 2019-06-19 | 2021-01-12 | Western Digital Technologies, Inc. | Perpendicular SOT MRAM |
| US11493573B2 (en) * | 2019-08-27 | 2022-11-08 | Western Digital Technologies, Inc. | Magnetic sensor with dual TMR films and the method of making the same |
| US11385305B2 (en) * | 2019-08-27 | 2022-07-12 | Western Digital Technologies, Inc. | Magnetic sensor array with dual TMR film |
| US11428758B2 (en) * | 2019-08-27 | 2022-08-30 | Western Digital Technologies, Inc. | High sensitivity TMR magnetic sensor |
| KR102632986B1 (ko) * | 2019-10-01 | 2024-02-05 | 에스케이하이닉스 주식회사 | 전자 장치 |
| US11087811B1 (en) | 2020-05-28 | 2021-08-10 | International Business Machines Corporation | NVM synaptic element with gradual reset capability |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002232036A (ja) * | 2001-02-01 | 2002-08-16 | Toshiba Corp | 垂直通電型磁気抵抗効果素子、垂直通電型磁気抵抗効果ヘッドおよび磁気記録再生装置 |
| JP2007537608A (ja) * | 2004-05-11 | 2007-12-20 | グランディス インコーポレイテッド | スピンバリア増強磁気抵抗効果素子およびそれを用いた磁気メモリ |
| JP2008130807A (ja) * | 2006-11-21 | 2008-06-05 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| US20100276768A1 (en) * | 2009-04-30 | 2010-11-04 | International Business Machines Corporation | Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3657875B2 (ja) * | 2000-11-27 | 2005-06-08 | Ｔｄｋ株式会社 | トンネル磁気抵抗効果素子 |
| US6413788B1 (en) * | 2001-02-28 | 2002-07-02 | Micron Technology, Inc. | Keepers for MRAM electrodes |
| JP4008857B2 (ja) * | 2003-03-24 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
| KR100615089B1 (ko) * | 2004-07-14 | 2006-08-23 | 삼성전자주식회사 | 낮은 구동 전류를 갖는 자기 램 |
| US20050205952A1 (en) * | 2004-03-19 | 2005-09-22 | Jae-Hyun Park | Magnetic random access memory cells having split sub-digit lines having cladding layers thereon and methods of fabricating the same |
| US7611912B2 (en) * | 2004-06-30 | 2009-11-03 | Headway Technologies, Inc. | Underlayer for high performance magnetic tunneling junction MRAM |
| TWI252559B (en) * | 2004-12-31 | 2006-04-01 | Ind Tech Res Inst | Method for connecting magnetoelectronic element with conductive line |
| US7430135B2 (en) * | 2005-12-23 | 2008-09-30 | Grandis Inc. | Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density |
| US7732881B2 (en) * | 2006-11-01 | 2010-06-08 | Avalanche Technology, Inc. | Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM) |
| US8018011B2 (en) * | 2007-02-12 | 2011-09-13 | Avalanche Technology, Inc. | Low cost multi-state magnetic memory |
| US8183652B2 (en) * | 2007-02-12 | 2012-05-22 | Avalanche Technology, Inc. | Non-volatile magnetic memory with low switching current and high thermal stability |
| US8004880B2 (en) * | 2007-03-06 | 2011-08-23 | Qualcomm Incorporated | Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory |
| JP5103259B2 (ja) * | 2008-04-22 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 磁気記憶素子及び磁気記憶装置 |
-
2010
- 2010-01-14 US US12/687,426 patent/US8513749B2/en active Active
-
2011
- 2011-01-14 EP EP16158124.4A patent/EP3048647A1/en not_active Withdrawn
- 2011-01-14 BR BR112012017265-4A patent/BR112012017265B1/pt active IP Right Grant
- 2011-01-14 EP EP11702313.5A patent/EP2524396B1/en active Active
- 2011-01-14 CN CN201180008990.8A patent/CN102754210B/zh active Active
- 2011-01-14 TW TW100101493A patent/TWI501225B/zh active
- 2011-01-14 KR KR1020127021388A patent/KR101382521B1/ko active IP Right Grant
- 2011-01-14 JP JP2012549131A patent/JP5697271B2/ja active Active
- 2011-01-14 ES ES11702313T patent/ES2842966T3/es active Active
- 2011-01-14 WO PCT/US2011/021376 patent/WO2011088375A2/en active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002232036A (ja) * | 2001-02-01 | 2002-08-16 | Toshiba Corp | 垂直通電型磁気抵抗効果素子、垂直通電型磁気抵抗効果ヘッドおよび磁気記録再生装置 |
| JP2007537608A (ja) * | 2004-05-11 | 2007-12-20 | グランディス インコーポレイテッド | スピンバリア増強磁気抵抗効果素子およびそれを用いた磁気メモリ |
| JP2008130807A (ja) * | 2006-11-21 | 2008-06-05 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| US20100276768A1 (en) * | 2009-04-30 | 2010-11-04 | International Business Machines Corporation | Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow |
| JP2010263204A (ja) * | 2009-04-30 | 2010-11-18 | Internatl Business Mach Corp <Ibm> | 磁気トンネル接合デバイスおよびこれを製造するための方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002281A (ja) * | 2013-06-17 | 2015-01-05 | ソニー株式会社 | 記憶素子、記憶装置、記憶素子の製造方法、磁気ヘッド |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110169112A1 (en) | 2011-07-14 |
| CN102754210B (zh) | 2017-05-03 |
| KR101382521B1 (ko) | 2014-04-07 |
| CN102754210A (zh) | 2012-10-24 |
| EP3048647A1 (en) | 2016-07-27 |
| TWI501225B (zh) | 2015-09-21 |
| KR20120127452A (ko) | 2012-11-21 |
| BR112012017265B1 (pt) | 2020-10-13 |
| US8513749B2 (en) | 2013-08-20 |
| WO2011088375A2 (en) | 2011-07-21 |
| JP5697271B2 (ja) | 2015-04-08 |
| ES2842966T3 (es) | 2021-07-15 |
| EP2524396B1 (en) | 2020-10-14 |
| EP2524396A2 (en) | 2012-11-21 |
| WO2011088375A3 (en) | 2011-09-22 |
| BR112012017265A2 (pt) | 2017-10-10 |
| TW201140580A (en) | 2011-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5697271B2 (ja) | 複合ハードマスク構造およびスピントルク駆動磁気トンネル接合のための不均一な電流経路を形成する方法 | |
| KR101390382B1 (ko) | 자기 터널 접합 저장 엘리먼트 및 그것의 제조 방법 | |
| US9269893B2 (en) | Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch | |
| CN104425706B (zh) | 反转的mtj堆叠件 | |
| JP5931445B2 (ja) | ダマシンタイププロセスで形成されたトンネル障壁とピンド層と頂部電極とを備えた磁気トンネル接合 | |
| US10043967B2 (en) | Self-compensation of stray field of perpendicular magnetic elements | |
| TWI395356B (zh) | 使用保護側壁鈍化之磁性元件 | |
| US8508979B2 (en) | Magnetic recording element and nonvolatile memory device | |
| US9461243B2 (en) | STT-MRAM and method of manufacturing the same | |
| US9444035B2 (en) | Magnesium oxide capping with a shorted path for perpendicular magnetic tunnel junction devices and method for fabrication | |
| JP4926374B2 (ja) | マグネチックラムのｍｔｊセル形成方法 | |
| CN108886022A (zh) | 存储元件和存储元件的制造方法 | |
| JP2005209951A (ja) | 磁気メモリ素子及び磁気記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140404 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141125 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20141209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150209 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5697271 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |