KR101726525B1 - 전계 강화된 스핀 전달 토크 메모리(ｓｔｔｍ) 디바이스 - Google Patents
전계 강화된 스핀 전달 토크 메모리(ｓｔｔｍ) 디바이스 Download PDFInfo
- Publication number
- KR101726525B1 KR101726525B1 KR1020157011726A KR20157011726A KR101726525B1 KR 101726525 B1 KR101726525 B1 KR 101726525B1 KR 1020157011726 A KR1020157011726 A KR 1020157011726A KR 20157011726 A KR20157011726 A KR 20157011726A KR 101726525 B1 KR101726525 B1 KR 101726525B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- magnetic layer
- free magnetic
- dielectric layer
- electrode
- Prior art date
Links
- 230000005684 electric field Effects 0.000 title claims abstract description 37
- 238000012546 transfer Methods 0.000 title claims abstract description 22
- 230000005291 magnetic effect Effects 0.000 claims abstract description 145
- 230000005641 tunneling Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 12
- 229910019236 CoFeB Inorganic materials 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 150000002739 metals Chemical class 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 4
- 230000001939 inductive effect Effects 0.000 claims 2
- 238000007772 electroless plating Methods 0.000 claims 1
- 238000009713 electroplating Methods 0.000 claims 1
- 230000005415 magnetization Effects 0.000 abstract description 24
- 239000010410 layer Substances 0.000 description 174
- 239000000463 material Substances 0.000 description 16
- 238000004891 communication Methods 0.000 description 11
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000010287 polarization Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000005294 ferromagnetic effect Effects 0.000 description 4
- 229910052742 iron Inorganic materials 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- -1 but not limited to Chemical compound 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000005290 antiferromagnetic effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- SHMWNGFNWYELHA-UHFFFAOYSA-N iridium manganese Chemical compound [Mn].[Ir] SHMWNGFNWYELHA-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910003321 CoFe Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- IGOJMROYPFZEOR-UHFFFAOYSA-N manganese platinum Chemical compound [Mn].[Pt] IGOJMROYPFZEOR-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004660 morphological change Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
-
- H01L43/02—
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/155—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements with cylindrical configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- H01L43/12—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Magnetic active materials
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
전계의 인가를 위한 필드 플레이트를 통합하여 전달 토크 유도된 자화 스위칭에 요구되는 임계 전류를 감소시키는 STTM(Spin Transfer Torque Memory) 디바이스들. 실시예들은 전류-유도된 자계 또는 스핀 전달 토크 뿐만 아니라 자기 다이폴 배향의 전계 유도된 조작을 활용하여, 자기 디바이스 엘리먼트에서의 상태들을 설정한다(예를 들어, 메모리 엘리먼트에 기입함). MTJ 전극과 필드 플레이트 사이의 전압 차분에 의해 발생되는 전계는, MTJ(Magnetic Tunneling Junction)의 자유 자성층에 전계를 인가하여, 자유 자성층의 적어도 일부에 대해 하나 이상의 자기 특성들을 변조한다.
Description
본 발명의 실시예들은 메모리 디바이스들, 특히, STTM(Spin Transfer Torque Memory) 디바이스들의 분야에 관한 것이다.
STTM 디바이스들은 TMR(Tunneling MagnetoResistance)로 알려진 현상을 이용하는 불휘발성 메모리 디바이스이다. 얇은 절연 터널층에 의해 분리되는 2개의 강자성층들을 포함하는 구조에 대해서, 2개의 자성층들의 자화가 평행 배향으로 되어 있을 때는 그렇지 않은 경우(비-평행(non-parallel) 또는 역평행(antiparallel) 배향)보다, 전자들이 터널층을 통해 터널링할 가능성이 더 많다. 이와 같이, 전기 저항의 2개의 상태들, 즉 저저항의 상태와 고저항의 상태 사이에서 MTJ가 스위칭될 수 있다.
STTM 디바이스에 대해서, 전류-유도된 자화 스위칭은 비트 상태들을 설정하는데 사용된다. 하나의 강자성층의 분극 상태들은, 스핀 전달 토크 현상을 통해 제2 강자성층의 고정된 분극에 대하여 스위칭되어, MTJ의 상태들이 전류의 인가에 의해 설정되게 할 수 있다. 고정 자성층을 통해 전류가 통과하면, 전자들의 각 운동량(스핀)은 고정층의 자화 방향을 따라 분극된다. 이러한 스핀 분극된 전자들은 자유층의 자화에 자신의 스핀 각 운동량을 전달하여 전진하게 한다. 이와 같이, 자유 자성층의 자화는, 전류의 펄스가 상이한 지오메트리, 인접 피닝층, 상이한 보자력(Hc) 등에 기인할 수 있는 더 높은 임계값 아래에 있는 한, 고정 자성층의 자화가 변하지 않고 유지되는 특정 임계값을 초과하는(예를 들면, 약 1 나노 초의) 전류의 펄스에 의해 스위칭될 수 있다.
본 명세서에서 "임계 전류(critical current)"라 하는, 자유층의 자화를 스위칭하는데 요구되는 전류의 임계값은, STTM 디바이스에 연결되는 트랜지스터의 치수들에 영향을 주는 팩터로서, 더 큰 임계 전류들은 더 큰 트랜지스터들을 요구하여, 1T-1 STTM 엘리먼트 셀 사이즈에 대해 더 큰 풋프린트, 더 높은 전력 소비 등을 초래하게 된다. STTM 어레이 용량 및 전력 소비가 DRAM과 같은 기타 메모리 기술들과 경쟁력이 있기 위해서는, 임계 전류의 감소가 유리하다.
본 발명의 실시예들은 첨부 도면들의 도해에서 제한이 아니라 예로써 도시된다.
도 1a는, 본 발명의 일 실시예에 따라, 필드 플레이트(field plate)를 포함하는 STTM 디바이스의 단면도를 도시한다.
도 1b는, 본 발명의 일 실시예에 따라, 필드 플레이트를 포함하는 STTM 디바이스의 단면도를 도시한다.
도 2의 (a), (b), (c) 및 (d)는, 일 실시예에 따라, 평행 자성층의 분극 상태들이 스위칭될 때 필드 플레이트를 포함하는 STTM 디바이스의 횡단면의 등측도들을 도시한다.
도 3의 (a), (b), (c) 및 (d)는, 일 실시예에 따라, 수직 자성층의 분극 상태들이 스위칭될 때 필드 플레이트를 포함하는 STTM 디바이스의 횡단면의 등측도들을 도시한다.
도 4는, 일 실시예에 따라, 필드 플레이트를 포함하는 STTM 디바이스를 제조하는 방법을 도시하는 흐름도이다.
도 5a, 5b, 5c, 5d 및 5e는, 일 실시예에 따라, 도 4의 방법에서의 동작들이 수행될 때 필드 플레이트를 포함하는 STTM 디바이스의 등측도들을 도시한다.
도 6은, 본 발명의 일 실시예에 따라, 스핀 전달 토크 엘리먼트를 포함하는 STTM 비트 셀의 개략도를 도시한다.
도 7은, 본 발명의 일 실시예에 따라, 모바일 컴퓨팅 디바이스 플랫폼의 등측도 및 모바일 플랫폼에 의해 채택되는 마이크로전자 디바이스의 개략도를 도시한다.
도 8은, 본 발명의 일 구현에 따른 컴퓨팅 디바이스의 기능 블럭도를 도시한다.
도 1a는, 본 발명의 일 실시예에 따라, 필드 플레이트(field plate)를 포함하는 STTM 디바이스의 단면도를 도시한다.
도 1b는, 본 발명의 일 실시예에 따라, 필드 플레이트를 포함하는 STTM 디바이스의 단면도를 도시한다.
도 2의 (a), (b), (c) 및 (d)는, 일 실시예에 따라, 평행 자성층의 분극 상태들이 스위칭될 때 필드 플레이트를 포함하는 STTM 디바이스의 횡단면의 등측도들을 도시한다.
도 3의 (a), (b), (c) 및 (d)는, 일 실시예에 따라, 수직 자성층의 분극 상태들이 스위칭될 때 필드 플레이트를 포함하는 STTM 디바이스의 횡단면의 등측도들을 도시한다.
도 4는, 일 실시예에 따라, 필드 플레이트를 포함하는 STTM 디바이스를 제조하는 방법을 도시하는 흐름도이다.
도 5a, 5b, 5c, 5d 및 5e는, 일 실시예에 따라, 도 4의 방법에서의 동작들이 수행될 때 필드 플레이트를 포함하는 STTM 디바이스의 등측도들을 도시한다.
도 6은, 본 발명의 일 실시예에 따라, 스핀 전달 토크 엘리먼트를 포함하는 STTM 비트 셀의 개략도를 도시한다.
도 7은, 본 발명의 일 실시예에 따라, 모바일 컴퓨팅 디바이스 플랫폼의 등측도 및 모바일 플랫폼에 의해 채택되는 마이크로전자 디바이스의 개략도를 도시한다.
도 8은, 본 발명의 일 구현에 따른 컴퓨팅 디바이스의 기능 블럭도를 도시한다.
본 명세서에는 감소된 임계 전류를 위한 전계를 채택하는 전압 지원형 STTM 디바이스들이 설명된다. 이하의 설명에서는, 다수의 상세사항들이 제시되지만, 본 발명은 이들 특정 상세사항들 없이도 실시될 수 있다는 점이 기술분야의 숙련된 기술자에게 명백할 것이다. 일부 경우에는, 본 발명을 불명료하게 하지 않도록, 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 오히려 블록도 형태로 도시된다. 본 명세서 전반에 걸쳐 "일 실시예(an embodiment)" 또는 "일 실시예에서(in one embodiment)"라는 것은, 해당 실시예와 관련하여 설명되는 특정 특성, 구조, 기능 또는 특징이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 도처에서 "일 실시예에서"라는 문구의 출현들이 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특성들, 구조들, 기능들 또는 특징들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예와 제2 실시예는 이들 2개 실시예들이 상호 배타적인 것으로 명시되지 않는 어느 곳에서든 조합될 수 있다.
"연결된(coupled)" 및 "접속된(connected)"이라는 용어들은 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 간의 구조적 관계들을 설명하기 위해 사용될 수 있다. 이 용어들은 상호 동의어로서 의도된 것이 아님이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"이란 2 이상의 엘리먼트들이 상호 직접적인 물리적 또는 전기적 접촉을 이루는 것을 나타내는데 사용될 수 있다. "연결된"이란 2 이상의 엘리먼트들이 직접적인 또는 간접적인(이들 사이에 다른 중간 요소들을 갖고) 물리적 또는 전기적으로 상호 접촉을 이루고, 및/또는 2 이상의 엘리먼트들이 상호 협조하거나 또는 상호작용(예를 들어, 인과관계와 같이)하는 것을 나타내는데 사용될 수 있다.
본 명세서에 사용되는 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은 하나의 재료 층 또는 컴포넌트의 다른 층들 또는 컴포넌트들에 대한 상대적인 위치를 말한다. 예를 들어, 다른 층 위에(상위에) 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉을 이룰 수 있거나 또는 하나 이상의 중간층들을 가질 수 있다. 또한, 2개의 층들 사이에 배치되는 하나의 층은 2개의 층들과 직접 접촉을 이룰 수 있거나 또는 하나 이상의 중간층들을 가질 수 있다. 대조적으로, 제2 층 "상"의 제1 층은 제2 층과 직접 접촉을 이룬다. 유사하게, 명백하게 달리 언급되지 않으면, 2개의 특징들 사이에 배치되는 하나의 특징은 인접한 특징들과 직접 접촉을 이룰 수 있거나 또는 하나 이상의 중간 특징들을 가질 수 있다.
본 명세서에 설명되는 실시예들은, 전류-유도된 자계 조작(스핀 전달 토크) 뿐만 아니라, 자기 다이폴 배향의 전계 유도된 조작도 일반적으로 활용하여 자기 디바이스 엘리먼트에서의 상태들을 설정하는(예를 들어, 메모리 엘리먼트에 기입하는) 스핀트로닉 디바이스를 포함한다. 보다 구체적으로, MTJ(Magnetic Tunneling Junction)의 자유 자성층은, 디바이스 엘리먼트의 스핀 전달 유도된 자화 스위칭에 대해 요구되는 임계 전류를 감소시키기 위해서 자유 자성층의 적어도 일부 위에 하나 이상의 자기적 성질들(예를 들어, 표면 자기 이방성, Ks)을 변경하도록, 전계에 노출된다. 따라서, 본 명세서에 설명되는 스핀트로닉 디바이스들의 실시예들은 EFESTT("Electric Field Enhanced" Spin Transfer Torque) 디바이스들이 고려될 수 있다.
본 명세서에 더욱 설명되는 바와 같이, EFESTT 디바이스 실시예들은, (MTJ) 스택 또는 엘리먼트의 자유 자성층을 통과하는 전류에 평행하지 않게 배향되는 전계를 일반적으로 활용한다. 인가되는 전계의 이러한 방향은, 전계가 자유 자성층의 두께를 가로지르는 방향으로 배향되고 MTJ 스택의 직경을 가로질러 실질적으로 균일한 MTJ를 관통하는 전류 흐름의 방향에 평행한 전계의 인가를 통해 자화 스위칭을 유도하려는 "전계 제어된(electric-field controlled)" 스핀트로닉 디바이스와 대조적이다. 특히, 자유 자성층까지 연장할 MTJ 스택을 관통하는 전류 흐름의 방향에 평행하게 전계를 발생시키는 것은, MTJ 스택과 콘택트들 사이에(예를 들어, 자유 자성층과 자유 자성층에 가장 가까운 콘택트 사이에) 유전성 절연체를 추가하는 것을 수반하여, 자유 자성층을 관통하는 콘택트들 사이의 저항은, 자유 자성층의 스핀 전달 유도된 자화 스위칭에 대해 유용한 전류(DC)를 허용하기에는 너무 커진다. 이와 같이, 전계 제어된 스핀트로닉 디바이스들은, 전계 유도된 자화 스위칭에 전적으로 의존되고, 그 결과인 다수의 어려움들에 직면한다. 그러나, 본 명세서에 설명되는 EFESTT 디바이스 실시예들은, 전계 유도된 자화 스위칭에 전적으로 의존되지 않고, MTJ 스택 또는 엘리먼트에 고립형 유전체층의 추가를 회피한다. 그러므로, 전류 펄스는, MTJ 스택의 콘택트들을 가로질러 합리적으로 낮은 전압 강하로 여전히 생성될 수 있고, 스핀 전달 토크 자화 스위칭에 대해 활용될 수 있다.
도 1a는, 본 발명의 일 실시예에 따라, 필드 플레이트(160)를 포함하는 STTM 디바이스(101)의 단면도를 도시한다. 일반적으로, STTM 디바이스(101)는 자기 스토리지(즉, 스핀트로닉 메모리 엘리먼트)에 적합한 디바이스이고, 기타 배향들(수평 등) 또한 가능하지만 유리한 수직 스택 배향으로 도시된다. 일반적으로, STTM 디바이스(101)는 각각의 고정 및 자유 자성층 전극들(105, 130) 사이에 배치되는 MTJ 스택(103)을 포함한다. 특히, 본 명세서의 실시예들은, STT 디바이스에 대해 적용될 수 있는 기술분야에 알려진 임의의 MTJ 스택에 널리 적용될 수 있는 전계의 인가를 통해 STT 디바이스를 강화하는 구조들 및 기술들을 보여준다. 이와 같이, 예시적인 실시예들은 명료함을 위해 하나의 유익한 MTJ 스택(103)의 설명을 포함하지만, 본 발명의 실시예들은, 임의의 하나의 MTJ 스택에 제한되는 것이 아니라, 그 대신 기술분야에 알려진 많은 변경들 중 하나에 용이하게 적응될 수 있다. 본 실시예에서, MTJ 스택(103)은 고정 자성층(110), 고정 자성층(110) 위에 배치되는 터널링층(108), 및 터널링층(108) 위에 배치되는 자유 자성층(106)을 포함한다. 다른 실시예들에서, MTJ 스택(103)의 기능성층들의 순서는 뒤집힌다. 또한, 실시예에 따라, MTJ 스택(103)은, 면내(in-plane) 비등방성 에피택셜 구조 또는 면외(out-of-plane), 또는 "수직(perpendicular)" 비등방성 에피택셜/질감형(textured) 구조를 가질 수 있다.
일반적으로, 고정 자성층(110)은 고정된 자화 방향을 유지하기에 적합한 재료 또는 이러한 재료들의 스택으로 구성되는 반면, 자유 자성층(106)은 자기적으로 보다 소프트한 재료 또는 이러한 재료들의 스택으로 구성된다(즉, 고정층에 대하여 평행 및 역평행 상태로 용이하게 자화가 교대될 수 있다). 터널링층(108)은, 다수 스핀의 전류가 해당 층을 통과하는 것을 허용하는 반면 소수 스핀의 전류를 지연시키기에 적합한(즉, 스핀 필터) 재료 또는 이러한 재료들의 스택으로 구성된다.
예시적인 실시예에서, MTJ 스택(103)은, MgO 터널링층(108) 및 CoFeB층들(106, 110)을 갖는 CoFeB/MgO 시스템에 기초한다. 특정 실시예들에서 MTJ 스택(103)의 모든 층들은 (001) 면외 텍스처를 갖고, 여기서 텍스처란 MTJ 구조의 층들 내에서 결정학적 배향들의 분포를 말한다. 본 명세서에 설명되는 실시예들에 대해서, CoFeB/MgO/CoFeB MTJ 스택(103)의 결정들의 높은 퍼센트는, 적어도 100%의 TMR 비율에 바람직한 (001) 면외 배향(즉, 텍스처의 등급이 높음)을 갖는다. 하나의 유리한 CoFeB/MgO 실시예에서, (001) 배향된 CoFeB 자성층들(106, 108)은, 이에 제한되는 것은 아니지만, Co20Fe60B20와 같이 철이 풍부한 합금들(즉, Fe>Co)이다. 균등한 비율의 코발트와 철을 갖는 다른 실시예도 가능하며(예를 들어, Co40Fe40B20), 철의 양들이 더 적은 것도 가능하다(예를 들어, Co70Fe10B20). 또 다른 실시예에서, 터널링층(108) 조성은, 예를 들어 알루미늄 산화물(AlOx)인, MgO 이외의 적합한 텍스처 탬플릿으로서 역할을 한다.
터널링층(108)은 2nm까지의 두께를 가질 수 있지만, 주어진 디바이스 영역에 대한 저항은 일반적으로 터널링층 두께에 따라 기하급수적으로 증가한다. 예시적인 MgO 실시예에서, 1nm 미만의 두께는 유리하게 낮은 저항을 제공하고, 1nm 내지 1.3nm의 두께도 허용가능한 낮은 저항을 제공한다. 고정 자성층(106)의 두께는, 예를 들어 1nm 내지 2nm로 상당히 달라질 수도 있다. 실시예들에서, 자유 자성층(106)의 두께는 1nm 보다 크고(예를 들어, 최소 1.1nm), 자유 자성층(106)의 예시적 철이 풍부한 CoFeB 실시예들은 1.3nm 내지 2nm 두께를 갖는다. 이러한 더 큰 두께는 자유 자성층(106)의 열 안정성을 향상시켜, 더 작은 두께의 자유 자성층에 비해 STTM 디바이스의 더 긴 불휘발성 수명들을 가능하게 한다.
예시적인 실시예에 대해, MTJ 스택(103)이 전극(105) 위에 바로 배치되지만(예를 들어, Ta층 상에 바로 CoFeB 고정 자성층(106)이 있음), MTJ 스택은, 예를 들어, 하나 이상의 중간층이 고정 자성층(110)과 전극(105) 사이에 배치될 수 있는 것을 포함하여, 본 발명의 실시예들의 범위로부터 벗어나지 않고도, 상당히 변경될 수 있다는 점에 주목해야 한다. 예를 들면, 이에 제한되는 것은 아니지만, 이리듐 망간(IrMn) 또는 백금 망간(PtMn)과 같은 반-강자성층, 또는 그러한 반-강자성층을 포함하며, 고정 자성층(106)과 SAF와의 사이에 개재되는, 이에 제한되는 것은 아니지만 Ru와 같은 비자성 스페이서층을 갖는 다른 강자성층(예를 들어, CoFe)에 인접하는 합성 반강자성(SAF) 구조가, (예를 들어, 교환-바이어스 결합을 통해) 고정 자성층(110)의 계면을 피닝(pinning)하는 것과 같은 다양한 목적으로 제시될 수 있다.
전극들(105 및 130)이 MTJ 스택(103)에 전기적으로 접속된다. 전극들(105 및 130)은, 각각 STTM 디바이스의 자성 전극들을 전기적으로 접촉하도록 동작될 수 있는 재료 또는 이러한 재료들의 스택이고, 이러한 목적으로 기술분야에 알려진 임의의 재료 또는 이러한 재료들의 스택일 수 있다. 전극들(105, 130)은, 층 두께들의 범위(예를 들어, 5nm - 50nm)를 가질 수 있고, MTJ 스택(103) 및 상호접속들 양자 모두와 호환될 수 있는 계면을 형성하는 다양한 재료들을 포함할 수 있지만, 예시적인 실시예에서 고정 자성층 전극(105)은, 적어도 탄탈륨(Ta)층을 포함하고, 적어도 하나의 루테늄(Ru)층 및 제2 Ta층을 포함하는 추가적 하부 도전성 버퍼를 더 포함할 수 있다. 자유 자성층(상부) 전극(130)에 대해서는, 이에 제한되는 것은 아니지만, Cu, Al, Ru, Au 등과 같이 표면에서 산화되더라도 높은 도전성을 갖는 금속이 유리하고, Ru가 유리하게는 산소의 우수한 배리어를 제공하여, MTJ 스택(103) 내의 산화의 가능성을 감소시킨다.
도 1a에 도시된 바와 같이, MTJ 스택(103)은 유전체층(150)에 의해 둘러싸인다. 유전체층(150)은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물과 같은 임의의 종래의 유전체 재료일 수 있지만, 유리한 실시예들에서, 유전체층(150)은, 벌크 유전 상수가 적어도 8보다는 큰, 유리하게는 10보다는 큰, 보다 유리하게는 15보다는 큰 하이-k(high-K) 유전체 재료이다. 이러한 높은 유전 상수는, 유전체층(150)의 두께(도 1a의 x-치수) 감소를 통해 필드 플레이트(160)와 MTJ 전극(예를 들어, 자유 자성층 전극(130)) 사이에 발생되는 전계의 강도를 증가시키는데 유리하다. STTM 디바이스(101)가 (예를 들어, 도 6에 도시된 것과 같이, 1-트랜지스터 스핀 전달 토크 메모리 셀에서) 드라이브 트랜지스터와 동일한 기판상에 배치되는 경우, 유전체층(150)은 해당 트랜지스터에 활용되는 게이트 유전체와 동일한 유전체 재료(및 잠재적인 동일 두께)의 것이다. 예시적인 재료들은, 이에 제한되는 것은 아니지만, 하프늄 산화물 (HF02), 지르코늄 산화물 (Zr02) 등과 같은 금속 산화물들을 포함한다. 이러한 하이-k 실시예들에 대해, 유전체층(150)은, 2nm 미만의, 보다 구체적으로는 1nm와 2nm 사이의 어딘가의 두께(도 1a의 x-치수)를 가질 수 있다. 도 1a에 또한 도시되는 바와 같이, 자유 자성층 전극(130)의 상부 표면의 수직 z-높이(H1)보다 크지 않은 유전체층의 수직 높이(H2)는, 라우팅 금속화가 전극(130)을 접촉하는 것을 허용한다. 유전체층(150)은, 또한, 자유 자성층(106)의 것과 적어도 동등한, 보다 구체적으로는, 도 1a에 도시된 바와 같이, 자유 자성층(106)이 고정 자성층(110) 위에 배치되는 실시예들에 대해 MTJ 스택(103)의 높이와 적어도 동등한 수직 높이를 가져야 한다.
필드 플레이트(160)는, 자유 자성층(106)에 근접하게 배치되지만, 유전체층(150)을 개재함으로써 자성층(106) 및/또는 MTJ 스택(103)과 분리되는 도전성 재료이다. 기능적으로, 필드 플레이트(160)는, 유전체층(150)을 가로지르는 전압을 강하시키고, 자유 자성층(106)의 적어도 일부까지 연장하는 전계(MTJ 스택들의 통상적인 지오메트리들에 핵심적일 수 있는 프린징 필드(fringing field)를 포함함)를 발생시키기 위해, 디바이스(101)의 동작 동안 MTJ 스택(103)의 제1 전극에 단락되는 필드 플레이트(160)와 MTJ 스택(103)의 제2 전극 사이에 전압 차분을 인가할 수 있게 하는 것이다. 일반적으로 필드 플레이트(160)는, 이에 제한되는 것은 아니지만, 폴리 실리콘과 같은 도핑된 반도체들을 포함하는 임의의 도전성 재료의 것일 수 있지만, 예시적인 실시예에서, 필드 플레이트(160)는, 이에 제한되는 것은 아니지만, 하나 이상의 전극들(105, 130)에 존재하는 하나 이상의 금속들(예를 들어, Ta, Ru, Au)과 같은 금속이거나, 또는 Al, Cu와 같은 기타 금속이다. 필드 플레이트(160)는, 요구되는 바에 따라 자유 자성층(106)을 통해 전계를 지향시키도록 선택되는 수직 높이를 가질 수 있고, 따라서 구현에 따라서 설계 가변형이다. 일반적으로, 도 1a에 도시된 바와 같이, 필드 플레이트(160)는, 전극(130)으로부터의 전기적 고립을 확보하기 위해 유전체층(150)의 수직 높이보다 적은 수직 높이를 가질 수 있다. 특정 실시예들에서, 필드 플레이트의 수직 높이는 MTJ 스택의 수직 높이(H3)와 대략 동등하고, 이는 필드 플레이트(160)를 자유 자성층(106) 및 자유 자성층 전극(130)에 가까운 근처에 둔다.
도 1a에 도시된 바와 같이, 필드 플레이트(160)가 MTJ 스택(103)의 측벽에 인접하면, 전계 라인들(점선들)은 자유 자성층(106)에 가장 가까운 근처에 있는 MTJ 전극과 필드 플레이트(160)사이에서 연장한다. 이들 전계 라인들의 강도 및 방향은, MTJ 스택(103)과는 독립적으로, 유전체층(150) 및 필드 플레이트(160)의 설계를 통해서, 또한 전극(130)과 필드 플레이트(160) 사이에 인가되는 차분 전압의 조작을 통해서 조작될 수 있다. 특히, 전계의 방향은, MTJ 스택(103)에 대한 필드 플레이트(160) 및/또는 유전체층(150)의 지오메트리의 변화들에 의해 변경될 수 있다. 그렇더라도, 필드 플레이트(160)는 MTJ 스택(103)을 통과하는 도전성 경로(전극들(105 및 130) 사이의)의 외부에 배치되기 때문에, 전계는 MTJ 스택(103)을 통과하는 전류 흐름의 도전성 경로 또는 방향에 평행하지 않다. 자유 자성층(106)의 저항이 전극(130)의 것보다 큰 경우(통상적인 경우임(예를 들어, CoFeB 막들은 (종종 형태학적 변경들로 인해 층 두께가 감소됨에 따라 증가하는) 수백 내지 수천 cm μΩ의 저항을 가짐), 전계는 필드 플레이트(160)에 가장 가까이 배치되는 자유 자성층(106)의 주변 부분들을 통해 연장된다. 이러한 특정 실시예들에서, 필드는 자유 자성층(106)의 하나 이상의 영역들 내에서 MTJ 스택(103)을 통과하는 도전성 경로의 방향에 실질적으로 직교한다. 직교 필드가 존재하는 이러한 영역들의 규모 및 위치는 주어진 디바이스 지오메트리에 대해 용이하게 모델링될 수 있다.
도 1a에 도시된 예시적인 실시예에서, 필드 플레이트(160)는 2개의 MTJ 전극들(105, 130) 중 하나의 연장으로서 동작될 수 있다. 필드 플레이트(160)는, MTJ 전극(105)에 바로 접속되고(예를 들어, 직접적 오믹 접촉으로 배치됨), 따라서 MTJ 전극(105)의 것과 동등한 제1 전위(예를 들어, 0V)로 유지되는 반면, 다른 MTJ 전극(예를 들어, 자유 자성층 전극(130))은 제2 전위(예를 들어, 1V)로 유지된다. 그러므러, 자유 자성층(106)의 적어도 일부를 가로질러 발생되는 전계는 MTJ 전극들(105, 130)을 가로질러 인가되는 전압 및/또는 구동되는 전류의 함수이다. 이와 같이, 유전체층(150)의 두께 및 자유 자성층(106)에 대한 필드 플레이트(160)의 위치는 자화 상태를 스위칭하도록 MTJ 스택(103)을 통해 통과되는 임계 전압에 기초하여 결정될 수 있고, 그 결과인 전계는 도 2의 (a)-(d) 및 3의 (a)-(d)에 의해 더욱 도시되는 방식들로 임계 전류의 크기에 영향(예를 들어, 감소)을 준다.
도 1b에 도시되는 다른 실시예에서, 필드 플레이트(160)는 MTJ 전극들(105, 130) 양자 모두로부터 (예를 들어, 유전체층(150)에 의해) 전기적으로 고립된다. 이와 같이, 필드 플레이트는 STTM 디바이스(101)의 제3 독립적 단자로서 동작될 수 있다. 제3 독립적 단자로서, 유전체층(150)에 의해 지속될 수 있는 임의의 차분 전압(예를 들어, 유전체 항복 전압 미만임)은, 자유 자성층(106)을 통해 임계 전류를 유도하는데 활용되는 전위들(V0 및 V1)에서 MTJ 전극들(105 및 130) 사이에 인가되는 전류 구동 전압과는 독립적인 바이어스 전압(Vb)에 의해 제공될 수 있다. 터널링층(108)이 MTJ 전극들(105 및 130) 사이에서 지속될 수 있는 전압 레벨 차분을 제한할 수 있다는 점에 주의하면, 터널링층(108)을 가로질러 전계가 또한 발생되듯이, 도 1b에 도시된 바와 같이 전기적으로 독립적인 필드 플레이트(160)를 활용하는 실시예들에 의해, 더 높은 전압들, 이에 따른 더 강한 전계들이 달성될 수 있다.
도 2의 (a)-(d)는, 일 실시예에 따라, 평행 자성층의 분극 상태들이 스위칭되는 필드 플레이트를 포함하는 STTM 디바이스의 횡단면의 등측도들을 도시하는 반면, 도 3의 (a)-(d)는, 다른 실시예에 따라, 수직 자성층의 분극 상태들이 스위칭되는 필드 플레이트를 포함하는 STTM 디바이스의 횡단면의 등측도들을 도시한다. 이들 도면에 도시되는 바와 같이, 필드 플레이트(160)는 유전체층(150)을 둘러싸는 둘레를 형성하고, 이는 또한 자유 자성층(106)의 단면을 둘러싸는 고리를 형성한다. 도 2의 (a)에 도시된 바와 같이, 초기 상태에서, 자유 자성층(106) 내의 자화 다이폴들은, 필드 플레이트(160)와 자유 자성층 전극(도 2의 (a)에는 도시되지 않았지만, 도 1a에서의 전극(130)과 마찬가지로 자유 자성층(106)에 접속됨) 사이의 0 볼트 차분에 의해, x-축을 따르는 제1 방향으로 실질적으로 정렬된다.
도 2의 (b)에 도시된 상태에 대해서는, 필드 플레이트(160)와 자유 자성층 전극 사이에 전압 차분이 인가된다(예를 들어, 필드 플레이트(160)가 고정 자성층 전극 전위에 전기적으로 속박되는 예시적인 실시예의 경우, 자유 자성층 전극이 바이어스되지 않거나 또는 네거티브 전압인 필드 플레이트(160)에 + 전압이 인가됨). 이러한 전압 차분은 적어도 자유 자성층(106)의 주변 영역(275)까지 연장되는 전계를 발생시킨다. 필드 플레이트(160)가 자유 자성층(106) 주위에 둘레를 형성하는 바와 같이, 주변 영역(275)은 환형이고, 전계는 환형 주변 영역(275) 내의 자기 다이폴들과 상호작용하여, 이들을 (방사형으로) 그 초기 (바람직한) 배향으로부터 벗어나게 배향한다.
다음에, 도 2의 (c)에 도시된 바와 같이, 임계 전류(I)가 자유 자성층(106)을 통해 통과되는 한편, 필드 플레이트(160)는 자유 자성층 전극에 비하여 바이어스된다. 임계 전류(I)의 인가는 필드 플레이트(160)와 자유 자성층 전극 사이의 전압 차분의 인가와 실질적으로 즉각적일 수 있어(예를 들어, 필드 플레이트(160)가 고정 자성층 전극 전위에 전기적으로 속박되는 경우), 도 2의 (b) 및 (c)에 도시된 상태들은 용이하게 구별되지 않는다. 대안적으로, 도 2의 (b) 및 (c)에 도시된 상태들은, 도 1b를 참조하여 다른 곳에서 더욱 설명된 바와 같이, 필드 플레이트(160)가 독립적으로 바이어스될 수 있는 실시예들에 대해 구별될 수 있다. 특정의 이러한 실시예들에 대해, 임계 전류(I)의 인가 이전에 필드 플레이트로부터 바이어스를 제거하는 것 또한 가능할 수 있다. 도 2의 (c)는 제2 면내 방향으로의 전달 토크 유도된 자화 스위칭을 도시한다. 주변 영역(275)(즉, 엣지) 내의 다이폴들은 이미 바람직한 배향외의 것이기 때문에, 자화를 스위칭하도록 MTJ를 통과하는데 필요한 전류 (밀도)는, 도 2의 (a)에 도시된 초기 상태로부터 자화를 스위칭하는데 요구될 것에 비하여 효과적으로 감소된다. 이와 같이, 도 2의 (b)에 도시된 전계의 인가는 도 2의 (c)에 도시된 전달 토크 유도된 자화 스위칭을 강화하는 역할을 한다. 마지막으로, MTJ 스택의 상태가 스위칭된 상태로, 도 2의 (d)에 도시된 바와 같이, 전계(및 임계 전류)가 제거된다.
도 2의 (a)-(d)는 면내 자성 비등방성을 갖는 자유 자성층을 포함하는 MTJ 스택에 대해 전계 강화된 스핀 전달 토크 유도된 자화 스위칭을 도시하는 한편, 도 3의 (a)-(d)는 수직 자성 비등방성을 갖는 자유 자성층을 포함하는 MTJ 스택에 대해 동일한 것을 도시한다. 도 3의 (a)에 도시된 바와 같이, 필드 플레이트(160)와 유전체층(150)은 도 2의 (a)에 도시되었던 것과 동일한 자유 자성층(106)을 둘러싸는 둘레 구조들을 형성한다. 자유 자성층(106)의 초기 자화 상태는 제1 면외 방향에 있다. 도 3의 (b)에서, 필드 플레이트(160)와 자유 자성층 전극 사이에 바이어스가 인가되고(예를 들어, 필드 플레이트(160)에 + 바이어스), 주변 영역(275) 내의 다이폴들은 그들의 바람직한 배향을 상실한다. 도 3의 (c)에서, 임계 전류(I)는 MTJ 스택을 통해 통과되고, 전달 토크 유도된 자화 스위칭이 발생하여 다이폴들을 제2 면외 방향으로 재배향한다. 그리고, 전계(및 임계 전류)는 도 3의 (d)에서 제거된다.
도 4는, 일 실시예에 따라, 필드 플레이트를 포함하는 STTM 디바이스를 제조하는 방법(400)을 도시하는 흐름도이다. 도 5a, 5b, 5c, 5d 및 5e는, 일 실시예에 따라, 도 4의 방법에서의 동작들이 수행될 때, 필드 플레이트를 포함하는 STTM 디바이스의 등측도들을 도시한다.
방법(400)은 동작 401에서 기판(예를 들어, 실리콘 또는 기타 반도체 웨이퍼 등) 상에 MTJ 스택을 퇴적함으로써 메모리 엘리먼트를 형성하는 것으로 시작한다. 도 5a는, 고정 자성층 전극(105), 고정 자성층 전극(105) 위의(예를 들어, 바로 그 상의) 고정 자성층(110), 고정 자성층(110) 위의 자유 자성층(106)(이들 사이에 터널링층이 배치되지만 도시되지 않음), 및 자유 자성층(106) 위의(예를 들어, 바로 그 상의) 자유 자성층 전극(130)을 포함하는 예시적인 MTJ 스택을 도시한다. 동작 401에서는, 이에 제한되는 것은 아니지만, MTJ 스택에 특정한 재료들에 대해 기술분야에 알려진 퇴적(예를 들어, 스퍼터), 패터닝(예를 들어, 리소그래픽) 및 에치(예를 들어, 드라이 또는 웨트) 처리들과 같은 임의의 종래의 MTJ 스택을 형성하는 임의의 종래의 기술들이 적용될 수 있다. 도 5a에 도시된 바와 같이, MTJ 스택의 패터닝은 고정 자성층 전극(105) 상에서 중단되어, 전극(105)이 MTJ 스택을 넘어서 수평으로 연장되는 MTJ 스택은 전극(105)으로부터 수직으로 연장하는 메모리 엘리먼트를 형성한다.
다시 도 4를 참조하면, 도 5b에 더욱 도시된 바와 같이, MTJ 스택이 유전체층 내에 피복되는 동작 405로 방법(400)이 진행한다. 도시된 바와 같이, 유전체층(150)은 MTJ 스택의 실질적으로 수직인 측벽 상에 제어가능한 두께를 갖는 실질적으로 공형층을 형성한다. 선택된 유전체에 대한 기술분야에 알려진 임의의 종래의 퇴적 기술(예를 들어, 실리콘 이산화물에 대한 CVD)가 동작 405에서 활용될 수 있지만, 예시적인 실시예에서는 ALD(Atomic Layer Deposition) 공정이 활용되어, 예를 들어 하이-k 유전체층(예를 들어, HfO2)을 퇴적한다.
도 4로 돌아가서, 도 5c에 더욱 도시된 바와 같이, 유전체층(150)이 에치 백되어 MTJ 또는 전극(105)의 일부를 노출하는 동작 410A로 방법(400)이 진행하거나, 또는 방법(400)은 대안적으로 필드 플레이트가 형성되어 양 전극들로부터 필드 플레이트를 전기적으로 고립시키는(예를 들어, 도 1a에 도시된 구조를 형성하는) 이후까지 에치 백을 지연시킬 수 있다. 동작 410A가 수행되는 경우, 유전체층(150)으로서 선택되는 재료에 대해 기술분야에 알려진 임의의 비등방성 에치 공정(예를 들어, 드라이 플라즈마 에치)이 활용되어 MTJ 스택의 측벽들을 따라 유전체 스페이서를 자체-정렬로(즉, 예비 마스크 패터닝 동작 없이) 형성할 수 있다. 도 5c에 더욱 도시된 바와 같이, 유전체의 에치 백은 전극들(105 및 130) 양자 모두를 노출시키고, 이들은 동작 410에서 채택된 에치 공정에 내성이 있는 재료(들)이다.
그리고, 도 5d에 더욱 도시된 바와 같이, 필드 플레이트(160)용 도전성 재료의 층이 유전체층(150) 및 MTJ 스택 위에 퇴적되는 동작 415로 방법(400)(도 4)이 진행한다. 선택된 재료에 대해 기술분야에 알려진 임의의 종래의 퇴적 기술이 동작 415에서 활용될 수 있지만, 예시적인 실시예에서는 ALD가 활용되어 고도 공형 금속층을 퇴적한다. 도전성 재료가 전극(105)와 콘택트를 이루는 예시적인 실시예에서, 도전성 재료 조성은 전극(105)과 오믹 콘택트를 이루는 것으로 선택된다. 대안적으로, 전극(105)은 금속을 전해질로 올려놓는데 활용될 수 있거나, 촉매층이 퇴적되어(예를 들어, 스퍼터링되어) 금속을 무전해로 올려놓는데 활용될 수 있다.
도 4에 더욱 도시된 바와 같이, 동작 420에서는, 도 5e에 도시된 바와 같이, 도전성(예를 들어, 금속) 층이 에치 백되어, 다시 유리하게는 자체-정렬된(패터닝되지 않은) 비등방성 에치 프로세스로 유전체층(150)을 둘러싸는 도전성(금속) 스페이서를 형성한다. 필드 플레이트 에치 백 동작 동안, MTJ 전극(130)은 노출된다(에치 백 동작(420)에 채택되는 에치 공정에 내성이 있음). 도 5d에 더욱 도시된 바와 같이, 에치 백 공정의 지속시간은, 유리하게는 자유 자성층(106) 아래로(또는 한참 아래로) 리세스되지 않는 소망하는 높이(예를 들어, 대략 유전체층(150)의 높이)로 필드 플레이트(160)를 남기도록 조절될 수 있다. 동작 420에 후속하여, 방법(400)은, 유전체 에치 백 동작 410A가 수행되지 않은 것이 아니면 종래의 기술들을 사용하여 메모리 엘리먼트를 상호접속하는 것으로 완료하고, 이 경우 동작 430(또는 그 일부) 이전에 유전체 에치 백 동작 410B가 수행되어 상호접속을 위해 전극(130)을 노출시킨다.
도 6은, 본 발명의 일 실시예에 따라, 스핀 전달 토크 엘리먼트를 포함하는 STTM 비트 셀의 개략도를 도시한다. 스핀 전달 토크 엘리먼트(610)는: 자유 자성층 전극(611); 자유 자성층 전극(611)에 인접한 자유 자성층(614); 고정 자성층(618)에 인접한 고정 자성층 전극(616); 및 자유 자성층(614)과 고정 자성층(618) 사이에 배치되는 터널링층(622)을 포함하여, MTJ 구조를 완성한다. 유전체 엘리먼트(623)는, 제2 유전체 엘리먼트(623)에 인접하여 배치되는 필드 플레이트(660)와 함께, 고정 자성층 전극(616), 고정 자성층(618) 및 터널링층(622)에 인접하여 배치된다. 고정 자성층 전극 금속화(616)는 비트 라인(632)에 전기적으로 접속된다. 자유 자성층 전극 금속화(611)는 트랜지스터(634)에 접속된다. 트랜지스터(634)는 기술분야에서 통상적인 임의의 방식으로 워드 라인(636) 및 소스 라인(638)에 접속된다. 필드 플레이트(660)는, 고정 자성층 전극 금속화(616)에, 또는, 대안적으로는, STTM 비트 셀(600)의 전계 강화를 위한 독립적 바이어스 전압(VB)에 접속된다. STTM 비트 셀(600)은, STTM 비트 셀(600)의 동작을 위해, 고체 상태 불휘발성 메모리 디바이스들의 분야에서 숙련된 자들에게 이해되는 바와 같이, 추가적인 판독 및 기입 회로(도시되지 않음), 감지 증폭기(도시되지 않음), 비트 라인 기준(도시되지 않음) 등을 더 포함할 수 있다. 복수의 STTM 비트 셀(600)이 상호 동작가능하게 접속되어 메모리 어레이(도시되지 않음)를 형성할 수 있고, 이러한 메모리 어레이는 불휘발성 메모리 디바이스에 통합될 수 있다는 점이 이해되어야 한다.
도 7은, 본 발명의 일 실시예에 따라, 컴퓨팅 디바이스 플랫폼(700)의 등측도 및 이러한 플랫폼에 의해 채택되는 마이크로전자 디바이스(710)의 개략도(721)를 도시한다. 컴퓨팅 플랫폼(700)은, 각각 전자 데이터 디스플레이, 전자 데이터 처리 및 무선 전자 데이터 송신을 위해 구성되는 임의의 휴대용 디바이스, 또는 데스크탑 컴퓨터와 같은 고정형 디바이스, 또는 적어도 전자 데이터 처리를 위해 구성되는 서버 기기일 수 있다. 예시적인 모바일 실시예들에 대해서, 컴퓨팅 플랫폼(700)은, 태블릿, 스마트 폰, 랩톱 또는 울트라북 컴퓨터 등 중 임의의 것일 수 있고, 터치스크린(용량성, 유도성, 저항성 등)일 수 있는 디스플레이 스크린(705), 칩-레벨(SoC) 또는 패키지-레벨 집적형 마이크로전자 디바이스(710) 및 배터리(713)를 포함한다.
집적형 디바이스(710)는 확대도(721)에 더욱 도시된다. 예시적인 실시예에서, 디바이스(710)는 적어도 하나의 메모리 및 적어도 하나의 프로세서 칩(예를 들어, 멀티-코어 마이크로프로세서 및/또는 그래픽 프로세서 코어(730, 731))을 포함한다. 실시예들에서, 본 명세서의 다른 곳(예를 들어, 도 1a, 1B 등)에서 보다 상세히 설명되는 바와 같이, 전계 강화된 STTM(732)가 디바이스(710) 내에 집적된다. 디바이스(710)는, PMIC(Power Management Integrated Circuit)(715), 광대역 RF (무선) 송신기 및/또는 수신기를 포함하는 RFIC(RF (무선) Integrated Circuit)(725)(예를 들어, 디지털 기저대역, 및 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저 노이즈 증폭기를 더 포함하는 아날로그 프론트 엔드 모듈을 포함함), 및 그의 제어기(711) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(500)에 추가로 연결된다. 기능적으로, PMIC(715)는 배터리 전력 조절, DC-투-DC 변환 등을 수행하고, 따라서 배터리(713)에 연결되는 입력 및 다른 모든 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 더욱 도시된 바와 같이, 예시적인 실시예에서 RFIC(725)는, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생어 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는 임의의 다수의 무선 표준들 또는 프로토콜들을 구현하도록 제공되는 안테나에 결합되는 출력을 갖는다. 구현들에서, 이러한 모듈들은 각각 SoC로서 단일 칩상에 집적될 수 있거나, 패키징된 디바이스(710)의 패키지 기판에 연결된된 별도의 IC 상에 집적될 수 있거나, 보드 레벨로 집적될 수 있다.
도 8은, 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(1000)의 기능 블럭도이다. 컴퓨팅 디바이스(1000)는, 예를 들어, 플랫폼(700) 내부에서 확인될 수 있으며, 이에 제한되는 것은 아니지만, 프로세서(1004)(예를 들어, 애플리케이션 프로세서) 및 적어도 하나의 통신 칩(1006)과 같은 다수의 컴포넌트들을 수용하는 보드(1002)를 더 포함한다. 실시예들에서, 적어도 프로세서(1004)는 본 명세서의 다른 곳에서 설명되는 실시예들에 따라 전계 강화된 STTM과 (예를 들어, 온-칩으로) 집적된다. 프로세서(1004)는 보드(1002)에 물리적으로 및 전기적으로 연결된다. 프로세서(1004)는 프로세서(1004) 내에 패키징되는 집적 회로 다이를 포함한다. "프로세서"란 용어는 저항들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스 일부를 말할 수 있다.
일부 구현들에서, 적어도 하나의 통신 칩(1006)이 또한 보드(1002)에 물리적으로 및 전기적으로 연결된다. 다른 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부이다. 그 응용들에 따라, 컴퓨팅 디바이스(1000)는 보드(1002)에 물리적으로 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 플래시 메모리 또는 STTM 등의 형태인 불휘발성 메모리(예를 들어, RAM 또는 ROM), 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 스토리지 디바이스(하드 디스크 드라이브, SSD(Solid State Drive), CD(Compact Disc), DVD(Digital Versatile Disk) 등)를 포함한다.
통신 칩들(1006) 중 적어도 하나는 컴퓨팅 디바이스(1000)로의 및 이로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이란 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하는데 이용될 수 있다. 이러한 용어는 관련 디바이스들이 임의의 배선들을 포함하지 않음을 내포하지 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1006)은, 이에 제한되는 것은 아니지만, 본 명세서의 다른 곳에 설명되는 것들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 근거리 무선 통신들 전용일 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신들 전용일 수 있다.
위 설명은 예시적인 것으로 의도된 것이며 제한적인 것으로 의도된 것은 아니라는 점이 이해되어야 한다. 예를 들어, 도면들에서 흐름도들은 본 발명의 특정 실시예들에 의해 수행되는 동작들의 특정 순서를 도시하지만, 이러한 순서가 필요하지 않을 수 있다는 점이 이해되어야 한다(예를 들어, 대안적인 실시예들은, 이러한 동작들을 다른 순서로 수행할 수 있거나, 특정 작업들을 조합할 수 있거나, 특정 작업들을 중복할 수 있는 등). 또한, 위 설명을 읽어보고 이해하면 기술분야의 숙련된 자들에게 다수의 다른 실시예들이 명백할 것이다. 비록 본 발명이 특정 예시적 실시예들을 참조로 설명되었지만, 본 발명은 설명된 실시예들에 제한되지 않고, 첨부된 특허청구범위의 사상 및 범위 내에서 변형 및 대체로 실시될 수 있다는 점이 인식될 것이다. 따라서, 발명의 범위는, 첨부된 특허청구범위를 참조하여, 이러한 특허청구범위가 속하는 균등물들의 전체 범주와 함께, 결정되어야 한다.
Claims (20)
- 전계 강화된 스핀 토크 전달 메모리 디바이스로서,
제1 전극 및 제2 전극;
상기 제1 전극과 제2 전극 사이에 배치되는 고정 자성층(fixed magnetic layer) 및 자유 자성층 - 상기 고정 자성층과 자유 자성층 사이에 터널링층이 더 배치되고, 상기 제1 전극 및 상기 제2 전극은 상기 고정 자성층 및 상기 자유 자성층 중 대응하는 하나의 자성층에 전기적으로 연결됨 -;
상기 자유 자성층에 인접하는 유전체층;
상기 유전체층에 의해 상기 자유 자성층으로부터 분리되는 필드 플레이트
를 포함하고,
상기 필드 플레이트는 상기 제1 및 제2 전극들 중 하나와 직접 접촉하여 배치되고,
상기 자유 자성층은 상기 터널링층 위에 배치되고 상기 터널링층은 상기 고정 자성층 위에 배치되어 스택을 형성하고,
상기 유전체층은 상기 스택의 측벽을 둘러싸는 둘레를 형성하고, 상기 유전체층은 상기 스택의 수직 높이의 적어도 일부인 수직 높이를 갖고,
상기 필드 플레이트는 상기 유전체층을 둘러싸는 둘레를 형성하고, 상기 필드 플레이트는 상기 스택의 수직 높이의 적어도 일부인 수직 플레이트 높이를 갖는
디바이스. - 제1항에 있어서,
전류 흐름은 상기 자유 자성층의 두께를 통과하고, 상기 유전체층은 상기 자유 자성층의 두께와 관련되는 측벽에 인접하고, 상기 필드 플레이트는 상기 유전체층에 의해 상기 자유 자성층 측벽으로부터 분리되는 디바이스. - 제1항에 있어서,
상기 필드 플레이트는 상기 제1 및 제2 전극 중 적어도 하나의 전극과의 사이에 전계를 인가하기 위한 것이고, 상기 전계는 상기 자유 자성층을 통과되는 전류의 방향에 평행하지 않은 성분을 갖는 디바이스. - 제2항에 있어서,
상기 필드 플레이트는, 상기 제1 및 제2 전극들 중 하나의 전위와 동등한 전위로 유지되는 도전체이고, 인가되는 전계는 상기 제1 및 제2 전극에 인가되는 전압들의 차분의 함수이며, 상기 전압들의 차분은 상기 자유 자성층을 통해 상기 제1 및 제2 전극들 사이에 전류를 구동하는 디바이스. - 삭제
- 제1항에 있어서,
상기 스택, 상기 유전체층 및 상기 필드 플레이트는 모두 상기 제1 전극 상에 배치되고, 상기 유전체층의 수직 높이는 상기 스택의 수직 높이를 초과하여 상기 필드 플레이트를 상기 제2 전극의 측벽으로부터 분리하는 디바이스. - 제6항에 있어서,
상기 유전체층의 수직 높이는 상기 수직 플레이트 높이를 초과하는 디바이스. - 제1항에 있어서,
상기 유전체층은 8보다 큰 유전 상수를 갖는 하이-k(high-k) 유전체이고, 상기 필드 플레이트 및 상기 제1 전극은 양자 모두 금속들인 디바이스. - 제1항에 있어서,
상기 제1 또는 제2 전극, 소스 라인 및 워드 라인에 전기적으로 접속되는 트랜지스터를 더 포함하는 디바이스. - 스핀 토크 전달 메모리 디바이스를 제조하는 방법으로서,
금속층 위에 수직으로 배향되는 MTJ(Magnetic Tunneling Junction) 엘리먼트를 형성하는 단계 - 상기 MTJ 엘리먼트는 상기 금속층과 접촉하는 제1 단부 및 반대쪽의 제2 단부를 포함함 -;
상기 MTJ 엘리먼트 위에 유전체층을 퇴적하는 단계;
상기 유전체층의 제1 부분을 에치 백(etch back)하여 상기 금속층의 일부 및 상기 MTJ 엘리먼트의 상기 제2 단부를 노출시키는 단계;
상기 유전체층 위에 도전층을 퇴적하는 단계;
상기 도전층을 에치 백하여 상기 MTJ 엘리먼트의 상기 제2 단부를 노출시키는 단계; 및
상기 MTJ 엘리먼트의 상기 제2 단부에 대한 콘택트를 형성하는 단계
를 포함하는 방법. - 제10항에 있어서,
상기 유전체층을 퇴적하는 단계는 ALD(Atomic Layer Deposition)에 의해 하이-k 유전체층을 퇴적하는 단계를 더 포함하고, 상기 유전체층의 제1 부분을 에치 백하는 단계는 상기 유전체층을 비등방성으로 에치하여 상기 MTJ 엘리먼트의 둘레를 둘러싸는 스페이서를 형성하는 단계를 더 포함하는 방법. - 제11항에 있어서,
상기 도전층을 퇴적하는 단계는, CVD, ALD 또는 전해 또는 무전해 플레이팅 중 적어도 하나에 의해 금속을 퇴적하는 단계를 더 포함하는 방법. - 제10항에 있어서,
상기 MTJ 엘리먼트를 형성하는 단계는,
바닥 콘택트(bottom contact)를 형성하는 단계;
상기 바닥 콘택트 위에 고정 자성층을 형성하는 단계;
상기 고정 자성층 위에 터널링층을 형성하는 단계;
상기 터널링층 위에 자유 자성층을 형성하는 단계; 및
적어도 상기 자유 자성층의 측벽을 노출시키는 단계를 더 포함하는 방법. - 제13항에 있어서,
상기 유전체층의 제1 부분을 에치 백하는 단계는, 상기 자유 자성층의 측벽을 다시 노출하지 않고 상기 MTJ 엘리먼트의 제2 단부를 노출시키도록 상기 유전체층의 수직 높이를 감소시키는 단계를 더 포함하는 방법. - 제14항에 있어서,
상기 도전층을 에치 백하는 단계는, 상기 유전체층의 수직 측벽을 노출시키도록 상기 도전층의 수직 높이를 감소시키는 단계를 더 포함하는 방법. - 제13항에 있어서,
상기 고정 자성층을 형성하는 단계는 CoFeB를 퇴적하는 단계를 더 포함하고, 상기 터널링층을 형성하는 단계는 MgO를 퇴적하는 단계를 더 포함하는 방법. - 스핀 토크 전달 메모리 디바이스에서의 로직 상태를 변경하는 방법으로서,
제1 전극과 제2 전극 사이에 배치되는 고정 자성층, 터널링층 및 자유 자성층을 통해 전류를 유도하는 단계 - 상기 제1 전극 및 상기 제2 전극은 상기 고정 자성층 및 상기 자유 자성층 중 대응하는 하나의 자성층에 전기적으로 연결됨 -;
상기 자유 자성층에 인접하는 유전체층에 의해 상기 자유 자성층으로부터 분리되는 필드 플레이트와 상기 제1 전극 사이의 전류의 방향에 평행하지 않은 전계를 유도하는 단계 -
상기 필드 플레이트는 상기 제1 및 제2 전극들 중 하나와 직접 접촉하여 배치되고, 상기 자유 자성층은 상기 터널링층 위에 배치되고 상기 터널링층은 상기 고정 자성층 위에 배치되어 스택을 형성하고,
상기 유전체층은 상기 스택의 측벽을 둘러싸는 둘레를 형성하고, 상기 유전체층은 상기 스택의 수직 높이의 적어도 일부인 수직 높이를 갖고,
상기 필드 플레이트는 상기 유전체층을 둘러싸는 둘레를 형성하고, 상기 필드 플레이트는 상기 스택의 수직 높이의 적어도 일부인 수직 플레이트 높이를 가짐 -; 및
상기 자유 자성층에서의 자기 다이폴들의 배향을 상기 전류 및 전계에 응답하여 제1 배향으로부터 제2 배향으로 스위칭하는 단계
를 포함하는 방법. - 제17항에 있어서,
상기 전계는 상기 전류의 방향에 실질적으로 직교하는 방법. - 제17항에 있어서,
상기 제1 및 제2 배향들은 상기 전계에 수직인 방법. - 제17항에 있어서,
상기 제1 및 제2 배향들은 상기 전계에 평행한 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/725,235 | 2012-12-21 | ||
| US13/725,235 US9166150B2 (en) | 2012-12-21 | 2012-12-21 | Electric field enhanced spin transfer torque memory (STTM) device |
| PCT/US2013/047395 WO2014099000A1 (en) | 2012-12-21 | 2013-06-24 | Electric field enhanced spin transfer torque memory (sttm) device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150068428A KR20150068428A (ko) | 2015-06-19 |
| KR101726525B1 true KR101726525B1 (ko) | 2017-04-12 |
Family
ID=50974488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157011726A KR101726525B1 (ko) | 2012-12-21 | 2013-06-24 | 전계 강화된 스핀 전달 토크 메모리(ｓｔｔｍ) 디바이스 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9166150B2 (ko) |
| KR (1) | KR101726525B1 (ko) |
| CN (1) | CN104813470B (ko) |
| DE (1) | DE112013005558T5 (ko) |
| GB (1) | GB2523932B (ko) |
| TW (1) | TWI574440B (ko) |
| WO (1) | WO2014099000A1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9166150B2 (en) * | 2012-12-21 | 2015-10-20 | Intel Corporation | Electric field enhanced spin transfer torque memory (STTM) device |
| US9373663B2 (en) * | 2013-09-20 | 2016-06-21 | Avalanche Technology, Inc. | Landing pad in peripheral circuit for magnetic random access memory (MRAM) |
| US10003014B2 (en) * | 2014-06-20 | 2018-06-19 | International Business Machines Corporation | Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching |
| KR102265800B1 (ko) * | 2014-07-07 | 2021-06-16 | 인텔 코포레이션 | 자성 콘택들을 갖는 스핀-전달 토크 메모리(sttm) 디바이스들 |
| US9747967B2 (en) * | 2014-09-26 | 2017-08-29 | Intel Corporation | Magnetic field-assisted memory operation |
| KR101739640B1 (ko) | 2015-02-23 | 2017-05-24 | 고려대학교 산학협력단 | 다층 자성 박막 스택 및 이를 포함하는 비휘발성 메모리 소자 |
| EP3314672A4 (en) * | 2015-06-24 | 2019-03-06 | INTEL Corporation | SPIN LOGIC DEVICE WITH HIGH SPIN INJECTION EFFICIENCY FROM A SPIN SPIN TRANSFER LAYER |
| CN108292700B (zh) * | 2015-12-07 | 2022-06-07 | 英特尔公司 | 磁性隧道结的热预算增强 |
| CN105633111B (zh) * | 2016-03-08 | 2018-09-21 | 华中科技大学 | 一种电场辅助写入型磁隧道结单元及其写入方法 |
| WO2018063177A1 (en) * | 2016-09-28 | 2018-04-05 | Intel Corporation | Spin transfer torque memory device having a pmos transistor coupled to a spin transfer torque element |
| JP2018061025A (ja) * | 2016-10-06 | 2018-04-12 | Tdk株式会社 | 周波数可変磁気抵抗効果素子、及びそれを用いた発振器・検波器・フィルタ |
| US10319424B1 (en) | 2018-01-08 | 2019-06-11 | Spin Memory, Inc. | Adjustable current selectors |
| US10770510B2 (en) * | 2018-01-08 | 2020-09-08 | Spin Memory, Inc. | Dual threshold voltage devices having a first transistor and a second transistor |
| US10756259B2 (en) * | 2018-11-20 | 2020-08-25 | Applied Materials, Inc. | Spin orbit torque MRAM and manufacture thereof |
| US10862022B2 (en) | 2018-12-06 | 2020-12-08 | Sandisk Technologies Llc | Spin-transfer torque MRAM with magnetically coupled assist layers and methods of operating the same |
| US10811596B2 (en) | 2018-12-06 | 2020-10-20 | Sandisk Technologies Llc | Spin transfer torque MRAM with a spin torque oscillator stack and methods of making the same |
| US10797227B2 (en) | 2018-12-06 | 2020-10-06 | Sandisk Technologies Llc | Spin-transfer torque MRAM with a negative magnetic anisotropy assist layer and methods of operating the same |
| US11469214B2 (en) * | 2018-12-22 | 2022-10-11 | Xcelsis Corporation | Stacked architecture for three-dimensional NAND |
| US11729996B2 (en) | 2021-07-30 | 2023-08-15 | International Business Machines Corporation | High retention eMRAM using VCMA-assisted writing |
| EP4362650A1 (en) * | 2022-10-31 | 2024-05-01 | Commissariat à l'énergie atomique et aux énergies alternatives | Magnetic tunnel junction, array of magnetic tunnel junctions, and associated fabrication method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120294077A1 (en) | 2011-05-16 | 2012-11-22 | Micron Technology, Inc. | Spin torque transfer memory cell structures and methods |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1791984A (zh) * | 2003-03-31 | 2006-06-21 | 磁旋科技公司 | Mram体系结构和利用所述体系结构来制备mram存储器的方法和系统 |
| US7067866B2 (en) * | 2003-03-31 | 2006-06-27 | Applied Spintronics Technology, Inc. | MRAM architecture and a method and system for fabricating MRAM memories utilizing the architecture |
| US7598579B2 (en) * | 2007-01-30 | 2009-10-06 | Magic Technologies, Inc. | Magnetic tunnel junction (MTJ) to reduce spin transfer magnetization switching current |
| US7683447B2 (en) * | 2007-09-12 | 2010-03-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | MRAM device with continuous MTJ tunnel layers |
| US7577020B2 (en) * | 2007-10-01 | 2009-08-18 | Shine Chung | System and method for reading multiple magnetic tunnel junctions with a single select transistor |
| US8634231B2 (en) | 2009-08-24 | 2014-01-21 | Qualcomm Incorporated | Magnetic tunnel junction structure |
| JP2010114143A (ja) * | 2008-11-04 | 2010-05-20 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
| FR2961632B1 (fr) * | 2010-06-18 | 2013-04-19 | Centre Nat Rech Scient | Memoire magnetoelectrique |
| US8300454B2 (en) * | 2010-09-17 | 2012-10-30 | Micron Technology, Inc. | Spin torque transfer memory cell structures and methods |
| JP2012069607A (ja) | 2010-09-21 | 2012-04-05 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| US8203870B2 (en) | 2010-11-23 | 2012-06-19 | Seagate Technology Llc | Flux programmed multi-bit magnetic memory |
| US8557610B2 (en) * | 2011-02-14 | 2013-10-15 | Qualcomm Incorporated | Methods of integrated shielding into MTJ device for MRAM |
| US8313960B1 (en) | 2011-05-03 | 2012-11-20 | Avalanche Technology, Inc. | Magnetic tunnel junction (MTJ) formation using multiple etching processes |
| US8592927B2 (en) * | 2011-05-04 | 2013-11-26 | Magic Technologies, Inc. | Multilayers having reduced perpendicular demagnetizing field using moment dilution for spintronic applications |
| US8860156B2 (en) * | 2012-09-11 | 2014-10-14 | Headway Technologies, Inc. | Minimal thickness synthetic antiferromagnetic (SAF) structure with perpendicular magnetic anisotropy for STT-MRAM |
| US8836056B2 (en) * | 2012-09-26 | 2014-09-16 | Intel Corporation | Perpendicular MTJ stacks with magnetic anisotropy enhancing layer and crystallization barrier layer |
| US9166150B2 (en) * | 2012-12-21 | 2015-10-20 | Intel Corporation | Electric field enhanced spin transfer torque memory (STTM) device |
-
2012
- 2012-12-21 US US13/725,235 patent/US9166150B2/en not_active Expired - Fee Related
-
2013
- 2013-06-24 KR KR1020157011726A patent/KR101726525B1/ko active IP Right Grant
- 2013-06-24 DE DE112013005558.9T patent/DE112013005558T5/de active Granted
- 2013-06-24 WO PCT/US2013/047395 patent/WO2014099000A1/en active Application Filing
- 2013-06-24 GB GB1510573.7A patent/GB2523932B/en active Active
- 2013-06-24 CN CN201380060845.3A patent/CN104813470B/zh active Active
- 2013-11-14 TW TW102141484A patent/TWI574440B/zh active
-
2015
- 2015-10-19 US US14/887,168 patent/US9437808B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120294077A1 (en) | 2011-05-16 | 2012-11-22 | Micron Technology, Inc. | Spin torque transfer memory cell structures and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104813470A (zh) | 2015-07-29 |
| GB2523932A (en) | 2015-09-09 |
| WO2014099000A1 (en) | 2014-06-26 |
| TWI574440B (zh) | 2017-03-11 |
| TW201438301A (zh) | 2014-10-01 |
| US20160043302A1 (en) | 2016-02-11 |
| US9437808B2 (en) | 2016-09-06 |
| US9166150B2 (en) | 2015-10-20 |
| US20140177326A1 (en) | 2014-06-26 |
| GB2523932B (en) | 2019-09-04 |
| KR20150068428A (ko) | 2015-06-19 |
| CN104813470B (zh) | 2017-08-25 |
| DE112013005558T5 (de) | 2015-08-20 |
| GB201510573D0 (en) | 2015-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101726525B1 (ko) | 전계 강화된 스핀 전달 토크 메모리(ｓｔｔｍ) 디바이스 | |
| KR101708844B1 (ko) | 안정성이 향상된 수직 스핀 전달 토크 메모리(sttm) 디바이스 및 그의 형성 방법 | |
| KR102551980B1 (ko) | 수직 자기 터널 접합(pmtjs)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체 | |
| US9105839B2 (en) | Perpendicular spin transfer torque memory (STTM) device having offset cells and method to form same | |
| US11640995B2 (en) | Ferroelectric field effect transistors (FeFETs) having band-engineered interface layer | |
| US9728238B2 (en) | Spin transfer torque memory (STTM) device with half-metal and method to write and read the device | |
| CN110660901A (zh) | 在自旋轨道矩电极和自由层之间具有用于改进性能的插入层的自旋轨道矩器件 | |
| KR20180120151A (ko) | Stt-mram 메모리 어레이를 로직 프로세서에 통합시키기 위한 접근법 및 결과적 구조체 | |
| EP3048647A1 (en) | Spin torque driven magnetic tunnel junction (stt-mtj) with non-uniform current path | |
| US11557629B2 (en) | Spin orbit memory devices with reduced magnetic moment and methods of fabrication | |
| KR20190142201A (ko) | 개선된 보유 및 열 안정성을 갖는 수직 스핀 전달 토크 디바이스 | |
| US20200066967A1 (en) | Damascene-based approaches for fabricating a pedestal for a magnetic tunnel junction (mtj) device and the resulting structures | |
| US11430944B2 (en) | Interconnect structures for logic and memory devices and methods of fabrication | |
| KR20170066320A (ko) | Psttm mtj 구성에서 자기 확산 배리어들 및 필터 | |
| US10504962B2 (en) | Unipolar current switching in perpendicular magnetic tunnel junction (pMTJ) devices through reduced bipolar coercivity | |
| WO2018236356A1 (en) | FERROELECTRIC FIELD EFFECT TRANSISTORS (FEFET) HAVING COMPOUND SEMICONDUCTOR CHANNELS | |
| WO2019005082A1 (en) | JUNCTION DEVICES WITH MAGNETIC TUNNEL EFFECT WITH SIDE WALL DEGREASER | |
| WO2018236360A1 (en) | PHASE FIELD EFFECT TRANSISTORS HAVING FERROELECTRIC GRID DIELECTRICS | |
| WO2017052573A1 (en) | Stepped magnetic tunnel junction devices, methods of forming the same, and devices including the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |