KR101381345B1 - 다층 인쇄 회로 기판 - Google Patents

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KR101381345B1
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히로시 오노
사토시 아라이
타다시 쿠보데라
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엔이씨 도낀 가부시끼가이샤
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Abstract

본 발명의 다층(multilayer) 인쇄 회로 기판은 본질적으로 자성 재료로 이루어지는 내부 자성체층을 포함한다. 상기 내부 자성체층은 화학 결합 또는 반데르 발스력의 작용에 의해 형성될 수 있다. 내부 자성체층은 각각이 자성을 제공하는 복수의 자성 유닛을 포함할 수 있으며, 강한 상호작용에 의해 상기 자성 유닛을 서로 자기적으로 커플링함으로써 형성될 수 있다. 상기 내부 자성체층은 본질적으로 페라이트 막으로 이루어질 수 있다. 상기 페라이트 막은 무전해 도금 방법에 의해 상기 내부 전도체층 상에 직접 형성될 수 있다. 상기 페라이트 막은 본질적으로 산화 금속 조성물로 이루어질 수 있으며, 상기 금속 조성물은 FeaNibZncCod의 조성식에 의해 표현되며, 여기서, a + b + c + d = 3.0 ; 2.1≤a≤2.7 ; 0.1≤b≤0.3; 0.1≤c≤0.7; 및 0≤d≤0.15이다.

Description

다층 인쇄 회로 기판{MULTILAYER PRINTED CIRCUIT BOARD}
본 발명은 반도체 소자와 같은 전자 부품이 실장되는 인쇄 회로 기판에 관한 것이다. 특히, 본 발명은 다층 인쇄 회로 기판에 관한 것이다.
다층 인쇄 회로 기판 및 상기 기판상에 실장된 전자 부품을 구비한 최근의 전자 장치에서, 다양한 이유로 다층 인쇄 회로 기판의 전원층 또는 접지층에 고주파수 전류가 흐른다. 예컨대, 전력 공급층과 신호층 사이의 정적 자기 커플링은 고주파수 전류가 상기 전력 공급층에 흐르도록 야기한다. 약해진 접지층은 고주파수 전류가 상기 접지층에 흐르도록 야기한다. 복귀-전류 경로의 길이 또한 고주파수 전류가 상기 접지층에 흐르는데 영향을 미친다. 상기 전원층 또는 접지층으로의 고주파수 전류의 흐름은 잡음 방사 문제를 야기할 수 있는 큰 전류-루프를 구성한다.
그와 같은 잡음은 다층 인쇄 회로 기판의 내부층으로부터 방사되기 때문에, 상기 다층 인쇄 회로 기판의 외부 표면상에 고착된 잡음 억제 시트는 잡음의 감소에 거의 영향을 주지 못한다.
JP-A 2006-100608 또는 JP-A 2006-019590은 적어도 일부분이 자성 재료로 형성된 사전-주입(pre-impregnation) 시트를 개시하며, 이들 문서는 본 명세서에서 참조로 통합된다. 사전-주입 재료로 형성된 다층 인쇄 회로 기판은 그 내부로부터 방사된 상술한 바와 같은 잡음을 억제할 수 있다. 그러나, 실용적인 용도 측면에서 바람직한 잡음 억제 특성을 획득하기 위해, 상기 자성 재료를 갖는 사전-주입 재료는 매우 두꺼워진다. 사전-주입 재료가 두꺼울수록 다층 회로 기판은 더 커진다. 따라서, 소형 크기를 가지면서 상술한 잡음을 억제할 수 있는 새로운 구조가 필요하다.
본 발명의 일 양태에 따르면, 다층 인쇄 회로 기판은 본질적으로 자성 재료로 이루어지는 내부 자성체층을 포함한다. 상기 내부 자성체층은 화학 결합 또는 반데르 발스력의 작용에 의해 형성될 수 있다. 상기 내부 자성체층은 각각이 자성을 제공하는 복수의 자성 유닛을 포함할 수 있으며, 강한 상호작용을 이용하여 상기 자성 유닛을 서로 자기적으로 커플링함으로써 형성될 수 있다. 상기 내부 자성체층은 본질적으로 페라이트 막으로 이루어질 수 있다. 상기 페라이트 막은 무전해 도금 방법에 의해 상기 내부 전도체층 상에 직접 형성될 수 있다. 상기 페라이트 막은 본질적으로 산화 금속 조성물로 이루어질 수 있으며, 상기 금속 조성물은 FeaNibZncCod의 조성식에 의해 표현되며, 여기서, a + b + c + d = 3.0 ; 2.1≤a≤2.7 ; 0.1≤b≤0.3; 0.1≤c≤0.7; 및 0≤d≤0.15이다.
본 발명의 목적의 이해 및 그 구조의 완전한 이해는 다음의 바람직한 실시예의 설명을 연구하고 첨부한 도면을 참조함으로써 이루어질 수 있다.
본 발명은 다양한 변형 및 대안적인 형태로 될 수 있는 한편, 그 특정 실시예는 도면에서 예시의 방식으로 도시되며 본 명세서에서 상세하게 설명될 것이다. 그러나, 상기 도면 및 그에 대한 상세한 설명은 본 발명을 개시된 특정 형태로 제한하려는 것이 아니며, 오히려 첨부된 청구범위에 의해 정의된 본 발명의 정신 및 범위내에 있는 모든 변형, 등가물 및 대안을 포괄하는 것임을 이해할 것이다.
본 발명자는 JP-A 2006-100608 또는 JP-A 2006-019590의 문제점을 연구하였으며 그 문제점의 원인을 발견하였다. 먼저, 상기 문제점의 원인에 대해 설명하도록 한다.
일반적으로, 잡음 억제 부재 또는 재료가 인쇄 회로 기판상에 형성된 신호 패턴과 같은 전송 라인 상에 직접 배치되면, 그 잡음 억제 효과는 다음의 식 (1)에 의해 표현된다:
Figure 112007083875372-pat00001
여기서, Ploss/Pin은 단위 라인 길이당 잡음 억제 효과를 나타내며, M은 상기 전송 라인을 흐르는 전류에 의해 야기된 고주파수 자속과 잡음 억제 부재 사이의 커플링 계수이며, δ는 상기 잡음 억제 부재의 두께이다.
커플링 계수(M)는 상기 잡음 억제 부재와 상기 전송 라인 사이의 간극 (clearance)에 의해 영향을 받으며; 큰 간극은 상기 커플링 계수(M)를 현저하게 저하시킬 수 있다. 따라서, 큰 잡음 억제 효과를 얻기 위해 상기 간극의 제거가 요구된다. 그러나, 복합 자성 시트가 잡음 억제 부재로서 사용되는 경우에, 접착 테이프가 사용되어 상기 복합 자성 시트를 상기 전송 라인에 고정시킨다; 상기 접착 테이프를 실용적인 용도에서 생략하는 것은 곤란하다. 상기 접착 테이프의 두께는 상기 복합 자성 시트의 커플링 계수(M)을 저하시킨다. 또한, JP-A 2006-100608 또는 JP-A 2006-019590에 개시된 바와 같은 일반적인 복합 자성 재료는 자성 입자 및 이들을 결합하는 폴리머를 포함한다. 상기 폴리머는 또한 상기 전송 라인과 상기 자성 입자 사이의 실질적인 갭을 제공한다. 상기 실질적인 갭은 또한 상기 복합 자성 시트의 커플링 계수 M의 저하를 야기한다.
상기 식 (1)을 참조하면, 잡음 억제 부재의 특성이 또한 상기 잡음 부재의 허수 부분 투자율(μ")의 크기 및 그 주파수 특성이나 분포 프로파일에 의존한다. 특히, 다음의 3가지 조건은 매우 중요하다: 1) 초기 투자율(μi) 및 공진 주파수(fr)의 곱 (μi×fr)이 크다; 2) 공진 주파수(fr)은 넓은 주파수 범위에서 제어가능하다; 3) 상기 분포 프로파일은 그 피크를 향해 갑작스럽게 변화한다. 상기 곱 (μi×fr)은 상기 재료의 형상뿐 아니라 사용된 재료에 고유한 이방성 자기장(Ha) 및 포화 자화(Ms)에 의해 영향을 받는다. 초기 투자율(μi) 및 공진 주파수(fr)는 다음의 식 (2) 및 (3)에 의해 각각 표현되며, 초기 투자율(μi) 및 공진 주파수(fr)는 다음의 식 (4)를 충족시킨다:
Figure 112007083875372-pat00002
여기서 μ0는 진공 투자율이다.
식 (4)로부터 이해되는 바와 같이, 상기 곱 (μi×fr)은 포화 자화(Ms)에 비례한다. 다시 말해, 상기 곱 (μi×fr)은 재료가 동일한 포화 자화(Ms)를 갖는 경우에 기본적으로 일정하다; 이것이 스노크(Snoek)의 법칙이다.
또한, 복합 자성 재료의 잡음 억제 부재 또는 상기 잡음 억제 부재를 포함하는 사전-주입 시트가 자성 경로를 따라 다른 반자기장(Nd(x)×Ms)에 의해 영향받는다. 상기 반자기장(Nd(x)×Ms)은 자성 입자의 형상에 의존한다. 상술한 반자기 장(Nd(x)×Ms)은 비자성 폴리머에 의해 상기 자성 입자를 서로로부터 떨어지도록 함으로써 야기되는 것으로 추정된다. 상기 반자기장(Nd(x)×Ms)은 다음의 식 (5)에 의해 표현된 바와 같이, 개방 자성 경로에서 자성 재료의 유효 투자율(μe)에 영향을 준다. 따라서, 상기 복합 자성 재료의 잡음 억제 부재 또는 사전-주입 시트는 상기 자성 경로를 따라 극도로 작은 유효 투자율(μe)을 갖는다.
Figure 112007083875372-pat00003
식 (1)로부터 이해되는 바와 같이, 잡음 억제 부재의 잡음 억제 효과는 상기 잡음 억제 부재의 큰 두께 δ에 더 의존한다. 그러나, 상기 잡음 억제 부재의 큰 두께 δ는 다층 인쇄 회로 기판의 전도체층 사이에 큰 거리를 형성한다. 상기 전도체층 사이의 큰 거리가 잡음 방사를 증가시키기 때문에, 상기 잡음 억제 부재의 큰 두께 δ는 실용적인 용도에 채택될 수 없다.
상기 JP-A 2006-100608 또는 JP-A 2006-019590의 문제점을 해결하기 위해, 잡음 억제 부재 또는 재료가 큰 커플링 계수(M) 및 큰 곱 (μi×fr)을 갖지만 작은 두께 δ를 갖는 것이 바람직하다. 일반적으로, 상기 스노크의 법칙의 제약을 넘는 큰 곱 (μi×fr)을 획득할 수는 없다. 그러나, 상기 잡음 억제 부재의 형상이 추가의 계수로 고려된다면, 그 두께 방향을 따른 반자기장(Nd(z)×Ms)은 스핀의 세차운동(precession) 에너지를 높이는 기능을 한다. 상기 반자기장(Nd(z)×Ms)을 이용함으로써, 식 (3)은 다음의 식 (6)으로 다시 기입된다:
Figure 112007083875372-pat00004
여기서 주목할 사항은, 이방성 자기장(Ha), 포화 자화(Ms) 및 진공 투자율(μ0)이 다음의 조건: Ha×Ms/μ0 >> 1을 충족한다는 것이다. 상기 조건을 고려하여, 자성막은 상기 자성 막과 동일한 화학 조성물을 갖는 자성 벌크(bulk)에 비해 더 큰 반자기장(Nd(z)×Ms)을 갖는다. 따라서, 상기 자성 막은 상기 자성 벌크보다 높은 공진 주파수(fr)을 갖는다. 예컨대, 상기 페라이트 도금 막은 소결 페라이트 벌크 또는 두꺼운 막 자성 재료의 크기 정도로 더 큰 곱 (μi×fr)을 갖는다. 또한, 본질적으로 자성 재료, 예컨대 상술한 페라이트 도금 막으로 이루어진 자성 막에는 폴리머와 접착 시트가 없기 때문에 복합 자성 재료에 비해 큰 커플링 계수(M)를 갖는다. 상기 복합 자성 시트의 반자기장(Nd(x)×Ms)을 고려하여, 본질적으로 자성 재료로 이루어지는 자성막은 상기 복합 자성 시트보다 큰 곱 (μi×fr)을 갖는다. 또한, 상기 자성막은 상기 인쇄 회로 기판의 허용오차를 제조하는 것보다 작은 두께 δ를 갖는다; 상기 작은 두께 δ는 상기 인쇄 회로 기판의 크기에 영향을 주지 않는다.
상기 논의에 기초하여, 본 발명의 일 실시예에 따른 다층 인쇄 회로 기판은 본질적으로 자성 재료로 이루어지며 폴리머와 같은 비자성 결합제를 사용하지 않고 화학 결합 또는 반데르 발스력의 작용에 의해 형성되는 내부 자성체층을 포함한다. 구체적으로, 상기 페라이트 도금 막은 본 실시예에서 내부 자성체층으로서 사용된다. 상기 페라이트 도금 막은 페라이트 도금 방법에 의해 형성된다. 바람직하게는, 상기 페라이트 도금 막은 무전해 도금 방법에 의해 형성된다.
예컨대, 상기 페라이트 도금 방법은 USP 4,477,319에 개시된 방법이며, 그 내용은 본 명세서에서 참조로 통합된다. 본 실시예의 페라이트 도금 방법은, 적어도 철 이온을 함유하는 특정 용액을 준비하는 단계; 타겟의 표면을 상기 특정 용액에 가져가 Fe2 + 이온, 또는 Fe2 + 이온 및 다른 금속 수산화 이온을 야기하여 상기 타겟의 표면상에 흡수되게 하는 단계; 상기 흡수된 Fe2 + 이온을 산화하여 Fe3 + 이온을 획득함으로써 상기 특정 용액에서의 상기 Fe3 + 이온 및 금속 수산화 이온이 페라이트 결정 작용을 겪게 하여 상기 타겟의 표면상에 페라이트 막이 형성된다. 본 실시예에 따른 페라이트 도금의 타겟은 예컨대, 본 실시예의 다층 인쇄 회로 기판에 포함된 내부 전도체층이다.
도 1에 도시된 바와 같이, 상기 페라이트 도금 막은 높은 균질성 (homogeneity)을 갖는 복수의 주상 크리스털을 포함한다. 상기 페라이트 도금 막에서, 상기 주상 크리스털의 인접한 크리스털이 강한 교환 상호작용에 의해 서로 자기적으로 커플링된다. 따라서, 상기 페라이트 도금 막은 이방성 자기장의 작은 변동을 갖는다. 이방성 자기장의 작은 변동은 주파수 특성의 분포 프로파일이 그 피크를 향해 갑자기 변화하도록 야기하여 상기 페라이트 도금 막은 신호 주파수를 감소시키지 않고 적합한 잡음 억제 효과를 제공할 수 있다. 또한, 상술한 교환 상호작용이 자성 경로를 따라 극도로 작은 반자기장(Nd(x)×Ms)을 형성하기 때문에, 상기 페라이트 막의 유효 투자율(μe)은 상기 재료에 고유한 투자율과 실질적으로 동일하다. 상기 페라이트 막의 투자율 분포 특성은 그 강자성 공진에 기초하므로 도 2에 도시된 바와 같이 복합 자성 시트보다 우수하다. 게다가, 상기 페라이트 도금 막은 상기 다층 인쇄 회로의 내부 전도체층상에 직접 형성될 수 있으며 상기 페라이트 도금 막은 폴리머를 포함하지 않으며, 상기 페라이트 도금 막과 상기 내부 전도체층 사이에 간극이나 갭이 존재하지 않는다. 따라서, 상기 페라이트 막의 상기 커플링 계수(M)는 그 이론적 최대값(Mmax = 1)에 매우 근접하다. 그와 같이 하여, 상기 페라이트 막은 상기 잡음 주파수 범위 내에서 큰 커플링 계수(M) 및 큰 곱 (μi×fr)을 갖지만 작은 두께 δ를 갖는다. 따라서, 상기 페라이트 막은 다층 인쇄 회로 기판 내에서 사용될 때 우수한 잡음 억제 효과를 갖는다.
잡음 억제 시트의 특성 평가 표준으로서 IEC(International Electrotechnical Commission)에 정의된 IEC62333-2를 참조하면, 마이크로-스트립 라인(MSL) 기판이 양면 인쇄 회로 기판을 제조함으로써 준비되었으며, 상기 페라이트 도금 막의 전도성 잡음 억제 효과가 평가되었다.
평가를 위한 페라이트 막은 도 3a 및 도 3b에 개략적으로 도시된 바와 같은 막 형성 장치를 이용하여 형성되었다. 상기 예시된 막 형성 장치는 노즐(101, 102), 영구 자석(103), 탱크(105, 106) 및 회전 테이블(107)을 포함한다. 상기 탱크(105, 106)는 페라이트 도금용 용액 및 산화용 용액을 함유한다; 페라이트 도금용 용액은 상기 표에 도시된 바와 같은 각각의 조성물을 갖는다.
예시된 장치를 이용하여 페라이트 막을 형성하기 위해, 타겟(104)이 회전 테이블(107)에 넣어져 각 타겟(104)이 도 3b에 도시된 바와 같이 2개의 영구 자석(103) 사이에 위치결정되었다. 상기 영구 자석(103)은 상기 타겟(104)의 표면상에 상기 표면에 평행한 자기장을 인가하여 페라이트 도금 막에서의 자기 이방성을 제어하도록 사용되었다. 본 실시예에서 상기 인가된 자기장의 바람직한 크기는 0 ~ 50 Oe이다; 상기 크기는 상기 자기 이방성의 바람직한 크기에 응답하여 결정될 수 있다. 상기 용액은 노즐(101, 102)을 통해 탱크(105, 106)로부터 타겟(104) 상에 제공되었다. 상기 용액의 공급시에, 제 1 및 제 2 단계가 차례로 반복적으로 수행되어 타겟(104) 상에 페라이트 막을 형성하며, 상기 제 1 단계는 상기 노즐을 통해 상기 타겟(104) 중 하나에 용액을 공급한 후에, 상기 회전 테이블(107)의 원심력을 이용하여 상기 용액의 과잉 액체를 제거하는 단계이다; 마찬가지로, 제 2 단계는 상기 노즐(102)을 통해 상기 타겟(104) 상에 상기 용액을 공급한 후에, 상기 회전 테이블(107)의 원심력을 이용하여 상기 용액의 과잉 액체를 제거하는 단계이다.
더 상세하게는, MSL 기판 또는 폴리이미드 시트가 타겟(104)으로서 준비되었 으며, 상기 회전 테이블(107) 상에 설치되었다. 각각의 MSL 기판은 1.6mm의 두께 및 80mm의 정사각형의 형상을 갖는 유리 에폭시 기판을 포함하였다. 상기 유리 에폭시 기판의 일 표면은 스트립 도체로 형성되는 한편, 상기 유리 에폭시 기판의 다른 표면은 균일한 패턴의 접지 도체로 형성되었다. 상기 스트립 도체는 상기 유리 에폭시 기판 표면의 중심선 상에 위치결정되었으며 약 3mm의 폭과 80mm의 길이를 갖는다. 상기 MSL의 특성 임피던스는 50Ω이었다. 상기 MSL 기판은 상기 회전 테이블(107)상에 설치되어 상기 접치 도체가 상기 회전 테이블(107)과 접촉하게 하였다. 다른 한편, 각 폴리이미드 시트는 25㎛의 두께 및 8㎝의 정사각형 형상을 갖는다.
다음으로, 상기 회전 테이블(107)은 150rpm으로 회전된 한편, 탈산화 이온-교환수가 최대 90℃의 가열 조건하에 상기 MSL 기판 또는 폴리이미드 시트상에 공급되었다. 다음으로, 질소 가스가 상기 막 형성 장치에 유입되어 탈산화 분위기가 상기 장치에 생성되었다. 페라이트 도금용 각 용액(반응 용액)은 FeCl2-4H2O, NiCl2-6H2O, ZnCl2, CoCl2-6H2O를 다음의 표 1에 도시된 각각의 막에 대한 탈산화 이온-교환수에 용해시킴으로써 형성되었다. 다른 한편, 산화 용액은 NaNO2 및 CH3COONH4를 탈산화 이온-교환수에 용해함으로써 형성된다. 상기 반응 용액 및 상기 산화 용액은 상기 노즐(101, 102)을 통해 상기 타겟(104) 상에 공급되었으며, 그 각각의 유속은 약 40ml/min이다. 상기 프로세스의 결과로서, 블랙 페라이트 막이 상기 타겟(104)의 표면상에 각각 형성되었다.
Figure 112007083875372-pat00005
그와 같이 하여 획득된 페라이트 막에 대한 분석이 수행되었다. 그 투자율-주파수 특성은 상기 차폐 루프 코일 방법에 기초하여 투자율계(permeameter)(즉, 투자율 측정기)를 이용하여 측정되었다. 그 전송 손실(ΔPloss/Pin)은 도 4에 도시된 평가 시스템을 이용하여 잡음 억제 효과로서 측정되었다. 도 4에서, 참조 부호 202는 MSL 기판 또는 폴리이미드 시트를 표시하며, 다른 참조 부호 204는 그 위에 형성된 페라이트 막을 표시한다. 도 4에 도시된 바와 같이, 상기 MSL 기판(202)의 양단은 동축 케이블(201)을 이용함으로써 네트워크 분석기(203)에 접속되었다. 상기 폴리이미드 시트의 경우에, 상기 측정이 수행되면서 상기 폴리이미드 시트는 페라이트 막이 없는 단순한 MSL 기판상에 배치되었으며, 500g의 하중을 이용하여 상기 시트상에 균일한 하중이 인가되었다. 그 결과가 페라이트 막이 없이 형성된 단순한 MSL 기판에 대해 표준화되었다. 상기 표준화된 결과 및 다른 측정 특성은 상기 표 1에 도시되며, 여기서 μ'a는 그 표면에 평행한 방향 "a"를 따른 각 페라이트 막의 실수 부분 투자율이며, μ'b는 상기 막의 표면에 평행하지만 상기 방향 "a"에 수직인 다른 방향 "b"를 따른 상기 페라이트 막의 실수 부분 투자율이다.
각 페라이트 막의 전송 손실(ΔPloss/Pin)은 다음의 식 (7) 및 (8)에 기초하여 계산되었다:
Figure 112007083875372-pat00006
Figure 112007083875372-pat00007
여기서 Γ 및 T는 각각 반사 계수 및 투과 계수이며, 다음의 식 (9) 및 (10)에 의해 각각 정의된다.
Figure 112007083875372-pat00008
표 1에서, "t"는 각 페라이트 막의 두께이고, "L"은 각 페라이트 막의 최소 길이이다. 표 1로부터 명백한 바와 같이, 상기 페라이트 막(#6 및 #13)을 제외한 각 페라이트 막은 10㎛ 이상의 곱 (μ"×t)를 갖는다. 또한, 각 페라이트 막은 t≤50㎛이며 L/t≥1000의 조건을 충족한다. 다시 말해, 모든 페라이트 막은 충분히 얇아서 그 반자기장(Nd(x)×Ms)가 매우 작다. 게다가, 페라이트 막(#15)을 제외한 페라이트 막 각각은 그의 큰 면적 크기에 관계없이 0.1Ωm 이상의 비저항(ρDC)으로 인해 충분히 작은 반사 특성(S11)을 갖는다. 특히, 페라이트 막(#11 및 #12)을 제외한 페라이트 막 각각은 0.5≤x≤2.0의 조건(여기서 x는 μ'a/μ'b임)을 충족하는데, 그 이유는 각각의 막이 그 평면에 매우 작은 자기 이방성을 갖거나 자기 이방성을 갖지 않기 때문이다. 또한, 상기 페라이트 막(#1, #3, #4, #5, #7, #8, #9, #10 및 #14) 각각은 본질적으로 산화 금속 조성물로 이루어지며, 상기 금속 조성물은 FeaNibZncCod의 식으로 표현되며, 여기서 a + b + c + d = 3.0 ; 2.1≤a≤2.7 ; 0.1≤b≤0.3; 0.1≤c≤0.7; 및 0≤d≤0.15이다. 결과적으로, 페라이트 막(#1, #3, #4, #5, #7, #8, #9, #10 및 #14) 각각은 다른 페라이트 막(#2, #6, #11, #12, #13 및 #15)에 비해, 약 50 MHz의 비교적 낮은 주파수 대역, 즉 전송 신호에 대한 주파수 대역 내에서 낮지만 수 GHz의 비교적 높은 주파수 대역, 즉 전도성 잡음에 대한 주파수 대역 내에서 높은, 적절한 전송 손실 특성(ΔPloss/Pin)을 갖는다.
각각의 막의 투자율에 대한 각각의 막의 어스펙트 비 L/t의 영향에 관한 추가의 분석을 위해, 상술한 방식과 동일하게 마이크로-스트립 라인 기판상에 페라이트 막이 형성되었고, 상기 마이크로-스트립 라인 기판은 4mm 정사각형 형상을 얻도록 절단되었으며 각각 획득된 4mm 정사각형의 투자율은 상기 차폐 루프 코일 방법을 이용함으로써 측정되었다. 상기 분석 결과는 다음의 표 2에 도시되어 있다.
Figure 112007083875372-pat00009
표 2로부터 이해되는 바와 같이, 상기 페라이트 막(#16 및 #17) 각각은 1000 이상의 어스펙트 비(L/t)를 가지며 비교적 큰 투자율을 제공한다. 반면에, 상기 페라이트 막(#18)은 1000보다 작은 다른 어스펙트 비(L/t)를 가지며 비교적 작은 투자율을 제공한다.
추가의 분석을 위해, 4-층 인쇄 회로 기판 (a), (b) 및 (c)가 형성되었다. 상기 4-층 인쇄 회로 기판 (a), (b) 및 (c) 각각은 페라이트 막(#16)과 동일한 조성물 및 동일한 두께를 갖는 내부 자성층을 갖는다. 상기 4-층 인쇄 회로 기판 (a), (b) 및 (c)는 도 5, 도 6 및 도 7에 각각 도시된다.
도 5를 참조하면, 상기 인쇄 회로 기판 (a)는 2개의 외부 전도체층 및 2개의 내부 전도체층을 포함한다. 상기 외부 전도체층은 각각 신호층(351, 352)으로서 기능한다. 상기 내부 전도체층은 각각 접지층(321) 및 전원층(322)으로서 기능한다. 상기 접지층(321) 및 전원층(322) 상에, 페라이트 막(331 및 332)이 형성되어 상기 페라이트 막(331)은 상기 신호층(351)과 접지층(321) 사이에 위치결정되는 한편 상기 페라이트 막(332)은 상기 신호층(352)과 상기 전원층(322) 사이에 위치결정된다. 상기 참조 부호 310은 코어 부재의 유전체층을 표시한다. 상기 참조 부호 341, 342는 사전-주입 시트의 유전체층을 표시한다. 상기 유전체층(310, 341 및 342)의 각각은 유리 에폭시로 이루어진다.
도 6을 참조하면, 상기 인쇄 회로 기판 (b)는 2개의 외부 전도체층 및 2개의 내부 전도체층을 포함한다. 상기 외부 전도체층은 각각 신호층(451, 452)으로서 기능하며, 여기서 상기 신호층(451)은 전원 라인을 포함한다. 상기 내부 전도체층은 접지층(421 및 422)으로서 기능한다. 상기 접지층(421 및 422)상에, 페라이트 막(431 및 432)이 형성되어 상기 페라이트 막(331)이 상기 신호층(351)과 상기 접지층(321) 사이에 위치결정되는 한편, 상기 페라이트 막(332)은 상기 신호층(352)과 상기 전원층(322) 사이에 위치결정된다. 상기 참조 부호 410은 코어 부재의 유전체층을 표시한다. 상기 참조 부호 441, 442는 사전-주입 시트의 유전체층을 표시한다. 상기 유전체층(410, 441 및 442)의 각각은 유리 에폭시로 이루어진다. 상기 인쇄 회로 기판 (b)는 상기 코어 부재에 형성된 비아-홀(470)을 포함한다. 상기 비아-홀(470)은 원통형 전도성 비아(472) 및 상기 전도성 비아(472)의 내부 및 외부 표면상에 각각 형성되는 페라이트 도금 막(474, 476)을 포함한다. 상기 전도성 비아(472)의 내부 표면상에 형성된 페라이트 도금 막(476)은 상기 인쇄 회로 기판 (b)의 두께 방향으로 상기 페라이트 막(341 및 342) 사이에 접속된다. 상기 페라이트 도금 막(474 및 476) 중 하나는 생략될 수 있다.
상술한 인쇄 회로 기판 (a) 및 (b)는 일반적으로 그 코어 부재의 양 표면상에 페라이트 막을 형성한 후에, 상기 페라이트 막 상에 사전-주입 시트를 고정한 다음, 상기 사전-주입 시트 상에 외부 전도체층을 형성함으로써 제조되었다.
상세하게는, 상기 인쇄 회로 기판 (a)의 코어 부재로서, 양면 유리 에폭시 인쇄 회로 기판(a1)가 준비되었다. 상기 양면 인쇄 회로 기판(a1)은 유리 에폭시 기판 및 상기 유리 에폭시 기판의 양 표면상에 형성된 구리 막을 포함하였다. 상기 유리 에폭시 기판은 0.96mm의 두께를 가졌다. 상기 구리 막 각각은 0.035mm의 두께를 가졌으며 접지층(321) 또는 전원층(322)으로서 기능하였다. 마찬가지로, 상기 인쇄 회로 기판 (b)의 코어 부재로서, 양면 유리 에폭시 인쇄 회로 기판(b1)이 준비되었다. 상기 양면 인쇄 회로 기판(b1)은 상기 인쇄 회로 기판(a1)과 유사한 구조를 가졌다. 상기 인쇄 회로 기판(b1)에는 또한 접지층(421, 422)에 부가하여 페라이트 도금 막(474) 및 전도성 비아(472)가 형성되었다.
다음으로, 상기 페라이트 막(331, 332 및 431, 432)은 상기 페라이트 막(#16)과 동일한 조건하에 도 3a의 막 형성 장치를 이용함으로써, 상기 인쇄 회로 기판(a1 및 b1)의 양 표면상에 각각 형성되었지만, 상기 영구 자석(103)은 그로부터 제거되어 상기 영구 자석(103)으로 인한 자기장이 상기 인쇄 회로 기판(a1, b1)상에 인가되지 않았다. 그와 같이 하여 획득된 페라이트 막(331, 332 및 431, 432)의 각각은 약 3㎛의 두께를 가졌고, 상기 페라이트 막과 상기 인쇄 회로 기판(a1 또는 b1) 사이에 간극이 없이 상기 인쇄 회로 기판(a1 또는 b1)과 밀접하게 접촉되었다. 상기 인쇄 회로 기판(b1)에서, 상기 페라이트 도금 막(476)은 또한 상술한 페라이트 막 형성 프로세스를 통해 상기 전도성 비아(472)의 내부 표면상에 형성되었다.
다음으로, 상기 에폭시 사전-주입 시트(341, 342) 및 상기 구리 막(351, 352)이, 획득된 코어 부재(a1)의 양측 상에 열압착(thermocompression bonding)에 의해 고정되었으며, 상기 에폭시 사전-주입 시트(341, 342)의 각각은 0.2mm의 두께를 가졌으며 상기 구리 막(351, 352)의 각각은 0.012mm의 두께를 가졌다. 관통홀(through-hole)이 그 안에 형성되었다. 상기 관통홀의 내부 표면상에 전도성 비아(363, 364)를 형성하도록 구리 도금이 수행되었으며, 각 전도성 비아는 0.01mm의 두께를 가졌다. 그 후에, 미리 결정된 패턴이 구리 막(351, 352)에 형성되어 상기 4-층 인쇄 회로 기판 (a)를 획득하였다. 마찬가지로, 상기 에폭시 사전-주입 시트(441, 442) 및 구리 막(451, 452)은 상기와 같이 하여 획득된 코어 부재(a1)의 양측 상에 열압착에 의해 고정되었다. 관통홀이 그 안에 형성되었다. 상기 관통홀의 내부 표면상에 전도성 비아(461, 462)를 형성하도록 구리 도금이 수행되었다. 그 후에, 미리 결정된 패턴이 상기 구리 막(451, 452)에 형성되어 상기 4-층 인쇄 회로 기판 (b)를 획득하였다.
도 7을 참조하면, 상기 인쇄 회로 기판 (c)는 2개의 외부 전도체층 및 2개의 내부 전도체층을 포함한다. 상기 외부 전도체층은 각각 신호층(551, 552)으로서 기능한다. 상기 내부 전도체층은 각각 접지층(531) 및 전원층(532)으로서 기능한다. 상기 접지층(531) 및 전원층(532) 상에, 페라이트 막(521 및 522)이 형성되어 상기 접지층(531)은 상기 페라이트 막(521)과 상기 신호층(551) 사이에 위치결정되는 한편, 상기 전원층(532)은 상기 페라이트 막(522) 및 상기 신호층(552) 사이에 위치결정된다. 참조 부호 510은 본 예에서 사전-주입 시트로 이루어진 코어 부재의 유전체층을 표시한다. 참조 부호 541, 542는 양면 인쇄 회로 기판(c1, c2) 각각의 유전체층을 나타낸다. 상기 유전체층(510, 541 및 542)의 각각은 유리 에폭시로 이루어진다.
상술한 인쇄 회로 기판 (c)는 일반적으로, 양면 인쇄 회로 기판(c1, c2)를 준비한 후에, 상기 인쇄 회로 기판(c1, c2) 상에 각각 페라이트 막(521, 522)을 형성한 다음, 상기 코어 부재와 상기 인쇄 회로 기판(c1, c2) 사이에 상기 페라이트 막(521, 522)이 각각 위치결정되도록 상기 코어 부재의 양 표면상에 상기와 같이 하여 획득된 인쇄 회로 기판(c1, c2)을 고정함으로써 제조되었다.
상세하게는, 상기 양면 유리 에폭시 인쇄 회로 기판(c1)은 유리 에폭시 기판 및 상기 유리 에폭시 기판의 양 표면상에 형성된 구리 막을 포함한다. 상기 유리 에폭시 기판은 0.2mm의 두께를 가졌다. 상기 구리 막 중 하나는 0.012mm의 두께를 가졌으며 상기 신호층(551)으로서 기능하였다. 다른 구리 막은 0.035mm의 두께를 가졌으며 상기 접지층(531)으로서 기능하였다. 상기 양면 유리 에폭시 인쇄 회로 기판(c2)은 상기 인쇄 회로 기판(c1)과 유사한 구조를 가졌으며, 유리 에폭시 기판, 구리로 이루어지며 상기 유리 에폭시 기판의 양 표면상에 형성된 신호층(552) 및 전원층(532)을 포함하였다.
다음으로, 상기 페라이트 막(#16)의 형성과 동일한 조건하에 도 3a의 막 형성 장치를 이용함으로써, 상기 페라이트 막(521, 522)이 상기 인쇄 회로 기판(c1, c2)의 접지층(531) 및 전원층(532)상에만 형성되었지만, 상기 영구 자석(103)은 그로부터 제거되어 상기 영구 자석(103)으로 인한 자기장이 상기 인쇄 회로 기판(c1, c2) 상에 인가되지 않았다.
다음으로, 에폭시 사전-주입 시트(510)는 상기 인쇄 회로 기판(c1, c2) 사이에 삽입되어 상기 페라이트 막(521, 522)이 상기 사전-주입 시트(510) 상에 직접 위치결정되었으며, 상기 사전-주입 시트(510)는 0.96mm의 두께를 가졌다. 그 후에, 상기 인쇄 회로 기판(c1, c2) 및 상기 사전-주입 시트(510)가 열압착에 의해 서로 결합되었다. 관통홀이 그 안에 형성되었다. 구리 도금이 상기 관통홀의 내부 표면상에 전도성 비아(563, 564)를 형성하도록 실행되었으며, 각각의 전도성 비아는 0.01mm의 두께를 가졌다. 그 후에, 미리 결정된 패턴이 상기 구리 막(551, 552)에 형성되어 상기 4-층 인쇄 회로 기판 (c)를 획득하였다.
게다가, 비교 대상인 인쇄 회로 기판 (a'), (b') 및 (c')이 또한 준비되었으며, 상기 비교 대상인 인쇄 회로 기판 (a'), (b') 및 (c')이 페라이트 막을 갖지 않는 것을 제외하고는 상기 인쇄 회로 기판 (a), (b) 및 (c)와 각각 유사한 구조를 가졌다. 상기 인쇄 회로 기판 (a), (b), (c), (a'), (b') 및 (c')의 각각 상에, 평가용 회로가 형성되었으며, 상기 회로는 프로그램가능 로직 디바이스(PLD), 4개의 드라이버 IC 칩, 레지스터, 커패시터 등을 포함하였으며, 상기 PLD는 75MHz에서 동작하였다. 상기 인쇄 회로 기판 (a), (b), (c), (a'), (b') 및 (c')의 각각은 전자파 무향실(anechoic chamber) 내에 배치되었다. 상기 PLD는 서로 동일한 조건하에서 구동되었으며, 방사 잡음의 크기가 측정되었다. 상기 인쇄 회로 기판 (a), (a'), (b), (b'), (c) 및 (c')에 대한 측정 결과는 도 8 내지 도 13에 각각 도시되어 있다. 도 8 내지 도 13으로부터 명백한 바와 같이, 상기 인쇄 회로 기판 (a), (b) 및 (c)는 상기 인쇄 회로 기판 (a'), (b') 및 (c')에 비해 방사 잡음을 극도로 감소시킨다.
상술한 페라이트 도금 막은 도 3a의 막 형성 장치를 이용함으로써 형성되지만, 본 발명은 그에 제한되지 않는다. 페라이트 도금 막은 다른 배치(batch) 타입의 막 형성 장치 또는 인-라인(in-line) 타입의 다른 막 형성 장치를 이용함으로써 형성될 수 있다.
본 출원은 2006년 11월 22일에 일본 특허청에 출원된 JP2006-316209, 2007년 7월 24일에 일본 특허청에 출원된 JP2007-191929 및 2007년 8월 27일에 일본 특허청에 출원된 JP2007-219541의 일본 특허 출원에 기초하며, 그 내용은 본 명세서에서 참조로 통합된다.
본 발명의 바람직한 실시예가 설명되었지만, 당업자라면 본 발명의 정신을 이탈하지 않고 다른 추가의 변형이 이루어질 수 있음을 인식할 것이며, 본 발명의 진정한 정신 내에 있는 그와 같은 모든 실시예를 청구하는 것이다.
도 1은 본 발명의 일 실시예에 따른 페라이트 막의 자성 상호작용을 개략적으로 도시하는 도면이다.
도 2는 복합 자성 재료로 이루어진 기존의 잡음 억제 시트 및 본 발명의 일 실시예에 따른 페라이트 막의 허수 투자율(μ") 특성을 개략적으로 도시하는 도면이다.
도 3a는 본 발명의 일 실시예에 따른 페라이트 막을 형성하는데 사용되는 막 형성 장치를 개략적으로 도시하는 도면이다.
도 3b는 도 3a의 막 형성 장치의 회전 테이블 상의 타겟의 배열을 개략적으로 도시하는 상면도이다.
도 4는 본 발명의 일 실시예에 사용되는, 잡음 억제 결과를 평가하기 위한 평가 시스템을 개략적으로 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 4-층 인쇄 회로 기판 (a)를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 4-층 인쇄 회로 기판 (b)를 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 4-층 인쇄 회로 기판 (c)를 개략적으로 도시하는 단면도이다.
도 8은 비교예에 따른 4-층 인쇄 회로 기판 (a')의 방사 잡음 스펙트럼을 도시하는 그래프이다.
도 9는 도 5의 4-층 인쇄 회로 기판 (a)의 방사 잡음 스펙트럼을 도시하는 그래프이다.
도 10은 다른 비교예에 따른 4-층 인쇄 회로 기판 (b')의 방사 잡음 스펙트럼을 도시하는 그래프이다.
도 11은 도 6의 4-층 인쇄 회로 기판 (b)의 방사 잡음 스펙트럼을 도시하는 그래프이다.
도 12는 또 다른 비교예에 따른 4-층 인쇄 회로 기판 (c')의 방사 잡음 스펙트럼을 도시하는 그래프이다.
도 13은 도 7의 4-층 인쇄 회로 기판 (c)의 방사 잡음 스펙트럼을 도시하는 그래프이다.

Claims (15)

  1. 자성 재료로 이루어지는 내부 자성층을 포함하는 다층 인쇄 회로 기판으로서,
    내부 전도체층을 더 포함하며, 상기 내부 자성층은 상기 내부 전도체층 상에 직접 형성되고,
    상기 내부 자성체층은 페라이트 막으로 이루어지며,
    상기 페라이트 막은 산화 금속 조성물로 이루어지고, 상기 산화 금속 조성물은 FeaNibZncCod의 조성식에 의해 표현되며, 여기서:
    a + b + c + d = 3.0 ;
    2.1≤a≤2.7 ;
    0.1≤b≤0.3;
    0.1≤c≤0.7; 및
    0≤d≤0.15인, 다층 인쇄 회로 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 내부 전도체층은 접지층 또는 전원층을 포함하는, 다층 인쇄 회로 기판.
  4. 제 1 항에 있어서,
    상기 내부 자성층 상에 형성된 유전체층; 및
    전도성 재료로 이루어지며 상기 유전체층 상에 형성된 신호층을 더 포함하며, 상기 유전체층은 상기 신호층과 상기 내부 자성층 사이에 위치결정되는, 다층 인쇄 회로 기판.
  5. 제 1 항에 있어서,
    상기 내부 전도체층은 제 1 및 제 2 표면을 갖고, 상기 내부 자성체층은 상기 제 1 표면상에 형성되며,
    상기 다층 인쇄 회로 기판은,
    상기 내부 전도체층의 제 2 표면상에 형성된 유전체층; 및
    전도성 재료로 이루어지며 상기 유전체층 상에 형성된 신호층을 더 포함하며, 상기 유전체층은 상기 신호층과 상기 내부 전도체층 사이에 위치결정되는, 다층 인쇄 회로 기판.
  6. 제 1 항에 있어서,
    전도성 비아를 더 포함하며, 상기 전도성 비아는 내부 및 외부 표면을 갖고, 상기 내부 자성층은 상기 전도성 비아의 내부 및 외부 표면 중 적어도 하나 상에 형성되는, 다층 인쇄 회로 기판.
  7. 제 1 항에 있어서,
    상기 내부 자성체층은 상기 내부 자성체층의 표면상에 두께(t) 및 최소 길이(L)를 가지며;
    상기 내부 자성체층은 t≤50㎛ 및 L/t≥1000의 조건이 충족되도록 형성되고;
    상기 내부 자성체층은 상기 표면상에 미리 결정된 방향을 따른 허수 부분 투자율(μ")을 가지며; 그리고
    상기 허수 부분 투자율(μ") 및 두께(t)의 곱 (μ"×t)은 10㎛ 이상인, 다층 인쇄 회로 기판.
  8. 제 1 항에 있어서,
    상기 내부 자성체층은 화학 결합 또는 반데르 발스(van der Waals)력의 작용에 의해 형성되는, 다층 인쇄 회로 기판.
  9. 제 1 항에 있어서,
    상기 내부 자성체층은 서로 수직인 제 1 및 제 2 방향으로 정의된 미리 결정된 평면에 평행하게 형성되며;
    상기 내부 자성체층은 상기 제 1 방향을 따른 제 1 투자율을 갖고 상기 제 2 방향을 따른 제 2 투자율을 가지며; 그리고
    상기 제 1 투자율 및 제 2 투자율은 0.5≤x≤2.0의 식을 충족하며, 여기서 x는 제 1 투자율 대 제 2 투자율의 비인, 다층 인쇄 회로 기판.
  10. 제 1 항에 있어서,
    상기 내부 자성체층은 각각이 자성을 제공하는 복수의 자성 유닛을 포함하며 강한 상호작용을 이용하여 상기 자성 유닛을 서로 자기적으로 커플링함으로써 형성되는, 다층 인쇄 회로 기판.
  11. 제 1 항에 있어서,
    상기 내부 자성체층은 0.1Ωcm 이상의 직류 비저항을 갖는, 다층 인쇄 회로 기판.
  12. 제 1 항에 있어서,
    상기 내부 자성체층은 강자성 공진에 의해 야기된 투자율 분포 특성을 갖는, 다층 인쇄 회로 기판.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 페라이트 막은 무전해 도금 방법에 의해 상기 내부 전도체층 상에 직접 형성되는, 다층 인쇄 회로 기판.
  15. 삭제
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