KR101361630B1 - 방사선 방출 반도체 칩의 제조 방법 - Google Patents

방사선 방출 반도체 칩의 제조 방법 Download PDF

Info

Publication number
KR101361630B1
KR101361630B1 KR1020127022761A KR20127022761A KR101361630B1 KR 101361630 B1 KR101361630 B1 KR 101361630B1 KR 1020127022761 A KR1020127022761 A KR 1020127022761A KR 20127022761 A KR20127022761 A KR 20127022761A KR 101361630 B1 KR101361630 B1 KR 101361630B1
Authority
KR
South Korea
Prior art keywords
layer
continuous layer
semiconductor continuous
semiconductor
microstructuring
Prior art date
Application number
KR1020127022761A
Other languages
English (en)
Other versions
KR20120105059A (ko
Inventor
베르톨트 한
슈테판 카이저
폴커 핼레
Original Assignee
오스람 옵토 세미컨덕터스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스람 옵토 세미컨덕터스 게엠베하 filed Critical 오스람 옵토 세미컨덕터스 게엠베하
Publication of KR20120105059A publication Critical patent/KR20120105059A/ko
Application granted granted Critical
Publication of KR101361630B1 publication Critical patent/KR101361630B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

본 발명은 반도체 연속층이 InxAlyGa1 -x- yN 계(system)(여기서, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1) 중에서 선택된 적어도 하나의 재료를 함유하는, 박층-발광 다이오드 칩을 위한 반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법에 관한 것으로서, 상기 방법은
(a) 상기 반도체 연속층을 기판상에 성장시키는 단계;
(b) 상기 반도체 연속층의 작동시 상기 반도체 연속층 내에서 발생되고 미러층 쪽으로 향하는 방사선의 적어도 일부분을 반도체 연속층 내부로 역반사 하는 미러층을 상기 반도체 연속층 상에 형성하거나 제공하는 단계;
(c) 상기 반도체 연속층을 기판으로부터 분리하는 단계; 및
(d) 상기 반도체 연속층의 결정 결함들을 에칭하고 분리면에서는 상이한 결정면들을 선택적으로 에칭하는 에천트에 의하여, 상기 기판이 분리되는 반도체 연속층의 분리면을 에칭하는 단계
를 포함한다.
또한 상기 방법에 따라 제조된 반도체 칩도 제시된다.

Description

방사선 방출 반도체 칩의 제조 방법 {METHOD FOR PRODUCTION A RADIATION-EMITTING SEMI-CONDUCTOR CHIP}
본 발명은 방사선 방출 반도체 칩을 제조하기 위한 방법 그리고 상기 방법에 의해서 제조된 반도체 칩에 관한 것이다.
본 발명은 방사선 방출 반도체 칩의 마이크로 구조화 분야에 속한다. 본 발명은 방사선을 발생시키는 반도체 연속층의 방사선 방출 표면, 특히 박층-발광 다이오드 칩의 방사선 방출 반도체 연속층의 방사선 결합 해제면에 주름을 형성하는 것에 관한 것이다.
박막-발광 다이오드-칩은 특히 아래와 같은 특징을 특징으로 한다:
- 방사선을 발생시키는 에피택시 연속층의 캐리어 소자를 향하고 있는 제 1 주표면에는 반사층이 제공되거나 형성되고, 상기 반사층은 상기 에피택시 연속층에서 형성된 전자기 방사선의 적어도 일부분을 상기 에피택시 연속층으로 역반사 하며;
- 상기 에피택시 연속층의 두께가 20 ㎛ 이하의 범위, 특히 10 ㎛의 범위에 있으며;
- 상기 방사선을 발생시키는 에피택시 연속층의 반사층으로부터 떨어져서 마주보는 제 2 주표면에서는 상기 연속층이 혼합 구조를 가지며, 이상적인 경우에는 상기 혼합 구조가 에피택셜 에피택시 연속층 내부에 광을 거의 에르고딕(ergodic) 방식으로 분배한다. 다시 말해서, 상기 연속층은 가급적 에르고딕 확률적인 분산 특성을 갖는다.
박층-발광 다이오드 칩의 기본 원리는 예를 들어 I. Schnitzer 등, Appl. Phys. Lett. 63(16), 1993년 10월 18일, 2174 - 2176에 기술되어 있으며, 상기 간행물의 공개 내용은 인용 방식으로 본 출원서에 수용된다.
박막-발광 다이오드-칩의 방출 구역이 실제로는 전면이 구조화된 극도로 얇은 에피택시 연속층의 결합 해제면에 한정됨으로써, 거의 램버트 방식의 표면 방사체 상황들이 설정된다.
본 발명의 목적은, 마이크로 구조화를 실행하기 위한 개선된 방법 그리고 광 결합 해제율이 개선된 박층-발광 다이오드 칩을 제공하는 것이다.
상기 목적은 특허 청구항 1의 특징을 갖는 방법에 의해서 달성된다. 상기 방법에 따라 제조된 박층-발광 다이오드 칩은 특허 청구항 23의 대상이다.
상기 방법 및 상기 박층-발광 다이오드 칩의 바람직한 실시예들 및 선호하는 개선예들은 종속 특허 청구항들에서 기술된다.
본 발명의 토대가 되는 기술적 이론에 따른 한 방법은 특히 바람직하게 질화물-연결 반도체 재료를 기재로 하는, 특히 질화물-연결 반도체 재료계인 InxAlyGa1 -x-yN(이 경우 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1)으로부터 선택된 반도체 재료를 기재로 하는 에피택시 연속층을 갖는 박막-발광 다이오드 칩에 적합하다.
질화물-연결 반도체 재료를 기재로 하는 반도체 연속층 그룹에는 특별히, 일반적으로 상이한 개별 층들로 이루어진 연속층을 갖고 에피택셜 방식으로 제조된 반도체 층이 질화물-연결 반도체 재료계인 InxAlyGa1 -x- yN(이 경우 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1)으로부터 선택된 반도체 재료를 함유하는 적어도 하나의 개별 층을 포함하는 반도체 연속층이 속한다.
상기와 같은 반도체 연속층은 예를 들어 종래의 pn-전이부, 이중 헤테로 구조, 단일-양자 웰 구조(SQW-구조) 또는 다중-양자 웰 구조(MQW-구조)를 가질 수 있다. 상기와 같은 구조들은 당업자에게 공지되어 있기 때문에 본 명세서에서는 더 자세하게 설명되지 않는다. GaN을 기재로 하는 다중 양자 웰 구조에 대한 한 예는 WO 01/39282 A2호에 기술되어 있고, 상기 간행물의 공개 내용은 인용 방식으로 본 출원서에 수용된다.
본 발명에 따른 박층-발광 다이오드 칩을 위한 반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 한 가지 방법은, 성장 조건 측면에서 최대로 광범위하게 최적화된 성장 기판상에서 반도체 연속층을 에피택셜 방식으로 성장시킨 후에 그리고 미러층을 반도체 연속층 상에 형성하거나 제공한 후에 상기 반도체 연속층을 성장-기판으로부터 분리한다는 기본적인 사상을 토대로 한다. 상기 분리 과정은, 기판이 분리되어 나온 상기 반도체 연속층의 분리면에 분리 구역의 한 구성 부품, 특히 분리 층의 금속 구성 부품의 이방성 잔류물이 남도록, 적어도 부분적으로 분해되는 상기 반도체 연속층의 분리 구역 내에서 이루어진다.
다음에서는, 잔류물이 존재하는 반도체 연속층의 분리면은 예비 에칭 단계에서 상기 잔류물을 에칭 마스크로서 이용하여 건식 에칭 방법에 의해서, 기체 형태의 에천트에 의해서 또는 습식-화학 에천트에 의해서 재료가 제거되면서 에칭된다. 이 경우에는 바람직하게 잔류물들이 동시에 적어도 큰 부분으로 제거된다. 다시 말해서, 이방성 잔류물들은 단지 임시로만 에칭 마스크로서 작용한다.
상기와 같은 분리 단계 후에, 잔류물들은 대부분 그 두께가 변동되는 연속층으로서 분리면 상에 남아 있거나, 그때 이미 중간 공간을 갖는 섬 형상의 또는 그물 형상의 구역을 가지며, 상기 구역에서는 반도체 연속층의 표면이 이미 노출되어 있다.
그 다음의 예비 에칭 단계에서는, 반도체 연속층이 잔류물의 층 두께에 따라 상이한 두께로 에칭됨으로써, 반도체 연속층의 분리면에 주름이 형성된다.
한 바람직한 실시예에서는, 반도체 연속층의 상이한 결정면들이 노출된다. 특히 바람직하게는, 상기 분리면의 예비 에칭 후에 상기 분리면이 재에칭 단계에서 습식-화학 에천트 또는 기체 형태의 에천트로 처리되며, 상기 에천트는 주로 결정 결함에서 에칭 작용하는데, 반도체 연속층의 분리면에서는 상이한 결정면들을 선택적으로 에칭한다. 이 목적을 위하여 상기 습식-화학 에천트는 특히 바람직하게 KOH를 함유한다. 기체 형태의 에천트로서는 예를 들어 H 또는 Cl과 같은 부식성 가스가 적합하다. H는 바람직하게 상승된 온도, 특히 800 ℃ 이상의 온도에서 에칭 가스로서 사용된다.
반도체 연속층을 성장 기판으로부터 분리할 때에 단지 약간의 잔류물만 분리면 상에 남아 있고/남아 있거나, 주로 반도체 연속층의 결정 결함에서 에칭 작용하고 반도체 연속층의 분리면에서는 상이한 결정면들을 선택적으로 에칭하는 에천트에 의해서 상기 잔류물이 적어도 대부분 제거될 수 있는 경우에는, 전술한 예비 에칭 단계가 생략될 수 있다.
질화물-연결 반도체 재료를 함유하는 분리 구역에서는, 바람직하게 기체 형태의 질소가 형성되도록 상기 분리 구역이 분해된다. 이와 같은 목적을 위한 분리 방법으로서는 특히 바람직하게 레이저-리프트 오프-방법(간략히 레이저-리프트 오프(Laser-Liftoff)로도 언급됨)이 적합하다. 상기와 같은 레이저-리프트 오프-방법은 예를 들어 WO 98/14986 A1호에 설명되어 있고, 상기 간행물의 공개 내용은 인용 방식으로 본 출원서에 수용된다. 대안적으로는, 분리 층의 구성 부품의 이방성 잔류물, 특히 분리 층의 금속 구성 부품의 이방성 잔류물이 분리면에 남는 다른 분리 방법이 사용될 수 있다.
바람직하게 반도체 연속층은 분리면에서 기판으로부터 볼 때 상기 분리면 다음에 배치되어 있는 반도체 연속층의 부분에 비하여 상승된 결함 밀도를 갖는다. 분리 구역은 바람직하게 반도체 연속층의 방사선 형성 영역과 성장 기판 사이의 버퍼 층에 존재한다.
버퍼 층은 기판 쪽을 향하고 있는 반도체 연속층의 반도체 층으로서, 상기 반도체 층은 실제로 반도체 연속층의 기능적인 층들의 후속 성장을 위한 최적의 성장 표면(예컨대 다중-양자 웰-구조)을 만들기 위해서 이용된다. 상기와 같은 버퍼 층은 예를 들어 기판의 격자 상수와 반도체 연속층의 격자 상수 간 차이 그리고 기판의 결정 결함들을 보상한다. 또한 상기 버퍼 층에 의해서는 반도체 연속층의 성장을 위한 고정 상태들이 목적한 바대로 조절될 수 있다.
상기 분리 구역은 특히 바람직하게 실제로 GaN을 갖고, 반도체 연속층의 분리면 상에 바람직하게는 금속 Ga로부터 이방성 잔류물을 남긴다.
분리 구역이 존재하는 반도체 연속층의 영역은 바람직하게 1*1018 cm-3을 포함한 도펀트 농도 내지 1*1019 cm-3을 포함한 도펀트 농도를 갖는다. 이 경우 반도체 연속층은 상기 반도체 연속층의 분리면에서 바람직하게는 1*1018 cm-3을 포함한 도펀트 농도 내지 1*1020 cm-3을 포함한 도펀트 농도를 갖는다. 이와 같은 도펀트 농도는 반도체 연속층 상에 옴 콘택을 형성하는 공정을 용이하게 한다. 상기 영역이 실제로 GaN을 기재로 하면, 도펀트로서는 바람직하게 Si가 사용된다.
다른 한 바람직한 실시예에서는 분리 구역이 AlGaN을 함유하고, 상기 물질의 Al-함량은 반도체 연속층을 성장 기판으로부터 분리할 때 상기 물질이 분해되도록, 그리고 Al이 반도체 연속층 내부로 소결 삽입되도록 선택된다. 이 목적을 위한 Al-함량은 바람직하게 약 1 % 내지 약 10 %, 특히 약 1 % 내지 약 7 %이다. Al-n-콘택을 제조하기 위하여, Al은 분리 과정에서 바람직하게 용융되어 반도체 연속층 내부로 소결 삽입된다. 이 목적을 위하여 특히 바람직하게는 레이저-리프트 오프-방법이 사용되는데, 이 방법에서는 레이저가 360 nm 미만의 범위에 있는 파장, 바람직하게는 350 nm를 포함한 파장 내지 355 nm를 포함한 파장을 갖는다.
본 발명에 따른 방법의 한 바람직한 개선예에서는 분리 구역이 GaN-층을 가지며, 상기 층에는 기판으로부터 볼 때 AlGaN-층이 연결된다. 반도체 연속층을 성장 기판으로부터 분리하는 경우에는, 전체 GaN-층 및 상기 AlGaN-층의 일부분이 분해된다. 이와 같은 내용은, 층 품질의 이유에서 또는 다른 이유에서 반드시 필요한 경우에는, 분리 과정에서 분해되는 분리 구역보다 더 얇은 GaN-층이 제일 먼저 성장될 수 있다는 장점을 야기한다. 그 경우 분리 과정에서는 GaN-층 및 상기 층 위에 있는 AlGaN-층의 일부분이 분해되며, 이와 같은 내용은 원한다면 앞 단락에서 기술된 장점들과 결부된다. 이 경우 상기 AlGaN-층은 재차 바람직하게 약 1 % 내지 약 10 %, 특히 약 1 % 내지 약 7 %의 Al-함량을 갖는다.
성장 기판으로서는 바람직하게 사파이어-기판이 사용된다. 상기 사파이어-기판은 바람직하게 큰 파장 범위에서 전자기 방사선에 대하여 투과성이 우수하다. 특히 사파이어는 350 nm 이하의 파장에 대하여 투과적이며, 이와 같은 특성은 GaN 또는 GaN을 기재로 하는 재료의 분해와 관련하여 큰 의미를 갖는다.
추가의 한 방법 단계에서는 마이크로 구조화된 상기 반도체 연속층의 분리면 상에 콘택 패드, 특히 반도체 연속층을 전기적으로 접속하기 위한 콘택 금속화층이 제공된다. 이 목적을 위해서는 예를 들어 TiAl-, Al- 또는 TiAlNiAu-콘택과 같은 통상적으로 공지된 금속화층이 적합하다.
특히 바람직하게 마이크로 구조화에 의해서는 반도체 연속층의 분리면에 주름의 치수가 (즉, 구조물 크기로) 형성되고, 상기 주름의 치수는 (칩 내부 파장과 관련하여) 반도체 연속층의 작동시 상기 반도체 연속층으로부터 발생하는 전자기 방사선의 파장 범위에 대응한다.
특히 바람직하게 상기 방법은 6각형 질화물-연결 반도체 재료계인 InxAlyGa1 -x-yN(이 경우 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1)으로부터 선택된 반도체 재료를 기재로 하는 반도체 연속층에 적용되며, 이 경우 000-1-결정면(6각형 질화물 격자의 N-면)은 성장 기판을 향한다.
반도체 연속층의 에피택셜 방식 성장은 바람직하게 MOVPE(금속 유기적인 기상 에피택시)에 의해서 이루어진다.
미러층으로서는 브래그 미러(Bragg mirror)가 제공될 수 있다. 대안적으로는, 방사선을 투과시킬 수 있는 층 및 반도체 연속층으로부터 볼 때 상기 반도체 연속층 다음에 배치된 반사층을 갖는 미러층이 제조될 수 있다.
또한 상기 미러층은 반도체 연속층 쪽으로 다수의 윈도우를 갖는 반사층을 포함할 수 있고, 상기 윈도우 내에는 상기 반사층과 상이한 전기 전도층이 배치될 수 있다.
본 발명에 따른 방법에 따라 제조되고 전자기 방사선을 방출하는 반도체 칩은 에피택셜 방식으로 제조된 적어도 하나의 반도체 연속층을 포함하고, 상기 반도체 연속층은 n-전도성 반도체 층, p-전도성 반도체 층 그리고 상기 2개의 반도체 층들 사이에 배치되어 전자기 방사선을 발생시키는 영역을 갖는다. 상기 반도체 연속층들 중에서 적어도 하나의 반도체 연속층은 질화물-연결 반도체 재료를 함유하고, 상기 반도체 연속층의 마이크로 구조화된 표면으로부터 떨어져서 마주 놓인 면, 즉 미러가 배치되어 있는 면은 캐리어 바디 상에 장착되어 있다. 상기 반도체 칩의 추가의 한 실시예에서는, 미러층도 또한 마이크로 구조화되었다.
본 발명의 한 실시예에서, 예를 들어 레이저-리프트 오프에 의한 리프트 오프 단계 후에는, 분리 구역으로부터 나온 금속 재료의 완전히 연속적인 층이 반도체 연속층 상에 남지 않고, 오히려 재에칭 단계를 위하여 의도적으로 상이한 결정면을 제공하기 위하여 금속 재료의 그물 형상 또는 섬 형상의 구조만이 후속하는 예비 에칭 단계에서 적어도 거의 반도체 연속층 내부로 옮겨진다. 재에칭 단계에서는 에천트가 상이한 결정면에 선택적으로 작용하고, 반도체 연속층의 분리면 상에 극도로 미세한 주름을 야기한다. 이 경우 에칭 기점으로서는 예비 에칭 단계로부터 얻어진 에칭 에지들 및 반도체 연속층의 분리면에서의 결정 결함들이 이용된다.
반도체 연속층의 작동시 상기 반도체 연속층의 적어도 일부분을 발생시키는 방사선을 반도체 연속층 내부로 역반사 하는 미러층을 반도체 연속층 상에 형성하거나 제공하는 공정은 반도체 연속층을 마이크로 구조화하기 전에 또는 마이크로 구조화한 후에 이루어질 수 있으며, 이 경우에는 제 1의 대안이 특히 바람직하다. 분리 단계 (c) 전에 청구항 1에 대응하는 단계들을 언급하는 것이, 상기 방법 단계가 반도체 층을 기판으로부터 분리하기 전에 그리고 마이크로 구조화하기 전에 실시되어야만 한다는 의미를 갖지는 않는다. 그러나 미러층은 박층-발광 다이오드의 주요 구성 부품이다. 미러층은 또한 반도체 연속층을 위한 캐리어 바디와 함께 상기 마이크로 구조화된 반도체 연속층에 연결될 수 있다.
본 발명은 기본적으로 박층-발광 다이오드 칩에 사용하는 적용예에만 한정되지 않으며, 오히려 기본적으로는 에피택셜 방식으로 제조된 그리고 성장-기판으로부터 분리된 반도체 연속층 상에 마이크로 구조화된 표면이 필요한 곳이라면 어디든지 사용될 수 있다.
상기 방법 및 발광 다이오드 칩의 추가의 장점, 바람직한 실시예 및 개선예들은 아래에서 도 1a 내지 도 3b와 관련하여 설명될 실시예에서 얻을 수 있다.
도 1a 내지 1e는 제 1 실시예에 따른 방법 순서를 보여주는 개략도이고,
도 2a 및 2b는 상기 실시예의 다양한 방법 단계들에서 반도체 표면을 REM-촬영한 사진이며,
도 3a 내지 3e는 제 2 실시예에 따른 방법 순서를 보여주는 개략도이다.
실시예들 및 도면들에서 동일하거나 동일한 작용을 하는 부품들에는 각각 동일한 도면 부호가 제공되었다. 도시된 층들의 두께는 척도에 맞는 것으로 간주해서는 안 되며, 오히려 상기 층 두께는 이해를 돕기 위하여 과도하게 두껍게 도시되었다. 에피택시 층들도 상호 올바른 두께 비율로 도시되지 않았다.
도 1a 내지 1e에 개략적으로 도시된 방법 순서에서는, 우선 사파이어로 이루어진 성장-기판(1) 상에서 금속 유기적인 기상 에피택시(MOVPE)에 의하여 반도체 연속층이 성장된다. 상기 반도체 연속층은 사파이어-기판(1)으로부터 출발하여 아래와 같은 연속하는 층들을 포함한다(도 1a 참조):
- Si-도핑된 GaN-버퍼층(2),
- Si-도핑된 GaN-콘택층(3)(부분적으로는 상기 버퍼층에 속할 수도 있음),
- Si-도핑된 GaN-커버층(4),
- 다수의 InGaN-양자 웰들 그리고 상기 양자 웰들 사이에 있는 GaN-배리어를 갖춘 다중 양자 웰 구조를 갖는, 전자기 방사선(특히 녹색 또는 청색의 광)을 발생시키는 층(5) 그리고
- p-도핑된 AlGaN-커버층(6)(예컨대 Mg가 p-도펀트로서 사용됨).
상기 p-도핑된 AlGaN-커버층(6) 다음에는 바람직하게 또 하나의 p-도핑된 GaN-층(예를 들어 마찬가지로 Mg로 도핑됨)이 이어진다.
상기 콘택층(3)은 대안적으로 Si:AlGaN을 포함할 수 있다.
전술한 다중 양자 웰 구조는 예를 들어 WO 01/39282 A2호에 기술되어 있으며, 상기 간행물의 공개 내용은 본 출원서에 인용 방식으로 수용된다.
다중 양자 웰 구조 대신에 단일 양자 웰 구조, 이중-헤테로 구조 또는 단일-헤테로 구조도 사용될 수 있다.
반도체 연속층(100) 상에는 금속 미러층(7)이 제공되는데, 상기 금속 미러층은 이 층이 활성층 내에서 발생된 전자기 방사선을 반도체 연속층(100) 내부로 역반사 할 수 있도록 설계되었다. 청색 스펙트럼 범위의 미러 재료로서는 Al 또는 Ag가 적합하다. Ag를 사용하는 경우에는, 얇은 Ti-, Pd- 또는 Pt-층을 갖는 미러층이 배경이 될 수 있다. 이와 같은 사실은 특히 반도체 연속층(100) 상에서 이루어지는 Ag-층의 접착을 개선한다. 상기와 같은 접착 개선 층의 층 두께는 바람직하게 1 nm 미만이다.
미러층(7)으로서는 대안적으로 브래그 미러가 제공되거나 또는 예컨대 ITO로 이루어진 방사선을 투과시킬 수 있는 층 및 반도체 연속층으로부터 볼 때 상기 층 다음에 배치된 반사층을 포함하는 미러층이 제조될 수 있다. 미러층은 또한 반도체 연속층(100) 쪽으로 다수의 윈도우를 갖는 반사층을 포함할 수 있고, 상기 윈도우 내에는 상기 반사층과 상이한 전기 전도층이 배치될 수 있다.
그 다음에 상기 반도체 연속층의 미러 면은 예를 들어 GaAs, Ge 또는 Mo로 이루어진 도전성 캐리어 바디(10)에 연결된다. 이와 같은 연결은 예를 들어 AuGe, AuSn 또는 PdIn을 이용한 공융 본딩에 의해서 이루어진다. 그러나 납땜 또는 접착도 또한 가능하다. 그 다음에 사파이어-기판(1)이 도 1b에 화살표(110)로 지시되어 있는 레이저-리프트 오프-방법에 의해서 분리되며, 이 경우 버퍼층(2)은, 가스 형태의 질소가 형성되도록 그리고 금속 갈륨 잔류물(20)이 층 두께가 변동되는 이방성 층의 형태로 상기 반도체 연속층(100) 상에 남도록 분해된다. 이와 관련해서는 도 1c가 참조된다. 대응하는 레이저-리프트 오프-방법은 예를 들어 WO 98/14986 A1호에 기술되어 있으며, 상기 간행물의 공개 내용은 인용 방식으로 본 출원서에 수용된다.
그 다음에 잔류물(20)이 예비 에칭 단계에서 에천트(120)로 제거되는데, 상기 에천트는 금속 Ga뿐만 아니라 Si-도핑된 GaN-콘택층(3)까지도 재료를 제거하면서 에칭한다. 그럼으로써, 상기 Si-도핑된 GaN-콘택층(3)의 표면에 주름이 형성된다. 이 경우 이방성으로 분포된 상기 금속 갈륨 잔류물은 임시적인 에칭 마스크로서 작용한다.
예비 에칭 단계에서는 바람직하게 습식-화학적으로 에칭이 이루어진다. 에천트로서는 특히 희석된 형태의 KOH가 적합하다. 본 발명의 특히 바람직한 실시예에서는 상기 예비 에칭 단계에서 5 % 농도의 KOH가 실온에서 사용되며, 이 경우 에칭 기간은 5분 내지 15분이다.
대안적으로 상기 예비 에칭 단계를 위해서는 예를 들어 건식 에칭 방법(RIE-방법)도 적합하다. 일반적으로는 건식 에칭 방법이 지향성으로 작용함으로써, 상기 본 발명의 실시예에서는 잔류물의 형태가 상기 잔류물 아래에 있는 반도체 층으로 이전되어 상기 반도체 층에 주름이 형성된다.
본 발명의 추가의 대안에서는, 예컨대 H 또는 Cl과 같은 부식성 가스가 바람직하게는 상승된 온도에서, 특히 800 ℃ 이상의 온도에서 에천트로서 사용된다.
도시된 실시예에서는 전체 버퍼층(2)이 레이저-리프트 오프-방법 중에 분해됨으로써, 상기 버퍼층은 분리 구역이 된다. 대안적으로는 버퍼층(2) 및 레이저-리프트 오프-방법이 서로 매칭될 수 있음으로써, 상기 버퍼층 또는 상기 버퍼층 근처에 있고 상기 버퍼층보다 더 얇은 단 하나의 분리 구역만이 분해된다.
예비 에칭 단계에서는 콘택층(3)의 상이한 결정면들이 노출된다. 그 다음에 상기 콘택층(3)의 예비 에칭된 표면이 재에칭 단계에서 추가의 습식-화학 에천트에 의하여 처리되는데(도면 부호 (130)을 갖는 화살표로 지시됨), 상기 에천트는 주로 결정 결함에서 에칭 작용하고, 반도체 연속층의 분리면에 있는 상이한 결정면들을 선택적으로 에칭한다(도 1d 참조). 상기 추가의 습식-화학 에천트는 실시예에서 KOH를 함유한다. KOH를 이용한 처리에 의해서는, 콘택층의 표면에 주름이 매우 효과적으로 형성될 수 있다; 예비 에칭시에 나타나는 거칠기는 방사선 결합 해제를 위한 효율 측면에서 현저히 개선된다.
재에칭 단계에서는 바람직하게 농축된 형태의 KOH가 에천트로서 사용된다. 본 발명의 추가의 바람직한 실시예에서는 25 % 농도의 KOH가 70 ℃ 내지 90 ℃, 예를 들어 80 ℃에서 에칭되며, 이 경우 에칭 시간은 3분 내지 10분이다.
대안적으로는, 재에칭 단계를 위한 에천트로서 예컨대 H 또는 Cl과 같은 부식성 가스가 사용될 수 있다.
도 2a는 건식 에칭 후의 표면을 보여준다. 도 2b는 KOH를 이용한 추가 에칭 후의 표면을 보여준다.
주름 형성 작용을 개선하기 위하여, 콘택층(3)은 적어도 버퍼층(2) 쪽으로 향한 면에서는 후속하는 층(4, 5 및 6)들에 비해 상승된 결함 밀도를 갖는다.
콘택층(3)은 또한 적어도 버퍼층 쪽으로 향한 면에서는 1*1018 cm-3을 포함한 Si-도펀트 농도 내지 1*1019 cm-3을 포함한 Si-도펀트 농도를 갖는다. 이와 같은 농도는 콘택층(3) 상에 옴 콘택이 형성되는 것을 가능케 한다.
본 발명에 따른 실시예의 대안적인 한 개선예에서는, GaN-버퍼층(2)이 레이저-리프트 오프-방법에서 분해된 층 두께보다 얇고, 콘택층(3)의 Al-함량은 적어도 버퍼층(2) 쪽으로 향한 영역에서는 약 1 % 내지 약 7 %이다. 상기 콘택층(3)의 영역은 레이저-리프트 오프에서 가스 형태의 질소 그리고 금속 Ga 및 Al을 형성하면서 분해되며, Al은 용융되어 남아 있는 콘택층(3) 내부로 소결 삽입된다.
이와 같은 방식으로, GaN-콘택층(3) 상에 알루미늄-n-콘택이 형성될 수 있다.
그 다음에 GaN-콘택층(3)의 마이크로 구조화된 표면에는 반도체 연속층(100)의 n-면을 전기 접속하기 위한 본딩 패드, 특히 본딩 패드-금속화층이 제공된다(도 1e 참조). 상기 본딩 패드는 예를 들어 TiAl을 포함한다.
콘택층(3)의 마이크로 구조화에 의해서는, 전자기 방사선의 가시 스펙트럼의 청색 스펙트럼 범위에 대응하는 치수로 주름이 형성된다. 주름 구조물의 크기는 특히 활성 반도체 층(5) 내에서 발생하는 전자기 방사선의 절반 내부 파장에 대응한다.
에피택셜 연속층이 MOVPE(금속 유기적인 기상 에피택시)에 의해서 성장하는 경우에는 바람직하게 000-1-결정면(6각형 질화물 격자의 N-면)이 사파이어-성장 기판 쪽을 향하게 된다.
레이저-리프트 오프-방법을 위한 방사선원으로서는, 350 nm 내지 360 nm 범위의 파장 또는 단파의 파장을 갖는 레이저-방사선원이 사용된다.
반도체 연속층(100)으로부터 떨어져서 마주 놓인 캐리어 바디(10)의 면에는, 상기 캐리어 바디와 반도체 연속층(100)을 연결하기 전에 또는 연결한 후에, 도 1e에 부분 확대 방식으로 도시되어 있는 바와 같이, 박층-발광 다이오드 칩(20)을 전기 접속하기 위한 콘택층(12)이 제공된다. 상기 콘택층은 예를 들어 Al 또는 Ti/Al-연속층으로 이루어진다.
본 발명에 따른 방법의 한 추가의 실시예에서는, 캐리어 바디(10)와 결합되기 전에 미러층이 콘택층(3)과 비슷한 치수로 마이크로 구조화될 수 있다.
본 발명에 따른 실시예의 대안적인 한 개선예에서는, 레이저-리프트 오프 후에 금속 Ga 및 경우에 따라서는 Al로 이루어진 완전히 연속하는 층이 콘택층(3) 상에 남지 않고, 오히려 금속 Ga 및 경우에 따라서는 Al-잔류물로 이루어진 그물 형상 구조 또는 섬 형상 구조만이 남게 되는데, 상기 그물 형상 구조 또는 섬 형상 구조는 후속하는 예비 에칭 단계에서 적어도 거의 콘택층(3) 내부로 이전되고, 그 결과 후속하는 KOH-에칭 공정을 위하여 의도적으로 상이한 결정면들이 제공된다.
예비 에칭 단계를 위해서는 재차 전술된 바와 같이, 바람직하게는 희석된 형태의 KOH를 이용한 건식 에칭 방법(RIE-방법) 또는 습식-화학 에칭 방법이 적합하다(예를 들어 KOH 5 %를 실온에서; 에칭 시간은 5분 내지 15분).
후속하는 재에칭 단계를 위해서는 재차 바람직하게 KOH가 특히 바람직하게는 전술된 바와 같이 농축된 형태로 사용된다.
KOH는 상이한 결정면에 선택적으로 작용하여 극도로 미세한 주름을 야기한다. 이 경우 에칭 기점으로서는 선행하는 RIE-공정으로부터 얻어진 에칭 에지들 그리고 콘택층 내부의 결정 결함들 또는 경우에 따라 버퍼층(2)이 레이저-리프트 오프에서 완전히 분해되지 않은 경우에는 상기 버퍼층(2)의 나머지 영역에서의 결정 결함들이 이용된다.
대안적으로는, 재에칭 단계를 위한 에천트로서 예컨대 H 또는 Cl과 같은 부식성 가스가 바람직하게는 상승된 온도에서, 특히 800 ℃ 이상의 온도에서 사용될 수 있다.
도 3a 내지 3e에 개략적으로 도시된 실시예는 특히, 레이저-리프트 오프 공정(110)(도 3b)에서는 금속 Ga 및 경우에 따라 Al이 콘택층(3) 상에 거의 남지 않거나 또는 전혀 남지 않는다는 점 그리고 상기 레이저-리프트 오프 공정(110) 직후에 콘택층(3)이 바람직하게는 전술된 바와 같은 농축된 형태의 KOH-함유 에천트에 의해서 에칭(도 3c에 화살표(130)로 지시되어 있음)된다는 점에서 도 1a 내지 1e 그리고 상기 도면의 다양한 실시예들과 상이하다.
예를 들어 상이한 결정면 및/또는 결정 결함을 노출하거나 또는 전술된 바와 같이 H 또는 Cl과 같은 부식성 가스를 에천트로서 사용하기 위해서는, 당연히 본 경우에도 바람직하다면 에칭 전에 KOH로 예비 에칭이 이루어질 수 있다.
대안적으로는 본 경우에도, 도 1a 내지 1e와 관련하여 위에서 기술된 실시예에서와 마찬가지로, 버퍼층(2)의 두께가 분리 단계에서 분해된 상기 층의 구역보다 더 두껍다면, 기판(1)으로부터의 분리 후에는 상기 버퍼층(2)의 나머지 층이 콘택층(3)에 남게 된다. 그때 상기 버퍼층(2)의 나머지 층에서 주름이 형성된다.
실시예들을 참조하는 본 발명의 설명은 당연히 본 발명을 제한하는 것으로 이해되어서는 안 된다. 오히려, 성장 기판으로부터 재료를 분해하는 리프트 오프 공정 후에, 반도체 층의 분리면을 결함 에칭을 이용하여 마이크로 구조화하는 전체 방법이 본 발명의 기본 사상에 속한다.

Claims (26)

  1. 반도체 연속층이 InxAlyGa1-x-yN 계(system)(여기서, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x+y ≤ 1) 중에서 선택된 적어도 하나의 재료를 함유하는, 박층-발광 다이오드 칩을 위한 반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법으로서,
    (a) 버퍼층이 반도체 연속층의 방사선 형성 영역과 기판 사이에 형성됨으로써, 결과적으로 상기 버퍼층은 상기 반도체 연속층의 격자 상수와 상기 기판의 격자 상수 간 차이를 보상하고, 그리고
    콘택층이 상기 반도체 연속층의 방사선 형성 영역과 상기 버퍼층 사이에 형성되고, 상기 콘택층이 Si-도핑된 GaN-층 및 Si-도핑된 AlGaN-층을 포함하는 그룹 중에서 적어도 하나의 층을 구비하는,
    상기 반도체 연속층을 기판상에 성장시키는 단계;
    (b) 상기 반도체 연속층의 작동시 상기 반도체 연속층 내에서 발생되고 미러층 쪽으로 향하는 방사선의 적어도 일부분을 반도체 연속층 내부로 역반사 하는 미러층을 상기 반도체 연속층 상에 형성하거나 제공하는 단계;
    (c) 상기 반도체 연속층을 기판으로부터 분리하고 예비 에칭 단계에 의해서 상기 콘택층의 상이한 결정면들을 상기 버퍼층으로부터 노출하는 단계; 및
    (d) 상기 반도체 연속층의 결정 결함들에서 에칭하고 분리면에서는 상기 상이한 결정면들을 선택적으로 에칭하는 에천트에 의하여, 상기 기판이 분리되는 반도체 연속층의 분리면을 에칭하는 단계
    를 포함하는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 단계 (d)에서는 에천트가 KOH를 함유하는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 단계 (d)에서는 에천트가 부식성 가스를 함유하는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 단계 (d) 이전에 상기 분리면에서 예비 에칭이 이루어짐으로써, 상이한 결정 결함들이 노출되는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 예비 에칭 단계에서는 건식 에칭 방법(RIE-방법) 또는 습식-화학 에칭 방법 또는 부식성 가스가 사용되는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  6. 제 1 항에 있어서,
    기판으로서 사파이어-기판이 사용되는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 반도체 연속층의 분리면이 1*1018 cm-3내지 1*1020 cm-3(1*1018 cm-3 및 1*1020 cm-3 포함)의 도펀트 농도를 갖는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  8. 제 7 항에 있어서,
    도펀트는 Si인,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 반도체 연속층의 마이크로 구조화된 분리면 상에 상기 반도체 연속층의 전기적 접속을 위한 콘택 패드가 제공되는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 연속층이 분리면에서는, 상기 분리면보다 기판으로부터 더 멀리 배치되어 있는 반도체 연속층의 부분에 비하여 상승된 결함 밀도를 갖는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 버퍼층이 적어도 하나의 Si-도핑된 GaN-층을 포함하는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 콘택층이 적어도 상기 버퍼층 쪽으로 향한 면에서는, 상기 버퍼층으로부터 떨어져서 마주보는 콘택층의 면에 배치된 층들에 비하여 상승된 결함 밀도를 갖는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  13. 제 9 항에 있어서,
    상기 콘택 패드는 상기 반도체 연속층의 n-측 상의 알루미늄-n-콘택인,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  14. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 연속층의 분리면에서의 마이크로 구조화에 의하여 주름이 형성되고, 상기 주름의 높이는 반도체 연속층의 작동시 상기 반도체 연속층에 의해 방출되는 전자기 방사선의 파장과 동일한,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 주름의 높이는 칩 내부 파장의 절반(half)인,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  16. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 연속층의 분리면에서의 에칭 공정에 의하여 주름이 반도체 연속층의 작동시 상기 반도체 연속층에 의해 방출되는 전자기 방사선의 파장 범위에 대응하는 구조물의 크기로 형성되고, 상기 파장 범위는 발광 다이오드 칩 내에서 방출되는 방사선의 파장과 관련있는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  17. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    6각형 GaN-기반 재료를 포함하는 상기 반도체 연속층은 상기 기판 상에서 성장되고, (000-1)-결정면(6각형 질화물 격자의 N-면)이 상기 기판 쪽을 향하는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  18. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 단계 (b)에서, 미러층으로서 브래그 미러(Bragg mirror)가 제공되는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  19. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 미러층은 반사층 및 방사선을 투과시키는 층을 갖고, 상기 방사선을 투과시키는 층은 상기 반사층 및 상기 반도체 연속층 사이에 배치되는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  20. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 미러층은 다수의 윈도우를 포함하는 반사층으로 형성되고, 상기 윈도우들 내에는 상기 반사층과 상이한 전기 전도층이 배치되는,
    반도체 연속층의 방사선 방출 표면을 마이크로 구조화하기 위한 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
KR1020127022761A 2004-04-29 2004-04-29 방사선 방출 반도체 칩의 제조 방법 KR101361630B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/DE2004/000892 WO2005106972A1 (de) 2004-04-29 2004-04-29 Verfahren zum herstellen eines strahlungsemittierenden halbleiterchips

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020067025113A Division KR101248195B1 (ko) 2004-04-29 2004-04-29 방사선 방출 반도체 칩의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120105059A KR20120105059A (ko) 2012-09-24
KR101361630B1 true KR101361630B1 (ko) 2014-02-11

Family

ID=34957625

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020067025113A KR101248195B1 (ko) 2004-04-29 2004-04-29 방사선 방출 반도체 칩의 제조 방법
KR1020127022761A KR101361630B1 (ko) 2004-04-29 2004-04-29 방사선 방출 반도체 칩의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020067025113A KR101248195B1 (ko) 2004-04-29 2004-04-29 방사선 방출 반도체 칩의 제조 방법

Country Status (7)

Country Link
US (2) US7897423B2 (ko)
EP (1) EP1741144A1 (ko)
JP (1) JP4653804B2 (ko)
KR (2) KR101248195B1 (ko)
CN (1) CN100423300C (ko)
DE (1) DE112004002809B9 (ko)
WO (1) WO2005106972A1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100661602B1 (ko) * 2005-12-09 2006-12-26 삼성전기주식회사 수직 구조 질화갈륨계 ｌｅｄ 소자의 제조방법
JP2007258323A (ja) * 2006-03-22 2007-10-04 Matsushita Electric Ind Co Ltd 半導体発光素子
KR101393745B1 (ko) * 2007-06-21 2014-05-12 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
DE102007057756B4 (de) 2007-11-30 2022-03-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines optoelektronischen Halbleiterkörpers
CN100561762C (zh) * 2007-12-07 2009-11-18 厦门市三安光电科技有限公司 一种无缝隙式键合过程GaN基发光器件及其制备方法
US8435816B2 (en) * 2008-08-22 2013-05-07 Lattice Power (Jiangxi) Corporation Method for fabricating InGaAlN light emitting device on a combined substrate
US8815618B2 (en) * 2008-08-29 2014-08-26 Tsmc Solid State Lighting Ltd. Light-emitting diode on a conductive substrate
DE102009000287A1 (de) 2009-01-19 2010-07-22 Robert Bosch Gmbh Leuchtmodul
JP2011029574A (ja) * 2009-03-31 2011-02-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
KR101081129B1 (ko) 2009-11-30 2011-11-07 엘지이노텍 주식회사 발광소자 및 그 제조방법
WO2011069242A1 (en) * 2009-12-09 2011-06-16 Cooledge Lighting Inc. Semiconductor dice transfer-enabling apparatus and method for manufacturing transfer-enabling apparatus
US20110151588A1 (en) * 2009-12-17 2011-06-23 Cooledge Lighting, Inc. Method and magnetic transfer stamp for transferring semiconductor dice using magnetic transfer printing techniques
US8334152B2 (en) 2009-12-18 2012-12-18 Cooledge Lighting, Inc. Method of manufacturing transferable elements incorporating radiation enabled lift off for allowing transfer from host substrate
DE102009060749B4 (de) * 2009-12-30 2021-12-30 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
CN101807648B (zh) * 2010-03-19 2012-12-26 厦门市三安光电科技有限公司 引入式粗化氮极性面氮化镓基发光二极管及其制作方法
CN101807649B (zh) * 2010-03-19 2013-01-23 厦门市三安光电科技有限公司 具有引入粗化层的高亮度铝镓铟磷基发光二极管及其制作方法
KR101055779B1 (ko) * 2010-06-15 2011-08-11 서울옵토디바이스주식회사 고효율 발광 다이오드 제조방법
DE102010048617A1 (de) * 2010-10-15 2012-04-19 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge, strahlungsemittierender Halbleiterchip und optoelektronisches Bauteil
US8906712B2 (en) * 2011-05-20 2014-12-09 Tsmc Solid State Lighting Ltd. Light emitting diode and method of fabrication thereof
JP5292456B2 (ja) 2011-12-28 2013-09-18 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体素子およびその製造方法
DE102012210494B4 (de) * 2012-06-21 2023-12-28 Pictiva Displays International Limited Organische Leuchtdiode
KR101878748B1 (ko) 2012-12-20 2018-08-17 삼성전자주식회사 그래핀의 전사 방법 및 이를 이용한 소자의 제조 방법
JP5514341B2 (ja) * 2013-03-12 2014-06-04 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
DE102014105208A1 (de) * 2014-04-11 2015-10-29 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Nitridverbindungshalbleiter-Bauelements
US9595616B1 (en) * 2015-12-02 2017-03-14 Sandia Corporation Vertical III-nitride thin-film power diode
CN109417112B (zh) * 2016-06-24 2022-06-21 苏州乐琻半导体有限公司 半导体器件和包括半导体器件的半导体器件封装
JP7007053B2 (ja) * 2017-10-17 2022-01-24 株式会社ディスコ リフトオフ方法
TWI735263B (zh) * 2020-06-19 2021-08-01 台灣愛司帝科技股份有限公司 紅光晶片承載結構的製作方法
WO2022073230A1 (zh) * 2020-10-10 2022-04-14 苏州晶湛半导体有限公司 半导体结构的衬底剥离方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057891A (ko) * 1999-02-05 2000-09-25 마리 오 휴버 발광 소자 제조 장치 및 방법
JP2003069075A (ja) * 2001-08-28 2003-03-07 Nichia Chem Ind Ltd 窒化ガリウム系化合物半導体素子
JP2003188142A (ja) 2001-12-19 2003-07-04 Sony Corp 半導体素子の製造方法及び半導体素子
WO2003065464A1 (fr) * 2002-01-28 2003-08-07 Nichia Corporation Dispositif a semi-conducteur a base de nitrure comprenant un substrat de support, et son procede de realisation

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3739217A (en) 1969-06-23 1973-06-12 Bell Telephone Labor Inc Surface roughening of electroluminescent diodes
DE69737086T2 (de) 1996-08-27 2007-05-16 Seiko Epson Corp. Trennverfahren, verfahren zur übertragung eines dünnfilmbauelements, und unter verwendung des übertragungsverfahrens hergestelltes flüssigkristall-anzeigebauelement
JP3179346B2 (ja) 1996-08-27 2001-06-25 松下電子工業株式会社 窒化ガリウム結晶の製造方法
DE19640594B4 (de) 1996-10-01 2016-08-04 Osram Gmbh Bauelement
WO1998019375A1 (fr) * 1996-10-30 1998-05-07 Hitachi, Ltd. Machine de traitement optique de l'information et dispositif a semi-conducteur emetteur de lumiere afferent
JP3776538B2 (ja) 1996-12-24 2006-05-17 ローム株式会社 半導体発光素子およびその製法
US6233267B1 (en) * 1998-01-21 2001-05-15 Brown University Research Foundation Blue/ultraviolet/green vertical cavity surface emitting laser employing lateral edge overgrowth (LEO) technique
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
WO1999066565A1 (en) 1998-06-18 1999-12-23 University Of Florida Method and apparatus for producing group-iii nitrides
AU4708399A (en) 1998-06-23 2000-01-10 Trustees Of Boston University Crystallographic wet chemical etching of iii-nitride material
US6608330B1 (en) * 1998-09-21 2003-08-19 Nichia Corporation Light emitting device
DE19955747A1 (de) 1999-11-19 2001-05-23 Osram Opto Semiconductors Gmbh Optische Halbleitervorrichtung mit Mehrfach-Quantentopf-Struktur
DE10020464A1 (de) * 2000-04-26 2001-11-08 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement auf GaN-Basis
CN1292494C (zh) 2000-04-26 2006-12-27 奥斯兰姆奥普托半导体有限责任公司 发光半导体元件及其制造方法
DE10026254A1 (de) 2000-04-26 2001-11-08 Osram Opto Semiconductors Gmbh Lumineszenzdiodenchip mit einer auf GaN basierenden strahlungsemittierenden Epitaxieschichtenfolge
TWI289944B (en) * 2000-05-26 2007-11-11 Osram Opto Semiconductors Gmbh Light-emitting-diode-element with a light-emitting-diode-chip
DE10040448A1 (de) 2000-08-18 2002-03-07 Osram Opto Semiconductors Gmbh Halbleiterchip und Verfahren zu dessen Herstellung
JP4431925B2 (ja) * 2000-11-30 2010-03-17 信越半導体株式会社 発光素子の製造方法
DE10064448A1 (de) 2000-12-22 2002-07-04 Osram Opto Semiconductors Gmbh Verfahren zum Aufrauhen eines Halbleiterchips für die Optoelektronik
JP5283293B2 (ja) * 2001-02-21 2013-09-04 ソニー株式会社 半導体発光素子
JP4524953B2 (ja) * 2001-05-18 2010-08-18 パナソニック株式会社 窒化物半導体基板の製造方法および窒化物半導体装置の製造方法
US6750158B2 (en) 2001-05-18 2004-06-15 Matsushita Electric Industrial Co., Ltd. Method for producing a semiconductor device
TW564584B (en) * 2001-06-25 2003-12-01 Toshiba Corp Semiconductor light emitting device
US6617261B2 (en) * 2001-12-18 2003-09-09 Xerox Corporation Structure and method for fabricating GaN substrates from trench patterned GaN layers on sapphire substrates
US6455340B1 (en) * 2001-12-21 2002-09-24 Xerox Corporation Method of fabricating GaN semiconductor structures using laser-assisted epitaxial liftoff
TW576864B (en) * 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
TWI226139B (en) 2002-01-31 2005-01-01 Osram Opto Semiconductors Gmbh Method to manufacture a semiconductor-component
DE10243757A1 (de) * 2002-01-31 2004-04-01 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterchips
DE10245628A1 (de) 2002-09-30 2004-04-15 Osram Opto Semiconductors Gmbh Elektromagnetische Strahlung emittierender Halbleiterchip und Verfahren zu dessen Herstellung
JP4440529B2 (ja) 2002-11-27 2010-03-24 士郎 酒井 窒化物系半導体発光装置の製造方法
JP3795007B2 (ja) * 2002-11-27 2006-07-12 松下電器産業株式会社 半導体発光素子及びその製造方法
US6986693B2 (en) * 2003-03-26 2006-01-17 Lucent Technologies Inc. Group III-nitride layers with patterned surfaces

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057891A (ko) * 1999-02-05 2000-09-25 마리 오 휴버 발광 소자 제조 장치 및 방법
JP2003069075A (ja) * 2001-08-28 2003-03-07 Nichia Chem Ind Ltd 窒化ガリウム系化合物半導体素子
JP2003188142A (ja) 2001-12-19 2003-07-04 Sony Corp 半導体素子の製造方法及び半導体素子
WO2003065464A1 (fr) * 2002-01-28 2003-08-07 Nichia Corporation Dispositif a semi-conducteur a base de nitrure comprenant un substrat de support, et son procede de realisation

Also Published As

Publication number Publication date
US20080093611A1 (en) 2008-04-24
US20110140141A1 (en) 2011-06-16
DE112004002809A5 (de) 2007-05-24
WO2005106972A1 (de) 2005-11-10
KR101248195B1 (ko) 2013-03-27
JP4653804B2 (ja) 2011-03-16
EP1741144A1 (de) 2007-01-10
KR20070026546A (ko) 2007-03-08
CN100423300C (zh) 2008-10-01
DE112004002809B9 (de) 2024-02-01
CN1943044A (zh) 2007-04-04
US8273593B2 (en) 2012-09-25
DE112004002809B4 (de) 2023-11-02
KR20120105059A (ko) 2012-09-24
JP2007535152A (ja) 2007-11-29
US7897423B2 (en) 2011-03-01

Similar Documents

Publication Publication Date Title
KR101361630B1 (ko) 방사선 방출 반도체 칩의 제조 방법
US6156584A (en) Method of manufacturing a semiconductor light emitting device
US9337388B2 (en) Method for producing a semiconductor layer sequence, radiation-emitting semiconductor chip and optoelectronic component
US8013320B2 (en) Nitride semiconductor device and method for fabricating the same
US8283677B2 (en) Nitride semiconductor light-emitting device
US20130140592A1 (en) Light emitting diode with improved light extraction efficiency and methods of manufacturing same
US9905727B2 (en) Fabrication of thin-film devices using selective area epitaxy
JP2007266577A (ja) 窒化物半導体装置及びその製造方法
TWI401823B (zh) 發光二極體元件的製造方法
KR20060112013A (ko) 질화물층의 제조방법 및 이를 이용한 수직구조 질화물반도체 발광소자의 제조방법
KR100269022B1 (ko) 질화갈륨계 화합물 반도체 발광소자 및 그의 제조방법
KR20120020436A (ko) 발광 소자
US8431936B2 (en) Method for fabricating a p-type semiconductor structure
JP4493041B2 (ja) 窒化物半導体発光素子
KR20050100485A (ko) 마스크 없는 선택적 습식식각을 이용하는 ⅲ-질화물계반도체 발광소자의 제조방법
JP2002353503A (ja) 窒化ガリウム系化合物半導体発光素子
KR100622819B1 (ko) 패턴된 기판의 제조방법 및 그 기판을 이용한 발광다이오드의 제조방법
JP2003188142A (ja) 半導体素子の製造方法及び半導体素子
JP3540643B2 (ja) 半導体素子の製造方法
KR100730755B1 (ko) 수직형 발광소자 제조 방법 및 그 수직형 발광소자
TWI250666B (en) Method to produce a radiation-emitting semiconductor-chip and said produced semiconductor-chip
US20100102338A1 (en) III-Nitride Semiconductor Light Emitting Device
JP2007300146A (ja) 半導体装置及びその製造方法
JP2004282106A (ja) 半導体発光素子及びその製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170127

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200120

Year of fee payment: 7