KR101332104B1 - Ｃｍｏｓ 트랜지스터 게이트들에서의 리세스된 일함수 금속 - Google Patents

Ｃｍｏｓ 트랜지스터 게이트들에서의 리세스된 일함수 금속 Download PDF

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Abstract

트랜지스터 게이트는 표면 상에 위치된 한쌍의 스페이서들을 갖는 기판, 스페이서들 사이의 기판 상에 등각으로 성막된 하이-k 유전체, 하이-k 유전체 상에 및 스페이서 측벽들의 일부를 따라 등각으로 성막된 리세스된(recessed) 일함수 금속, 리세스된 일함수 금속 상에 등각으로 성막된 제2 일함수 금속, 및 제2 일함수 금속 상에 성막된 전극 금속을 포함한다. 트랜지스터 게이트는 기판 상의 스페이서들 사이의 트랜치에 하이-k 유전체를 등각으로 성막하고, 하이-k 유전체 상에 일함수 금속을 등각으로 성막하고, 일함수 금속 상에 희생 마스크를 성막하고, 일함수 금속의 일부를 노출하기 위해 희생 마스크의 일부를 에칭하며, 리세스된 일함수 금속을 형성하기 위해 일함수 금속의 노출된 일부를 에칭함으로써 형성될 수 있다. 제2 일함수 금속 및 전극 금속은 리세스된 일함수 금속 상에 성막될 수 있다.
하이-k, 일함수 금속, 트랜지스터 게이트, 전극 금속

Description

ＣＭＯＳ 트랜지스터 게이트들에서의 리세스된 일함수 금속{RECESSED WORKFUNCTION METAL IN CMOS TRANSISTOR GATES}
차세대 집적 회로들의 제조에서, CMOS(complementary metal-oxide-semiconductor) 트랜지스터들에 대한 게이트 전극들의 제조는 실리콘 이산화물 및 폴리실리콘을 하이-k 유전 재료(high-k dielectric material)들 및 금속으로 대체하도록 발전되어 왔다. 대체 금속 게이트 프로세스는 게이트 전극을 형성하기 위해 종종 사용된다. 통상의 대체 금속 게이트 프로세스는, 반도체 기판 상의 한 쌍의 스페이서들 사이에 하이-k 유전 재료 및 희생(sacrificial) 게이트를 형성함으로써 시작한다. 어닐링 프로세스와 같은 추가 처리 단계들 후에, 희생 게이트는 제거되고, 결과적으로 트랜치(trench)는 하나 이상의 금속층들로 채워진다. 금속층들은 일함수 금속들뿐만 아니라 전극 금속층들을 포함할 수 있다.
원자층 성막(atomic layer deposition, ALD), 화학적 기상 성막(chemical vapor deposition, CVD), 물리적 기상 성막(physical vapor deposition, PVD), 전기도금(electroplating, EP) 및 무전해 도금(electroless plating, EL)과 같은 프로세스들은 금속 게이트 전극을 형성하는 하나 이상의 금속층들을 성막하는데 사용될 수 있다. 공교롭게도, CMOS 트랜지스터 치수들이 감소됨에 따라, 예를 들어, 트랜지스터 게이트 길이들이 45nm 이하에 도달함에 따라, 트랜치 오버행(overhang) 및 보이드(void) 형성과 같은 문제들은, 특히, 듀얼-금속 게이트 전극이 요구될 때, 점점 도전적으로 점점 성행하게 된다. 이는, 보다 작은 치수들에서, 금속 게이트 전극을 형성하기 위해 사용된 트랜치의 종횡비(aspect ratio)가, 듀얼-금속층들이 성막됨에 따라 매우 현저해지기 때문이다. 본 기술분야의 통상의 기술자들에 의해 인지될 바와 같이, 그러한 높은 종횡비 트랜치의 금속화(metallization)는 사실상 종종 보이드 형성을 초래한다.
따라서, 45nm 노드 레벨 이상으로 CMOS 트랜지스터들에 대한 듀얼-금속 게이트 전극들을 형성하는 개선된 프로세스가 요구된다.
도 1A 내지 1D는 듀얼-금속 게이트 전극에 대한 종래의 제조 프로세스를 도시한다.
도 2는 본 발명의 구현에 따라 듀얼-금속 게이트 전극을 제조하는 방법이다.
도 3A 내지 3J는 도 2의 방법을 실행할 때 형성되는 구조들을 도시한다.
듀얼-금속 게이트 전극을 형성하는 시스템들 및 방법들이 본원에 기술된다. 다음의 설명에서, 예시적인 구현들에 대한 다양한 양태들이 본 기술분야 이외의 기술자들에게 그들의 작업(work)의 실체(substance)를 전달하기 위해, 본 기술분야의 통상의 기술자들에 의해 채용된 일반적인 용어(term)들을 사용하여 기술될 것이다. 그러나, 본 발명은 기술된 양태들 중 단지 일부만으로도 실행될 수 있다는 것은, 본 기술분야의 통상의 기술자들에게 명백할 것이다. 설명을 위해, 예시적인 구현 들에 대한 완전한 이해를 제공하기 위해 특정 숫자들, 재료들 및 구성(configuration)들이 설명된다. 그러나, 본 발명이 특정 상세들없이 실행될 수 있다는 것은 본 발명의 통상의 기술자에게 명백할 것이다. 다른 예들에서, 공지된 특징들은 예시적인 구현들을 모호하게 하지 않게 하기 위해 생략되거나 단순화된다.
본 발명을 이해하는데 가장 유용한 방식으로, 다수의 개별(discrete) 동작들과 같은 다양한 동작들이 차례로 기술될 것이다. 그러나, 설명의 순서가 이러한 동작들이 반드시 순서 의존적임을 의미하는 것으로 해석되어서는 안된다. 특히, 이러한 동작들은 제공된 순서대로 수행될 필요는 없다.
본 발명의 구현들은, 보이드-프리(void-free) 듀얼-금속 게이트 전극이 45nm 또는 그 이하의 게이트 길이를 갖는 트랜지스터들을 포함하는 CMOS 트랜지스터에 대해 제조될 수 있도록 한다. 듀얼-금속 게이트 전극은 트랜치에 형성되고, 적어도 2개의 일함수 금속층들 및 적어도 하나의 전극 금속층(충전(fill) 금속층으로서 알려지기도 함)을 포함하는 다중 금속층들을 포함한다. 본 발명의 구현에 따르면, 일함수 금속층들 중 하나는 트랜치쪽의 입구(entrance)가 더 넓게 될 수 있는 리세스된 일함수 금속층(recessed workfunction metal layer)으로 구성되어, 트랜치가 덜 현저한(less aggressive) 종횡비를 갖도록 한다. 트랜치의 다음의(subsequent) 금속화는 보이드-프리 듀얼-금속 게이트 전극을 생성할 수 있다.
참조로서, 도 1A 내지 1D는 하이-k 유전 재료 상에 듀얼-금속 게이트 전극을 형성하기 위한 종래의 프로세스를 도시한다. 도 1A는, 듀얼-금속 게이트 전극이 형성될 수 있는 기판(100)을 도시한다. 기판(100)은 다른 재료들 중 벌크 실리콘 또는 SOI(silicon-on-insulator) 서브구조일 수 있다. 기판(100)은 본 기술분야에서 공지된 스페이서들(102) 및 절연 구조들(104)을 포함한다. 예를 들어, 스페이서들(102)은 실리콘 질화물을 사용하여 형성될 수 있고, 절연 구조들은(104) (도 1에 도시된 바와 같은) ILD(interlayer dielectric)들, 실리콘 이산화물층들 또는 STI(shallow trench isolation) 구조들과 같은 구조들일 수 있다. 게이트 전극이 형성될 수 있는 트랜치 영역(106)이 스페이서들(102) 사이에 있다.
도 1B는 기판(100) 상 및 트랜치(106) 내의 하이-k 게이트 유전층(108)의 형성을 도시한다. 도시된 바와 같이, 하이-k 게이트 유전층(108)은, 트랜치(106)의 하부 및 측벽을 포함하는, 그것이 성막되는 표면들을 등각으로 덮는다(conformally blankets). 하이-k 유전층(108)의 질을 향상시키기 위해 희생 게이트의 성막 이후 어닐링 프로세스와 같이, 하이-k 게이트 유전층(108)의 성막 후 하나 이상의 프로세스들이 행해질 수 있다. 희생 게이트가 사용되면, 그것은 이후에 제거되어 하나 이상의 금속층들로 대체될 수 있다.
예를 들어, 도 1C는, 선택적인 희생 게이트의 제거에 따른, 트랜치(106)로의 하나 이상의 일함수 금속층들의 성막을 도시한다. 여기서, 2개의 일함수 금속층들로 제1 일함수 금속층(110) 및 제2 일함수 금속층(112)이 사용된다. 이러한 2개의 일함수 금속들(110 및 112)은 듀얼-금속 게이트 전극을 형성한다. 도시된 바와 같이, 트랜치(106)의 종횡비는 성막된 각각의 층에 따라 증가한다. 2개의 일함수 층들(110 및 112)이 성막된 후, 채워질 남겨진 트랜치 갭(gap)의 종횡비는 매우 현저 하다.
도 1D는 트랜치(106)로의 전극 금속층(114)의 성막을 도시한다. 전극 금속층(114)은 듀얼-금속 게이트 전극의 형성을 완성하는 역할을 한다. 전극 금속층(114)는 일함수 금속들로서 종래에 사용된 금속들보다 더 쉽게 폴리싱(polishing)되는 충전 금속을 사용하여 종종 형성된다. 도 1D에 도시된 바와 같이, 트랜치(106)의 큰 종횡비는 전극 금속층(114)의 성막 동안 트랜치 오버행이 생기도록 하여, 트랜치(106) 내에 보이드(116)가 생성된다. 보이드(116)의 출현은 듀얼-금속 게이트 전극의 전기 저항을 증가시키고, 그의 신뢰성을 감소시킨다.
이러한 문제를 처리하기 위해, 본 발명의 방법들은, 보이드-프리 듀얼-금속 게이트 전극들이 형성될 수 있도록 하는 제조 프로세스를 제공한다. 도 2는 본 발명의 구현에 따라 듀얼-금속 게이트 전극을 형성하는 방법(200)이다. 도 3A 내지 3J는 도 2의 방법(200)이 실행될 때 형성되는 구조들을 도시한다. 명확성을 위해, 도 3A 내지 3J의 구조들은 방법(200)의 설명 동안 참조될 것이다. 원한다면, 방법(200)이 대체 금속 게이트 프로세스에 통합될 수 있다는 것은, 본 기술분야의 통상의 기술자들에 의해 인지될 것이다.
방법(200)을 시작하면, 트랜치에 의해 분리된 적어도 한 쌍의 스페이서들을 포함하는 기판이 제공된다(도 2의 프로세스(202)). 상술된 바와 같이, 기판은, 벌크 실리콘 또는 SOI(silicon-on-insulator) 구조와 같은 반도체 프로세싱에서 통상 사용되는 구조로 구성될 수 있다. 다른 구현들에서, 게르마늄, 인듐 안티모나이드, 납 텔루라이드, 인듐 아세나이드, 인듐 인화물(phosphide), 갈륨 아세나이드 또는 갈륨 안티모나이드를 포함하지만, 이에 한정되지 않는, 실리콘과 결합될 수 있거나 또는 결합될 수 없는 선택적인 재료들을 사용하여 기판이 형성될 수 있다. 기판을 형성할 수 있는 재료들의 몇몇 예들이 본원에 기술되었지만, 반도체 디바이스가 형성될 수 있는 기초(foundation)의 역할을 하는 임의의 재료가 본 발명의 사상 및 범위 내에 있다. 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 또는 임의의 다수의 로우(low)-k 질화물들 또는 산화물 재료들과 같은 재료로부터 스페이서들이 형성될 수 있다.
도 3A로 되돌아 가면, 한 쌍의 스페이서들(302)을 포함하는 기판(300)이 도시된다. 스페이서들은 트랜치(304)에 의해 분리된다. 기판(300)은, ILD층(306) 및 STI 구조들(도시되지 않음)과 같은, 다른 구조들을 포함할 수도 있다.
다음으로, 하이-k 게이트 유전층이 트랜치 내에 성막된다(도 2의 프로세스(204)). CVD 또는 ALD 프로세스와 같은, 하이-k 게이트 유전층을 성막하기 위해 등각(conformal) 성막 프로세스가 사용될 수 있다. 하이-k 게이트 유전층에 대해 사용될 수 있는 재료들은 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 라타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸디움 탄탈륨 산화물 및 납 아연 니오베이트(niobate)를 포함하지만 이에 한정되지 않는다. 하이-k 게이트 유전층을 형성하기 위해 사용될 수 있는 재료들의 몇몇 예들이 여기에 기재되었지만, 그 층은 다른 재료들로 구성될 수 있다. 방법(200)이 대체 금속 게이트 프로 세스에 통합되는 구현들에서, 하이-k 유전층에 대해, 하이-k 유전층의 질을 향상시키기 위해 어닐링 프로세스와 같은, 부가적인 프로세싱이 수행될 수 있다.
도 3B는 트랜치(304) 내에 등각으로 성막된 하이-k 게이트 유전층(308)을 도시한다. 도시된 바와 같이, 하이-k 게이트 유전층(308)은 등각으로 성막되기 때문에, 층(308)은 트랜치(304)의 측벽들뿐만 아니라 트랜치(304)의 하부 상에 형성될 것이다. 하이-k 게이트 유전층(308)은 또한 ILD층(306) 상에 형성될 것이다. 일부 구현들에서, 하이-k 게이트 유전층(308)은 약 60Å 두께보다 작고, 종종 약 5Å과 약 40Å 두께 사이일 수 있다. 하이-k 유전층(308)의 두께는 형성될 게이트 전극의 요구사항들에 따라 변할 수 있다.
대안적인 프로세스 흐름에서, 하이-K 게이트 유전층은 스페이서들이 형성되기 전에 서브트랙티브(subtractive) 프로세스에 의해 형성될 수 있다. 예로서, 하이-k 유전층은, 기판 상에 형성되고, 플래너(planar) 하이-k 게이트 유전층을 형성하기 위해 에칭백(etch back)될 수 있다. 그 후, 스페이서들이 하이-k 게이트 유전층의 반대측들 상에 형성될 수 있다. 이러한 대안적인 구현에서, 하이-k 게이트 유전층은 트랜치의 하부에만 존재하고 트랜치 측벽들 상에 존재하지 않는다.
하이-k 게이트 유전층이 성막된 후, 제1 일함수 금속층이 성막될 수 있다(도 2의 프로세스(206)). 일함수 금속들에 대해, CVD, ALD, PVD, 스퍼터링, 전기도금 또는 무전해 도금과 같은 종래의 성막 프로세스들이 사용될 수 있다. 본 발명의 일부 구현들에서, 제1 일함수 금속층의 두께는 약 25Å과 약 200Å 사이일 수 있다.
도 3C로 되돌아 가면, 하이-k 유전층(308) 상에 성막된 제1 일함수 금속층(310)이 도시된다. 제1 일함수 금속층(310)은, 트랜지스터가 PMOS 트랜지스터인지 또는 NMOS 트랜지스터인지에 따라, p-형 금속 또는 n-형 금속으로 구성될 수 있다. 일부 구현들에서, PMOS 트랜지스터가 형성되고, p-형 일함수 금속층을 형성하기 위해 사용될 수 있는 재료들은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함하지만 이에 한정되지 않는다. p-형 금속층은 약 4.9eV와 약 5.2eV 사이에 있는 일함수를 갖는 PMOS 게이트 전극을 형성하는 것이 가능할 것이다. 선택적으로, 일부 구현들에서, NMOS 트랜지스터가 형성되고, n-형 일함수 금속층을 형성하기 위해 사용될 수 있는 재료들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄 및 그들의 합금들, 예를 들어, 이러한 구성요소들, 즉, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물을 포함하는 금속 탄화물들을 포함하지만 이에 한정되지 않는다. n-형 금속층은 약 3.9eV와 약 4.2eV 사이에 있는 일함수를 갖는 NMOS 게이트 금속의 형성을 가능하게 할 것이다.
다음으로, 희생 마스킹 재료는 제1 일함수 금속 상의 트랜치 내에 성막된다(도 2의 프로세스(208)). 희생 마스킹 재료는 리세스된 일함수 금속층을 정의하기 위해 사용될 것이다. 본 발명의 일부 구현들에서, 희생 마스킹 재료는, SOG(spin-on-glass) 재료 예를 들어, 희생 광흡수 재료(sacrificial light absorbing material, SLAM)로 구성될 수 있다. 다른 구현에서, 희생 마스킹 재료는 BARC(bottom anti-reflective coating material)로 구성될 수 있다. SLAM들 및 BARC들은 반도체 프로세싱에 공통적으로 사용되고, 이러한 프로세스에서 필수적인 기능성을 제공한다. SLAM들 및 BARC들의 광-흡수 속성들은 본 발명의 구현들에 관련되지 않는다는 것을 주목해야 한다. SOG 재료가 사용되면, 제1 일함수 금속층 상에 SOG 재료를 성막하고 평탄화하기 위해 SOD(spin-on deposition) 프로세스가 사용될 수 있다. 사용될 수 있는 2개의 특정 SOG 재료들은 193nm SLAM 및 248nm SLAM과 같은 유기 SOM(organic spin-on material)들이다.
도 3D는 제1 일함수 금속층(310) 상의 희생 마스킹 재료(312)의 성막을 도시한다. 희생 마스킹 재료(312)는 트랜치를 완전히 채우고, SOD 프로세스를 사용하여 성막될 수 있다. 상술된 바와 같이, SOD 성막 프로세스의 사용으로 희생 마스킹 재료(312)를 평탄화할 수 있다.
희생 마스크 성막 후, 희생 마스킹 재료를 부분적으로 에칭백하기 위해 에칭 프로세스가 실행될 수 있다(도 2의 프로세스(210)). 본 발명의 다양한 구현들에서, 습식 에칭 화학물질(chemistry) 또는 건식 에칭 화학물질이 사용될 수 있다. 사용된 특정 습식 또는 건식 에칭 화학물질은 사용되는 희생 마스킹 재료에 적합해야 한다. 예를 들어, SLAM 재료가 희생 마스킹 재료로 사용되면, 그 때 적합한 습식 에칭 화학물질은 플루라인-기반의(fluorine-based) 습식 에칭 화학물질로 구성될 수 있다. 일 구현에서, 그러한 플루라인-기반의 습식 에칭은 플루오르화수소(hydrogen fluoride)(HF), 플루오르화암모늄(ammonium fluoride)(NH4F), 및 SLAM층을 에칭하기 위한 증류수의 혼합물(mixture)을 사용할 수 있다. 다른 구현에서, SLAM, 예를 들어, 극성 용매 매질(polar solvent medium)에서의 테트라메틸 암모늄 수산화물(tetramethyl ammonium hydroxide)(TMAH) 및 칼륨 수산화물(potassium hydroxide)(KOH)의 혼합물을 에칭하기 위해, 수산화기(hydroxyl)-기반의 습식 에칭 화학물질이 사용될 수 있다. 대안적으로, SLAM 재료에 대해 적합한 건식 에칭 화학물질들은 CH2F2 건식 에칭 화학물질, SF6 건식 에칭 화학물질 또는 NF3 건식 에칭 화학물질로 구성될 수 있다.
도 3E는 에칭 화학물질을 사용하여 에칭된 후의 희생 마스킹 재료(312)를 도시한다. 본 발명의 일부 구현들에서, 희생 마스킹 재료(312)는 트랜치 높이의 대략 1/2에서 3/4까지 에칭된다. 희생 마스킹 재료(312)의 에칭 프로세스는 일반적으로, 제1 일함수 금속층(310)에 거의 영향을 주지 않는다.
다음으로, 제1 일함수 금속층에 대한 다른 부분적인 에칭 프로세스가 실행된다(도 2의 프로세스(212)). 제1 일함수 층의 부분적인 에칭은 금속의 노출된 부분들만을 제거하고; 희생 마스킹 재료에 의해서 여전히 커버되는 제1 일함수 층의 부분들은 에칭되지 않는다. 이러한 부분적인 에칭은 도 3F에 도시된 바와 같이, "U"형상의 리세스된 일함수 금속층(310)을 형성한다. 일부 구현들에서, 제1 일함수 금속층을 에칭하기 위해 습식 에칭 화학물질이 사용될 수 있다. 예를 들어, 일 구현에서, 제1 일함수 금속층을 에칭하기 위해, 표준 세정 용액으로서도 알려진, 증류수, 암모늄 수산화물(NH4OH), 및 과산화수소(H2O2)가 사용될 수 있다. 사용될 수 있는 다른 습식 에칭 화학물질은 증류수 내의 황산 및 과산화물의 혼합물이다. 본 발명의 구현들에서 사용될 수 있는 부가적인 습식 에칭 화학물질은 인산, 아세트산 및 질산의 혼합물, 염산, 과산화수소 및 물의 혼합물, 및 염산, 질산 및 물의 혼합물을 포함한다. 다른 구현들에서, 제1 일함수 금속층을 부분적으로 에칭하기 위해 건식 에칭 화학물질들이 사용될 수 있다.
도 3F에 도시된 바와 같이, 일함수 금속층(310)의 에칭은, 일함수 금속층(310)이 스페이서들(302)에 비해 리세스되도록 하여, 트랜치(304)의 개구부(opening)를 넓혀서 그의 종횡비를 감소시키고, 이후에 성막된 금속층이 트랜치(304)에 보다 쉽게 들어가도록 한다. 트랜치(304)의 개구부의 이러한 넓힘은 실질적으로 트랜치 오버행(overhang)의 생성을 감소시키거나 또는 제거한다. 예를 들어, 제1 일함수 금속층(310)이 약 25Å 두께인 구현들에서, 제1 일함수 금속층(310)을 리세스하여 대략 50Å만큼 트랜치(304)를 오픈시킨다.
제1 일함수 금속층(310)이 리세스된 후, 남아있는 희생 마스킹 재료가 제거될 수 있다(도 2의 프로세스(214)). 본 발명의 구현들에 따르면, 프로세스 단계(210)에서 희생 마스킹 재료를 부분적으로 에칭하기 위해 사용된 동일한 습식 화학물질 프로세스는 여기에서 남아있는 희생 마스킹 재료를 제거하기 위해 사용될 수 있다. 다른 구현들에서, 대안적인 에칭 프로세스들이 사용될 수 있다. 도 3G는, 남아있는 희생 마스킹 재료(312)가 제거된 후의 리세스된 일함수 금속층(310)을 도시한다.
다음으로, 듀얼 금속 게이트 전극을 형성하기 위해 제2 일함수 금속층이 성막된다(도 2의 프로세스(216)). 또한, 일함수 금속들에 대해, CVD, ALD, PVD, 스 퍼터링, 전기도금 또는 무전해 도금과 같은 종래의 성막 프로세스들이 사용될 수 있다. 본 발명의 일부 구현들에서, 제2 일함수 금속층의 두께는 약 25Å과 약 200Å 사이일 수 있다.
제2 일함수 금속은 p-형 금속 또는 n-형 금속일 수 있다. 일부 구현들에서, 제1 및 제2 일함수 금속들 모두는 동일 타입(즉, 2개의 n-형 금속들 또는 2개의 p-형 금속들)으로 구성될 수 있지만, 다른 구현들에서, 제1 및 제2 일함수 금속들은 상이한 타입들(즉, 1개의 p-형 금속과 결합된 1개의 n-형 금속)로 구성될 수 있다. 제2 일함수 금속층에 사용될 수 있는 p-형 일함수 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 산화물들 예를 들어, 루테늄 산화물을 포함하지만, 이에 한정되지 않는다. 제2 일함수 금속층에 사용될 수 있는 n-형 일함수 금속들은, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄 및 그들의 합금들, 예를 들어, 이러한 구성요소들, 즉, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물을 포함하는 금속 탄화물을 포함하지만, 이에 한정되지 않는다.
도 3H는 리세스된 일함수 금속(310) 상에 등각으로 성막된 제2 일함수 금속층(314)를 도시한다. 도시된 바와 같이, 제1 및 제2 일함수 금속층들(310/314) 둘 다 성막되더라도, 트랜치(304)는 이후의 금속화를 위한 장점인 넓은 개구부를 여전히 갖는다. 가장 좁은 부분에서의 트랜치(304)의 종횡비 조차, 종래의 듀얼-금속 게이트 프로세스들에서 형성된 트랜치의 종횡비보다 아주 낮다.
제2 일함수 금속층이 성막된 후, 충전 금속으로서도 알려진 전극 금속은 금 속으로 트랜치를 완전히 채우도록 성막된다(도 2의 프로세스(218)). 충전 금속은 일반적으로 쉽게 폴리싱될 수 있는 재료, 예를 들어, 텅스텐, 알루미늄, 구리, 또는 다른 저저항 금속들이다. 도 3I는 실질적으로 보이드-프리 방식으로 트랜치(304)를 완전히 채우는 충전 금속(316)의 성막을 도시한다.
마지막으로, 본 발명에 따른 듀얼-금속 게이트 전극의 제조를 완료하기 위해 재료들의 초과(excess) 층들을 제거하도록, CMP(chemical mechanical polishing) 프로세스가 구현될 수 있다(도 2의 프로세스(220)). 도 3J는 CMP 프로세스가 초과 재료를 제거한 후의 최종 듀얼-금속 게이트 전극(318)을 도시한다. 예를 들어, CMP 프로세스는 초과 충전 금속(316)만을 제거하는 것이 아니라, 제2 일함수 금속층(314) 및 하이-k 유전층(308)의 초과 부분들을 제거할 수 있다.
본 발명의 구현들에서, 듀얼-금속 게이트 전극(318)은 CMOS 트랜지스터들을 형성하기 위해 사용될 수 있다. 예를 들어, 소스 영역 및 드레인 영역이 스페이서들(302)에 인접한 기판(300) 내에 형성될 수 있다. 스페이서들(302)에 인접한 기판(300) 영역들은 그러한 소스 및 드레인 영역들을 형성하기 위해 이온 주입 프로세스를 사용하여 도핑될 수 있다. 또한, 채널 영역은 듀얼-금속 게이트 전극(318) 아래에 형성될 수 있다. 형성된 CMOS 트랜지스터를 이용가능하게 하기 위해 소스 영역, 드레인 영역 및 듀얼-금속 게이트 전극(318)으로의 전기적 접촉들이 형성될 수 있다.
따라서, 듀얼-금속 게이트 전극이 종래의 듀얼-금속 게이트 제조 프로세스들보다 작은 종횡비 및 더 넓은 트랜치 개구부를 갖게 제조될 수 있는 본 발명의 구 현들이 기재된다. 그 결과, 더 적은 트랜치 오버행 및 더 적은 보이드가 형성되어, 저저항 및 고신뢰성을 갖는 금속 게이트 전극들이 된다. 제1 및 제2 일함수 금속층들뿐만 아니라 충전 금속층을 형성하기 위해 사용될 수 있는 재료들에 대한 일부 예들이 본원에 기재되더라도, 그러한 금속층들은, 본 기술분야의 통상의 기술자들에게 명백할 바와 같이, 많은 다른 재료들로부터 이루어질 수 있다.
요약서에 기재된 것을 포함하여, 본 발명의 도시된 구현들에 대한 상기 설명은, 기재된 정확한 형태로, 본 발명을 규명하거나 또는 제한할 의도는 아니다. 예를 들어, 본 발명의 특정 구현들이 예시의 목적으로 본원에 기술되었지만, 관련 분야의 통상의 기술자들이 인지할 바와 같이, 다양한 균등한 수정들이 본 발명의 범위 내에서 가능하다.
상술된 설명의 관점에서의 이러한 수정들이 본 발명에 대해 이루어질 수 있다. 다음의 특허청구범위에 사용된 용어들은 명세서 및 특허청구범위에 기재된 특정 구현들로 본 발명을 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범위는 다음의 특허청구범위에 의해 전체적으로 결정될 것이고, 특허청구범위 해석에 대해 수립된 윈칙들에 따라 해석될 것이다.

Claims (20)

  1. 기판;
    상기 기판의 표면 상에 위치하고, 사이에 트랜치를 정의하는 한쌍의 스페이서들;
    상기 트랜치의 하부 및 측벽들 상에 등각으로 성막된 하이-k 게이트 유전층(high-k gate dielectric layer) - 상기 하이-k 게이트 유전층의 상부는 상기 측벽들의 상부와 실질적으로 동일한 높이이고, 상기 하이-k 게이트 유전층은 하부 부분과 두 개의 측벽 부분들을 포함함 -;
    상기 스페이서들의 측벽들의 부분을 따라 그리고 상기 한쌍의 스페이서들 사이의 상기 기판의 상기 표면을 따라 있는 상기 하이-k 게이트 유전층의 하부 및 두 개의 측벽 부분들 상에 등각으로 성막된 리세스된 일함수 금속층(recessed work function metal layer) - 상기 리세스된 일함수 금속층의 상부는 상기 측벽들의 상부보다는 실질적으로 낮음 -;
    상기 리세스된 일함수 금속층 상에 등각으로 성막된 제2 일함수 금속층 - 상기 제2 일함수 금속층의 부분들은 상기 하이-k 게이트 유전층의 양 측벽 부분들과 직접 접촉함 -; 및
    상기 제2 일함수 금속층 상에 성막된 전극 금속층
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 기판은 반도체 재료를 포함하고 상기 스페이서들은 실리콘 질화물을 포함하는 장치.
  3. 제1항에 있어서,
    상기 하이-k 게이트 유전층은 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸디움 탄탈륨 산화물 또는 납 아연 니오베이트(niobate)를 포함하는 장치.
  4. 제1항에 있어서,
    상기 리세스된 일함수 금속층은 상기 한쌍의 스페이서들에 비해 리세스된 장치.
  5. 제1항에 있어서,
    상기 리세스된 일함수 금속층은 유(U)자 모양인 장치.
  6. 제1항에 있어서,
    상기 리세스된 일함수 금속층은 루테늄, 팔라듐, 백금, 코발트, 니켈, 루테늄 산화물 또는 다른 도전성 금속 산화물을 포함하는 p-형 일함수 금속인 장치.
  7. 제1항에 있어서,
    상기 제2 일함수 금속층은 루테늄, 팔라듐, 백금, 코발트, 니켈, 루테늄 산화물 또는 다른 도전성 금속 산화물을 포함하는 p-형 일함수 금속인 장치.
  8. 제1항에 있어서,
    상기 전극 금속은 텅스텐, 알루미늄, 구리 또는 저저항성 금속을 포함하는 장치.
  9. 제1항에 있어서,
    상기 스페이서들 중 하나에 인접한 소스 영역;
    상기 스페이서들 중 다른 하나에 인접한 드레인 영역; 및
    상기 하이-k 게이트 유전층의 아래에 있는 채널 영역
    을 더 포함하는 장치.
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