KR101322544B1 - 자기 메모리 - Google Patents

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KR101322544B1 KR1020117018689A KR20117018689A KR101322544B1 KR 101322544 B1 KR101322544 B1 KR 101322544B1 KR 1020117018689 A KR1020117018689 A KR 1020117018689A KR 20117018689 A KR20117018689 A KR 20117018689A KR 101322544 B1 KR101322544 B1 KR 101322544B1
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

판독 시에 열적으로 안정되고, 또한 기입 시의 전류를 저감한, 스핀 토크 자화 반전 응용의 자기 랜덤 액세스 메모리를 제공한다. 고정층, 비자성 장벽층, 기록층이 순차적으로 적층된 자기 저항 효과 소자를 메모리 소자로서 이용하고, 기록층을 적층 페리 구조로 한다. 볼츠만 상수를 kB, 자기 메모리의 동작 온도를 T, 자기 저항 효과 소자 막면에 평행한 면적을 S, 적층 페리 구조를 구성하는 2층의 강자성층 중 막 두께가 얇은 쪽의 강자성층의 막 두께 및 포화 자화를 각각 t, Ms, 기록층의 짧은 변의 길이를 w, 자기 메모리의 열안정성 지수를 Δ, 기록층의 2개의 강자성층간에 작용하는 교환 결합 에너지를 Jex로 할 때, 다음 식을 만족시킨다. Ms 2(t/w)>|Jex|>(2kBTΔ)/S

Description

자기 메모리{MAGNETIC MEMORY}
본 발명은, 스핀 토크 자화 반전을 응용한 자기 메모리 및 자기 랜덤 액세스 메모리에 관한 것이다.
최근, 종래의 다이내믹 랜덤 액세스 메모리(DRAM)를 대체할 가능성을 갖는 자기 랜덤 액세스 메모리(MRAM)가 주목받고 있다. 종래의 MRAM에서는, 예를 들면 미국 특허 제5734605호 명세서에 기재되어 있는 바와 같이, 자성막/비자성 절연막/자성막의 다층 구조를 갖는 터널 자기 저항 효과(TMR) 소자의 한쪽의 자화를, TMR 소자의 상하에 교대로 직교하는 방향으로 설치된 2개의 금속 배선에 흐르는 전류가 만드는 합성 자계를 이용하여 반전시킴으로써 기록을 행하는 방식이 채용되고 있다. 그러나, MRAM에서도, 대용량화를 위해서 TMR 소자의 사이즈를 작게 하면 자화 반전에 요하는 자계의 크기가 커지게 되어, 많은 전류를 금속 배선에 흘리는 것이 필요로 되어, 소비 전력의 증가, 나아가서는 배선의 파괴를 초래하게 된다고 하는 과제가 지적되고 있다.
자계를 이용하지 않고 자화 반전하는 방법으로서, 예를 들면, Journal of Magnetism and Magnetic Materials, 159, L1-6(1996)에 기재되어 있는 바와 같이, 자기 재생 헤드에서 이용되는 거대 자기 저항 효과(GMR)막이나 터널 자기 저항 효과(TMR)막에, 일정 이상의 전류를 흘리는 것만으로 자화 반전이 가능한 것이 이론적으로 제시되었다. 그 후, 예를 들면 Physical Review Letters, Vol.84, No.14, pp.2149-2152(2000)에는, 2개의 Cu의 전극의 사이에 Co/Cu/Co의 다층막(GMR막)을 포함하는 직경 130㎚의 필러를 형성하고, 그 필러에 전류를 흘리고, 흐르는 전류의 스핀으로부터 Co층의 자화에 공급되는 스핀 토크를 이용하여, Co층의 자화를 반전하는 기록 방식의 실험예가 보고되어 있다. 또한, 최근에는, 예를 들면, Applied Physics Letters, Vol.84, pp.2118-2120(2004)에 기재되어 있는 바와 같이, TMR막을 이용한 나노필러를 이용하여, 스핀 토크 자화 반전이 실증되었다. 특히 TMR막을 이용한 스핀 토크 자화 반전에서는, 종래의 MRAM과 동등 이상의 출력이 얻어지기 때문에, 크게 주목을 모으고 있다.
이상 언급한 스핀 토크 자화 반전의 모식도를 도 1에 도시한다. 도 1에서, 비트선(1)에, 자화 방향이 변화하는 제1 강자성층(기록층)(2), 중간층(3), 자화 방향이 고정된 제2 강자성층(고정층)(4)으로 이루어지는 자기 저항 효과 소자와, 게이트 전극(5)에 의해 전도를 제어받은 트랜지스터(6)가 접속되고, 트랜지스터의 다른 한쪽의 단자는 소스선(7)에 접속되어 있다. 도 1의 (a)와 같이, 고정층(4)과 기록층(2)의 자화를 반평행(고저항) 상태로부터 평행(저저항) 상태로 변화시키는 경우에는, 전류(8)는 비트선(1)으로부터 소스선(7)으로 흐른다. 이때, 전자(9)는 소스선(7)으로부터 비트선(1)으로 흐른다. 한편, 도 1의 (b)와 같이, 고정층(4)과 자유층(2)의 자화를 평행(저저항) 상태로부터 반평행(고저항) 상태로 변화시키는 경우에는, 전류(8)는 소스선(7)으로부터 비트선(1)의 방향으로 흘리면 된다. 이때, 전자(9)는 비트선(1)으로부터 소스선(7)의 방향으로 흐른다.
그 후, 예를 들면 일본 특개 2005-294376호 공보에 기재되어 있는 바와 같이, 기록층(2)을 비자성층(22)을 사이에 둔 2층의 강자성층(21과 23)으로 구성하고, 그 자화의 방향을 서로 반대 방향으로 되도록 배치시켜, 외부로부터의 침입 자계에 관하여 안정화시키는 적층 페리 구조라고 불리는 구조가 제안되었다.
특허 문헌 1 : 미국 특허 제5734605호 명세서 특허 문헌 2 : 일본 특개 2005-294376호 공보
비특허 문헌 1 : Journal of Magnetism and Magnetic Materials, 159, L1-6(1996) 비특허 문헌 2 : Physical Review Letters, Vol.84, No.14, pp.2149-2152(2000) 비특허 문헌 3 : Applied Physics Letters, Vol.84, pp.2118-2120(2004)
그러나, 종래의 이들 MRAM에는, 이하와 같은 문제가 있다.
스핀 토크 자화 반전을 응용한 자기 메모리에서는, 재기입 전류의 저감과 불휘발성을 보증하는 열안정성의 확보가 매우 중요하다. 스핀 토크 자화 반전의 재기록 전류는 전류 밀도로 정해지는 것이 알려져 있고, 예를 들면 Physical Review B, Vol.62, No.1, pp.570-578에 의하면, 임계 전류 밀도 Jc0은 수학식 1에 의해 공급되는 것이 알려져 있다.
Figure 112011062086705-pct00001
여기서, α는 길버트의 감쇠 상수, Ms는 기록층의 포화 자화, t는 기록층의 막 두께, g는 스핀 토크의 효율, Hk는 기록층의 이방성 자계, Meff는 막면에 수직 방향으로 작용하는 반자계의 효과를 뺀 기록층의 유효 자화, μ0은 진공의 투자율이다.
한편, 열안정성을 특징짓는 에너지 장벽, 즉 2개의 안정된 자화 방향의 사이에서 자화 반전을 하기 위해서 필요한 에너지는, 수학식 2에 의해 공급된다. 여기서, S는 자기 저항 효과 소자(TMR 소자)의 막면에 평행한 면적이다.
Figure 112011062086705-pct00002
수학식 1, 수학식 2로부터 알 수 있는 바와 같이, Jc0, E 모두 Msㆍt에 비례하는 양이다. 따라서 열안정성을 확보하기 위해서 Msㆍt를 증가시키면 Jc0도 커지게 되어, 기입에 요하는 소비 전력이 증가한다. 한편, 임계 전류를 줄이기 위해서 Msㆍt를 감소시키면 E도 감소하여, 열안정성이 손상된다. 즉, Jc0과 E는 트레이드 오프의 관계에 있다.
한편, 일본 특개 2005-294376 공보에는 적층 페리 기록층을 이용한 MRAM이 기재되어 있다. 적층 페리 기록층을 이용한 MRAM은, 도 2에 도시한 바와 같이, 기록층(2)이 비자성층(22)을 사이에 두고 반평행 결합하는 2층의 자성층(21, 23)으로 구성되어 있다. 이 경우, 기록층을 구성하는 2개의 자성층(21, 23)의 자화의 방향이 서로 반대 방향이기 때문에, 스핀 토크 자화 반전에 효과가 있는, 벡터적 작용을 갖는 실질적인(正味) 자화 Msㆍt의 값이 작아져, Jc0를 작게 할 수 있다고 하는 이점을 갖는다. 한편, 열안정성을 나타내는 수학식 2의 Msㆍt는 2개의 자성층(21, 23)의 전체 자화의 합이 효과가 있으므로, 자성층(2)의 체적이 증대한 만큼, 열적으로 안정된다. 즉, 적층 페리 기록층은, 낮은 Jc0과 높은 E를 겸비한 구조이다. 그러나, 이들 효과는 적층 페리 기록층(2)의 2개의 자성층(21, 23)의 자화가 정확히 반평행으로 되어 있지 않으면 실현되지 않는다. 그러나 실제의 소자에서는, 고정층(4)으로부터의 누설 자계나, 고정층(4)과 기록층(2)의 사이에 작용하는 층간 결합 등의 영향으로, 적층 페리 기록층(2)의 2개의 자성층(21, 23)의 자화는 정확히 반평행으로 되어 있지 않은 경우가 많고, 또한 자화가 이루는 각도도, 메모리 어레이를 구성하는 TMR 소자마다 변동되게 된다고 하는 과제가 있었다.
본 발명의 자기 메모리는, 고정층과 비자성 장벽층과 기록층이 순차적으로 적층된 자기 저항 효과 소자를 구비하고, 기록층을 제1 강자성층과 제2 강자성층이 비자성층을 개재하여 반강자성 결합한 적층 페리 구조로 한다. 정보의 기록은, 기록층을 구성하는 제1과 제2 강자성층 중 비자성 장벽층에 가까운 측에 배치된 제1 강자성층의 자화 방향과 고정층의 자화 방향의 관계(평행, 반평행)에 의해 행하고, 기록층의 자화 방향은, 기록층의 막면에 수직한 방향으로 통전하는 스핀 편극한 전류로 스위칭한다. 여기서, 볼츠만 상수를 kB, 자기 메모리의 동작 온도를 T, 자기 저항 효과 소자의 막면에 평행한 면적을 S, 제1 강자성층과 제2 강자성층 중 막 두께가 얇은 쪽의 강자성층의 막 두께 및 포화 자화를 각각 t, Ms, 상기 기록층의 짧은 변의 길이를 w, 그 자기 메모리의 열안정성 지수를 Δ, 상기 제1 강자성층과 상기 제2 강자성층 사이에 작용하는 교환 결합 에너지를 Jex로 할 때, 다음 수학식 3을 만족시키도록 한다.
Figure 112011062086705-pct00003
혹은, 적층 페리 기록층을 구성하는 2층의 강자성층 중, 비자성 장벽층으로부터 먼 측에 배치된 제2 강자성층의 비자성 장벽층과 반대측의 면, 혹은 고정층보다 하면에, 평균 요철 Ra가 0.15㎚ 이하인 구조를, 기록층의 자기 용이축 방향과 대략 평행하게 형성한다.
혹은, 적층 페리 기록층 상에 비자성의 스페이서층을 개재하여 제3 강자성층을 형성한다. 제3 강자성층의 자화 방향은, 적층 페리 기록층을 구성하는 2층의 강자성층 중 비자성 장벽층으로부터 먼 측에 배치된 제2 강자성층의 자화 방향과 대략 반평행하다. 제3 강자성층은, Co, Ni, Fe의 합금으로 구성할 수 있다.
고정층의 자화는, 기록층과는 반대측의 면에 고정층과 접촉하여 형성된 반강자성층으로부터의 교환 결합력으로 고정할 수 있다. 또한, 고정층을, 적층 페리 구조로 해도 된다.
고정층을 CoFeB, 장벽층을 MgO, 기록층의 장벽층에 가까운 측의 강자성층을 CoFeB, 장벽층으로부터 먼 측의 강자성층을 CoxFe(1-x)로 구성해도 된다. x의 범위는 30 내지 70％이다.
또한, 기록층 상에, 기록층과 경계를 접하여 Ru 또는 Ta로 이루어지는 캡층을 형성해도 된다.
자기 저항 효과 소자의 일단에는, 자기 저항 효과 소자에 통전하기 위한 트랜지스터가 접속된다. 트랜지스터의 일단은, 제1 기입 드라이버 회로에 접속된 소스선에 전기적으로 접속하고, 자기 저항 효과 소자의 트랜지스터에 접속되어 있지 않은 측의 일단을, 제2 기입 드라이버와 판독 신호를 증폭하는 앰프에 접속된 비트선에 접속하고, 트랜지스터의 저항을 제어하는 워드선을 설치하고, 워드선을 제3 기입 드라이버에 접속한다. 기록층의 자화 용이축은, 비트선이 연신하고 있는 방향과 대략 수직으로 설치하는 것이 바람직하다.
또한, 비트선의 일단에 접속된 제1 가변 저항 소자와, 비트선의 타단에 접속된 제2 가변 저항 소자와, 제1 가변 저항 소자의 저항을 변화하게 하기 위해서 이용되는 제1 전압 인가 수단과, 제2 가변 저항 소자의 저항을 변화하게 하기 위해서 이용되는 제2 전압 인가 수단을 설치하고, 기입 동작 시에는, 제1 전압 인가 수단과 제2 전압 인가 수단과의 사이에 전류를 흘리고, 비트선과 소스선과의 사이에 스핀 편극한 전류를 흘림으로써 생기는 스핀 토크를 이용하여 기록층의 자화를 반전시킨다.
본 발명에 따르면, 판독 시에 열적으로 안정되며, 또한 기입 시의 전류를 저감한, 적층 페리 기록층을 응용한 스핀 토크 자화 반전 응용의 자기 랜덤 액세스 메모리를 제공할 수 있다.
도 1은 스핀 토크 자화 반전의 원리를 도시하는 도면으로서, (a)는 반평행 상태로부터 평행 상태로의 자화 반전을 도시하는 도면, (b)는 평행 상태로부터 반평행 상태로의 자화 반전을 도시하는 도면.
도 2는 적층 페리 기록층을 이용한 종래의 MRAM의 모식도.
도 3은 적층 페리 기록층의 자화 각도와 에너지를 도시하는 도면.
도 4는 적층 페리 기록층의 Ru의 막 두께와 교환 결합 에너지의 관계를 도시하는 도면.
도 5는 적층 페리 기록층의 Ru의 막 두께와 교환 결합 에너지의 관계를 도시하는 도면.
도 6은 본 발명의 제1 실시예를 도시하는 도면.
도 7은 적층 페리 기록층에서 2개의 강자성층의 자화가 반평행으로 되지 않는 원인을 설명하는 도면.
도 8은 본 발명의 제2 실시예를 도시하는 도면.
도 9는 본 발명의 제2 실시예를 도시하는 도면.
도 10은 본 발명의 제2 실시예를 도시하는 도면.
도 11은 본 발명의 제3 실시예를 도시하는 도면.
도 12는 본 발명에서의 메모리 어레이 회로의 일례를 도시하는 도면.
도 13은 Ra와 TMR비의 관계를 도시하는 도면.
도 14는 반자계가 자성막 단부의 자화의 방향에 미치는 영향을 설명하는 도면.
우선, 본 발명에서 높은 열안정성과 작은 Jc0을 양립하는 TMR 소자를 얻기 위한 원리를 설명한다.
도 3은 도 2의 적층 페리 기록층의 에너지의 모식도이다. 통상적으로, TMR 소자의 형상은, 도 3의 하부에 도시한 바와 같이 한 변이 타변보다 긴 타원, 직사각형 등의 구조로 가공되지만, 이때의 긴 변 방향이 자화 용이축, 즉 자화의 방향이 안정된 방향으로 된다. 적층 페리 기록층의 자화와, 이 자화 용이축과의 각도를 q1, q2로 하면, q1=0도, q2=-180도, 또는 q1=180도, q2=0도로, 2개의 자성층의 자화가 모두 자화 용이축 방향을 향하고, 또한 서로 180도의 각도를 이룰 때(도 3의 A점 및 B점), 기록층의 에너지는 최소로 된다. 또한 자화 반전은, 도 3에 도시한 경로, 즉 q1=q2+180를 유지하면서 발생한다. 즉, 도 3의 C점은 소위 안장점으로 되어 있어, 점 A, B보다 에너지가 높지만, 주위의 에너지의 피크(점 D, E 등)와 비교하면, 에너지가 낮다. 점 A, B와 점 C의 에너지차가 수학식 2의 E로 된다. 그러나, 어떠한 자계에 의해 2개의 자성층의 자화의 방향이, q1=q2+180의 관계를 만족시키지 않게 되면, 도 3의 화살표의 방향으로 에너지가 상승한다. 그렇게 하면, 점 C를 초과하기 때문에 필요한 에너지는, 자화가 점 A, B에 있을 때에 비해 작아져, 열 안정성이 저하되는 것이다. 한편 Jc0은, 이미 설명한 바와 같이, 기록층의 2개의 자화의 벡터적인 합이 최소일 때에 최소로 되므로, 역시 q1=q2+180의 관계가 만족되고 있을 때에 최소로 된다. 따라서, 적층 페리 기록층을 자기 메모리에 응용할 때는, 어떻게 q1=q2+180의 관계를 정밀도 좋게 실현할지가 매우 중요해진다.
q1=q2+180의 관계를 정밀도 좋게 실현하는 방법에는, 자화 용이축 방향에 걸리는 실효적인 자계(2개의 강자성층(21, 23)의 사이에 작용하는 교환 결합 자계, 강자성층(21, 23)의 이방성 자계)를 크게 하는 방법이나, 소자의 제작 오차에 의해 생긴 자기 곤란축 방향의 자계를 보상하는 자계를 공급하는 등의 방법이 있다. 이하, 각각에 대하여 상세하게 설명한다.
[실시예 1]
교환 결합 자계란, 적층 페리 기록층(2)을 구성하는 2개의 강자성막(21, 23)의 자화의 방향을 반평행으로 유지하고자 하는 자계이고, 교환 결합 자계를 증가시키기 위해서는 강자성막(21, 23) 사이에 끼워진 비자성막(22)의 막 두께를 최적으로 설정할 필요가 있다. 이 막 두께는, 강자성막의 재료, 조성, 및 비자성층의 재료, 및 막 형성 후의 열처리 온도에 따라서 변해 간다. 이하에서는, 강자성층(21, 23)의 재료로서 CoxFeyBz를 이용하고, 비자성층(22)의 재료로서 Ru를 이용한 경우를 나타낸다. 특히 z가 대략 20％인 CoFe 합금은, 비자성 장벽층(3)의 재료로서 MgO를 이용하였을 때, 높은 TMR비가 얻어진다.
도 4는, 강자성층(21, 23)으로서 어느 것이나 Co20Fe60B20을, 비자성층(22)으로서 Ru를 이용한 경우의, 교환 결합 에너지와 Ru 막 두께의 관계를 도시한 도면이다. 강자성막(21, 23)의 막 두께는 모두 3㎚이다. 열처리 온도를 300℃로 한 경우의 최적의 Ru 막 두께는 0.6㎚, 350℃로 한 경우의 최적의 막 두께는 0.8㎚이다. 도 5는, 강자성막(23)만을 Co50Fe50으로 한 경우의 교환 결합 계수와 비자성층 Ru의 막 두께의 관계를 도시하는 도면이다. 강자성막(21, 23)의 막 두께는 모두 3㎚이다. 이 경우, 교환 결합 계수의 값 자체가 크고, 또한 열처리 온도를 350℃로 한 경우의 최적의 Ru 막 두께가 0.7㎚인 것을 알 수 있다.
다음으로, 실제의 스핀 토크 자화 반전 특성을 확인하기 위해서, 도 6과 같은 교환 바이어스형의 TMR 소자를 제작하고, 특성을 평가하였다. 교환 바이어스형의 TMR 소자에서는, 적절한 기초층(62) 상에, IrMn, PtMn, PdMn, FeMn, IrCrMn 등의 반강자성막(61)을 제막한다. 또한 반강자성층(61) 상에, 적층 페리 구조의 고정층(4)을 제막한다. 여기서 참조 부호 41, 43은 강자성층, 참조 부호 42는 비자성층이다. 본 실험에서는, 강자성층(41)에 Co50Fe50, 비자성층(42)에 Ru, 강자성층(43)에 Co20Fe60B20을 이용한 예를 나타낸다. 고정층(4)은 반드시 적층 페리 구조로 할 필요는 없지만, 적층 페리 고정층을 이용하면 적층 페리 고정층으로부터의 누설 자계가 작아져, 기록층(2)으로의 여분의 자계 인가를 줄일 수 있으므로, 스핀 토크 자화 반전의 특성을 더욱 향상시킬 수 있다. 적층 페리 고정층(4) 상에 비자성 장벽층(3)으로서 두께 1㎚의 MgO층을 형성하고, 그 위에 다양한 재료로 이루어지는 적층 페리 기록층(2)을 형성하고, 마지막으로 보호층(63)을 제막한다. 제막 후, 전자선 묘화와 이온 빔 에칭에 의해 TMR막을 100㎚×200㎚의 직사각형으로 가공하여 측정 소자로 하였다.
다음으로, 어느 정도의 Jex가 있으면, q1∼q2+180을 실현할 수 있는 것인지 검토하였다. 발명자들은 상세한 검토에 의해, 반강자성막(61)을 착자할 때에 이용하는 자계의 방향과, TMR 소자의 장축 방향의 어긋남이, 제작 오차에 의해 생기는 것에 주목하였다. 고정층(4)의 자화를 한 방향으로 정확히 고정하기 위해서는, 큰 자계를 인가하여, 반강자성막(61)을 한 방향으로 착자하는 것이 필요하다. 그러나, 자장 인가에 이용하는 자석의 크기를 200㎜Φ, 300㎜Φ의 범위에서 균일하게 하기 위해서는, 큰 자계를 발생시키는 매우 사이즈가 큰 자석을 준비해야만 하고, 통상의 제조 라인에서는 에너지적, 코스트적으로 불가능하다. 따라서, 보다 소형의 자석을 이용할 필요가 있어, 웨이퍼 면내에서 착자 방향이 변화하는 것은 피할 수 없다.
제작한 TMR 소자의 긴 변 방향과 착자 방향으로 어긋남이 생긴 경우로서, 도 7의 (a)와 같이 비자성 장벽층을 사이에 둔 고정층(4)과 강자성층(21)의 자화의 방향이 평행한 경우, 2개의 자화의 사이에 작용하는 정자계 결합은 약하므로, 강자성층(21)의 자화는 소자의 긴 변 방향을 향하게 된다. 한편, 기록층을 구성하는 다른 한쪽의 강자성층(23)의 자화는, 고정층(4)으로부터의 누설 자계의 영향을 받아, 고정층의 자화와 반평행 방향으로 향하기 쉽다. 따라서 강자성층(21)과 강자성층(23)의 자화의 각도가 180도로부터 어긋나게 된다. 한편, 도 7의 (b)와 같이, 비자성 장벽층을 사이에 둔 고정층(4)과 강자성층(21)의 자화의 방향이 반평행한 경우, 2개의 자화의 사이에 작용하는 정자계 결합은 강하므로, 강자성층(21)의 자화는 고정층(4)의 자화와 반평행 방향으로 향한다. 한편, 기록층을 구성하는 다른 한쪽의 강자성층(23)의 자화는, 고정층(4)으로부터의 누설 자계의 영향이 거의 없어지므로, 소자의 긴 변의 방향을 향하기 쉽다. 따라서, 강자성층(21)과 강자성층(23)의 자화의 각도가 180도로부터 어긋나게 된다.
이것을 방지하기 위해서는, 강자성 기록층(21, 23)의 이방성 자계 Hk보다, 교환 결합 자계 Hex=Jex/(μ0ㆍMsㆍt)(단 μ0은 진공의 투자율, Ms는 강자성층(21, 23)의 포화 자화, t는 두께)쪽을 크게 하여, 어떤 상태에서도 반드시 q1∼q2+180을 실현할 수 있도록 하는 것이 중요하다. 강자성 기록층의 이방성 자계 Hk는, 열안정성을 보증하는 에너지 E와 E=(μ0ㆍMsㆍHkㆍSㆍt)/2라고 하는 관계가 있으므로, 열안정성 지수 E/kBT를 소자 면적 S의 감소, 즉 작은 메모리 소자에 대하여 일정하게 하기 위해서는, Hk를 S에 반비례하여 증가시켜서는 안된다.
이상을 정리하면, 임의의 TMR 소자 면적 S에 대하여 필요로 되는 교환 결합 에너지 Jex는, 스핀 토크 자화 반전을 응용한 자기 랜덤 액세스 메모리에서 불휘발성을 보증하기 위해서 필요한 E/kBT의 설계값 Δ에 대하여, 다음과 같이 쓸 수 있다.
│Jex|>(2kBTΔ)/S
한편, Jex의 값이 지나치게 크면 다른 장해가 발생한다. Journal of Magnetism and Magnetic Materials, 159, L1-6(1996)에 의하면, 스핀 토크 자화 반전에 기여하는 스핀 토크의 크기는, 고정층측의 강자성층(43)의 자화와 기록층측의 강자성층(21)의 자화가 이루는 각도를 θ로 하면 sinθ에 비례한다. 따라서, 고정층측의 강자성층(43)의 자화와 기록층측의 강자성층(21)의 자화가 서로 완전하게 평행, 또는 반평행한 경우, 스핀 토크 자화 반전은 일어날 수 없다. 통상 기록층이 단층인 경우, 도 14와 같이 기록층의 단부의 자화는, 반자계 Hd의 영향을 받아 용이축으로부터 약간 기울어져 있다. 따라서, 이 단부로부터 스핀 토크 자화 반전이 시작되고, 그것이 기록층 전체로 확대되어 간다. 그런데, 적층 페리 기록층의 경우, 큰 교환 결합력이 작용하고 있는 경우에는, 자화의 방향은 단부까지 용이축 방향을 향한다. 따라서, 스핀 토크의 크기는 기록층의 모든 영역에서 작아, 스핀 토크 자화 반전이 일어나기 어렵다. 자화를 기울어지게 하는 반자계의 크기는, Hd∼(Ms/μ0)(w/t)(여기서 w는 기록층의 짧은 변의 길이)로 표현되므로, 교환 결합 에너지 Jex는,
Ms 2(t/w)>|Jex|
를 만족시킬 필요가 있다. 이렇게 하여, 전술한 수학식 3이 교환 결합 에너지 Jex가 만족되어야 할 값의 범위로서 유도된다.
다음으로, 제작한 소자의 전기 특성을 측정하였다. 결과를 표 1에 나타낸다. 표 1에서, 막 구성의 ( ) 내의 수치는 막 두께이고, 단위는 ㎚이다. 또한, 전류 방향의 플러스는 고정층(4)으로부터 기록층(2)의 방향으로 전류가 흐르는 방향이고, 이때 고정층(4)과 비자성 장벽층(3)을 개재하여 대향하고 있는 강자성막(21)의 자화 방향은, 고정층(4)의 자화 방향에 대하여, 평행 방향으로부터 반평행 방향으로 자화 반전한다. 반대로 전류를 마이너스 방향으로 흘리면, 고정층(4)과 비자성 장벽층(3)을 개재하여 대향하고 있는 강자성막(21)의 자화 방향은, 고정층(4)의 자화 방향에 대하여, 반평행 방향으로부터 평행 방향으로 자화 반전한다. 표 1에 나타낸 Jc0의 값은, 평행 방향으로부터 반평행 방향으로의 자화 반전과, 반평행 방향으로부터 평행 방향으로의 자화 반전의 양자의 스핀 토크 자화 반전에서의 Jc0의 상가(相加) 평균이다. 열처리 온도는 모두 350℃이다. 이때 TMR비는 어느 것의 소자도 거의 200％이고, 면적 저항 RA는 약 10Ω㎛2로 되었다. 또한, 표 1에는 350℃의 열처리한 소자의 측정 결과만을 실었지만, 별도로 300℃에서 열처리한 소자의 TMR비를 측정한 바, 100％ 전후로 되었다. 도 4와 도 5의 비교에서는, 교환 결합 에너지에서는 300℃에서 열처리한 소자쪽이 크다고 할 수 있지만, TMR 비에서는 350℃에서 열처리한 소자쪽이 크다.
시스템에 필요로 되는 Δ를 60으로 하면, 소자 사이즈(소자 면적) S가 100㎚×200㎚=20000㎚2인 경우, 수학식 3으로부터 Jex의 값은 0.025mJ/㎡ 이상일 필요가 있다. 또한, Co20Fe60B20의 포화 자화는 1.4T이고, 막 두께는 2㎚이므로, 수학식 3으로부터 Jex의 값은 39.2mJ/㎡ 이하일 필요가 있다. 표 1의 우측의 란에는, 수학식 3의 2개의 조건을 만족시키는 것을 ○로, 만족시키지 않는 것을 ×로 나타냈다. 자기 메모리의 동작 온도는, T=300K로 하였다.
Figure 112011062086705-pct00004
이 결과로부터 알 수 있는 바와 같이, 교환 결합 에너지가 강할수록 Jc0은 저하되고, E/kBT가 증가하여, 수학식 3을 만족시키는 경우만, Δ가 60 이상이라고 하는 사양을 만족시킬 수 있는 것을 알 수 있다. 이것은, 교환 결합 에너지가 강한 경우, 강한 교환 결합의 힘에 의해 적층 페리 기록층을 형성하는 2개의 강자성층(21, 23)의 자화가 정확히 평행으로 되었기 때문이라고 생각된다. 또한, 표 1에는, 특히 재료를 Co20Fe60B20/Ru/Co20Fe60B20과 Co20Fe60B20/Ru/Co50Fe50에 한하여 나타냈지만, 강자성층의 재료를 CoxFeyBz로 하고, 비자성막에는 Ru 외에, Ir, Os, Cr 등의 재료를 이용해도 된다.
표 2에는, Co40Fe40B20/Ru/Co40Fe40B20의 경우의 예를 나타낸다. 소자 사이즈는 모두 100㎚×200㎚이고, 열처리 온도는 350℃이다. 시스템에 필요로 되는 Δ를 60으로 하면, 소자 사이즈 S가 100㎚×200㎚=20000㎚2인 경우, 수학식 3으로부터 Jex의 값은 0.025mJ/㎡ 이상일 필요가 있다. 또한, Co20Fe60B20의 포화 자화는 1.0T이고, 막 두께는 2㎚이므로, 수학식 3으로부터 Jex의 값은 28mJ/㎡ 이하일 필요가 있다. 이 2개의 조건을 만족시키는지의 여부가, 표 2의 우측의 란에 나타내어져 있다.
Figure 112011062086705-pct00005
표 2에서는, 모든 소자에서 수학식 3은 만족되고 있지만, 교환 결합 에너지가 강할수록 Jc0은 저하되고, E/kBT가 증가하는 경향은 변함이 없는 것을 알 수 있다. 단 Jc0의 값은, Co40Fe40B20을 이용한 경우에는 Co20Fe60B20을 이용한 경우보다 큰 것을 알 수 있다.
다음으로, 소자 사이즈 S가 65×130㎚인 소자를, 표 1과 동일한 막 구성으로 제작하고, 평가하였다. 열처리 온도는 350℃이다. 결과를 표 3에 나타낸다. 수학식 3으로부터 Jex의 값은 0.066mJ/㎡ 이상일 필요가 있다. 또한, Co20Fe60B20의 포화 자화는 1.4T이고, 막 두께는 2㎚이므로, 수학식 3으로부터 Jex의 값은 39.2mJ/㎡ 이하일 필요가 있다. 이 2개의 조건을 만족시키는지의 여부가, 표 3의 우측의 란에 나타내어져 있다.
Figure 112011062086705-pct00006
또한 상세한 검토로부터, 강자성층에 B를 첨가하는 경우에는, B의 함유량이z=20％ 근방(17％∼22％)인 것이 바람직한 것을 알 수 있었다. 또한, 상부의 강자성층(23)에 관해서는, B를 함유하지 않고(z=0) 또한 x의 값이 30∼70％의 범위에서 큰 교환 결합 에너지 Jex가 얻어지는 것을 알 수 있었다. 실제로, 기록층의 MgO측의 자성층(21)을 작은 Jc0이 얻어지는 Co20Fe60B20으로 고정하고, x의 값을 변화시키고, Ru의 막 두께를 변화시키면서 교환 결합 에너지가 최대로 되는 Ru 막 두께를 구하고, 최적화된 Ru 막 두께에서의 교환 결합 에너지를 구한 바, x=0％일 때 Jex=-0.04(mJ/㎡), x=20％일 때 Jex=-0.04(mJ/㎡), x=30％일 때 Jex=-0.08(mJ/㎡), x=50％일 때 Jex=-0.15(mJ/㎡), x=70％일 때 Jex=-0.08(mJ/㎡), x=90％일 때 Jex=-0.08(mJ/㎡)로 되었다.
또한, 3인치(80㎜) 웨이퍼 내에서의 Jc0과 E/kBT의 변동을 평가한 바, 가장 Jc0이 작고 또한 Jex가 컸던 Co20Fe60B20(2)/Ru(0.8)/Co50Fe50(1.8)을 탑재한 TMR 소자의 변동은, Jex가 작은 Co20Fe60B20(2)/Ru(0.7)/Co20Fe60B20(1.8)을 탑재한 TMR의 변동에 비해, 절반 이하로 감소하였다. 이것으로부터, 교환 결합의 증대는 적층 페리 기록층의 웨이퍼 면내 변동 저감에도 큰 효과가 있는 것을 알 수 있었다.
[실시예 2]
적층 페리 기록층의 상부 강자성층(23)에 텍스처를 형성한 실시예에 대하여 설명한다. 도 8은 그 예이고, 강자성층(23)의 자화 용이축 방향으로 적절한 수단에 의해 텍스처가 형성되어 있고, 그 위에 금속 재료로 이루어지는 캡층(81)이 형성되어 있다. 텍스처의 홈의 주기 구조의 방향은, 강자성층(23)의 자화 용이축 방향과 대략 수직이다.
이와 같이 하면, 이 미세한 구조에 의한 반자계가, 자화 용이축 방향과 수직한 방향(즉 자화 곤란축 방향)으로 자화를 회전시키는 것을 방해하는 작용을 하여, 자기 이방성이 증가한다. 캡층의 재료로서는, Ru, Ta 등의 고융점에서 저항이 낮은 재료가 바람직하다. 텍스처의 요철의 크기는, 평균 거칠기 Ra로 평가할 수 있다. Ra는, 원자간력 현미경의 라인 스캔으로 측정한 요철의 크기를 스캔한 라인의 길이로 평균한 양이다. 본 실시예에서는, 텍스처를 형성하기 전의 Ra는 약 0.08㎚이었다. 이것에 텍스처를 형성하기 위해서, 가벼운 이온 빔 에칭을, TMR 소자의 경사 상방으로부터 빔을 입사시켜 행하여 형성한다.
도 13은 Ra의 값과 TMR의 특성의 관계를 도시한 것이다. TMR비는 Ra의 증대에 의해 급격하게 감소하는 것을 알 수 있다. Ra가 0.15㎚ 이상인 요철을 형성하면, 강자성층(23)에 데미지를 줄 뿐만 아니라, 강자성층(21)이나 비자성 장벽층(3)에도 데미지를 주어, TMR 소자의 특성이 크게 열화되게 되므로, 바람직하지 않다. 일본 특개 2007-317734호 공보에는, Ra를 1.1㎚ 이상으로 함으로써, 자기 이방성을 증가시킬 수 있는 것이 개시되어 있지만, 발명자들이 소자 제작 프로세스를 상세하게 검토한 결과, Ra=0.15㎚ 이하로 함으로써, 자기 이방성의 증가와 큰 TMR비의 유지의 양립이 가능한 것을 알 수 있었다.
이와 같은 텍스처를 형성한 경우, 상기한 바와 같이, 강자성막(23)은 텍스처의 홈과 수직 방향으로 강한 자기 이방성을 갖는다. 따라서, 고정층(4) 등으로부터의 누설 자계 등의 외란의 영향을 받아도, 반드시 자화는 텍스처의 홈의 주기 구조의 방향과 수직한 방향으로 향하고 있다. 따라서, 예를 들면 도 7의 (a)와 같이 고정층(4)의 자화가 소자의 긴 변 방향으로부터 어긋난 각도로 착자되어도, 강자성층(23)의 자화는 반드시 용이축 방향으로 향한다. 또한 텍스처의 주기를 조정함으로써, 기록층(21)과 강자성층(23)의 교환 결합 에너지를 증대시키는 효과도 있다. 이상에 의해, 강자성층(23)과 강자성층(21)의 자화의 방향은, q1∼q2+180을 만족시키게 된다. 한편, 도 7의 (b)의 경우는, 직접 강자성층(21)의 자화를, 자화 용이축 방향으로 향하게 하는 효과는 적지만, 적절한 교환 결합 에너지에 의해, 강자성층(21)의 자화의 방향을, 텍스처에 의해 자화의 방향이 TMR 소자의 긴 변, 즉 자화 용이축 방향으로 향해진 강자성층(23)과 반평행한 방향으로 향하게 할 수 있는 것은, 도 7의 (a)와 동일하다.
이와 같은 소자를 제작하기 위해서는, TMR 소자의 긴 변 방향과 에칭 처리에서 이용하는 이온 빔의 방향을 정확히 평행하게 하는 것이 중요하게 된다. 그러나, 이온 빔 에칭 장치에서는, 이온건과 소자와의 거리를 떼어 놓음으로써 이온 빔의 소자에의 입사각을 균일하게 할 수 있으므로, 정밀한 기판 회전 기구를 장착하면, 웨이퍼 전체면에서, TMR 소자의 긴 변 방향과 에칭 처리에서 이용하는 이온 빔의 방향을 정확히 평행하게 하는 것은, TMR 소자의 긴 변 방향과 반강자성막을 착자하는 자계의 면내 분포를 균일하게 하는 것보다 훨씬 용이하다. 이에 의해, Jc0이나 E/kBT의 면내 변동이 적은, 적층 페리 기록층을 이용한 TMR 소자를 형성할 수 있다.
또한, 텍스처링을 한 강자성층(23)을 이용하면, E/kBT의 값 자체를 증가할 수 있다고 하는 효과가 있다. 즉, 강자성층(23)의 자기 이방성이 향상되기 때문에, 적층 페리 기록층 전체의 E/kBT가 증가하는 것이다.
이하, 350℃에서 열처리를 한 표 1과 동일한 막 구성을 갖는 적층 페리 기록층에 관하여 상술한다. 강자성층(23)과 캡층 이외의 부분의 구조는, 실시예 1의 구조(도 6)와 동일하다. 이온 빔과 기판의 각도는 60도로 설정하고, 이온 빔 조사 시간은 100초로 하였다. 제막, 이온 빔 조사를 행한 시료를, 100㎚×200㎚의 직사각형으로 가공하여, 전기 특성을 측정하였다. 표 4에 특성을 나타낸다.
Figure 112011062086705-pct00007
수학식 3으로부터 어림되는 |Jex|의 필요값은 0.062(mJ/㎡)이고, 수학식 3의 조건을 만족시키고 있는 것으로 Δ=E/kBT>60의 조건을 만족시키는 것이 확인되었다. 즉, 실시예 1에서 나타낸 수학식 3을 만족시키는 Jex를 실현하고, 또한 본 실시예와 같이 텍스처를 형성한 구조를 부가하면, 기록층의 2개의 자화의 방향이 반평행의 상태로 매우 안정화되어, 큰 열안정성을 얻을 수 있다. 또한, 3인치(80㎜) 웨이퍼 내에서의 Jc0과 E/kBT의 변동을 평가한 바, 텍스처가 없는 Co20Fe60B20(2)/Ru(0.8)/Co50Fe50(1.8)을 탑재한 TMR 소자의 변동과 거의 동일한 정도이고, 이온 빔의 조사가 변동에 대하여 나쁜 영향을 주지 않는 것도 확인할 수 있었다. 여기서는 특히 재료를 Co20Fe60B20/Ru/Co50Fe50에 한하여 나타냈지만, 강자성층의 재료를 B의 함유량이 z=20％ 근방의 CoxFeyBz로 하고 비자성막을 Ru 외에, Ir, Os, Cr 등의 재료를 이용해도, 효과는 변하지 않았다. 단, 검토의 결과로부터, B를 첨가하는 경우에는, B의 함유량이 z=20％ 근방(17％∼22％)인 것이 바람직한 것을 알 수 있었다. 또한, 상부의 강자성층(23)에 관해서는, B를 함유하지 않고(z=0) 또한 x의 값이 30∼70％의 범위에서 큰 교환 결합 에너지 Jex가 얻어지는 것을 알 수 있었다.
이상은, 적층 페리 자유층의 최상층에 텍스처를 형성하는 실시예였지만, 도 9와 같이, 기판(91) 내지 기초막(92)에 텍스처를 형성함으로써도, q1∼q2+180을 만족시키는 효과가 있다. 이 효과는, 도 9와 같이 적층 페리 기록층(2)이 비자성 장벽층(3) 상에 있는 경우라도 실현할 수 있지만, 도 10과 같이 적층 페리 기록층(101)이 비자성 장벽층(3) 아래에 있는 경우에, 보다 효과적이다. 이 경우 구체적인 재료의 구성으로서는, 예를 들면 텍스처를 형성한 기초막(92) 상에, 강자성층(1011), 비자성층(1012), 강자성층(1013)을 적층한 Co50Fe50/Ru/Co20Fe60B20으로 이루어지는 적층 페리 자유층(101)을 형성한다. 그 위에 MgO로 이루어지는 비자성 장벽층(3)을 형성하고, 강자성층(1021), 비자성층(1022), 강자성층(1023)을 적층한 Co20Fe60B20/Ru/Co50Fe50으로 이루어지는 적층 페리 고정층(102)을 형성하고, 또한 예를 들면 IrMn으로 이루어지는 반강자성층(103), 캡층(104)을 형성한다. 열처리 온도 350℃에서 열처리를 행하고, 100㎚×200㎚의 직사각형으로 가공하여 전기 특성을 측정한 바, 도 8의 시료와 동등한 특성의 소자가 얻어졌다.
[실시예 3]
다음으로, TMR 소자 상에 부가 자성층을 형성하고, 부가 자성층의 누설 자계를 이용하여 적층 페리 자유층의 2개의 자화 각도를 q1∼q2+180으로 하는 방법에 대하여 설명한다.
도 11에서, 참조 부호 111은 캡층, 참조 부호 112는 부가 자성층, 참조 부호 113은 도전성의 중간층, 참조 부호 116은 비트선(1)을 흐르는 전류, 참조 부호 115는 비트선(1)의 전류에 의해 발생한 자계, 참조 부호 114는 부가 자성층(112)의 자화에 의해 발생한 자계이다. 그 밖의 구성은, 도 6과 동일하다. 부가 자성층(112)의 재료로서는 NiFe와 같은 연자성 재료가 바람직하지만, 더욱 넓게는 Co, Ni, Fe의 합금을 이용한다. 이것은 후술하는 바와 같이, 자성 부가층(112)의 자화를 비트선(1)에 흘리는 전류(116)의 방향을 절환함으로써 180도 스위치시킬 필요가 있기 때문이다. 도 11에서는, 적층 페리 기록층(2)의 비자성 장벽층(3)측의 자성층(21)의 자화와, 고정층(4)의 비자성 장벽층(3)측의 자성층(43)의 자화가, 반평행으로부터 평행으로 되는 경우의 기입 동작을 도시하고 있다. 즉 트랜지스터(6)의 게이트(5)를 온으로 하여, 전류(8)를 비트선(1)으로부터 소스선(7)으로 흘린다. 이때 비트선(1)에는 화살표(116) 방향으로 전류가 흐르도록 한다. 그렇게 하면 스핀 토크 자화 반전에 의해, 자성층(21)의 자화가 도 11과 같이 자성층(43)의 자화와 평행 방향으로 됨과 함께, 부가 자성층의 자화(112)가, 비트선을 흐르는 전류(116)가 발생하는 자계(115)에 의해 도 11과 같이 착자된다. 게이트를 오프하여 전류를 끊은 후에도, 부가 자성층(42)의 자화의 방향은 유지되어, 부가 자성층(42)으로부터 적층 페리 자유층의 용이축 방향으로 자계(114)가 인가된다. 이 효과에 의해, 예를 들면, 제작 오차에 의해 q1∼q2+180의 관계가 성립하지 않게 되었다고 해도, 자계(114)의 효과에 의해 자성층(23)의 자화는 자화 용이축 방향을 향한다. 이 자계는, 직접 강자성층(21)의 자화를, 자화 용이축 방향으로 향하게 하는 효과는 적지만, 적절한 교환 결합 에너지에 의해, 강자성층(21)의 자화의 방향을, 자화 용이축 방향으로 향해진 강자성층(23)과 반평행한 방향으로 향하게 할 수 있다.
한편, 적층 페리 기록층(2)의 비자성 장벽층(3)측의 자성층(21)의 자화와, 고정층(4)의 비자성 장벽층(3)측의 자성층(43)의 자화가, 평행으로부터 반평행으로 되는 경우의 기입 동작을 행하는 경우에는, 트랜지스터(6)의 게이트(5)를 온으로 하여, 전류(8)를 소스선(7)으로부터 비트선(1)으로 흘린다. 이때 비트선(1)에는 화살표(116)와 반대 방향으로 전류를 흘린다. 그렇게 하면, 스핀 토크 자화 반전에 의해, 자성층(21)의 자화가 도 11의 상태로부터 자성층(43)의 자화와 반평행 방향으로 됨과 함께, 부가 자성층의 자화(112)가, 비트선을 흐르는 전류(116)가 발생하는 자계(115)(이 경우에는 방향은 반대, 즉 시계 방향)에 의해, 도 11에 도시한 부가 자성층(112)의 자화의 방향과 반대로 착자된다. 게이트를 오프하여 전류를 끊은 후에도, 부가 자성층(112)의 자화의 방향은 유지되어, 부가 자성층(112)으로부터 적층 페리 자유층(2)의 용이축 방향으로 자계(114)(단 방향은 반대 : 반시계 방향)가 인가된다. 이 효과에 의해, 예를 들면, 제작 오차에 의해 q1∼q2+180의 관계가 성립하지 않게 되었다고 해도, 자계(114)의 효과에 의해 자성층(23)의 자화는 자화 용이축 방향을 향한다. 이 자계는, 직접 강자성층(21)의 자화를, 자화 용이축 방향으로 향하게 하는 효과는 적지만, 적절한 교환 결합 에너지에 의해, 강자성층(21)의 자화의 방향을, 자화 용이축 방향으로 향해진 강자성층(23)과 반평행한 방향으로 향하게 할 수 있는 것은, 실시예 2와 동일하다.
부가 자성층(112), 캡층(111)의 두께는, 본 실시예에서 강자성층(23)을 자화 용이축 방향으로 향하게 하는 효과를 좌우하는 중요한 파라미터이다. 부가 자성층(112)의 재료로서는, 이미 설명한 바와 같이 Co, Fe, Ni의 합금을 주로 이용한다. 예를 들면 Ni80Fe20을 이용한 경우, 부가 자성층(112)은 열적으로 안정될 필요가 있기 때문에, 막 두께는 10㎚ 이상으로 하는 것이 바람직하다. 도전성의 중간층(113)의 재료로서는, Cu, Mo, Ti, Ta, Zr, Nb 등의 금속, 내지 그 합금을 이용한다. 캡층(111)의 두께는, 부가 자성층(112)과 강자성층(23)의 반강자성적인 결합이 생기지 않는 두께, 구체적으로는 적어도 2㎚ 이상이고, 또한 충분한 자계를 부가 자성층(112)으로부터 강자성층(23)에 공급하기 위해서, 10㎚ 이하로 하는 것이 바람직하다.
[실시예 4]
다음으로, 도 12를 이용하여 본 발명의 메모리 회로의 일례를 설명한다. 도 12에서, 참조 부호 1은 비트선, 참조 부호 121은 본 발명의 실시예 1 내지 3 중 어느 하나의 구조를 갖는 TMR 소자이고, 참조 부호 7은 소스선, 참조 부호 6은 셀 선택 트랜지스터, 참조 부호 122는 워드선, 참조 부호 127은 하나의 메모리 셀을 나타낸다. 참조 부호 123과 125는 비트선에 흘리는 전류의 크기를 제어하는 저항 변화 소자(이 예의 경우에는 트랜지스터), 참조 부호 124와 126은 저항 변화 소자(123과 125)의 전도 상태를 제어하는 저항 제어용의 워드선이다.
본 구성의 경우의 기입은, 예를 들면 셀(127)에의 기입을 행하는 경우, 우선, 전류를 흘리고자 하는 비트선(1)에 접속된 기입 드라이버에 라이트 인에이블 신호를 보내어 승압하고, 다음으로 저항 제어 드라이버의 전압을 제어하여, 비트선(1)에 소정의 전류를 흘린다. 전류의 방향에 따라서, 저항 변화 소자(123)에 접속되어 있는 기입 드라이버 또는, 저항 변화 소자(125)에 접속되어 있는 기입 드라이버 중 어느 하나를 그라운드에 접지하여, 전위차를 조절하여 전류 방향을 제어한다. 다음으로 소정 시간 경과 후, 워드선에 접속된 기입 드라이버에 라이트 인에이블 신호를 보내어, 기입 드라이버를 승압하여, 트랜지스터(6)를 온으로 한다. 이에 의해 TMR 소자에 전류가 흘러, 스핀 토크 자화 반전이 행해진다. 소정 시간, 트랜지스터(6)를 온으로 한 후, 기입 드라이버에의 신호를 절단하고, 트랜지스터(6)를 오프로 한다. 판독 시에는, 판독하고자 하는 메모리 셀에 연결된 비트선(1)만을 판독 전압 V로 승압하고, 선택 트랜지스터(6)에 연결되어 있는 소스선만을 다른 쪽의 기입 드라이버에서 선택하여 트랜지스터(6)를 온으로 하여 전류를 흘리고, TMR 소자의 저항의 양단에 걸리는 전압차를 센스 앰프로 증폭함으로써 판독을 행한다. 이 경우, 판독 시의 전류 방향은, 항상 소스선(7)으로부터 비트선(1)의 방향으로 되도록 한다. 이에 의해 판독 전류에 의한 오기입을 줄여, 보다 큰 판독 전류를 흘리는 것을 가능하게 하여, 고속의 판독을 가능하게 한다. 이 구조는 가장 단순한 1트랜지스터+1메모리 셀의 배치이므로, 단위 셀이 차지하는 면적은 2F×4F=8F2로 고집적의 것으로 할 수 있다.
1 : 비트선
2 : 기록층
3 : 비자성 장벽층
4 : 고정층
5 : 게이트 전극
6 : 트랜지스터
7 : 소스선
21 : 강자성층
22 : 비자성층
23 : 강자성층
61 : 기초층
62 : 기판
63 : 보호막
81 : 캡층
91 : 기판
92 : 기초층
102 : 적층 페리 고정층
101 : 적층 페리 기록층
103 : 반강자성층
104 : 캡층
111 : 캡층
112 : 부가 자성층
113 : 금속 중간층
121 : TMR 소자
122 : 워드선
123, 125 : 저항 제어 소자
124, 126 : 저항 제어 소자 제어용 워드선
127 : 메모리 셀
1011 : 강자성층
1012 : 비자성층
1013 : 강자성층
1021 : 강자성층
1022 : 비자성층
1023 : 강자성층

Claims (12)

  1. 고정층과 비자성 장벽층과 기록층이 순차적으로 적층된 자기 저항 효과 소자를 구비하고,
    상기 기록층은 제1 강자성층과, 비자성층과, 제2 강자성층을 갖고, 상기 제1 강자성층과 상기 제2 강자성층이 상기 비자성층을 개재하여 반강자성 결합하고 있고,
    상기 제1과 제2 강자성층 중 상기 비자성 장벽층측에 배치된 상기 제1 강자성층의 자화 방향과 상기 고정층의 자화 방향의 관계에 의해 정보를 기록하고,
    상기 기록층의 자화 방향을, 상기 기록층의 막면에 수직한 방향으로 통전하는 스핀 편극한 전류로 스위칭하는 자기 메모리로서,
    볼츠만 상수를 kB, 상기 자기 메모리의 동작 온도를 T, 상기 자기 저항 효과 소자의 막면에 평행한 면적을 S, 상기 제1 강자성층과 제2 강자성층 중 막 두께가 얇은 쪽의 강자성층의 막 두께 및 포화 자화를 각각 t, Ms, 상기 기록층의 짧은 변의 길이를 w, 상기 자기 메모리의 열안정성 지수를 Δ, 상기 제1 강자성층과 상기 제2 강자성층 사이에 작용하는 교환 결합 에너지를 Jex로 할 때,
    Figure 112011062086705-pct00008

    를 만족시키는 것을 특징으로 하는 자기 메모리.
  2. 고정층과 비자성 장벽층과 기록층이 순차적으로 적층된 자기 저항 효과 소자를 구비하고,
    상기 기록층은 제1 강자성층과, 비자성층과, 제2 강자성층을 갖고, 상기 제1 강자성층과 상기 제2 강자성층이 상기 비자성층을 개재하여 반강자성 결합하고 있고,
    상기 제1과 제2 강자성층 중 상기 비자성 장벽층측에 배치된 상기 제1 강자성층의 자화 방향과 상기 고정층의 자화 방향의 관계에 의해 정보를 기록하고,
    상기 기록층의 자화 방향을, 상기 기록층의 막면에 수직한 방향으로 통전하는 스핀 편극한 전류로 스위칭하는 자기 메모리로서,
    상기 제2 강자성층의 상기 비자성 장벽층과 반대측의 면, 혹은 상기 고정층보다 하면에, 평균 요철 Ra가 0.15㎚ 이하인 구조가, 상기 기록층의 자기 용이축 방향과 평행하게 형성되어 있는 것을 특징으로 하는 자기 메모리.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 고정층의 상기 기록층과 반대측의 면에 접하여 반강자성층이 형성되어 있는 것을 특징으로 하는 자기 메모리.
  5. 제4항에 있어서,
    상기 고정층은, 비자성의 중간층을 사이에 둔 2층의 강자성층으로 구성되고, 상기 2층의 강자성층이 비자성층을 개재한 반강자성 결합하고 있는 것을 특징으로 하는 자기 메모리.
  6. 제1항 또는 제2항에 있어서,
    상기 고정층은 CoFeB, 상기 비자성 장벽층은 MgO, 상기 제1 강자성층은 CoFeB, 상기 제2 강자성층은 CoxFe(1-x)로 이루어지고, x의 범위가 0.3 내지 0.7인 것을 특징으로 하는 자기 메모리.
  7. 제2항에 있어서,
    상기 기록층 상에, 상기 기록층과 접하여 Ru 또는 Ta로 이루어지는 층이 형성되어 있는 것을 특징으로 하는 자기 메모리.
  8. 삭제
  9. 제1항 또는 제2항에 있어서,
    상기 자기 저항 효과 소자의 일단에, 상기 자기 저항 효과 소자에 통전하기 위한 트랜지스터가 접속되어 있는 것을 특징으로 하는 자기 메모리.
  10. 제9항에 있어서,
    상기 트랜지스터의 일단이 제1 기입 드라이버 회로에 접속된 소스선에 접속되고, 상기 자기 저항 효과 소자의 상기 트랜지스터에 접속되어 있지 않은 측의 일단이, 제2 기입 드라이버와 판독 신호를 증폭하는 앰프에 접속된 비트선에 접속되고, 상기 트랜지스터의 저항을 제어하는 워드선을 구비하고, 상기 워드선이 제3 기입 드라이버에 접속되어 있는 것을 특징으로 하는 자기 메모리.
  11. 제10항에 있어서,
    상기 기록층의 자화 용이축이, 상기 비트선이 연신(延伸)하고 있는 방향과 수직인 것을 특징으로 하는 자기 메모리.
  12. 제10항에 있어서,
    상기 비트선의 일단에 접속된 제1 가변 저항 소자와,
    상기 비트선의 타단에 접속된 제2 가변 저항 소자와,
    상기 제1 가변 저항 소자의 저항을 변화하게 하기 위해서 이용되는 제1 전압 인가 수단과,
    상기 제2 가변 저항 소자의 저항을 변화하게 하기 위해서 이용되는 제2 전압 인가 수단을 구비하고,
    기입 동작 시에는, 상기 제1 전압 인가 수단과 상기 제2 전압 인가 수단과의 사이에 전류를 흘리고, 상기 비트선과 상기 소스선과의 사이에 스핀 편극한 전류를 흘림으로써 생기는 스핀 토크를 이용하여 상기 기록층의 자화를 반전시키는 것을 특징으로 하는 자기 메모리.
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