KR101313699B1 - 적층형 세라믹 전자부품 및 그 제조방법 - Google Patents

Abstract

적층 세라믹 콘덴서의 외부전극을 부품 본체의 소정의 면상에 직접 도금을 실시함으로써 형성했을 때, 외부전극이 되는 도금막의 부품 본체에 대한 고착력이 낮은 경우가 있다.
외부전극(16)으로서, 각 내부전극(5)의 노출단을 기점으로 하여 석출한 도금 석출물을 부품 본체(2)의 적어도 단면(12)상에 성장시켜 이루어지는 것으로, P 함유율이 9중량%이상인 Ni-P 도금막으로 이루어지는 제1의 도금층(18)을 우선 형성한다. 이어서, 제1의 도금층(18)상에 P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층(19)을 형성한다. 바람직하게는 제1의 도금층(18)은 무전해 도금에 의해 형성되고, 제2의 도금층(19)은 전해 도금에 의해 형성된다.

Description

적층형 세라믹 전자부품 및 그 제조방법{LAMINATE TYPE CERAMIC ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREFOR}

이 발명은 적층형 세라믹 전자부품 및 그 제조방법에 관한 것으로서, 특히 외부전극에 있어서, 복수의 내부전극과 전기적으로 접속되도록 하여 직접 도금에 의해 형성된 도금막을 포함하는 적층형 세라믹 전자부품 및 그 제조방법에 관한 것이다.

도 5에 나타내는 바와 같이, 적층 세라믹 콘덴서로 대표되는 적층형 세라믹 전자부품(101)은, 일반적으로 예를 들면 유전체 세라믹으로 이루어지는 적층된 복수의 세라믹층(102)과, 세라믹층(102)간의 계면을 따라 형성된 복수의 층상의 내부전극(103 및 104)을 포함하는 적층 구조의 부품 본체(105)를 포함하고 있다. 부품 본체(105)의 한쪽 및 다른 쪽 단면(106 및 107)에는, 각각 복수의 내부전극(103) 및 복수의 내부전극(104)의 각 단부가 노출되어 있다. 그리고, 이들 내부전극(103)의 각 노출단 및 내부전극(104)의 각 노출단을, 각각 서로 전기적으로 접속하도록, 외부전극(108 및 109)이 부품 본체(105)의 한쪽 및 다른 쪽 단면(106 및 107)상에 형성되어 있다.

외부전극(108 및 109)의 형성시에는, 일반적으로 금속 성분과 유리 성분을 포함하는 금속 페이스트를 부품 본체(105)의 단면(106 및 107)상에 도포하고, 이어서 베이킹함으로써 페이스트 전극층(110)이 우선 형성된다. 다음으로, 페이스트 전극층(110)상에 예를 들면 Ni를 주성분으로 하는 제1의 도금층(111)이 형성되고, 또한 그 위에 예를 들면 Sn 또는 Au를 주성분으로 하는 제2의 도금층(112)이 형성된다. 즉, 외부전극(108 및 109)의 각각은 페이스트 전극층(110), 제1의 도금층(111) 및 제2의 도금층(112)의 3층 구조로 구성된다.

외부전극(108 및 109)에 대해서는, 적층형 세라믹 전자부품(101)이 솔더를 사용하여 기판에 실장될 때에 솔더와의 젖음성이 양호한 것이 요구된다. 동시에 외부전극(108)에 대해서는, 서로 전기적으로 절연된 상태에 있는 복수의 내부전극(103)을 서로 전기적으로 접속하면서, 외부전극(109)에 대해서는, 서로 전기적으로 절연된 상태에 있는 복수의 내부전극(104)을 서로 전기적으로 접속하는 역할이 요구된다. 솔더 젖음성의 확보의 역할은 상술한 제2의 도금층(112)이 하고 있고, 내부전극(103 및 104) 상호의 전기적 접속의 역할은 페이스트 전극층(110)이 하고 있다. 제1의 도금층(111)은 솔더 접합시의 솔더 침식(solder erosion)을 방지하는 역할을 하고 있다.

그러나 페이스트 전극층(110)은 그 두께가 수십㎛~수백㎛로 크다. 따라서, 이 적층형 세라믹 전자부품(101)의 치수를 일정한 규격값으로 하기 위해서는, 이 페이스트 전극층(110)의 체적을 확보할 필요가 생기는 만큼, 소망하지 않아도 정전 용량 확보를 위한 실효 체적을 감소시킬 필요가 생긴다. 한편, 도금층(111 및 112)은 그 두께가 수㎛정도이기 때문에, 가령 제1의 도금층(111) 및 제2의 도금층(112)만으로 외부전극(108 및 109)을 구성할 수 있으면, 정전 용량 확보를 위한 실효 체적을 보다 많이 확보할 수 있다.

예를 들면 일본국 공개특허공보 소63-169014호(특허문헌 1)에는, 부품 본체의 내부전극이 노출된 측벽면의 전면에 대하여, 측벽면에 노출된 내부전극이 단락(短絡)되도록, 무전해 Ni 도금에 의해 도전성 금속층을 석출시키는 외부전극의 형성방법이 개시되어 있다.

그러나 부품 본체의 소정의 면상에의 직접적인 도금에 의해 형성된 도금막은, 상술한 페이스트 전극층의 경우와 같은 유리 등을 통하지 않기 때문에, 도금막과 부품 본체 사이에서의 고착력이 문제이다. 여기서, 고착력은 부품 본체에서의 세라믹 부분과 도금막 사이에서의 고착력 뿐 아니라, 내부전극 노출단과 도금막 사이에서의 고착력도 중요하다.

또한 한편으로는 도금막의 피막 강도(균열이 생기기 어려움)도 중요하다. 그리고, 상술한 도금막의 고착력과 이 피막 강도는 이들을 양립시키는 것이 비교적 어렵다.

보다 구체적으로 설명하면, 적층형 세라믹 전자부품을 솔더 실장하면, 외부전극에 응력이 가해진다. 이때, 도금막이 부드러우면 도금막에 균열이 생기기 어렵지만, 상술의 응력에 의해 도금막이 박리되어 부품 본체와의 사이에 틈이 생기기 쉽고, 그 때문에 틈에 수분이 침입하게 되어, 절연 저항이 열화하여 적층형 세라믹 전자부품의 신뢰성이 저하할 우려가 있다. 한편, 도금막을 단단하게 하면 고착력이 향상하지만, 도금막이 물러지고, 도금막에 균열이 생겨 적층형 세라믹 전자부품의 신뢰성이 저하한다.

일본국 공개특허공보 소63-169014호

이 발명의 목적은 상기와 같은 문제점을 해결할 수 있는 적층형 세라믹 전자부품 및 그 제조방법을 제공하고자 하는 것이다.

이 발명은 적층된 복수의 세라믹층과 세라믹층간의 특정 계면을 따라 형성된 복수의 내부전극을 포함하고, 각 내부전극이 소정의 면에 노출되는 노출단을 가지고 있는 부품 본체와, 각 내부전극의 노출단에 전기적으로 접속되도록, 부품 본체의 상기 소정의 면상에 형성된 외부전극을 포함하는 적층형 세라믹 전자부품에 우선 적용되는 것으로서, 상술한 기술적 과제를 해결하기 위해, 상기 외부전극은 상기 소정의 면상에 직접 형성된 것으로, P 함유율이 9중량%이상인 Ni-P 도금막으로 이루어지는 제1의 도금층과, 제1의 도금층상에 형성된 것으로, P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층을 포함하는 것을 특징으로 하고 있다.

이 발명에 따른 적층형 세라믹 전자부품에 있어서, 바람직하게는 제1의 도금층은 무전해 도금에 의해 형성된 것이며, 제2의 도금층은 전해 도금에 의해 형성된 것이다.

또한 제1의 도금층을 구성하는 Ni-P 도금막은 비결정질인 것이 바람직하다.

이 발명은 또한 적층형 세라믹 전자부품의 제조방법에도 적용된다. 이 발명에 따른 적층형 세라믹 전자부품의 제조방법은, 적층된 복수의 세라믹층과 세라믹층간의 특정 계면을 따라 형성된 복수의 내부전극을 포함하고, 각 내부전극이 소정의 면에 노출되는 노출단을 가지고 있는 부품 본체를 준비하는 공정과, 각 내부전극의 노출단에 전기적으로 접속되도록, 부품 본체의 상기 소정의 면상에 외부전극을 형성하는 공정을 포함하는 것으로, 상술한 기술적 과제를 해결하기 위해 다음과 같은 구성을 포함하는 것을 특징으로 하고 있다.

즉, 외부전극을 형성하는 공정은 무전해 도금을 실시함으로써, 각 내부전극의 노출단을 기점으로 하여 도금 석출물을 석출시키는 동시에, 상기 도금 석출물을 소정의 면상에 성장시킴으로써, P 함유율이 9중량%이상인 Ni-P 도금막으로 이루어지는 제1의 도금층을 형성하는 공정과, 전해 도금을 실시함으로써, 제1의 도금층상에 P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.

이 발명에 따른 적층형 세라믹 전자부품에 의하면, 우선 외부전극에서의 제1의 도금층을 P 함유율이 9중량%이상인 Ni-P 도금막으로 구성하고 있으므로 고착력을 향상시킬 수 있다. 즉, P 함유율을 높이면 도금막의 경도가 높아진다. 따라서 제1의 도금층의 경도를 높일 수 있다. 이와 같이 제1의 도금층의 경도가 높아지면, 세라믹의 미세한 요철에 추종했을 때, 피막 응력이 작아지기 때문에 앵커 효과가 높아진다. 따라서, 내부전극 노출단에 대한 제1의 도금층의 접합 강도가 전체적으로 향상하는 동시에, 제1의 도금층과 내부전극 노출단의 둘레 가장자리부의 세라믹 부분의 계면에서의 박리도 생기기 어려워지기 때문에, 실장시의 내습 신뢰성이 향상한다.

또한 P 함유율이 높으면 도금막의 내부식성이 향상한다. 따라서, 제1의 도금층의 내부식성이 향상하여, 이 점에 있어서도 내습 신뢰성을 향상시킬 수 있다.

제1의 도금층을 구성하는 Ni-P 도금막은 상술한 바와 같이 비결정질인 것이 바람직하다. 비결정질이면 상술한 바와 같은 세라믹의 요철에 대한 추종성이 양호하다. 따라서, 상술의 앵커 효과가 보다 높아져, 고착력을 보다 높일 수 있는 동시에, 제1의 도금층과 내부전극 사이의 틈을 실질적으로 없앨 수 있고, 예를 들면 수증기에 대한 씰성(sealing properties)을 양호한 것으로 하여, 내습 신뢰성을 보다 향상시킬 수 있다.

한편, 제1의 도금층은 상술한 바와 같이 경도가 높으므로 깨지기 쉽다는 결점이 있다. 즉, 실장시 및 실장 후에 가해지는 응력이나 열충격에 의해, 제1의 도금층에 크랙이 생겨 내습 신뢰성이 저하하는 경우가 있다. 이 결점을 보완하는 것이 P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층이다. P를 포함하지 않는 Ni 도금막은 비교적 유연하다. 그 때문에, 제1의 도금층을 제2의 도금층에 의해 보호함으로써, 제1의 도금층이 깨지기 어려워져 제1의 도금층에 의한 내습 신뢰성을 양호하게 유지할 수 있다.

이상과 같이 하여, 외부전극에 있어서, 도금막의 고착력과 도금막의 피막 강도(균열이 생기기 어려움)를 양립시킬 수 있다.

이 발명에 따른 적층형 세라믹 전자부품의 제조방법에 의하면, 제1의 도금층을 무전해 도금에 의해 형성하므로, 소망하는 P 함유량의 도금막을 안정되게 형성할 수 있다. 또한 제2의 도금층을 전해 도금에 의해 형성하므로, 능률적으로 제2의 도금층을 형성할 수 있다.

도 1은 이 발명의 한 실시형태에 의한 적층형 세라믹 전자부품으로서의 적층 세라믹 콘덴서를 제조하기 위해 준비되는 내부전극이 인쇄된 2종류의 세라믹 그린시트를 나타내는 평면도이다.
도 2는 도 1에 나타낸 세라믹 그린시트를 사용하여 구성된 적층 세라믹 콘덴서를 위한 부품 본체를 나타내는 사시도이다.
도 3은 도 2에 나타낸 부품 본체에 도금을 실시함으로써 외부전극이 형성된 적층 세라믹 콘덴서를 나타내는 사시도이다.
도 4는 도 3에 나타낸 적층 세라믹 콘덴서에 형성된 외부전극의 단면을 확대하여 나타내는 도면이다.
도 5는 종래의 적층형 세라믹 전자부품을 나타내는 단면도이다.

이 발명의 한 실시형태에 의한 적층형 세라믹 전자부품으로서의 적층 세라믹 콘덴서의 구조를 도 1 내지 도 4를 참조하면서 그 제조방법에 따라 설명한다.

도 3에 나타낸 적층 세라믹 콘덴서(1)를 제조하기 위해 도 2에 나타낸 부품 본체(2)가 준비된다. 그리고, 도 2에 나타낸 부품 본체(2)를 얻기 위해 도 1에 나타낸 2종류의 세라믹 그린시트(3 및 4)가 준비된다.

도 1(A)에 나타낸 세라믹 그린시트(3)상에는 제1의 내부전극(5)이 형성된다. 제1의 내부전극(5)은 그 주요부를 이루는 용량 형성부(6)와 인출부(7)를 가지고 있다. 인출부(7)는 세라믹 그린시트(3)의 한쪽의 단변과 이것에 인접하는 2개의 장변의 각 일부에까지 전해지도록 연장되고, 여기에 노출단을 구성한다.

한편, 도 1(B)에 나타낸 세라믹 그린시트(4)상에는 제2의 내부전극(8)이 형성된다. 제2의 내부전극(8)은 그 주요부를 이루는 용량 형성부(9)와 인출부(10)를 가지고 있다. 인출부(10)는 상술한 제1의 내부전극(5)의 인출부(7)와는 반대측에 형성된다. 인출부(10)는 세라믹 그린시트(4)의 한쪽의 단변과 이것에 인접하는 2개의 장변의 각 일부에까지 전달되도록 연장되고, 여기에 노출단을 구성한다.

상술한 내부전극(5 및 8)은 예를 들면 Ni를 주성분으로 하는 도전성 페이스트를 인쇄함으로써, 세라믹 그린시트(3 및 4)상에 각각 형성된다.

다음으로, 각각 복수의 세라믹 그린시트(3 및 4)가 교대로 적층되는 동시에, 그 적층방향의 양단부에 내부전극이 형성되어 있지 않은 적당수의 세라믹 그린시트가 외층부를 이루도록 적층된다. 이것에 의해 부품 본체(2)의 소성 전 상태의 것이 얻어진다.

또한 상술한 적층 공정이, 복수의 적층 세라믹 콘덴서를 꺼낼 수 있는 마더 상태의 세라믹 그린시트에 대하여 실시되고, 적층 공정 후, 컷트 공정을 실시하여 개개의 적층 세라믹 콘덴서를 위한 부품 본체(2)의 소성 전 상태의 것을 얻도록 해도 된다.

다음으로 소성 공정이 실시된다. 이것에 의해, 도 2에 나타내는 바와 같이 소결한 부품 본체(2)가 얻어진다. 부품 본체(2)는 적층된 복수의 세라믹층(11)을 포함하고 있다. 세라믹층(11)은 상술한 세라믹 그린시트의 소결에 의해 얻어진 것이다. 또한 상술한 제1 및 제2의 내부전극(5 및 8)은 소결한 상태로 되어 있고, 세라믹층(11)간의 특정 계면을 따라 위치하고 있다. 제1의 내부전극(5)의 인출부(7)는 부품 본체(2)의 한쪽의 단면(12) 및 그것에 인접하는 상면(14) 및 하면(15)의 각 일부에 있어서 노출단을 형성하고 있다. 제2의 내부전극(8)의 인출부(10)는, 부품 본체(2)의 다른 쪽의 단면(13) 및 그것에 인접하는 상면(14) 및 하면(15)의 각 일부에 있어서 노출단을 형성하고 있다.

다음으로, 바람직하게는, 부품 본체(2)에 대하여 배럴 연마 공정이 실시되고, 그것에 의해 내부전극(5 및 8)의 노출단을 보다 확실하게 노출시키도록 한다. 이어서, 바람직하게는 순수에 의한 세정 공정이 실시된다.

그 후, 도 3에 나타낸 적층 세라믹 콘덴서(1)를 얻기 위해, 제1의 내부전극(5)의 노출단에 전기적으로 접속되는 제1의 외부전극(16)이, 부품 본체(2)의 한쪽의 단면(12)상 및 그것에 인접하는 상면(14) 및 하면(15)의 각 일부상에 형성되고, 또한 제2의 내부전극(8)의 노출단에 전기적으로 접속되는 제2의 외부전극(17)이, 부품 본체(2)의 다른 쪽의 단면(13)상 및 그것에 인접하는 상면(14) 및 하면(15)의 각 일부상에 형성된다.

상술한 제1의 외부전극(16)과 제2의 외부전극(17)은 동시에 형성되면서, 서로 같은 단면 구조를 가지고 있으므로, 도 4에 나타낸 제1의 외부전극(16)에 대하여 보다 상세하게 설명하고, 제2의 외부전극(17)에 대해서는 상세한 설명은 생략한다.

도 4를 참조하여, 제1의 외부전극(16)은 각 내부전극(5)의 노출단을 기점으로 하여 석출한 도금 석출물을, 부품 본체(2)의 한쪽의 단면(12)상 및 그것에 인접하는 상면(14) 및 하면(15)(도 2 참조)의 각 일부상에 성장시켜 이루어지는 것으로, P 함유율이 9중량%이상인 Ni-P 도금막으로 이루어지는 제1의 도금층(18)과, 제1의 도금층(18)상에 형성되는 것으로, P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층(19)을 적어도 포함하며, 바람직하게는 제2의 도금층(19)상에 형성되는 제3의 도금층(20)을 더 포함한다. 제3의 도금층(20)은 외부전극(16)의 솔더 젖음성을 향상시키기 위한 것으로, 예를 들면 Sn 도금막으로 구성된다.

상술한 제1의 도금층(18)은 바람직하게는 무전해 도금에 의해 형성된다. 그 때문에, 무전해 도금 공정의 전처리로서 바람직하게는 Pd 촉매를 부여하는 공정 및 순수에 의한 세정 공정이 실시되고, 그 후 무전해 Ni-P 도금이 실시되어, P 함유율이 9중량%이상인 Ni-P 도금막으로 이루어지는 제1의 도금층(18)이 형성된다. 여기서, 제1의 도금층(18)을 구성하는 Ni-P 도금막은, 서로 이웃하는 내부전극(5)의 각 노출단에서의 도금 석출물을 물리적으로 서로 접속한 상태로 하면서, 균질하며 치밀한 막을 구성한다.

또한 상술의 Pd 촉매를 부여하는 공정에 있어서, 내부전극(5)의 노출단의 Ni가 Pd로 치환되고, 무전해 Ni-P 도금의 환원제를 위한 촉매 능력이 향상하는데, Ni 자체에 촉매성이 있기 때문에 Pd 촉매를 부여하는 공정을 생략하는 것도 가능하다.

상술과 같이, 제1의 도금층(18)을 무전해 도금에 의해 형성하면, 소망하는 P 함유량의 도금막을 안정되게 형성할 수 있다. 그러나 이러한 이점을 특별히 기대하지 않는다면 제1의 도금층(18)을 전해 도금에 의해 형성해도 된다.

상술한 무전해 Ni-P 도금 공정 후 순수에 의한 세정 공정이 실시된다.

그 후 열처리 공정이 실시되어도 된다. 열처리 온도로서는, 예를 들면 600℃이상, 바람직하게는 800℃이상의 온도가 채용된다. 이 열처리에 의해 내부전극(5)과 제1의 도금층(18) 사이에서 상호 확산이 생긴다. 그리고, 이 상호 확산 부분에 있어서, 금속의 체적 팽창이 일어나기 때문에, 세라믹층(11)과 내부전극(5) 및 제1의 도금층(18) 각각과의 계면에 존재할 수 있는 틈을 유리하게 메울 수 있고, 그 결과, 부품 본체(2)의 내부에의 수분의 침입을 방지하는 효과가 발휘된다.

다음으로, P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층(19)이 형성된다. 제2의 도금층(19)은 바람직하게는 전해 도금에 의해 형성된다. 제2의 도금층(19)을 전해 도금에 의해 형성하면, 능률적으로 제2의 도금층(19)을 형성할 수 있다. 그러나 이러한 이점을 특별히 기대하지 않는다면 제2의 도금층(19)을 무전해 도금에 의해 형성해도 된다.

상술의 전해 Ni 도금 공정 후 순수에 의한 세정 공정이 실시된다.

다음으로, 예를 들면 Sn 도금막으로 이루어지는 제3의 도금층(20)이 형성된다. 제3의 도금층(20)은 바람직하게는 전해 도금에 의해 형성된다.

상술의 전해 Sn 도금 공정 후 순수에 의한 세정 공정이 실시되고, 이어서 건조 공정이 실시된다.

이렇게 하여, 도 3에 나타낸 적층 세라믹 콘덴서(1)가 완성된다.

이상 설명한 적층 세라믹 콘덴서(1)에서는 세라믹층(11)이 유전체 세라믹으로 구성된다. 그러나 이 발명이 적용되는 적층형 세라믹 전자부품은 적층 세라믹 콘덴서에 한정되지 않고, 예를 들면 인덕터, 서미스터, 압전 부품 등을 구성하는 것이어도 된다. 따라서, 적층형 세라믹 전자부품의 기능에 따라, 세라믹층은 유전체 세라믹 외에 자성체 세라믹, 반도체 세라믹, 압전체 세라믹 등으로 구성되어도 된다.

또한 도시한 적층 세라믹 콘덴서(1)는 2개의 외부전극(16 및 17)을 포함하는 2단자형인 것인데, 이 발명은 3단자 이상의 다단자형의 적층형 세라믹 전자부품에도 적용할 수 있다.

이하에 이 발명의 효과를 확인하기 위해 실시한 실험예에 대하여 설명한다. 이 실험예에서는, 이 발명의 범위 내의 실시예로서의 시료 1 및 2에 따른 각 적층 세라믹 콘덴서, 및 이 발명의 범위 외의 비교예로서의 시료 3~5에 따른 각 적층 세라믹 콘덴서를 제작하였다.

[시료 1]

평면 치수가 1.0mm×0.5mm인 적층 세라믹 콘덴서용 부품 본체로서, 세라믹층이 티탄산바륨계 유전체 세라믹으로 이루어지고, 내부전극이 Ni를 주성분으로 하는 것을 준비하였다. 이 부품 본체에 있어서, 내부전극간의 세라믹층의 각 두께는 1㎛이고, 각 내부전극의 두께는 1㎛이며, 내부전극이 배치되지 않는 각 외층부의 두께는 50㎛였다. 또한 후술하는 도금 처리의 전처리로서, 부품 본체에는 배럴 연마를 실시하여, 내부전극의 노출단을 확실하게 노출시킨 상태로 해두고, 이어서 순수에 의한 세정 공정을 실시해 두었다.

다음으로 부품 본체에 대하여 Pd 촉매 부여 공정을 실시하였다. Pd 촉매 부여 공정에서는 Pd 농도: 100ppm, pH: 2.5, 온도: 25℃의 염화팔라듐 수용액을 준비하여, 그것에 부품 본체를 3분간 침지하였다. 침지 후 부품 본체를 염화팔라듐 수용액에서 꺼내어 순수에 의한 세정을 행하였다.

다음으로 드럼 용적: 300cc, 지름: 70mm의 회전 배럴을 준비하고, 여기에 부품 본체를 20ml 투입하였다. 그리고, 회전 배럴을 무전해 Ni-P 도금욕에 침지하고, 배럴 회전 속도: 20rpm으로 20분간, 무전해 도금 처리를 실시하였다. 여기서, 무전해 Ni-P 도금욕으로서 P 함유율: 11중량%로 설정된 황산니켈: 0.1몰/L, 차아인산나트륨: 0.2몰/L, 구연산: 0.5몰/L, 및 황산암모늄: 0.5몰/L를 포함하는 조성의 것을 사용하였다. 또한 이 무전해 Ni-P 도금욕은 pH 조정제로서 황산 및 수산화나트륨을 사용하여, pH를 8.0으로 조정하고, 욕온을 90℃로 설정하였다.

이렇게 하여 P 함유율이 11중량%인 Ni-P 도금막으로 이루어지는 막 두께: 1.5㎛의 제1의 도금층을 형성하였다.

상술의 무전해 Ni-P 도금 처리 후 순수에 의한 세정을 실시하였다.

다음으로, 같은 회전 배럴을 사용하여, 20ml의 부품 본체와 더불어 지름: 0.45mm의 Sn-Ag-Cu제 미디어: 40ml, 및 지름: 8.0mm의 나일론 피복 철구(鐵球)로 이루어지는 교반볼: 50cc를 회전 배럴에 투입하여, 배럴 회전 속도: 20rpm으로 전해 Ni 도금을 실시하고, 상기 제1의 도금층상에 P를 실질적으로 포함하지 않는 막 두께: 2㎛의 전해 Ni 도금막으로 이루어지는 제2의 도금층을 형성하였다. 여기서, 전해 Ni 도금욕으로서 pH: 4.0, 욕온: 55℃로 설정된 와트욕(Watt bath)(황산니켈: 300g/L, 염화니켈: 45g/L, 붕산: 40mg/L)을 사용하였다.

상술의 전해 Ni 도금 처리 후 순수에 의한 세정을 실시하였다.

다음으로, 상기와 같이 부품 본체: 20ml, 미디어: 40ml, 및 교반볼: 50cc가 투입되어 있는 같은 회전 배럴을 사용하여, 배럴 회전 속도: 20rpm으로 전해 Sn 도금을 실시하고, 상기 제2의 도금층상에 막 두께: 3㎛의 전해 Sn 도금막으로 이루어지는 제3의 도금층을 형성하였다. 여기서, 전해 Sn 도금욕으로서 중성 Sn 도금욕(이시하라 산교 가부시키가이샤 제품 "NB-RZ")을 사용하였다.

상술한 전해 Sn 도금 처리 후 순수에 의한 세정을 실시하고, 이어서 공기 중에 있어서 온도: 80℃로 15분간 건조를 행하였다.

이상과 같이 하여 시료 1에 따른 적층 세라믹 콘덴서를 제작하였다.

[시료 2]

시료 1에 따른 적층 세라믹 콘덴서의 제작을 위한 무전해 Ni-P 도금 처리에 있어서, 무전해 Ni-P 도금욕의 pH를 8.5로 조정하고, P 함유율을 9중량%로 설정한 것을 제외하고, 시료 1의 경우와 동일한 공정을 거쳐 시료 2에 따른 적층 세라믹 콘덴서를 제작하였다.

[시료 3]

시료 1에 따른 적층 세라믹 콘덴서의 제작을 위한 무전해 Ni-P 도금 처리에 있어서, 무전해 Ni-P 도금욕의 pH를 10으로 조정하고, P 함유율을 5.5중량%로 설정한 것을 제외하고, 시료 1의 경우와 동일한 공정을 거쳐 시료 3에 따른 적층 세라믹 콘덴서를 제작하였다.

[시료 4]

시료 1에 따른 적층 세라믹 콘덴서의 제작을 위한 무전해 Ni-P 도금 처리에 있어서, 무전해 Ni-P 도금욕의 pH를 9로 조정하여, P 함유율을 8중량%로 설정한 것을 제외하고, 시료 1의 경우와 동일한 공정을 거쳐 시료 4에 따른 적층 세라믹 콘덴서를 제작하였다.

[시료 5]

시료 1에 따른 적층 세라믹 콘덴서의 제작을 위한 무전해 Ni-P 도금 처리에 있어서, 도금 시간을 55분간으로 길게 하고, 제1의 도금층으로서의 무전해 Ni-P 도금막의 막 두께를 4㎛로 하면서, 그 후의 전해 Ni 도금 처리를 실시하지 않은 것을 제외하고, 시료 1의 경우와 동일한 공정을 거쳐 시료 5에 따른 적층 세라믹 콘덴서를 제작하였다.

이상과 같이 하여 얻어진 시료 1~5에 따른 각 적층 세라믹 콘덴서에 대하여, 씰성 및 전극 고착력을 평가하였다.

씰성에 대해서는, 각 시료에 따른 적층 세라믹 콘덴서를 기판에 솔더 실장한 후, 온도: 125℃, 습도: 95%RH, 및 인가 전압: 6.3V의 조건으로 내습 부하 시험을 150시간 실시하고, 절연 저항 IR이 1×10⁷Ω미만이 된 것을 불량으로 판정하여 시료수 72개 중에서의 불량수를 구하였다.

전극 고착력에 대해서는, 각 시료에 따른 적층 세라믹 콘덴서를 기판에 솔더 실장한 후, 적층 세라믹 콘덴서를 옆에서 기판과 평행한 방향으로 미는 옆 밀기 시험을 실시하고, 외부전극에 박리가 생기는 최대 응력값을 측정하여 시료수 20개에서의 최대 응력값의 평균값을 구하였다.

이하의 표 1에는 제1의 도금층으로서의 무전해 Ni-P 도금막의 P 함유율과 함께, 상기 씰성 및 전극 고착력의 평가 결과가 나타나 있다.

표 1로부터 알 수 있듯이, 무전해 Ni-P 도금막의 P 함유율이 9중량%이상인 시료 1 및 2에서는, 씰성 불량수가 0이며, 전극 고착력이 12N으로 높아 뛰어난 결과를 나타내었다.

이들에 대하여, 시료 3에서는 무전해 Ni-P 도금막의 P 함유율이 9중량%미만의 5.5중량%로 낮고, 그 때문에 씰성 불량수가 10으로 많으며, 또한 전극 고착력이 5N으로 매우 낮았다.

또한 시료 4에서는 무전해 Ni-P 도금막의 P 함유율이 9중량%미만의 8중량%로 낮고, 씰성 불량수가 0이었는데, 전극 고착력이 11N으로 시료 1 및 2에 비해 낮았다.

또한 시료 5에서는, 시료 1의 경우와 마찬가지로, 무전해 Ni-P 도금막의 P 함유율이 9중량%이상의 11중량%였는데, P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층이 형성되지 않기 때문에, 전극 고착력이 12N으로 높아졌지만, 씰성 불량이 2개 생겼다.

상기 시료 5에 대하여, 씰성 불량이 생긴 적층 세라믹 콘덴서를 해석한 바, 무전해 Ni-P 도금막에 균열이 확인되었다.

1: 적층 세라믹 콘덴서 2: 부품 본체
3, 4: 세라믹 그린시트 5, 8: 내부전극
11: 세라믹층 16, 17: 외부전극
18: 제1의 도금층 19: 제2의 도금층

Claims (4)

1. 적층된 복수의 세라믹층과 상기 세라믹층간의 특정 계면을 따라 형성된 복수의 내부전극을 포함하고, 각 상기 내부전극이 소정의 면에 노출되는 노출단을 가지고 있는 부품 본체와,
   각 상기 내부전극의 상기 노출단에 전기적으로 접속되도록, 상기 부품 본체의 상기 소정의 면상에 형성된 외부전극을 포함하고,
   상기 외부전극은,
   상기 소정의 면상에 직접 형성된 것으로, P 함유율이 9중량%이상인 Ni-P 도금막으로 이루어지는 제1의 도금층과,
   상기 제1의 도금층상에 형성된 것으로, P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층을 포함하고,
   상기 제1의 도금층을 구성하는 Ni-P 도금막은 비결정질인 것을 특징으로 하는 적층형 세라믹 전자부품.
2. 제1항에 있어서,
   상기 제1의 도금층은 무전해 도금에 의해 형성된 것이며, 상기 제2의 도금층은 전해 도금에 의해 형성된 것임을 특징으로 하는 적층형 세라믹 전자부품.
3. 삭제
4. 적층된 복수의 세라믹층과 상기 세라믹층간의 특정 계면을 따라 형성된 복수의 내부전극을 포함하고, 각 상기 내부전극이 소정의 면에 노출되는 노출단을 가지고 있는 부품 본체를 준비하는 공정과,
   각 상기 내부전극의 상기 노출단에 전기적으로 접속되도록, 상기 부품 본체의 상기 소정의 면상에 외부전극을 형성하는 공정을 포함하고,
   상기 외부전극을 형성하는 공정은,
   무전해 도금을 실시함으로써, 각 상기 내부전극의 상기 노출단을 기점으로 하여 도금 석출물을 석출시키는 동시에, 상기 도금 석출물을 상기 소정의 면상에 성장시킴으로써, P 함유율이 9중량%이상인 Ni-P 도금막으로 이루어지는 제1의 도금층을 형성하는 공정과,
   전해 도금을 실시함으로써, 상기 제1의 도금층상에 P를 실질적으로 포함하지 않는 Ni 도금막으로 이루어지는 제2의 도금층을 형성하는 공정을 포함하고,
   상기 제1의 도금층을 구성하는 Ni-P 도금막은 비결정질인 것을 특징으로 하는 적층형 세라믹 전자부품의 제조방법.

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