KR101300384B1 - 도전 재료, 도전 페이스트, 회로 기판 및 반도체 장치 - Google Patents

도전 재료, 도전 페이스트, 회로 기판 및 반도체 장치 Download PDF

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Abstract

도전 재료(10)는, 제1 금속을 주성분으로 하는 제1 금속부(11)와, 상기 제1 금속의 융점보다도 낮은 융점을 가지며, 상기 제1 금속과 금속간 화합물을 형성할 수 있는 제2 금속을 주성분으로 하고, 상기 제1 금속부의 표면에 형성된 제2 금속부(12)와, 상기 제2 금속과 공정 반응(eutectic reaction)을 발생시킬 수 있는 제3 금속을 주성분으로 하는 제3 금속부(13)를 갖는다.

Description

도전 재료, 도전 페이스트, 회로 기판 및 반도체 장치{CONDUCTIVE MATERIAL, CONDUCTIVE PASTE, CIRCUIT BOARD, AND SEMICONDUCTOR DEVICE}
본 발명은, 도전 재료, 도전 페이스트, 회로 기판, 및 반도체 장치에 관한 것으로, 보다 구체적으로는, 프린트 배선판 등의 회로 기판에 도체 회로를 형성 또는 회로 사이의 층간 접속 등에 이용되는 도전 재료 및 도전성 페이스트와, 그 도전 재료 또는 도전 페이스트를 이용한 회로 기판 및 반도체 장치에 관한 것이다.
프린트 배선판 등의 회로 기판에 도체 회로를 형성 또는 회로 사이의 층간 접속 등에 이용되는 도전 재료는, 화학적으로 안정되어 있고, 전기 저항이 작은 것이 요구된다. 한편, 전자 부품이 탑재되는 프린트 배선판 등의 회로 기판에 있어서는, 도체 회로가 고밀도로 다층 형성되는 것이 요구되고 있다. 그래서, 최근, 도전 재료를 스루홀 또는 비아홀 내에 매립하여 상하의 배선층을 접속하는 내측 비아홀(IVH: Inner Via Hole) 또는 블라인드 비아홀 등을 고밀도로 형성한 프린트 배선판이 이용되고 있으며, 이에 따라, 전자 부품의 고밀도의 실장이 도모되어 있다.
이러한 회로 기판에 도체 회로를 형성하는 방법으로서는, 프린트 배선판의 전체면에 도체 회로가 되는 금속막을 형성하고, 계속해서, 포토리소그래피 기술을 이용하여 불필요한 금속막을 에칭에 의해 제거함으로써 회로 기판에 도체 회로를 형성하는 서브트랙티브법이 이용되고 있었다. 또한, 다른 방법으로서, 저비용화를 도모하기 위해서, 은(Ag), 구리(Cu), 또는 카본(C) 등의 도전 재료의 입자와, 용제로 용해한 바인더를 포함하는 도전 페이스트의 피막을, 스크린 인쇄법을 이용하여 회로 기판의 표면에 회로를 형성하는 방법 등이 있다.
또한, 전술한 내측 비아홀 또는 블라인드 비아홀 내에 도전 페이스트를 충전 형성하고, 경화 처리를 실시함으로써, 회로 기판의 층간을 접속하는 도체 회로를 형성하는 방법도 제안되어 있다.
또한, 복수의 입자로 이루어지고, 각 입자가 도전성 코팅을 가지며, 상기 도전성 코팅이 용융되어 인접하는 입자 상에 도전성 코팅을 형성하여, 용융된 입자의 그물형 구조를 형성하는 도전성 재료가 제안되어 있다(특허 문헌 1 참조).
또한, 구리(Cu)의 입자의 표면에, 두께 1 ㎛의 주석(Sn)의 피막을 무전계 도금법으로 형성한 도전 필러와, 미리 정해진 약품을 혼합하여 도전성 페이스트를 제조하고, 이 도전성 페이스트를 스크린 인쇄법에 의해 도체 회로와 비아를 형성하는 형태가 제안되어 있다(특허 문헌 2 참조).
또한, 2종류의 금속 원소 사이에서 형성되는 합금의 융점은 각 원소의 융점보다도 저온이 되는 것 및 2종류의 금속 원소 사이에서 형성되는 금속간 화합물은 높은 융점을 갖는 것을 이용한, 적층 세라믹 전자 부품의 단자 전극에 이용되는 도전성의 금속 페이스트가 제안되어 있다(특허 문헌 3 참조). 그 제안에서는, 구리(Cu)의 분말의 표면에 아연(Zn)을 코팅한 복합 금속 분말을 적층 세라믹 전자 부품의 단자 전극으로서 이용하고, 500℃ 내지 600℃에서 소결을 행하면, 아연(Zn)과 구리(Cu) 사이에서 상호 확산이 진행되고, 아연(Zn) 부분이 황동이 되어 밀도가 높은 소결체를 얻을 수 있으며, 또한, 구리(Cu) 분말을 황동으로 둘러쌈으로써, 구리(Cu) 단자의 전극 표면이 산화되는 것을 방지한다.
특허 문헌 1: 일본 특허 공개 평성 제8-227613호 공보 특허 문헌 2: 일본 특허 공개 제2006-19306호 공보 특허 문헌 3: 일본 특허 공개 평성 제02-46603호 공보
그러나, 전술한 스크린 인쇄에 의해 도체 회로를 형성하는 방법에서는, 도전 페이스트에 이용하는 도전 재료가 은(Ag)으로 이루어지는 경우, 전기 저항값이 5.0×10-5[Ωㆍcm]로, 도전성은 우수하지만, 유황(S)과 반응하여 황화은이 형성되거나, 마이그레이션을 일으키는 등의 문제가 있다. 또한, 도전 페이스트에 이용하는 도전 재료가 구리(Cu)로 이루어지는 경우에는, 전기 저항값이 2.5×10-4[Ωㆍm]로 도전성이 은(Ag)보다도 뒤떨어진다는 문제가 있다. 또한, 도전성 페이스트에 이용하는 도전 재료가 카본(C)으로 이루어지는 경우에는, 유황(S)과 반응하여 황화되거나, 마이그레이션을 일으키는 일은 없으나, 전기 저항값이 3.0×10-2[Ωㆍm]로, 도전성이 구리(Cu)보다도 더 뒤떨어진다는 문제가 있다.
또한, 회로 기판의 층간을 접속하는 접속 재료로서, 온도 계층 접합을 납(Pb)을 함유하지 않는 주석(Sn)계의 땜납에 적용한 경우, 주석(Sn)-은(Ag) 합금의 융점인 221℃[주석(Sn)-3은(Ag)-0.5구리(Cu)인 경우에는 217℃]보다 높은 온도인 240℃ 내지 260℃에서 접속할 수 있고, 융점의 온도 영역이 회로 기판의 내열 온도인 260℃ 이상의 주석(Sn)을 주성분으로 하는 접속 재료는 거의 없으며, 예컨대 금(Au)을 주성분으로 한 재료를 선택해야 한다.
그러나, 금(Au)을 주성분으로 하는 합금계는, 융점 온도 영역이 높고, 예컨대 금(Au)-주석(Sn) 합금의 융점은 280(℃), 금(Au)-게르마늄(Ge) 합금의 융점은 356(℃), 금(Au)-규소(Si) 합금의 융점은 370(℃)이다. 따라서, 이들 재료를 회로 기판의 층간을 접속하는 접속 재료로서 이용한 경우, 회로를 구성하는 다른 부재에 주는 열 손상이 커지고, 이들 재료는 금(Au)을 주성분으로 하기 때문에 재료 비용의 면에서도 문제가 있다. 또한, 금(Au)을 주성분으로 하는 합금계의 재료는, 납(Pb)-주석(Sn)계의 땜납 재료와 비교하여, 딱딱하고 또한 취약하기 때문에, 접속 신뢰성의 면에서도 문제가 있다.
또한, 전자 부품의 접속부의 미세화에 의해, 전자 부품을 회로 기판에 접속할 때에 가하는 열 및 전자 부품과 회로 기판의 열팽창 계수의 차이에 의해, 상기 접속부의 위치 어긋남은 접속의 가부를 결정짓는 치명적인 문제가 된다. 따라서, 접속 시의 가열 온도는 낮을수록 바람직하다. 예컨대, 열팽창 계수가 큰 유기계의 회로 기판의 경우에는, 그 가열 온도를 적어도 160℃ 이하로 할 필요가 있다. 한편, 접속 온도가 낮은 경우, 다른 프로세스로 접속부를 재용융하면 신뢰성이 저하될 우려가 있기 때문에, 최종 제품에서의 접속부는 고온에 견디는 구조인 것이 필요하다.
이 문제에 대응하는 하나의 대책으로서, 나노 사이즈의 입자를 이용한 나노 페이스트 재료가 최근 개발되어 있다. 그러나, 나노 페이스트 재료의 경우, 저온에서 소결(또는 응집 결합)하기 쉽다는 이점이 있으나, 나노 사이즈의 입자는 그 제법이 특수하며, 비용도 높다는 결점이 있다.
그래서, 본 발명은, 전술한 점을 감안하여 이루어진 것으로, 종래의 도전 재료보다도 전기 저항값이 낮으며, 회로 기판으로서 이용되는 절연 기판의 내열 온도 이하의 온도에서 용융ㆍ결합할 수 있고, 또한, 금속 반응에 의해 상기 절연 기판의 내열 온도보다도 높은 융점을 가지며, 전자 부품의 납땜 온도에 견딜 수 있고, 신뢰성이 높은 전기적인 접속 및 충분한 강도를 유지한 접속을 실현할 수 있는 도전 재료 및 도전성 페이스트와, 그 도전 재료 또는 도전 페이스트를 이용한 회로 기판 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 따르면, 제1 금속을 주성분으로 하는 제1 금속부와, 상기 제1 금속의 융점보다도 낮은 융점을 가지며, 상기 제1 금속과 금속간 화합물을 형성할 수 있는 제2 금속을 주성분으로 하고, 상기 제1 금속부의 표면에 형성된 제2 금속부와, 상기 제2 금속과 공정 반응(eutectic reaction)을 발생시킬 수 있는 제3 금속을 주성분으로 하는 제3 금속부를 갖는 것을 특징으로 하는 도전 재료가 제공된다.
절연 기판의 유리 전이점 이하 또는 유리 전이점을 크게 넘지 않는 온도에 있어서, 상기 제2 금속부의 주성분인 상기 제2 금속과, 상기 제3 금속부의 주성분인 상기 제3 금속과의 공정 반응이 발생하는 것으로 해도 된다. 또한, 상기 제1 금속부의 주성분인 상기 제1 금속과, 상기 제2 금속부의 주성분인 상기 제2 금속에 의해 금속 화합물이 형성되고, 상기 금속 화합물의 융점의 온도는, 절연 기판의 내열 온도보다도 높은 온도인 것으로 해도 된다.
본 발명의 다른 관점에 따르면, 전술한 도전 재료와, 수지 성분이 혼합되어 이루어지는 것을 특징으로 하는 도전 페이스트가 제공된다.
본 발명의 다른 관점에 따르면, 회로부를 구비한 회로 기판으로서, 상기 회로부는, 전술한 도전 재료를 구비한 접속부에 의해 서로 접속되어 있는 것을 특징으로 하는 회로 기판이 제공된다.
본 발명의 다른 관점에 따르면, 회로 기판의 주요면에 반도체 소자가 접속되어 이루어지는 반도체 장치로서, 상기 회로 기판과, 상기 반도체 소자는, 전술한 도전 재료를 구비한 접속부에 의해 서로 접속되는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 따르면, 종래의 도전 재료보다도 전기 저항값이 낮으며, 회로 기판으로서 이용되는 절연 기판의 내열 온도 이하의 온도에서 용융ㆍ결합할 수 있고, 금속 반응에 의해 상기 절연 기판의 내열 온도보다도 높은 융점을 가지며, 전자 부품의 납땜 온도에 견딜 수 있고, 또한 신뢰성이 높은 전기적인 접속 및 충분한 강도를 유지한 접속을 실현할 수 있는 도전 재료 및 도전성 페이스트와, 그 도전 재료 또는 도전 페이스트를 이용한 회로 기판 및 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 원리를 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시예에 있어서, 2회의 가열 처리에 의한 온도 변화와 열량의 측정 결과를 도시하는 그래프이다.
도 3은 본 발명의 제2 실시예를 설명하기 위한 도면이다.
도 4는 본 발명의 제3 실시예를 설명하기 위한 도면이다.
도 5는 본 발명의 제4 실시예를 설명하기 위한 도면이다.
도 6은 본 발명의 제5 실시예를 설명하기 위한 도면이다.
이하, 먼저, 본 발명의 원리에 대해서 설명하고, 계속해서, 본 발명의 실시예에 대해서 설명한다.
[본 발명의 원리]
도 1에, 본 발명의 원리를 도시한다.
도 1의 (a)에 도시하는 바와 같이, 본 발명의 실시형태에 따른 도전 재료(10)에서는, 제1 금속을 주성분으로 하는 금속 또는 합금의 입자로서, 핵이 되는 제1 금속부(11)의 표면에, 상기 제1 금속의 융점보다도 낮은 융점을 가지며, 상기 제1 금속과 금속간 화합물을 형성할 수 있는 제2 금속을 주성분으로 하는 합금 피막인 제2 금속부(12)가 형성되어 있다. 또한, 도전 재료(10)에는, 제2 금속과 공정 반응을 발생시킬 수 있는 제3 금속을 주성분으로 하는 금속 또는 합금의 분말로 이루어지는 제3 금속부(13)가 혼합되어 있다.
제1 금속부(11)를 구성하는 제1 금속으로서는, 예컨대, 황동 또는 인동 등의 분말과 같은 구리(Cu) 또는 구리(Cu) 합금을 이용할 수 있다.
제2 금속부(12)를 구성하는 제2 금속으로서는, 주석(Sn) 또는 주석(Sn)-은(Ag), 주석(Sn)-아연(Zn), 주석(Sn)-인듐(In), 주석(Sn)-안티몬(Sb), 또는 주석(Sn)-비스무트(Bi) 등의 주석(Sn)을 주성분으로 하는 주석(Sn) 합금을 이용할 수 있다.
제3 금속부(13)를 구성하는 제3 금속으로서는, 비스무트(Bi), 인듐(In), 또는 비스무트(Bi)를 주성분으로 하는 비스무트(Bi)-은(Ag) 또는 비스무트(Bi)-구리(Cu) 등의 분말을 이용할 수 있다.
전술한 분말의 입자 직경은, 미세한 회로 형성, 비아 매립, 또는 전자 부품의 접속에 이용하기 위해서 10 ㎛ 이하로 설정하는 것이 바람직하다. 그 때문에, 제1 금속부(11)를 구성하는 제1 금속의 표면에서의 제2 금속부(12)를 구성하는 제2 금속의 피복 형성에 있어서는, 무전해 도금법을 이용하는 것이 바람직하다. 분말형의 금속에 도금하는 방법으로서, 전기 도금에 의한 배럴 도금법을 이용하는 것이 일반적이지만, 그 방법을 이용한 미분말에의 처리에서는 수율이 저하되고, 도금 피막 두께의 컨트롤도 어렵기 때문에, 이러한 문제가 발생하지 않는 무전해 도금법을 이용하는 것이 바람직하다.
또한, 무전해 도금법에 의한 도금 두께는, 제1 금속의 분말의 입자 직경, 제3 금속의 입자 직경, 및 배합비 등에 따라 적절하게 설정되지만, 저온에서의 용착 및 고융점화를 고려하면 확산 현상을 정체없이 진행시키기 위해서, 약 1 ㎛ 내지 3 ㎛의 두께로 설정하는 것이 바람직하다.
또한, 표면에 제2 금속부(12)가 피복된 제1 금속부(11)의 제1 금속의 분말과, 제3 금속부(13)를 구성하는 제3 금속의 분말의 배합 비율은, 용도에 따라 적절하게 변경하는 것이 가능하지만, 저온에서의 용착 및 고융점화를 고려하면 확산 현상을 정체없이 진행시키기 위해서, 제3 금속의 분말의 배합비를 약 20% 내지 60%로 하는 것이 바람직하다.
또한, 도전 재료의 페이스트화에서는, 인쇄 공급에 의한 페이스트 공급을 고려하여, 분말 비율을 약 70 wt% 내지 95 wt%로 하는 것이 바람직하다. 단, 페이스트 공급을, 예컨대 디스펜스 또는 잉크젯법 등을 이용한 다른 공급 방법에 의한 경우, 본 발명의 원리를 일탈하지 않는 범위 내에서 분말 비율을 70 wt% 이하로 해도 된다.
이러한 구조를 갖는 도전 재료에 대하여, 가열 및 가압 처리를 실시하면, 회로 기판으로서 이용되는 절연 기판의 내열 온도 이하의 온도이며, 그 기판의 유리 전이점 이하의 온도(예컨대, 160℃ 이하의 온도)가 되었을 때에, 제2 금속부(12)를 구성하는 제2 금속과, 제3 금속부(13)를 구성하는 제3 금속의 공정 반응이 발생한다. 그 결과, 도 1의 (b)에 도시하는 바와 같이, 제1 금속부(11) 주위에 액체형의, 제2 금속과 제3 금속의 금속 화합물(14)이 형성된다.
또한 가열 및 가압 처리를 실시하면, 도 1의 (c)에 도시하는 바와 같이, 제1 금속부(11)를 구성하는 제1 금속과, 금속 화합물(14) 중의 제2 금속이 반응하여, 회로 기판으로서 이용되는 절연 기판의 내열 온도보다도 높은 온도(예컨대 260℃ 이상의 온도)의 융점을 갖는, 제1 금속과 제2 금속의 금속 화합물(15)과, 제3 금속부(13)로 분리ㆍ변화한다. 제3 금속부(13)도, 금속 화합물(15)과 마찬가지로, 회로 기판으로서 이용되는 절연 기판의 내열 온도보다도 높은 온도(예컨대 260℃ 이상의 온도)의 융점을 갖는다. 따라서, 도 1의 (c)의 상태가 된 도전 재료는, 융점이 상승하여, 회로 기판으로서 이용되는 절연 기판의 내열 온도보다도 높은 온도(예컨대 260℃ 이상의 온도)에서는 용융되지 않는다.
이러한 도전 재료를 구비한 회로부는 열적으로 안정되어 있어, 전자 부품을 회로 기판에 탑재하는 경우의 리플로우 납땜 온도인 약 220℃ 내지 240℃에서는 재용융되는 일은 없다.
또한, 이러한 도전 재료를, 수지 성분이 혼합된 도전 페이스트로서 이용할 수 있다. 이 경우, 수지 성분으로서, 에폭시계, 페놀계, 또는 실리콘계 중 어느 하나를 베이스로 하고, 유기산 등을 첨가함으로써, 도전 재료의 산화를 제거 또는 방지할 수 있으며, 따라서 양호한 금속 결합체를 형성하는 것이 가능해진다. 예컨대, 땜납 페이스트와 같이, 도전 재료와, 로진 수지와, 유기산 또는 할로겐계 활성 성분과, 용제를 혼합하여, 접속 재료인 도전 페이스트를 형성할 수 있다.
또한, 제1 금속과 제2 금속의 금속 화합물(15)은, 회로 기판의 도체 회로로서 이용하는 것이 가능한 전기 저항값을 갖고 있어, 본 발명의 실시형태에 따른 도전 재료 또는 도전 페이스트를 이용하여 형성된 도체 회로를 구비한 회로 기판에 전자 부품을 탑재하는 것이 가능해진다.
또한, 전술한 도전 재료 및 도전성 페이스트를 반도체 소자 등의 전자 부품의 접속 부재로서 이용할 수 있다. 전술한 도전 재료 및 도전성 페이스트를, 고융점을 갖는 납(Pb)을 함유하는 땜납의 대체로서 이용할 수 있으며, 열팽창차의 영향이 적은 저온에서 반도체 소자 등의 전자 부품을 접속하고, 그 후, 융점이 상승한 신뢰성이 높은 접속부를 형성하는 것이 가능해진다.
[제1 실시예]
다음으로, 전술한 본 발명의 원리에 기초한, 본 발명의 제1 실시예에 대해서 설명한다.
본 발명의 발명자는, 먼저, 도 2에 도시하는 7종류의 도전 재료 A 내지 G를 준비하였다. 구체적으로는, 도 1에 도시하는 제1 금속부(11)를 구성하는 제1 금속으로서, 입자 직경이 약 5 ㎛ 내지 10 ㎛인 Cu(구리) 분말을 이용하고, 그 제1 금속의 표면에 제2 금속부(12)를 구성하는 제2 금속으로서 무전해 주석(Sn) 도금 또는 무전해 주석(Sn)-은(Ag) 또는 무전해 주석(Sn)-인듐(In) 도금을 약 2 ㎛ 피복 형성한 도전 입자와, 제3 금속부(13)를 구성하는 제3 금속으로서 입자 직경이 약 5 ㎛ 내지 10 ㎛인 비스무트(Bi) 분말, 비스무트(Bi)-은(Ag) 분말, 또는 비스무트(Bi)-구리(Cu) 분말을 혼합하여, 7종류의 도전 재료 A 내지 G를 작성하였다.
또한, 표면에 제2 금속부(12)가 피복 형성된 제1 금속부(11)를 구성하는 제1 금속에 대한, 제3 금속부(13)를 구성하는 제3 금속의 혼합 비율은, 저온 결합 및 융점 상승을 얻기 위해서 약 20% 내지 60%의 범위 내에서 임의로 선택할 수 있으며, 도전 재료 A 내지 F에 있어서는, 표 1에 나타내는 비율로 설정하였다.
Figure 112010056800914-pct00001
그리고, 전술한 도전 재료 A 내지 G와, 비스페놀 F 타입의 에폭시계 수지, 경화제, 및 아디프산을 혼합한 수지 성분을 6:4의 비율로 혼합하여, 7종류의 도전 페이스트 1 내지 7을 작성하였다. 또한, 각 도전 페이스트 1 내지 7에 대하여, 약 100℃ 내지 290℃의 가열 처리를 2회 반복해서 행하였다.
그 2회의 가열 처리에서의 온도 변화와 열량의 측정 결과를 도 2에 도시한다.
도 2에 도시하는 그래프에 있어서, 세로축은 열량[μW]을 나타내고, 가로축은 온도[℃]를 나타낸다. 또한, 실선은, 1회째의 가열 처리에서의 온도 변화와 열량의 측정 결과를 나타내고, 일점 쇄선은, 2회째의 가열 처리에서의 온도 변화와 열량의 측정 결과를 나타낸다.
도 2에 도시하는 바와 같이, 어떠한 도전 페이스트 1 내지 7의 경우도, 1회째의 가열 처리에서는, 137.9℃일 때에 제2 금속과 제3 금속의 공정 반응이 발생하여 제2 금속과 제3 금속의 금속 화합물이 형성되고, 또한, 198.9℃일 때에 제1 금속과 제2 금속과 제3 금속의 금속 화합물을 구성하는 제2 금속이 반응한 것을 알 수 있다. 1회째의 가열 처리가 종료되고 냉각된 후에 2회째의 가열 처리를 실시하면, 137.9℃일 때에 제2 금속과 제3 금속의 공정 반응을 볼 수 없고, 271℃가 된 시점에서 비로소 열량이 내려간 것을 알 수 있다.
이 현상은, 도전 페이스트 1 내지 7의 융점이 상승하고, 그 융점이 회로 기판으로서 이용되는 절연 기판의 내열 온도보다도 높은 온도(예컨대 260℃ 이상의 온도)가 된 것을 나타내고 있다.
본 발명의 발명자가 가열 처리 후의 도전 페이스트의 상태를 확인한 결과, 도전 페이스트 1 내지 7이, 구리(Cu)로 이루어지는 제1 금속부와, 그 표면에 구리(Cu)와 주석(Cn)의 금속 화합물과, 그 금속 화합물의 상면에 비스무트(Bi)가 형성되어 이루어지는 구조로 변화하고 있는 것을 알 수 있었다. 그리고, 가열 처리 후의 각 도전 페이스트 1 내지 7의 전기 저항을 측정하면, 표 2에 나타내는 바와 같이, 모두 1.0×10-6 내지 2.0×10-6의 저저항으로 되어 있는 것을 알 수 있었다.
Figure 112010056800914-pct00002
본 발명의 발명자는 또한, 전술한 도전 재료 A 내지 G와, 로진 수지, 무수아세트산, 및 부틸카르비톨을 혼합한 수지 성분을 9:1의 비율로 혼합하여, 7종류의 도전 페이스트 8 내지 14를 작성하였다. 그리고, 각 도전 페이스트 8 내지 14에 대하여, 약 100℃ 내지 290℃의 가열 처리를 2회 반복해서 행한 후에, 각 도전 페이스트 8 내지 14의 전기 저항을 측정하면, 표 3에 나타내는 바와 같이, 모두 5.0×10-6 내지 6.0×10-6의 저저항으로 되어 있는 것을 알 수 있었다.
Figure 112010056800914-pct00003
[제2 실시예]
본 발명의 발명자는, 도 3에 도시하는 바와 같이, 유리 에폭시 수지 등의 절연성 수지를 기재(基材)로 하고, 상면 및 하면에 구리(Cu) 등으로 이루어지는 도전 패턴(배선부)(21, 22)이 선택적으로 배치된 배선 기판(회로 기판)(20) 내에 형성된 비아홀 내에, 전술한 도전 페이스트 1 내지 7(도 3에서는 부호 「P」를 붙이고 있음)을 각각 충전하였다.
비아홀은, 드릴 가공 또는 레이저 가공 등에 의해 형성할 수 있으며, 예컨대, 직경 100 ㎛를 갖는다. 전술한 도전 페이스트 1 내지 7은, 예컨대 스크린 인쇄법 등에 의해 비아홀에 충전할 수 있고, 경화된 도전 페이스트 1 내지 7은, 배선 기판의 기재(基材)의 상면 및 하면에 형성한 도전 패턴(21, 22)을 전기적으로 접속한다.
본 발명의 발명자는, 이러한 구조에 대하여, 진공 중에서 150℃의 가열 처리를 실시한 결과, 제1 실시예에서의 표 2 및 표 3에 나타내는 결과와 마찬가지로, 저저항의 회로를 형성하는 것을 확인하였다. 또한, 본 구조에 대하여, 배선 기판의 내열 온도보다도 높은 온도(예컨대 260℃ 이상의 온도)까지 가열해도, 비아홀에 충전되어 경화된 후의 도전 페이스트 1 내지 7이 재용융되는 현상은 확인되지 않고, 신뢰성이 높은 양호한 도전 접속 비아홀 구조를 형성할 수 있었다.
[제3 실시예]
본 발명의 발명자는, 도 4에 도시하는 회로 기판, 즉 다층 배선 기판(30)에 본 발명을 적용하였다. 또, 도 4의 (b)는, 도 4의 (a)에서 점선으로 둘러싼 부분을 확대하여 도시하고 있다.
본 예에서의 다층 배선 기판(30)은, 상면 및 내부에 구리(Cu) 등으로 이루어지는 도전 패턴(배선부)(21)을 구비한 유리 에폭시 수지 등의 절연성 수지를 기재로 하는 수지 기판(20a)과, 하면 및 내부에 구리(Cu) 등으로 이루어지는 도전 패턴(배선부)(22)을 구비한 유리 에폭시 수지 등의 절연성 수지를 기재로 하는 수지 기판(20b)이, 점착 시트(35)를 통해 적층된 구조를 갖는다.
본 발명의 발명자는, 다층 배선 기판(30)의 형성 시에, 점착 시트(35)이며, 수지 기판(20a)의 내부에 형성된 도전 패턴(21) 및 수지 기판(20b)의 내부에 형성된 도전 패턴(22)의 대응하는 위치에 비아홀을 형성하고, 그 비아홀 내에, 전술한 도전 페이스트 1 내지 7(도 4에서는 부호 「P」를 붙이고 있음)을 각각 충전하였다.
비아홀은, 드릴 가공 또는 레이저 가공 등에 의해 형성할 수 있으며, 예컨대, 직경 100 ㎛를 갖는다. 전술한 도전 페이스트 1 내지 7은, 예컨대 스크린 인쇄법 등에 의해 비아홀에 충전될 수 있고, 경화된 도전 페이스트 1 내지 7은, 수지 기판(20a, 20b)에 형성된 도전 패턴(21, 22)을 전기적으로 접속한다.
본 발명의 발명자는, 이러한 구조에 대하여, 진공 중에서 150℃의 가열 처리를 실시하여, 제1 실시예에서의 표 2 및 표 3에 나타내는 결과와 마찬가지로, 저저항의 회로를 갖는 다층 배선 기판(30)을 형성할 수 있었다. 또한, 본 구조에 대하여, 배선 기판의 내열 온도보다도 높은 온도, 예컨대 260℃ 이상의 온도까지 가열해도, 비아홀에 충전되어 경화된 후의 도전 페이스트 1 내지 7이 재용융되는 현상은 확인되지 않고, 신뢰성이 높은 양호한 도전 접속 비아홀 구조를 갖는 다층 배선 기판을 형성할 수 있었다.
[제4 실시예]
본 발명의 발명자는, 도 5에 도시하는 반도체 장치(40)에 본 발명을 적용하였다.
반도체 장치(40)의 형성에 있어서는, 빌드업 프로세스로 제조한 유리 에폭시 수지 등의 절연성 수지를 기재로 한 배선 기판(회로 기판)(41)의 상면에 표출된 구리(Cu) 등으로 이루어지는 전극 단자(42)에, 실리콘(Si) 등을 기재로 하는 반도체 소자(43)의 주요면에 배치된 볼록형(돌기형)의 외부 접속 단자(44)를 접속하였다. 즉, 반도체 소자(43)를 소위 플립칩(페이스다운) 상태로, 배선 기판(41)에 탑재하였다.
구체적으로는, 한 변이 약 10 ㎜인 대략 정사각형 형상을 갖는 반도체 소자(43)의 주요면에 80 ㎛의 피치로 형성된 전극 패드(도시를 생략) 상에, 범프라고도 칭해지는 볼록형 외부 접속 단자(44)를 금(Au) 도금에 의해 형성하고, 계속해서, 전술한 표 3을 참조하여 설명한 도전 페이스트 8 내지 14(도 5에서는 부호 「P'」를 붙이고 있음)를 볼록형 외부 접속 단자(44)의 선단에 전사하였다. 그런 후, 그 볼록형 외부 접속 단자(44)와 배선 기판(41)의 전극 단자(42)를 위치 맞춤시켜 접속하고, 150℃의 가열 처리를 실시하였다.
계속해서, 언더필제(도시를 생략)를 모세관류(capillary flow)에 의해 배선 기판(41)과 반도체 소자(43) 사이에 충전하고, 온도 180℃에서 1시간 경화 처리를 실시하였다. 그 결과, 도전 페이스트 8 내지 14가 이용된 접속 부위의 접속 저항은 약 5×10-6 Ωㆍcm로, 제1 실시예와 마찬가지로 저저항인 것을 확인할 수 있었고, 양호한 접속부가 형성된 것을 확인하였다. 또한, 이 접속부는, 배선 기판(41)의 내열 온도보다도 낮은 온도, 예컨대 260℃ 이하의 온도에서는, 재용융되지 않는 것을 확인하였다.
[제5 실시예]
본 발명의 발명자는, 도 6에 도시하는 반도체 장치(50)에 본 발명을 적용하였다.
반도체 장치(50)의 형성에서는, 빌드업 프로세스로 제조한 유리 에폭시 수지 등의 절연성 수지를 기재로 한 배선 기판(41)의 상면에 표출된 구리(Cu) 등으로 이루어지는 전극 단자(42)에, 실리콘(Si) 등을 기재로 하는 반도체 소자(43)의 주요면에 배치된 외부 접속 단자(45)를 접속하였다. 즉, 반도체 소자(43)를 소위 플립칩(페이스다운) 상태로, 배선 기판(41)에 탑재하였다.
구체적으로는, 한 변이 약 10 ㎜인 대략 정사각형 형상을 갖는 반도체 소자(43)의 주요면에 150 ㎛의 피치로 형성된 전극 패드(도시를 생략) 상에 전술한 표 3을 참조하여 설명한 도전 페이스트 8을 인쇄하고, 150℃의 가열 처리를 실시하여, 범프라고도 칭해지는 외부 접속 단자(45)를 형성하였다. 한편, 배선 기판(41)의 전극 단자(42)에 도전 페이스트 8을 인쇄하였다.
그 후, 외부 접속 단자(45)와 배선 기판(41)의 전극 단자(42)를 위치 맞춤시켜 접속하고, 150℃의 가열 처리를 실시하였다.
계속해서, 그 후, 언더필제(도시를 생략)을 모세관류에 의해 배선 기판(41)과 반도체 소자(43) 사이에 충전하고, 온도 180℃에서 1시간 경화 처리를 실시하였다. 그 결과, 도전 페이스트 8이 이용된 접속 부위의 접속 저항은 약 5×10-6 Ωㆍcm로, 제1 실시예와 마찬가지로 저저항인 것을 확인할 수 있었고, 양호한 접속부가 형성된 것을 확인하였다. 또한, 이 접속부는, 배선 기판(41)의 내열 온도보다도 낮은 온도, 예컨대 260℃ 이하의 온도에서는, 재용융되지 않는 것을 확인하였다.
전술한 제1 내지 제5 실시예의 설명으로부터 명백하듯이, 본 발명의 실시예의 도전 재료에 따르면, 제1 금속부의 주성분인 제1 금속과 제2 금속부의 주성분인 제2 금속에 의해 형성되는 금속 화합물과, 제3 금속부의 주성분인 제3 금속에 의해 전기적 접속부가 형성된다.
본 발명의 실시예의 도전 재료는, 종래의 도전 재료보다도 전기 저항값이 낮으며, 회로 기판으로서 이용되는 절연 기판의 내열 온도 이하의 온도에서 용융ㆍ결합될 수 있고, 금속 반응에 의해 상기 절연 기판의 내열 온도보다도 높은 융점을 가지며, 전자 부품의 납땜 온도에 견딜 수 있고, 신뢰성이 높은 전기적인 접속 및 충분한 강도를 유지한 접속을 실현할 수 있다.
또한, 본 발명의 실시예의 도전 재료는, 절연 기판의 내열 온도보다도 높은 융점을 갖기 때문에, 저온에서 회로 형성 및 전자 부품을 접속할 수 있고, 따라서, 회로 기판 및 반도체 장치의 제조 프로세스에 있어서 발생할 수 있는 응력을 저감시킬 수 있다.
이상, 본 발명의 실시형태에 대해서 상세히 설명하였으나, 본 발명은 특정한 실시형태에 한정되는 것은 아니며, 특허청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 여러 가지 변형 및 변경이 가능하다.
<산업상의 이용가능성>
본 발명은, 도전 재료, 도전 페이스트, 회로 기판, 및 반도체 장치에 적용할 수 있고, 프린트 배선판 등의 회로 기판에 도체 회로를 형성 또는 회로 사이의 층간 접속 등에 이용되는 도전 재료 및 도전성 페이스트와, 그 도전 재료 또는 도전 페이스트를 이용한 회로 기판 및 반도체 장치에 적용할 수 있다.
이상, 본 발명을 실시예에 의해 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 범위 내에서 여러 가지 변형 및 개량이 가능한 것은 물론이다.
10: 도전 재료 11: 제1 금속부
12: 제2 금속부 13: 제3 금속부
14: 제2 금속과 제3 금속의 금속 화합물
15: 제1 금속과 제2 금속의 금속 화합물
20, 41: 배선 기판 21, 22: 도전 패턴
30: 다층 배선 기판 35: 점착 시트
40, 50: 반도체 장치 42: 전극 단자
43: 반도체 소자 44: 볼록형 외부 접속 단자
45: 외부 접속 단자

Claims (16)

  1. 제1 금속을 포함하는 제1 금속부와,
    상기 제1 금속의 융점보다도 낮은 융점을 가지며, 상기 제1 금속과 금속간 화합물을 형성할 수 있는 제2 금속을 포함하고, 상기 제1 금속부의 표면에 형성된 제2 금속부와,
    상기 제2 금속과 공정 반응(eutectic reaction)을 발생시킬 수 있는 제3 금속을 포함하는 제3 금속부를 가지며, 상기 제3 금속부는, 절연 기판의 유리 전이점 이하의 온도에서, 상기 제2 금속과 상기 제3 금속과의 공정 반응에 의해 형성되고,
    상기 제1 금속은, 구리(Cu) 또는 구리(Cu) 합금이며,
    상기 제2 금속은, 주석(Sn) 또는 주석(Sn) 합금이고,
    상기 제3 금속은, 비스무트(Bi), 인듐(In), 또는 비스무트(Bi)를 포함하는 분말인 것을 특징으로 하는 도전 재료.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 금속부에 포함되는 상기 제1 금속과, 상기 제2 금속부에 포함되는 상기 제2 금속에 의해 금속 화합물이 형성되고, 상기 금속 화합물의 융점의 온도는, 절연 기판의 내열 온도보다도 높은 온도인 것을 특징으로 하는 도전 재료.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 기재된 도전 재료와, 수지 성분이 혼합되어 이루어지는 것을 특징으로 하는 도전 페이스트.
  8. 회로부를 구비한 회로 기판으로서,
    상기 회로부는, 제1항에 기재된 도전 재료를 구비한 접속부에 의해 서로 접속되어 있는 것을 특징으로 하는 회로 기판.
  9. 회로 기판에 반도체 소자가 접속되어 이루어지는 반도체 장치로서,
    상기 회로 기판과, 상기 반도체 소자는, 제1항에 기재된 도전 재료를 구비한 접속부에 의해 서로 접속되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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