KR101275991B1 - 쓰루-기판 비아를 가지는 기판에 있어서 정렬 마크 - Google Patents

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징-청 린
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Abstract

장치는 기판, 및 상기 기판을 관통하는 제 1 전도성 쓰루-기판 비아(through-substrate via; TSV)를 포함하는 제 1 정렬 마크로 구성된다.

Description

쓰루-기판 비아를 가지는 기판에 있어서 정렬 마크{Alignment marks in substrate having through-substrate via(TSV)}
3차원(3D)의 집적회로 구조를 형성하기 위하여, 쓰루-기판 비아(through-substrate via; TSV)가 웨이퍼의 전면 피처(feature)를 후면 피처에 전기적으로 접속시키기 위하여 사용된다. 전면에는 예를 들어 상호연결 구조 및 금속 범프가 있을 수 있고 후면에는 금속 범프와 재분배 라인이 있을 수 있다. 후면 피처와 전면 피처를 서로 정확하게 정렬하기 위해서는 양면 정렬(alignment)이 수행될 필요가 있다.
일반적으로, 전면 피처가 먼저 웨이퍼상에 형성되고 이어 TSV가 노출될 때까지 후면이 연마되어 웨이퍼에 있는 실리콘 기판이 얇게 만든다. 전면 정렬 마크가 전면 피처에 삽입된다. 양면 정렬이 전면 정렬 마크를 위치시키기 위한 적외선(infrared; IR) 정렬 시스템을 사용하여 후면으로부터 수행된다. 여기서, IR 정렬 시스템에 의하여 방사되는 적외선 광은 얇게 된 실리콘 기판을 관통하여 전면 정렬 마크에 도달한다. 그러면 후면 정렬 마크가 후면 층과 실리콘 기판 속으로 식각됨으로써 웨이퍼의 후면에 만들어진다.
IR 정렬 시스템의 한계로 인하여 그리고 또한 연마된 실리콘 기판의 두께 변동으로 인하여 양면 정렬의 정확도는 낮으며 오정렬이 약 2μm 정도로 심하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 디바이스 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 디바이스는 기판; 및 상기 기판을 관통하는 제 1 전도성 쓰루-기판 비아(through-substrate via; TSV)를 포함하는 제 1 정렬 마크;를 포함한다.
상기 제 1 정렬 마크는, 상기 기판을 관통하는 제 1 전도성 TSV을 포함하고, 상기 다수의 제 1 전도성 TSV는 사각형 영역에 배열된다.
상기 제 1 정렬 마크는, 상기 기판을 관통하는 다수의 제 1 전도성 TSV를 포함하고, 상기 다수의 제 1 전도성 TSV는 서로 교차하는 두 개의 라인에 배열된다.
상기 제 1 전도성 TSV는 전기적으로 플로팅되어 있다.
상기 디바이스는 상기 기판의 전면 상에 제 2 정렬 마크를 더 포함하고, 상기 제 2 정렬 마크는 금속층을 포함할 수 있다.
상기 디바이스는 상기 기판을 관통하며 전기적으로 플로팅되어 있지 않은 제 2 전도성 TSV를 더 포함할 수 있다.
상기 제 1 전도성 TSV와 상기 제 2 전도성 TSV는 실질적으로 동일한 직경, 동일한 높이, 동일한 평면도 형태, 혹은 그것들의 조합을 가질 수 있다.
상기의 두번째 목적을 달성하기 위한 본 발명의 디바이스를 형성하는 방법은 기판을 제공하는 단계; 상기 기판내에 제 1 및 제 2 전도성 쓰루-기판 비아(through-substrate via; TSV)를 형성하는 단계; 및 상기 제 1 전도성 TSV를 정렬 마크로 사용하여 상기 기판의 후면 상에 상기 제 2 전도성 TSV와 전기적으로 접속되는 전도성 피처를 형성하는 단계;를 포함한다.
상기 전도성 피처는 하나 이상의 재분배 라인과 금속 범프를 포함하며, 상기 전도성 피처는 상기 제 1 전도성 TSV와 전기적으로 접속되어 있지 않은 것이다.
상기 디바이스를 형성하는 방법은 상기 기판의 전면 상에 부가의 정렬 마크를 형성하는 단계와, 상기 기판의 전면 상에 상기 제 1 전도성 TSV와 전기적으로 접속되어 있지 않은 상호연결 구조를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예를 이용하여 기능 TSV가 형성됨과 동시에 정렬 마크가 형성될 수 있다. 따라서, 웨이퍼의 후면상의 후면 정렬 마크의 패턴을 정의하기 위한 포토레지스트를 형성하고, 후면 정렬 마크를 형성하기 위한 웨이퍼를 식각하고, 포토레지스트를 벗겨내는 것을 포함한 종래의 정렬-마크 형성 공정에서 발생하는 비용이 절감된다. 또한, 정렬 마크를 형성하기 위한 정확도가 향상된다. 종래의 정렬 마크 형성 기술에서, 오정렬이 약 2 μm 정도로 컸다. 반면에 본 실시예에서는 오정렬이 1 μm 미만으로 감소한다.
본 실시예와 그 이점의 더욱 완전한 이해를 위하여 첨부한 도면과 함께 취해진 다음의 설명을 참조한다. 도면에서,
도 1부터 도 7은 일 실시예에 따른 정렬 마크의 제조와 사용에 있어서 중간 단계의 단면도,
도 8은 전면 정렬 마크의 평면도,
도 9a 부터 9g는 쓰루-기판 비아(through-substrate via; TSV)로 형성된 다양한 정렬 마크를 나타낸 도면,
도 10은 TSV를 형성하기 위한 리쏘그라피 마스크를 나타낸 도면,
도 11a 부터 11d는 트렌치 타입의 TSV로 형성된 다양한 정렬 마크를 나타낸 도면이다.
본 개시의 실시예를 만들고 사용하는 것이 아래에 상세히 논의된다. 그러나, 그 실시예는 광범위한 다양한 특정 환경에서 구현될 수 있는 많은 응용 가능한 발명적 개념을 제공한다는 것을 알아야한다. 논의되는 특정 실시예는 단지 설명을 위한 것이지 본 개시의 범위를 한정하는 것은 아니다.
새로운 양면 정렬 마크 및 이를 형성하기 위한 방법이 일 실시예에 따라 제공된다. 양면 정렬 마크를 제조하는 중간 단계가 일 실시예에 따라 도시되어 있다. 그리고 실시예의 변형이 논의된다. 여러 도면 및 예시적인 실시예에 걸쳐 동일한 참조 번호는 같은 요소를 나타내기 위하여 사용된다.
도 1을 참조하면, 기판(10)을 포함하는 웨이퍼(2)가 제공된다. 일 실시예에서, 기판(10)은 벌크 실리콘 기판과 같은 반도체 기판이다. 그러나, 그것은 III족, IV족 및/혹은 V족 원소와 같은 반도체 물질을 포함할 수도 있다. 트랜지스터를 포함할 수도 있는 집적 회로 장치가 기판(10)의 전면 표면(10a)에서 형성될 수 있다. 또 다른 실시예에서, 웨이퍼(2)는 그 안에 트랜지스터와 같은 능동 소자를 포함하지 않을 수도 있는 인터포저 혹은 패키지 기판이다. 그러나, 트랜지스터와 캐패시터와 같은 수동 소자가 웨이퍼(2)에 포함될 수도 있다. 이렇게, 기판(10)은 실리콘과 같은 반도체 물질로 형성될 수도 있고 혹은 유전 물질로 형성될 수도 있다. 금속 라인과 비아를 내부에 포함하고 있는 상호연결 구조(12)가 기판(10) 위에 형성되고, 집적 회로 장치와 전기적으로 접속될 수 있다. 금속 라인과 비아는 구리 혹은 구리 합금으로 형성될 수 있으며 잘 알려진 상감(damascene) 공정을 사용하여 형성될 수도 있다. 상호연결 구조(12)는 일반적으로 알려진 층간 유전체(inter-layer dielectric; ILD)(11) 및, ILD(11) 위에 형성되는 금속간 절연체들(inter-metal dielectrics; IMDs)을 포함할 수 있다.
정렬 마크(14)가 기판(10)의 전면에 형성되고, 예를 들어, 제 1 레벨의 금속층(하부 IMD 층)내에 형성될 수도 있다. 그러나, 정렬 마크(14)는 다른 레벨의 금속층내에 형성될 수도 있다. 예시적인 정렬 마크(14)의 평면도가 도 8에 도시되어 있다. 정렬 마크(14)는 도 8에 나타낸 것과 달리 다른 형태를 가질 수도 있다.
쓰루-기판 비아(through-substrate via; TSV)(20)가 기판(10)내에 형성되고 기판(10)의 전면 표면(10a)으로부터 기판(10)속으로 연장된다. TSV(20)가 비아-퍼스트(via-first) 처리방법을 사용하여 형성되는지 혹은 비아-라스트(via-last) 처리방법을 사용하여 형성되는지에 따라 TSV(20)는 능동 소자를 덮는데 사용되는 ILD(11) 속으로 연장될 수도 있으나 상호연결 구조(12)에 있는 IMD 층으로는 연장되지 않는다. 이와 다르게, TSV(20)가 기판(10), ILD(11) 및 상호연결 구조(12)까지도 관통할 수도 있다. 격리층(22)이 TSV(20)의 측벽에 형성되어 각각의 TSV(20)를 기판(10)으로부터 전기적으로 절연시킨다. 격리층(22)은 질화 실리콘, 산화 실리콘 (예를 들어, TEOS(tetra-ethyl-ortho-silicate) oxide) 등과 같은 일반적으로 사용되는 유전물질로 형성된다.
TSV(20)는 기능 TSV(20A)와 정렬-마크 TSV(20B)를 포함한다. 비록 단지 하나의 정렬-마크 TSV(20B)만이 도시되어 있지만 도 9a 내지 9g 그리고 도 11a 내지 11d에 도시되어 있는 바와 같이 다수의 정렬-마크 TSV(20B)가 있을 수 있다. 기능 TSV(20A)는 기판(10)의 전면에 있는 전도성 피처를 기판(10)의 후면에 있는 전도성 피처에 전기적으로 접속시키기 위하여 사용될 수 있다. 정렬-마크 TSV(20B)는 웨이퍼(2)의 후면에 있는 피처를 전면에 있는 피처와 정렬시키는데 사용된다. 정렬-마크 TSV(20B)와 정렬 마크(14)는 서로에게 정렬된다.일 실시예에서, 기능 TSV(20A)와 정렬-마크 TSV(20B)는 동시에 형성된다. 또 다른 실시예에서, 기능 TSV(20A)와 정렬-마크 TSV(20B)가 별개의 형성 공정에 의하여 서로 다른 시간에 형성된다. 또한, 기능 TSV(20A)는 정렬-마크 TSV(20B)와 동일한 직경, 동일한 피치 및/혹은 동일한 높이를 가질 수 있다. 이와 달리, 기능 TSV(20A)의 직경, 피치 및/혹은 높이는 정렬-마크 TSV(20B)의 그것과 다를 수도 있다. 그 다음, 금속 범프(18)가 웨이퍼(2)의 전면에 형성될 수 있다.
도 2를 참조하면, 웨이퍼(2)가, 예를 들어, 자외선(UV) 접착물이 될 수 있는 접착물(25)을 통하여 캐리(27)에 본딩된다. 다음에, 도 3에 나타낸 바와 같이, 후면의 연마가 수행되어 기판(10)의 과다한 부분을 제거한다. 식각을 더 수행하여 기판(10)의 후면 표면(10b)을 낮추어 TSV(20)가 후면 표면(10b) 위로 돌출되도록 할 수도 있다.
도 4에서, 패시베이션층(24)이 형성되어 기판(10)의 후면 표면(10b)과 TSV(20)를 덮는다. 예시적인 실시예에서, 패시베이션층(24)은 질화 실리콘층(24a), 및 질화 실리콘층(24a) 위에 있는 질산화 실리콘층(24b)을 포함한다. 그러나, 패시베이션층(24)은 다른 물질로 형성되고/형성되거나 다른 구조를 가질 수도 있다.
다음에, 패터닝된 포토레지스트를 사용하여, 패시베이션층(24)의 일부가 식각되고 (기능 TSV(20A)와 정렬-마크 TSV(20B)를 포함한) TSV(20)의 끝이 노출된다. 그런 다음, 패터닝된 포토레지스트가 제거되어 그 결과 도 5에 나타낸 구조를 얻는다. 따라서, 노출된 정렬-마크 TSV(20B)는 정렬 마크(32)로서 재분배 라인(redistribution line; RDL) 및/혹은 금속 범프와 같은 후면 피처의 형성에 있어 정렬을 위해 사용되어, 웨이퍼(2)의 후면에 있는 후면 피처가 정확하게 원하는 부분에 정렬될 수 있고 전면 정렬 마크(14)에 정렬될 수 있다.
도 6은 언더 범프 금속(under-bump metallurgy; UBM)층(28)의 형성을 도시한 것으로, UBM층(28)은 예를 들어, 패시베이션층(24) 및 노출된 TSV(20)상에 형성되는 블랭킷이 될 수 있다. UBM층(28)은 스퍼터링 혹은 다른 응용가능한 방법을 사용하여 형성될 수 있다. UBM층(28)은 장벽층(28a) 및 장벽층(28a) 상의 시드층(28b)을 포함할 수 있다. 몇몇 실시예에서, 장벽층(28a)은 Ti층, Ta층, TiN층, TaN층 혹은 그것들의 조합을 포함한다. 몇몇 실시예에서, 시드층(28b)은 구리를 포함한다.
도 7은 웨이퍼의 후면에 있는 후면 피처의 형성을 도시한 것으로, 후면 피처는 금속층, 금속 범프, 패시베이션층, 마이크로 범프 및/혹은 기타 등등을 포함할 수 있다. 도 7에 나타낸 바와 같은 예시적인 실시예에서, 후면 피처(30)는 금속 범프 및/혹은 재분배 라인(RDL)을 나타낸다.비록 한 층의 금속 범프/RDL가 도시되어 있지만 하나 이상의 층의 RDL와, RDL 위에 있으며 그것에 연결된 금속 범프가 있을 수 있다는 것이 인지된다. 예시적인 실시예에서, 피처(30)의 형성은 UBM층(28) 위에 마스크(도시하지 않음)를 형성하는 것을 포함한다. 여기서, UBM층(28)의 일부가 마스크에 있는 개구를 통하여 노출된다. 그 다음, 도금을 수행하여 전도성 물질을 상기 개구속으로 도금시켜 후면 피처(30)를 형성한다. 그 후, 마스크를 제거하고 마스크에 의하여 이전에 덮여있던 UBM층(28)의 일부가 식각된다. 정렬-마크 TSV(20B)는 또한 노출되며 후면 피처(30) 위에 있는 RDL 및/또는 금속 범프와 같은 추가적인 피처의 형성에서의 정렬을 위하여 사용될 수 있다.
도 9e 내지 9g는 예시적인 정렬 마크(32)의 평면도를 도시한 것으로, 각 정렬 마크(32)는 다수의 정렬-마크 TSV(20B)로 형성된다. 다수의 정렬-마크 TSV(20B)가 그룹으로 나뉘어 정렬 마크(32)를 형성하면 다수의 정렬-마크 TSV(20B)는 길이(L) 및 폭(W)을 가진 (32로 표시된) 사각형 영역에 배열될 수 있다. 여기서 사각형 영역은 기능 TSV를 가지지 않을 수도 있다. 길이(L) 및 폭(W)은 약 50μm와 약 400μm 사이에 있을 수 있으며 약 100μm와 약 200μm 사이에 있을 수 있다. 따라서, 사각형 영역은 약 400μm × 400μm 보다 더 작거나 혹은 약 200μm × 200μm 보다 더 작은 평면 면적을 가질 수 있다.
도 9a 내지 도 9g에서, 정렬-마크 TSV(20B)는 서로 다른 패턴으로서 배열될 수 있다. 예를 들어, 도 9a와 도 9f에서 정렬-마크 TSV(20B)는 서로 교차하는 라인(36A, 36B)에 정렬된다. 도 9b, 9c 및 9g에서 정렬-마크 TSV(20B)는 공통 점(40)에서 종료하는 라인(38A, 38B)에 정렬된다. 도 9d 및 도 9e는 다른 예시적인 패턴을 보여준다.
도 10은 TSV(20)를 형성하기 위한 예시적인 리소그라피 마스크(33)를 도시한 것으로, 정렬 마크 패턴(32')이 기능 TSV(20)를 형성하기 위한 패턴(20A')과 함께 리소그라피 마스크(33)에 형성된다. 정렬 마크 패턴(32')은 정렬-마크 TSV(20B)의 패턴을 정의하고, 패턴(20A')은 기능 TSV(20A)의 패턴을 정의한다.
도 11a 내지 도 11d는 또 다른 실시예로서, 정렬 마크(32)가 원형의 평면도 형태를 가지는 대신 직사각형, 십자 및 그것들의 조합을 포함하는 형태를 가질 수 있는, 그러나 이에 한정되는 것은 아닌, 트렌치 타입 TSV(20B)로 형성된다. 트렌치 타입 TSV(20A)는 기능 TSV(20A)를 형성하는 것과 동일한 시간에 혹은 다른 시간에 형성될 수 있다. 유사하게, 트렌치 타입 TSV(20B) 역시 기판(10)을 관통한다.
실시예를 이용하여, 기능 TSV를 형성함과 동시에 정렬 마크를 형성할 수 있다. 따라서, 웨이퍼(2)의 후면상에 후면 정렬 마크의 패턴을 형성하기 위해 포토레지스트를 형성하는 단계, 후면 정렬 마크를 형성하기 위하여 웨이퍼(2)를 에칭하는 단계, 및 포토 레지스트를 제거하는 단계를 포함하는, 종래 정렬-마크 형성 프로세스에서 발생된 비용이 절약된다. 또한, 정렬 마크의 형성의 정확성이 향상된다. 종래 정렬 마크 형성 기술에서, 정렬 오차는 약 2㎛ 만큼이나 클 수 있다. 반면, 본 실시예에서, 정렬 오차는 1㎛보다 적도록 감소된다.
실시예에 따른 피처는 기판, 그리고 상기 기판을 통하여 관통하는 전도성 TSV를 포함하는 정렬 마크를 포함한다.
또 다른 실시예에 따른 피처는 전면 표면 및 후면 표면을 가진 반도체 기판; 상기 반도체 기판을 관통하는 기능 TSV; 상기 반도체 기판의 전면위의 능동 소자; 상기 반도체 기판의 전면위의 다수의 금속층을 포함하는 상호연결 구조; 상기 반도체 기판의 후면 표면과 접촉하는 유전층; 및 다수의 TSV를 포함하는 정렬 마크를 포함한다. 상기 다수의 TSV는 상기 반도체 기판과 상기 유전층을 관통하며, 어떤 재분배 라인과 금속 범프도 상기 반도체 기판의 후면 위에 있지 않으며 상기 다수의 TSV에 전기적으로 접속되지 않는다.
실시예에 따른 피처는 전면 표면 및 후면 표면을 가진 반도체 기판; 상기 반도체 기판내에 있으며 상기 전면 표면으로부터 상기 후면 표면으로 연장된 기능 TSV; 상기 반도체 기판의 전면 위에 다수의 금속층을 포함하는 상호연결 구조; 상기 반도체 기판의 상기 전면 표면 위의 정렬 마크; 상기 반도체 기판의 상기 후면 표면과 접촉하는 유전층; 및 상기 반도체 기판을 관통하는 다수의 TSV를 포함한다. 어떤 재분배 라인과 금속 범프도 반도체 기판의 후면위에 형성되지 않으며 상기 다수의 TSV에 전기적으로 접속되지 않는다.
실시예에 따른 피처는, 기판을 제공하며; 상기 기판 내에 제 1 및 제 2 전도성 TSV를 형성하며; 그리고 상기 기판의 후면 위에 상기 제 2 전도성 TSV와 전기적으로 접속되는 전도성 피처를 형성하는 것을 포함한다. 상기 전도성 피처를 형성하는 단계는 상기 제 1 전도성 TSV를 정렬 마크로 사용하여 수행된다. 어떤 부가적인 전도성 피처도 상기 제 1 전도성 TSV와 전기적으로 접속되도록 형성되지 않으며 상기 전도성 피처와 동일한 레벨에 있지 않는다.
실시예에 따른 피처는, 기판을 제공하며; 상기 기판 내에 기능 TSV와, 정렬 마크를 형성하기 위하여 그룹으로 나누어진 다수의 TSV를 형성하며;상기 기판의 전면 위에 상호연결 구조를 형성하며; 상기 기능 TSV와 상기 정렬 마크가 노출될 때까지 상기 기판의 후면을 연마하며; 상기 기판의 후면 표면, 상기 기능 TSV 및 상기 정렬 마크와 접촉하는 유전층을 형성하며; 상기 유전층을 식각하여 상기 기능 TSV와 상기 정렬 마크를 노출시키며; 언더 범프 금속(under-bump-metallurgy; UBM)을 형성하여 유전층을 덮고 상기 기능 TSV와 상기 정렬 마크와 접촉시키며; 상기 기능 TSV 위에 직접적으로 그리고 그것에 전기적으로 접속되는 전도성 피처를 형성하는 것을 포함한다. 여기서, 상기 전도성 피처를 형성하는 단계는 정렬을 위한 정렬 마크를 사용하여 수행된다.
비록 본 실시예와 그 이점을 상세히 설명하였지만 여러 가지 변경, 대체 및 변형이 후술하는 특허청구의 범위에 의하여 정의되는 바와 같이 본 실시예의 사상과 범위를 벗어나지 않고 이 안에서 만들어질 수 있다. 또한 본 출원의 범위가 본 명세서에 기술된 공정, 기계, 제조물, 조성물, 수단, 그리고 방법과 단계의 특정 실시예로 한정되는 것으로 의도한 것은 아니다. 당업자라면 본 개시로부터 쉽게 알 수 있듯이, 여기에 서술된 해당 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현존하는 혹은 추후에 전개될 공정, 기계, 제조물, 조성물, 수단, 및 방법 혹은 단계는 본 개시에 따라 사용될 수 있다. 따라서, 후술하는 청구의 범위는 그 범위 내에서 그와 같은 공정, 기계, 제조물, 조성물, 수단, 방법 혹은 단계를 포함하도록 의도한 것이다. 또한, 각 청구항은 별개의 실시예를 구성하며, 여러 청구항과 실시예의 조합은 본 개시의 범위 내에 있다.
10...기판 12...상호연결 구조
14...정렬 마크 20...쓰루-기판 비아(TSV)
24...패시베이션층 28...UBM층
30...피처

Claims (10)

  1. 기판;
    상기 기판을 관통하는 제 1 전도성 쓰루-기판 비아(through-substrate via; TSV)를 포함하는 제 1 정렬 마크; 및
    상기 기판의 후면(backside) 상에 위치한 유전체층
    을 포함하고,
    상기 제1 전도성 TSV는 상기 유전체층을 관통하는 것인, 디바이스.
  2. 제 1항에 있어서,
    상기 제 1 정렬 마크는, 상기 기판을 관통하는 복수의 제 1 전도성 TSV을 포함하고, 상기 복수의 제 1 전도성 TSV는 사각형 영역으로 배열되는 것인, 디바이스.
  3. 제 1항에 있어서,
    상기 제 1 정렬 마크는, 상기 기판을 관통하는 복수의 제 1 전도성 TSV를 포함하고, 상기 복수의 제 1 전도성 TSV는 서로 교차하는 두 개의 라인으로 배열되는 것인, 디바이스.
  4. 제 1항에 있어서,
    상기 제 1 전도성 TSV는 전기적으로 플로팅되어 있는 것인, 디바이스.
  5. 제 1항에 있어서,
    상기 기판의 전면 상에 제 2 정렬 마크를 더 포함하고, 상기 제 2 정렬 마크는 금속층을 포함하는 것인, 디바이스.
  6. 제 1 항에 있어서,
    상기 기판을 관통하며 전기적으로 플로팅되어 있지 않은 제 2 전도성 TSV를 더 포함하는 디바이스.
  7. 제 6항에 있어서,
    상기 제 1 전도성 TSV와 상기 제 2 전도성 TSV는 동일한 직경, 동일한 높이, 동일한 평면도 형태, 또는 그것들의 조합을 가지는 것인, 디바이스.
  8. 기판내에 제 1 및 제 2 전도성 쓰루-기판 비아(through-substrate via; TSV)를 형성하는 단계; 및
    상기 기판의 후면 상에서 후면 연마(backside grinding)를 수행하는 단계로서, 상기 제1 전도성 TSV와 상기 제2 전도성 TSV는 상기 기판의 후 표면(back surface)을 통해 노출되는 것인, 상기 후면 연마 수행 단계;
    상기 제1 전도성 TSV와 상기 제2 전도성 TSV가 상기 후 표면을 넘어 돌출되도록 상기 기판의 후 표면을 리세스하는 단계;
    상기 기판의 후 표면상에 패시베이션층을 형성하는 단계;
    상기 제1 전도성 TSV와 상기 제2 전도성 TSV를 노출시키기 위해 상기 제1 전도성 TSV 및 상기 제2 전도성 TSV와 중첩하는 상기 패시베이션 층의 부분들을 제거하는 단계; 및
    상기 제 1 전도성 TSV를 정렬 마크로 사용하여 상기 기판의 후면 상에 상기 제 2 전도성 TSV와 전기적으로 접속되는 전도성 피처를 형성하는 단계;를 포함하는 디바이스 형성 방법.
  9. 제 8항에 있어서,
    상기 전도성 피처는 재분배 라인 및 금속 범프 중 적어도 하나를 포함하며, 상기 전도성 피처는 상기 제 1 전도성 TSV와 전기적으로 접속되어 있지 않은 것인, 디바이스 형성 방법.
  10. 제 8항에 있어서,
    상기 기판의 전면 상에 부가적인 정렬 마크를 형성하는 단계와, 상기 기판의 전면 상에 상기 제 1 전도성 TSV와 전기적으로 접속되어 있지 않은 상호연결 구조를 형성하는 단계를 더 포함하는 디바이스 형성 방법.
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