KR20200081755A - 전자 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 상면에 이형층이 구비된 캐리어 기판을 제공하는 단계; 실리콘 웨이퍼 상에 소자층이 형성된 예비적 전자 소자를 제공하는 단계; 상기 소자층과 상기 이형층이 접촉하도록 상기 예비적 전자 소자를 플립하여 상기 이형층 상에 상기 예비적 전자 소자를 점착하는 단계; 상기 이형층과 상기 예비적 전자 소자가 점착된 상태에서, 상기 실리콘 웨이퍼를 후면에서부터 일부 제거하여 박형화된 실리콘 웨이퍼를 형성함으로써, 상기 박형화된 실리콘 웨이퍼와 상기 소자층을 구비하는 전자 소자를 형성하는 단계; 및 상기 이형층으로부터 상기 전자 소자를 분리시키는 단계;를 포함하는, 전자 소자의 제조 방법을 제공한다.

Description

전자 소자의 제조 방법{Method of fabricating electronic device}
본 발명은 전자 소자의 제조 방법에 관한 것으로서, 더 상세하게는 두께가 얇은 전자 소자를 제조하는 방법에 관한 것이다.
유연 기판(flexible substrate)은 잘 휘어지는 연성을 가지고 있으므로 연성기판이라고도 지칭되기도 한다. 이러한 유연 기판은 고분자 소재를 이용하여 제조할 수 있다. 이러한 유연 기판을 이용하는 유연 소자에는 유연 기판의 일면에 부품소자로서 반도체칩과 같은 박막트랜지스터와 저항, 콘덴서와 같은 수동소자가 다수 탑재되며, 이러한 부품소자 사이 또는 외부 입출력 장치와의 사이에는 전기적 신호를 송수신하기 위한 전기 배선이 형성된다. 특히 최근 들어 격심해지고 있는 전자부품의 고집적화, 고기능화 추세의 직접적인 영향으로 배선기술의 미세피치화가 더욱 중요해지고 있으며, 미세피치화에 따른 높은 종횡비를 가지는 전기 배선의 구현이 절대적으로 요구되고 있다. 더욱이 유연 기판을 이용한 유연 소자(flexible device)에 대한 수요가 급증하면서 유연 기판 상에 적용되는 전기 배선기술은 디스플레이, 조명, 유기태양전지 등 다양한 분야에서 요구되는 대면적 제조, 유연 기판성 확보, 친환경적이면서 제조비용이 낮아야 한다는 조건이 부가되고 있다.
한편, 유연 소자들은 유연 기판 상에 형성된 전기 배선, 유기/무기 반도체 소자들로 구성된다. 그러나 유연 기판을 이용한 반도체 소자 제작을 위해 종래의 팹 설비를 활용한 패터닝 및 증착 등의 공정이 용이하게 수행하기 어려운 문제점이 있다.
따라서, 유연 기판을 리지드(rigid)한 실리콘 등의 경질 소재로 이루어진 캐리어 기판에 접합하거나 형성한 후 이형을 통한 유연 소자 제작기술이 요구되고 있다. 종래의 기술을 살펴보면, 레이저 조사를 통해 기판으로부터 소자 기판을 분리하는 제조 방법이 제시되고 있으나, 레이저 조사에 따른 기판 및 소자 손상의 우려가 있다. 특히 레이저 조사를 위해서 전용의 특수한 공정 장비가 요구되는 문제점이 있다. 또한, 희생층을 이용한 유연 및 연신율을 갖는 소자 제조 방법이 제시되고 있다. 화학적 처리를 통한 희생층 제거 공정 역시 기판 및 소자의 손상이 우려된다.
한편, 유연 소자의 기능향상을 위해 다양한 센서 및 ASIC 등의 집적이 요구되고 있다. 그러나 유연 기판 상에서 다양한 기능을 갖는 센서의 제작이 제한적이고, 그 성능 또한 실리콘 웨이퍼 상에 제작된 소자에 비해 낮기 때문에 고성능화 및 다기능화에 어려움을 갖는다.
선행문헌 1. 특허등록번호 제10-1191865호(2012.10.10.) 선행문헌 2. 특허등록번호 제10-1684195호(2016.12.01.)
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 두께가 매우 얇은 전자 소자를 용이하게 구현할 수 있는 전자 소자의 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로서, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 전자 소자의 제조 방법은 상면에 이형층이 구비된 캐리어 기판을 제공하는 단계; 실리콘 웨이퍼 상에 소자층이 형성된 예비적 전자 소자를 제공하는 단계; 상기 소자층과 상기 이형층이 접촉하도록 상기 예비적 전자 소자를 플립하여 상기 이형층 상에 상기 예비적 전자 소자를 점착하는 단계; 상기 이형층과 상기 예비적 전자 소자가 점착된 상태에서, 상기 실리콘 웨이퍼를 후면에서부터 일부 제거하여 박형화된 실리콘 웨이퍼를 형성함으로써, 상기 박형화된 실리콘 웨이퍼와 상기 소자층을 구비하는 전자 소자를 형성하는 단계; 및 상기 이형층으로부터 상기 전자 소자를 분리시키는 단계;를 포함한다.
상기 전자 소자의 제조 방법에서, 상기 이형층은 양면열박리테이프일 수 있다.
상기 전자 소자의 제조 방법에서, 상기 예비적 전자 소자를 제공하는 단계는 상기 실리콘 웨이퍼 내에 트렌치패턴을 형성하는 단계를 포함하되, 상기 전자 소자를 형성하는 단계는 상기 실리콘 웨이퍼를 후면에서부터 일부 제거하여 상기 트렌치 패턴이 노출되도록 박형화된 실리콘 웨이퍼를 형성하는 단계를 포함할 수 있다.
상기 전자 소자의 제조 방법에서, 상기 전자 소자를 형성하는 단계는 상기 박형화된 실리콘 웨이퍼 상에 저온 실리콘 공정층을 형성하는 단계를 포함할 수 있다.
상기 전자 소자의 제조 방법에서, 상기 전자 소자를 형성하는 단계는 상기 저온 실리콘 공정층 상에 접착층을 형성하고 상기 접착층 상에 유연기판을 배치하는 단계를 더 포함할 수 있다.
상기 전자 소자의 제조 방법에서, 상기 이형층으로부터 상기 전자 소자를 분리시키는 단계는 외부 열원으로부터 상기 이형층에 열에너지를 투입하여 상기 이형층의 점착력을 저하시키는 단계를 포함할 수 있다.
상기 전자 소자의 제조 방법에서, 상기 이형층으로부터 상기 전자 소자를 분리시키는 단계는 상기 이형층에 자외선을 투입하여 상기 이형층의 점착력을 저하시키는 단계를 포함할 수 있다.
상기 전자 소자의 제조 방법에서, 상기 이형층으로부터 상기 전자 소자를 분리시키는 단계는 상기 이형층에 광에너지를 투입하여 상기 이형층의 점착력을 저하시키는 단계를 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 실시예에 따르면, 자외선 또는 열에너지를 이용하여 이형층의 점착력 약화를 구현함으로써 박형화된 실리콘 웨이퍼를 구비하는 전자 소자를 캐리어 기판으로부터 용이하게 분리할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 전자 소자의 제조 방법을 도해하는 도면들이다.
도 6 내지 도 9는 본 발명의 변형된 일 실시예에 따른 전자 소자의 제조 방법을 도해하는 도면들이다.
도 10 내지 도 11은 본 발명의 변형된 다른 실시예에 따른 전자 소자의 제조 방법을 도해하는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
이하, 본 발명의 일 실시예들에 따른 전자 소자의 제조 방법을 도면을 참조하여 상세히 설명한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 전자 소자의 제조 방법을 도해하는 도면들이다.
도 1을 참조하면, 상면에 이형층(20)이 구비된 캐리어 기판(10)을 제공한다.
캐리어 기판(10)은 지지체로서의 기능을 수행하기 위하여 경질 소재로 이루어진 것일 수 있다. 예를 들어, 실리콘 웨이퍼(silicon wafer) 또는 유리 기판, 석영(Quartz) 기판 등을 포함할 수 있다.
상기 이형층(20)은 양면열박리테이프일 수 있다. 이형층(20)은, 박리 인자가 제공되지 않았을 경우, 하부에 배치된 캐리어 기판(10)과 상부에 배치된 박형화된 실리콘 웨이퍼(32')과 각각 점착되지만, 상기 박리 인자가 이형층(20)에 제공되는 경우, 적어도 상기 이형층(20)과 상기 박형화된 실리콘 웨이퍼(32')은 서로 분리되면서 박리가 일어날 수 있다.
이형층(20)은, 예를 들어, 상기 박리 인자로서 외부에서 열이 인가될 경우, 점착력 약화에 의해 박리가 일어나는 열 박리 필름일 수 있다. 상기 열 박리 필름은 고온에서 경화가 일어나면서 점착력 약화에 의해 박리가 일어나는 고온 경화 필름일 수 있다. 예컨대, 이형층(20)은 베이스 필름과 베이스 필름의 적어도 일면 상에 형성된 점착제를 포함하여 구성될 수 있는 바, 상기 점착제가 고온에서 경화되어 점착력이 약화되면서 적어도 상기 이형층(20)과 상기 박형화된 실리콘 웨이퍼(32')의 경계에서 박리가 일어날 수 있다.
다른 예로서, 이형층(20)은, 상기 박리 인자로서 외부로부터 자외선(UV)을 인가받았을 경우, 경화가 일어나면서 점착력 약화에 의해 박리가 일어나는 자외선 경화 필름일 수 있다. 예컨대, 이형층(20)은 베이스 필름과 베이스 필름의 적어도 일면 상에 형성된 점착제를 포함하여 구성될 수 있는 바, 상기 점착제가 자외선(UV)에 의하여 경화되어 점착력이 약화되면서 적어도 상기 이형층(20)과 상기 박형화된 실리콘 웨이퍼(32')의 경계에서 박리가 일어날 수 있다.
또 다른 예로서, 이형층(20)은 베이스 필름과 점착제를 포함하여 구성되되, 베이스 필름의 일부에 발포제가 함유된 점착제가 도포되어 있을 수 있는데, 특정 온도를 넘어설 경우, 상기 발포제가 발포됨으로써 점착력이 약화되면서 적어도 상기 이형층(20)과 상기 박형화된 실리콘 웨이퍼(32')의 경계에서 박리가 일어날 수 있다.
이형층(20)을 구성하는 상기 베이스 필름은 PI(Polyimide), PET(Polyethyleneterephthalate), PEN(Polyethylene naphthalene), 유리섬유에 PTFE (Polytetra fluoro ethylene)가 코팅된 필름, ETFE(Ethylene terafluoroethylene), PEEK(Polyether etherketon), PPS(Poly phenylene sulfide), PES(Polyethersulfone) 중 적어도 어느 하나 물질을 포함하여 이루어진 고분자 필름일 수 있다.
이형층(20)은 상기 베이스 필름의 양면에 박리 인자(예를 들어, 열, 자외선, 레이저 등)가 제공되지 않는 경우에는 점착력을 가지되 박리 인자가 제공되는 경우 점착력이 약화될 수 있는 점착제를 더 포함할 수 있다. 예를 들어, 이형층(20)은 상기 베이스 필름의 양면에 열 박리 테이프를 라미네이팅하여 구성할 수도 있다.
도 2를 참조하면, 실리콘 웨이퍼(32) 상에 소자층(33)이 형성된 예비적 전자 소자(30)를 제공한다.
소자층(33)은 실리콘 웨이퍼(32) 상에 절연물질과 도전물질의 적층 및 패터닝 공정으로 구현될 수 있다. 변형된 실시예서는 실리콘 웨이퍼(32)의 상부에 이온주입 공정, 트렌치 식각 공정, 증착 공정 중의 적어도 일부를 이용하여 소자층(33)의 적어도 일부가 형성될 수도 있다.
도 3을 참조하면, 상기 소자층(33)과 상기 이형층(20)이 접촉하도록 상기 예비적 전자 소자(30)를 플립하여 상기 이형층(20) 상에 상기 예비적 전자 소자(30)를 점착한다. 즉, 예비적 전자 소자(30)의 상면(30a)을 이형층(20)과 대면하도록 예비적 전자 소자(30)의 상하를 뒤집는 플립(flip) 공정을 적용하여 이형층(20)이 구비된 캐리어 기판(10)과 예비적 전자 소자(30)를 배치할 수 있다. 이형층(20)의 점착성분에 의하여 예비적 전자 소자(30)는 이형층(20)과 점착될 수 있다.
도 3 및 도 4를 함께 참조하면, 상기 이형층(20)과 상기 예비적 전자 소자(30)가 점착된 상태에서, 상기 실리콘 웨이퍼(32)를 후면에서부터 일부 제거하여 박형화된 실리콘 웨이퍼(32')를 형성함으로써, 상기 박형화된 실리콘 웨이퍼(32')와 상기 소자층(33)을 구비하는 전자 소자(30')를 형성한다. 예를 들어, 상기 이형층(20)과 상기 예비적 전자 소자(30)가 점착된 상태에서, 백 그라인딩 공정, 에치백 공정 또는 폴리싱 공정 중의 어느 하나의 공정을 이용하여 예비적 전자 소자(30)의 후면(30b)으로부터, 즉 실리콘 웨이퍼(32)의 후면으로부터 소정의 두께를 가지는 부분을 제거함으로써, 박형화된 실리콘 웨이퍼(32')를 형성할 수 있다. 박형화된 실리콘 웨이퍼(32')의 두께는 실리콘 웨이퍼(32)의 두께 보다 작다는 것은 상술한 설명으로부터 명백하다.
도 5를 참조하면, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시킨다. 이에 의하면, 박형화된 실리콘 웨이퍼(32') 및 박형화된 실리콘 웨이퍼(32') 상에 형성된 소자층(33)으로 이루어진 전자 소자(30')를 독립적으로 구현할 수 있다. 전자 소자(30')는 캐리어 기판(10)과 분리되어 구현됨으로써, 전자 부품 내에 배치될 수 있는 얇은 두께를 가지는 전자 소자로 제공될 수 있다.
한편, 상기 분리하는 공정의 일 예로서, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시키는 단계는 외부 열원으로부터 상기 이형층(20)에 열에너지를 투입하여 상기 이형층(20)의 점착력을 저하시키는 단계를 포함할 수 있다. 상기 열에너지는 전자 소자(30')의 전체에 고르게 인가될 수 있으나, 이형층(20)이 존재하는 부위에 국부적으로 열을 가할 수도 있다. 또는, 소자층(33)의 손상을 방지하기 위해서, 캐리어 기판(10)의 후면에서 이형층(20)이 배치된 방향으로 소정의 열을 적절하게 인가할 수도 있다. 이형층(20)에 열에너지를 인가하는 방법으로서, 캐리어 기판(10), 이형층(20) 및 전자 소자(30')가 적층된 구조체를 퍼니스(furnace) 내에 장입하는 방법, 국부적인 열원(heat source)을 이형층(20) 부근 영역, 전자 소자(30') 부근 영역 또는 캐리어 기판(10) 부근 영역에 배치하는 방법, 열에너지를 가지는 광을 최종적으로 이형층(20)에 조사하는 방법 등이 가능하다. 여기서, 상기 광에너지는, 예를 들어, 레이저를 이용한 광에너지를 포함할 수 있다.
이형층(20)에 열에너지를 가지는 광을 조사하는 방법은 광을 캐리어 기판(10) 상부로부터 전자 소자(30')를 통하여 광에너지를 이형층(20)에 투입하여 이형층(20)을 국부적으로 가열하여 이형층(20)의 점착력을 약화시키는 방법을 포함할 수 있다. 다른 예로서, 캐리어 기판(10)이 가시광 파장 대역의 광 투과도를 가지는 재질로 이루어지는 경우에는 캐리어 기판(10) 하부로부터 캐리어 기판(10)을 통과하여 광에너지를 이형층(20)에 투입하여 이형층(20)을 국부적으로 가열하여 이형층(20)의 점착력을 약화시킬 수 있다.
상기 분리하는 공정의 다른 예로서, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시키는 단계는 상기 이형층(20)에 자외선을 투입하여 상기 이형층(20)의 점착력을 저하시키는 단계를 포함할 수 있다. 이형층(20)이 자외선 경화 필름일 경우 이형층(20)으로 자외선을 조사하여 이형층(20)의 점착력을 저하시켜 전자 소자(30)와 이형층(20)을 분리시킬 수 있다. 상기 자외선의 인가 방향은 전자 소자(30')의 상방에서 캐리어 기판(10)의 하방으로 진행하는 방향으로 인가될 수 있다. 즉, 전자 소자(30')를 통해 이형층(20)에 자외선을 투입하여 이형층(20)의 점착력을 저하시켜 전자 소자(30')와 이형층(20)을 서로 분리시킬 수 있다. 이때, 전자 소자(30')는 상기 자외선이 투과되는 경로를 가지므로, 자외선 투과도를 갖는 물질로 이루어질 수 있다. 다른 예로서, 소자층(33) 내 형성된 능동소자의 손상을 방지하기 위해서, 캐리어 기판(10)의 후면에서 이형층(20)을 향해 자외선을 조사할 수 있다. 캐리어 기판(10)의 하부로부터 캐리어 기판(10)을 통하여 자외선을 이형층(20)으로 투입하여 이형층(20)의 점착력을 저하시켜 전자 소자(30')와 이형층(20)을 서로 분리시킬 수 있다. 이 경우 캐리어 기판(10)은 자외선 투과도를 가지는 물질로 이루어질 수 있다. 한편, 캐리어 기판(10)의 두께 및 재질에 따라 자외선의 파장 대역을 다양하게 조절할 수 있다. 여기에서, 자외선 또는 열이 캐리어 기판(10)에 의해 흡수되지 않는 광을 선택해야 하며, 도면에 도시되지는 않았으나, 이형층(20)을 경화시킬 수 있을 만큼 충분한 에너지가 전달되도록 캐리어 기판(10)과 이형층(20) 사이에 별도의 열전달층(미도시)을 개재하여 낮은 파워로 짧은 시간동안 열을 인가하거나 자외선을 조사하더라도 분리가 잘 되도록 할 수 있다.
상기 분리하는 공정의 또 다른 예로서, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시키는 단계는 상기 이형층(20)에 광에너지를 투입하여 상기 이형층(20)의 점착력을 저하시키는 단계를 포함할 수 있다.
도 6 내지 도 9는 본 발명의 변형된 일 실시예에 따른 전자 소자의 제조 방법을 도해하는 도면들이다.
도 6을 참조하면, 상기 예비적 전자 소자(30)를 제공하는 단계는 상기 실리콘 웨이퍼(32) 내에 트렌치패턴(35)을 형성하는 단계를 포함한다.
소자층(33)은 실리콘 웨이퍼(32) 상에 절연물질과 도전물질의 적층 및 패터닝 공정으로 구현될 수 있다. 변형된 실시예서는 실리콘 웨이퍼(32)의 상부에 이온주입 공정, 트렌치 식각 공정, 증착 공정 중의 적어도 일부를 이용하여 소자층(33)의 적어도 일부가 형성될 수도 있다.
트렌치패턴(35)은 실리콘 웨이퍼(32)의 상하를 관통하는 비아패턴과는 구별될 수 있다. 비아패턴은 실리콘 웨이퍼(32)을 관통해야 하므로 식각 공정 및 갭필 공정의 어려움이 있는 반면에, 트렌치패턴(35)은 종횡비가 상대적으로 작아서 식각 공정 및 갭필 공정의 부담이 완화될 수 있다.
소자층(33)의 적어도 일부가 실리콘 웨이퍼(32) 상에 절연물질과 도전물질의 적층 및 패터닝 공정으로 구현되는 경우, 트렌치패턴(35)은 실리콘 웨이퍼(32)의 상부 표면에서부터 실리콘 웨이퍼(32)의 내측 하방으로 신장할 수 있다. 한편, 이온주입 공정, 트렌치 식각 공정, 증착 공정 중의 적어도 일부를 이용하여 실리콘 웨이퍼(32)의 일부 영역에만 소자층(33)이 형성되는 경우, 트렌치패턴(35)은 소자층(33)을 관통하여 실리콘 웨이퍼(32)의 내측 하방으로 신장할 수도 있다.
도 7 및 도 8을 참조하면, 상기 전자 소자(30')를 형성하는 단계는 상기 실리콘 웨이퍼(32)를 후면에서부터 일부 제거하여 상기 트렌치패턴(35)이 노출되도록 박형화된 실리콘 웨이퍼(32')를 형성하는 단계를 포함한다.
상기 소자층(33)과 상기 이형층(20)이 접촉하도록 상기 예비적 전자 소자(30)를 플립하여 상기 이형층(20) 상에 상기 예비적 전자 소자(30)를 점착한다. 즉, 예비적 전자 소자(30)의 상면(30a)을 이형층(20)과 대면하도록 예비적 전자 소자(30)의 상하를 뒤집는 플립(flip) 공정을 적용하여 이형층(20)이 구비된 캐리어 기판(10)과 예비적 전자 소자(30)를 배치할 수 있다. 이형층(20)의 점착성분에 의하여 예비적 전자 소자(30)는 이형층(20)과 점착될 수 있다.
도 7 및 도 8을 함께 참조하면, 상기 이형층(20)과 상기 예비적 전자 소자(30)가 점착된 상태에서, 상기 실리콘 웨이퍼(32)를 후면에서부터 일부 제거하여, 트렌치패턴(35)이 노출되도록 구성된, 박형화된 실리콘 웨이퍼(32')를 형성함으로써, 상기 박형화된 실리콘 웨이퍼(32')와 상기 소자층(33) 및 트렌치패턴(35)을 구비하는 전자 소자(30')를 형성한다. 예를 들어, 상기 이형층(20)과 상기 예비적 전자 소자(30)가 점착된 상태에서, 백 그라인딩 공정, 에치백 공정 또는 폴리싱 공정 중의 어느 하나의 공정을 이용하여 예비적 전자 소자(30)의 후면(30b)으로부터, 즉 실리콘 웨이퍼(32)의 후면으로부터 트렌치패턴(35)이 노출될 때까지 소정의 두께를 가지는 부분을 제거함으로써, 박형화된 실리콘 웨이퍼(32')를 형성할 수 있다. 박형화된 실리콘 웨이퍼(32')의 두께는 실리콘 웨이퍼(32)의 두께 보다 작다는 것은 상술한 설명으로부터 명백하다.
도 9를 참조하면, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시킨다. 이에 의하면, 박형화된 실리콘 웨이퍼(32') 및 박형화된 실리콘 웨이퍼(32') 상에 형성된 소자층(33)으로 이루어진 전자 소자(30')를 독립적으로 구현할 수 있다. 이 경우, 트렌치패턴(35)은, 최종적으로, 박형화된 실리콘 웨이퍼(32')의 상하를 관통하는 패턴으로 구성될 수 있다.
한편, 상기 분리하는 공정의 일 예로서, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시키는 단계는 외부 열원으로부터 상기 이형층(20)에 열에너지를 투입하여 상기 이형층(20)의 점착력을 저하시키는 단계를 포함할 수 있다. 이에 대한 상세한 설명은 앞에서 설명한 내용으로 대체한다.
상기 분리하는 공정의 다른 예로서, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시키는 단계는 상기 이형층(20)에 자외선을 투입하여 상기 이형층(20)의 점착력을 저하시키는 단계를 포함할 수 있다. 이에 대한 상세한 설명은 앞에서 설명한 내용으로 대체한다.
도 10 내지 도 11은 본 발명의 변형된 다른 실시예에 따른 전자 소자의 제조 방법을 도해하는 도면들이다.
도 10을 참조하면, 상기 전자 소자(30')를 형성하는 단계는 도 8의 단계를 수행한 후에 상기 박형화된 실리콘 웨이퍼(32') 상에 저온 실리콘 공정층(36)을 형성하는 단계를 더 포함할 수 있다. 저온 실리콘 공정층(36)은, 예를 들어, 전자 소자(30')의 열방출을 위하여 구성되는 방열층을 포함할 수 있다. 또는, 저온 실리콘 공정층(36)은 패드 등과 같은 배선패턴층을 포함할 수 있다. 저온 실리콘 공정층(36)은 실리콘 공정을 수행하여 구현한 층으로서, 이형층(20)에 대한 영향을 최소화하기 위하여 상대적으로 저온 공정으로 진행될 수 있다.
나아가, 상기 전자 소자(30')를 형성하는 단계는 상기 저온 실리콘 공정층(36) 상에 접착층(37)을 형성하고 상기 접착층(37) 상에 유연기판(38)을 배치하는 단계를 더 포함할 수 있다. 접착층(37)은, 예를 들어, 이방성 전도성필름(ACF; anisotropic conductive film)일 수 있다.
물론, 상기 전자 소자(30')를 형성하는 단계는 트렌치패턴(35)을 형성하지 않고 도 4의 단계를 수행한 후에 상기 박형화된 실리콘 웨이퍼(32') 상에 저온 실리콘 공정층(36)을 형성하는 단계를 더 포함할 수 있다. 나아가, 상기 전자 소자(30')를 형성하는 단계는 상기 저온 실리콘 공정층(36) 상에 접착층(37)을 형성하고 상기 접착층(37) 상에 유연기판(38)을 배치하는 단계를 더 포함할 수도 있다.
도 11을 참조하면, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시킨다. 이에 의하면, 박형화된 실리콘 웨이퍼(32') 및 박형화된 실리콘 웨이퍼(32') 상에 형성된 소자층(33), 저온 실리콘 공정층(36), 접착층(37) 및 유연기판(38)으로 이루어진 전자 소자(30')를 독립적으로 구현할 수 있다.
한편, 상기 분리하는 공정의 일 예로서, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시키는 단계는 외부 열원으로부터 상기 이형층(20)에 열에너지를 투입하여 상기 이형층(20)의 점착력을 저하시키는 단계를 포함할 수 있다. 이에 대한 상세한 설명은 앞에서 설명한 내용으로 대체한다.
상기 분리하는 공정의 다른 예로서, 상기 이형층(20)으로부터 상기 전자 소자(30')를 분리시키는 단계는 상기 이형층(20)에 자외선을 투입하여 상기 이형층(20)의 점착력을 저하시키는 단계를 포함할 수 있다. 이에 대한 상세한 설명은 앞에서 설명한 내용으로 대체한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 캐리어 기판
20 : 이형층
30 : 예비적 전자 소자
30': 전자 소자
32 : 실리콘 웨이퍼
32': 박형화된 실리콘 웨이퍼
35 : 트렌치패턴
36 : 저온 실리콘 공정층
38 : 유연기판

Claims (7)

  1. 상면에 이형층이 구비된 캐리어 기판을 제공하는 단계;
    실리콘 웨이퍼 상에 소자층이 형성된 예비적 전자 소자를 제공하는 단계;
    상기 소자층과 상기 이형층이 접촉하도록 상기 예비적 전자 소자를 플립하여 상기 이형층 상에 상기 예비적 전자 소자를 점착하는 단계;
    상기 이형층과 상기 예비적 전자 소자가 점착된 상태에서, 상기 실리콘 웨이퍼를 후면에서부터 일부 제거하여 박형화된 실리콘 웨이퍼를 형성함으로써, 상기 박형화된 실리콘 웨이퍼와 상기 소자층을 구비하는 전자 소자를 형성하는 단계; 및
    상기 이형층으로부터 상기 전자 소자를 분리시키는 단계;를 포함하는,
    전자 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 예비적 전자 소자를 제공하는 단계는 상기 실리콘 웨이퍼 내에 트렌치패턴을 형성하는 단계를 포함하되, 상기 전자 소자를 형성하는 단계는 상기 실리콘 웨이퍼를 후면에서부터 일부 제거하여 상기 트렌치 패턴이 노출되도록 박형화된 실리콘 웨이퍼를 형성하는 단계를 포함하는 것을 특징으로 하는,
    전자 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 전자 소자를 형성하는 단계는 상기 박형화된 실리콘 웨이퍼 상에 저온 실리콘 공정층을 형성하는 단계를 포함하는,
    전자 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 전자 소자를 형성하는 단계는 상기 저온 실리콘 공정층 상에 접착층을 형성하고 상기 접착층 상에 유연기판을 배치하는 단계를 더 포함하는,
    전자 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 이형층으로부터 상기 전자 소자를 분리시키는 단계;는,
    외부 열원으로부터 상기 이형층에 열에너지를 투입하여 상기 이형층의 점착력을 저하시키는 단계를 포함하는,
    전자 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 이형층으로부터 상기 전자 소자를 분리시키는 단계;는,
    상기 이형층에 자외선을 투입하여 상기 이형층의 점착력을 저하시키는 단계를 포함하는,
    전자 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 이형층으로부터 상기 전자 소자를 분리시키는 단계;는,
    상기 이형층에 광에너지를 투입하여 상기 이형층의 점착력을 저하시키는 단계를 포함하는,
    전자 소자의 제조 방법.


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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100065942A1 (en) * 2008-09-17 2010-03-18 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High-Frequency Circuit Structure and Method Thereof
US20110287589A1 (en) * 2005-05-31 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing antenna and method for manufacturing semiconductor device
KR101191865B1 (ko) 2011-04-20 2012-10-16 한국기계연구원 금속 배선이 함몰된 유연 기판의 제조방법 및 이에 따라 제조되는 유연 기판
KR101275991B1 (ko) * 2010-09-02 2013-06-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 쓰루-기판 비아를 가지는 기판에 있어서 정렬 마크
KR101684195B1 (ko) 2012-08-08 2016-12-07 아사히 가세이 이-매터리얼즈 가부시키가이샤 감광성 필름 적층체, 플렉시블 프린트 배선판 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110287589A1 (en) * 2005-05-31 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing antenna and method for manufacturing semiconductor device
US20100065942A1 (en) * 2008-09-17 2010-03-18 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High-Frequency Circuit Structure and Method Thereof
KR101275991B1 (ko) * 2010-09-02 2013-06-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 쓰루-기판 비아를 가지는 기판에 있어서 정렬 마크
KR101191865B1 (ko) 2011-04-20 2012-10-16 한국기계연구원 금속 배선이 함몰된 유연 기판의 제조방법 및 이에 따라 제조되는 유연 기판
KR101684195B1 (ko) 2012-08-08 2016-12-07 아사히 가세이 이-매터리얼즈 가부시키가이샤 감광성 필름 적층체, 플렉시블 프린트 배선판 및 그 제조 방법

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