KR101233550B1

KR101233550B1 - 프로그래머블 컨트롤러

Info

Publication number: KR101233550B1
Application number: KR1020100092867A
Authority: KR
Inventors: 히데키 노다
Original assignee: 파나소닉 디바이스 썬크스 주식회사
Priority date: 2009-09-25
Filing date: 2010-09-24
Publication date: 2013-02-14
Also published as: US20110078481A1; DE102010046429B4; US8566631B2; CN102033502A; CN102033502B; DE102010046429A1; KR20110033800A

Abstract

1 내지 복수의 증설 유닛과, 증설 유닛을 제어하는 CPU 유닛을 구비하고, 상기 1 내지 복수의 증설 유닛을 상기 CPU 유닛에 순차 연결한 프로그래머블 컨트롤러로서, 외부로부터의 공급 전원이 OFF가 되면 상기 1 내지 복수의 증설 유닛 및 CPU 유닛에 전원을 공급하는 충전 요소를 구비하고, 상기 CPU 유닛은 상기 충전 요소의 출력 전압을 검출하고 검출된 출력 전압이 소정의 기준값 이하가 되면 전압 저하 신호를 출력하는 제 1 전압 검출 회로와, 상기 제 1 전압 검출 회로로부터의 상기 전압 저하 신호가 입력된 후, 전원 정지 신호를 출력하는 신호 출력 회로를 갖고, 상기 증설 유닛은 내부 전원을 공급하는 전원 회로와, 상기 전원 회로의 출력 전압을 검출하고 검출된 출력 전압이 소정의 기준값 이하가 되면 전원 정지 신호를 출력하는 제 2 전압 검출 회로와, 상기 신호 출력 회로 또는 상기 제 2 전압 검출 회로로부터의 상기 전원 정지 신호가 입력되면 상기 전원 회로를 정지시키는 전원 정지 회로를 구비하는 프로그래머블 컨트롤러가 제공된다.

Description

프로그래머블 컨트롤러{PROGRAMMABLE CONTROLLER}

본 발명은 프로그래머블 컨트롤러에 관한 것이다.

종래부터, I/O 유닛이 증설 가능한 프로그래머블 컨트롤러가 다양하게 제공되어 있다(예를 들면, 특허문헌 1 참조).

도 7a는 빌딩 블럭 타입의 프로그래머블 컨트롤러의 일예로서, 각 1대의 전원 유닛(1) 및 CPU 유닛(2)과, 복수(도 7a에서는 6대)의 I/O 유닛(3)이 백플레인(backplane)(5)에 실장된 것이 도시되어 있다. 이 프로그래머블 컨트롤러에서는 전원 유닛(1)에서 생성된 시스템 전원이 백플레인(5)에 마련된 내부 버스를 거쳐서 CPU 유닛(2) 및 각 I/O 유닛(3)에 각각 공급된다.

또한, 도 7b는 스택 타입의 프로그래머블 컨트롤러의 일예로서, 각 1대의 전원 유닛(1) 및 CPU 유닛(2)과, 복수(도 7b에서는 6대)의 I/O 유닛(3)으로 구성된 것이 도시되어 있다. 이 프로그래머블 컨트롤러에서는 상술한 빌딩 블럭 타입과 같이 백플레인(5)을 구비하고 있지 않기 때문에, 인접하는 유닛에 연결함으로써 고정되도록 되어 있고, 또한, 전원 유닛(1)에서 생성된 시스템 전원도 스택 커넥터(6)를 거쳐서 CPU 유닛(2) 및 각 I/O 유닛(3)에 각각 공급된다.

상술한 종래예에서는 갑작스런 정전 등에 의해서 전원이 차단되었을 때에도 종료 처리(예를 들면, 데이터 백업 등)를 실행할 수 있도록, 백업 전원(예를 들면, 캐패시터 등)을 구비하고 있지만, 백업 시간은 캐패시터 용량에 따라 정해져 있고, 예를 들면, 시스템이 복잡화되어 큰 데이터를 취급하고 있는 경우에는 종료 처리가 완료되기 전에 전원이 OFF가 될 가능성이 있었다.

또한, 도 7a, 7b의 프로그래머블 컨트롤러에서는 전원이 투입된 후, 모든 I/O 유닛(3)이 초기화되면, CPU 유닛(2)이 각 I/O 유닛(3)을 각각 인식하고, 그리고 각 I/O 유닛(3)과의 사이에 통신을 시작해서 시퀀스 프로그램을 실행한다.

특허문헌 2에 나타내는 장치는 모든 증설 유닛이 초기화되는 것을 기다려 통신을 시작하는 장치의 일예이며, 이러한 장치에서는 본체 유닛에 접속된 복수의 증설 유닛 중, 가장 하류측의 증설 유닛부터 순차 초기화가 실행되고, 또 상류측의 증설 유닛은 하류측의 증설 유닛으로부터의 초기화 완료 신호를 검출함으로써 초기화가 실행된다. 그리고, 마지막으로, 가장 상류측의 증설 유닛으로부터의 초기화 완료 신호를 본체 유닛이 검출하면, 본체 유닛은 모든 증설 유닛이 초기화되었다고 판단하여, 각 증설 유닛과의 사이에서 통신을 시작한다.

상술한 특허문헌 2에 나타낸 장치에서는 본체 유닛과 각 증설 유닛 사이에 통신을 시작할 때에는 증설 유닛의 초기화가 전부 완료되어 있지만, 상술한 바와 같이, 상류측의 증설 유닛은 하류측의 증설 유닛으로부터의 초기화 완료 신호를 검출하고 나서 초기화를 행하기 때문에, 기동 시간이 누적적으로 증가하게 되고, 그 결과, 모든 증설 유닛의 초기화가 완료하여 시스템이 기동할 때까지 시간이 소요되는 경우가 있었다. 여기서, 시스템이 기동할 때까지의 시간은 모든 증설 유닛의 초기화가 완료되고, CPU 유닛이 각 증설 유닛을 인식해서 통신을 시작할 때까지의 시간을 말한다.

또한, 도 7a, 7b의 프로그래머블 콘트롤러에서는 전원 유닛(1)에서 생성된 시스템 전원이 CPU 유닛(2) 및 각 I/O 유닛(3)에 동시에 공급되기 때문에, 접속되는 I/O유닛(3)의 대수나 사양에 따라서는 정상시의 소비 전류는 전원 유닛(1)의 용량을 만족시키지만, 기동시의 소비 전류가 전원 유닛(1)의 용량을 넘는 경우가 있고, 그 때문에 시스템을 정상적으로 기동할 수 없는 경우가 있었다.

그래서, 상기의 문제점을 해결하기 위해, 각 I/O 유닛을 소정의 순번으로 기동시키는 프로그래머블 콘트롤러가 제안되어 있다(예를 들면, 특허문헌 3 참조). 이 프로그래머블 콘트롤러에서는 서로 다른 시정수로 설정된 기동 회로가 각 I/O 유닛에 각각 마련되어 있고, 각 I/O 유닛은 각각 자기에게 설정된 시정수에 따른 기동 타이밍으로, 내장된 전원 회로를 기동시키고 있다.

상술한 특허문헌 3에 나타낸 프로그래머블 콘트롤러는 각 I/O 유닛의 전원 회로의 기동 타이밍을 어긋나게 하는 것에 의해서, 기동시의 소비 전류가 전원 유닛의 용량을 넘지 않도록 배려한 것이며, 그 결과, 시스템을 정상적으로 기동시킬 수 있기는 하지만, 각 I/O 유닛의 기동 시간은 부하나 회로 구성 등에 따라 다르므로, 이들을 고려한 후에 최적의 기동 시간을 설정하는 것은 곤란하였다.

일본 특허 공개 공보 제2006-79361호(단락 [0014]-단락 [0016], 및 도 2) 일본 특허 공개 공보 제2000-105521호(단락 [0057]-단락 [0060], 및 도 10, 도 11) 일본 특허 공개 공보 제2009-147997호(단락 [0016]-단락 [0023], 및 도 1)

본 발명은 전원이 OFF되었을 때의 전력 소비를 억제함으로써 종료 처리에 시간적 여유를 갖게 한 프로그래머블 컨트롤러를 제공한다.

또한, 본 발명은 시스템의 기동 시간이 길어지는 것을 방지한 프로그래머블 컨트롤러를 제공한다.

또한, 본 발명은 별도의 조절을 행할 필요 없이 확실하게 1대씩 기동할 수 있는 동시에 기동 시간이 길어지는 것을 방지한 프로그래머블 콘트롤러를 제공한다.

본 발명의 제 1 측면에 따르면, 1 내지 복수의 증설 유닛과, 증설 유닛을 제어하는 CPU 유닛을 구비하고, 1 내지 복수의 증설 유닛을 CPU 유닛에 순차 연결한 프로그래머블 컨트롤러로서, 외부로부터의 공급 전원이 OFF가 되면 1 내지 복수의 증설 유닛 및 CPU 유닛에 전원을 공급하는 충전 요소를 구비하고, CPU 유닛은 충전 요소의 출력 전압을 검출하고 검출된 출력 전압이 소정의 기준값 이하가 되면 전압 저하 신호를 출력하는 제 1 전압 검출 회로와, 제 1 전압 검출 회로로부터의 전압 저하 신호가 입력된 후, 전원 정지 신호를 출력하는 신호 출력 회로를 갖고, 증설 유닛은 내부 전원을 공급하는 전원 회로와, 전원 회로의 출력 전압을 검출하고 검출된 출력 전압이 소정의 기준값 이하가 되면 전원 정지 신호를 출력하는 제 2 전압 검출 회로와, 신호 출력 회로 또는 제 2 전압 검출 회로로부터의 전원 정지 신호가 입력되면 전원 회로를 정지시키는 전원 정지 회로를 갖는 프로그래머블 콘트롤러가 제공된다.

이러한 구성에 의하면, 외부로부터의 공급 전원이 OFF가 되어 충전 요소로부터 전원이 공급되는 경우, 충전 요소의 출력 전압이 소정의 기준값 이하가 된 때에 증설 유닛의 전원 회로를 정지시킨다. 그 결과, 전력소비가 억제되기 때문에, 종래 예에 비해 CPU 유닛의 동작 시간을 길게 할 수 있고, CPU 유닛에 있어서의 데이터 백업 등의 종료 처리에 시간적 여유를 갖게 할 수 있다.

본 발명의 제 2 측면에 따르면, 1 내지 복수의 증설 유닛과, 증설 유닛을 제어하는 CPU 유닛을 구비하고, 1 내지 복수의 증설 유닛을 CPU 유닛에 순차 연결한 프로그래머블 컨트롤러로서, 증설 유닛은 CPU 유닛으로의 신호 라인을 형성하는 신호 라인 형성부와, 자기의 초기화가 완료된 것을 통지하는 초기화 완료 신호를 출력하는 신호 출력 회로를 갖고, 신호 라인은 모든 증설 유닛의 신호 출력 회로로부터 초기화 완료 신호가 출력되면 상태가 변화하고, CPU 유닛은 신호 라인의 상태 변화를 검출하면 모든 증설 유닛이 초기화된 것을 인식하는 프로그래머블 콘트롤러가 제공된다.

이러한 구성에 의하면, 각 증설 유닛은 각각 전원이 공급되면 개별적으로 초기화를 시작하기 때문에, 시스템의 기동 시간은 가장 긴 초기화 시간에 의해 결정되고, 종래 예와 같이 기동 시간이 누적적으로 증가하지 않기 때문에, 시스템의 기동 시간이 길어지는 것을 방지할 수 있고, 또, 신호 라인의 상태 변화를 검출함으로써, 모든 증설 유닛의 초기화가 완료된 것을 CPU 유닛에 인식시킬 수 있다.

본 발명의 제 3 측면에 따르면, 1 내지 복수의 증설 유닛과, 증설 유닛을 제어하는 CPU 유닛을 구비하고, 1 내지 복수의 증설 유닛을 CPU 유닛에 순차 연결한 프로그래머블 콘트롤러로서, CPU 유닛은 소정의 구동 전원이 공급되면 기동 완료 신호를 출력하는 신호 출력 회로를 갖고, 증설 유닛은 내부 전원을 공급하는 전원 회로와, 전원 회로의 출력전압을 검출하고 검출된 출력전압이 소정의 기준값에 도달하면 기동 완료 신호를 출력하는 전압 검출 회로와, 신호 출력 회로 또는 전압 검출 회로로부터의 기동 완료 신호가 입력되면 전원 회로를 기동하는 기동 트리거 회로를 갖는 프로그래머블 콘트롤러가 제공된다.

이러한 구성에 의하면, 인접 유닛으로부터의 기동 완료 신호에 의해서 증설 유닛을 기동시키고 있으므로, 종래예와 같이 기동 시간을 설정하는 경우에 비해, 조절없이 확실하게 1대씩 기동시킬 수 있고, 또, 기동 시간이 길어지는 것을 방지할 수 있다. 또한, 복수의 증설 유닛을 연결한 경우에는 CPU 유닛측부터 순차 기동시키게 되고, 복수의 증설 유닛이 동시에 기동하는 일이 없으므로, 기동시의 소비 전류가 외부 전원의 용량을 넘는 일이 없고, 그 때문에 시스템을 정상적으로 기동시킬 수 있다. 또한, 기동 완료 신호에 의해, 인접하는 증설 유닛이 기동한 것을 각 증설 유닛에 알릴 수 있다.

본 발명에 의하면, 전원이 OFF되었을 경우 전력 소비를 억제함으로써 종료 처리에 시간적 여유를 갖게 할 수 있고, 시스템의 기동 시간이 길어지는 것을 방지하는 한편, 별도의 조절을 행할 필요 없이 확실하게 1대씩 기동할 수 있는 프로그래머블 콘트롤러를 제공된다.

도 1은 본 발명의 일 실시형태에 따른 프로그래머블 컨트롤러의 개략 시스템도.
도 2a는 본 실시형태에 이용되는 I/O 유닛의 블럭도이며, 도 2b ~ 도 2d는 그 구성의 회로도.
도 3은 본 실시형태에 이용되는 CPU 유닛의 블럭도.
도 4는 본 실시형태에 이용되는 I/O 유닛의 신호 출력 회로의 접속을 예시하는 도면.
도 5는 본 실시형태에 이용되는 I/O 유닛의 초기화시의 타이밍도.
도 6은 본 실시형태의 동작시의 타이밍도.
도 7a 및 7b는 종래 예의 프로그래머블 컨트롤러를 나타내는 분해 사시도.

이하에, 본 발명에 따른 프로그래머블 컨트롤러의 실시형태를 도면에 의거하여 설명한다.

본 발명에 따른 프로그래머블 컨트롤러는, 예를 들면, 산업기계 등의 제어 기기로서 이용된다. 또, 이하의 설명에서는 스택 타입의 프로그래머블 컨트롤러를 예로 들어 설명하고, 또 외관에 대해서는 도 7b와 마찬가지이기 때문에, 도 7b도 참조하면서 설명한다.

도 1은 본 실시형태의 프로그래머블 컨트롤러의 개략적인 시스템도로서, 본 프로그래머블 컨트롤러는 시스템 전체에 전력을 공급하는 전원 유닛(1)과, 제어 대상의 기기에 맞는 인터페이스를 갖는 복수(도 1에서는 4대)의 I/O 유닛(증설 유닛)(3)과, 각 I/O 유닛(3)을 개별적으로 제어하는 CPU 유닛(2)과, 종단의 I/O 유닛(3)에 연결되는 종단 유닛(4)을 구비하고 있다. 그리고, 이들 각 유닛은 도 7b에 나타내는 바와 같이, 좌측부터 전원 유닛(1), CPU 유닛(2), I/O 유닛(3), 종단 유닛(4)(도 7b에서는 도시를 생략)의 차례로 순차 연결된다. 또, 이하의 설명에 있어서 각 I/O 유닛(3)을 구별할 필요가 있는 경우에는 CPU 유닛(2)측부터 차례로 I/O 유닛 ‘3A’, ‘3B’, ‘3C’, ‘3D’로 기재한다. 즉, 본 실시형태에서는 I/O 유닛(3D)이 종단의 증설 유닛으로 된다. 또한, 각 유닛끼리는 도 1에 나타내는 바와 같이, 스택 커넥터(6)를 거쳐서 전기적으로 접속되어 있다.

전원 유닛(1)은 도시하지 않은 외부 전원으로부터 전력 공급을 받아 시스템이 필요로 하는 전압으로 변환하고, 전원 라인(10)을 거쳐서 CPU 유닛(2) 및 각 I/O 유닛(3)에 각각 시스템 전원 V+를 공급한다. 또, 본 실시형태의 전원 유닛(1)은, 예를 들면, 정전 등에 의해서 외부 전원이 OFF된 경우의 백업 전원으로서의 캐패시터(충전 요소) C1을 구비하고 있고(도 3 참조), 정전이 된 경우에는 캐패시터 C1이 방전함으로써, CPU 유닛(2) 및 각 I/O 유닛(3)에 전력 공급할 수 있도록 되어 있다. 그것에 대한 상세한 사항에 대해서는 후술한다.

CPU 유닛(2)은 도 1 및 도 3에 나타내는 바와 같이, 전원 라인(10)을 거쳐서 공급되는 시스템 전원 V+로부터 구동 전원(내부 전원) VCC를 생성하는 전원 회로(23)와, 시스템 전원 V+의 전원 전압을 검출해서 소정의 검출 신호를 출력하는 전압 검출 회로(24, 25)와, 전원 회로(23)로부터의 구동 전원 VCC가 공급되면 기동 완료 신호 PSO를 출력하는 리세트 합성 회로(신호 출력 회로)(22)와, 프로그래머블 컨트롤러로서의 프로그램을 실행하는 제어 회로(21)를 구비하고 있다. 또, 리세트 합성 회로(22)는 시스템을 기동시킬 때에 최초로 기동시킬 필요가 있고, 본 실시형태에서는 기동 시간을 무시할 수 있는 CMOS 로직 IC나 PLD(프로그래머블 로직 디바이스) 등을 이용하고 있다.

전압 검출 회로(제 1 전압 검출 회로)(24)는 시스템 전원 V+의 전원 전압을 검출하는 동시에, 이 검출 전압이 소정의 기준 전압 V1(도 6 참조)에 도달하면 H레벨의 기동 신호 PF1을 리세트 합성 회로(22)로 출력한다. 그리고, 리세트 합성 회로(22)에서는 기동 신호 PF1이 입력되면 리세트 신호 CPU_RESET를 제어 회로(21)로 출력하여, 제어 회로(21)를 기동시킨다. 또한, 전압 검출 회로(24)는, 예를 들면, 정전시에는 캐패시터 C1로부터 공급되는 시스템 전원 V+의 전원 전압을 검출하고, 이 검출 전압이 상기의 기준 전압 V1 이하가 되면 L레벨의 기동 신호 PF1(전압 저하 신호)을 리세트 합성 회로(22)로 출력한다. 그리고, 리세트 합성 회로(22)에서는 이 기동 신호 PF1이 입력되면 리세트 신호 CPU_RESET를 제어 회로(21)로 출력하고, 제어 회로(21)를 정지시킨다. 여기서, 제어 회로(21)를 기동시키는 경우에는 리세트 신호 CPU_RESET를 H레벨로 설정하고, 반대로 제어 회로(21)를 리세트하는 경우에는 리세트 신호 CPU_RESET를 L레벨로 설정하게 된다.

전압 검출 회로(25)는 시스템 전원 V+의 전원 전압을 검출하는 동시에, 이 검출 전압이 소정의 기준 전압 V2(V2<V1, 도 6 참조) 이하가 되면 정지 신호 PF2를 리세트 합성 회로(22)로 출력한다. 그리고, 리세트 합성 회로(22)에서는 정지 신호 PF2가 입력되면 L 레벨의 리세트 신호CPU_RESET를 제어 회로(21)로 출력하고, 제어 회로(21)를 정지시킨다.

리세트 합성 회로(22)는 상기와 같이 제어 회로(21)의 기동을 정지시키고, 또한, 구동 전원 VCC가 공급되면 인접하는 I/O 유닛(3A)에 대해 기동 완료 신호 PSO를 출력한다. 또한, 종단 유닛(4)을 거쳐서 입력되는 I/O 유닛(3D)으로부터의 기동 완료 신호 PSO(전체 유닛 기동 완료 신호 PSR)가 신호 라인(7)을 거쳐서 리세트 합성 회로(22)에 입력되면, 리세트 합성 회로(22)에서는 모든 I/O 유닛(3)에 전원이 공급된 것을 인식하여, 신호 라인(8)을 거쳐서 리세트 신호 ERESET를 각 I/O 유닛(3)으로 출력하고, 각 I/O 유닛(3)의 리세트 상태를 해제한다. 여기서, 각 I/O 유닛(3)을 기동시키는 경우에는 리세트 신호 ERESET를 H레벨로 설정하고, 반대로 각 I/O 유닛(3)을 리세트하는 경우에는 리세트 신호 ERESET를 L레벨로 설정하게 된다. 또한, 후술하는 전원 회로(33)를 기동시키는 경우에는 기동 완료 신호 PSO를 H레벨로 설정하고, 반대로 전원 회로(33)를 정지시키는 경우에는 기동 완료 신호 PSO를 L레벨로 설정하게 된다. 여기서, 본 실시형태에서는 L레벨의 기동 완료 신호 PSO가 전원 정지 신호로 된다.

I/O 유닛(3)은 도 1 및 도 2a에 나타내는 바와 같이, 전원 라인(10)을 거쳐서 공급되는 시스템 전원 V+로부터 구동 전원(내부 전원) VCC를 생성하는 전원 회로(33)와, 전원 회로(33)의 출력 전압을 검출하고, 이 출력 전압이 소정의 기준 전압 V3(도 6 참조)에 도달하면 기동 완료 신호 PSO를 출력하는 전압 검출 회로(제 2 전압 검출 회로)(34)와, 상기의 리세트 합성 회로(22) 또는 전압 검출 회로(34)로부터의 기동 완료 신호 PSO가 입력되면 전원 회로(33)를 기동하는 기동 트리거 회로(전원 정지 회로)(32)와, I/O 유닛으로서의 프로그램을 실행하는 제어 회로(31)와, 제어 회로(31)의 초기화가 완료된 것을 통지하는 초기화 완료 신호를 출력하는 신호 출력 회로(35)를 구비하고 있다.

도 2b는 상기한 기동 트리거 회로(32)의 회로도이며, 2개의 트랜지스터 Tr1, Tr2를 포함한다. 트랜지스터 Tr1의 베이스는 저항 R1을 거쳐서 CPU 유닛(2)의 리세트 합성 회로(22) 또는 인접하는 I/O 유닛(3)의 전압 검출 회로(34)의 출력에 접속되고, H레벨의 기동 완료 신호 PSO가 입력되면 트랜지스터 Tr1이 ON으로 되어 컬렉터-에미터간이 도통한다. 또한, 트랜지스터 Tr1의 컬렉터는 트랜지스터 Tr2의 베이스에 접속되는 동시에, 저항 R6을 거쳐서 시스템 전원 V+에 접속되고, 트랜지스터 Tr1이 ON, 즉 트랜지스터 Tr1의 컬렉터-에미터간이 도통하면 트랜지스터 Tr2가 OFF로 되도록 구성되어 있다. 그리고, 트랜지스터 Tr2가 OFF로 되는 것에 의해서 전원 회로(전원 IC)(33)가 기동하고, 각 회로에 구동 전원 VCC이 공급되는 것이다.

도 2c는 상기의 전압 검출 회로(34)의 회로도이며, 비교기 CP1를 포함한다. 비교기 CP1의 입력단 Vin에는 저항 R2를 거쳐서 전원 회로(33)으로부터 출력되는 구동 전원 VCC가 접속되어 있고, 이 구동 전원 VCC의 전원 전압을 소정의 기준 전압과 비교하여, 기준 전압보다도 높아지면 출력단으로부터 기동 완료 신호 PSO를 출력하는 것이다.

도 2d는 상기의 신호 출력 회로(35)의 회로도이며, 트랜지스터 Tr3, Tr4를 포함한다. 트랜지스터 Tr3의 베이스는 저항 R3을 거쳐서 제어 회로(31)의 출력단에 접속되고, 제어 회로(31)로부터 출력되는 H레벨의 BOOT 신호(초기화가 완료된 것을 통지하는 신호)가 입력되면 트랜지스터 Tr3이 ON으로 되어 컬렉터-에미터간이 도통한다. 또한, 트랜지스터 Tr3의 컬렉터는 트랜지스터 Tr4의 베이스에 접속되는 동시에, 저항 R4를 거쳐 상기의 전원 라인(10)(실제로는 후술하는 신호 라인 형성부(10a))에 접속되어 있다. 또한, 트랜지스터 Tr4의 컬렉터는 모든 I/O 유닛(3)의 초기화가 완료된 것을 통지하는 전체 유닛 초기화 완료 신호 DONE를 전송하기 위한 신호 라인(9)(실제로는 후술하는 신호 라인 형성부(9a))에 접속되어 있다. 이 신호 출력 회로(35)에서는 시스템 전원 V+가 공급되면 트랜지스터 Tr4가 ON으로 되지만, 그 후, 제어 회로(31)로부터 H레벨의 BOOT 신호가 출력되면 트랜지스터 Tr3이 ON으로 되고, 그 결과 트랜지스터 Tr4가 OFF로 된다. 여기서, 본 실시형태에서는 상기한 트랜지스터 Tr4가 스위치 소자이며, 또 BOOT 신호가 소정의 제어 신호이다.

또한, 도 4는 CPU 유닛(2) 및 I/O 유닛(3A∼3D)을 접속한 상태에서의 신호 라인(9)의 일예이며, 각 신호 출력 회로(35)의 트랜지스터 Tr4의 컬렉터가 신호 라인(9)에 대해 각각 병렬로 접속되고, 또 신호 라인(9)은 저항 R5를 거쳐서 구동 전원 VCC로 풀 업되어 있다. 따라서, 어느 하나의 트랜지스터 Tr4가 ON으로 되어 있는 상태에서는 전체 유닛 초기화 완료 신호 DONE은 L레벨로 설정되기 때문에, CPU 유닛(2)은 아직 초기화가 완료되어 있지 않은 I/O 유닛(3)이 있는 것을 인식하고, 모든 트랜지스터 Tr4가 OFF로 되어 있는 상태에서는 전체 유닛 초기화 신호 DONE은 H레벨로 설정되기 때문에, CPU 유닛(2)은 모든 I/O 유닛(3)의 초기화가 완료된 것을 인식한다.

또한, I/O 유닛(3)은 도 2a에 나타내는 바와 같이, 인접하는 CPU 유닛(2)이나 다른 I/O 유닛(3)과 함께 1개의 전원 라인(10)을 형성하는 전원 라인 형성부(10a)와, 마찬가지로 인접하는 CPU 유닛(2)이나 다른 I/O 유닛(3)과 함께 각 1개의 신호 라인(7∼9)을 형성하는 신호 라인 형성부(7a∼9a)를 구비하고 있다. 그리고, I/O 유닛(3)에서는 전원 라인 형성부(10a)를 거쳐서 시스템 전원 V+가 공급되고, 또 신호 라인 형성부(8a)를 거쳐서 리세트 신호 ERESET가 CPU 유닛(2)으로부터 전송된다. 또한, 신호 라인 형성부(9a)를 거쳐서 초기화 완료 신호 DONE를 CPU 유닛(2)에 전송하고, 또한, 신호 라인 형성부(7a)를 거쳐서 전체 유닛 기동 완료 신호 PSR을 CPU 유닛(2)에 전송한다.

도 5는 I/O 유닛(3)의 초기화시의 타이밍도이며, 시각 t1일 때에 전원 스위치(도시하지 않음)가 ON되면, 아직 시스템 전원 V+가 공급되어 있지 않기 때문에, 전체 유닛 초기화 완료 신호 DONE은 L레벨로 되어 있고, 또 리세트 신호 ERESET 및 BOOT 신호는 H레벨로 되어 있다. 그리고, 시각 t2일 때에 시스템 전원 V+가 10V에 도달하면, 리세트 신호 ERESET 및 BOOT 신호가 L레벨로 되고, 제어 회로(31)가 리세트된다. 이 때, 신호 출력 회로(35)의 트랜지스터 Tr3이 OFF, 트랜지스터 Tr4가 ON이기 때문에, 전체 유닛 초기화 완료 신호 DONE는 L레벨인 채이다.

그 후, 시각 t3일 때에 시스템 전원 V+가 24V로 되면, 리세트 신호 ERESET 및 BOOT 신호가 H레벨이 되고, I/O 유닛(3)이 1대인 경우에는 전체 유닛 초기화 완료 신호 DONE이 H레벨이 되므로, CPU 유닛(2)에서는 모든(1대) I/O 유닛(3)의 초기화가 완료된 것을 인식한다. 한편, I/O 유닛(3)이 복수대인 경우에는 전체 유닛 초기화 완료 신호 DONE은 L레벨인 채이며, 시각 t4일 때에 모든 I/O 유닛(3)으로부터 H레벨의 초기화 완료 신호가 출력되면, 전체 유닛 초기화 완료 신호 DONE가 H레벨이 되므로, CPU 유닛(2)에서는 마찬가지로 모든 I/O 유닛(3)의 초기화가 완료된 것을 인식한다.

종단 유닛(4)은 도 1에 나타내는 바와 같이, 종단의 I/O 유닛(3D)의 전압 검출 회로(34)의 신호 출력단과, 신호 라인 형성부(7a)의 사이를 단락시키기 위한 유닛이며, 그 결과, 종단의 I/O 유닛(3D)으로부터 출력되는 기동 완료 신호 PSO(전체 유닛 기동 완료 신호 PSR)는 신호 라인(7)을 거쳐서 CPU 유닛(2)에 입력되는 것이다. 그리고, 이 기동 완료 신호 PSO가 CPU 유닛(2)에 입력됨으로써, CPU 유닛(2)에서는 모든 I/O 유닛(3)에 전원이 공급된 것을 인식하는 것이다.

여기서, 본 실시형태의 프로그래머블 컨트롤러는 상술한 바와 같이 캐패시터 C1을 구비하고 있기 때문에, 정전 등에 의해서 전력 공급이 중지된 경우에도, 이 캐패시터 C1로부터 공급되는 전력에 의해서 CPU 유닛(2)의 종료 처리(예를 들면 데이터 백업 등)를 실행할 수 있도록 되어 있다. 그런데, 이 캐패시터 C1은 용량이 한정되어 있기 때문에, 연결되는 I/O 유닛(3)이 많은 경우에는 상기의 종료 처리가 완료되기 전에 전원이 OFF로 될 가능성이 있다. 그래서, 본 실시형태에서는 CPU 유닛(2)의 종료 처리에 시간적 여유를 갖게 하기 위해, 캐패시터 C1로부터의 출력 전압이 소정의 기준 전압 V1(도 6 참조) 이하가 되면 기동 완료 신호 PSO를 L레벨로 설정하여, 각 I/O 유닛(3)의 전원 회로(33)를 정지시키도록 구성하고 있다.

다음에, 프로그래머블 컨트롤러의 동작을, 도 6의 타이밍도를 참조하면서 설명한다. 전원 유닛(1)으로부터 공급되는 시스템 전원 V+가 시각 t1일 때에 기준 전압 V1에 도달하면, CPU 유닛(2)에서는 전압 검출 회로(24)로부터 리세트 합성 회로(22)에 기동 신호 PF1이 출력되고, 리세트 합성 회로(22)는 H레벨의 리세트 신호 CPU_RESET를 제어 회로(21)로 출력한다. 또한, 리세트 합성 회로(22)는 내장된 지연 타이머에 의해 시각 t2일 때에 인접하는 I/O 유닛(3A)에 H레벨의 기동 완료 신호 CPU_PSO를 출력하고, I/O 유닛(3A)에서는 기동 트리거 회로(32)에 기동 완료 신호 PSO가 입력되면 전원 회로(33)가 기동된다. 그리고, 시각 t3일 때에 전원 회로(33)의 출력 전압UNIT1_VCC이 기준 전압 V3에 도달하면, 전압 검출 회로(34)로부터 인접하는 I/O 유닛(3B)에 H레벨의 기동 완료 신호 UNIT1_PSO가 출력된다.

이하, 마찬가지로 해서, H레벨의 기동 완료 신호 UNIT2_PSO 및 UNIT3_PSO가 I/O 유닛(3C, 3D)의 순으로 순차 전송되고, 시각 t6일 때에 종단의 I/O 유닛(3D)의 전원 회로(33)의 출력 전압UNIT3_VCC이 기준 전압 V3에 도달하면, 전압 검출 회로(34)로부터 H레벨의 기동 완료 신호 UNIT4_PSO가 출력된다. 그리고, 이 기동 완료 신호 UNIT4_PSO는 종단 유닛(4)을 거쳐서 신호 라인(7)에 전송되고, CPU 유닛(2)의 리세트 합성 회로(22)에 입력된다. 즉, CPU 유닛(2)은 이 시점에서 모든 I/O 유닛(3)에 전원이 공급된 것을 인식하는 것이다. 그 후, CPU 유닛(2)의 리세트 합성 회로(22)는 상기의 지연 타이머에 의해 시각 t7일 때에 H레벨의 리세트 신호 ERESET를 신호 라인(8)으로 출력하고, 각 I/O 유닛(3)에서는 이 리세트 신호 ERESET가 입력되면 제어 회로(31)의 리세트 상태를 해제하는 것이다. 그 결과, 리세트 상태가 해제된 각 I/O 유닛(3)에서는 제어 회로(31)의 초기화가 각각 실행되고, 시각 t8일 때에 모든 I/O 유닛(3)의 제어 회로(31)의 초기화가 완료되면, H레벨의 전체 유닛 초기화 완료 신호 DONE이 CPU 유닛(2)에 입력된다. 그리고, CPU 유닛(2)에서는 모든 I/O 유닛(3)이 초기화된 것을 인식하는 것이다.

그리고, CPU 유닛(2)은 각 I/O 유닛(3)을 각각 인식하고, 그리고 각 I/O 유닛(3)과의 사이에서 통신을 시작하여 시퀀스 프로그램을 실행한다.

다음에, 정전 등으로 외부 전원으로부터의 전력 공급이 정지된 경우의 동작을, 마찬가지로 도 6의 타이밍도를 참조하여 설명한다. 상술한 바와 같이, 정전의 경우에는 전원 유닛(1)이 구비하는 캐패시터 C1가 방전함으로써, CPU 유닛(2) 및 각 I/O 유닛(3)에 시스템 전원 V+를 공급하지만, 시각 t9일 때에 시스템 전원 V+의 출력 전압이 기준 전압 V1 이하가 되면, CPU 유닛(2)에서는 전압 검출 회로(24)로부터 리세트 합성 회로(22)에 L레벨의 기동 신호 PF1(전압 저하 신호)이 출력된다. 그리고, 리세트 합성 회로(22)는 L레벨의 리세트 신호 ERESET를 각 I/O 유닛(3)으로 출력하고, 그 결과, 각 I/O 유닛(3)의 제어 회로(31)가 리세트된다. 여기에 있어서, 각 I/O 유닛(3)에서는 이 Ｌ레벨의 리세트 신호 ERESET가 입력됨으로써, 전원이 OFF되는 것을 사전에 알 수 있고, 따라서 전원이 OFF될 때까지의 동안에 필요한 종료 처리(예를 들면 데이터 백업 등)를 실행할 수 있다. 즉, 본 실시형태에서는 이 Ｌ레벨의 리세트 신호 ERESET가 전원 정지 예고 신호로 된다. 또한, 리세트 합성 회로(22)는 지연 타이머에 의해 시각 t10일 때에 L레벨의 기동 완료 신호 CPU_PSO(전원 정지 신호)를 인접하는 I/O 유닛(3A)으로 출력하고, I/O 유닛(3A)에서는 기동 완료 신호 CPU_PSO가 L레벨로 된 것에 의해 전원 회로(33)를 정지시킨다. 그리고, 시각 t11일 때에 전원 회로(33)의 출력 전압이 0V가 되면, 전압 검출 회로(34)로부터 출력되는 기동 완료 신호 UNIT4_PSO가 L레벨이 되고, 이 기동 완료 신호 PSO(전원 정지 신호)가 인접하는 I/O 유닛(3B)으로 출력된다.

이하, 마찬가지로 해서, L레벨의 기동 완료 신호 PSO가 I/O 유닛(3C, 3D)의 차례로 순차 전송됨으로써, I/O 유닛(3)이 구비하는 전원 회로(33)가 순차 정지되고, 시각 t14일 때에 I/O 유닛(3D)의 전원 회로(33)의 출력 전압이 0V가 되고, 전압 검출 회로(34)로부터 출력되는 기동 완료 신호 PSO가 L레벨이 되면, CPU 유닛(2)에서는 신호 라인(7)을 거쳐서 입력되는 Ｌ레벨의 전체 유닛 기동 완료 신호 PSR에 의해, 모든 I/O 유닛(3)의 전원이 OFF된 것을 인식한다. 그리고, 마지막으로, 시각 t15일 때에 캐패시터 C1의 출력 전압이 기준 전압 V2 이하가 되면, 전압 검출 회로(25)는 정지 신호 PF2를 리세트 합성 회로(22)로 출력하고, 리세트 합성 회로(22)는 L레벨의 리세트 신호 CPU_RESET를 제어 회로(21)로 출력한다. 그 결과, 제어 회로(21)는 이 리세트 신호 CPU_RESET에 의해 리세트되고, 그 후, 시스템 전원 V+ 및 구동 전원 VCC가 0V가 된다. 또, 도 6 중의 파선 A는 I/O 유닛(3)을 전원 OFF하지 않았던 경우의 시스템 전원 V+의 전압 변화를 나타내고 있고, 본 실시형태에 의하면, (t15-t14)만큼 CPU 유닛(2)의 종료 시간을 지연시킬 수 있다. 그 결과, CPU 유닛(2)에 있어서, 데이터 백업 등의 종료 처리에 시간적 여유를 갖게 할 수 있다.

따라서, 본 실시형태에 의하면, 각 I/O 유닛(3)은 각각 전원이 공급되면 개별적으로 초기화를 시작하기 때문에, 시스템의 기동 시간은 가장 긴 초기화 시간에 의해서 정해지고, 종래 예와 같이 기동 시간이 누적적으로 증가하는 것은 아니기 때문에, 시스템의 기동 시간이 길어지는 것을 방지할 수 있고, 또 신호 라인(9)의 상태변화를 검출함으로써, 모든 I/O 유닛(3)의 초기화가 완료된 것을 CPU 유닛(2)에 인식시킬 수 있다. 또한, 본 실시형태와 같이, 트랜지스터 Tr4를 이용하는 것에 의해서 간단하고 또한 저렴한 신호 출력 회로(35)를 실현할 수 있고, 그 결과, 코스트 업을 억제한 프로그래머블 컨트롤러를 제공할 수 있다.

따라서, 본 실시형태에 의하면, 외부로부터의 공급 전원이 OFF로 되어 캐패시터(충전 요소) C1로부터 전원이 공급되는 경우, 캐패시터 C1의 출력 전압이 소정의 기준 전압 V1 이하가 된 때에 I/O 유닛(3)의 전원 회로(33)를 정지시키고 있고, 그 결과, 전력소비가 억제되기 때문에, 종래 예에 비해 CPU 유닛(2)의 동작 시간을 길게 할 수 있고, CPU 유닛(2)에 있어서의 데이터 백업 등의 종료 처리에 시간적 여유를 갖게 할 수 있다. 또한, L 레벨의 리세트 신호(전원 정지 예고 신호) ERESET에 의해서, 전원정지에 앞서 전원이 정지되는 것을 각 I/O 유닛(3)에 알릴 수 있으므로, 전원이 정지될 때까지의 동안에 데이터 백업 등의 필요한 종료 처리를 실행할 수도 있다.

또한, 본 실시형태에 의하면, 인접 유닛(CPU 유닛(2) 또는 I/O 유닛(3))으로부터의 기동 완료 신호 PSO에 의해서 각 I/O 유닛(3)을 기동시키고 있으므로, 종래 예와 같이 기동 시간을 설정하는 경우에 비해, 조절할 필요없이 확실하게 1대씩 기동시킬 수 있는 동시에, 기동 시간이 길어지는 것을 방지할 수 있다. 또, 본 실시형태와 같이 복수의 I/O 유닛(3)을 연결한 경우에는 CPU 유닛(2)측부터 순차 기동시키게 되고, 복수의 I/O 유닛(3)이 동시에 기동하는 일이 없으므로, 기동시의 소비 전류가 외부 전원의 용량을 초과하는 일이 없고, 그 때문에 시스템을 정상적으로 기동시킬 수 있다. 또한, 기동 완료 신호 PSO에 의해서, 인접하는 I/O 유닛(3)이 기동한 것을 각 I/O 유닛(3)에 알릴 수 있다.

또, 종단의 I/O 유닛(3D)으로부터의 기동 완료 신호 PSO(전체 유닛 기동 완료 신호 PSR)를 CPU 유닛(2)에 입력하는 것에 의해서, 모든 I/O 유닛(3)이 기동한 것을 CPU 유닛(2)에 인식시킬 수 있고, 또한, 본 실시형태와 같이 구동 전원 VCC를 내장된 전원 회로(33)에서 생성한 경우에는 I/O 유닛(3)으로의 공급 전원(즉, 시스템 전원 V＋)에 대해서는 공통화할 수 있으므로, 예를 들면, 사양 변경 등이 생겨 I/O 유닛(3)을 교환하거나, 또 I/O 유닛(3)을 추가하는 경우에도 외부 전원의 교환이 불필요하다는 이점도 있다.

또, 본 실시형태에서는 스택 타입의 프로그래머블 컨트롤러를 예로 들어 설명했지만, 도 7a에 나타내는 바와 같은 빌딩 블럭 타입의 프로그래머블 컨트롤러이어도 좋다. 또한, 본 실시형태에서는 증설 유닛이 I/O 유닛(3)인 경우를 예로 들어 설명했지만, 증설 유닛은 본 실시형태에 한정되는 것은 아니고, 예를 들면 통신용의 네트워크 유닛이나 시리얼 데이터용의 제어 유닛 등이어도 좋다. 또한, 본 실시형태에서는 I/O 유닛(3)이 4대인 경우를 예로 들어 설명했지만, I/O 유닛(3)의 대수는 본 실시형태에 한정되는 것은 아니고, 1대이어도 좋고, 2대, 3대, 또는 5대 이상이어도 좋다. 또한, 본 실시형태에서는 전원 유닛(1)이 마련되어 있지만, 예를 들면 CPU 유닛(2)내에 전원기능을 마련해도 좋다.

또한, 본 실시형태에서는 전원 회로(33)의 출력 전압이 0V가 되어, 전압 검출 회로(34)로부터의 기동 완료 신호 PSO가 L레벨이 된 때에 다음의 I/O 유닛(3)의 전원을 OFF하도록 구성하고 있지만, 전원 회로(33)의 출력 전압이 소정의 기준값 이하로 되어 있으면 좋고, 0V에 한정되는 것은 아니다.

1 : 전원 유닛 2 : CPU 유닛
3 : I/O 유닛 4 : 종단 유닛
6 : 스택 커넥터 21, 31 : 제어 회로
23, 33 : 전원 회로 22 : 리세트 합성 회로
32 : 기동 트리거 회로 24, 25, 34 : 전압 검출 회로
35 : 신호 출력 회로

Claims

1 내지 복수의 증설 유닛과, 상기 증설 유닛을 제어하는 CPU 유닛을 구비하고, 1 내지 복수의 상기 증설 유닛을 상기 CPU 유닛에 순차 연결한 프로그래머블 컨트롤러로서,
1 내지 복수의 상기 증설 유닛 및 상기 CPU 유닛에 외부로부터의 전원을 공급하는 전원 라인과,
외부로부터의 전원이 OFF가 되면 상기 전원 라인을 거쳐서 1 내지 복수의 상기 증설 유닛 및 상기 CPU 유닛에 전원을 공급하는 충전 요소
를 구비하되,
상기 CPU 유닛은,
상기 충전 요소의 출력 전압을 검출하고 검출된 출력 전압이 소정의 기준값 이하가 되면 전압 저하 신호를 출력하는 제 1 전압 검출 회로와,
상기 제 1 전압 검출 회로로부터의 상기 전압 저하 신호가 입력된 후, 전원 정지 신호를 출력하는 신호 출력 회로를 갖고,
상기 증설 유닛은,
상기 전원 라인을 거쳐서 급전되어 내부 전원을 생성하는 전원 회로와,
상기 전원 회로의 출력 전압을 검출하고 검출된 출력 전압이 소정의 기준값 이하가 되면 전원 정지 신호를 출력하는 제 2 전압 검출 회로와,
상기 신호 출력 회로 또는 상기 제 2 전압 검출 회로로부터의 상기 전원 정지 신호가 입력되면 상기 전원 회로를 정지시키는 전원 정지 회로를 구비하는
프로그래머블 컨트롤러.

제 1 항에 있어서,
상기 증설 유닛은 상기 CPU 유닛으로부터의 신호 라인을 형성하는 신호 라인 형성부를 갖고,
상기 신호 출력 회로는 상기 제 1 전압 검출 회로로부터의 상기 전압 저하 신호가 입력되면 상기 전원 정지 신호를 출력하기 전에, 전원이 정지되는 것을 통지하는 전원 정지 예고 신호를 상기 신호 라인을 거쳐서 상기 증설 유닛으로 출력하는
프로그래머블 컨트롤러.

삭제