KR101215852B1 - 디스플레이 장치 - Google Patents
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Abstract
본 발명은 고 수율과 저비용으로 높은 영상 품질 및 신뢰성을 갖는 디스플레이 장치를 제조하는 기술을 제공한다. 본 발명을 따르면, 스페이서는 픽셀 영역 내의 픽셀 전극층 위에 제공된다. 게다가, 픽셀 전극층의 주변을 커버하는 파티션으로서 기능하는 절연층의 표면은 절연층 아래의 적층된 층들로 인해 픽셀 전극의 표면으로부터 높은 위치에서 형성된다. 스페이서로서 기능하는 이들 스페이서 및 절연체는 픽셀 전극층 위에 발광 재료를 선택적으로 형성하기 위하여 사용되는 마스크를 지지함으로써, 마스크의 트위스트 및 휨으로 인해 이 마스크가 픽셀 전극층과 접촉하는 것을 방지한다. 따라서, 크랙(crack)과 같은 손상이 픽셀 전극층에서 발생되지 않음으로, 형상에서 결함이 초래되지 않는다. 그러므로, 고 신뢰성의 고 해상도 디스플레이를 수행하는 디스플레이 장치가 제조될 수 있다.
픽셀 전극층, 절연층, 스페이서, 절연체, 마스크
Description
도 1은 본 발명의 디스플레이 장치를 도시한 상부 평면도.
도 2a 및 도 2b는 본 발명의 디스플레이 장치를 각각 도시한 단면도.
도 3은 본 발명의 디스플레이 장치를 도시한 단면도.
도 4는 본 발명의 디스플레이 장치를 도시한 상부 평면도.
도 5a 및 도 5b는 본 발명의 디스플레이 장치를 도시한 도면.
도 6a 내지 도 6d는 본 발명의 디스플레이 장치의 제조 단계들을 도시한 도면.
도 7a 내지 도 7c는 본 발명의 디스플레이 장치의 제조 단계들을 도시한 도면.
도 8a 내지 도 8b는 본 발명의 디스플레이 장치의 제조 단계들을 도시한 도면.
도 9a 내지 도 9b는 본 발명의 디스플레이 장치의 제조 단계들을 도시한 도면.
도 10은 본 발명의 디스플레이 장치를 도시한 도면.
도 11a 내지 도 11c는 본 발명의 디스플레이 장치의 제조 단계들을 도시한 도면.
도 12는 본 발명의 디스플레이 장치를 도시한 도면.
도 13은 본 발명의 디스플레이 장치를 도시한 도면.
도 14는 도 15에 도시된 EL 디스플레이 장치의 등가 회로도.
도 15는 본 발명의 디스플레이 장치를 도시한 상부 평면도.
도 16a 내지 도 16c는 본 발명의 디스플레이 장치의 상부 평면도.
도 17a 및 도 17b는 본 발명의 디스플레이 장치의 상부 평면도.
도 18a 및 도 18b는 본 발명의 디스플레이 장치의 제조 단계들을 도시한 도면.
도 19는 본 발명에 적용가능한 드롭렛 주입 방법(droplet injecting method)을 도시한 도면.
도 20a 및 도 20b는 본 발명이 적용되는 전자 장치들을 도시한 도면.
도 21a 및 도 21b는 본 발명이 적용되는 전자 장치들을 도시한 도면.
도 22는 본 발명이 적용되는 전자 장치를 도시한 도면.
도 23a 내지 도 23c는 본 발명이 적용되는 전자 장치들을 도시한 도면.
도 24a 내지 도 24d는 본 발명의 디스플레이 장치를 도시한 도면.
도 25a 내지 도 25d는 본 발명의 디스플레이 장치를 도시한 도면.
도 26a 및 도 26b는 본 발명의 디스플레이 장치의 단면도를 도시한 SEM 사진들.
도 27a 내지 도 27d는 본 발명에 적용가능한 발광 소자의 구조를 도시한 도면.
도 28a 내지 도 28c는 본 발명이 적용되는 전자 장치를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
50a, 50b, 50c: 반도체 층
51a, 51b, 51c: 게이트 전극층
52a, 52b,: 소스 전극층 또는 드레인 전극층
53a, 53b,: 전원 라인
54a, 54b: 픽셀 전극층
55: 절연체
60: 기판
61a, 61b, 64, 65: 절연막
63: 게이트 절연막
본 발명은 디스플레이 장치의 제조 방법에 관한 것이다.
전기 루미네선스(electroluminescence)(이하부터 EL이라 함) 소자가 제공된 디스플레이 장치에 의해 순색 디스플레이(full color display)를 수행하기 위하여, 칼러 광을 방출시키는 칼러 발광 소자가 사용된다. 칼러 발광 소자를 형성하는 중요한 요인들 중 하나는 전극 상의 미세 패턴에서 각 칼러의 발광 재료를 형성하기 위한 것이다.
상술된 바를 성취하기 위하여, 기상 증착 방법 등에 의해 재료를 형성할 때 마스크를 사용함으로써 미세 패턴을 형성하는 방법이 일반적으로 사용된다.
그러나, 픽셀 영역의 섬도(fineness) 및 기판의 대형 크기로 인해 초래되는 증착용 마스크의 정밀도 및 휨으로 인한 결함이 발생되는 문제가 있었다. 증착 마스크의 고정밀도 및 신뢰성을 목표로 한 연구가 보고되어 왔다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 제 2000-129419.
본 발명은 제조 단계들 및 장치를 복잡함이 없이 고 수율의 고 해상도 및 신뢰성을 갖는 디스플레이 장치를 제조하는 기술을 제공하는 것이다.
본 발명을 따르면, 스페이서가 픽셀 영역 내의 픽셀 전극층 위에 제공된다. 게다가, 픽셀 전극의 주변을 커버하는 파티션으로서 기능하는 절연층의 표면은 이 절연층 아래의 적층된 물체로 인해 픽셀 전극의 표면으로부터 높은 위치에 형성된다. 스페이서로서 기능하는 이들 스페이서 및 절연체는 픽셀 전극층 위에 발광 재료를 선택적으로 형성하기 위하여 사용되는 마스크를 지지함으로써, 마스크의 트위스트 및 휨으로 인해 이 마스크가 픽셀 전극층과 접촉하는 것을 방지한다. 따라서, 크랙과 같은 손상이 픽셀 전극층에서 발생되지 않음으로, 형상에서 결함이 초래되지 않는다. 그러므로, 고 신뢰성의 고 해상도 디스플레이를 수행하는 디스플레이 장치가 제조될 수 있다.
본 발명이 적용될 수 있는 디스플레이 장치는 박막 트랜지스터(이하부터, TFT로 칭함)가 전기 루미네선스전기 루미네선스 방출하는 유기 물질 또는 전극들 간에 개입되는 유기 및 무기 물질들의 혼합물을 함유하는 층을 포함하는 발광 소자에 접속되는 발광 디스플레이 장치를 포함한다.
본 발명을 따르면, 게이트 전극층이 제공되며, 절연층은 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 절연층 위에 제공되며, 제 1 전극층은 절연층 위의 소스 전극층 또는 드레인 전극층과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층 또는 드레인 전극층을 커버하는 절연체가 제공되며, 전기 루미네선트 층은 제 1 전극층위에 제공되며, 제 2 전극층은 전기 루미네선트 층 위에 제공되며, 상기 절연체는 돌출부를 가지며, 상기 돌출부는 게이트 전극층 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
본 발명을 따르면, 게이트 전극층이 제공되며, 절연층은 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 절연층 위에 제공되며, 스페이서를 갖는 제 1 전극층은 절연층 위의 소스 전극층 또는 드레인 전극층과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층, 또는 드레인 전극층을 커버하는 절연체가 제공되며, 전기 루미네선트 층은 제 1 전극층 및 스페이서 위에 제공되며, 제 2 전극층은 전기 루미네선트 층위에 제공되며, 절연체는 돌출부를 가지며, 상기 돌출부는 게이트 전극층 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
본 발명을 따르면, 반도체 층이 제공되며, 게이트 절연층은 반도체 층 위에 제공되며, 게이트 전극층은 게이트 절연층 위에 제공되며, 층간 절연층은 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 층간 절연층 위에 제공되며, 제 1 전극층은 층간 절연층 위의 소스 전극층 또는 드레인 전극층과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층 또는 드레인 전극층을 커버하는 절연체가 제공되며, 전기 루미네선트 층은 제 1 전극층 위에 제공되며, 제 2 전극층은 전기 루미네선트 층 위에 제공되며, 절연체는 돌출부를 가지며, 상기 돌출부는 반도체 층, 게이트 전극층, 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
본 발명을 따르면, 반도체 층이 제공되며, 게이트 절연층은 반도체 층 위에 제공되며, 게이트 전극층은 게이트 절연층 위에 제공되며, 층간 절연층은 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 층간 절연층 위에 제공되며, 제 1 전극층은 층간 절연층 위의 소스 전극층 또는 드레인 전극층과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층 또는 드레인 전극층을 커버하는 절연체가 제공되며, 전기 루미네선트 층은 제 1 전극층 및 스페이서 위에 제공되며, 제 2 전극층은 전기 루미네선트 층 위에 제공되며, 절연체는 돌출부를 가지며, 상기 돌출부는 반도체 층, 게이트 전극층, 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
본 발명을 따르면, 게이트 전극층이 제공되며, 절연층이 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 절연층 위에 제공되며, 제 1 전극층은 절연층 위의 소스 전극층 또는 드레인 전극과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층 또는 드레인 전극층을 커버하는 절 연체가 제공되며, 전기 루미네선트 층은 제 1 전극층 위에 제공되며, 제 2 전극층은 전기 루미네선트 층 위에 제공되며, 절연체는 제 1 돌출부 및 제 2 돌출부를 가지며, 상기 제 1 돌출부는 게이트 전극층 위에 제공되며, 상기 제 2 돌출부는 게이트 전극층 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
본 발명을 따르면, 게이트 전극층이 제공되며, 절연층이 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 절연층 위에 제공되며, 스페이서를 갖는 제 1 전극층은 절연층 위의 소스 전극층 또는 드레인 전극과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층 또는 드레인 전극층을 커버하는 절연체가 제공되며, 전기 루미네선트 층은 제 1 전극층 및 스페이서 위에 제공되며, 제 2 전극층은 전기 루미네선트 층 위에 제공되며, 절연체는 제 1 돌출부 및 제 2 돌출부를 가지며, 상기 제 1 돌출부는 게이트 전극층 위에 제공되며, 상기 제 2 돌출부는 게이트 전극층 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
본 발명을 따르면, 반도체 층이 제공되며, 게이트 절연층은 반도체 층 위에 제공되며, 게이트 전극층은 게이트 절연층 위에 제공되며, 층간 절연층은 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 층간 절연층 위에 제공되며, 제 1 전극층은 층간 절연층 위의 소스 전극층 또는 드레인 전극층과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층 또는 드레인 전극층을 커버하는 절연체가 제공되며, 전기 루미네선트 층은 제 1 전극층 위에 제공되며, 제 2 전극층은 전기 루미네선트 층 위에 제공되며, 절연체는 제 1 돌 출부, 제 2 돌출부 및 제 3 돌출부를 가지며, 상기 제 1 돌출부는 게이트 전극층 위에 제공되며, 상기 제 2 돌출부는 게이트 전극층 및 소스 전극층 위에 제공되고, 상기 제 3 돌출부는 반도체 층, 게이트 전극층, 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
본 발명을 따르면, 반도체 층이 제공되며, 게이트 절연층은 반도체 층 위에 제공되며, 게이트 전극층은 게이트 절연층 위에 제공되며, 층간 절연층은 게이트 전극층 위에 제공되며, 소스 전극층 또는 드레인 전극층은 층간 절연층 위에 제공되며, 스페이서를 갖는 제 1 전극층은 층간 절연층 위의 소스 전극층 또는 드레인 전극층과 접촉하여 제공되며, 제 1 전극층 및 게이트 전극층의 일부, 절연층, 소스 전극층 또는 드레인 전극층을 커버하는 절연체가 제공되며, 전기 루미네선트 층은 제 1 전극층 및 스페이서 위에 제공되며, 제 2 전극층은 전기 루미네선트 층 위에 제공되며, 절연체는 제 1 돌출부, 제 2 돌출부 및 제 3 돌출부를 가지며, 상기 제 1 돌출부는 게이트 전극층 위에 제공되며, 상기 제 2 돌출부는 게이트 전극층 및 소스 전극층 또는 드레인 전극층 위에 제공되고, 상기 제 3 돌출부는 반도체 층, 게이트 전극층, 및 소스 전극층 또는 드레인 전극층 위에 제공된다.
상술된 구조를 따르면, 스페이서 및 절연체는 도 15 및 도 18b에 도시된 바와 같이 분리되거나 도 24a 또는 도 25d에 도시된 바와 같이 연속적으로 접속된다. 스페이서는 디스플레이를 완성하기 위하여 전기 루미네선트 층을 형성하고 밀봉 기판(sealing substrate)으로 밀봉한 후 기능하여 압력 및 충격으로 인한 디스플레이 장치의 손상 및 변형을 방지할 뿐만 아니라 픽셀 전극층으로서 기능하는 제 1 전극 층 위의 전기 루미네선트 층을 형성하기 위하여 사용되는 마스크용으로 기능한다.
본 발명을 따르면, 고 신뢰성의 디스플레이 장치는 간단한 단계들로 제조될 수 있다. 그러므로, 고 해상도 및 영상 품질을 지닌 디스플레이 장치는 고 수율, 저비용으로 제조될 수 있다.
이 실시예 모드의 디스플레이 장치의 제조 방법이 도 1 내지 4를 참조하여 설명된다.
도 1 및 4는 본 발명을 사용하여 제조된 디스플레이 장치의 픽셀 영역의 상부 평면도이다. 도 2a 내지 3은 각각 라인(G-H), 라인(I-J), 및 라인(K-L)에 따른 도 1의 단면도이다.
도 4는 반도체 층(50a), 반도체 층(50b), 반도체 층(50c), 반도체 층(50d), 게이트 전극층(51a), 게이트 전극층(51b), 게이트 전극층(51c), 소스 전극층 또는 드레인 전극층(52a), 소스 전극층 또는 드레인 전극층(52b), 전원 라인(53a), 전원 라인(53b), 픽셀 전극층(54a), 및 픽셀 전극층(54b)을 포함하는 픽셀 영역의 상부 평면도이다.
이 실시예 모드의 디스플레이 장치에 따르면, 반도체 층, 게이트 전극층, 소스 전극층 또는 드레인 전극층이 적층되고 접속되어 박막 트랜지스터 및 커패시터를 형성함으로써, 디스플레이 장치로서의 기능을 구현하는 전기 접속이 달성된다.
발광에 기여하는 전기 루미네선트 층이 픽셀 전극층 위에 형성되기 때문에, 픽셀 전극층, 소스 전극층 또는 드레인 전극층, 게이트 전극층, 및 반도체 층의 주 위와 같은 발광에 직접 기여하지 않는 영역은 파티션(또한 뱅크라 칭함)으로서 기능을 하는 절연체로 커버된다.
도 1에 도시된 바와 같이, 각각의 픽셀 전극층(54a) 및 픽셀 전극층(54b)은 전기 루미네선트 층 형성 영역으로서의 개구를 가지며, 절연체(55)가 그 주위를 커버한다. 이 실시예 모드에서, 절연체(55)는 또한 픽셀 전극층 위에 선택적으로 형성된다. 픽셀 전극층 주위에 파티션으로서 형성된 절연체(55)의 표면은 절연체(55)의 형성 영역 내에 형성된 물체의 높이에 의해 영향을 받는 돌출부 및 오목부를 갖는다. 픽셀 전극층 위치 절연체(55)의 개구는 바람직하게는 2μm 또는 그 이상인 곡률 반경을 갖는다. 절연체가 곡률 반경을 갖는 개구를 가질 때, 적층되는 전기 루미네선트 층에 인가된 응력(stress)이 분산될 수 있다.
도 2a는 라인(G-H)에 따른 도 1의 횡단면도이다. 절연막(61a), 절연막(61b), 게이트 절연막(63), 게이트 전극층(51a), 절연막(64) 및 절연막(65)이 기판(60) 위에 형성된다. 픽셀 전극층(54a) 및 픽셀 전극층(54b)이 절연막(65) 위에 형성된다. 절연체(55)가 절연막(61a), 절연막(61b), 게이트 절연막(63), 게이트 전극층(51a), 절연막(64), 및 절연막(65) 위에 형성되고 돌출부(96a)를 갖는다. 절연체(55)의 돌출부(96a) 및 픽셀 전극층(54a)의 표면의 높이는 H1이다.
도 2b는 라인(J-I)에 따른 도 1의 횡단면도이다. 절연막(61a 및 61b), 게이트 절연막(63), 게이트 전극층(51a), 절연막(64), 및 절연막(65)이 기판(60) 위에 형성된다. 픽셀 전극층(54b), 소스 전극층 또는 드레인 전극층(52b)이 절연막(65) 위에 형성된다. 라인(J-I)이 소스 전극층 또는 드레인 전극층(52b)을 두 번 횡단하 기 때문에, 횡단면도는 두 개의 소스 전극층 또는 드레인 전극층(52b)을 도시한다. 절연체(55)는 절연막(61a 및 61b), 게이트 절연막(63), 게이트 전극층(51a), 절연막(64), 절연막(65), 소스 전극층 또는 드레인 전극층(52b) 위에 형성된다. 도 2b에서, 절연체(55)는 게이트 전극층(51b) 및 소스 전극층 또는 드레인 전극층(52b)이 적층되는 영역에 중첩하도록 형성된 돌출부(98a) 및 게이트 전극층(51a)이 그 위에 적층되지 않고 소스 전극층 또는 드레인 전극층(52b)만이 제공되는 영역에 중첩하도록 형성된 돌출부(97a)를 갖는다. 픽셀 전극층(54b)의 표면으로부터 절연체(55)의 돌출부(97a)까지의 높이는 H2이고 돌출부(98a)까지의 높이는 H3이다. H3는 바람직하게는 1.5μm 또는 그 이상이며, 더 바람직하게는 3 내지 5μm 이다. 또한, H3는 0.4μm 또는 그 이상만큼 H1보다 높은 것이 바람직하다.
도 3은 라인(K-L)에 따른 도 1의 단면도이다. 절연막(61a 및 61b), 반도체 층(50d), 게이트 절연막(63), 게이트 전극층(51c), 절연막(64), 및 절연막(65)이 기판(60) 위에 형성된다. 픽셀 전극층(54b), 소스 전극층 또는 드레인 전극층(52b), 및 전원 라인(53b)이 절연막(65) 위에 형성된다. 절연체(55)는 절연막(61a 및 61b), 게이트 절연막(63), 게이트 전극층(51c), 절연막(64), 절연막(65), 소스 전극층 또는 드레인 전극층(52b), 및 전원 라인(53b) 위에 형성된다. 도 3에서, 절연체(55)는 반도체 층(50d), 게이트 전극층(51c) 및 전원 라인(53b)이 적층되는 영역에 중첩하도록 형성된 돌출부(99a), 및 반도체 층과 게이트 전극층이 그 위에 적층되지 않고 소스 전극층 또는 드레인 전극층(52b)만이 형성되는 영역에 중첩하도록 형성된 돌출부(97a)를 갖는다. 픽셀 전극층(54b)의 표면으로부터 돌출부(99a)까 지의 높이는 H4이다.
픽셀 전극층의 표면으로부터 절연체(55)까지의 높이는 더 짧은 높이로부터 H1, H2 및 H3이고, H4가 가장 높다. 이 실시예 모드에서, 소스 전극층 또는 드레인 전극층은 게이트 전극층보다 두껍게 형성되므로, 높이(H2)가 높이(H1)보다 높다. 그러나, 높이가 적층된 층의 막 두께에 의해 영향을 받으므로, H1과 H2 사이의 관계는 게이트 전극층보다 두꺼운 소스 전극층 또는 드레인 전극층을 형성할 때 상반된다.
절연체의 돌출부(99a,99b,99c,99d,99e 및 99f)는 반도체 층, 게이트 전극층, 전원 라인뿐만 아니라, 각각의 절연 층이 가장 높은 픽셀 전극층의 표면으로부터의 H4의 높이로 적층되는 영역에 형성된다. 또한, 게이트 전극층 및 소스 전극층 또는 드레인 전극층이 적층되는 영역에 형성된 절연체의 돌출부(98a,98b,98c 및 98d)가 두 번째로 높은 픽셀 전극층의 표면으로부터 높이(H3)로 형성된다. 이 실시예 모드에서, 소스 전극층 또는 드레인 전극층이 적층되는 영역에 형성된 절연체의 돌출부(97a 및 97b)의 높이(H)는 H3보다 낮다. 게이트 전극층이 적층되는 영역에 형성된 절연체의 돌출부(96a 및 96b)의 높이(H1)는 H2보다 낮은데, 즉, H1이 H1 내지 H4 중에서 가장 짧은 높이이다.
순색 디스플레이를 수행하기 위하여, RGB의 발광용 전기 루미네선트 층은 픽셀 전극층 위에 전기 루미네선트 층을 형성할 때, 개별적으로 형성되어야만 한다. 따라서, 다른 색의 전기 루미네선트 층을 형성할 때, 픽셀 전극층은 마스크로 카버된다. 마스크는 금속 재료 등으로 형성된 막일 수 있다. 이때, 마스크는 상기 마스 크의 휨 및 트위스트에 의해 픽셀 전극층과 접촉할 수 있고 픽셀 전극층에서 크랙을 초래할 수 있다. 크랙 등에 의하여 픽셀 전극층의 형상에 결함이 발생할 때, 영상 품질을 감소시키는 발광 결함, 디스플레이 결함 등이 초래된다. 따라서, 신뢰도 및 성능이 또한 저하될 수 있다.
이 방법으로, 돌출부는 픽셀 전극층으로부터 절연체의 표면까지의 높이를 높게할 수 있고, 이로 인해 스페이서로서의 기능을 하는 절연체의 상면이 실현될 수 있다. 전기 루미네선트 층을 증착할 때 사용된 마스크는 픽셀 전극층 및 상기 픽셀 전극층의 주위를 커버하는 절연체 위에 형성된 스페이서에 의해 지지되므로, 마스크는 픽셀 전극층과 접촉하지 않는다. 따라서, 마스크로 인한 픽셀 전극층의 형상의 결함이 방지될 수 있고, 이로 인해, 제 1 전극층이 발광 결함 및 디스플레이 결함을 발생시킴이 없이 디스플레이 장치가 높은 신뢰도와 영상 품질로 제조되게 된다.
[실시예 모드 2]
이 실시예 모드에 따른 디스플레이 장치의 제조 방법이 도 5a 내지 10, 16a 내지 16c, 및 17a와 17b를 참조하여 상세히 설명된다.
도 16a는 픽셀(2702)이 매트릭스로 배열되는 픽셀부(2701), 스캔 라인측 입력 단자(2703), 절연 표면을 갖는 기판(2700) 위에 형성되는 신호 라인측 입력 단자(2704)를 포함하는 본 발명에 따른 디스플레이 패널의 구성을 도시한 상부 평면도이다. 픽셀의 수는 다양한 표준, 예를 들어, XGA의 경우에 1024 x 768 x 3(RGB), UXGA의 경우에 1600 x 1200 x 3(RGB), 및 풀 스펙 하이 비전 디스플레이(full spec high vision display)를 위한 용도의 경우에 1920 x 1080 x 3(RGB)에 따라 설정될 수 있다.
픽셀(2702)은 서로 교차하는 스캔 라인측 입력 단자(2703)로부터 연장한 스캔 라인 및 신호 라인측 입력 단자(2704)로부터 연장한 신호 라인에 따른 매트릭스로 배열된다. 각각의 픽셀(2702)은 스위칭 소자 및 이에 접속된 픽셀 전극층을 가지고 있다. 스위칭 소자의 전형적인 예는 TFT이다. TFT의 게이트 전극층 측은 스캔 라인에 접속되고, TFT의 소스 또는 드레인 측은 신호 라인에 접속됨으로써, 각 픽셀이 외부에서 입력된 신호에 의해 독립적으로 제어될 수 있다.
TFT는 주요 구성요소로서 반도체 층, 게이트 절연층 및 게이트 전극층을 갖는다. 반도체 층에 형성된 소스 및 드레인 영역에 접속되는 배선 층이 또한 제공된다. 반도체 층, 게이트 절연 층, 및 게이트 전극층이 기판 측으로부터 제공되는 상부 게이트 구조, 게이트 전극층, 게이트 절연 층, 및 반도체 층이 기판 측 등으로부터 제공되는 하부 게이트 구조(bottom gate structure)가 전형적으로 공지되어 있고, 본 발명은 상술된 구조 중 어느 하나를 사용할 수 있다.
도 16a은 스캔 라인 및 신호 라인으로 입력될 신호가 외부 드라이버 회로에 의해 제어되는 디스플레이 패널의 구성을 도시한 것이지만, 드라이버 IC(2751)가 도 17a에 도시된 바와 같이 COG(Chip On Glass)에 의하여 기판(2700) 상에 장착될 수 있다. 또한, 다른 모드로서, 도 17b에 도시된 바와 같은 TAB(테이프 자동 본딩) 방법이 또한 사용될 수 있다. 도 17a 및 17b에서, 드라이버 IC(2751)는 FPC(가요성 인쇄 기판)(2750)에 접속된다.
또한, 결정 반도체를 사용하는 픽셀에 제공된 TFT를 형성하는 경우에, 스캔 라인 측 드라이버 회로(3702)는 도 16b에 도시된 바와 같이 기판(3700) 위에 집적될 수 있다. 도 16b에서, 픽셀부(3701)는 상기 픽셀부(3701)가 신호 라인 측 입력 단자(3704)에 접속되는 도 16a와 마찬가지로 외부 드라이버 회로에 의해 제어된다. 다결정(마이크로결정) 반도체, 높은 이동성을 갖는 단결정 반도체 등을 사용하는 픽셀에 TFT를 형성하는 경우에, 픽셀부(4701), 스캔 라인 드라이버 회로(4702), 및 신호 라인 드라이버 회로(4704)가 기판(4700) 위에 집적된다.
절연 표면을 갖는 기판(100) 위의 베이스 막으로서, 실리콘 질산화 막(SiNO)이 스퍼터링 방법, PVD 방법(물리적 기상 증착), 및 저압 CVD 방법(LPCVD 방법) 또는 플라즈마 CVD 방법과 같은 CVD 방법(화학적 기상 증착)에 의해 10 내지 200nm(바람직하게는 50 내지 100nm)의 두께를 갖는 베이스 막(101a)으로서 형성되고, 실리콘 산질화 막(SION)이 50 내지 200nm(바람직하게는 100 내지 150nm)의 두께를 갖는 베이스 막(101b)으로서 형성된다. 이 실시예 모드에서, 베이스 막(101a) 및 베이스 막(101b)은 플라즈마 CVD 방법에 의해 형성된다. 기판(100)은 유리 기판, 석영 기판, 실리콘 기판, 금속 기판, 또는 절연막으로 커버된 표면을 가지는 스테인리스 기판일 수 있다. 또한, 이 실시예 모드의 프로세싱 온도를 견딜 수 있는 플라스틱 기판 또는 막과 같은 가요성 기판이 또한 사용될 수 있다. 플라스틱 기판으로서, PET(폴리에틸렌 테레프탈레이트) 또는 PEN(폴리에틸렌 나프탈레이트)로 이루어진 기판이 사용될 수 있는 반면, 아크릴과 같은 합성 수지가 가요성 기판으로 사용될 수 있다.
베이스 막으로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 질산화물 등이 단일 층 또는 두 개 또는 세 개의 층의 적층된 층에서 사용될 수 있다. 실리콘 산질화물이 질소의 성분비보다 높은 산소의 성분비를 가지며, 질소를 포함하는 실리콘 산화물로 칭할 수 있다는 것을 유의하여야 한다. 이 실시예 모드에서, 실리콘 질산화막은 반응성 가스로서 SiH4, NH3, N2O, 및 H2를 사용하여 50nm의 두께로 형성되고, 실리콘 산질화막은 반응성 가스로서 SiH4, 및 N2O를 사용하여 100nm의 두께로 형성된다. 또한, 실리콘 질산화막이 140nm의 두께로 형성될 수 있고, 적층된 실리콘 산질화막이 100nm의 두께로 형성될 수 있다.
반도체 층과 접촉하는 베이스 막의 상부 층으로서 0.3 내지 5nm의 두께를 갖는 실리콘 질화막 또는 실리콘 질산화막을 형성하는 것이 바람직하다. 이 실시예 모드에서, 결정화를 촉진하기 위한 금속 소자(이 실시예 모드에서 니켈이 사용됨)가 반도체에 부가되고 이후에 게터링 처리에 의해 제거된다. 실리콘 산화막 및 실리콘 막 사이의 경계 조건은 양호하지만, 실리콘 막의 금속 소자 및 실리콘 산화막의 산소가 반응하여 금속 산화물(이 실시예 모드에서는 니켈 산화물(NiOx)을 형성함으로써, 금속 소자가 용이하게 게터링되지 않는 경우가 존재할 수 있다. 또한, 실리콘 질화막은 상기 실리콘 질화막의 응력 및 트랩의 영향으로 인하여 반도체 층과의 경계 조건에 악영향을 줄 수 있다. 따라서, 실리콘 질화막 또는 실리콘 질산화막은 반도체 층과 접촉하는 절연층의 상부 층으로서 0.3 내지 5nm,의 두께로 형성된다. 이 실시예 모드에서, 실리콘 질산화막 및 실리콘 산질화막을 기판(100) 위 에 순차적으로 적층한 이후에, 실리콘 질산화막이 실리콘 산질화막 위에 0.3 내지 5nm의 두께로 형성되어 세 개의 층의 적층된 층 구조를 형성한다. 이와 같은 구조에 의하여, 반도체 층의 금속 소자의 게터링 효율이 증가되고, 반도체 층에 대한 실리콘 잘화막의 악영향이 감소될 수 있다. 적층된 절연층은 바람직하게는 동일한 챔버 내에서 진공을 중단함이 없이 동일한 온도에서 반응성 가스를 변경시킴으로써 연속적으로 형성된다. 진공을 중단함이 없이 절연층을 지속적으로 형성함으로써, 적층된 막 사이의 경계는 오염이 방지될 수 있다.
그 후에, 반도체 막이 베이스 막 위에 형성된다. 반도체 막은 25 내지 200nm(바람직하게는 30 내지 150nm)의 두께로 공지된 수단(스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등)에 의해 형성될 수 있다. 이 실시에 모드에서, 레이저 조사에 의해 비결정 반도체를 결정화함으로써 형성된 결정 반도체 막을 사용하는 것이 바람직하다.
반도체 막을 형성하기 위한 금속은 표본이 실란 및 게르만인 반도체 재료 가스를 사용하여 기상 증착 방법 및 스퍼터링 방법에 의해 형성된 비결정 반도체(이하에서 또한 "비결정 반도체:AS"라 칭함), 광 에너지 또는 열 에너지를 사용하여 비결정 반도체를 결정화함으로써 형성된 다결정 반도체, 또는 반-비결정 반도체(또한 마이크로결정 및 이하에서는 "SAS"라 칭함) 등일 수 있다.
SAS는 비결정과 (단 결정 및 다결정을 포함하는) 결정 구조 사이의 중간 구조를 가지며 자유 에너지가 안정된 제 3 상태를 가지는 반도체이다. 또한, SAS는 단거리 정돈 및 격자 왜곡을 갖는 결정 반도체이며, 0.5 내지 20nm의 직경을 갖는 그레인(grain)을 분산시킴으로써 형성되고, 적어도 막의 일부에서 분산된다. 주성분으로서 실리콘을 함유하는 경우에, SAS의 라만 스펙트럼은 520cm-1보다 낮은 파수 쪽으로 시프트된다. Si 결정 격자로부터 유도된다고 여겨지는 (111) 및 (222)의 회절 피크들은 SAS 막에서 X-선 회절에 의해 관측된다. 반-비결정 반도체 막은 댕글링 본드(dangling bond)를 종료하기 위하여 적어도 1 원자% 또는 그 이상만큼의 수소 또는 할로겐을 함유한다. SAS는 글로 방전(glow discharge)에 의해 규화물 가스 소스를 증착함으로써 형성된다. 규화물 가스는 전형적으로 SiH4 뿐만 아니라, Si2H6, SiH2Cl2 SiHCl3, SiCl4, SiF4 등이다. 또한, F4 및 GeF4가 또한 혼합될 수 있다. 규화물 가스 소스는 H2 또는 H2의 혼합 가스 및 He, Ar, Kr 및 Ne와 같은 하나 또는 다수의 희가스 원소(rare gas element)로 희석될 수 있다. 규화물 가스 소스는 바람직하게는 2 내지 1000 번의 희석 비율로 대략 0.1 내지 133 Pa의 압력 및 1 내지 120MHz의 전원 주파수, 더 바람직하게는 13 내지 60MHz의 고주파 전력으로 희석된다.기판을 가열하는 온도는 300℃ 또는 그 이하, 바람직하게는 100 내지 250℃인 것이 바람직하다. 막 내의 불순물 원소로서 산소, 질소, 및 탄소와 같은 대기 구성요소의 불순물은 1 x 1020 cm- 3또는 그 이하인 것이 바람직하다. 특히, 산소 농도는 바람직하게는 5 x 1019 /cm- 3또는 그 이하이고 더 바람직하게는 1 x 1019 /cm-3 또는 그 이하이다. 또한, 헬륨, 아르곤, 크립톤, 또는 네온과 같은 희가스 원소가 SAS 내에 혼합될 때, 격자 왜곡이 증가되므로, 안정도가 높아져서 양호한 SAS를 형 성하도록 한다. 또한, 반도체 막으로서, 수소를 기저로 한 가스에 의해 형성된 SAS는 불소를 기저로 한 가스에 의해 형성된 SAS 층위에 적층될 수 있다.
전형적인 비결정 반도체로서, 수소화된 비결정 실리콘이 사용되는 반면, 폴리실리콘등이 결정 반도체로서 사용될 수 있다. 폴리실리콘(다결정 실리콘)은 800℃ 또는 그 이상의 프로세싱 온도로 형성되는 폴리실리콘을 주요 재료로서 사용하여 형성된 소위 고온 폴리실리콘, 600℃ 또는 그 이하의 프로세싱 온도로 형성되는 폴리실리콘을 주요 재료로서 사용하여 형성된 소위 저온 폴리실리콘, 결정화를 촉진하는 원소를 부가함으로써 결정화된 폴리실리콘 등을 포함한다. 말할 필요도 없이, 반-비결정 반도체 또는 반도체 막의 일부에 결정 위상을 포함하는 반도체가 상술된 바와 같이 사용될 수 있다.
반도체 막을 위해 결정 반도체 막을 사용하는 경우에, 결정 반도체 막은 공지된 방법(레이저 결정화 방법, 열적 결정화 방법, 결정화를 촉진하는 니켈과 같은 원소를 사용한 열적 결정화 방법 등)에 의해 형성될 수 있다. 또한, SAS로서의 마이크로결정 반도체는 결정도를 강화하기 위하여 레이저 조사에 의해 결정화된다. 결정화를 촉진하는 원소가 사용되지 않는 경우에, 비결정 반도체 막은 수소 분위기에서 500℃로 한 시간 동안 가열되어 수소가 흘러나와서 레이저 광으로 비결정 반도체 막을 조사하기 이전에 수소 농도가 1 x 1020 atoms/cm3 또는 그 이하가 되도록 한다. 비결정 반도체 막이 많은 수소를 함유하는 경우, 비결정 반도체 막은 레이저 광 조사에 의해 파괴될 수 있다. 결정화를 위한 열처리는 어닐링 노(annealing furnace), 레이저 조사, 램프(또는 램프 어닐링이라 칭함)로부터 방사된 광의 조사 등을 사용하여 수행된다. 열적 방법으로서, GRTA(가스 고속 열적 어닐링) 및 LRTA(램프 고속 열적 어닐링)과 같은 RTA 방법이 사용될 수 있다.
비결정 반도체 막에 금속 원소를 도입하는 방법은 비결정 반도체 막 표면 위 또는 그 내측에 금속 원소를 형성하는 방법이기만 하면 국한되지 않는다. 예를 들어, 스퍼터링 방법, CVD 방법, (플라즈마 CVD 방법을 포함한) 플라즈마 처리, 흡착 방법, 또는 금속염의 용액을 인가하는 방법이 사용될 수 있다. 특히, 용액을 사용하는 방법이 금속 원소의 농도가 용이하게 제어될 수 있다는 점에서 쉽고 유용하다. 비결정 반도체 막의 표면의 습윤성을 개선시켜서 비결정 반도체 막의 전체 표면 위에 수성 용액을 확산시키기 위하여 산소 분위기에서 UV 광 조사, 열적 산화 방법, 수신기를 함유하는 오존수(ozone water)를 사용하거나 과산화수소를 사용하는 처리 등에 의해 산화막을 형성하는 것이 바람직하다.
결정화 시에 큰 그레인 결정을 얻기 위하여, 바람직하게는, 연속적으로 발진 가능한 고체 상태 레이저의 기본 파의 제 2 내지 제4 고조파가 사용된다. 전형적으로, Nd의 제 2(532nm) 및 제 3(355nm) 고조파 : YVO4 레이저(기본파가 1064nm임)가 사용된다. 특히, 연속 발진형 YVO4 레이저로부터 방사된 레이저 광은 비-선형 광학 솨를 사용하여 고조파로 변환됨으로써, 출력 10W 또는 그 이상의 레이저 광을 얻는다. 레이저 광을 물체에 조사하기 위한 광학 시스템에 의해 조사된 표면상에서 직사각형 또는 타원형으로 형성하는 것이 바람직하다. 이때 에너지 밀도는 대략 0.001 내지 100MW/cm2(바람직하게는 0.1 내지 10MW/cm2)이다. 반도체 막은 대략 0.5 내지 2000cm/sec(바람직하게는 10 내지 200cm/sec)의 스캔 속도로 레이저 광으로 조사된다.
레이저 빔의 형상은 선형인 것이 바람직하다. 결과적으로, 처리량이 개선될 수 있다. 또한, 반도체 필름이 경사각도(θ)(0<θ<90°)로 레이저로 조사됨으로써 레이저의 간섭이 방지될 수 있는 것이 바람직하다.
이와 같은 레이저 및 반도체 막을 각각 스캔함으로써, 레이저 조사가 실현될 수 있다. 또한, 고 정밀도로 빔에 중첩하고 레이저 조사를 시작하고 종료할 위치를 제어하기 위하여 마커가 형성될 수 있다. 마커는 기판과 동시에 비결정 반도체 막 위에 형성될 수 있다.
레이저가 연속적인 발진 또는 펄스화된 발진이 가능한 가스 레이저, 액체 상태 레이저, 구리 베이퍼 레이저, 금 베이퍼 레이저 등일 수 있다는 것을 주의해야만 한다. 가스 레이저는 엑시머 레이저, Ar 레이저, Kr 레이저, He-Cd 레이저 등을 포함하는 반면, 고체 상태 레이저는 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, Y2O3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저 등을 포함한다.
레이저 결정화는 수십 내지 수백 Hz의 일반적으로 사용된 범위의 반복 속도보다 상당히 더 높은 범위의 반복 속도인 0.5MHz 또는 그 이상의 반복 속도로 펄스 레이저에 의해 수행될 수 있다. 레이저 광의 조사와 반도체 막의 응결 사이의 시간 은 펄스 레이저에서 수십 내지 수백 nsec이다. 따라서, 반도체 막은 선행 펄스에 의해 반도체 막을 용해하는 것으로부터 상술된 범위의 반복 속도를 사용함으로써 반도체 막의 응결하는 기간 동안 레이저 광의 다음 펄스로 조사될 수 있다. 고체-액체 경계가 반도체 막에서 연속적으로 이동되기 때문에, 레이저 빔의 스캔닝 방향으로 연속적으로 성장하는 결정 그레인을 갖는 반도체 막이 형성된다. 특히, 스캔닝 방향에서 10 내지 30μm의 폭 및 스캔닝 방향과 수직인 방향으로 1 내지 5μm의 폭을 갖는 결정 그레인의 집합이 형성될 수 있다. 스캔닝 방향을 따라 길게 연장된 단결정의 결정 그레인을 형성함으로써, 적어도 TFT의 채널 방향에서 결정 경계를 거의 가지 않는 반도체 막이 형성될 수 있다.
반도체 막은 불활성 가스 분위기에서 레이저 광으로 조사될 수 있다. 따라서, 레이저 조사로 인한 반도체 막의 표면의 거칠기가 방지될 수 있고, 경계 상태 밀도의 변화로 인한 임계 전압의 변화가 방지될 수 있다.
비결정 반도체 막은 열처리 및 레이저 광 조사의 조합에 의해 결정화되거나, 열처리 및 레이저 광 조사 중 하나가 많은 회수로 수행될 수 있다.
이 실시예 모드에서, 결정 반도체 막은 베이스 막(101b) 위에 비결정 반도체 막을 형성하고 상기 비결정 반도체 막을 결정화함으로써 형성된다. 비결정 반도체 막으로서, SiH4 및 H2의 반응성 가스를 사용하여 형성된 비결정 실리콘이 사용된다. 이 실시예 모드에서, 베이스 막(101a), 베이스 막(101b), 및 비결정 실리콘 막은330℃의 동일한 온도에서 동일한 챔버 내에 진공을 중단함이 없이 반응성 가스를 변화시킴으로써 연속적으로 형성된다.
비결정 반도체 막 위에 형성된 산화막을 제거한 이후에, 산화 막이 산소 분위기에서 UV 광 조사, 열적 산화 방법, 수산기 또는 과산화수소 용액을 함유하는 오존수에 의한 처리 등에 의해 1 내지 5nm의 두께로 형성된다. 이 실시예 모드에서, N1는 결정화를 촉진하기 위한 원소로서 사용된다. 10ppm의 Ni 아세테이트를 함유하는 수성 용액이 스핀 코팅 방법에 의해 인가된다.
이 실시예 모드에서, RTA 방법에 의해 6분 동안 650℃로 열처리를 수행한 이후에, 반도체 막 위에 형성된 산화막이 제거되고 레이저 조사가 인가된다. 비결정 반도체 막은 상술된 결정화 처리에 의해 결정화되어 결정 반도체 막을 형성한다.
금속 원소를 사용하여 결정화를 수행하는 경우에, 금속 원소를 감소시키거나 제거하기 위하여 게터링 단계가 수행된다. 이 실시예 모드에서, 금속 원소는 게터링 싱크(gettering sink)로서 비결정 반도체 막을 사용하여 포착된다. 우선, 산화막이 산소 분위기에서의 UV 광 조사, 열적 산화, 수산기를 함유하는 오존수에 의한 처리, 과산화수소에 의한 처리 등에 의해 결정 반도체 막 위에 형성된다. 이 실시예 모드에서, 산화막을 형성한 이후에, 산화막은 RTA 방법에 의해 6분 동안 650℃로 열처리를 수행함으로써 더 두껍게 형성된다. 또한, 비결정 반도체 막은 (이 실시예 모드의 조건을 350W 및 35Pa로서 가지는) 플라즈마 CVD 방법에 의해 30nm의 두께로 형성된다.
그 후에, 금속 원소를 감소시키거나 제거하기 위하여 열처리가 RTA 방법에 의해 650℃에서 6분 동안 수행된다. 열처리는 질소 분위기에서 수행된다. 그리고 나서, 게터링 싱크로서의 비결정 반도체 막 및 상기 비결정 반도체 막 위에 형성된 산화막은 플루오르화수소산 등에 의해 제거함으로써, 금속 원소가 감소되거나 제거된 결정 반도체 막(102)이 얻어질 수 있다(도 6a 참조). 이 실시예 모드에서, 게터링 싱크로서의 비결정 반도체 막은 TMAH(테트라메틸 암모늄 수산화물)에 의해 제거된다.
이 방법으로 형성된 반도체 막은 박막 트랜지스터의 임계 전압을 제어하기 위하여 적은 양의 불순물 원소(붕소 또는 인)로 도핑될 수 있다. 불순물 원소의 이러한 도핑은 결정화 이전에 비결정 반도체 막에 대해 수행될 수 있다. 비결정 반도체 막이 불순물 원소로 도핑될 때, 불순물은 이후에 결정화를 위한 열처리에 의해 활성화될 수 있다. 또한, 도핑에서 발생된 결함 등이 또한 개선될 수 있다.
그 후에, 결정 반도체 막(102)은 마스크를 사용하여 패터닝된다. 이 실시예 모드에서, 결정 반도체 막(102) 위에 형성된 산화막을 제거한 이후에, 산화막이 새롭게 형성된다. 그리고 나서, 포토 마스크가 형성되고 포토리소그래피 방법에 의해 패터닝됨으로써, 반도체 층(103), 반도체 층(104), 반도체 층(105), 및 반도체 층(106)이 형성된다.
패터닝에서의 에칭 공정은 플라즈마 에칭(건식 에칭) 또는 습식 에칭 중 하나일 수 있다. 큰 에어리어 기판을 프로세싱하는 경우에, 플라즈마 에칭이 보다 바람직하다. 에칭 가스로서, He 및 Ar과 같은 불활성 가스가 적절하게 부가될 수 있는 CF4 및 NF3와 같은 불소를 기저로 한 가스 또는 Cl2 및BCl3와 같은 염소를 기저로 한 가스가 사용될 수 있다. 대기압 전기 방전에 의한 에칭 공정을 사용하는 경우에, 국부적인 전기 방전이 실현될 수 있는데, 이것은 마스크 층이 기판의 전체 표면 위에 형성되는 것을 필요로 하지 않는다.
이 실시예 모드에서, 배선 층 또는 전극층을 형성하는 도전 층, 소정의 패턴을 형성하는 마스크 층 등이 드롭렛 방사 방법(droplet discharge method)과 같이 패턴이 선택적으로 형성되는 방법에 의해 형성될 수 있다. 드롭렛 방전 방법(또한 그 시스템에 따른 잉크젯 방법이라 칭함)에서, 소정의 패턴(도전 층, 절연 층 등)은 특정 용도로 준비된 구조의 (방사) 액체를 선택적으로 방사함으로써 형성될 수 있다. 이 경우에, 습윤성 및 접착성을 제어하는 공정이 그 위에 형성될 영역에서 수행될 수 있다. 부가적으로, 패턴을 이입하거나 그리는 방법, 예를 들어, 인쇄 방법(스크린 인쇄, 및 오프셋 인쇄와 같이 패턴을 형성하는 방법) 등이 사용될 수 있다.
이 실시예 모드에서, 에폭시 수지, 아크릴 수지, 페놀 수지, 노블락 수지(novolac resin), 멜라민 수지, 또는 우레탄 수지와 같은 수지 재료가 마스크로서 사용된다. 대안으로, 마스크는 또한 벤조시클로부텐, 파릴렌, 광 투과 특성을 갖는 플레어(flare) 및 폴리이미드; 실록산 폴리머의 중합에 의해 형성된 합성 재료, 수용성 호모폴리머 및 수용성 코폴리머 등을 함유하는 합성 재료와 같은 유기 재료로 이루어질 수 있다. 또한, 감광성 에이전트를 함유하는 상업적으로 이용 가능한 레지스트 재료가 또한 사용될 수 있다. 예를 들어, 감광성 에이전트인 노블락 수지 및 나프토퀴노네디아자이드 합성물을 포함하는 전형적인 포지티브 레지스트; 네가 티브 레지스트인 베이스 수지, 디페닐실란에디올, 산 발생 재료 등을 사용할 수 있다. 임의의 재료의 표면 장력 및 점성은 드롭렛 방사 방법이 사용될 때, 솔벤트 농도를 제어하고, 계면활성제를 부가함으로써 적절하게 조정된다.
반도체 층(103), 반도체 층(104), 반도체 층(105), 및 반도체 층(106)을 커버하는 게이트 절연 층(107)이 형성된다. 게이트 절연 층(107)은 플라즈마 CVD 또는 스퍼터링 방법에 의해 10 내지 150nm의 두께를 갖는 실리콘을 함유하는 절연막으로 이루어진다. 게이트 절연 층(107)은 표본이 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 및 실리콘 질산화물인 실리콘의 산화물 재료 또는 질화물 재료와 같은 공지된 재료로 이루어질 수 있고, 적층된 층이거나 단일 층일 수 있다. 이 실시예 모드에서, 실리콘 질화막, 실리콘 산화막, 및 실리콘 질화막의 적층된 층이 게이터 절연 층으로 사용된다. 대안으로, 단일 층 또는 상술되거나 실리콘 산질화막의 두 층의 적층된 층이 또한 사용될 수 있다. 더 바람직하게는, 고밀도 막 품질을 갖는 실리콘 질화막이 사용된다. 반도체 층과 게이트 절연 층 사이에 1 내지 100nm, 바람직하게는 1 내지 10nm, 더 바람직하게는 2 내지 5nm의 두께로 얇은 실리콘 산화막이 형성될 수 있다. 반도체 영역의 반도체 표면은 GRTA(가스 고속 열적 어닐링) 방법, LRTA(램프 고속 열적 어닐링) 방법 등에 의해 산화되어 열적 산화막이 형성됨으로써, 얇은 두께를 갖는 실리콘 산화막을 형성한다. 아르곤과 같은 희가스 원소가 낮은 필름 형성 온도에서 적은 게이트 누설 전류를 갖는 고밀도 절연막을 형성하기 위하여 반응성 가스에 부가되고 형성될 절연막 내에 혼합될 수 있다.
그 후에, 각각 게이트 전극층의 역할을 하는 20 내지 100nm의 두께를 갖는 제 1 도전성 막(108) 및 100 내지 400nm의 두께를 갖는 제 2 도전성 막(109)이 게이트 절연 층(107)(도 6b) 위에 적층된다. 제 1 도전성 막(108) 및 제 2 도전성 막(109)은 스퍼터링 방법, 기상 증착 방법, CVD 방법과 같은 공지된 방법에 의해 형성될 수 있다. 제 1 도전성 막(108) 및 제 2 도전성 막(109)은 주성분으로서 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 및 네오디뮴(Nd) 또는 상술된 원소를 갖는 합금 재료 합성 재료로 형성될 수 있다. 표본이 인 또는 AgPdGy 합금과 같은 불순물 원소로 도핑되는 다결정 실리콘 막인 반도체 막이 제 1 도전성 막(108) 및 제 2 도전성 막(109)으로서 사용될 수 있다. 도전성 막은 2-층 구조에 국한되지 않고, 예를 들어, 50nm의 두께를 갖는 텅스텐 막, 500nm의 두께를 갖는 알루미늄과 실리콘(Al-Si)의 합금 막, 및 30nm의 두께를 갖는 티타늄 질화막이 순차적으로 적층되는 3-층 구조를 가질 수 있다. 3-층 구조의 경우에, 텅스텐 질화물은 제 1 도전성 막의 텅스텐 대신 사용될 수 있고; 알루미늄과 티타늄(Al-Ti)의 합금 막이 제 2 도전성 막의 알루미늄과 실리콘(Al-Si)의 합금 막 대신 사용될 수 있고; 또는 티타늄 막이 제 3 도전성 막의 티타늄 질화막 대신 사용될 수 있다. 또한, 단-층 구조가 사용될 수 있다. 이 실시예 모드에서, 30nm의 두께를 갖는 티타늄 질화물(TaN)이 제 1 도전성 막(108)에 사용되고 370nm의 두께를 갖는 텅스텐(W)이 제 2 도전성 막(109)에 사용된다.
그리고 나서, 레지스트를 사용하는 마스크(110a), 마스크(110b), 마스크(110c), 마스크(110d), 마스크(110e), 및 마스크(110f)가 포토리소그래피 방법에 의해 형성되고, 제 1 도전성 막(108) 및 제 2 도전성 막(109)이 패터닝되어 제 1 게이트 전극층(121), 제 1 게이트 전극층(122), 도전층(123), 제 1 게이트 전극층(124), 제 1 게이트 전극층(125), 및 제 1 게이트 전극층(126)을 형성하고 나서, 도전층(111), 도전층(112), 도전층(113), 도전층(114), 도전층(115), 및 도전층(116)이 형성된다(도 6c 참조). 제 1 게이트 전극층(121), 제 1 게이트 전극층(122), 도전층(123), 제 1 게이트 전극층(124), 제 1 게이트 전극층(125), 및 제 1 게이트 전극층(126)과 그 다음에 도전층(111), 도전층(112), 도전층(113), 도전층(114), 도전층(115), 및 도전층(116)이 ICP(유도 결합 플라즈마) 에칭 방법에 의해 에칭 조건(코일-형 전극층에 인가된 전력, 기판 측상의 전극층에 인가된 전력, 기판 측상의 전극 온도 등)을 적절하게 조정함으로써 소망하는 테이퍼링 형상을 갖도록 에칭될 수 있다. 또한, 테이퍼링 형상의 각도 등은 마스크(110a), 마스크(110b), 마스크(110c), 마스크(110d), 마스크(110e), 및 마스크(110f)의 형상에 의해 제어될 수 있다. 에칭 가스로서, 표본이 Cl2, BCl3, SiCl4, CCl4 등인 염소를 기저로 한 가스, 표본이 CF4, SF6, NF3 등인 불소를 기저로 한 가스, 또는 O2가 적절하게 사용될 수 있다. 이 실시예 모드에서, 제 2 도전성 막(109)이 CF4, Cl2 및 O2를 함유하는 에칭 가스를 사용하여 에칭되고 나서, 제 1 도전성 막(108)이 CF4 및 Cl2를 함유하는 에칭 가스를 사용하여 연속적으로 에칭된다.
그 후에, 도전층(111), 도전층(112), 도전층(113), 도전층(114), 도전층(115), 및 도전층(116)이 마스크(110a), 마스크(110b), 마스크(110c), 마스크 (110d), 마스크(110e), 및 마스크(110f)를 사용하여 패터닝된다. 이때, 도전층은 상기 도전층을 형성하는 제 2 도전성 막(109) 및 제 1 게이트 전극층을 형성하는 제 1 도전성 막(108)을 향한 높은 선택 비의 에칭 조건으로 에칭된다. 이러한 에칭에 의하여, 도전층(111), 도전층(112), 도전층(113), 도전층(114), 도전층(115), 및 도전층(116)이 에칭되어 제 2 게이트 전극층(131), 제 2 게이트 전극층(132), 도전층(133), 제 2 게이트 전극층(134),제 2 게이트 전극층(135), 및 제 2 게이트 전극층(136)을 형성한다. 이 실시예 모드에서, 도전성 층(163)은 테이퍼링 형상을 가지며, 상기 테이퍼링 형상의 테이퍼링 각도는 제 1 게이트 전극층(121), 제 1 게이트 전극층(122), 도전층(123), 제 1 게이트 전극층(124), 제 1 게이트 전극층(125), 및 제 1 게이트 전극층(126)의 테이퍼링 각도보다 크다. 테이퍼링 각도가 제 1 게이트 전극층, 제 2 게이트 전극층, 및 도전층의 표면과 관련된 측면의 각도이다. 따라서, 테이퍼링 각도가 90°증가될 때, 도전층은 수직 측면을 가지며 테이퍼링 형상을 갖지 않는다. 이 실시예 모드에서, 제 2 게이트 전극은 Cl2, SF6, 및 O2의 에칭 가스를 사용하여 형성된다.
이 실시예 모드에서, 제 1 게이트 전극층, 도전층, 및 제 2 게이트 전극층 각각은 테이퍼링 형상을 갖도록 형성되므로, 두 개의 게이트 전극층 모두는 테이퍼링 형상을 갖는다. 그러나, 본 발명은 이에 국한되지 않고, 게이트 전극층들 중 하나가 테이퍼링 형상을 갖는 반면, 다른 것은 이방성 에칭에 의해 형성된 수직 측면을 갖는다. 이 실시예 모드에서 서술된 바와 같이, 테이퍼링 각도는 적층된 게이트 전극층들 사이에서 상이하거나 동일할 수 있다. 테이퍼링 형상에 의하여, 그 위에 적층될 막의 커버리지가 개선되고 결함이 감소되는데, 이로 인해 신뢰도가 개선되게 된다.
상술된 단계에 의하여, 제 1 게이트 전극층(121)과 제 2 게이트 전극층(131)으로 형성된 게이트 전극층(117), 및 제 1 게이트 전극층(122)과 제 2 게이트 전극층(132)으로 형성된 게이트 전극층(118)이 주변 드라이버 회로 영역(204)에 형성될 수 있고, 제 1 게이트 전극층(124)과 제 2 게이트 전극층(134)으로 형성된 게이트 전극층(127), 제 1 게이트 전극층(125)과 제 2 게이트 전극층(135)으로 형성된 게이트 전극층(128), 제 1 게이트 전극층(126)과 제 2 게이트 전극층(136)으로 형성된 게이트 전극층(129)이 픽셀 영역(206)에 형성될 수 있고, 도전층(123)과 도전층(133)으로 형성된 도전층(130)이 접속 영역(205)(도 6d 참조)에 형성될 수 있다. 이 실시예 모드에서, 게이트 전극층은 건식 에칭에 의해 형성되지만, 습식 에칭이 또한 사용될 수 있다.
게이트 절연 층(107)이 어느 정도까지 에칭되고 게이트 전극층을 형성하기 위한 에칭 단계에 의해 두께가 감소될 수 있다.
게이트 전극층의 폭을 얇게 형성함으로써, 고속으로 동작할 수 있는 박막 트랜지스터가 형성될 수 있다. 채널 방향으로 게이트 전극층의 폭을 얇게 형성하는 두 개의 방법이 이하에 서술된다.
제 1 방법은 게이트 전극층을 위한 마스크를 형성하고, 에칭, 에싱 등에 의해 폭 방향으로 마스크를 슬리밍(sliming)하고 나서, 더 얇은 폭을 갖는 마스크를 형성하는 것이다. 더 얇은 폭을 갖는 마스크를 사용함으로써, 게이트 전극층은 더 얇은 폭을 갖는 형상으로 형성될 수 있다.
제 2 방법은 통상적인 마스크를 형성하고 나서, 상기 마스크를 사용하여 게이트 전극층을 형성하는 것이다. 그리고 나서, 게이트 전극층은 측면에서 폭 방향으로 에칭되어 얇아진다. 따라서, 더 얇은 폭을 갖는 게이트 전극층이 형성될 수 있다. 상술된 단계에 의하여, 짧은 채널 길이를 갖는 박막 트랜지스터가 형성될 수 있고, 이로 인해, 고속으로 동작할 수 있는 박막 트랜지스터가 구현될 수 있다.
다음으로, n-형 전도성을 부여하는 불순물 원소(151)가 마스크로서 게이트 전극층(117), 게이트 전극층(118), 게이트 전극층(127), 게이트 전극층(128), 게이트 전극층(129), 및 도전층(130)을 사용하여 부가되어 제 1 n-형 불순물 영역(140a), 제 1 n-형 불순물 영역(140b), 제 1 n-형 불순물 영역(141a), 제 1 n-형 불순물 영역(141b), 제 1 n-형 불순물 영역(142a), 제 1 n-형 불순물 영역(142b), 제 1 n-형 불순물 영역(142c), 제 1 n-형 불순물 영역(143a), 제 1 n-형 불순물 영역(143b)을 형성한다(도 7a 참조). 이 실시예 모드에서, 도핑은 80sccm의 가스 흐름 속도, 54μA/cm의 빔 전류, 50kV의 가속 전압, 및 7.0 x 1013 ions/cm2의 도세지(dosage)로 불순물 원소를 함유하는 도핑 가스로서 포스핀(PH3)(PH3는 도핑 가스로서 수소(H2)로 희석되며, PH3의 조성비는 가스에서 5%임)을 사용하여 수행된다. 여기서, 도핑이 수행되어 n-형 전도성을 부여하는 불순물 원소가 제 1 n-형 불순물 영역(140a), 제 1 n-형 불순물 영역(140b), 제 1 n-형 불순물 영역(141a), 제 1 n- 형 불순물 영역(141b), 제 1 n-형 불순물 영역(142a), 제 1 n-형 불순물 영역(142b), 제 1 n-형 불순물 영역(142c), 제 1 n-형 불순물 영역(143a), 제 1 n-형 불순물 영역(143b) 내에 대략 1 x 1017 내지 5 x 1018/cm3의 농도로 함유된다. 이 실시예 모드에서, 인(P)이 n-형 전도성을 부여하는 불순물 원소로서 사용된다.
이 실시예 모드에서, 그들 사이에 삽입된 게이트 절연 층을 갖는 게이트 전극층들에 중첩하는 영역의 불순물 영역은 Lov 영역으로 표시되는 반면, 그들 사이에 삽입된 게이트 절연 층을 갖는 게이트 전극층들에 중첩하지 않는 영역의 불순물 영역은 Loff 영역들으로서 표시된다. 도 7a에서, 불순물 영역은 해칭 및 빈 공간에 의해 표시되어 있다. 이것은 빈 공간이 불순물 원소가 부가되지 않는다는 것을 의미하는 것이 아니라, 이 영역에서의 불순물 원소의 농도 분포가 마스크 및 도핑 조건을 반영한다는 것을 나타낸다. 이것은 본 명세서의 다른 도면에서도 동일하다는 것을 주의하라.
그 후에, 반도체 층(103)과 반도체 층(105)의 일부 및 반도체 층(106)을 커버하는 마스크(153a, 153b, 153c, 및 153d)가 형성된다. 마스크로서 마스크(153a, 153b, 153c, 153d) 및 제 2 게이트 전극층(133)을 사용함으로써, n-형 전도성을 부여하는 불순물 원소(152)가 부가되어 제 2 n-형 불순물 영역(144a), 제 2 n-형 불순물 영역(144b), 제 3 n-형 불순물 영역(145a), 제 3 n-형 불순물 영역(145b), 제 2 n-형 불순물 영역(147a), 제 2 n-형 불순물 영역(147b), 제 2 n-형 불순물 영역(147c), 제 3 n-형 불순물 영역(148a), 제 3 n-형 불순물 영역(148b), 제 3 n-형 불순물 영역(148c), 및 제 3 n-형 불순물 영역(148d)이 형성된다(도 7b 참조). 이 실시예 모드에서, 도핑은 80sccm의 가스 흐름 속도, 540μA/cm의 빔 전류, 70kV의 가속 전압, 및 5.0 x 1015 ions/cm2의 도세지로 불순물 원소를 함유하는 도핑 가스로서 PH3(PH3는 도핑 가스로서 수소(H2)로 희석되며, PH3의 조성비는 가스에서 5%임)을 사용하여 수행된다. 여기서, 도핑이 수행되어 제 2 n-형 불순물 영역(144a 및 144b) 각각이 대략 5 x 1019 내지 5 x 1020cm3 농도의 불순물 원소를 함유한다. 제 3 n-형 불순물 영역들(145a 및 145b)은 n-형 전도성을 부여하는 불순물 원소의 농도가 제 3 n-형 불순물 영역(148a, 148b, 148c, 및 148d)과 거의 동일하게 함유하도록 형성된다. 또한, 채널 형성 영역(146)이 반도체 층(104)에 형성되고, 채널 형성 영역(149a 및 149b)이 반도체 층(105)에 형성된다.
제 2 n-형 불순물 영역(144a, 144b, 147a, 147b, 및 147c)은 소스 및 드레인으로서 기능을 하는 고농도 n-형 불순물 영역이다. 한편, 제 3 n-형 불순물 영역(145a, 145b, 148a, 148b, 148c 및 148d)은 LDD(약간 도핑된 드레인) 영역으로서 기능을 하는 저농도 불순물 영역이다. 그들 사이에 삽입된 게이트 절연 층(107)을 갖는 제 1 게이트 전극층(122)에 중첩된 n-형 불순물 영역(145a 및 145b)은 드레인 주의의 전계를 경감시킬 수 있고 핫 캐리어(hot carrier)로 인한 전류의 저하를 억제할 수 있는 Lov 영역이다. 결과적으로, 고속으로 동작할 수 있는 박막 트랜지스터가 형성될 수 있다. 한편, 제 3 n-형 불순물 영역(148a, 148b, 148c 및 148d)은 게이트 전극층(127 및 128)에 중첩되지 않으므로, 드레인 주위의 전계가 경감되고 핫 캐리어 주입으로 인한 저하가 방지될 수 있을 뿐만 아니라, 오프 전류를 감소시킬 수 있는 Loff 영역에 형성된다. 결과적으로, 신뢰도가 높고 전력 소비가 낮은 반도체 장치가 형성될 수 있다.
그 후에, 마스크(153a, 153b, 153c, 및 153d)가 제거되고, 반도체 층(104 및 105)를 커버하기 위한 마스크(155a 및155b)가 형성된다. 마스크로서 마스크(155a 및 155b) , 및 게이트 전극층(117 및 129)을 사용하여 p-형 전도성을 부여하는 불순물 원소(154)를 부가함으로써, 제 1 p-형 불순물 영역(160a, 160b, 163a, 163b), 제 2 p-형 불순물 영역(161a, 161b, 164a 및 164b)이 형성된다(도 7c 참조). 이 실시예 모드에서, 붕소(B)가 불순물 원소로서 사용되므로, 도핑은 70sccm의 가스 흐름 속도, 180μA/cm의 빔 전류, 80kV의 가속 전압, 및 2.0 x 1015 ions/cm2의 도세지로 불순물 원소를 함유하는 도핑 가스로서 디보란(B2H6)(B2H6는 도핑 가스로서 수소(H2)로 희석되며, B2H6의 조성비는 가스에서 15%임)을 사용하여 수행된다. 여기서, 도핑이 수행되어 제 1 p-형 불순물 영역(160a, 160b, 163a, 163b), 제 2 p-형 불순물 영역(161a, 161b, 164a 및 164b)이 p-형 전도성을 부여하는 불순물 원소를 대략 1 x 1020 내지 5 x 1021/cm3 농도로 함유한다. 이 실시예 모드에서, 제 2 p-형 불순물 영역(161a, 161b, 164a 및 164b)은 제 1 p-형 불순물 영역(160a, 160b, 163a, 및 163b)보다 더 낮은 불순물 원소의 농도를 함유하도록 하기 위하여 게이트 전극층(117 및 129)의 형상을 반영함으로써 형성된다. 또한, 채널 형성 영역(162) 이 반도체 층(103)에 형성되고 채널 형성 영역(165)이 반도체 층(106)에 형성된다.
제 2 n-형 불순물 영역(144a, 144b, 147a, 147b, 및 147c)은 소스 및 드레인으로서 기능을 하는 고농도 n-형 불순물 영역이다. 한편, 제 2 p-형 불순물 영역(161a, 161b, 164a 및 164b)은 LDD(약간 도핑된 드레인) 영역의 기능을 하는 저농도 불순물 영역이다. 그들 사이에 삽입된 게이트 절연 층(107)을 갖는 제 1 게이트 전극층(121 및 126)에 중첩되는 제 2 p-형 불순물 영역(161a, 161b, 164a 및 164b)은 드레인 주위의 전계를 경감시킬 수 있고 핫 캐리어로 인한 전류의 저하를 억제할 수 있는 Lov 영역이다.
마스크(155a 및 155b)는 O2 애싱 또는 레지스트 필링 용액(resist peeling solution)을 사용하여 제거됨으로써, 산화막이 또한 제거된다. 그 이후에, 게이트 전극층의 측면을 커버하기 위하여 절연 막, 즉, 측벽이 형성될 수 있다. 측벽은 플라즈마 CD 방법 및 저압 CVD(LPCVD) 방법에 의해 실리콘을 함유하는 절연 막으로 형성될 수 있다.
불순물 원소를 활성화하기 위하여, 열 처리, 강한 광의 조사, 또는 레이저 광 조사가 수행될 수 있다. 활성화와 동시에, 게이트 절연층 및 상기 게이트 절연층과 반도체 층 사이의 경계에 대한 플라즈마 손상이 제거될 수 있다.
그 후에, 게이트 절연 층과 게이트 전극층을 커버하는 층간 절연 층이 형성된다. 이 실시예 모드에서, 절연막(167 및 168)의 적층된 층 구조가 사용된다(도 8a 참조). 실리콘 질산화막이 200nm의 두께를 갖는 절연막(167)으로서 형성되고, 실리콘 산질화막이 800nm의 두께를 갖는 절연막(168)으로서 형성되어 적층된 층 구조를 형성한다. 또한, 30nm의 두께를 갖는 실리콘 산질화막, 140nm의 두께를 갖는 실리콘 질산화막, 및 800nm의 두께를 갖는 실리콘 산질화막을 형성함으로써 세 개의 층의 적층된 층 구조가 사용될 수 있다. 이 실시예 모드에서, 절연막(167 및 168)은 베이스 막과 마찬가지로 플라즈마 CVD 방법에 의해 연속적으로 형성된다. 절연막(167 및 168)은 실리콘 질화막에 국한되는 것이 아니며, 플라즈마 CVD 방법에 의해 형성된 실리콘 질산화막, 실리콘 산질화막, 및 실리콘 산화막일 수 있다. 대안으로, 단층 구조 또는 다른 실리콘을 함유하는 절연막의 세 개 이상의 층의 적층된 층 구조가 또한 사용될 수 있다.
또한, 질소 분위기에서 300 내지 550℃로 1 내지 12 시간 동안 열처리가 수행됨으로써, 반도체 층이 수소화된다. 바람직하게는, 이 단계는 400 내지 500℃에서 수행된다. 이 단계에 따르면, 반도체 층 내의 댕글링 본드는 층간 절연 층으로서 절연막(167) 내에 함유된 수소에 의해 종료될 수 있다. 이 실시예 모드에서, 열처리는 410℃에서 수행된다.
절연막(167 및 168)은 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 산소보다 많은 질소를 함유하는 알루미늄 질산화물(AlNO), 알루미늄 산화물, 다이아몬드와 같은 탄소(DLC), 탄소 질화막(CN) 및 무기 절연 재료를 함유하는 다른 재료로부터 선택된 재료로 형성될 수 있다. 또한, 실록산 재료가 사용될 수 있다. 실록산 재료가 Si-O-Si 본드를 함유하는 수지에 대응한다는 것을 주의하여야만 한다. 실론산은 실리콘(Si) 및 산소(O)의 본드의 골격을 갖는다. 치환기(substituent)로 서, 적어도 수소를 함유하는 유기기(organic group)(예를 들어, 알킬기 및 방향족 탄소기 또는 불소기가 사용될 수 있다. 대안으로, 적어도 수소를 함유하는 유기기 및 불소기가 치환기로서 사용될 수 있다. 또한, 폴라이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조시클로부텐, 또는 폴리실라잔과 같은 유기 절연 재료 사용될 수 있다. 코팅 방법에 의해 형성되는 평활도가 더 우수하게 코팅된 막이 또한 사용될 수 있다.
그 후에, 반도체 층에 도달하는 접촉 홀(개구)이 레지스트의 마스크를 사용하여 절연막(167 및 168), 및 게이트 절연 층(107)에 형성된다. 에칭은 사용될 재료의 선택비에 따라서 한번 또는 다수 번 수행될 수 있다. 이 실시예 모드에서, 선택 비가 실리콘 질산화막으로서의 절연막(167)과 게이트 절연 층(107) 사이에서 얻어질 수 있다는 조건으로 제 1 에칭이 수행됨으로써, 절연막(168)이 제거된다. 그리고 나서, 절연막(167) 및 게이트 절연 층(107)이 제 2 에칭에 의해 제거되고, 소스 영역 또는 드레인 영역으로서 제 1 p-형 불순물 영역(160a, 160b, 163a, 및 163b) 및 제 2 n-형 불순물 영역(144a, 144b, 147a, 및 147b), 제 2 n-형 불순물 영역(144a 및 144b), 및 제 2 n-형 불순물 영역(147a 및 147b)에 도달하는 개구가 형성된다. 이 실시예 모드에서, 제 1 에칭은 습식 에칭에 의해 수행되는 반면, 제 2 에칭은 건식 에칭에 의해 수행된다. 암모늄 수소 불화물 또는 암모늄 불화물을 함유하는 혼합물과 같은 불소를 기저로 한 용액이 습식 에칭의 에천트로서 사용될 수 있다. 에칭 가스로서, 표본이 Cl2, BCl3, SiCl4, CCl4 등인 염소를 기저로 한 가 스, 표본이 CF4, SF6, NF3 등인 불소를 기저로 한 가스, 또는 O2가 적절하게 사용될 수 있다. 또한, 불활성 가스가 에칭 가스에 부가될 수 있다. 부가될 불활성 원소로서, He, Ne, Ar, Kr 및 Xe로부터 선택된 하나 또는 다수의 원소가 사용될 수 있다.
도전성 막이 형성되어 개구를 커버하고, 도전성 막이 에칭되어 소스 전극층 또는 드레인 전극층(169a), 소스 전극층 또는 드레인 전극층(169b), 소스 전극층 또는 드레인 전극층(170a), 소스 전극층 또는 드레인 전극층(170b), 소스 전극층 또는 드레인 전극층(171a), 소스 전극층 또는 드레인 전극층(171b), 소스 전극층 또는 드레인 전극층(172a), 소스 전극층 또는 드레인 전극층(172b)을 형성하고, 각각의 소스 영역 또는 드레인 영역의 일부에 전기적으로 접속되는 배선 층이 형성된다. 소스 전극층 및 드레인 전극층은 PVD 방법, CVD 방법, 기상 증착 방법 등에 의해 도전성 막을 형성하고 나서, 상기 도전성 막을 소망하는 형태로 에칭함으로써 형성될 수 있다. 또한, 도전층은 드롭렛 방사 방법, 인쇄 방법, 전해질 도금 방법 등에 의해 소정 위치에 선택적으로 형성될 수 있다. 또한, 역류 방법(reflow method) 및 다마신 방법(damascene method)이 또한 사용될 수 있다. 소스 전극층 또는 드레인 전극층은 Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba 등으로부터 선택된 금속, 또는 그것의 합금 또는 금속 질화물로 형성된다. 또한, 이것들의 적층된 층 구조가 사용될 수 있다. 이 실시예 모드에서, 티타늄(Ti)은 100nm의 두께로 형성되고, 알루미늄은 700nm의 두께로 형성되며, 티타늄(Ti)은 100nm의 두께로 형성되고 나서, 소망하는 형상으로 패터닝된 다. 티타늄 막에 의해 샌드위칭되는 알루미늄 막은 바람직하게는 500 내지 2000nm의 두께로 형성된다. 티타늄 막(100nm의 두께), 알루미늄 막(1500 내지 2000nm의 두께), 및 티타늄 막(100nm의 두께)의 적층된 층 구조가 또한 사용될 수 있다.
상술된 단계에 의하여, 활성 매트릭스 기판이 형성될 수 있는데, 여기서 Lov 영역 내에 p-형 불순물 영역을 갖는 p-채널 박막 트랜지스터(173) 및 Lov 영역 내에 n-채널 불순물 영역을 갖는 n-채널 박막 트랜지스터가 주변 드라이버 회로 영역(204)에 형성될 수 있고, 도전층(177)이 접속 영역에 형성될 수 있고, Loff 영역 내에 n-형 불순물 영역을 갖는 다-채널 형 n-채널 박막 트랜지스터 및 Lov 영역 내에 p-형 불순물 영역을 갖는 p-채널 박막 트랜지스터(176)가 픽셀 영역(206)에 형성될 수 있다(도 8b 참조).
그리고 나서, 활성 매트릭스 기판은 자기-발광 소자를 갖는 발광 장치, 액정 소자를 갖는 액정 디스플레이 장치, 및 다른 디스플레이 장치에 사용될 수 있다. 또한, 활성 매트릭스 기판은 표본이 CPU(중앙 처리 장치) 및 ID 칩 등을 포함하는 카드인 다양한 프로세서와 같은 반도체 장치에 사용된다.
본 발명은 이 실시예 모드에 국한되는 것이 아니며, 박막 트랜지스터는 하나의 채널 형성 영역이 형성되는 단일 게이트 구조, 두 개의 채널 형성 영역이 형성되는 이중 게이트 구조, 또는 세 개의 채널 형성 영역이 형성되는 삼중 게이트 구조를 가질 수 있다. 또한, 주변 드라이버 회로 영역의 박막 트랜지스터가 단일 게이트 구조, 이중 게이트 구조, 또는 삼중 게이트 구조를 가질 수 있다.
본 발명이 이 실시예 모드에서 서술된 박막 트랜지스터의 제조 방법에 국한 되는 것이 아니라, 상부 게이트형(평면형), 하부 게이트형(역 스태거 형(inversely staggered type)), 또는 두 개의 게이트 전극층이 그들 사이에 삽입된 게이트 절연막에 의해 채널 영역의 상부 및 하부에서 배열되는 이중 게이트형, 또는 다른 구조에 적용될 수 있다는 것을 주의해야만 한다.
도 9a 및 9b는 디스플레이 장치의 제조 단계를 도시한 것이며, 여기서, 스크라이빙(scribing)에 의해 분할하기 위한 분할 영역(201), FPC가 부착되는 외부 단자 접속 영역(202), 주변부의 리드 배선 영역으로서의 배선 영역(203), 주변 드라이버 회로 영역(204), 접속 영역(205), 및 팩셀 영역(206)이 제공된다. 배선 영역(203)은 배선(179a) 및 배선(179b)을 가지고 있고, 외부 단자 접속 영역(202)은 외부 단자에 접속될 단자 전극층(178)을 가지고 있다.
그 후에, 제 1 전극층(395)(또한 픽셀 전극층이라 칭함)이 소스 전극층 또는 드레인 전극층(172b)과 접촉하여 형성된다. 제 1 전극층은 애노드 또는 캐소드의 기능을 하며, 주요 성분으로서 Ti, TiN, TiSiXNY, Ni, W, WSiX, WNX, WSiXNY, NbN, Cr, Pt, Zn, Sn, In, 또는 Mo, 상술된 원소를 함유하는 합금 재료 또는 합성 재료로부터 선택된 원소를 함유하는 막, 또는 100 내지 800nm의 두께를 갖는 적층된 막으로부터 형성될 수 있다.
이 실시예 모드에서, 발광 소자는 광이 제 1 전극층(395) 측으로부터 추출되므로, 제 1 전극층(395)이 광을 투과하는 디스플레이 소자로서 사용된다. 광 투과성 도전막이 제 1 전극층(395)으로서 형성되고 나서, 소망하는 형태로 에칭되어 제 1 전극층(395)을 형성한다. 본 발명에서 사용된 제 1 전극층(395)은 인듐 주석 산화물(또한 실리콘 산화물을 함유하는 인듐 주석 산화물이라 칭하며 이하에서 "ITOS"라 칭함), 아연 산화물, 주석 산화물, 인듐 산화물 등으로 형성될 수 있다. 또한, 인듐 산화물 내에 아연 산화물(ZnO)을 2 대 20% 등으로 혼합함으로써 얻어지는 인듐 아연 산화물 합금과 같은 광 투과성 도전막이 사용될 수 있다. 제 1 전극층(395)으로서, 상술된 광 투과성 막 뿐만 아니라, 티타늄 질화막, 또는 티타늄 막이 사용될 수 있다. 이 경우에, 광 투과성 막을 형성한 이후에, 티타늄 질화막 또는 티타늄 막은 광을 투과할 만큼 충분히 얇은 두께(바람직하게는 대략 5 내지 30nm)로 형성된다. 이 실시예 모드에서, 제 1 도전층(395)으로서 인듐 주석 산화물 및 실리콘 산화물을 사용하는 ITSO가 사용된다. 이 실시예 모드에서, ITSO 막은 395nm의 두께에 의한 스퍼터링에 의해 120sccm의 Ar 가스 흐름 속도, 5sccm의 O2 가스 흐름 속도, 0.25Pa의 압력, 3.2kW의 전력으로 인듐 주석 산화물 내에 실리콘 산화물(SiO2)을 1 대 10%로 혼합함으로써 얻어지는 목표를 사용하여 형성된다. 제 1 전극층(395)은 CMP 방법에 의해 폴리비닐알콜을 기저로 한 다공성 매체에 의해 스왑(swabbing)되고 폴리싱될 수 있다. CMP 방법에 의한 폴리싱 이후에, 제 1 전극층(395)의 표면은 UV 광 조사, 산소 플라즈마 처리가 적용될 수 있다.
제 1 전극층(395)을 형성한 이후에, 열처리가 수행될 수 있다. 따라서, 제 1 전극층(395)에 함유된 습기가 배출된다. 따라서, 제 1 전극층(395)은 탈가스화(degasification) 등을 발생시키지 않고, 습기에 의해 쉽게 저하되는 발광 재료가 제 1 전극층 위에 형성될 때에도 발광 재료가 저하되지 않고, 이로 인해, 신뢰도가 높은 디스플레이 장치가 제조되게 된다. 이 실시예 모드에서, ITSO로 이루어진 제 1 전극층은 상이한 ITO(인듐 주석 산화물 합금)를 베이킹함으로써 결정화되지 않고 비결정 상태로 남아 있게 된다. 따라서, ITSO는 ITO보다 높은 평활도를 가지며, 유기 화합물을 함유하는 층이 얇을 때에도 캐소드와의 단락-회로를 용이하게 발생시키지 않는다.
그 후에, 제 1 전극층(395), 제 2 전극층 또는 드레인 전극층을 커버하기 위한 절연체(절연 층)(186)(또한 뱅크, 파티션 등으로 칭함)이 형성된다(도 9b 참조). 또한, 절연체(187a 및 187b)가 동일한 단계에 의해 외부 단자 접속 영역(202)에 형성된다.
순색 디스플레이를 수행하기 위하여, RGB의 광을 방출하는 전기 루미네선트 층은 제 1 전극층 위에 전기 루미네선트 층을 형성할 때, 개별적으로 형성되어야만 한다. 따라서, 다른 색상의 전기 루미네선트 층을 형성할 때, 픽셀 전극층(제 1 전극층)이 마스크로 커버된다. 마스크는 금속 재료 등으로 형성된 필름일 수 있다. 이때, 마스크가 파티션으로서 절연체(186) 위에 제공되어 절연체에 의해 지지될지라도, 상기 마스크는 마스크의 휨 및 트위스트에 의해 픽셀 전극층과 접촉할 수 있고, 픽셀 전극층에서 크랙을 초래할 수 있다. 크랙 등에 의하여 픽셀 전극층의 형상에 결함이 발생할 때, 영상 품질을 감소시키는 발광 결함, 디스플레이 결함 등이 초래된다. 따라서, 신뢰도 및 성능이 또한 저하될 수 있다.
본 발명에 따르면, 스페이서(199)가 픽셀 전극층으로서의 제 1 전극층(395) 위에 절연체(186)와 동등한 두께로 형성된다. 픽셀 전극층의 주위에 파티션으로서 형성된 절연체(186)는 상기 절연체(186)의 형성 영역 내에 형성된 물체의 높이에 의해 영향을 받는 돌출부 및 오목부를 갖도록 형성된다. 따라서, 픽셀 전극층으로서의 제 1 전극층(395)의 표면으로부터 절연체(186)의 표면까지의 높이가 높게 형성됨으로써, 절연체(186)의 상부면은 스페이서로서 기능을 할 수 있다. 전기 루미네선트 층을 증착할 때 사용된 마스크(763)는 피티션으로서의 픽셀 전극층의 주위를 커버하는 절연체 및 스페이서(767)에 의해 지지되므로, 제 1 전극층과 접촉하지 않는다. 따라서, 제 1 전극층의 형상의 결함이 방지되고, 제 1 전극층이 발광 결함 및 디스플레이 결함을 발생시킴이 없이 디스플레이 장치가 높은 신뢰도와 영상 품질로 형성될 수 있다.
이 실시예 모드에서, 스페이서(199)는 파티션으로서의 절연체(186)와 동일한 단계와 동일한 재료로 이루어지지만, 다른 단계가 또한 사용될 수 있다. 스페이서의 형상 및 크기는 특별하게 국한되지 않지만, 픽셀 영역의 크기, 개구 비 등이 단지 고려될 필요가 있다. 이 실시예 모드에서, 스페이서는 도 9b에 도시된 바와 같이 상부가 반원과 같이 둥근 형태를 가지며, 그 높이가 1 내지 2μm(바람직하게는 1 내지 1.5μm)인 원주 형상을 갖는다.
스페이서의 형상의 일례는 도 24a 내지 25d를 참조하여 서술된다. 도 24a 내지 25d에 도시된 바와 같이, 파티션으로서의 절연체(절연 층) 및 스페이서는 연속적으로 접속될 수 있다. 도 25a, 25c, 24a 및 24c 각각은 픽셀 영역의 상부 평면도를 도시한다. 도 25b, 25d, 24b 및 24d는 각각 도 25a, 25c, 24a 및 24c의 라인 (X1-Y1, X2-Y2, X3-Y3, 및 X4-Y4)에 따른 단면도이다. 도 25a 및 25b에서, 픽셀 전극층으로서의 제 1 전극층(607)이 기판(600), 베이스 막(601a 및 601b), 게이트 절연 층(602), 절연 막(603 및 604) 위에 형성된다. 제 1 전극층(607)의 에지부를 커버하기 위하여 파티션으로서의 절연체(608)가 형성되며, 스페이서(609)는 절연체(608)와 동일한 단계 및 동일한 재료로 이루어진다.
도 25a 및 25b에서, 스페이서(609)는 절연체(608)와 접촉하도록 형성된다. 스페이서(609)는 제 1 전극층 위에 제 1 전극층(607)의 대각선상으로 교차되도록 연속적으로 형성된다. 이 방식으로 스페이서(609)를 연속적으로 형성함으로써, 이동될 때에도 마스크가 항상 스페이서(609)에 의해 지지되므로, 마스크가 제 1 전극층(607)과 접촉하는 것과 제 1 전극층(607)의 형상 결함이 발생되는 것이 방지될 수 있다.
도 25c 및 25d에서, 픽셀 전극층으로서의 제 1 전극층(617)이 기판(610), 베이스 막(611a 및 611b), 게이트 절연 층(612), 절연 막(613 및 614) 위에 형성된다. 제 1 전극층(617)의 에지부를 커버하기 위하여 파티션으로서의 절연체(618)가 형성되며, 스페이서(619)는 절연체(618)와 동일한 단계 및 동일한 재료로 이루어진다.
도 25c 및 25d에서, 스페이서(619)는 절연체(618)와 접촉하도록 형성된다. 스페이서(619)는 제 1 전극층 위를 제 1 전극층(617)의 짧은 측 방향으로 가로지르도록 두 개의 장소에서 연속적으로 형성된다. 이 방식으로 다수의 장소에서 스페이서(619)를 연속적으로 형성함으로써, 이동될 때에도 마스크가 항상 스페이서(619)에 의해 지지되므로, 마스크가 제 1 전극층(617)과 접촉하는 것과 제 1 전극층(617)의 형상 결함이 발생되는 것이 방지될 수 있다.
도 24a 및 24b에서, 픽셀 전극층으로서의 제 1 전극층(627)이 기판(620), 베이스 막(621a 및 621b), 게이트 절연 층(622), 절연 막(623 및 624) 위에 형성된다. 제 1 전극층(627)의 에지부를 커버하기 위하여 파티션으로서의 절연체(628)가 형성되며, 스페이서(629)는 절연체(628)와 동일한 단계 및 동일한 재료로 이루어진다.
도 24a 및 24b에서, 스페이서(629)는 절연체(628)와 접촉하도록 형성된다. 스페이서(629)는 제 1 전극층 위에 제 1 전극층(627)의 긴 측 방향과 짧은 측 방향으로 격자 형상으로 교차되도록 연속적으로 형성된다. 이 방식으로 격자 형상으로 스페이서(629)를 연속적으로 형성함으로써, 이동될 때에도 마스크가 항상 스페이서(629)에 의해 지지되므로, 마스크가 제 1 전극층(627)과 접촉하는 것과 제 1 전극층(627)의 형상 결함이 발생되는 것이 방지될 수 있다.
도 24c 및 24d에서, 픽셀 전극층으로서의 제 1 전극층(637)이 기판(630), 베이스 막(631a 및 631b), 게이트 절연 층(632), 절연 막(633 및 634) 위에 형성된다. 제 1 전극층(637)의 에지부를 커버하기 위하여 파티션으로서의 절연체(638)가 형성되며, 스페이서(639)는 절연체(638)와 동일한 단계 및 동일한 재료로 이루어진다.
도 24c 및 24d에서, 스페이서(639)는 절연체(638)와 접촉하도록 형성된다. 스페이서(639)는 제 1 전극층(637) 위를 절연체(638)와의 계면에 대해 비스듬하게 복수회 가로지르도록 형성된다. 이 실시예 모드에서, 제 1 전극층(637)과 절연체 사이의 경계의 단축과 스페이서(639) 사이의 각도는 45°이다. 이 방식으로 스페이서(639)를 연속적으로 형성함으로써, 이동될 때에도 마스크가 항상 스페이서(639)에 의해 지지되므로, 마스크가 제 1 전극층(637)과 접촉하는 것과 제 1 전극층(637)의 형상 결함이 발생되는 것이 방지될 수 있다.
도 24b에 도시된 바와 같이, 스페이서(629)는 테이퍼링 형상을 갖도록 형성된다. 스페이서는 도 25b 및 24d에 도시된 바와 같이 적절한 입방체 내에 있을 수 있고, 원주 형상, 프리즘, 원뿔, 피라미드, 및 테이퍼링 형상과 같은 다양한 형상 내에 있을 수 있다.
스페이서는 도 24a 내지 25d에서 파티션으로서의 절연체와 접촉하여 형성되지만, 상기 절연체로부터 분리될 수 있다.
스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 및 알루미늄 산질화물, 아크릴산, 메타크릴산, 및 그 유도체(derivative)와 같은 무기 절연 재료, 또는 폴리이미드, 방향족 폴리아미드, 및 폴리벤조이미다졸, 또는 실록산 수지 재료와 같은 내열 고분자 물질로 형성될 수 있다. 이 실시예 모드에서, 아크릴이 스페이서(199) 용으로 사용된다.
이 실시예 모드에서, 아크릴이 절연체(186) 용으로 사용된다. 또한, 절연 막(168)과 동일한 재료와 동일한 단계를 사용하여 절연 막(186)을 형성함으로써, 제조 비용이 감소될 수 있다. 또한, 통상적인 기상 증착 장치, 에칭 장치 등을 사용함으로써 비용이 감소될 수 있다.
절연체(186)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 또는 알루미늄 산질화물, 아크릴산, 메타크릴산, 그 유도체와 같은 무기 절연 재료, 폴리이미드, 방향족 폴리아미드, 및 폴리벤조이미다졸, 또는 실록산 재료와 같은 내열 고분자 중량 재료와 같은 절연 재료를 사용함으로써 형성될 수 있다. 대안으로, 절연체(186)는 아크릴 또는 폴리이미드와 같은 감광성 또는 비-감광성 재료를 사용하여 형성될 수 있다. 절연체(186)는 바람직하게는 곡률 반경의 연속적으로 변화하는 형상을 갖는 측면을 갖는다. 따라서, 전기 루미네선트 층(188) 및 그 위에 형성된 제 2 전극층(189)의 커버리지가 개선된다.
접속 영역(205)에서, 제 2 전극층과 동일한 단계에 의해 동일한 재료로 형성된 배선 층이 배선 층(156)에 전기적으로 접속된다. 이 실시예 모드에서, 제 2 전극층(189)은 배선 층(156)에 전기적으로 접속되지만, 다른 배선이 그들 사이에 삽입될 수 있다.
절연체(186) 및 스페이서(199)는 딥핑(dipping), 스프레이 어플리케이션(spray application), 의료용 나이프(doctor knife), 롤 코터(roll coater), 나이프 코터(knife coater), CVD 방법, 기상 증착 방법 등에 의해 형성될 수 있다. 절연체(186) 및 스페이서(199)는 드롭렛 방사 방법에 의해 형성될 수 있다. 드롭렛 방사 방법을 사용하는 경우에, 액체 재료가 저장될 수 있다. 또한, 드롭렛 방사방법과 같은 패턴을 이입하거나 그리는 방법, 예를 들어, 인쇄 방법(스크린 인쇄 또는 오프셋 인쇄와 같은 패턴을 형성하는 방법) 등이 또한 사용될 수 있다.
절연체(186) 및 스페이서(199)를 형성한 이후에, 그 표면은 가압에 의해 평x탄화된다. 가압용 방법으로서, 롤러형 프레스가 돌출부와 오목부를 평탄화하기 위 하여 표면 위에 스캔닝되거나, 표면이 평판형 프레스에 의해 수직으로 가압될 수 있다. 가압시에, 열적 단계가 수행될 수 있다. 또한, 표면은 솔벤트 등에 의해 연화되거나 용해될 수 있고, 표면의 돌출부나 오목부는 에어 나이프(air knife)에 의해 제거될 수 있다. 또한, CMP 방법이 표면을 폴리싱하는데 사용될 수 있다.
절연체(186)와 상이한 재료 및 단계를 사용하여 스페이서(199)를 형성하는 경우에, 절연체(186)와 상이한 형상 및 두께를 갖는 스페이서가 자유롭게 형성될 수 있다. 이 실시예 모드에서, 다수의 스페이서(199)가 제공됨으로써, 마스크는 더 많은 스페이서에 의해 지지되어 더 안정적으로 제공될 수 있다.
또한, 신뢰도를 개선시키기 위하여, 전기 루미네선트 층(유기 화합물을 함유하는 층)(188)을 형성하기 이전에, 진공 가열에 의해 기판의 탈가스화를 수행하는 것이 바람직하다. 예를 들어, 저압 분위기 또는 불활성 가스 분위기에서 200 내지 400℃ 또는 바람직하게는 250 내지 350℃로 기판에 함유된 가스를 제거하기 위한 열 처리를 수행하는 것이 바람직하다. 또한, 기판을 공기에 노출시키지 않고 감소된 압력 하에서 진공 기상 증착 방법 또는 드롭렛 방사 방법에 의하여 전기 루미네선트 층(188)을 형성하는 것이 바람직하다. 이러한 열처리에 의하여, 제 1 전극층 또는 절연 층(파티션)이 될 도전막에 함유되거나 부착된 습기가 방출될 수 있다. 이러한 열 처리는 기판이 진공을 중단함이 없이 진공 챔버 내에서 이송될 수 있는 한, 사전 열적 단계와 결합될 수 있다. 따라서, 절연 층(파티션)을 형성한 직후에 사전 열처리만이 필요로 된다. 여기서, 고내열 물질을 사용하여 층간 절연막 또는 절연 층(파티션)을 형성함으로써, 열처리 단계가 충분히 수행되어 신뢰도를 개선시 킬 수 있다.
전기 루미네선트 층(188)이 제 1 전극층(395) 위에 형성된다. 단지 하나의 픽셀이 도 1에 도시되어 있지만, R(적색), G(녹색), B(청색)에 대응하는 전기 루미네선트 층이 이 실시예 모드에서 개별적으로 형성된다. 이 실시예 모드에서, 도 18a 및 18b 각각은 기상 증착 마스크를 사용한 기상 증착 방법에 의하여 전기 루미네선트 층(199)으로서 적색(R), 녹색(G), 및 청색(B)의 광 방출을 나타내는 재료를 개별적으로 형성하는 단계를 도시한다. 도 18a 및 18b 둘 모두는 적색 광 방출을 나타내는 재료를 형성하는 단계를 도시한다. 이 실시예 모드에서, 재료의 각 색은 상이한 기상 증착 장치 또는 기상 증착 마스크를 사용하여 형성되지만, 세 가지 색의 광 방출 재료는 하나의 마스크를 이동시킴으로써 동일한 챔버에서 형성될 수 있다.
도 18a는 기상 증착 단계를 도시한 계략도이며, 도 18b는 기상 증착 소스(761) 측으로부터 보여지는 기상 증착 마스크 및 소자 기판을 도시한 도면이다. 도 18a에도시된 바와 같이, 마스크의 위치를 제어하고 마스크를 소자 기판(764)에 탈착하기 위한 자기 몸체(magnetic body)(765), 소자 기판(764), 마스크(763), 셔터(762), 및 기상 증착 소스(761)가 기상 증착 장치의 챔버(760)에 제공된다. 자기 몸체(765)는 제어 장치(772)의 화살표(770) 방향으로 이동되며, 카메라(771a 및 771b)는 소자 기판(764) 및 마스크(763)의 정렬을 제어하는데 사용된다. 또한, 기상 증착 소스를 가열하는 히터, 막 두께를 제어하는 석영 발진기, 각 부분의 온도와 위치를 제어하는 제어 장치 등이 제공된다. 소자 기판(764)은 기상 증착 소스 (761)과 관련하여 아래에 소자 측을 가지고 있고, 마스크(763)는 소자 기판(764)에 가깝게 제공되며, 기상 증착의 시작 및 종료를 제어하기 위한 셔터(762)가 기상 증착 소스(761) 측에 관련하여 기상 증착 소스(761)과 마스크(763) 사이에 제공된다. 마스크(763)는 금속 재료로 형성되며, 자기 특성을 가지므로, 화살표(770) 방향으로의 마스크(763)의 위치는 자기 재료로 형성된 자기 몸체(765)에 의해 제어된다.
도 18b는 기상 증착 소스(761) 측으로부터 보여지는 마스크(763) 및 소자 기판(764)을 도시한다. 마스크(763)는 자기 몸체(765)의 자기력에 의해 소자 기판(764)의 소자 측에 단단히 부착된다. 또한, 각각의 픽셀의 정렬은 적색, 녹색, 및 청색에 대응하는 픽셀이 스트라이프(stripe)로 배열되는 스트라이프 배열, 픽셀이 한 라인당 반 피치씩 시프트하도록 배열되는 델타 배열, 및 적색, 녹색, 및 청색에 대응하는 서브-픽셀이 비스듬하게 배열되는 모자이크 배열 중 어느 하나일 수 있다. 스트라이프 배열이 라인, 숫자, 텍스트 등을 배열하는데 적절하므로, 모니터에 유용하게 적용된다. 또한, 모자이크 배열이 스트라이브 배열보다 더 자연적인 영상을 제공하므로, 텔레비전 장치 등에 유용하게 적용된다. 또한, 델타 배열이 자연적인 영상을 제공하므로, 텔레비전 장치 등에 적용된다.
이 실시예 모드에서, 스트라이프 배열이 픽셀의 배열에 사용된다. 도 18b에 도시된 바와 같이, 슬릿 형상 개구를 갖는 슬릿형 마스크가 개구(769a 및 769b)를갖는 마스크에 사용된다. 슬릿형 마스크에 의하여, 동일한 색을 방출하는 픽셀이 각각의 색에 대해 모두 형성됨으로써, 높은 생산성이 달성될 수 있다. 슬릿형 이외에, 모든 픽셀에 대하여 슬롯 형상 개구를 갖는 슬롯형 마스크가 연속적인 개구를 갖는 슬릿형 대신 시용될 수 있다. 슬롯형 마스크는 종종 스트라이프 배열의 픽셀 내의 각 색에 대하여 다수의 회수(두 번 또는 그 이상)의 기상 증착을 필요로 하지만, 슬롯형 마스크는 픽셀이 선형적으로 배열되지 않는 델타 배열에 적합하고, 하나의 개구가 작기 때문에, 매우 강성이다.
소자 기판(764)은 적색을 디스플레이하기 위한 픽셀이 되는 픽셀 전극층(766a), 녹색을 디스플레이하기 위한 픽셀이 되는 픽셀 전극층(766b), 및 청색을 디스플레이하기 위한 픽셀이 되는 픽셀 전극층(766c)을 포함한다. 도 18a 및 18b는 적색에 대한 광 방출 재료를 형성하는 경우를 도시한 것이므로, 개구(769a 및 769b)가 적색을 디스플레이하기 위한 픽셀 전극층에 대응하도록 마스크(763)가 제공된다.
본 발명에 따르면, 스페이서는 픽셀 전극층 위에 형성된다. 따라서, 스페이서(767)는 또한 도 18b에 도시된 픽셀 전극층 위에 제공된다. 게다가, 파티션으로서 픽셀 전극층의 주변에 형성된 절연체는, 이 절연체 아래에 형성된 전극층, 배선층, 반도체 층 등으로 인해 픽셀 전극층의 표면으로부터 높은 위치에 형성됨으로써, 절연체가 스페이서로서 기능할 수 있도록 한다. 마스크(763)는 픽셀 전극층의 주변을 커버하는 파티션으로서 절연체에 의해 지지됨으로, 심지어 마스크(763)가 견고하지 않고 트위스트 및 휨이 자기력, 중력 등에 의해 발생되지 않을 때조차도 픽셀 전극층들(766a, 766b 및 766c)과 접촉하는 것을 방지할 수 있다. 그러므로, 픽셀 전극층은 손상되지 않는데, 이는 바람직한 발광 및 디스플레이를 발생시킬 수 있다. 기판이 크고 해상도면에서 높게 되는 경우조차도, 마스크의 구멍은 크게 되 고 커버된 부분은 얇게되는 데, 이것이 마스크 자체의 견고성을 감소시켜 마스크의 위치를 정확하게 제어하는 것을 곤란하게 하며, 마스크는 스페이서에 의해 지지되어 소망 위치에 제공될 수 있다. 단계 수가 감소되고 재료가 효율적으로 사용되는 동일 단계에 의해 동일한 재료를 사용하여 픽셀 전극층 위에 스페이서 및 절연체를 형성하는 것이 바람직하다.
제 1 전극층(395) 위에 제공되는 스페이서(199)는 전기 루미네선트 층(188)이 제 1 전극층(395) 위에 형성될 때 증착 마스크에 의해 커버되지 않음으로, 전기 루미네선트 층(188)이 표면 위에 그리고 스페이서(199)의 주변에 형성되는 경우가 존재한다. 다른 한편으로, 절연체(186)가 거의 증착 마스크에 의해 전체적으로 커버되기 때문에, 전기 루미네선트 층(188)은 증착 마스크 등의 구멍의 주변 내의 측 에지 부분 위에 형성된다.
다음에, 도전막으로 형성된 제 2 전극층(189)은 전기 루미네선트 층(188) 위에 제공된다. 제 2 전극층(189)으로서, 낮은 일함수(Al, Ag, Li, Ca, 또는 MgAg, MgIn, AlLi과 같은 이들의 합금 및 CaF2와 같은 불화칼슘 또는 Ca3N2와 같은 질화칼슘과 같은 이들의 화합물)을 갖는 재료가 사용될 수 있다. 이 방식으로, 제 1 전극층(395), 전기 루미네선트 층(188) 및 제 2 전극층(189)으로 형성된 발광 소자(190)가 형성된다.
도 5에 도시된 이 실시예 모드의 디스플레이 장치에서, 발광 소자(190)로부터 방출되는 광은 제 1 전극층 측(395)으로부터 방출되어 도 5에서 화살표 방향으 로 전송된다.
제 2 전극층(189)을 커버하기 위하여 패시베이션 막(191)을 제공하는 것이 효율적이다. 패시베이션 막(191)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물(SiON) 실리콘 질산화물(SiNO), 알루미늄 질화물(AIN), 알루미늄 산질화물(AION), 산소보다 질소를 더 많이 함유하는 알루미늄 질산화물(AINO), 알루미늄 산화물, 다이아몬드-형 탄소(DLC) 또는 탄소 질화막(CN)을 함유하는 절연막의 단일 층 또는 적층된 층들로 형성될 수 있다. 게다가, 실록산 재료가 또한 사용될 수 있다.
이때, 탄소막, 특히 DLC 막이 효율적으로 사용되는 바람직한 커버리지를 갖는 패시베이션 막을 형성하는 것이 바람직하다. 실온으로부터 100℃ 까지의 온도 범위에서 증착될 수 있는 DLC 막은 저열 저항을 지닌 전기 루미네선트 층(188) 상에 손쉽게 형성될 수 있다. DLC 막은 플라즈마 CVD 방법(전형적으로, RF 플라즈마 CVD 방법, 마이크로웨이브 CVD 방법, 전자 사이클로트론 공명(ECR) CVD 방법, 열 필라멘트 CVD 방법 등), 연소 방법, 스퍼터링 방법, 이온 빔 증착 방법, 레이저 증착 방법 등에 의해 형성될 수 있다. 반응성 가스로서, 수소 가스 및 탄소 하이브르드 기반으로 한 가스(예를 들어, CH4, C2H2, C6H6 등)는 글로우 방전에 의해 이온화되도록 사용될 수 있고 이온들으 부의 자체-바이어스 전압이 가해지는 캐소드에 대한 충격으로 가속된다. 게다가, CN 막은 반응성 가스로서 C2H2 가스 및 N2 가스를 사용하여 형성될 수 있다. DLC 막은 산소에 대한 높은 차단 효과를 가짐으로써, 전 기 루미네선트 층(188)의 산화를 억압할 수 있다. 그러므로, 전기 루미네선트 층(188)이 다음 밀봉 단계 전 산화되는 문제가 방지될 수 있다.
이 방식으로, 발광 소자(190)가 밀봉 재료(192)로 형성되는 기판(100) 및 밀봉 기판(195)을 단단하게 고정시킴으로써, 발광 소자는 밀봉된다(도 5a 및 도 5b 참조). 본 발명의 디스플레이 장치에서, 밀봉 재료(192) 및 절연체(186)는 서로 접촉하지 않도록 이격되어 형성된다. 서로로부터 밀봉 재료(192) 및 절연체(186)를 형성함으로써, 심지어 고 수분 흡수성을 지닌 유기 재료를 사용하는 절연 재료가 절연체(186)에 사용될 때조차도, 수분이 손쉽게 침투되지 않음으로, 발광 소자의 저하를 방지하고 디스플레이 장치의 신뢰성을 개선시킬 수 있다. 밀봉 재료(192)로서, 이는 전형적으로, 가시광 경화성 수지, 자외선 경화성 수지, 또는 열경화성 수지를 사용하는 것이 바람직하다. 예를 들어, 비스페놀-A 액체 수지, 비스페놀-A 고체 수지, 브롬-함유 에폭시 수지, 비스페놀 F- 수지, 비스페놀-AD 수지, 페놀 수지, 크레졸 수지, 노블락 수지, 사이클로알리페틱 에폭시 수지, Epi-Bis 형(에피클로로하이드론-비스페놀) 에폭시 수지, 글리시딜 에스테르 수지, 글리시딜 아민 수지, 헤테로사이클릭 에폭시 수지 및 개질된 에폭시 수지. 밀봉 재료로 둘러싸여진 영역은 충전재(193)로 충전될 수 있는데, 이는 질소 분위기에서 밀봉됨으로써 질소로 충전될 수 있다. 최하부 방출 유형이 이 실시예 모드에서 사용되기 때문에, 충전재(193)는 광을 투과시키는데 필요로 되지 않는다. 그러나, 필터링 재료(193)를 통해서 광을 추출하는 경우에, 충전재는 광을 투과시키는데 필요로 된다. 전형적으로, 가시광 경화성, 자외선 경화성, 또는 열 경화성 에폭시 수지가 사용될 수 있 다. 상술된 단계들에 의해, 이 실시예 모드의 발광 소자를 사용하여 디스플레이 기능을 갖는 디스플레이 장치가 완성된다. 게다가, 충전재를 액체 상태로 드롭핑함으로써 충전재는 디스플레이 장치에 충전될 수 있다.
디스펜서 방법을 사용하는 드롭핑 주입 방법이 도 19와 관련하여 서술된다. 도 19의 드롭핑 주입 방법은 제어 장치(40), 촬상 수단(42), 헤드(43), 충전재(33), 마커(35), 마커(45), 배리어 층(34), 밀봉재(32), TFT 기판(30) 및 카운터 기판(20)을 포함한다. 충전재(33)는 밀봉재(32)에 의해 형성된 폐루프에서 헤드(43)로부터 1회 또는 다수회 드롭된다. 충전재가 높은 점성을 갖는 경우에, 충전재는 연속적으로 방출되어 중단없이 포밍 영역에 부착된다. 충전재가 낮은 점성을 갖는 경우에, 충전재는 도 19에 도시된 바와 같이 간헐적으로 방출되고 드롭된다. 이 때, 배리어 층(34)은 밀봉재(32)가 충전재(33)와 반응하는 것을 방지하도록 제공될 수 있다. 다음에, 기판은 진공에서 서로 부착되고 나서 충전재로 충전되도록 자외선에 의해 경화된다. 충전재로서, 수분 흡수성을 갖는 물질은 부가적인 수분 흡수 효과를 얻도록 사용되어, 소자의 저하를 방지할 수 있도록 한다.
건조제는 EL 디스플레이 패널에 제공되어 수부에 의한 저하를 방지한다. 이 실시예 모드에서, 건조제는 얇은 설계를 방지하지 않도록 밀봉 기판에서 픽셀 영역을 둘러싸도록 형성된 오목부에 제공된다. 게다가, 건조제는 또한, 수분을 효율적으로 흡수하기 위하여 수분 흡수 에어리어가 넓게 되도록 게이트 배선층에 대응하는 영역에 형성된다. 게다가, 건조제는 광을 방출하지 않는 게이트 배선층 위에 형성됨으로, 광 추출 효율은 결코 감소되지 않는다.
발광 소자가 유리 기판에 의해 밀봉되지만, 커버 재료에 의해 발광 소자를 기계적으로 밀봉하는 방법, 열경화성 수지 또는 자외선 경화성 수지에 의해 발광 소자를 밀봉하는 방법 또는 금속 산화물, 금속 질화물 등과 같은 고 배리어 특성을 갖는 박막에 의해 발광 소자를 밀봉하는 방법 중 임의의 한 방법이 사용될 수 있다는 점에 유의하여야 한다. 커버 재료로서, 유리, 세라믹 , 플라스틱, 또는 금속이 사용될 수 있지만, 광을 투과하는 재료는 광이 커버 재료 측으로 방출되는 경우에 사용될 필요가 있다. 발광 소자가 형성되는 기판 및 커버 재료는 열 처리 또는 자외선 조사 처리를 사용하여 수지를 경화함으로써 열 경화성 수지 또는 자외선 경화성 수지와 같은 밀봉 재료를 사용하여 부착됨으로써, 밀봉된 공간이 형성된다. 또한, 이 밀봉된 공간에서 산화바륨에 의해 표본화된 수분 흡수 재료를 제공하는 것이 유효하다. 수분 흡수 재료는 밀봉 재료와 접촉하여 파티션의 주변 위에 또는 그 내에 제공되어 발광 소자로부터의 광을 방지한다. 게다가, 발광 소자가 형성되는 기판 및 커버 재료 간에 형성된 공간은 열 경화성 수지 또는 자외선 경화성 수지로 충전될 수 있다. 이 경우에, 열경화성 수지 또는 자외선 경화성 수지에 산화바륨에 의해 표본화된 흡수재를 첨가하는 것이 효율적이다.
이 실시예 모드에서, FPC(194)는 외부 전기 접속을 위하여 외부 단자 접속 영역(202) 내의 이방성 도전층(196)을 통해서 단자 전극층(178)에 접속된다. 디스플레이 장치의 상부 평면도인 도 5a에 도시된 바와 같이, 이 실시예 모드로 제조된 디스플레이 장치는 스캔 라인 드라이버를 각각 포함하는 주변 드라이버 회로 영역들(207a 및 207b) 뿐만 아니라 신호 라인 드라이버 회로를 포함하는 드라이버 회로 영역(204)을 포함한다. 도 5b는 도 5a의 라인 A-B를 따라서 본 단면도이다.
도 10에 도시된 디스플레이 장치에서, 제 1 전극층(395)은 p-채널 박막 트랜지스터(176)에 접속되는 소스 전극층 또는 드레인 전극층(172b)을 형성하기 전 절연막(168) 위에 선택적으로 형성된다. 이 경우에, 이 실시예 모드에 따르면, 드레인 전극층(172b) 상의 소스 전극층은 제 1 전극층(395) 상에 적층된다. 소스 전극층 또는 드레인 전극층(172b) 앞에 제 1 전극층(395)을 형성함으로써, 평면 형성 영역이 형성될 수 있다. 따라서, 양호한 커버리지가 얻어질 수 있고, CMP와 같은 폴리시 처리가 충분하게 수행되어 평활도를 좋게한다.
도 10에서, 디스플레이 장치에 대향되어 제공되는 밀봉 기판(195)은 밀봉재(192) 및 건조제(299)가 제공되는 영역들에서 오목부들을 갖도록 형성된다.
밀봉 기판(195)에서 밀봉재(192)와 접촉하도록 하는 영역 내의 오목부를 형성함으로써, 밀봉재(192) 및 밀봉 기판(195) 간의 접촉 에어리어는 증가됨으로써, 접착제 강도가 향상될 수 있다. 밀봉재(192) 및 밀봉 기판(195) 간의 접착 강도를 고착시킴으로써, 밀봉 패턴의 폭은 종래의 것과 비교하여 협소하게 될 수 있다.
게다가, 밀봉 기판(195)에서, 건조제(299)가 제공되는 영역에서 오목부를 형성함으로써, 건조제(299)가 발광 소자(190)와 접촉하는 것이 방지될 수 있다. 따라서, 발광 소자(190)의 손상으로 인한 픽셀 결함은 방지될 수 있다.
이와 같은 오목부들을 갖는 밀봉 기판(195)은 각종 방법들에 의해 형성될 수 있다. 예를 들어, 밀봉 기판(195)은 다이아몬드 드릴 또는 프레싱을 사용하여 샌드블라스팅에 의해 형성되도록 접지될 수 있다.
또한, 유리 재료를 사용하여 밀봉 기판(195)을 형성하는 경우에, 그라인딩 또는 프레싱이 가해질 수 있다. 프레싱의 경우에, 액체 유리는 소정 형상을 얻기 위하여 사용된다. 더욱 바람직하게는, 액체 유리층(298)은 밀봉 기판(195) 위에 형성되고 나서 액체 유리층(298) 내의 오목부를 형성하도록 가압된다. 액체 유리층(298)은 열 처리 또는 열 프레싱에 의해 경화될 수 있다.
게다가, 실리콘 질화물, 실리콘 질산화물, 알루미늄 질화물 및 알루미늄 질산화물과 같은 질화막은 오염을 차단하기 위한 보호막(또한 차단층이라 칭함)(297)으로서 형성될 수 있다. 알루미늄 질화물, 알루미늄 질산화물 등이 높은 열 도전율을 갖기 때문에, 디스플레이 패널의 온도는 그 표면에 걸쳐서 균일하게 될 수 있다. 밀봉 기판(195)의 밀봉 재료(192) 포밍 영역의 내부 상에 질화막으로 형성될 수 있는 보호막(297)을 형성하는 것이 바람직하다.
이 방식으로, 밀봉 기판(195) 내에 오목부를 형성함으로써, 디스플레이 장치(또한 디스플레이 패널이라 칭함) 및 밀봉 기판(195)에는 대단히 좁은 간격으로 부착될 수 있다. 따라서, 예를 들어, 수반 등이 패널의 주변 내의 에지부로부터 침투되는 것이 억압될 수 있다.
휴대용 전화와 같은 무선 통신을 위한 전자 장치상에 디스플레이 장치를 설치하는 경우에, 밀봉 기판(195)을 위하여 사용되는 금속 기판은 전자기파 및 방향성에 나쁜 영향을 미칠 수 있다. 그러나, 이 문제는 유리 재료 등을 사용하여 밀봉 기판(195)을 형성함으로써 해결된다.
상술된 회로는 이 실시예 모드에서 형성되지만, 본 발명은 이에 제한되지 않 는다. IC 칩이 주변 드라이버 회로로서 상술된 COG 방법 또는 TAB 방법에 의해 설치될 수 있다. 게다가, 게이트 라인 드라이버 회로 및 소스 라인 드라이버 회로 각각은 단일 수 또는 다수로 제공될 수 있다.
본 발명의 디스플레이 장치에서, 영상 디스플레이를 위한 구동 방법은 특히 제한되지 않고 도트 순차 구동 방법, 선 순차 구동 방법, 면적 순차 구동 방법 등이 사용될 수 있다. 전형적으로, 선 순차 구동 방법이 사용될 수 있고, 시분할 그레이 스케일 구동 방법 및 에어리어 그레이 스케일 구동 방법이 적절하게 또한 사용될 수 있다. 게다가, 디스플레이 장치의 소스선으로 입력되는 비디오 신호는 아날로그 신호 또는 디지털 신호일 수 있다. 드라이버 회로 등은 비디오 신호에 따라서 적절하게 설계될 수 있다.
게다가, 디지털 비디오 신호를 사용하는 디스플레이 장치는 픽셀에 입력되는 정전압(CV) 또는 정전류(CC) 비디오 신호를 사용한다. 정전압(CV) 비디오 신호는 발광 소자(CVCV)에 인가되는 정전압 및 발광 소자(CVCC)에 인가되는 정전류를 포함한다. 게다가, 정전류(CC) 비디오 신호는 발광 소자(CCCV)에 인가되는 정전압 및 발광 소자(CCCC)에 인가되는 정전류를 포함한다.
본 발명을 따르면,, 고 신뢰성의 디스플레이 장치는 간단화된 단계들로 제조될 수 있다. 그러므로, 고 해상도 및 영상 품질의 디스플레이 장치는 고 수율, 저비용으로 제조될 수 있다.
[실시예 모드 3]
본 발명의 실시예 모드가 도 11a 내지 도 11c를 참조하여 설명된다. 이 실시 예 모드에서, 박막 트랜지스터의 게이트 전극층이 실시예 모드 1에 따라서 제조된 디스플레이 장치에서 상이한 구조를 갖는 예에 대해서 설명된다. 그러므로, 동일한 부분 또는 유사한 기능을 갖는 부분에 대한 설명은 반복되지 않을 것이다.
도 11a 내지 도 11c 각각은 디스플레이 장치의 제조 단계를 도시하는데, 이는 도 8b에 도시된 실시예 모드 1의 디스플레이 장치에 대응한다.
도 11a에서, 박막 트랜지스터들(273 및 274)은 주변 드라이버 회로 영역(214)에 제공되며, 도전층(277)은 접속 영역(215)에 제공되고, 박막 트랜지스터들(275 및 276)은 픽셀 영역(216)에 제공된다. 도 11a의 박막 트랜지스터의 게이트 전극층은 2개의 도전막들의 적층된 층들로 형성되는데, 여기서 최상부 게이트 전극층은 패턴닝되어 최하부 게이트 전극층 보다 얇은 폭을 갖는다. 최하부 게이트 전극층은 테이퍼링된 형상을 갖는 반면에 최상부 게이트 전극층은 테이퍼링된 형상을 갖지 않는다. 이 방식으로, 게이트 전극층은 테이퍼링된 형상 또는 사이드 각도가 테이퍼 없이 거의 수직한 형상을 가질 수 있다.
도 11b에서, 박막 트랜지스터들(273 및 374)은 주변 드라이버 회로 영역(214)에 제공되며, 도전층(377)은 접속 영역(215)에 제공되며, 박막 트랜지스터들(375 및 376)은 픽셀 영역(216)에 제공된다. 도 11b의 박막 트랜지스터의 게이트 전극층은 또한 2개의 도전막들의 적층된 층들로 형성되는데, 여기서 최상부 및 최하부 게이트 전극층들 각각은 연속적인 테이퍼링된 형상을 갖는다.
도 11c에서, 박막 트랜지스터들(473 및 474)은 주변 드라이버 회로 영역(214)에 제공되며, 도전층(477)은 접속 영역(215)에 제공되고 박막 트랜지스터들 (475 및 476)은 픽셀 영역(216)에 제공된다. 도 11c의 박막 트랜지스터의 게이트 전극층은 단층 구조및 테이퍼링된 형상을 갖는다. 이 방식으로, 게이트 전극층은 단층 구조를 가질 수 있다.
상술된 바와 같이, 게이트 전극층은 이의 구성 및 형상에 따른 각종 구조들을 가질 수 있다. 그러므로, 이로 인해 제조된 디스플레이 장치는 각종 구조들을 갖는다. 반도체 층 내의 불순물 영역의 구조 및 농도 분포는 불순물 영역이 자체-정렬된 방식으로 마스크로서 게이트 전극층을 사용하여 형성되는 경우에 게이트 전극층의 구조에 따라서 변화된다. 소망 기능을 갖는 박막 트랜지스터는 상술된 양상들을 고려하여 설계함으로써 제조될 수 있다.
이 실시예에 형성된 박막 트랜지스터의 게이트 전극층, 소스 전극층 및 드레인 전극층은 드롭렛 방출 방법에 의해 형성될 수 있다. 드롭렛 방출 방법은 액체 도전성 재료를 함유하는 조성물을 방출하고 건조 및 베이킹에 의해 이 조성물을 응고시키는 방법인데, 이로 인해 도전층 및 전극층을 형성한다. 절연 재료를 함유하는 조성물을 방출하고 건조 및 베이킹에 의해 이를 응고시킴으로써, 절연층이 또한 형성될 수 있다. 드롭렛 방출 방법에 의해, 도전층 및 절연층과 같은 디스플레이 장치의 구성은 선택적으로 형성될 수 있으며, 이는 제조 단계들을 간단화하고 재료들의 손실을 감소시킨다. 따라서, 디스플레이 장치는 고 생산성, 저비용으로 제조될 수 있다.
드롭렛 방출 방법에 사용되는 드롭렛 방출 수단은 일반적으로 조성물의 방출 오리피스를 갖는 노즐 또는 하나 또는 다수의 노즐들이 제공된 헤드와 같은 드롭렛 들을 방출하는 수단이라 칭한다. 드롭렛 방출 수단의 노즐의 직경은 0.02 내지 100㎛(바람직하게는, 30㎛ 또는 이보다 적은)으로 설정되고 노즐로부터의 조성물의 방출 량은 0.001 내지 100pl(바람직하게는, 0.1 내지 40pl, 및 더욱 바람직하게는 10pl 또는 이보다 적은)으로 설정된다. 방출량은 노즐의 직경에 비례하여 증가한다. 물체 및 노즐의 방출구 간의 거리는 소망 위치에서 방출하기 위하여 가능한 근접한 것이 바람직한데, 바람직하게는 0.1 내지 3mm(바람직하게는 1mm 또는 이보다 적게) 설정된다.
방출구로부터 방출된 조성물로서, 도전 재료가 용제에서 용해되거나 분산되는 조성물이 사용된다. 도전 재료는 Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W 및 Al과 같은 금속, Cd 및 Zn의 금속 설파이드(metal sulfide), Fe, Ti, Si, Ge, Si, Zr, Ba 등의 산화물의 미세 입자들 또는 분산 나노입자들에 대응한다. 게다가, 도전 재료는 인듐 주석 산화물(ITO), 인듐 주석 산화물 및 실리콘 산화물에 의해 형성된 ITSO, 유기 인듐, 유기 주석, 산화 아연, 질화 티타늄 등에 대응하는데, 이는 광 투과성 도전막으로서 사용된다. 상술된 도전 재료들은 다수의 유형들을 혼합함으로써 사용될 수 있다. 그러나, 방출구로부터 방출되는 조성물로서, Au, Ag 및 Cu중 임의의 하나가 용제에서 용해 또는 분산되는 조성물은 바람직하게는 특정 저항값을 고려함으로써 사용되고, 더욱 바람직하게는 저 저항을 갖는 Ag 및 Cu가 사용될 수 있다. 그러나, Ag 또는 Cu를 사용하는 경우에, 이는 불순물에 대한 수단으로서 배리어 막을 제공하는 것이 바람직하다. 배리어 막으로서, 실리콘 질화막 또는 니켈 붕소(NiB)가 사용될 수 있다.
게다가, 도전성 재료가 다수의 층들이 되도록 다른 도전성 재료들로 코팅되는 입자가 사용될 수 있다. 예를 들어, 구리가 니켈 붕소(NiB)로 코팅되고 나서 은으로 코팅되는 3층 구조 입자가 사용될 수 있다. 이와 같은 용제들에 대해서, 부틸 아세테이트 및 에틸 아세테이트와 같은 에스테르들, 이소프로필 알콜 및 에틸 알콜과 같은 알콜들, 메틸 에틸 케톤 및 아세톤과 같은 유기 용제들, 물 등이 사용될 수 있다. 조성물의 점도는 바람직하게는 20mPa.s(cp) 또는 이보다 적은 것이 바람직하다. 이는 조성물이 건조로부터 방지되고 조성물이 방출구로부터 완만하게 방출되기 때문이다. 조성물의 표면 장력은 바람직하게는 40mN/m 또는 이보다 적다. 그러나, 조성물 등의 점도는 사용될 용제 및 용도에 따라서 적절하게 조정될 수 있다. 예를 들어, ITO, 유기 인듐, 또는 유기 주석이 용제에서 용해되거나 분산되는 조성물의 점도는 5 내지 20mPa.s이며, 은이 용제에서 용해되거나 분산되는 조성물의 점도는 5 내지 20mPa.s이고, 금이 용제에서 용해되거나 분산되는 조성물의 점도는 5 내지 20mPa.s이다.
도전층은 다수의 도전 재료들을 적층함으로써 형성될 수 있다. 게다가, 도전층은 도전 재료로서 은을 사용하여 드롭렛 방출 방법에 의해 형성될 수 있다. 그 후, 이는 구리 등으로 도금될 수 있다. 도금은 전기분해 또는 화학(무전극) 도금 방법에 의해 수행될 수 있다. 도금은 도금 재료를 갖는 용액으로 충전되는 용기 내로 기판 표면을 담금으로써 수행될 수 있다. 도금 재료를 갖는 용액은 도포되어, 용액이 비스듬하게(또는 수직으로) 배치된 기판을 지닌 기판 표면 위로 흐르도록 할 수 있다. 도금이 비스듬하게 배치된 기판으로 용액을 도포함으로써 수행될 때, 프로세스 장치를 소형화하는 이점이 있다.
도전 재료의 입자의 직경은 노즐들이 클로깅되는 것을 방지하고 고선명 패턴을 제조하기 위하여 가능한 작게 되는 것이 바람직하지만, 이는 노즐의 직경, 소망 형상의 패턴 등에 좌우된다. 도전 재료의 입자의 직경은 0.1㎛ 또는 그보다 적은 것이 바람직하다. 화합물은 전기분해 방법, 원자화 방법, 습식 리듀싱 방법(wet reducing method)과 같은 공지된 방법에 의해 형성되고 이의 입자 크기는 통상적으로 약 0.01 내지 10이다. 그러나, 가스 증발법이 사용될 때, 분산제로 보호되는 나노분자는 약 7nm 만큼 미세하다. 입자들의 각 표면이 코팅으로 커버될 때, 나노입자들은 용제에서 응집되지 않고 실온에서 용제에서 균일하게 분산되고 액체의 특성과 유사한 특성을 나타낸다. 따라서, 코팅을 사용하는 것이 바람직하다.
조성물 방출 단계는 감압 하에서 실행될 수 있다. 조성물 방출 단계는 감압하에서 수행되는 것이 바람직한데, 그 이유는 산화막 등이 도전층들의 표면상에 형성되지 않기 때문이다. 조성물을 기판에 방출한 후, 건조 단계 및 베이킹 단계중 한 단계 또는 두 단계가 수행된다. 건조 단계 및 베이킹 단계 각각은 열 처리 단계이다. 예를 들어, 건조 단계는 3분 동안 100℃의 온도에서 수행되는 반면에, 베이킹 단계는 15 내지 60분 동안 200 내지 350℃의 온도에서 수행되고, 이 목적들, 온도들 및 시간은 가변된다. 건조 및 베이킹 단계들은 표준 압력 또는 감압하에서 레이저 광 조사, 금속 열 어닐링, 가열노, 등에서 수행된다. 게다가, 열처리를 수행하는 타이밍 및 열 처리의 수는 특히 제한되지 않는다. 기판은 미리 가열되어 건조 및 베이킹 단계들을 바람직하게 수행한다. 이때, 가열 온도는 기판 등의 재료에 좌 우되지만, 일반적으로 100 내지 800℃ (바람직하게는 200 내지 350℃)가 되도록 설정된다. 이 프로세스를 따르면, 나노미터-크기 입자들은 서로 접촉하고 함께 용융되고, 용융된 본드는 특성면에서 경화 및 수축 수지뿐만 아니라 조성물에서 용제를 휘발하거나 분산제를 화학적으로 제거함으로써 가속된다.
연속파 또는 펄싱된 가스 레이저 또는 고상 레이저는 레이저 광 조사를 위하여 사용되는데, 이는 건조 또는 베이킹 단계에서 실행된다. 엑사이머 레이저로서, He-Cd 레이저, Ar 레이저 등이 전자의 가스 레이저로 언급되는 반면에, Cr, Nd 등으로 도핑되는 YAG, YVO4, 및 GdVO4와 같은 결정들을 사용하는 레이저들은 후자의 고상 레이저용으로 언급된다. 연속파 레이저는 레이저 광의 흡수율과 관계하여 사용되는 것이 바람직하다. 대안적으로, 펄싱된 발진 및 연속파를 결합하는 레이저 조사 방법이 사용될 수 있다. 게다가, 레이저 광을 사용한 열처리는 순간적으로 수 마이크로초 내지 수십 초동안 순간적으로 수행되어 기판의 내열성에 따라서 기판을 파괴하지 않도록 한다. 급속 열 어닐링(RTA)은 불활성 가스 분위기 하에서 적외선 광을 통해서 자외선 광을 방출시키는 적외선 램프, 할로겐 램프, 등으로 온도를 급속하게 상승시키면서 수 마이크로초 내지 수십 분 동안 기판을 순간적으로 가열함으로써 수행된다. 이 처리가 순간적으로 수행되기 때문에, 최상부 표면의 박막만이 실질적으로 가열되어, 밑에놓인 막들이 나쁜 영향을 받지 않도록 한다. 즉, 이 열 처리는 플라스틱 기판과 같은 저 내열성을 갖는 기판에 나쁜 영향을 미치지 않는다.
도전층을 형성한 후, 이의 표면은 압력을 가함으로써 평활하게 되어 평활도를 증가시킨다. 도전층의 표면을 가압하는 방법으로서, 롤러 등은 표면을 스캔닝하여 불균일성을 균일하게 하거나 이 표면은 플랫 플레이트 등으로 가압될 수 있다. 표면들을 가압시에, 가열 단계가 실행될 수 있다. 또한, 도전층의 표면은 용제등을 사용하여 연화되거나 용해될 수 있고 불균일성은 에어 나이프에 의해 제거될 수 있다. 대안적으로, 불균일성은 CMP 방법에 의해 폴리시될 수 있다. 이 단계는 불균일성이 드롭렛 방법으로 인해 발생되는 경우에 임의로 적용되어 불균일한 표면을 균일하게 한다.
반도체는 인쇄 방법, 스프레이 도포 방법, 스핀 코팅 방법, 드롭렛 방출 방법 등에 의해 유기 반도체 재료를 사용하여 형성될 수 있다. 이 경우에, 상술된 에칭 단계가 필요로 되지 않기 때문에, 단계들의 수는 감소될 수 있다. 유기 반도체로서, 저 분자량 유기 재료, 고 분자량 유기 재료, 유기 안료, 도전성 고 분자량 유기 재료등이 사용될 수 있다. 공액 이중 본드들을 포함하는 스켈톤(skeleton)을 지닌 p-공액의 고분자량 재료는 본 발명에 사용되는 유기 반도체 재료로서 사용된다. 전형적으로, 폴리티오펜, 폴리플루오르, 폴리(3-알킬 티오펜), 폴리티오펜 유도체 및 펜타센과 같은 가용성 고 분자량 재료가 사용될 수 있다.
이 실시예 모드는 실시예 모드들 1 및 2와 관련하여 수행될 수 있다.
[실시예 모드 4]
발광 소자를 갖는 디스플레이 장치가 본 발명에 의해 형성될 수 있다. 발광 소자의 광은 최하부, 최상부 또는 이중 표면들로 방출된다. 이 실시예 모드에서, 원-사이드 방출 유형으로서 이중 방출 유형 및 최상부 방출 유형이 도 12 및 도 13과 관련하여 서술된다.
도 12에 도시된 디스플레이 장치는 소자 기판(1300), 박막 트랜지스터들(1355, 1365, 1375), 제 1 전극층(1317), 전기 루미네선트 층(1319), 제 2 전극층(1320), 광 투과성 도전막(1321), 충전재(1322), 밀봉재(1325), 게이트 절연층(1310), 절연막들(1311 및 1312), 절연체(1314), 밀봉 기판(1323), 배선층(1380), 단자 전극층(1381), 이방성 도전층(1382), FPC(1383) 및 스페이서(1330)를 포함한다. 상이한 형상들을 갖는 다수의 스페이서들은 제 1 전극층(1317) 위에 형성될 수 있다. 디스플레이 층은 분리 영역(221), 외부 단자 접속 영역(222), 배선 영역(223), 주변 드라이버 회로 영역(224), 및 픽셀 영역(226)을 포함한다. 충전재(1322)는 도 19의 드롭핑 방법에서처럼 액체 조성물을 드롭핑함으로써 형성될 수 있다. 충전재가 드롭핑 방법에 의해 형성되는 소자 기판 및 밀봉 기판(1323)은 발광 디스플레이 장치를 밀봉하도록 부착된다. 이 실시예 모드에서, 액체 건조제는 드롭핑에 의해 주입되고 충전재(1322)로서 사용되도록 응고된다. 따라서, 수분 흡수 효과가 얻어질 수 있고 소자들의 저하는 방지될 수 있다.
도 12에 도시된 디스플레이 장치는 또한 소자 기판(1300)측 및 밀봉 기판(1323)측으로 화살표 방향들로 광을 방출시키는 이중 방출 유형이다. 이 실시예 모드에서, 제 1 전극층(1317)은 광 투과성 도전막을 형성하고 이 막을 소망 형상으로 에칭함으로써 형성된다. 광 투과성 막은 제 1 전극층(1317)으로서 사용될 수 있다. 제 1 전극층(1317)으로서, 티타늄 질화막 또는 티타늄 막은 상술된 광 투과성 도전 막과 달리 사용될 수 있다. 이 경우에, 광 투과성 도전막을 형성한 후, 티타늄 질화막 또는 티타늄 막은 광을 투과시키도록 하는데 충분히 얇게 형성된다(바람직하게는 약 5 내지 30nm). 이 실시예 모드에서, ITSO는 제 1 전극층(1317)으로서 사용된다.
다음에, 도전막으로 형성된 제 2 전극층(1320)은 전기 루미네선트 층(1319) 위에 제공된다. 제 2 전극층(1320)으로서, 낮은 일함수(Al, Ag, Li, Ca, MgAg, MgIn, AlLi과 같은 이들의 합금 및 CaF2와 같은 불화칼슘 또는 Ca3N2와 같은 질화칼슘과 같은 이들의 화합물)을 갖는 재료가 사용될 수 있다. 도 12의 디스플레이 장치에서, 더욱 얇은 막 두께(MgAg: 10nm의 막 두께)를 갖는 금속 박막은 제 2 전극층(1320)에 사용되고 100nm의 두께를 갖는 ITSO는 광 투과성 도전막(1321)에 사용되어 광을 투과시킨다. 광 투과성 도전막(1321)으로서, 상술된 제 1 전극층(1317)과 유사한 막이 사용될 수 있다.
도 13의 디스플레이 장치는 광을 화살표 방향으로 최상부로 방출시키는 원-사이드 광 방출 유형이다. 도 13에 도시된 디스플레이 장치는 소자 기판(1600), 박막 트랜지스터들(1655, 1665 및 1675), 반사체인 금속 층(1624), 제 1 전극층(1617), 전기 루미네선트 층(1619), 제 2 전극층(1620), 광투과 도전막(1621), 충전재(1622), 밀봉재(1625), 게이트 절연층(1610), 절연막들(1611, 1612, 1614), 밀봉 기판(1623), 배선층(1680), 단자 전극층(1681), 이방성 도전층(1682), FPC(1683), 및 스페이서(1680)를 포함한다. 도 13의 디스플레이 장치에서, 단자 전 극층(1681) 위에 적층되는 절연층은 에칭되어 제거된다. 이 방식으로, 수분을 투과시키는 절연층이 단자 전극층의 주변에 제공되지 않는 구조는 신뢰성을 개선시킨다. 게다가, 디스플레이 장치는 분리 영역(231), 외부 단자 접속 영역(232), 배선 영역(233), 주변 드라이버 회로 영역(234) 및 픽셀 영역(236)을 포함한다. 이 경우에, 도 12에 도시된 이중 방출 유형 디스플레이 장치에서, 반사체인 금속층(1624)은 제 1 전극층(1317) 아래에 형성된다. 애노드로서 기능하는 광 투과성 도전막인 제 1 전극층(1617)은 반사체인 금속층(1624) 위에 형성된다. 단지 광을 반사시키는데 필요로 되는 금속층(1624)은 Ta, W, Ti, Mo, Al, Cu 등으로 형성될 수 있다. 가시광 영역에서 고 반사 특성을 갖는 물질을 사용하는 것이 바람직하다. 이 실시예 모드에서, TiN 막이 사용된다.
도전막으로 형성된 제 2 전극층(1620)은 전기 루미네선트 층(1619) 위에 제공된다. 캐소드로서 기능하는 제 2 전극층(1620)으로서, 낮은 일함수(Al, Ag, Li, Ca, MgAg, MgIn, AlLi과 같은 이들의 합금 및 CaF2와 같은 불화칼슘 또는 Ca3N2와 같은 질화칼슘과 같은 이들의 화합물)을 갖는 재료가 사용될 수 있다. 이 실시예 모드에서, 얇은 두께(MgAg: 10nm의 두께)를 갖는 금속 박막 및 110nm의 두께를 지닌 ITSO는 제 2 전극층(1620) 및 광 투과성 도전막(1621)으로서 적층된다.
본 발명에 적용가능한 발광 소자는 상술된 실시예 모드에서 서술된 바와 같은 구조를 사용할 수 있다. 게다가, 이하의 실시예 모드에서 발광 소자의 구조는 상술된 실시예 모드와 결합하여 사용될 수 있다. 발광 소자는 이들 간에 다수의 층 들을 샌드위치하는 한쌍의 전극들을 갖는데, 이 전극중 적어도 하나는 발광 물질(또한, 전기 루미네선트 층이라 칭함)을 포함하는 층이다.
예를 들어, 바람직한 발광 소자는 발광 물질을 함유하는 층 및 무기 물질 및 유지 물질을 함유하는 혼합된 층으로 형성되는 적어도 한 층을 갖는다. 이 혼합된 층은 무기 물질 및 유기 물질 간에서 선택됨으로써 정공 주입/운반 층 또는 전자 주입/운반 층이 될 수 있다.
정공 주입/운반 층의 조합의 예는 다음과 같다. 무기 물질로서, 산화몰리브덴(MoOx), 산화 바나듐(VOx), 산화 루테늄(RuOx), 산화 텅스텐(WOx) 등이 사용될 수 있다. 게다가, 인듐 주석 산화물(ITO), 산화아연(ZnO), 산화주석(SnO)이 사용될 수 있다. 그러나, 본 발명은 상술된 물질들로 제한되지 않고 다른 물질들이 또한 사용될 수 있다. 유기 물질로서, 
과 같은 높은 정공 운반 특성을 갖는 화합물과 같은 방향족 아민(즉, 하나는 벤젠 링-질소 본드를 갖는다)이 사용될 수 있다. 그러나, 본 발명은 상술된 바로 제한되지 않고 다른 물질들이 또한 사용될 수 있다.
이하는 전자 주입/운반 층들의 조합의 예이다. 무기 물질로서, 리튬, 세슘, 마그네슘 칼슘, 바륨, 에르븀 및 이터븀으로부터 선택된 전자 도너를 갖는 하나 이상의 금속이 사용된다. 유기 물질로서, 
과 같은 고 전자 운반 특성을 갖는 물질과 같은 퀴노린 스켈톤 또는 벤조퀴노린 스켈톤을 갖는 금속 착체(complex)로 형성된 층이 사용될 수 있다. 게다가, 
과 같은 옥소졸-계 또는 티아졸-계 리간들을 함유하는 금속 착체가 또한 사용될 수 있다. 금속 착체 이외에, 
, 바쏘페나탄쓰로린(bathophenanthroline)(약어, BPhen), 바쏘쿠프로인(bathocuproin)(약어, BCP) 등이 또한 사용될 수 있다. 그러나, 본 발명은 상술된 실시예 모드들에서 서술된 다른 물질들뿐만 아니라 이 실시예 모드에서 서술된 물질들을 사용할 수 있다.
발광 소자는 발광 물질 및 상술된 층을 함유하는 층을 적절하게 결합함으로써 형성된다. 예를 들어, 정공 주입/운반 층 또는 전자 주입/운반 층은 발광 물질을 함유하는 층의 한 측상에 제공될 수 있다. 게다가, 정공 주입/운반 층은 한 층상에 제공될 수 있는 반면에 전자 주입/운반 층은 그 사이에 샌드위치된 발광 물질 을 함유하는 층을 지닌 다른 측상에 제공된다.
이 쌍의 전극들 중 적어도 하나 또는 두 전극은 산화인듐, 산화 주석, 산화아연, 적어도 다수의 상술된 물질들이 혼합되는 광 투과성 도전 물질로 형성된다. 예를 들어, 산화인듐 및 산화주석(또한, ITO라 칭함)의 혼합물, 산화인듐 및 산화아연의 혼합물 등이 사용된다. 게다가, 이들 산화물의 결정화를 억압하고 다수의 표면을 유지하기 위하여 실리콘 산화물, 티타늄 산화물, 몰리브덴 산화물과 같은 적절한 량의 산화물을 함유하는 광 투과성 도전 물질이 또한 사용될 수 있다. 게다가, 이 쌍의 전극들 중 적어도 한 전극은 주 성분으로서 알루미늄, 은, 티타늄, 탄탈륨, 몰리브덴, 크롬, 텅스텐 등을 함유하는 금속 물질로 형성될 수 있다.
이 실시예에 적용될 수 있는 발광 소자 모드는 도 27a 내지 도 27d에 도시된다. 발광 소자는 제 1 전극층(870) 및 제 2 전극층(850) 간에 샌드위치된 전기 루미네선트 층(860)을 갖는다. 제 1 전극층 및 제 2 전극층을 위한 재료는 일함수를 고려하여 선택되도록 하는데 필요로 되고 제 1 전극층 및 제 2 전극층은 픽셀 구조 를 따른 애노드 또는 캐소드일 수 있다. 이 실시예 모드에서, 구동 TFT는 p-채널 TFT인 경우에, 제 1 전극층은 애노드이고 제 2 전극층은 캐소드이다. 게다가, 구동 TFT는 n-채널 TFT이며, 제 1 전극층은 캐소드이고 제 2 전극층은 애노드이다.
도 27a 및 도 27b에서, 제 1 전극층(870)은 애노드이고 제 2 전극층(850)은 캐소드이다. 전기 루미네선트 층(860)은 제 1 전극층(870) 측으로부터 HIL(정공 주입 층)/HTL(정공 운반 층)(804), EML(발광층)(803), ETL(전자 운반층)/EIL(전자 주입층)(802) 및 제 2 전극층(850) 이 순서로 적층함으로써 형성되는 것이 바람직하 다. 도 27a는 광을 투과하는 산화물 도전 재료로 형성되는 전극층(805)으로 형성되는 제 1 전극층(870)으로부터 방출되고, 제 2 전극층은 알루미늄과 같은 금속 재료로 형성된 전극층(800) 및 LiF 및 MgAg와 같은 알칼리 금속 또는 알칼라인 희토류 금속을 함유하는 전극층(801)으로 형성된다. 도 27b는 알루미늄 및 티타늄과 같은 금속 또는 상술된 금속 또는 화학량론 조성비 이하의 농도의 질소를 함유하는 금속 재료로 형성된 전극층(807)으로 형성되는 제 2 전극층(850) 및 1 내지 15 원자%의 농도의 실리콘 산화물을 함유하는 산화물 도전 재료로 형성되는 제 2 전극층(806)으로부터 광이 방출되는 구조를 도시한 것이다. 제 2 전극층은 LiF 및 MgAg와 같은 알칼라인 금속 또는 알칼라인 희토류 금속을 함유하는 전극층(801) 및 전기 루미네선트 층(860) 측으로부터 알루미늄과 같은 금속 재료로 형성되는 전극층(800)으로 형성된다. 광을 투과할 수 있도록 100nm 또는 이보다 적은 두께의 층들 둘 다를 형성함으로써, 광은 제 2 전극층(850)으로부터 방출될 수 있다.
도 27c 및 도 27d에서, 제 1 전극층(870)은 캐소드이고 제 2 전극층(850)은 애노드이다. 전기 루미네선트 층(860)은 캐소드 측으로부터 애노드로서 EIL(전자 주입층)/ETL(전자 운반층)(802), EML(발광층)(803), HTL(정공 운반층)/HIL(정공 주입 층)(804) 및 제 2 전극층(850)을 이 순서로 적층함으로써 형성되는 것이 바람직하다. 도 27c는 LiF 및 MgAg와 같은 알칼리 금속 또는 알칼라인 희토류 금속을 함유하는 전극층(801) 및 알루미늄과 같은 금속 재료로 형성된 전극층(800)으로 형성되는 제 1 전극층(870)으로부터 광을 방출시키는 구조를 도시한다. 광을 투과할 수 있도록 100nm 또는 이보다 적은 두께의 층들 둘 다를 형성함으로써, 광은 제 1 전 극층(850)으로부터 방출될 수 있다. 제 2 전극층은 1 내지 15원자 %의 농도의 실리콘 산화물을 함유하는 산화물 도전성 재료로 형성되는 제 2 전극층(806) 및 알루미늄 및 티타늄과 같은 금속으로 형성되는 전극층(807) 또는 상술된 금속 및 전기 루미네선트 층(860) 측으로부터 화학량론 조성비 이하의 농도의 질소를 함유하는 금속으로 형성된 전극층(807)으로 형성된다. 도 27d는 광이 제 2 전극층(850)으로부터 방출되는 구조를 도시한다. 제 1 전극층(870)은 전기 루미네선트 층(860)으로부터 방출되는 광을 반사하도록 하는데 충분한 두께가 되도록, LiF 및 MgAg와 같은 알칼라인 금속 또는 알칼라인 희토류 금속을 함유하는 전극층(801) 및 전기 루미네선트 층(860) 측으로부터 알루미늄과 같은 금속 재료로 형성되는 전극층(800)으로 형성된다. 제 2 전극층(850)은 광을 투과시키는 산화물 도전성 재료로 형성되는 전극층(805)으로 형성된다. 전기 루미네선트 층은 단일층 구조 또는 적층된-층 구조 이외의 혼합된 층 구조를 가질 수 있다는 점에 유의하여야 한다.
게다가, 적색(R), 녹색(G), 및 청색(B)의 광 방출을 나타내는 재료는 전기 루미네선트 층으로서 증착 마스크 등을 사용하여 기상 증착 방법에 의해 선택적으로 형성된다. 적색(R), 녹색(G) 및 청색(B)의 광 방출을 나타내는 재료는 칼러 필터(저분자 또는 고분자량 재료 등)와 유사한 드롭렛 방출 방법에 의해 형성될 수 있다. 이 경우는 RGB가 마스크 없이 별도로 증착될 수 있기 때문에 바람직하다.
최상부 방출 유형 패널의 제 2 전극층으로서 광을 각각 투과시키는 ITO 및 ITSO를 사용하는 경우에, Li를 벤조사졸 유도체들(BzOs) 등으로 도핑함으로써 형성되는 BzOs-Li 등이 사용될 수 있다. 게다가, R, G 및 B의 각 방출 칼러에 대응하는 도펀트(R의 경우에 DCM 등, G의 경우에 DMQD 등)로 도핑되는 Alq3는 전기 루미네선트 층(EML)로서 사용될 수 있다.
전기 루미네선트 층(EML)의 재료는 상기 재료들로 제한되지 않는다. 예를 들어, 정공 주입 특성은 CuPc 또는 PEDOT 및 a-NPD 또는 루브레네를 사용하는 대신에 몰리브덴 산화물(MoOx:x=2 내지 3) 등과 같은 산화물들의 공동-증발에 의해 개선될 수 있다. 이와 같은 방식으로, 유기 재료(저분자량 또는 고분자량 재료) 또는 유기 재료 및 무기 재료의 복합 재료는 전기 루미네선트 재료로서 사용될 수 있다. 이하부터, 발광 소자를 형성하는 재료가 상세하게 설명된다.
특히 고 전자 운반 특성을 갖는 재료로서 전하 주입/운반 재료들 중에서, 예를 들어 
과 같은 퀴노린 스켈톤 또는 벤조퀴노린 스켈톤을 갖는 금속 착체 등이 사용될 수 있다. 고 정공 운반 특성을 갖는 재료로서, 예를 들어, 
과 같은 방향족 아민(즉, 하나는 벤젠 링-질소 본드를 갖는다)계 화합물이 사용될 수 있다.
전하 주입/정공 물질들 중에서, 특히 높은 전자 주입 특성을 갖는 재료로서, 리튬 플루오르(LiF), 세슘 플루오르(CsF), 칼슘 플루오르(CaF2), 등과 같은 알칼리 희토류 금속 또는 알칼리 금속의 화합물이 사용될 수 있다. 게다가, 마그네슘(Mg) 과 같은 알칼리 희토류 금속 및 고 전자 운반 특성을 갖는 재료 Alq3과 같은 고 전자 운반 특성을 갖는 재료의 혼합물이 사용될 수 있다.
전하 주입/운반 물질들 중에서, 고 정공 주입 특성을 갖는 재료로서, 예를 들어, 산화 몰리브덴(MoOx), 산화 바나듐(VOx), 산화 루테늄(RuOx), 산화 텅스텐(WOx), 산화 마그네슘(MnOx) 등과 같은 금속 산화물이 사용될 수 있다. 게다가, 파탈로시안(약어, H2PC) 또는 구리 파탈로시안(CuPc)와 같은 파탈로시안 화합물이 사용될 수 있다.
상이한 방출 파장 대역들을 갖는 각 발광층들이 칼러 디스플레이를 위하여 각 픽셀에 제공되는 구조를 발광층이 가질 수 있다. 전형적으로, R(적색), 녹색(G) 및 B(청색) 각각에 대응하는 발광층들이 형성된다. 이 예에서, 색 순도는 개선될 수 있고 픽셀 부분은 픽셀의 광 방출 측에서 각 방출 파장 영역에 광 투과성 필터를 제공함으로써 미러 표면(반사)이 되는 것을 방지한다. 필터를 제공함으로써, 종래 필요로 되는 원형 편파 광 플레이트 등이 필요로 되지 않으며, 게다가, 광은 광 손실 없이 발광층으로부터 방출될 수 있다. 게다가, 픽셀 부분(디스플레이 스크린)을 비스듬하게 관찰하는 경우에 발생되는 칼러 변화들은 더욱 감소될 수 있다.
각종 발광 재료들이 존재한다. 저분자량 유기 발광 재료로서, 
등이 사용될 수 있다. 또 다른 재료가 또한 사용될 수 있다.
고 분자량 유기 발광 재료는 저 분자량 유기 발광 재료의 강도보다 높은 물리적 강도를 가짐으로, 발광 소자는 고 내구성을 갖도록 제조될 수 있다. 발광 소자는 발광층이 코팅에 의해 형성될 수 있기 때문에 비교적 손쉽게 제조될 수 있다. 고 분자량 유기 발광 재료를 사용하는 발광 소자의 구조는 근 본적으로 저 분자량 유기 발광 재료를 사용하는 발광 소자의 구조와 동일하다. 이 구조는 캐소드, 유기 발광 층 및 애노드를 순차적으로 적층함으로써 형성된다. 그러나, 저 분자량 유기 발광 재료를 사용하는 경우에 고 분자량 유기 발광 재료를 사용할 때 형성되는 계층화된 구조를 형성하는 것이 곤란하다. 특히, 캐소드, 발광층, 정공 운반층, 및 애노드를 순차적으로 적층함으로써 형성되는 구조가 사용된다.
방출 칼러가 발광층을 형성하기 위한 재료에 좌우되기 때문에, 소망의 광 방출을 나타내는 발광 소자는 재료를 선택함으로써 형성될 수 있다. 고분자량 전기 루미네선트 재료로서, 폴리파라페닐렌 비닐렌계 재료, 폴리파라페닐렌계 재료, 폴리티오페넨계 재료, 또는 폴리플루오르계 재료가 사용될 수 있다.
폴리파라페닐렌 비닐렌계 재료로서, 
등의
유도체가 사용된다. 폴리파라페닐렌계 재료로서, 
등의 유도체가 사용된다. 폴리티오페넨 계 재료로서, 
등의 유도체가 사용된다. 폴리플루오르계 재료로서, 
의 유도체가 사용된다.
애노드로부터의 정공들의 주입 특성은 발광 특성을 갖는 고분자량 유기 발광 재료 및 애노드 간의 정공 운반 특성을 갖는 고분자량 유기 발광 재료를 개입함으로써 개선될 수 있다. 일반적으로, 물에서 용해되는 어셉터 재료 및 정공 운반 특성 고분자량 유기 발광 재료는 스핀 코팅 방법에 의해 코팅된다. 정공 운반 특성을 갖는 고분자량 유기 발광 재료는 유기 용제에서 용해되는데, 이에 따라서, 이 재료는 발광 특성을 갖는 유기 발광 재료 위에 적층될 수 있다. 정공 운반 특성을 갖는 고 분자량 유기 발광 재료로서, 어셉터 재료로서 캠포릭 설포닉 산(CSA) 및 PEDOT 의 혼합물, 어셉터 재료로서 폴리스티렌 설포닉 [PSS] 및 폴리아닐린[PANI]의 혼합물이 사용될 수 있다.
발광층은 모노 방출 칼러 또는 화이트 방출 칼러를 나타내도록 형성될 수 있다. 화이트 방출 재료를 사용하는 경우에, 칼러 디스플레이는 특정 파장에서 광(칼러화된 층)을 투과시키는 필터가 픽셀의 광 방출 측에 제공될 때 실현될 수 있다. 화이트 방출을 나타내는 발광 층을 형성하기 위하여, 예를 들어 Alq3, 적색 발광 소자로서 Nile 적색으로 도핑되는 Alq3, p-ErTAZ 및 TPD(방향족 디아민)이 기상 증착 방법에 의해 순차적으로 증착된다. 발광층이 스핀 코팅 방법에 의해 형성되는 경우에, 이 재료는 코팅된 후 진공 가열에 의해 바람직하게 베이킹된다. 예를 들어, 폴리(에틸렌 디옥시티오펜)/폴리(스티렌 설포네이트) 용액(PEDOT/PSS)은 전체 표면에 걸쳐서 코팅되고 베이킹될 수 있고 발광층으로서 기능하는 안료들(1,1,4,4-tetraphenyl-1,3-butadiene(약어, TPB), 4-dicyanomethylene-2-methyl-6-(p-dimethylamino-styryl)-4H-pyran(DCM1), Nile 적색, (쿠마린 6(coumarin 6) 등)으로 도핑되는 폴리비닐카보졸(PVK)이 전체 표면에 걸쳐서 코팅되고 베이킹될 수 있다.
발광층은 또한 단일층으로 형성될 수 있다. 이 경우에, 발광층은 전자 운반 특성을 갖는 1,3,4-옥사디아졸 유도체(PBD)로 분산되는 정공 운반 특성을 갖는 폴리비닐카보졸(PVK)로 형성될 수 있다. 게다가, 백색 방출은 전자 운반제로서 30중 량%의 PBD를 분산하고 적절한 량의 4종류들의 도료들(TPB, 쿠마린 6, DCM1, Nile 적색)을 분산시킴으로써 얻어질 수 있다. 상술된 바와 같은 백색 방출을 나타내는 발광 소자 이외에, 적색 방출, 녹색 방출 및 청색 방출을 나타낼 수 있는 발광 소자는 발광층의 재료를 적절하게 선택함으로써 제조될 수 있다.
단일 여기된 발광 재료 이외에, 금속 착체 등을 함유하는 트리플렛 여기된 재료가 발광층에 사용될 수 있다. 예를 들어, 적색 발광 픽셀, 녹색 발광 픽셀 및 청색 발광 픽셀 중에서, 비교적 짧은 하프-브라이트니스 수명을 갖는 적색 발광 픽셀이 트리플렛 여기된 발광 재료에 의해 형성되고 다른 것들은 단일 여기된 발광 재료들로 형성된다. 트리플렛 여기된 발광 재료가 고 루미너스 효율을 갖기 때문에, 이 트리플렛 여기된 발광 재료는 어떤 레벨의 루미넌스를 얻기 위한 싱글렛 여기된 발광 재료의 전력 소모보다 낮은 전력 소모를 필요로 하는 특성을 갖는다. 트리플렛 여기된 발광 재료가 적색 발광 픽셀을 형성하기 위하여 사용되는 경우에, 이 신뢰도는 발광 소자가 소량의 전류를 필요로 하기 때문에 개선될 수 있다. 전력 소모를 감소시키기 위하여, 적색 발광 픽셀 및 녹색 발광 픽셀은 트리플렛 여기된 발광 재료로 형성되고, 청색 발광 픽셀은 단일 여기된 발광 재료로 형성될 수 있다. 사람의 눈에 높은 가시도를 갖는 녹색 발광 소자의 전력 소모는 녹색 발광 소자를 형성하기 위한 트리플렛 여기된 발광 재료를 사용함으로써 감소될 수 있다.
트리플렛 여기된 발광 재료에 대한 예로서, 중심 금속으로서 제 3 전이 시리즈의 요소인 플래티늄을 포함하는 금속 착체 또는 중심 금속으로서 이리듐을 포함하는 금속 착체와 같은 도펀트로서 금속 착체를 사용하는 재료가 공지될 것이다. 트리플렛 여기된 발광 재료는 이들 화합물들로 제한되지 않는다. 상술된 구조를 갖고 중심 금속으로서 원소들의 주기울표의 그룹 8 내지 10에 속하는 원소를 갖는 화합물이 사용될 수 있다.
발광층을 형성하기 위한 상술된 재료들만이 도시되어 있다. 발광 소자는 정공 주입 층, 정공 운반 층, 전자 주입 층, 전자 운반 층, 발광층, 전자 차단층, 및 정공 운반층과 같은 각 기능적인 층을 적층함으로써 형성될 수 있다. 혼합 층또는 상술된 층들의 혼합된 접합부가 형성될 수 있다. 발광층의 구조는 가변될 수 있다. 그러므로, 특정 전자 주입 영역 또는 발광 영역을 제공하는 대신에, 전자 주입 영역 또는 발광 영역을 위하여 사용되도록 전극층을 제공하거나 분산된 발광 재료를 제공하는 것과 같은 구조의 수정들이 본 발명의 범위를 벗어남이 없이 허용될 수 있다.
상기 재료들로 형성된 발광 소자는 순방향 바이어스 하에서 광을 방출한다. 발광 소자를 사용함으로써 형성된 디스플레이 장치의 픽셀은 수동 매트릭스 구동 방법 또는 능동 매트릭스 구동 방법 중 어느 한 방법에 의해 구동될 수 있다. 어쨌든, 각 픽셀은 특정 타이밍에서 순방향 바이어스를 인가함으로써 광을 방출한다. 게다가, 각 픽셀들은 어떤 기간 동안 비-광(non-light) 방출 상태가 된다. 발광 소자의 신뢰성은 비-광 방출 기간에서 역방향 바이어스를 인가함으로써 개선될 수 있다. 발광 소자는 발광 강도가 정규 구동 조건 하에서 감소되는 저하 모드 또는 픽셀에서 비-광 방출 영역의 확장으로 인해 명백한 루미넌스가 감소되는 저하 모드에 있을 수 있다. 저하 진행은 순방향 바이어스 및 역방향 바이어스를 인가하기 위한 AC 구동에 의해 지연될 수 있는데, 이는 발광 장치의 신뢰성을 개선시킨다. 게다가, 2개의 디지털 및 아날로그 드라이브가 적용될 수 있다.
칼러 필터(칼러화된 계층)는 밀봉 기판에 제공될 수 있다. 칼러 필터(칼러화된 층)는 기상 증착 방법 또는 드롭렛 방출 방법에 의해 형성될 수 있다. 칼러 필터(칼러화된 층)을 사용함으로써, 고 선명 디스플레이가 실현될 수 있는데, 그 이유는 각 RGB의 방출 스펙트럼에서 브로드 피크가 칼러 필터(칼러화된 층)에 의해 샤프한 피크로 정정될 수 있기 때문이다.
RGB를 나타내는 재료들의 형성이 설명된다. 순색 디스플레이는 모노 칼러의 광 방출을 나타내는 재료를 형성하고 이를 칼러 필터 또는 칼러 변환층과 이를 결합함으로써 실현될 수 있다. 칼러 필터(칼러화된 층) 또는 칼러 변환층은 예를 들어 제 2 기판(밀봉 기판)위에 형성되고 또 다른 기판에 부착될 수 있다.
모노 칼러 발광 디스플레이가 수행될 수 있다는 것은 말할 필요도 없다. 예를 들어, 에어리어 칼러 유형 디스플레이 장치는 모노크로마틱 광 방출에 의해 형성될 수 있다. 에어리어 칼러 유형 디스플레이 부분은 수동 매트릭스 디스플레이 부분에 적합하다. 이 디스플레이 장치는 주로 텍스트 또는 심볼들을 표시할 수 있다.
상기 구조에서, 낮은 일함수를 갖는 재료는 캐소드를 형성하기 위하여 사용될 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하게 사용된다. 게다가, 전기 루미네선트 층은 단일층의 적층된 층들 또는 층들 간에 인터페이스를 갖지않는 혼합된 층으로 형성될 수 있다. 전기 루미네선트 층은 단일 재료, 트리플렛 재료, 이 2개의 재료들의 결합된 재료 또는 유기 화합물 및 무기 화합물을 함유하는 전하 주입-운반 재료 및 발광 재료를 사용함으로써 형성될 수 있다. 발광층은 저분자량 유기 화합물, 중간 분자량 유기 화합물(또는 20 또는 이보다 적은 분자상을 갖는 서브리밍 특성(subliming property)을 갖지 않는 유기 화합물 또는 10㎛ 또는 이보다 적은 분자 사슬 길이를 갖는 유기 화합물) 및 고분자량 유기 화합물로 이루어진 그룹으로부터 자신의 분자상을 토대로 선택된 하나 또는 다수의 층들로 형성되는 층일 수 있고 전자 주입/운반 특성 또는 정공 주입/운반 특성을 갖는 무기 화합물은 발광층과 결합될 수 있다. 제 1 전극층은 광을 투과시키는 광 투과성 도전 막으로 형성된다. 예를 들어, 인듐 산화물을 2 내지 20%의 산화 아연과 혼합함으로써 형성되는 광 투과성 도전막, ITSO 또는 ITO가 사용된다. 제 1 전극층을 형성하기 전, 산소 존재시의 플라즈마 처리 또는 진공 분위기 하에서 열 처리가 바람직하게 수행된다. 파티션 벽(또는 뱅크라 칭함)은 실리콘, 유기 재료 및 컴파운드 재료를 함유하는 재료로 형성된다. 게다가, 다공성 막은 또한 이 뱅크를 위하여 사용될 수있다. 이 뱅크는 아크릴 또는 폴리이미드와 같은 비광감성 재료 또는 감광성 재료로 형성되는 것이 바람직한데, 그 이유는 뱅크가 연속적으로 가변하는 곡률 반경을 갖는 구부려진 에지 부를 갖도록 형성되고 이 뱅크 위에 형성된 박막은 중단없이 형성될 수 있다. 이 실시예 모드는 상기 실시예 모드들과 조합하여 자유롭게 구현될 수 있다.
게다가, 도13에 도시된 디스플레이 장치는 광이 밀봉 기판(1623) 측으로부터 추출되는 최상부 방출 유형 디스플레이 장치이다. 이 경우에, 편광판 및 보호막은 밀봉 기판(1623)의 대향 측 또는 소자 기판 측 중 어느 한 측 상에 제공될 수 있다. 보호막 및 밀봉 기판에 의해 샌드위치되도록 편광판을 제공함으로써, 편광판은 오염, 손상 등으로부터 보호될 수 있다. 게다가, 방사판(λ/4 및 λ/2 플레이트) 또는 반사방지 막 뿐만 아니라 편광판이 제공될 수 있다. 방사판 및 편광을 사용함으로써, 외부 입사광의 반사는 차단됨으로써, 고 해상도 및 미세 영상(fine image)이 디스플레이될 수 있다.
게다가, 편광판 및 보호막은 도12에 도시된 이중 방출 유형 디스플레이 장치에 또한 제공될 수 있다. 도12에 도시된 디스플레이 장치에서, 광은 화살표로 도시된 바와 같이 밀봉 기판(1323) 측 및 소자 기판(1300) 측으로부터 방출된다. 그러므로, 밀봉 기판(1323) 및 소자들을 갖는 소자 기판(1300) 측에 대향되는 측 위에 편광판 및 보호막을 제공하는 것이 바람직하다. 보호막은 오염 및 손상으로부터 디스플레이 장치 및 편광판을 보호함으로써, 이의 신뢰도를 개선시킨다. 게다가, 뒤처짐 판(retardation plate)(λ/4 플레이트 및 λ/2 플레이트) 또는 반사방지 막 뿐만 아니라 편광기가 제공될 수 있다. 뒤처짐 판 및 편광판을 사용함으로써, 외부 입사광의 반사는 차단됨으로써 고 해상도 및 미세 영상이 디스플레이될 수 있다.
보호막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 질산화물, 알루미늄 질화물(AIN), 알루미늄 산질화물(AION), 산소보다 더 많은 질소를 함유하는 알루미늄 질산화물(AINO), 알루미늄 산화물, 다이아몬드-형 탄소(DLC), 탄소 질화막(CN) 및 유기 절연 재료를 함유하는 다른 물질들로부터 선택된 재료로 형성될 수 있다. 게다가, 실록산 재료가 또한 사용될 수 있다. 유기 절연 재료가 또 한 사용될 수 있는데, 이 재료로서 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조시클로부텐, 및 폴리실라잔이 사용될 수 있다. 코팅 방법에 의해 형성된 우수한 평활성을 지닌 코팅막이 또한 사용될 수 있다. 도전 재료는 또한 단락 회로와 같은 전기 특성의 결합이 발생되지 않도록 하는 설계에 사용될 수 있다. 게다가, 열을 보호막으로서 확산시키는 열 확산 효과를 갖는 알루미늄 질산화물(AlNXOY)을 사용함으로써, 발광 소자로부터 발생된 열이 확산되어, 발광 소자 및 디스플레이 장치의 저하를 방지하고 이들의 신뢰성을 개선시킬 수 있다. O는 0.1 내지 30원자 %만큼 AlNXOY의 조성물에 함유되는 것이 바람직하다. 보호막을 발광 소자에 더욱 근접하게 되는 발광 소자 측 상에 제공함으로써, 열 확산 효과는 더욱 성취될 수 있다.
본 발명을 따르면, 고 신뢰성을 지닌 디스플레이 장치는 간단화된 단계들을 통해서 제조될 수 있다. 그러므로, 고 해상도 및 영상 품질을 지닌 디스플레이 장치는 고 수율, 저 비용으로 제조될 수 있다.
이 실시예 모드는 실시예 모드들 1 내지 3 중 임의의 한 실시예와 결합하여 구현될 수 있다.
[실시예 모드 5]
지금부터 도15를 참조하여 보호 다이어드를 스캔 라인 입력 단자 부분 및 신호 라인 측 입력 단자 부분에 제공하는 모드를 설명한다. 도15에서, 픽셀(2702)에는 TFTs(501 및 502), 커패시터(504) 및 픽셀 전극층(503)이 제공된다. 이들 TFTs 는 실시예 모드 1과 유사한 구조들을 갖는다. 스페이서들(510a 및 510b)은 픽셀 전극층(503) 위에 제공된다. 이들 스페이서들은 픽셀 전극층(503) 위에 전기 루미네선트 층을 형성하기 위하여 사용되는 증착 마스크를 지지한다. 따라서, 마스크가 픽셀 전극층(503)과 접촉하여 손상을 입히는 것을 방지할 수 있다.
보호 다이오드들(561 및 562)은 신호 라인 측 입력 단자 부분에 제공된다. 이들 보호 다이오드들은 TFTs(501 및 502)와 유사한 단계들에 의해 제조됨으로써, 게이트 및 드레인 및 소스중 하나가 다이오드로서 동작하도록 접속된다. 도14는 도15의 상부 평면도의 등기 회로도를 도시한다.
보호 다이오드(561)는 게이트 전극층, 반도체 층, 및 배선층을 포함한다. 보호 다이오드(562)는 유사한 구조를 갖는다. 이들 보호 다이오드들에 접속되는 공통 전위 라인들(554 및 555)은 게이트 전극층과 동일한 층으로 형성된다. 따라서, 접촉 홀은 배선층에 전기 접속되도록 절연층에 형성될 필요가 있다.
절연층 내의 접촉홀은 마스크 층을 형성하고 이에 에칭을 적용함으로써 형성될 수 있다. 이 경우에, 대기압 방전의 에칭을 적용함으로써, 로컬 전기 방전이 수행될 수 있는데, 이 경우에 마스크 층은 기판의 전체 표면에 걸쳐서 형성될 필요가 없다.
신호 배선층은 소스 및 드레인 배선층(505)과 동일한 층으로 형성된다. 신호 배선층 및 소스 또는 드레인 측은 서로 접속된다.
스캔 신호 라인 측 상의 입력 단자 부분은 유사한 구조를 갖는다. 보호 다이오드(563)는 게이트 전극층, 반도체 층, 및 배선층을 포함한다. 보호 다이오드 (564)는 유사한 구조를 갖는다. 이들 보호 다이오드들에 접속되는 공통 전위들(556 및 557)은 소스 전극층 및 드레인 전극층과 동일한 층으로 형성된다. 입력 스테이지에 제공되는 보호 다이오드들은 동시에 형성될 수 있다. 보호 다이오드는 이 실시예 모드에서 도시된 위치에서 배치되는 것으로 제한되는 것이 아니라 드라이버 회로 및 픽셀 간에 배치될 수 있다는 점에 유의하여야 한다.
[실시예 모드 6]
본 발명에 의해 형성되는 디스플레이 장치를 사용함으로써, 텔레비젼 장치가 완성될 수 있다. 디스플레이 패널은 단지 픽셀 부분이 형성되고 스캔 라인 측 드라이버 회로 및 신호 라인 측 드라이버 회로가 도 17b에 도시된 바와 같은 TAB 방법 또는 도 17a에 도시된 COG 방법에 의해 설치되는 도 16a에 도시된 구조, TFT가 SAS로 형성되고 픽셀 부분 및 스캔 라인 측 드라이버 회로가 기판 위에 집적되고 신호 라인 측 드라이버 회로가 드라이버 IC로서 분리되어 설치되는 도 16b에 도시된 구조, 픽셀 부분, 신호 라인 측 드라이버 회로 및 스캔 라인 드라이버 회로가 기판 위에 집적되는 도 16c에 도시된 바와 같은 구조, 등등 중에서 임의의 한 구조를 가질 수있다.
다른 외부 회로들은 비디오 신호 입력 측 상에서 튜너에 의해 수신되는 비디오 신호를 증폭하는 비디오 신호 증폭기 회로, 적색, 녹색 및 청색 각각에 대응하는 칼러 신호로 출력된 신호를 변환시키는 비디오 신호 처리 회로, 드라이버 IC에 입력되도록 비디오 신호를 변환시키는 제어 회로 등을 포함한다. 제어 회로는 스캔 라인 측 및 신호 라인 측 각각에 신호를 출력한다. 디스플레이 패널이 디지털 방식 으로 구동되는 경우에, 입력 디지털 신호가 공급된 m개의 신호들로 분할되는 구성은 신호 라인 측 상의 신호 드라이버 회로를 제공함으로써 채용될 수 있다.
튜너에 의해 수신되는 오디오 신호는 출력이 오디오 신호 처리 회로를 통해서 스피커에 공급되는 오디오 신호 증폭기 회로로 전송된다. 제어 회로는 수신국(수신된 주파수) 상에서 데이터 및 입력부로부터 볼륨 부를 수신하고 신호들을 튜너 또는 오디오 신호 처리 회로에 전송한다.
디스플레이 모듈을 하우징에 결합시킴으로써, 도 20a 및 도 20b에 도시된 바와 같은 텔레비젼 장치가 완성될 수 있다. FPC가 도5에 도시된 바와 같이 부착되는 디스플레이 패널은 일반적으로 EL 디스플레이 모듈이라 칭한다. 따라서, 도5에 도시된 바와 같이 EL 디스플레이 모듈을 사용함으로써, EL 텔레비젼 장치가 완성될 수 있다. 주 디스플레이(2003)는 액세서리 장비로서 스피커 부(2009), 동작 스위치들 등이 제공되는 디스플레이 모듈로 형성된다. 이 방식으로, 텔레비젼 장치가 완성될 수 있다.
게다가, 뒤처짐 판 또는 편광판은 외부 입사 광의 반사를 차단하도록 사용될 수 있다. 최상부 방출 유형 구조의 경우에, 파티션으로서 작용하는 절연층은 블랙 매트릭스로서 사용되도록 칼러화될 수 있다. 이 파티션은 드롭렛 방출 방법 등에 의해 형성될 수 있다. 에를 들어, 블랙 안료 수지를 사용하거나 탄소 블랙 등을 폴리이미드와 같은 수지 재료와 혼합함으로써 형성될 수 있다. 게다가, 파티션들의 적층된-층 구조가 또한 사용될 수 있다. 이 파티션은 드롭렛 방출 방법에 의해 다수회 동일한 영역에서 상이한 재료들을 방출시킴으로써 형성될 수 있다. 뒤처짐 판 들, λ/4 및 λ/2 판들은 광을 제어하도록 사용될 수 있다. TFT 소자 기판, 발광 소자, 밀봉 기판(밀봉 부재), 뒤처짐 판들(λ/4 및 λ/2 판들) 및 편광판은 순차적으로 적층된다. 발광 소자로부터 발생된 광은 편광판을 통해서 외부로 방출된다. 뒤처짐 판들 및 편광기는 광을 방출시키는 측면 상에 배치될 수 있다. 광을 위로 그리고 아래로 방출시키는 이중 방출 유형 디스플레이 장치의 경우에, 뒤처짐 판들 및 편광판은 디스플레이 장치의 두 표면들 위에 제공될 수 있다. 게다가, 반사방지 막은 편광판의 외측들 위에 제공될 수 있다. 이 구조를 따르며, 고 해상도 및 미세 영상이 디스플레이될 수 있다.
도 20a에 도시된 바와 같이, 디스플레이 소자를 사용하는 디스플레이 패널(2002)은 하우징(2001)에 포함되고 수신기(2005)는 모뎀(2004)을 통해서 유선 또는 무선 접속들에 의해 통신 네트워크에 접속되어 범용 TV 브로드캐스트를 수신하도록 하여, 한방향(송신기로부터 수신기로) 또는 양방향(송신기 및 수신기 간에 또는 수신기들 간에) 정보 통신을 실행하도록 한다. 텔레비젼 장치는 하우징 내 또는 원격 제어 유닛(2006)에 내장되는 스위치를 사용함으로써 동작될 수 있다. 또한, 출력 정보를 디스플레이하는 디스플레이 부(2007)는 또한 원격 제어 유닛에 제공될 수 있다.
게다가, 텔레비젼 장치는 주 스크린(2003) 이외에 채널들, 볼륨 등을 디스플레이하기 위하여 제 2 디스플레이 패널을 사용하여 형성된 서브 스크린(2008)을 포함할 수 있다. 이 구조에서, 주 스크린(2003)은 광 시야 각을 갖는 EL 디스플레이 패널을 사용함으로써 형성될 수 있고 서브 스크린은 저 전력 소모에서 영상들을 디 스플레이할 수 있는 액정 디스플레이 패널을 사용함으로써 형성될 수 있다. 대안적으로, 전력 소모를 감소시키기 위하여, 주 스크린(2003)은 더 낮은 전력 소모로 디스플레이할 수 있는 액정 디스플레이 패널을 TKYD함으로써 형성될 수 있고, 서브 스크린은 광 시야각을 갖는 EL 디스플레이 패널을 사용함으로써 형성될 수 있는데, 이는 스위치 온/오프될 수 있다. 본 발명을 따르면, 매우 높은 신뢰성의 디스플레이 장치는 대형 크기 기판이 사용될 때 조차도 형성될 수 있고 많은 수의 TFTs 또는 전자 부품들이 사용된다.
도 20b는 20 내지 80인치들의 크기를 지닌 디스플레이 부분을 갖는 텔레비젼 장치를 도시한 것이다. 이 텔레비젼 장치는 하우징(2010), 동작부인 키보드부(2012), 디스플레이 부(2011), 스피커들(2013) 등을 포함한다. 본 발명은 디스플레이 부(2011)에 적용된다. 도 20b의 디스플레이 부가 가요성 물질을 사용하여 형성되기 때문에, 텔레비젼 장치는 구부려진 디스플레이부를 갖는다. 디스플레이 부의 형상이 이와 같은 방식으로 자유롭게 설계될 수 있기 때문에, 소정 형상을 지닌 텔레비젼 장치가 제조될 수 있다.
본 발명을 사용함으로써, 제조 공정은 간단화될 수 있고 비용은 또한 감소될 수 있다. 그러므로, 본 발명을 사용하는 텔레비젼 장치는 심지어 대형 디스플레이 부에서 조차도 저 비용으로 형성될 수 있다. 따라서, 고 신뢰성의 고 수행성능의 텔레비젼이 고 수율로 제조될 수 있다.
본 발명은 텔레비젼 장치에 제한되는 것이 아니라 개인용 컴퓨터의 모니터, 기차역, 공항 등의 정보 디스플레이, 거리의 광고 디스플레이 등과 같은 각종 어플 리케이션들을 위한 대형 에어리어 디스플레이 매체로서 사용될 수 있다.
[실시예 모드 7]
이 실시예 모드는 도 21a 및 도 21b와 관련하여 설명된다. 이 실시예 모드에서, 실시예 모드 1 내지 6에 따라서 제조된 디스플레이 장치를 지닌 패널을 사용하는 모듈의 예가 설명된다.
도 21a에 도시된 정보 단자 모듈은 제어기(901), 오디오 처리 유닛(CPU)(902), 메모리(911), 전원 회로(903), 오디오 처리 회로(929), 전송/수신 회로(904) 및 레지스터, 버퍼 및 커패시터와 같은 다른 소자들이 설치되는 인쇄 회로 기판(946)을 갖는다. 게다가, 패널(900)은 가요성 인쇄 회로(FPC)(908)를 통해서 인쇄 회로 기판(946)에 접속된다.
패널(900)은 각 픽셀이 발광 소자를 갖는 픽셀부(905), 제 1 스캔 라인 측 드라이버 회로(906a) 및 픽셀부(905)에서 픽셀을 선택하는 제 2 스캔 라인 측 드라이버 회로(906b), 및 비디오 신호를 선택된 픽셀에 공급하는 신호 라인 드라이버 회로(907)를 포함한다.
각종 신호들은 인쇄 회로 기판(946) 위에 제공되는 인터페이스(I/F) 부(909)를 통해서 입력되고 출력된다. 안테나로 신호들을 송신 및 수신하는 안테나 부(910)는 인쇄 회로 기판(946) 위에 제공된다.
인쇄 회로 기판(946)이 이 실시예 모드에서 FPC(908)를 통해서 패널(900)에 접속되지만 본 발명은 이 구조로 제한되지 않는다는 점에 유의하여야 한다. 제어기(901), 오디오 처리 회로(929), 메모리(911), CPU(902) 또는 전원 회로(903)는 COG(Chip On Glass) 방법에 의해 패널(900)에 직접 설치된다. 게다가, 커패시터 및 버퍼와 같은 각종 소자들은 인쇄 회로 기판(946) 위에 제공됨으로써, 전원 전압 및 신호들에서 잡음이 발생되고 신호 상승 시간이 느리게 되는 것을 방지할 수 있다.
도 21b는 도 21a에 도시된 모듈의 블록도이다. 이 모듈(999)은 메모리(911)로서 VRAM(932), DRAM(925), 플래시 메모리(926)를 포함한다. VRAM(932)은 패널 상에 디스플레이될 영상에 대한 데이터를 갖고, DRAM(925)은 데이터 또는 오디오 데이터를 갖고 플래시 메모리는 각종 프로그램들을 갖는다.
전원 회로(903)는 패널(900), 제어기(901), CPU(902), 오디오 처리 회로(929), 메모리(911) 및 전송/수신 회로(931)에 인가되는 전원 전압을 발생시킨다. 전류원이 패널의 사양들에 따라서 전원 회로(903)에 제공되는 경우가 존재한다.
CPU(902)는 제어 신호 발생 회로(920), 디코더(921), 레지스터(922), 연산 회로(923), RAM(924), CPU를 위한 인터페이스(9350 등을 포함한다. 인터페이스(935)를 통해서 CPU(902)에 입력되는 각종 신호들은 레지스터(922)에 유지되고 나서 연산 회로(923), 디코더(921) 등에 입력된다. 연산 회로(923)에서, 연산 동작은 입력된 신호를 토대로 수행되고 각종 명령들의 어드레스가 결정된다. 한편, 디코더(921)에 입력되는 신호는 디코딩되어 제어 신호 발생 회로(920)에 입력된다. 제어 신호 발생 회로(920)는 입력 신호를 토대로 각종 명령들을 포함하는 신호를 발생시키고 나서 이 신호들을 연산 회로(923)에 의해 결정된 어드레스, 특히 메모리(911), 전송/수신 회로(931), 오디오 처리 회로(929), 제어기(901) 등에 전송한다.
메모리(911), 전송/수신 회로(929) 및 제어기(921) 각각은 수신된 명령에 따 라서 동작한다. 이 동작이 간략히 설명된다.
입력 수단(936)으로부터 입력된 신호는 인터페이스(909)를 통해서 인쇄 회로 기판(946)에 설치되는 CPU(902)로 전송된다. 제어 신호 발생 회로(920)는 VRAM(932)에 저장된 영상 데이터를 포인팅 장치 및 키보드와 같은 입력 수단(936)으로부터 전송된 신호를 토대로 소정 포맷으로 변환시키고 데이터를 제어기(901)로 전송한다.
제어기(901)는 패널의 사양들에 따라서 CPU(902)로부터 전송되는 영상 데이터를 포함하는 신호들을 처리하고 나서 신호들을 패널(900)로 전송한다. 게다가, 제어기(901)는 전원 회로(903)로부터 입력되는 전원 전압 및 CPU(902)로부터 입력되는 각종 신호들을 토대로 Hsync 신호, Vsync 신호, 클럭 신호(CLK), 교류 전압(AC Cont) 및 스위칭 신호(L/R)를 발생시키고 신호들을 패널(900)로 공급한다.
전송/수신 회로(904)는 안테나(933)에 의해 전자기 파들로서 전송되고 수신되는 신호들을 철히나다. 특히, 전송/수신 회로(904)는 아이솔레이터, 대역 통과 필터, VCO(전압 제어 발진기), LPF(저역 통과 필터), 커플러, 및 발룬(balun)과 같은 고 주파수 회로를 포함한다. 전송/수신 회로(904)에 의해 전송되고 수신되는 신호들 중 오디오 데이터를 포함하는 신호는 CPU(902)의 명령에 따라서 오디오 처리 회로(902)에 전송된다.
CPU(902)의 명령에 따라서 전송되는 오디오 데이터를 포함하는 신호는 오디오 처리 회로(929)에 이해 오디오 신호로 복조되어 스피커(928)로 전송된다. 마이크로폰(927)으로부터 전송되는 오디오 신호는 오디오 처리 회로(929)에 의해 변조 되어 CPU(902)의 명령에 따라서 전송/수신 회로(904)로 전송된다.
제어기(901), CPU(902), 전원 회로(903), 오디오 처리 회로(929) 및 메모리(911)는 이 실시예 모드의 패키지로서 설치될 수 있다. 이 실시예 모드는 임의의 회로들에 인가되지만 아이솔레이터, 대역 통과 필터, VCO(전압 제어 발진기), LPF(저역 통과 필터), 커플러, 및 발룬과 같은 고 주파수 회로에 인가될 수 있다.
패널(900)에는 픽셀 전극 위의 스페이서 또는 이 픽셀 전극의 주변을 커버하는 절연체가 제공된다. 따라서, 이 패널(900)이 제공된 모듈은 픽셀 전극과 접촉하지 않도록 전기 루미네선트 층을 형성하는데 사용되는 마스크를 지지함으로, 픽셀 전극에 대한 손상이 방지됨으로써 고영상 품질 및 신뢰도의 디스플레이가 얻어질 수 있다.
[실시예 모드 8]
이 실시예 모드는 도 21a 내지 도 22와 관련하여 설명된다. 도 22는 실시예 모드 8을 따라서 제조된 모듈을 포함하는 무선 콤팩트 전화(휴대용 전화)의 한 모드를 도시한다. 착탈가능한 패널(900)은 하우징(1001)에 통합되고 모듈(999)과 손쉽게 집적될 수 있다. 하우징(1001)의 형상 및 크기는 전자 장치에 따라서 대략 변경될 수 있다.
패널(900)이 고정되는 하우징(1001)은 인쇄 회로 기판(946)상에 설치되어 모듈로서 완성된다. 인쇄 회로 기판(946)은 제어기, CPU, 메모리, 전원 회로 및 저항, 버퍼 및 커패시터와 같은 다른 소자들을 통합한다. 게다가, 마이크로폰(994) 및 스피커(995)/수신 회로와 같은 및 전송 신호 처리 회로(993)를 포함하는 오디오 처리 회로가 제공된다. 패널(900)은 FPC(908)을 통해서 인쇄 회로 기판(946)에 접속된다.
이와 같은 모듈(999), 입력 수단(998) 및 배터리(997)는 하우징(996)에 수납된다. 패널(900)의 픽셀 부분은 하우징(996)에 형성된 개방 윈도우로부터 보여지도록 배치된다.
패널(900)에는 픽셀 전극 위의 스페이서 또는 픽셀 전극 주변을 커버하는 절연체가 제공된다. 따라서, 이 패널(900)이 제공된 모듈을 픽셀 전극과 접촉하지 않도록 전기 루미네선트 층을 형성하기 위하여 사용되는 마스크를 지지함으로, 픽셀 전극에 대한 손상이 방지됨으로써 고영상 품질 및 신뢰도의 디스플레이가 얻어질 수 있다.
도 22의 하우징(996)은 전화의 외관의 예를 도시한 것이다. 이 실시예 모드를 따른 전자 장치는 기능 및 응용에 따라서 각종 모드들로 변경될 수 있다. 이 모드들의 예는 다음 실시예 모드에서 설명된다.
[실시예 모드 9]
본 발명을 적용함으로써, 각종 디스플레이 장치들이 제조될 수 있다. 즉, 본 발명은 이의 디스플레이 부분에 통합되는 디스플레이 장치를 갖는 각종 전자 장치들에 적용될 수 있다.
각종 전자 장치들은 비디오 카메라 및 디지털 카메라와 같은 카메라, 프로젝터, 헤드 설치된 디스플레이(고글형 디스플레이), 차량 네비게이션, 카 스테레오, 개인용 컴퓨터, 게임기, 휴대용 정보 단자(이동 컴퓨터, 휴대용 전화, 전자책 등), 판독 매체가 제공된 영상 재생 장치(특히, 디지털 버서타일 디스크(DVD)와 같은 기록 매체를 재생하고 재생된 영상을 디스플레이할 수 있는 디스플레이를 갖는 장치)를 포함한다. 이들의 예가 도 23a 내지 도 23c에 도시되어 있다.
도 23a는 주 본체(2101), 하우징(2102), 디스플레이부(2103), 키보드(2104), 외부 접속 포트(2105), 포인팅 마우스(2106) 등을 포함하는 컴퓨터를 도시한다. 본 발명을 따르면, 고 품질 영상을 디스플레이하는 컴퓨터는 컴퓨터가 다운사이즈이고 픽셀들이 더욱 미세하게 될 때 조차도 고 신뢰도로 완성될 수 있다.
도 23b는 본체(2201), 하우징(2202), 디스플레이부 A(2203), 디스플레이 부B(2204), 기록 매체(가령 DVD) 판독부(2205), 동작키(2206), 스피커부(2207) 등이 제공되는 영상 재생 장치를 도시한다. 디스플레이 부 A(2203)은 주로 영상 데이터를 디스플레이하는 반면, 디스플레이 부 B(2204)는 주로 텍스트 데이터를 디스플레이한다. 본 발명을 따르면, 영상 재생 장치가 다운사이즈이고 픽셀들은 더욱 미세하게 될 때조차도, 고 신뢰도의 고품질 영상을 디스플레이한다.
도 23c는 주 본체(2401), 디스플레이부(2402), 하우징(2403), 외부 접속 포트(2404), 원격 제어 수신부(2405), 영상 수신부(2406), 배터리(2407), 오디오 입력부(2408), 아이피스부(2409), 동작키(2410) 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명을 따르면, 비디오 카메라가 다운사이즈이고 픽셀이 더욱 미세하게 될 때조차도 비디오 카메라는 고신뢰도의 고 품질 영상을 디스플레이한다. 이 실시예 모드는 상술된 실시예 모드들과 결합하여 자유롭게 구현될 수 있다.
도 28a는 하우징(2301), 오디오 출력부(2302), 오디오 입력부(2303), 정보 디스플레이(2304), 동작 스위치(2305), 안테나(2306) 등을 포함하는 휴대용 전화를 도시한 것이다. 도 28b는 정보 디스플레이(2304)를 갖는 디스플레이 모듈(2306)의 단면을 포함한 단면도이다. 도 28c는 도 28b의 정보 디스플레이(2304)를 포함하는 디스플레이 모듈의 확대도이며, 이는 밀봉 기판(2307), EL 소자를 포함하는 층(2308), 소자를 포함하는 층(2309) 및 기판(2310)으로 형성된다. 광은 EL 소자를 포함하는 층(2308)으로부터 화살표 방향으로 방출됨으로써, 영상이 디스플레이될 수 있다. 밀봉 기판(2307)은 하우징(2301)의 구부려진 표면에 맞춰지도록 부착되는 구부려진 표면을 갖는다. 이 방식으로 휴대용 전화를 제조함으로써, 하우징(2301) 및 정보 디스플레이(2304)는 더욱 집적됨으로 더욱 양호하게 보인다. 본 발명을 따르면, 비디오 카메라가 다운사이즈이고 픽셀이 더욱 미세하게 될 때조차도 휴대용 전화는 고 신뢰도의 고품질 영상을 디스플레이한다.
[실시예 1]
실시예 모드들 1 및 2에 설명된 디스플레이 장치들이 제조되고 관찰된다. 이 관찰은 스캔닝 전자 마이크로스코프(SEM)에 의해 실행된다.
도 25a 및 도 25b는 도1의 J-I 선을 따른 단면도에 대응하는 SEM 사진들이다. 도 25a의 SEM 사진은 서로에 접속되는 다수의 사진들로 형성된다. 도 25a에서, 게이트 전극층(71), 절연막(72), 소스 전극층 또는 드레인 전극층(73), 소스 전극층 또는 드레인 전극층(74), 파티션으로서 기능하는 절연체(75) 및 픽셀 전극층 형성 영역(76)이 도시된다. 절연체(75)의 표면은 포밍 영역에서 적층된 물체의 높이에 의해 영향받는 돌출부들(77 및 78)을 갖는다. 픽셀 전극층 포밍 영역(76)의 표 면으로부터 돌출부(77)까지의 높이는 1780nm이다.
도 26b에서, 게이트 전극층(81), 절연막(82), 소스 전극층 또는 드레인 전극층(83), 소스 전극층 또는 드레인 전극층(84), 파티션으로서 기능하는 절연체(85) 및 픽셀 전극층 포밍 영역(86)이 도시된다. 절연체(85)의 표면은 포밍 영역에서 적층된 물체의 높이에 의해 영향받는 돌출부들(87 및 88)을 갖는다. 픽셀 전극층 포밍 영역(86)으로부터 돌출부(87)까지의 높이는 2370nm이다.
절연체(75 및 85)는 Si-O 본드의 스켈톤을 갖는 절연 재료(실록산 재료)로 형성된다. 절연체(85)는 12.5 초 동안 1500rpm의 스핀 속도 및 2500msec의 노출 시간의 코팅 상태로 스핀 코팅함으로써 형성된다. 절연체(85)는 10초 동안 1000rpm의 스핀 속도 및 5000msec의 노출 시간의 코팅 상태로 스핀 코팅에 의해 형성된다.
이 방식으로, 픽셀 전극층의 표면으로부터 절연체의 표면까지의 높이는 돌출부를 제공함으로써 폰게 형성되어, 절연체의 최상부 표면이 스페이서로서 기능할 수 있도록 한다. 전기 루미네선트 층을 증착시킬 때 사용되는 마스크는 픽셀 전극층과 접촉하지 않는데, 그 이유는 이 마스크가 픽셀 전극층 위에 형성되는 스페이서파티션으로서 픽셀 전극층의 주변을 커버하는 절연층에 의해 지지되기 때문이다. 따라서, 마스크로 인한 픽셀 전극층의 형상의 결함이 방지될 수 있는데, 이는 광 방출 결함 및 디스플레이 결합을 발생시키는 제 1 전극 없이 고 신뢰성 및 영상 품질을 갖는 디스플레이 장치를 제조하도록 한다.
본 출원은 2004년 10월 14일에 출원된 일본 특허 2004-300877를 토대로 하며, 이의 전체 내용이 본원에 참조되어 있다.
본 발명은 고 신뢰성의 디스플레이 장치를 간단한 단계들로 제조할 수 있음르로, 고 해상도 및 영상 품질의 디스플레이 장치를 고 수율, 저비용으로 제조할 수 있다.
Claims (20)
- 디스플레이 장치로서,게이트 전극층;상기 게이트 전극층 위의 절연층;상기 절연층 위의 소스 전극층 또는 드레인 전극층;상기 절연층 위의 상기 소스 전극층 또는 상기 드레인 전극층과 접촉하는 제 1 전극층;상기 게이트 전극층, 상기 절연층, 상기 소스 전극층 또는 상기 드레인 전극층, 및 상기 제 1 전극층의 주변부를 커버하는 절연체;상기 제 1 전극층 위의 전기 루미네선트 층(electroluminescent layer); 및,상기 전기 루미네선트 층 위의 제 2 전극층을 포함하고,상기 절연체의 일부는 상기 제 1 전극층 위에 대각선상으로 교차되고,상기 절연체는 제 1 돌출부 및 제 2 돌출부를 가지며,상기 제 1 돌출부의 높이는 상기 제 2 돌출부의 높이와 다른, 디스플레이 장치.
- 삭제
- 디스플레이 장치로서,반도체 층;상기 반도체 층 위의 게이트 절연층;상기 게이트 절연층 위의 게이트 전극층;상기 게이트 전극층 위의 절연층;상기 절연층 위의 소스 전극층 또는 드레인 전극층;상기 절연층 위의 상기 소스 전극층 또는 상기 드레인 전극층과 접촉하는 제 1 전극층;상기 게이트 전극층, 상기 절연층, 상기 소스 전극층 또는 상기 드레인 전극층, 및 상기 제 1 전극층의 주변부를 커버하는 절연체;상기 제 1 전극층 위의 전기 루미네선트 층; 및,상기 전기 루미네선트 층 위의 제 2 전극층을 포함하고,상기 절연체의 일부는 상기 제 1 전극층 위에 대각선상으로 교차되고,상기 절연체는 제 1 돌출부 및 제 2 돌출부를 가지며,상기 제 1 돌출부의 높이는 상기 제 2 돌출부의 높이와 다른, 디스플레이 장치.
- 삭제
- 디스플레이 장치로서,게이트 전극층;상기 게이트 전극층 위의 절연층;상기 절연층 위의 소스 전극층 또는 드레인 전극층;상기 절연층 위의 상기 소스 전극층 또는 상기 드레인 전극층과 접촉하는 제 1 전극층;상기 게이트 전극층, 상기 절연층, 상기 소스 전극층 또는 상기 드레인 전극층, 및 상기 제 1 전극층의 주변부를 커버하는 절연체;상기 제 1 전극층 위의 전기 루미네선트 층; 및,상기 전기 루미네선트 층 위의 제 2 전극층을 포함하고,상기 절연체의 일부는 상기 제 1 전극층 위에 대각선상으로 교차되고,상기 절연체는 제 1 돌출부 및 제 2 돌출부를 가지며,상기 제 1 돌출부는 상기 게이트 전극층 위에 형성되며,상기 제 2 돌출부는 상기 게이트 전극층, 및 상기 소스 전극층 또는 상기 드레인 전극층 위에 형성되는, 디스플레이 장치.
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- 디스플레이 장치로서,반도체 층;상기 반도체 층 위의 게이트 절연층;상기 게이트 절연층 위의 게이트 전극층;상기 게이트 전극층 위의 절연층;상기 절연층 위의 소스 전극층 또는 드레인 전극층;상기 절연층 위의 상기 소스 전극층 또는 상기 드레인 전극층과 접촉하는 제 1 전극층;상기 게이트 전극층, 상기 절연층, 상기 소스 전극층 또는 상기 드레인 전극층, 및 상기 제 1 전극층의 주변부를 커버하는 절연체;상기 제 1 전극층 위의 전기 루미네선트 층; 및,상기 전기 루미네선트 층 위의 제 2 전극층을 포함하고,상기 절연체의 일부는 상기 제 1 전극층 위에 대각선상으로 교차되고,상기 절연체는 제 1 돌출부, 제 2 돌출부, 및 제 3 돌출부를 가지며,상기 제 1 돌출부는 상기 게이트 전극층 위에 형성되며,상기 제 2 돌출부는 상기 게이트 전극층, 및 상기 소스 전극층 또는 상기 드레인 전극층 위에 형성되고,상기 제 3 돌출부는 상기 반도체 층, 상기 게이트 전극층, 및 상기 소스 전극층 또는 상기 드레인 전극층 위에 형성되는, 디스플레이 장치.
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- 제 5 항 또는 제 7 항에 있어서, 상기 제 1 전극층의 표면으로부터 상기 제 2 돌출부의 높이는 1.5㎛ 이상이고, 상기 제 1 전극층의 상기 표면으로부터 상기 제 1 돌출부의 높이 보다 0.4㎛ 이상 높은, 디스플레이 장치.
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