KR101210502B1 - 광전 변환 소자 구조 및 태양 전지 - Google Patents

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Abstract

본 발명의 과제는, 콘택트 저항을 저감시킴으로써 광전(光電) 변환 소자 구조의 변환 효율을 개선하는 것이다. 본 발명의 pin 구조의 광전 변환 소자 구조는 p형 반도체의 하전자대(荷電子帶)의 상한의 에너지 준위(準位) 또는 n형 반도체층의 전자 친화력과, 상기 반도체와 접촉하는 금속층의 워크 함수를 선택함으로써, 전극으로서 Al, Ag 등을 이용한 경우에 비교하여 콘택트 저항을 저감시킨다. 선택된 금속층은 Al, Ag 등에 의해 형성된 전극과 반도체와의 사이에 형성되거나, n형 또는 p형 반도체로 치환될 수 있다.

Description

광전 변환 소자 구조 및 태양 전지{PHOTOELECTRIC CONVERSION ELEMENT STRUCTURE AND SOLAR BATTERY}
본 발명은 광전(光電) 변환 소자 구조 및 당해 광전 변환 소자 구조를 포함하는 태양 전지에 관한 것이다.
종래 제안되어 있는 태양 전지에는 박막에 의해 형성된 광전 변환 소자 구조를 포함하는 태양 전지가 있다. 이 경우, i형 반도체층의 양면에 각각 일도전형(예를 들면 p형) 반도체층 및 역도전형(예를 들면, n형) 반도체층을 접촉시킨 구조를 포함하는 pin 구조가 채용되는 경우가 있다. 이러한 pin 구조를 채용한 경우, i형 반도체층에 전계(electric field)를 가함으로써 캐리어의 확산 길이를 길게 할 수 있다. 또한, 광전 변환 소자 구조에 있어서의 각 반도체층을 비정질(非晶質) 반도체, 미결정(微結晶) 반도체, 단결정 반도체, 다결정 반도체 등 여러 가지의 반도체에 의해 형성하는 것이 제안되고 있다. 또한, 각 반도체층을 형성하는 반도체로서, Si, SiC, Ge, SiGe 등을 사용하는 것도 제안되고 있다.
이와 같이, i층을 포함하는 3층 구조의 광전 변환 소자 구조를 포함하는 태양 전지는 서로 다른 3종류의 반도체층을 성막시킬 필요가 있기 때문에, 비용의 상승은 피할 수 없는 상황에 있다.
특허문헌 1 및 2에는 pin형 광전 변환 소자 구조를 포함하는 박막 태양 전지가 개시되어 있다. 구체적으로 말하면, 특허문헌 1에 기재된 박막 태양 전지는 미결정상(相)을 포함하는 비정질 실리콘(μc-Si)의 층을 갖는 pin형 비정질의 광전 변환 소자 구조를 갖고 있다. 즉, 특허문헌 1에 기재된 박막 태양 전지는, 발전층(發電層)을 형성하는 pin층 중 미결정상을 포함하는 반도체층(μc-Si)에 의해 p층을 형성하고, i층을 비정질 실리콘 게르마늄(a-SiGe)에 의해 형성함과 함께 당해 p층과 i층과의 사이에 p층보다도 밴드 갭이 넓고, p형으로 저(低)불순물 농도의 계면층을 형성하고 있다. 이 광전 변환 소자 구조는 광조사 후의 특성인 열화를 억제할 수 있음과 함께 효율의 향상을 도모할 수 있다.
또한, 특허문헌 2는 제조 프로세스에 있어서의 열 확산에 의한 계면 특성의 열화를 억제하여, 변환 효율이 높은 광전 변환 소자 구조를 포함하는 태양 전지를 개시하고 있다. 특허문헌 2에서는, 발전층을 형성하는 pin층 중 각각 미결정상을 포함하는 비정질 실리콘계 박막(μc-Si)에 의해 p형 및 n형 반도체층을 형성하고, 비정질 실리콘계 막에 의해 i형 반도체층을 형성한 광전 변환 소자 구조가 제안되고 있다. 또한, 특허문헌 2는 p형 또는 n형 반도체층과 i형 반도체층과의 사이에 복수층으로 이루어지는 계면 반도체층을 형성한 구조를 제안하고 있다. 여기에서는, i형 반도체층측의 계면 반도체층의 불순물 첨가량을 비정질 반도체층측의 계면 반도체층의 불순물 첨가량보다도 적게하고, 이에 따라 i형 반도체층의 p형 반도체층측 접합 계면에 있어서의 밴드 갭을 i형 반도체층의 밴드 갭보다 넓게 하고 있다. 상기한 광전 변환 소자 구조를 포함하는 태양 전지는 계면 특성의 열화를 억제할 수 있다.
일본공개특허공보 2001-168354호 일본공개특허공보 2003-8038호
전술한 바와 같이, 특허문헌 1 및 2는 모두 pin층의 3층으로 이루어지는 발전층의 내부 구조를 변화시킴으로써, 계면 특성의 열화를 억제하여 변환 효율의 향상을 도모하고 있다.
즉, 특허문헌 1은 p층과 i층과의 사이에 계면층을 형성하는 구성을 나타내고 있고, 한편, 특허문헌 2도 i형 반도체층과 p형 또는 n형 반도체층의 사이에 계면 반도체층을 형성하는 구성을 나타내고 있다. 바꾸어 말하면, 특허문헌 1 및 2 모두 pin층에 접촉하여 형성되는 전극층에 수반되는 콘택트 저항에 따르는 문제점에 대해서 지적하고 있지 않다.
본 발명의 목적은 전극층과 반도체층 사이의 콘택트 저항을 저감시킬 수 있는 광전 변환 소자 구조 및 태양 전지를 공급하는 것이다.
본 발명의 다른 목적은 발전층에 접촉하여 형성되는 발전층을 개선함으로써 변환 효율이 높고, 경제성이 높은 광전 변환 소자 구조 및 태양 전지를 제공하는 것이다.
본 발명의 또 다른 목적은 발전층 자체의 구조를 개선함으로써 콘택트 저항을 저감시킨 광전 변환 소자 구조 및 태양 전지를 제공하는 것이다.
본 발명의 제1 실시 형태에 의하면, 제1 전극층과, 제2 전극층과, 상기 제1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체(積層體)를 포함하고,
상기 발전 적층체는, p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고,
상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고,
상기 제2 전극층은, 적어도 상기 n형 반도체층에 접촉하는 부분이 상기 접촉하는 n형 반도체층의 전자 친화력(n형 실리콘의 경우는 절대치로 4.09eV임)보다도 절대치가 작은 워크 함수(work function)를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제2 실시 형태에 의하면, 제1 실시 형태에 있어서, 상기 제2 전극층의 적어도 상기 n형 반도체층에 접촉하는 부분이 마그네슘, 하프늄, 이트륨으로 이루어지는 군으로부터 선택된 적어도 한 종류의 단체(單體) 금속 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제3 실시 형태에 의하면, 제1 또는 제2 실시 형태에 있어서, 상기 발전 적층체의 적어도 1개에 있어서의 상기 i형 반도체층은, 결정 실리콘, 미결정 비정질 실리콘, 및, 비정질 실리콘 중 어느 하나에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제4 실시 형태에 의하면, 제1 내지 제 3 실시 형태 중 어느 하나에 있어서, 상기 제2 전극층은 상기 접촉하는 n형 반도체층의 전자 친화력보다도 절대치가 작은 워크 함수를 갖는 금속에 의해 구성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제5 실시 형태에 의하면, 제1 내지 제3 실시 형태 중 어느 하나에 있어서, 상기 제2 전극층은 상기 n형 반도체층에 접촉하는 부분을 제외한 부분이 상기 접촉하는 n형 반도체층의 전자 친화력보다도 절대치가 작은 워크 함수를 갖는 금속보다 높은 도전율의 금속으로 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제6 실시 형태에 의하면, 제1 내지 제5 실시 형태 중 어느 하나에 있어서, 상기 제1 전극층의 적어도 상기 p형 반도체층에 접촉하는 부분이 상기 접촉하는 p형 반도체층의 하전자대(荷電子帶)의 상한의 에너지 준위(準位)(p형 실리콘의 경우는 절대치로 5.17eV임)보다도 절대치가 큰 워크 함수를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제7 실시 형태에 의하면, 제1 전극층과, 제2 전극층과, 상기 제1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체를 포함하고,
상기 발전 적층체는, p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고,
상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고,
상기 제1 전극층은 적어도 상기 p형 반도체층에 접촉하는 부분이 상기 접촉하는 p형 반도체층의 하전자대의 상한의 에너지 준위보다도 절대치가 큰 워크 함수를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제8 실시 형태에 의하면, 제7 실시 형태에 있어서, 상기 제1 전극층의 적어도 상기 p형 반도체층에 접촉하는 부분이 니켈(Ni), 이리듐(Ir), 팔라듐(Pd), 및, 백금(Pt)으로 이루어지는 군으로부터 선택된 적어도 일종의 단체 금속 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제9 실시 형태에 의하면, 제7 또는 제8 실시 형태에 있어서, 상기 제1 전극층은 상기 접촉하는 p형 반도체층의 하전자대의 상한의 에너지 준위보다도 절대치가 큰 워크 함수를 갖는 금속에 의해 구성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제10 실시 형태에 의하면, 제7 내지 제9 실시 형태 중 어느 하나에 있어서, 상기 제1 전극층은 상기 p형 반도체층에 접촉하는 부분을 제외한 부분이 상기 접촉하는 p형 반도체층의 하전자대의 상한의 에너지 준위보다도 절대치가 큰 워크 함수를 갖는 금속보다 높은 도전율의 금속으로 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제11 실시 형태에 의하면, i형 반도체층과, 상기 i형 반도체층의 일표면에 접촉하여 형성된 일도전형의 반도체층과, 상기 i형 반도체층의 다른 표면에 직접 접촉하여 형성되며, 미리 정해진 금속으로 이루어지는 금속층을 구비하고 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제12 실시 형태에 의하면, 제11 실시 형태에 있어서, 상기 금속층은 상기 i형 반도체층 및 상기 일도전형의 반도체층과 함께, 발전 영역을 형성하고 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제13 실시 형태에 의하면, 제11 또는 제12 실시 형태에 있어서, 상기 일도전형의 반도체층에 직접 또는 다른 발전 영역을 통하여 접촉하여 형성된 전극을 갖는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제14 실시 형태에 의하면, 제11 내지 제13 실시 형태 중 어느 하나에 있어서, 상기 금속층에 접촉하여 형성된 전극층을 갖고 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제15 실시 형태에 의하면, 제11 내지 제14 실시 형태 중 어느 하나에 있어서, 상기 i형 반도체층의 일표면에 접촉하여 형성되는 일도전형의 반도체층은 p형 반도체층인 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제16 실시 형태에 의하면, 제11 내지 제15 실시 형태 중 어느 하나에 있어서, 상기 i형 반도체층의 다른 표면에 접촉하여 형성되는 금속층의 금속은 상기 i형 반도체층을 구성하는 반도체가 n형 반도체인 경우의 상기 n형 반도체의 전자 친화력보다도 절대치가 작은 워크 함수를 갖는 금속인 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제17 실시 형태에 의하면, 제11 내지 제14 실시 형태 중 어느 하나에 있어서, 상기 i형 반도체층의 일표면에 접촉하여 형성되는 일도전형의 반도체층은 n형 반도체층이고, 상기 i형 반도체층의 다른 표면에 접촉하여 형성되는 금속층의 금속은 상기 i형 반도체층을 구성하는 반도체가 p형 반도체인 경우의 상기 p형 반도체의 하전자대의 상한의 에너지 준위보다도 절대치가 큰 워크 함수를 갖는 금속인 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제18 실시 형태에 의하면, 제1 전극층과, 제2 전극층과, 상기 제 1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체를 포함하고, 상기 발전 적층체는 p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고, 상기 제2 전극층은 적어도 상기 n형 반도체층에 접촉하는 부분이 Al 및 Ag보다도 절대치가 작은 워크 함수를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제19 실시 형태에 의하면, 제18 실시 형태에 있어서, 상기 제2 전극층의 적어도 상기 n형 반도체층에 접촉하는 부분이 망간 및 지르코늄으로 이루어지는 군으로부터 선택된 적어도 한 종류의 단체 금속 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제20 실시 형태에 의하면, 제1 전극층과, 제2 전극층과, 상기 제 1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체를 포함하고, 상기 발전 적층체는, p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고, 상기 제1 전극층은 적어도 상기 p형 반도체층에 접촉하는 부분이 ZnO보다도 절대치가 큰 워크 함수를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제21 실시 형태에 의하면, 제20 실시 형태에 있어서, 상기 제1 전극층의 적어도 상기 p형 반도체층에 접촉하는 부분이 코발트(Co) 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제22 실시 형태에 의하면, 제11 내지 제21 실시 형태 중 어느 하나에 있어서, 상기 i형 반도체층은 실리콘에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조가 얻어진다.
본 발명의 제23 실시 형태에 의하면, 제1 내지 제22 실시 형태 중 어느 하나에 기재된 광전 변환 소자 구조를 포함하는 것을 특징으로 하는 태양 전지가 얻어진다.
본 발명에 의하면, 전극층과 반도체층과의 콘택트 저항을 저감시킴으로써 변환 효율이 높은 광전 변환 소자 구조가 얻어진다.
도 1은 본 발명의 원리를 설명하는 광전 변환 소자 구조의 등가 회로(equivalent circuit)를 나타내는 도면이다.
도 2는 본 발명의 일 실시 형태에 따른 광전 변환 소자 구조를 설명하는 개략도이다.
도 3a는 n-Si와 금속의 접촉 전의 워크 함수가 φs＜φm의 관계에 있는 경우의 밴드 구조를 나타내는 도면이다.
도 3b는 n-Si와 금속의 접촉 전의 워크 함수가 φs＜φm의 관계에 있는 경우의 접촉 후의 밴드 구조를 나타내는 도면이다.
도 4a는 n-Si와 금속의 접촉 전의 워크 함수가 φs＞φm의 관계에 있는 경우의 밴드 구조를 나타내는 도면이다.
도 4b는 n-Si와 금속의 접촉 전의 워크 함수가 φs＞φm의 관계에 있는 경우의 접촉 후의 밴드 구조를 나타내는 도면이다.
도 5는 본 발명의 다른 실시 형태에 따른 광전 변환 소자 구조를 설명하는 개략도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 광전 변환 소자 구조를 설명하는 개략도이다.
(발명을 실시하기 위한 최량의 형태)
도 1에 나타난 광전 변환 소자의 등가 회로도를 참조하여 본 발명의 원리를 설명한다. 도시되어 있는 바와 같이, 태양 전지를 구성하는 광전 변환 소자 구조는 빛의 조사에 의해 전기를 발생하는 발전층(즉, 전지 부분)(10), 상기 발전층(10)에 있어서의 접합 계면의 부정합(不整合)에 의해 흐르는 누설 전류(leakage current)에 상당하는 병렬 저항(Rsh), 발전층(10)을 사이에 끼우는 2개의 전극 사이의 저항(Rs)에 의해 등가적으로 나타낼 수 있다. 여기에서, 저항(Rs)은 각 전극 자체의 저항과, 각 전극과 발전층을 형성하는 반도체층과의 사이의 콘택트 저항의 합성 저항이다. 도면으로부터도 분명한 바와 같이, 부하(負荷)는 2개의 저항(Rs)간에 접속되게 된다.
본 발명의 원리는, 도 1에 나타난 등가 회로에 있어서의 저항(Rs)의 콘택트 저항을 저감시킴으로써 광전 변환 소자 구조의 변환 효율을 향상시키는 것에 있다.
도 2를 참조하면, 본 발명의 제1 실시 형태에 따른 광전 변환 소자 구조는 도 2에 나타내는 바와 같이, 투명 전극에 의해 형성된 제1 전극(21)과, Al 또는 Ag와 같이 높은 반사율을 갖는 제2 전극(22)과, 제1 및 제2 전극(21, 22)의 사이에 형성된 pin의 3층으로 이루어지는 발전층(25)을 구비하고 있다. 발전층(25)은 제1 전극(21)에 접촉하여 형성된 p-Si(251), 제2 전극(22)에 접촉하여 형성된 n-Si(252)과, p-Si(251)과 n-Si(252)과의 사이에 형성된 i-Si(253)을 갖고 있다. 또한, 이 실시 형태에서는 발전층(25)을 구성하는 p-Si(251), i-Si(253), 및, n-Si(252)으로서, 결정 실리콘(Si)을 사용하는 것으로 한다. 이 경우, 결정 실리콘에 의해 형성된 p-Si의 하전자대의 상한의 에너지 준위는 －5.17eV로, 이것보다도 절대치가 큰 워크 함수를 갖는 금속을 제1 전극(21)에 이용한다. 혹은, ZnO보다도 절대치가 큰 워크 함수를 갖는 금속 또는 그의 합금을 제1 전극(21)에 이용한다.
한편, n-Si의 전자 친화력은 －4.09eV로, 이것보다도 절대치가 작은 워크 함수를 갖는 금속을 제2 전극(22)에 이용한다. 혹은, Al 및 Ag보다도 절대치가 작은 워크 함수를 갖는 금속 또는 그의 합금을 제2 전극(22)에 이용한다.
본 발명의 제1 실시 형태에서는, 제2 전극(22)인 이면(裏面) 전극의 워크 함수에 주목하여 제2 전극(22)과 n-Si(252)과의 사이의 콘택트 저항을 저감시켰다. 또한, 제2 전극(22)으로서는, 통상, －4.28eV의 워크 함수를 갖는 알루미늄(Al) 또는 －4.26eV의 워크 함수를 갖는 은(Ag)이 사용되고 있다.
여기에서는, 반도체(n-Si)의 전자 친화력 －4.09eV보다도 절대치가 작은 워크 함수를 갖는 금속으로, 바람직하게는 반사율이 높은 금속 재료로 제2 전극(22)을 형성한다. 구체적으로는, n-Si로 이루어지는 반도체와, 오믹 콘택트를 형성하는 금속 재료에 의해 제2 전극(22)을 형성함으로써, 콘택트 저항을 Al, Ag에 비교하여 저감시킬 수 있다.
또한, n-Si로 이루어지는 반도체에 대하여, 쇼트키 배리어(schottky barrier)를 형성하는 금속 재료를 사용함으로써도, 콘택트 저항을 Al, Ag에 비교하여 저감시킬 수 있다.
상기한 콘택트 저항을 저감시킬 수 있는 금속 재료는 n-Si와의 사이의 워크 함수를 고려함으로써 결정할 수 있다. 이하에서는, 금속 재료의 워크 함수를 φm으로 하고, 반도체(여기에서는, n-Si)의 전자 친화력을 φs로 나타내는 것으로 한다.
이제, 도 3a 및 도 3b를 참조하면, 진공 준위에 대한 워크 함수의 관계가 절대치로 φm＜φs인 경우에 있어서의 접촉 전의 상태와 접촉 후의 상태가 나타나 있다. 이러한 반도체와 금속이 접촉하면, 도 3b에 나타내는 바와 같이 오믹 콘택트가 형성된다. n-Si의 φs는 전술한 바와 같이 －4.09eV이기 때문에, 상기 n-Si의 워크 함수보다도 절대치가 작은 워크 함수(φm)를 갖는 금속 재료는 워크 함수 －3.7eV인 Mg, 워크 함수 －3.9인 Hf, 워크 함수 －3.1eV인 Y 등을 이용할 수 있으며, 이들 금속을 사용함으로써 콘택트 저항을, Al, Ag를 n-Si에 접촉시킨 경우보다도 저하시킬 수 있다.
한편, Al 및 Ag보다도 절대치가 작은 워크 함수를 갖는 금속을 사용함으로써도 콘택트 저항을, Al, Ag를 n-Si에 접촉시켰을 경우보다도 저하시킬 수 있다.
예를 들면, 워크 함수 －4.1eV인 Mn 및 Zr은 －4.28eV인 Al, －4.26eV인 Ag와 동일하게 n-Si의 워크 함수 －4.09eV보다도 근소하게 작고, 절대값에서 φs＜φm의 관계에 있다. 이 경우, n-Si에 상기한 금속 재료가 접촉하기 전의 상태에서는 도 4a에 나타내는 상태에 있고, 한편, 양자가 접촉하면 도 4b에 나타내는 바와 같이 쇼트 키 배리어(장벽)가 형성된다. 그러나, n-Si의 표면이 강하게 도프되어 있으면 터널 전류에 의해 장벽을 통과하여 오믹 콘택트가 형성되는 것은 Al, Ag와 동일하다.
전술한 Mn, Zr의 워크 함수는 Al, Ag에 비교하여 n-Si의 워크 함수(φs)에 가깝고, Al 및 Ag보다도 절대치가 작은 워크 함수를 갖기 때문에, Mn, Zr에 의해 제2 전극(22)을 형성해도 Al, Ag를 사용한 경우보다도 콘택트 저항을 저하시킬 수 있다.
실제, Al과 n-Si와의 콘택트 저항은 5×10－6Ω?㎠정도이지만, 금속의 워크 함수(φm)와 n-Si의 워크 함수(φs)의 차가 0.01eV인 Mn, Zr에서는 5×10－12Ω?㎠정도의 콘택트 저항을 달성할 수 있었다. 또한, 다른 Mg, Hf, Y에 있어서도 10－8Ω?㎠정도까지 콘택트 저항을 저하시킬 수 있었다.
상기한 예에서는, 도 2에 나타낸 제2 전극(22)과 n-Si와의 사이의 콘택트 저항에 대해서 고찰했지만, 제1 전극(21)과 p-Si(251)에 있어서도 p-Si와 제1 전극 (21)간의 콘택트 저항을 저감시키는 것도 가능하다. 통상, p-Si의 하전자대의 상한의 에너지 준위(φs)는 －5.17eV로, 이것보다도 절대치가 큰 워크 함수를 갖는 금속을 제1 전극(21)에 이용한다. 예를 들면, p-Si의 하전자대의 상한의 에너지 준위(φs)(－5.17eV)보다 절대치가 큰 워크 함수(φm)를 갖는 금속(즉, 절대값에서 φs＜φm)을 사용한 경우 오믹 콘택트가 형성된다. 구체적으로 말하면, Ni의 워크 함수(φm)는 －5.2eV이기 때문에, Ni가 전극 재료로서 사용된 경우 p-Si와의 콘택트 저항을 저감시킬 수 있다. Ir, Pd, Pt도 각각 워크 함수가 －5.3eV, －5.2eV, －5.7eV이기 때문에 매우 적합하다.
도 5를 참조하여, 본 발명의 다른 실시 형태에 따른 광전 변환 소자 구조를 설명한다. 도 5에 나타난 광전 변환 소자 구조는 n-Si(252)와 제2 전극(22)과의 사이에 부가 금속층(30)을 형성한 구조를 갖고 있다. 도시된 제2 전극(22)으로서는 통상대로 Al 또는 Ag를 사용하여, 상기 제2 전극(22)에 있어서의 반사율을 확보하는 한편, 제2 전극(22)과 n-Si(252)와의 사이에 콘택트 저항 저감용 부가 금속층(30)을 형성하고 있다. 부가 금속층(30)을 형성하는 금속으로서는, 예를 들면, 제2 전극(22)을 형성하는 Al, Ag의 워크 함수(φm)보다도 절대치가 작은 워크 함수를 갖는 금속(Mg, Mn, Hf, Y, Zr 등)을 선택함으로써 콘택트 저항을 저감시킬 수 있다. 이러한 금속을 사용함으로써, n-Si(252)와의 사이에서 실질적으로 오믹 콘택트를 형성할 수 있다.
또한, －5.15eV의 워크 함수를 갖는 p-Si(251)와 제1 전극(21)과의 콘택트 저항을 작게 하기 위해, p-Si(251)와 제1 전극(21)의 사이에 부가 금속층(30)을 형성할 수 있다. p-Si측의 전극으로서 －4.25eV의 워크 함수(φm)를 갖는 ZnO가 이용되고 있는 경우에는, －5.0eV인 Co, －5.2eV인 Ni 등의 ZnO보다도 절대치가 큰 워크 함수를 갖는 금속 재료를 부가 금속층(30)으로서 사용함으로써, 콘택트 저항을 저감시킬 수 있다.
도 6을 참조하면, 본 발명의 또 다른 실시 형태에 따른 광전 변환 소자 구조는, 도 2에 나타낸 광전 변환 소자 구조 중, n-Si(252)를 금속층(35)으로 치환시킨 구조, 즉, n-Si(252)를 생략한 구조를 갖고 있다. 상기 금속층(35)으로서는, n-Si(252)와 동등한 정도의 워크 함수(φm)를 갖는 금속 재료가 이용된다. －4.09eV의 워크 함수(φs)를 갖는 n-Si(252)와 동등한 정도의 워크 함수(φm)를 갖는 금속으로서는 －4.1eV의 워크 함수(φm)를 갖는 Mn, Zr을 이용할 수 있다.
도 6에서는, n-Si(252)를 금속층(35)으로 치환시킨 예를 나타냈지만, －5.15eV의 워크 함수(φs)를 갖는 p-Si(251)를 금속층으로 치환할 수 있다. 이 경우, 워크 함수－5.0eV인 Co, －5.2eV인 Ni, －5.2eV인 Pd, －5.3eV인 Ir 등을 금속층을 형성하는 금속 재료로서 사용해도 콘택트 저항을 저감시킬 수 있다.
전술한 실시 형태에서는 결정 실리콘을 사용했을 경우에 대해서만 설명했지만, 본 발명은 하등 이에 한정되는 일 없이 비정질의 실리콘, 미결정을 포함하는 비정질 실리콘(μc-Si)을 사용한 경우에도 동일하게 적용할 수 있다. 이 경우, 비정질 실리콘 및 μc-Si의 워크 함수를 고려하여 금속을 선택하는 것은 말할 필요도 없다.
또한, 본 발명은 실리콘에 한정되는 일 없이, 다른 반도체를 이용한 경우에도 적용하여 콘택트 저항을 저감시킬 수 있어 변환 효율을 개선할 수 있다.
본 발명에 따른 광전 변환 소자는 태양 전지에 한정되지 않고, 다른 전자 기기용의 광전 변환 소자에도 적용할 수 있다.
10 : 발전층(전지 부분)
21 : 제1 전극
22 : 제2 전극
25 : 발전층
251 : p-Si (p형 반도체층)
252 : n-Si (n형 반도체층)
253 : i-Si (i형 반도체층)
30 : 부가 금속층
35 : 금속층

Claims (25)

  1. 제1 전극층과, 제2 전극층과, 상기 제1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전(發電) 적층체(積層體)를 포함하고,
    상기 발전 적층체는, p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고,
    상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고,
    상기 제2 전극층은,
    상기 n형 반도체층에 접촉하는 부분 및 이를 제외한 부분을 포함하며,
    상기 n형 반도체층에 접촉하는 부분이 상기 접촉하는 n형 반도체층의 전자 친화력보다도 절대치가 작은 워크 함수(work function)를 갖는 금속을 포함하며,
    상기 n형 반도체층에 접촉하는 부분을 제외한 부분이 Al 또는 Ag를 포함하는 것을 특징으로 하는 광전(光電) 변환 소자 구조.
  2. 제1항에 있어서,
    상기 제2 전극층의 상기 n형 반도체층에 접촉하는 부분이 마그네슘, 하프늄, 이트륨으로 이루어지는 군으로부터 선택된 적어도 한 종류의 단체(單體) 금속 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  3. 제1항 또는 제2항에 있어서,
    상기 발전 적층체의 적어도 1개에 있어서의 상기 i형 반도체층은, 결정 실리콘, 미결정(微結晶) 비정질(非晶質) 실리콘, 및, 비정질 실리콘 중 어느 하나에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  4. 삭제
  5. 제1항 또는 제2항에 있어서,
    상기 제2 전극층은 상기 n형 반도체층에 접촉하는 부분을 제외한 부분이 상기 접촉하는 n형 반도체층의 전자 친화력보다도 절대치가 작은 워크 함수를 갖는 금속보다 높은 도전율의 금속으로 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 전극층의 적어도 상기 p형 반도체층에 접촉하는 부분이 상기 접촉하는 p형 반도체층의 하전자대(荷電子帶)의 상한의 에너지 준위(準位)보다도 절대치가 큰 워크 함수를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조.
  7. 제1 전극층과, 제2 전극층과, 상기 제1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체를 포함하고,
    상기 발전 적층체는 p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고,
    상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고,
    상기 제1 전극층은,
    상기 p형 반도체층에 접촉하는 부분 및 이를 제외한 부분을 포함하며,
    상기 p형 반도체층에 접촉하는 부분이 상기 접촉하는 p형 반도체층의 하전자대의 상한의 에너지 준위보다도 절대치가 큰 워크 함수를 갖는 금속을 포함하며,
    상기 p형 반도체층에 접촉하는 부분을 제외한 부분이 투명전극에 의해 형성되는 것을 특징으로 하는 광전 변환 소자 구조.
  8. 제7항에 있어서,
    상기 제1 전극층의 상기 p형 반도체층에 접촉하는 부분이 니켈(Ni), 이리듐(Ir), 팔라듐(Pd), 및, 백금(Pt)으로 이루어지는 군으로부터 선택된 적어도 일종의 단체 금속 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  9. 삭제
  10. 제7항 또는 제8항에 있어서,
    상기 제1 전극층은 상기 p형 반도체층에 접촉하는 부분을 제외한 부분이 상기 접촉하는 p형 반도체층의 하전자대의 상한의 에너지 준위보다도 절대치가 큰 워크 함수를 갖는 금속보다 높은 도전율의 금속으로 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  11. i형 반도체층과, 상기 i형 반도체층의 일표면에 접촉하여 형성된 일도전형의 반도체층과, 상기 i형 반도체층의 다른 표면에 직접 접촉하여 형성되며, 미리 정해진 금속으로 이루어지는 금속층을 구비하고 있는 것을 특징으로 하는 광전 변환 소자 구조.
  12. 제11항에 있어서,
    상기 금속층은 상기 i형 반도체층 및 상기 일도전형의 반도체층과 함께, 발전 영역을 형성하고 있는 것을 특징으로 하는 광전 변환 소자 구조.
  13. 제11항 또는 제12항에 있어서,
    상기 일도전형의 반도체층에 직접 또는 다른 발전 영역을 통하여 접촉하여 형성된 전극을 갖는 것을 특징으로 하는 광전 변환 소자 구조.
  14. 제11항 또는 제12항에 있어서,
    상기 금속층에 접촉하여 형성된 전극층을 갖고 있는 것을 특징으로 하는 광전 변환 소자 구조.
  15. 제11항 또는 제12항에 있어서,
    상기 i형 반도체층의 일표면에 접촉하여 형성되는 일도전형의 반도체층은 p형 반도체층인 것을 특징으로 하는 광전 변환 소자 구조.
  16. 제11항 또는 제12항에 있어서,
    상기 i형 반도체층의 다른 표면에 접촉하여 형성되는 금속층의 금속은 상기 i형 반도체층을 구성하는 반도체가 n형 반도체인 경우의 상기 n형 반도체의 전자 친화력보다도 절대치가 작은 워크 함수를 갖는 금속인 것을 특징으로 하는 광전 변환 소자 구조.
  17. 제11항 또는 제12항에 있어서,
    상기 i형 반도체층의 일표면에 접촉하여 형성되는 일도전형의 반도체층은 n형 반도체층이고, 상기 i형 반도체층의 다른 표면에 접촉하여 형성되는 금속층의 금속은 상기 i형 반도체층을 구성하는 반도체가 p형 반도체인 경우의 상기 p형 반도체의 하전자대의 상한의 에너지 준위보다도 절대치가 큰 워크 함수를 갖는 금속인 것을 특징으로 하는 광전 변환 소자 구조.
  18. 제1 전극층과, 제2 전극층과, 상기 제1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체를 포함하고,
    상기 발전 적층체는 p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고,
    상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고,
    상기 제2 전극층은 적어도 상기 n형 반도체층에 접촉하는 부분이 Al 및 Ag보다도 절대치가 작은 워크 함수를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조.
  19. 제18항에 있어서,
    상기 제2 전극층의 적어도 상기 n형 반도체층에 접촉하는 부분이 망간 및 지르코늄으로 이루어지는 군으로부터 선택된 적어도 한 종류의 단체 금속 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  20. 제1 전극층과, 제2 전극층과, 상기 제1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체를 포함하고,
    상기 발전 적층체는 p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고,
    상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고,
    상기 제1 전극층은 적어도 상기 p형 반도체층에 접촉하는 부분이 ZnO보다도 절대치가 큰 워크 함수를 갖는 금속을 포함하는 것을 특징으로 하는 광전 변환 소자 구조.
  21. 제20항에 있어서,
    상기 제1 전극층의 적어도 상기 p형 반도체층에 접촉하는 부분이 코발트(Co) 또는 그의 합금에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  22. 제11항, 제18항, 제20항 중 어느 한 항에 있어서,
    상기 i형 반도체층은 실리콘에 의해 형성되어 있는 것을 특징으로 하는 광전 변환 소자 구조.
  23. 제1항, 제7항, 제11항, 제18항, 제20항 중 어느 한 항에 기재된 광전 변환 소자 구조를 포함하는 것을 특징으로 하는 태양 전지.

  24. 제1 전극층과, 제2 전극층과, 상기 제1 및 제2 전극층의 사이에 형성된 1개 또는 복수의 발전 적층체를 포함하고,
    상기 발전 적층체는, p형 반도체층과, 상기 p형 반도체층에 접촉하여 형성된 i형 반도체층과, 상기 i형 반도체층에 접촉하여 형성된 n형 반도체층을 포함하고,
    상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제1 전극측의 발전 적층체의 상기 p형 반도체층은 상기 제1 전극층에 접촉하고, 상기 1개의 발전 적층체 또는 상기 복수의 발전 적층체 중의 상기 제2 전극측의 발전 적층체의 상기 n형 반도체층은 상기 제2 전극층에 접촉하고,
    상기 제2 전극층은,
    상기 n형 반도체층에 접촉하는 부분 및 이를 제외한 부분을 포함하며,
    상기 n형 반도체층에 접촉하는 부분이 상기 접촉하는 n형 반도체층의 전자 친화력보다도 절대치가 작은 워크 함수를 갖는 금속을 포함하며,
    상기 n형 반도체층에 접촉하는 부분을 제외한 부분이 상기 n형 반도체층에 접촉하는 부분을 구성하는 금속보다도 반사율이 높은 금속를 포함하는 것을 특징으로 하는 광전 변환 소자 구조.
  25. 제7항에 있어서,
    상기 투명 전극은 ZnO를 포함하는 것을 특징으로 하는 광전 변환 소자 구조.
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