KR101173626B1 - 태양 전지 - Google Patents
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Abstract
본 발명은 태양 전지에 관한 것이다. 상기 태양 전지는 결정질 반도체로 이루어지고 제1 도전성 타입을 갖는 기판, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터부, 상기 에미터부와 이격되어 있고, 상기 제1 도전성 타입을 갖는 제1 전계부, 상기 에미터부와 연결되어 있는 제1 전극, 그리고 상기 제1 전계부와 연결되어 있는 제2 전극을 포함하고, 상기 에미터부와 상기 제1 전계부 중 적어도 하나는 상기 기판 위에 위치하고 비결정질 반도체로 이루어진 제1 부분과 상기 제1 부분과 상기 제1 전극 또는 상기 제2 전극 사이에 위치하고 결정질 반도체로 이루어진 제2 부분을 포함하고, 상기 제1 전극과 상기 제2 전극 중 적어도 하나와 접하는 상기 제2 부분의 표면은 복수의 돌출부를 갖는 요철면을 갖는다. 이로 인해, 제2 부분이 결정화되어 있으므로 제2 부분의 전도도가 증가하고 전극과 접하는 제2 부분의 표면이 요철면을 갖고 있으므로 제2 부분과 전극과의 접촉 면적이 증가하고, 에미터부와 상기 제1 전계부 중 적어도 하나에서 제1 전극 및 제2 전극 중 하나로 전달되는 전하의 양이 증가하여, 태양 전지의 효율이 향상된다.
Description
본 발명은 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductivity type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자와 정공이 생성되고, p-n 접합에 의한 광기전력 효과(photovoltaic effect)에 의해 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명이 이루고자 하는 기술적 과제는 태양 전지의 효율을 향상시키기 위한 것이다.
본 발명의 한 특징에 따른 태양 전지는 결정질 반도체로 이루어지고 제1 도전성 타입을 갖는 기판, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터부, 상기 에미터부와 이격되어 있고, 상기 제1 도전성 타입을 갖는 제1 전계부, 상기 에미터부와 연결되어 있는 제1 전극, 그리고 상기 제1 전계부와 연결되어 있는 제2 전극을 포함하고, 상기 에미터부와 상기 제1 전계부 중 적어도 하나는 상기 기판 위에 위치하고 비결정질 반도체로 이루어진 제1 부분과 상기 제1 부분과 상기 제1 전극 또는 상기 제2 전극 사이에 위치하고 결정질 반도체로 이루어진 제2 부분을 포함하며, 상기 제1 전극과 상기 제2 전극 중 적어도 하나와 접하는 상기 제2 부분의 표면은 복수의 돌출부를 갖는 요철면을 갖는다.
상기 제2 부분은 1.5㎚ 내지 10㎚의 표면 거칠기를 갖는 것이 좋다.
상기 제2 부분은 10 vol% 내지 90 vol%의 결정화도를 갖는 것이 좋다.
상기 돌출부는 15㎚ 내지 40㎚의 최대 거리를 갖는 태양 전지.
상기 제2 부분의 상기 결정질 반도체는 마이크로(micro) 결정질 실리콘 또는 나노(nano) 결정질 실리콘으로 이루어질 수 있다.
상기 제1 부분은 3㎚ 내지 10㎚ 의 두께를 가질 수 있다.
상기 제2 부분은 3㎚ 내지 50㎚ 의 두께를 가질 수 있다.
상기 에미터부와 상기 제1 전계부는 각각 상기 기판 위에 위치하고 비결정질 반도체로 이루어진 제1 부분과 상기 제1 부분 위에 위치하고 결정질 반도체로 이루어진 제2 부분을 포함하고, 상기 에미터부의 상기 제2 부분의 두께와 상기 제1 전계부의 상기 제2 부분의 두께는 서로 상이할 수 있다.
상기 제1 도전성 타입이 n형일 때, 상기 제1 전계부의 상기 제2 부분의 두께는 상기 에미터부의 상기 제2 부분의 두께보다 얇을 수 있다.
상기 제1 전극과 상기 제2 전극은 투명한 도전성 물질로 이루어질 수 있다.
상기 특징에 따른 태양 전지는 상기 제1 전극과 상기 제2 전극 위에 각각 위치하고 도전성 물질로 이루어져 있는 제3 전극과 제4 전극을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극은 도전성 금속 물질로 이루어질 수 있다.
상기 특징에 따른 태양 전지는 상기 에미터부와 상기 기판 사이 그리고 상기 제1 전계부와 상기 기판 사이에 비결정질 반도체로 이루어진 제1 버퍼부를 더 포함할 수 있다.
상기 에미터부와 상기 제1 전계부는 상기 기판의 입사면의 반대편에 위치하는 상기 기판의 면 위에 위치할 수 있다.
상기 특징에 따른 태양 전지는 상기 기판의 상기 입사면 위에 위치하고 비결정질 반도체로 이루어진 제2 버퍼부를 더 포함할 수 있다.
상기 제2 버퍼부 위에 위치하고 상기 제1 도전성 타입을 갖는 제2 전계부를 더 포함할 수 있다.
상기 특징에 따른 태양 전지는 상기 제2 전계부 위에 위치하는 반사 방지부를 더 포함할 수 있다.
본 발명의 특징에 따르면, 제2 부분이 결정화되어 있으므로 제2 부분의 전도도가 증가하고 전극과 접하는 제2 부분의 표면이 요철면을 갖고 있으므로 제2 부분과 전극과의 접촉 면적이 증가한다. 이로 인해, 상기 에미터부와 상기 제1 전계부 중 적어도 하나에서 제1 전극 및 제2 전극 중 하나로 전달되는 전하의 양이 증가하여, 태양 전지의 효율이 향상된다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 한 예에 대한 일부 사시도이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3의 (a)는 기판 위에 위치한 p형인 제2 에미터 부분의 일부와 그 위에 위치한 보조 전극의 일부를 도시한 도면이고, 도 3의 (b)는 기판 위에 위치한 n형인 제2 후면 전계 부분의 일부와 그 위에 위치한 보조 전극의 일부를 도시한 도면이며, 도 3의 (c)는 기판 위에 에미터부나 후면 전계부를 위해 비정질 실리콘을 형성할 경우, 비정질 실리콘의 일부와 그 위치에 위치한 보조 전극의 일부를 도시한 비교예의 도면이다.
도 4은 본 발명의 한 실시예에 따라 p형 결정질 실리콘막의 두께 변화에 따른 결정화도를 도시한 그래프이다.
도 5는 본 발명의 한 실시예에 따른 p형 결정질 실리콘막의 두께 변화에 따른 p형 결정질 실리콘막의 표면 거칠기를 도시한 그래프이다.
도 6은 본 발명의 한 실시예에 따른 p형 결정질 실리콘막의 두께 변화에 따른 돌출부의 최대 높이를 도시한 그래프이다.
도 7은 비교예와 실시예에 따른 태양 전지에서 전압 변화에 따른 전류를 각각 도시한 그래프이다.
도 8은 비교예와 실시예에 따라 측정된 압축 잔류 응력을 도시한 그래프이다.
도 9은 본 발명의 한 실시예서, 돌출부의 최대 높이에 대한 정의를 그림으로 도시한 도면이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3의 (a)는 기판 위에 위치한 p형인 제2 에미터 부분의 일부와 그 위에 위치한 보조 전극의 일부를 도시한 도면이고, 도 3의 (b)는 기판 위에 위치한 n형인 제2 후면 전계 부분의 일부와 그 위에 위치한 보조 전극의 일부를 도시한 도면이며, 도 3의 (c)는 기판 위에 에미터부나 후면 전계부를 위해 비정질 실리콘을 형성할 경우, 비정질 실리콘의 일부와 그 위치에 위치한 보조 전극의 일부를 도시한 비교예의 도면이다.
도 4은 본 발명의 한 실시예에 따라 p형 결정질 실리콘막의 두께 변화에 따른 결정화도를 도시한 그래프이다.
도 5는 본 발명의 한 실시예에 따른 p형 결정질 실리콘막의 두께 변화에 따른 p형 결정질 실리콘막의 표면 거칠기를 도시한 그래프이다.
도 6은 본 발명의 한 실시예에 따른 p형 결정질 실리콘막의 두께 변화에 따른 돌출부의 최대 높이를 도시한 그래프이다.
도 7은 비교예와 실시예에 따른 태양 전지에서 전압 변화에 따른 전류를 각각 도시한 그래프이다.
도 8은 비교예와 실시예에 따라 측정된 압축 잔류 응력을 도시한 그래프이다.
도 9은 본 발명의 한 실시예서, 돌출부의 최대 높이에 대한 정의를 그림으로 도시한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 다양한 예의 태양 전지에 대하여 설명한다.
먼저, 도 1 내지 도 2를 참고로 하여 본 발명의 한 실시예에 따른 태양 전지의 한 예에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 한 예에 대한 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고로 하면, 본 발명의 한 실시예에 따른 태양 전지(11)는 기판(110), 빛이 입사되는 기판(110)의 면인 입사면[이하, '전면(front surface)'라 함] 위에 위치하는 전면 버퍼부(front buffer region)(191), 전면 버퍼부(191) 위에 위치하는 전면 전계부(170), 전면 전계부(170) 위에 위치한 반사 방지부(130), 기판(110)의 입사면의 반대쪽 면인 기판(110)의 면[이하, '후면(back surface)'라 함] 위에 위치하는 후면 버퍼부(back buffer region)(192), 후면 버퍼부(192) 위에 위치하는 복수의 에미터부(emitter region)(121), 후면 버퍼부(192) 위에 위치하고 복수의 에미터부(121)와 이격되어 있는 복수의 후면 전계부[back surface field (BSF) region](171), 복수의 에미터부(121) 위에 각각 위치하는 복수의 제1 보조 전극(151), 복수의 후면 전계부(171) 위에 각각 위치하는 복수의 제2 보조 전극(152), 그리고 복수의 제1 및 제2 보조 전극(151, 152) 위에 각각 위치하는 복수의 제1 및 제2 주 전극(141, 142)을 포함한다.
일반적으로 기판(110)의 후면을 통해 빛은 입사되지 않지만, 경우에 따라 기판(110)의 후면으로 빛이 입사될 수 있다. 이 경우, 기판(110)의 후면을 통해 입사되는 빛의 양은 기판(110)의 전면을 통해 입사되는 빛의 양보다 훨씬 적다.
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘으로 이루어진 반도체 기판이다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘과 같은 결정질 실리콘이므로, 기판(110)의 결정질 반도체 기판이다.
기판(110)이 n형의 도전성 타입을 가질 경우, 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유할 수 있다. 하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 함유할 수 있다.
이러한 기판(110)의 전면은 텍스처링 공정(textruing process)을 통해 불규칙한 표면을 갖는 요철면(uneven surface)인 텍스처링 표면(textured surface)을 갖는다. 이때, 텍스처링 공정은 실질적으로 평탄한 기판(110)의 전면에 행해진다.
편의상 도 1에서, 기판(110)의 가장자리 부분만 요철면으로 도시하여 그 위에 위치하는 전면 버퍼부(191), 전면 전계부(170) 및 반사 방지부(130) 역시 그 가장자리 부분만 요철면으로 도시한다. 하지만, 실질적으로 기판(110)의 전면 전체가 요철면을 갖고 있으며, 이로 인해 기판(110)의 전면 위에 위치한 전면 버퍼부(191), 전면 전계부(170) 및 반사 방지부(130) 역시 요철면을 갖는다.
도 1 및 도 2에 도시된 바와 같이, 본 예의 태양 전지(11)에서, 기판(110)의 후면은 텍스처링 표면 대신 평탄면을 갖는다. 이로 인해, 기판(110)의 후면에 위치하는 구성요소들이 보다 균일하고 안정적으로 기판(110)의 후면과 밀착하게 형성되어, 기판(110)과 기판(110)의 후면 위에 위치하는 구성요소들간의 접촉 저항이 감소된다. 하지만, 이와는 달리, 기판(110)의 후면도 전면과 같이 요철면인 텍스처링 표면을 가질 수 있다.
기판(110)의 전면 위에 위치한 전면 버퍼부(191)는 비결정질의 반도체로 이루어져 있다. 이때, 전면 버퍼부(191)는 기판(110)의 전면에 전체적으로 위치하거나 기판(110) 전면의 가장 자리 부분을 제외한 기판(110)의 전면에 위치할 수 있다.
본 실시예에서, 전면 버퍼부(191)는 수소화된 진성 비정질 실리콘(intrinsic amorphous silicon, i-a-Si:H)으로 이루어진다.
전면 버퍼부(191)는 전면 버퍼부(191)에 함유된 수소(H)를 이용하여 기판(110)의 표면 및 그 근처에 존재하는 댕글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸어, 결함에 의해 기판(110)의 표면 쪽으로 이동한 전하가 소멸되는 것을 감소시키는 패시베이션 기능(passivation function)을 수행한다. 본 실시예의 경우, 기판(110)에 함유된 n형 또는 p형과 같은 도전성을 갖는 불순물에 의한 전하 손실 등으로 인해, 기판(110), 특히 기판(110)의 표면 및 그 근처에는 많은 결함이 존재한다.
따라서, 결함이 많이 존재하는 기판(110)의 표면에 전면 버퍼부(191)가 바로 위치하므로, 결함에 의해 기판(110)의 표면 및 그 근처에서 손실되는 전하의 양이 감소된다.
이러한 전면 버퍼부(191)는 약 1㎚ 내지 10㎚의 두께를 가질 수 있다.
전면 버퍼부(191)의 두께가 약 1nm 이상이면 기판(110) 전면에 전면 버퍼부(191)가 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 전면 버퍼부(191)의 두께가 약 10nm 이하이면 전면 버퍼부(191) 내에서 흡수되는 빛의 양을 좀더 감소시켜 기판(110) 내로 입사되는 빛의 양을 좀더 증가시킬 수 있다.
전면 버퍼부(191) 위에 위치한 전면 전계부(170)는 비정질 실리콘으로 이루어지고, 기판(110)과 동일한 도전성 타입(예, n형)의 불순물이 기판(110)보다 높은 농도로 함유된 불순물부이다. 따라서 전면 전계부(170)는 비결정질 반도체인 비정질 실리콘으로 이루어져 있으므로 기판(110)과 이종 접합(hetero junction)을 형성한다.
전면 전계부(170)가 n형의 도전성 타입을 가질 경우, 전면 전계부(170)에는 5가 원소의 불순물이 도핑될 수 있다.
이러한 전면 전계부(170)와 기판(110)과의 불순물 농도 차이로 인해 전위 장벽이 형성되고, 이 전위 장벽에 의해 기판(110)의 전면 쪽으로의 정공 이동을 방해하는 전면 전계 기능을 수행한다. 따라서, 전면 전계부(170)에 의해 기판(110)의 전면 쪽으로 이동하는 정공이 전위 장벽에 의해 기판(110)의 후면 쪽으로 되돌아가게 되는 전면 전계 효과가 얻어지고, 이로 인해, 기판(110)의 후면을 통해 외부 장치로 출력되는 정공의 출력량이 증가하게 되고 기판(110)의 전면에서 재결합이나 결함에 의해 손실되는 전하의 양이 감소한다.
또한, 전면 전계부(170)와 기판(110)과의 이종 접합에 의한 에너지 밴드갭 차이, 즉, 결정질 실리콘과 비결정질 실리콘간의 에너지 밴드갭(energy band gap)로 인해, 내부 전위차((built-in potential difference)가 증가하여, 태양 전지(11)의 개방 전압(Voc)이 증가하여, 태양 전지(110)의 필 팩터(fill factor)가 향상된다.
이러한 전면 전계부(170)는 전면 전계 기능뿐만 아니라 전면 버퍼부(191)와 함께 패시베이션 기능을 수행한다. 즉, 이미 기술한 것처럼, 전면 버퍼부(191)의 두께가 매우 얇기 때문에, 전면 버퍼부(191)만으로 안정적인 패시베이션 기능을 수행할 수 없다.
따라서, 전면 버퍼부(191)처럼, 전면 전계부(170) 역시 전면 전계부(170)에 함유된 수소(H)를 이용하여 패시베이션 기능을 수행한다. 이로 인해, 전면 버퍼부(191)와 전면 전계부(170)에 의한 패시베이션 기능에 의해 전하의 손실량은 더욱 감소한다. 이러한 전면 전계부(170)는 필요에 따라 생략 가능하다.
다음, 전면 전계부(170) 위에 위치한 반사 방지부(130)는 태양 전지(11)로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지(11)의 효율을 높인다. 이러한 반사 방지부(130)는 투명한 물질로 이루어져 있고, 예를 들어, 수소화된 실리콘 질화물(SiNx:H)이나 수소화된 실리콘 산화물(SiOx:H) 등으로 이루어지고, 약 70㎚ 내지 90㎚의 두께를 가질 수 있다.
반사 방지부(130)는 이 두께 범위 내에서 좀더 양호한 빛의 투과도를 가질 수 있어, 기판(110) 쪽으로 입사되는 빛의 양을 좀더 증가시킬 수 있다.
본 실시예에서, 반사 방지부(130)는 단일막 구조를 갖지만 이중막과 같은 다층막 구조를 가질 수 있고, 필요에 따라 생략될 수 있다. 반사 방지부(130) 역시 전면 버퍼부(191)와 같이 패시베이션 기능을 수행한다.
실리콘 질화물이나 실리콘 산화물은 양(+)의 고정 전하(fixed charge)의 특성을 갖고 있으므로, 반사 방지부(130)가 이들 물질로 이루어져 있을 경우, 반사 방지부(130)의 고정 전하값은 양(+)이 된다.
이로 인해, n형의 기판(110)에서 소수 캐리어로 작용하는 정공은 반사 방지부(130)와 동일한 극성을 갖고 있으므로, 반사 방지부(130)의 극성에 의해 반사 방지부(130)가 위치한 곳의 반대쪽, 즉, 정공이 출력되는 복수의 에미터부(121)가 위치한 기판(110)의 후면 쪽으로 밀려나게 된다.
따라서, 이러한 반사 방지부(130)에 의해, 기판(110)의 전면 쪽으로 이동하는 정공의 양이 감소하여 기판(110)의 전면에서 결함에 의해 손실되거나 재결합에 의해 손실되는 정공의 양이 감소하고, 또한 복수의 에미터부(121)가 위치한 기판(110)의 후면 쪽으로 이동하는 정공의 양이 증가한다.
이로 인해, 기판(110)의 전면에 위치하는 전면 버퍼부(191)와 반사 방지부(130)의 패시베이션 기능과 반사 방지부(130)의 고정 전하 역할에 의해 태양 전지(11)의 효율이 향상된다.
기판(110)의 후면에 바로 위치한 후면 버퍼부(192)는 서로 이격되어 있는 복수의 제1 후면 버퍼 부분(1921)과 복수의 제2 후면 버퍼 부분(1922)을 구비한다. 도 2에 도시한 것처럼, 제1 후면 버퍼 부분(1921)과 제2 후면 버퍼 부분(1922)은 기판(110) 위에서 번갈아 위치하며 서로 나란히 정해진 방향으로 뻗어 있다.
후면 버퍼부(192)는, 전면 버퍼부(191)와 동일하게, 수소화된 진성 비정질 실리콘으로 이루어지고 패시베이션 기능을 수행하여, 기판(110)의 후면 쪽으로 이동한 전하가 불안정한 결합에 의해 소멸되는 것을 감소한다.
후면 버퍼부(192)의 제1 및 제2 후면 버퍼 부분(1921, 1922)은 기판(110)의 후면 쪽으로 이동한 전하가 각각 제1 및 제2 후면 버퍼 부분(1921, 1922)을 통과하여 복수의 후면 전계부(171)와 복수의 에미터부(121)로 이동할 수 있는 두께를 갖는다. 예를 들어, 각 제1 및 제2 후면 버퍼 부분(1921, 1922)의 두께는 약 1㎚ 내지 10㎚일 수 있다.
각 제1 및 제2 후면 버퍼 부분(1921, 1922)의 두께가 약 1nm 이상이면 기판(110) 후면에 제1 및 제2 후면 버퍼 부분(1921, 1922)이 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 제1 및 제2 후면 버퍼 부분(1921, 1922) 각각의 두께가 약 10nm 이하이면 전하의 이동을 좀더 용이하게 하고 제1 및 제2 후면 버퍼 부분(1921, 1922) 내에서 기판(110)을 통과한 빛이 흡수되는 양을 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
이러한 후면 버퍼부(192)는 생략 가능하다.
본 실시예와 달리, 후면 버퍼부(192)는 인접한 제1 및 제2 후면 버퍼 부분(1921, 1922) 사이의 노출된 기판(110) 후면에도 위치할 수 있다. 이 경우, 패시베이션 기능을 수행하는 후면 버퍼부(192)의 형성 면적이 증가하므로, 기판(110)의 후면에서 손실되는 전하의 양이 감소한다.
복수의 후면 전계부(171)는 후면 버퍼부(192)의 제1 후면 버퍼 부분(1921) 위에 존재하고, 기판(110)과 동일한 도전성 타입의 불순물이 기판(110)보다 고농도로 도핑(doping)된 영역이다. 예를 들어, 본 실시예의 경우, 복수의 후면 전계부(171)는 n+의 불순물 영역이다.
각 후면 전계부(171)는 제1 후면 버퍼 부분(1921) 위에 위치한 제1 후면 전계 부분(1711)과 제1 후면 전계 부분(1711) 위에 위치한 제2 후면 전계 부분(1712)을 구비한다.
각 제1 후면 전계 부분(1711)은 각 제1 후면 버퍼 부분(1921) 바로 위에서 제1 후면 버퍼 부분(1921)을 따라서 정해진 방향으로 뻗어 있다. 복수의 제1 후면 전계 부분(1711)은 비정질 실리콘(a-Si)으로 이루어져 있으므로, 제1 후면 전계 부분(1711)은 예를 들어 n+의 도전성 타입을 갖는 비정질 반도체 부분이다. 이로 인해, 후면 전계부(171) 역시 기판(110)과 이종 접합을 형성한다.
각 제2 후면 전계 부분(1712)은 각 제1 후면 전계 부분(1711) 바로 위에서 제1 후면 전계 부분(1711)을 따라서 뻗어 있다. 이때, 제1 및 제2 후면 전계 부분(1711, 1712)은 동일한 평면 형상을 갖고, 후면 전계부(171) 하부에 위치하는 제1 후면 버퍼 부분(1921) 역시 후면 전계부(171)와 동일한 평면 형상을 갖는다.
복수의 제2 후면 전계 부분(1712)은 제1 도전형의 미세 결정 실리콘(Si)으로 이루어져 있으므로, 예를 들어, n+형의 마이크로 결정 실리콘(microcrystalline silicon)이나 나노 결정 실리콘(nanocrystalline silicon)으로 이루어질 수 있는 결정질 반도체 부분이다.
이때, 제1 및 제2 후면 전계 부분(1711, 1712)은 도 1 및 도 2에 도시한 것처럼, 별도의 막으로 형성되지만, 하나의 막으로 형성되어 비정질 반도체 부분(1711)과 결정질 반도체 부분(1712)으로 구분될 수 있다.
이러한 후면 전계부(171)에 의해, 기판(110)과 복수의 후면 전계부(171) 간의 불순물 농도 차이로 인해 전위 장벽이 형성되어 후면 버퍼부(192)의 복수의 제1 후면 버퍼 부분(1921)을 통과한 전하, 예를 들어, 정공이 복수의 제2 보조 전극(152) 쪽으로 이동하는 것을 방지하고, 이로 인해, 복수의 제2 보조 전극(152) 및 그 부근에서 전자와 정공이 재결합되어 소멸되는 양이 감소한다. 또한, 후면 전계부(171)는 그 하부의 제1 후면 버퍼 부분(1921)과 함께 패시베이션 기능도 수행한다.
각 제1 후면 전계 부분(1711)의 두께는 각 제2 후면 전계 부분(1712)의 두께보다 얇을 수 있다. 예를 들어, 각 제1 후면 전계 부분(1711)은 약 3㎚ 내지 10㎚ 의 두께를 가질 수 있고, 제2 후면 전계 부분(1712)은 약 5㎚ 내지 50㎚의 두께를 가질 수 있다. 따라서 각 후면 전계부(171)는 약 8㎚ 내지 60㎚의 두께를 가질 수 있다.
후면 전계부(171)의 두께가 약 8nm 이상이면 정공의 이동을 방해하는 전위 장벽을 좀더 양호하게 형성할 수 있어 전하 손실을 좀더 감소시킬 수 있고, 후면 전계부(171)의 두께가 약 60nm 이하이면 후면 전계부(171) 내에서 흡수되는 빛의 양이 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
복수의 에미터부(121)는 후면 버퍼부(192)의 복수의 제2 후면 버퍼 부분(1922) 위에 위치하여, 복수의 제2 후면 버퍼 부분(1922) 위에서 제2 후면 버퍼 부분(1922)을 따라 정해진 방향으로 뻗어 있다.
따라서, 도 1 및 도 2에 도시한 것처럼, 에미터부(121)와 후면 전계부(171)는 기판(110)의 후면에 교대로 위치한다.
각 에미터부(121)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖고 있다. 따라서, 복수의 에미터부(121)는 기판(110)과 p-n 접합을 형성한다.
각 에미터부(121)는 제2 후면 버퍼 부분(1922) 위에 바로 위치하는 제1 에미터 부분(1211)과 제1 에미터 부분(1211) 위에 바로 위치하는 제2 에미터 부분(1212)을 구비한다. 이때, 제1 및 제2 에미터 부분(1211, 1212)은 동일한 평면 형상을 갖고, 에미터부(121) 하부에 위치하는 제2 후면 버퍼 부분(1922) 역시 에미터부(121)와 동일한 평면 형상을 갖는다.
각 제1 에미터 부분(1211)은 각 제2 후면 버퍼 부분(1922) 위에서 제2 후면 버퍼 부분(1922)을 따라서 정해진 방향으로 뻗어 있다. 복수의 제1 에미터 부분(1211)은 비정질 실리콘(a-Si)으로 이루어져 있으므로, 제1 에미터 부분(1211)은 p의 도전성 타입을 갖는 비정질 반도체 부분이다. 따라서, 복수의 제1 에미터 부분(1211)은 기판(110)과 p-n 접합뿐만 아니라 이종 접합(hetero junction)을 형성한다.
각 제2 에미터 부분(1212)은 각 제1 에미터 부분(1211) 위에서 제1 에미터부분(1211)을 따라서 뻗어 있다. 이때, 각 제2 후면 버퍼 부분(1922)은 제1 및 제2 에미터 부분(1211, 1212)과 동일한 평면 형상을 갖는다.
복수의 제2 에미터 부분(1212)은 제2 도전형의 미세 결정 실리콘(Si)으로 이루어져 있으므로, 예를 들어, p형의 마이크로 결정 실리콘(microcrystalline silicon)이나 나노 결정 실리콘(nanocrystalline silicon)으로 이루어질 수 있는 결정질 반도체 부분이다.
기판(110)과 에미터부(121)와의 p-n 접합에 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자와 정공은 각각 n형과 p형 쪽으로 이동한다. 따라서, 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 전자는 후면 버퍼부(192)의 복수의 제1 후면 버퍼 부분(1921)을 통과하여 복수의 후면 전계부(171) 쪽으로 이동하고, 정공은 후면 버퍼부(192)의 복수의 제2 후면 버퍼 부분(1922)을 통과하여 복수의 에미터부(121) 쪽으로 이동한다.
또한, 기판(110)과 전계부(170, 172) 및 에미터부(121)와의 이종 접합에 의한 에너지 밴드갭 차이, 즉, 결정질 실리콘과 비결정질 실리콘간의 에너지 밴드갭(energy band gap)로 인해 내부 전위차가 증가하여, 태양 전지(11)의 개방 전압(Voc)이 증가하여, 태양 전지(11)의 필 팩터(fill factor)가 향상된다.
기판(110)과 에미터부(121)와의 p-n 접합을 형성하므로, 본 실시예와 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)가 n형의 도전성 타입을 가지고, 이 경우 전자는 후면 버퍼부(192)의 복수의 제2 후면 버퍼 부분(1922)을 통해 복수의 에미터부(121) 쪽으로 이동하고 정공은 후면 버퍼부(192)의 복수의 제1 후면 버퍼 부분(1921)을 통해 복수의 후면 전계부(171) 쪽으로 이동한다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑되어, 에미터부(121)는 3가 원소의 불순물을 함유하고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑되어, 에미터부(121)는 5가 원소의 불순물을 함유한다.
이들 복수의 에미터부(121) 역시 제2 후면 버퍼 부분(1922)과 함께 패시베이션 기능을 수행하여, 결함에 의해 기판(110)의 후면에서 소멸되는 전하의 양이 감소하므로, 태양 전지(11)의 효율이 향상된다.
후면 전계부(171)의 경우와 동일하게, 제1 에미터 부분(1211)의 두께는 제2 에미터 부분(1212)의 두께보다 얇을 수 있다.
본 예에서, 각 제1 에미터 부분(1211)은 약 3㎚ 내지 10㎚ 의 두께를 가질 수 있고, 제2 에미터 부분(1212)은 약 5㎚ 내지 50㎚의 두께를 가질 수 있다. 따라서 각 에미터(121)는 약 8㎚ 내지 60㎚의 두께를 가질 수 있다.
에미터부(121)의 두께가 약 8nm 이상이면 p-n 접합을 좀더 양호하게 형성할 수 있고, 에미터부(121)의 두께가 약 60nm 이하이면 에미터부(121) 내에서 흡수되는 빛의 양을 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
일반적으로 n형의 도전성 타입을 갖는 반도체의 결정화 속도가 p형의 도전성 타입을 갖는 반도체의 결정화 속도보다 빠르다. 따라서, n형의 반도체부와 p형의 반도체부를 동일한 결정화도로 결정화할 경우, 원하는 결정화도에 도달하는 시간이 n형 반도체부가 p형 반도체보다 빨라 n형 반도체부의 두께가 p형 반도체부의 두께보다 얇을 수 있다.
이로 인해, 본 예의 경우, 기판(110)이 n형 도전성 타입을 갖고 있으므로, 후면 전계부(171)는 n형 도전성 타입을 그리고 에미터부(121)는 p형 도전성 타입을 갖는다. 따라서, 후면 전계부(171)의 제2 후면 전계 부분(1712)와 에미터부(121)의 제2 에미터 부분(1212)가 동일한 결정화도를 가질 경우, 후면 전계부(171)의 제2 후면 전계 부분(1712)의 두께가 에미터부(121)의 제2 에미터 부분(1212)의 두께보다 얇을 수 있고, 이 경우 후면 전계부(171)의 두께가 에미터부(121)의 두께보다 얇다.
본 실시예의 경우, 진성 반도체 물질(i-a-Si)로 이루어진 후면 버퍼부(192) 위에 비정질 반도체(a-Si)로 이루어진 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711)이 위치하므로, 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711) 형성 시, 결정질 반도체로 이루어진 기판(110) 위에 바로 비정질 반도체로 이루어진 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711)이 위치할 때보다 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711)의 결정화 현상이 크게 감소한다. 즉, 결정질 반도체의 기판(110) 위에 바로 비정질 반도체가 형성될 경우, 기판(110)의 결정에 영향을 받아 비정질 실리콘으로 이루어진 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711)에도 결정화가 진행된다. 이럴 경우, 기판(110)과의 이종 접합에 의한 효과가 감소하거나 발생하지 않게 된다. 하지만, 본 실시예처럼, 결정질 반도체의 기판(110)과 비정질 반도체의 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711) 사이에 결정성을 갖고 있지 않은 진성 비정질 반도체로 이루어진 후면 버퍼부(192)가 위치함에 따라 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711)의 결정화 현상은 이루어지지 않게 된다. 이로 인해, 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711)은 안정적으로 비정질 반도체 상태를 유지하므로, 기판(110)과의 이종 접합 상태를 유지하게 된다.
본 실시예에서, 각 후면 전계부(171)와 각 에미터부(121)의 폭(W1, W2)은 서로 상이하다. 즉, 후면 전계부(171)의 폭(W1)이 에미터부(121)의 폭(W2)보다 크다. 이때, 후면 전계부(171) 하부에 존재하는 제1 후면 버퍼 부분(1921)의 폭 역시 에미터부(121) 하부에 존재하는 제2 후면 버퍼 부분(1922)의 폭 보다 크다. 이로 인해, 후면 전계부(171)로 덮어지는 기판(110)의 표면 면적이 증가하여, 후면 전계부(171)로 인한 패시베이션 효과와 후면 전계 효과가 증가한다.
하지만, 이와는 달리, 에미터부(121)의 폭(W2)이 후면 전계부(171)의 폭(W1)보다 클 수 있다. 이 경우, p-n 접합 영역이 증가하므로 전자와 정공의 이동에 좀더 효율적으로 행해지고, 전자에 비해 이동도가 낮은 정공의 수집에 유리하다.
본 실시예에서, 기판(110)의 후면에 위치한 후면 버퍼부(192), 그 위에 위치한 에미터부(121) 및 후면 전계부(171)는 플라즈마 기상 증착법(plasma enhanced vapor deposition, PECVD)과 같은 증착법을 이용하여 형성될 수 있다.
이때, 결정질 반도체로 이루어진 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면, 즉 제1 및 제2 보조 전극(151, 152)과 접해 있는 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면 형상은 도 3의 (a) 및 (b)에 도시한 것과 같이 불규칙한 크기를 갖는 복수의 돌출부가 형성된 요철면을 갖고 있다. 도 3의 (a)는 기판(sub, 110) 위에 위치한 p형인 제2 에미터 부분(p-μc-Si, 1212)의 일부와 그 위에 위치한 보조 전극(151)의 일부를 도시한 도면이고, 도 3의 (b)는 기판(110) 위에 위치한 n형인 제2 후면 전계 부분(p-μc-Si, 1712)의 일부와 그 위에 위치한 제2 보조 전극(152)의 일부를 도시한 도면이다.
도 3의 (c)는 기판(110) 위에 에미터부나 후면 전계부를 위해 비정질 실리콘을 형성할 경우, 비정질 실리콘(p-a-Si)의 일부와 그 위치에 위치한 보조 전극(TCO)의 일부를 도시한 비교예의 도면이다.
도 3의 (c)의 경우, 비정질 실리콘으로 이루어진 에미터부나 후면 전계부의 표면, 즉 보조 전극과 접해 있는 표면이 실질적으로 평탄함을 알 수 있다.
도 3의 (a)와 (b)에 도시한 것처럼, 비정질 반도체인 제1 에미터 부분(1211)과 제1 후면 전계 부분(1711) 위에서 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)은 주상(柱狀) 형태로 결정이 성장되어, 방위(orientation)가 다른 결정 사이에 발생하는 결정 입계(grain boundary)이 형성되어 있디.
본 실시예에서, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712) 각각의 표면 거칠기(surface roughness)(RMS, root mean square)는 1.5㎚ 내지 10㎚이고, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712) 각각의 결정화도, 즉, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712) 각각의 두께에서의 결정화도는 10 vol% 내지 90 vol%이다.
본 예서, 표면 거칠기는 측정 길이(또는 측정 영역)(L)와 측정 길이에 존재하는 각 돌출부의 높이(각 돌출부의 골에서부터 피크까지의 높이)(Z1, Z2,..Zx)를 이용하여 측정되며, 이 표면 거칠기(Rq)를 구하는 식은 [수학식 1]과 같다.
또한, 돌출부 중 가장 높은 꼭대기(peak)의 지점에서 돌출부 중 가장 낮을 골(valley)의 지점을 뺀 값(peak to vally, 이하, 돌출부의 최대 높이" 라 함)[Rt(PV)]은 15㎚ 내지 40㎚이다.
도 9에 예시적인 복수의 돌출부에서 산출된 최대 높이[Rt(PV)]를 도시한다. 즉, 도 9에 도시한 것처럼, 측정 영역에 존재하는 돌출부의 중간 높이(Rm)에서 가장 높은 꼭대기까지의 거리(Rp)와 돌출부의 중간 높이(Rm)에서 가장 낮은 골까지의 거리(Rv)의 합이 돌출부의 최대 높이가 된다.
제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)은 이미 설명한 것처럼, PECVD 등을 이용하여 제1 에미터 부분(1211과 제1 후면 전계 부분(1711) 위에 형성되며, 이때 공정 가스는 실란 가스(SiH4), 수소(H2), 및 n형 또는 p형의 도전성을 위한 5가 원소와 3가 원소를 함유한 도핑 가스(예, PH3 또는 B2H6) 등일 수 있다. 이때, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 결정화도, 두께, 또는 표면 거칠기는 공정 시간(즉, 증착 시간), 공정 가스의 혼합비 등에 따라 정해진다.
도 4에 도시한 것처럼, 제2 에미터 부분(1212)의 두께가 증가함에 따라 결정화도는 역시 증가하고, 도 5 및 도 6에 도시한 것처럼 제2 에미터 부분(1212)의 두께가 증가할수록 제2 에미터 부분(1212)의 표면 거칠기와 돌출부의 최대 높이 역시 증가한다.
이때, 도 5 및 도 6에 도시한 그래프를 살펴보면, 제2 에미터 부분(1212)의 두께가 증가함에 따라 표면 거칠기의 변화폭보다 제2 에미터 부분(1212)의 돌출부의 높이의 변화폭이 큼을 알 수 있었다.
도 4 내지 도 6에서, 제2 에미터 부분(1212)에 대한 두께 변화에 따른 결정화도, 표면 거칠기 및 돌출부의 높이를 도시하고 있지만, 제2 에미터 부분(1212)과 다른 도전성 타입을 갖는 제2 후면 전계 부분(1712)에 대해서도 도 4 내지 도 6에 도시한 것과 유사한 결과가 얻어지므로, 제2 후면 전계 부분(1712)에서의 두께 변화에 따른 결정화도, 표면 거칠기 및 돌출부의 높이에 대한 그래프는 생략한다.
이와 같이, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)이 결정화됨에 따라 결정화가 이루어지지 않을 때보다 전도도가 향상되며, 오믹 콘택(ohmic contact)이 형성된다. 이로 인해, 에미터부(121)에서 제1 주 전극(141)으로의 전하 전송량과 후면 전계부(171)에서 제2 주 전극(142)으로의 전하 전송량이 증가하고, 그 위에 위치한 제1 및 제2 보조 전극(151 152)과의 접촉력이 향상된다.
또한, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)이 결정화됨에 따라, 제1 및 제2 보조 전극(151, 152)과 접하는 표면의 거칠기가 증가함에 따라, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면, 즉 제1 및 제2 보조 전극(151, 152)과 접해 있는 표면의 단면적이 증가하게 되고, 이로 인해, 제1 및 제2 보조 전극(151, 152)과 접하는 접촉 면적이 증가하게 된다. 또한, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면이 거칠기 때문에, 제1 및 제2 보조 전극(151, 152)와의 결합력 또한 증가하게 된다.
본 실시예에서, 이미 기재된 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 결정화도 범위 내에서, 불필요한 시간 낭비 없이 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 좀더 안정적인 표면 거칠기 및 돌출부의 높이와 전도도가 얻어진다.
또한 기재된 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면 거칠기 및 돌출부의 범위 내에서, 제1 및 제2 보조 전극(151, 152)과의 접촉 면적과 결합력을 좀더 안정적으로 확보할 수 있다.
복수의 에미터부(121) 위에 위치하는 복수의 제1 보조 전극(151)은 각 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적으로 연결되어 있다. 또한, 복수의 후면 전계부(171) 위에 위치하는 복수의 제2 보조 전극(152)은 각 후면 전계부(171)를 따라서 연장되어 있고, 복수의 후면 전계부(171)와 전기적으로 연결되어 있다.
이러한 제1 및 제2 보조 전극(151. 152)에 의해 각 에미터부(121)는 대기 중의 산소로부터 보호되어, 산화 현상 등으로 인한 특성 변화가 방지된다.
복수의 제1 및 제2 보조 전극(151, 152)은 도전성이 있는 투명한 도전 물질로 이루어진다. 투명한 도전 물질의 예는 ITO, ZnO, SnO2, TCO 등, 이들의 화합물 또는 이들 물질이나 화합물에 알루미늄(Al), 게르마늄(Ge), 갈륨(Ga), 철(F) 등과 같은 물질이 도핑된 물질일 수 있다.
복수의 제1 및 제2 보조 전극(151, 152)은 복수의 에미터부(121)와 복수의 후면 전계부(171) 쪽으로 각각 이동한 전하, 예를 들어 정공과 전자를 각각 전달하고, 기판(110)과 후면 버퍼부(192)를 통과한 빛을 기판(110) 쪽으로 반사시켜 기판(110)으로 입사되는 빛의 양을 증가시키는 반사막(reflector)으로서 기능한다.
이미 설명한 것처럼, 본 실시예의 경우, 제1 및 제2 보조 전극(151, 152)과 접해 있는 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면이 복수의 돌출부로 인해, 제1 및 제2 보조 전극(151, 152)과 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)과의 접촉 면적과 결합력이 증가한다.
이로 인해, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)에서 제1 및 제2 보조 전극(151, 152)으로 이동하는 전하의 이동량이 증가한다. 또한, 기판(110)에서 제1 및 제2 보조 전극(151, 152)이 떨어져 나가는 박리 현상이 크게 증가한다. 일반적으로 제1 및 제2 보조 전극(151, 152)의 두께가 그 하부에 위치한 에미터부(121), 후면 전계부(171) 및 후면 버퍼부(192)의 두께보다 훨씬 두껍기 때문에, 박리 현상은 주로 기판(110)과 제1 및 제2 보조 전극(151, 152)을 구비한 후면 버퍼부(192) 사이에 발생한다.
이에 더하여, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 결정화에 따른 전도도 증가로 인해, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)에서 제1 및 제2 보조 전극(151, 152)으로 이동하는 전하의 전송 속도가 증가하여, 단위 시간당 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)에서 제1 및 제2 보조 전극(151, 152)으로 이동하는 전하의 양이 증가한다.
이로 인해, 태양 전지(11)의 직렬 저항이 감소하고, 필 팩터가 향상되어 태양 전지(11)의 효율이 향상된다. 또한, 에미터부(121)와 제1 보조 전극(151)간의 전하 전송 효율과 후면 전계부(171)와 제2 보조 전극(152) 간의 전하 전송 효율이 향상되어 태양 전지(11)의 효율은 더욱더 향상된다.
복수의 제1 보조 전극(151) 위에 위치하는 복수의 제1 주 전극(141)은 복수의 제1 보조 전극(151)을 따라서 길게 연장되어 있고, 복수의 제1 보조 전극(151)과 전기적ㅇ물리적으로 연결되어 있다. 도 1 및 도 2에서, 각 제1 주 전극(141)은 그 하부에 위치하는 제1 보조 전극(151)과 동일한 평면 형상을 가지지만, 다른 평면 형상을 가질 수 있다.
각 제1 주 전극(141)은 해당 에미터부(121)쪽으로 이동하여 제1 보조 전극(151)을 통해 전송되는 전하, 예를 들어, 정공을 수집한다.
복수의 제2 보조 전극(152) 위에 위치하는 복수의 제2 주 전극(142)은 복수의 제2 보조 전극(152)을 따라서 길게 연장되어 있고, 복수의 제2 보조 전극(152)과 전기적ㅇ물리적으로 연결되어 있다. 도 1 및 도 2에서, 각 제2 주 전극(142) 역시 그 하부에 위치하는 제2 보조 전극(152)과 동일한 평면 형상을 가지지만, 다른 평면 형상을 가질 수 있다.
각 제2 주 전극(142)은 해당 후면 전계부(171)쪽으로 이동하여 제2 보조 전극(152)을 통해 전송되는 전하, 예를 들어, 전자를 수집한다.
복수의 제1 및 제2 주 전극(141, 142)은 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 금속 물질로 이루어질 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
본 실시예에서, 비정실 실리콘과 같은 반도체 물질로 이루어진 복수의 에미터부(121)와 후면 전계부(171) 그리고 금속 물질로 이루어진 복수의 제1 및 제2 주 전극(141, 142) 사이에 투명한 금속 물질로 이루어진 복수의 제1 및 제2 보조 전극(151, 152)이 존재하여 접착력(접촉 특성)이 약한 반도체 물질과 금속 물질 간의 접착력이 향상된다. 이로 인해, 복수의 에미터부(121)와 복수의 제1 주 전극(141) 사이 그리고 복수의 후면 전계부(171)와 복수의 제2 주 전극(142) 사이의 접착력이 향상되고, 복수의 에미터부(121)와 복수의 제1 주 전극(141) 사이 그리고 복수의 후면 전계부(171)과 복수의 제2 주 전극(142) 사이에 오믹 콘택이 형성되어, 복수의 에미터부(121)와 복수의 제1 주 전극(141) 사이 그리고 복수의 후면 전계부(171)과 복수의 제2 주 전극(142) 사이의 전기 전도도가 향상되고, 이로 인해, 제1 및 제2 주 전극(141, 142)으로의 전하의 전송 효율이 증가한다.
하지만, 본 실시예와는 달리, 복수의 제1 및 제2 보조 전극(151, 152)은 생략될 수 있다. 이 경우, 각 제1 주 전극(141)과 각 제2 주 전극(142)은 에미터부(121)의 제2 에미터 부분(1212)과 후면 전계부(171)의 제2 후면 전계 부분(1712) 위에 직접 위치하여, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)과 바로 접해 있다. 이때, 본 실시예의 경우, 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)는 결정질 실리콘으로 이루어져 있으므로, 비정질 실리콘보다 전도도가 증가하고 또한 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면에 형성된 돌출부로 인해, 제2 에미터 부분(1212) 및 제2 후면 전계 부분(1712)와 제1 및 제2 주 전극(141, 142)간의 접촉 면적과 결합력이 증가한다. 따라서 제2 에미터 부분(1212) 및 제2 후면 전계 부분(1712)와 제1 및 제2 주 전극(141, 142)간의 전하 이동은 안정적으로 행해지고, 기판(110)과 제1 및 제2 주 전극(141, 142) 간의 박리 현상 역시 크게 줄어든다.
이와 같이, 제1 및 제2 보조 전극(151, 152)[또는 제1 및 제2 주 전극(141, 142)]과 접해 있는 부분에 위치한 결정질 실리콘으로 이루어진 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)으로 인한, 결합력, 접촉 면적 및 전도도의 증가로 인해, 태양 전지(11)에서 출력되는 전류(예, 단락 전류)의 크기는 증가한다.
즉, 도 7을 참고로 하면, 본 실시예에 따른 태양 전지와 비교예에 따른 태양 전지에서, 동일한 전압(예, 개방 전압)이 생성될 때 이들 태양 전지에서 출력되는 전류의 크기(예, 단락 전류)가 서로 상이함을 알 수 있다.
도 7에서, 'G1'은 본 발명의 실시예에 따라 결정화된 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)을 구비한 태양 전지의 경우이고, 'G2'는 비교예에 따라 결정화된 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)가 존재하지 않고, 에미터부와 후면 전계부가 비정실 실리콘으로 이루어진 제1 에미터 부분과 제1 후면 전계 부분으로 이루어진 태양 전지의 경우이다.
도 7를 참고로 하면, 동일한 전압이 생성될 때, 본 실시예에 따른 태양 전지에서 출력되는 전류가 비교예의 경우보다 크게 증가하게 되므로, 본 실시예에 따른 태양 전지(11)의 효율이 비교예에 따른 태양 전지의 효율보다 향상됨을 알 수 있다.
또한, 결정질 실리콘의 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)에 의해, 제1 및 제2 보조 전극(151, 152)의 압축 잔류 응력(compressive residual stress)이 크게 감소하여, 크랙(crack) 등과 같은 제1 및 제2 보조 전극(151, 152)의 손상이나 파손 발생이 줄어든다.
즉, 제1 및 제2 보조 전극(151, 152)는 좌우 방향, 즉 기판(110)의 후면과 평행한 방향)으로 압축되어 있으므로, 좌우 방향으로 연장하고자 하는 응력(stress)을 갖게 된다. 하지만, 각 제2 에미터 부분(1212)와 제2 후면 전계 부분(1712)은 주상 형태로 성장된 결정이므로 많은 결정 입계가 존재하며, 결정화된 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)의 표면은 이미 기재한 것처럼 소정의 표면 거칠기를 갖는 요철면을 갖게 된다.
따라서, 표면 거칠기를 갖는 결정화된 제2 에미터 부분(1212)와 제2 후면 전계 부분(1712) 위에 제1 및 제2 보조 전극(151, 152)이 형성될 경우, 이들 제1 및 제2 보조 전극(151, 152)은 그 하부에 위치한 제2 에미터 부분(1212)와 제2 후면 전계 부분(1712)의 표면 거칠기와 결정 입계 등의 영향에 의해, 결정화되지 않은 에미터부와 후면 전계부 위에 형성될 때보다 제1 및 제2 보조 전극(151, 152)의 결정 입계 사이의 간격이 좁아지게 된다(도 3의 (a) 내지 (c) 참고).
따라서, 제1 및 제2 보조 전극(151, 152)과 제1 및 제2 보조 전극(151, 152)에 형성된 결정 입계가 형성된 부분에서 제1 및 제2 보조 전극(151, 152)의 압축 잔류 응력이 결정 입계를 따라서 분산되어 압축 잔류 응력이 감소하게 되고, 더욱이 좁아진 결정 입계의 간격에 의해 압축 잔류 응력이 분산 회수가 증가하게 되어 제1 및 제2 보조 전극(151, 152)의 압축 잔류 응력은 더욱 감소하게 된다. 이로 인해, 제1 및 제2 보조 전극(151, 152)의 압축 잔류 응력은 크게 낮아져 제1 및 제2 보조 전극(151, 152)의 손상이 줄어들게 된다.
따라서 도 8에 도시한 것처럼, 측정된 압축 잔류 응력의 크기는 비교예의 경우(G11-G13)보다 본 실시예의 경우(G14)가 훨씬 감소한 것을 측정 되었다.
도 8에서, 비교예의 경우(G11-G13)에는 단결정 실리콘 기판 위에 비정질 실리콘막(a-Si)과 투명한 도전성 산화물막(TOC)을 적층한 후, 도전성 산화물막에서의 압축 잔류 응력을 세 번(G11-G13) 측정한 것이고, 실시예의 경우(G14)에는 n형의 단결정 실리콘 기판 위에 결정질 실리콘막(μc-Si)과 투명한 도전성 산화물막를 적층한 후, 도전성 산화물막에서의 압축 잔류 응력을 측정한 것이다. 이때, 단결정 실리콘 기판은 180nm의 두께를 갖고, 비정실 실리콘막은 19nm의 두께를 갖고 있으며, 결정질 실리콘막은 20nm의 두께를 갖고 있었다. 또한, 도전성 산화물막의 두께는 80nm이었다.
본 실시예에서, 에미터부(121)의 제1 및 제2 에미터 부분(1211, 1212)은 두 번의 막 형성 공정(예, PECVD법)을 통해 두 개의 별개 막으로 형성되고, 후면 전계부(171)의 제1 및 제2 후면 전계 부분(1711, 1712) 또한, 두 번의 막 형성 공정(예, PECVD법)으로 두 개의 별개 막으로 형성된다.
하지만, 다른 실시예에서, 한번의 막 형성 공정을 통해 제1 및 제2 에미터 부분(1211, 1212)을 구비한 에미터부(121)을 형성하고 또한 한번의 막 형성 공정을 통해 제1 및 제2 후면 전계 부분(1711, 1712)을 구비한 후면 전계부(171)를 형성할 수 있다.
즉, 비정질 실리콘으로 이루어진 후면 버퍼부(192) 위에 에미터부(121)나 후면 전계부(171)가 형성될 때, 공정 가스(예를 들어, SiH4와 H2)의 비율, 챔버 내 압력, 구동 전력 등을 제어하여 후면 버퍼부(192)에 형성되는 에미터부(121)나 후면 전계부(171)의 결정화도와 결정화 시기가 제어 가능하다.
따라서, 비정질 실리콘인 후면 버퍼부(192) 위에 에미터부(121)나 후면 전계부(171)가 형성될 때, 하부막인 후면 버퍼부(192)의 특성에 의해 초기에 형성되는 부분은 결정성을 갖지 않는 비정질 실리콘 부분이 되고, 공정 시간이 경과함에 따라 실리콘의 결정화 현상이 시작되어 결정이 성장하기 시작하여, 이로 인해, 결정화된 실리콘 부분이 형성된다.
따라서, 후면 버퍼부(192) 위에 에미터부(121) 또는 후면 전계부(171)를 형성하기 위한 한번의 막 형성 공정을 통해 비정질 실리콘 부분과 결정질 실리콘 부분이 형성되며, 이때, 비정질 실리콘 부분은 제1 에미터 부분(1211) 또는 제1 후면 전계 부분(1711)이 되고 결정화된 실리콘 부분은 제2 에미터 부분(1212) 또는 제2 후면 전계 부분(1712)이 된다. 이미 설명한 것처럼, 결정질 실리콘은 마이크로 결정질 실리콘이거나 나노 결정질 실리콘일 수 있다.
이와 같은 구조를 갖는 태양 전지(11)의 동작은 다음과 같다.
태양 전지(11)로 빛이 조사되어 반사 방지부(130), 전면 전계부(170) 및 전면 버퍼부(191)를 순차적으로 통과하여 기판(110)으로 입사되면 빛 에너지에 의해 기판(110)에서 전자와 정공이 발생한다. 이때, 기판(110)의 표면이 텍스처링 표면이므로 기판(110) 전면에서의 빛 반사도가 감소하고, 텍스처링 표면에서 입사와 반사 동작이 행해져 빛의 흡수율이 증가되므로, 태양 전지(11)의 효율이 향상된다. 이어 더하여, 반사 방지부(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양은 더욱더 증가한다.
기판(110)과 제1 에미터 부분(1211)의 p-n 접합에 의해, 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(171)쪽으로 이동하여, 각각 제1 및 제2 보조 전극(151, 152)을 통해 제1 및 제2 주 전극(141, 142)으로 전달되어 수집된다. 이러한 제1 주 전극(141)과 제2 주 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
이때, 기판(110)의 후면뿐만 아니라 기판(110)의 전면에 위치한 버퍼부(192, 191)의 패시베이션 기능에 의해, 기판(110)의 전면 및 후면 또는 이들 근처에서 손실되는 전하의 양이 감소하여 태양 전지(11)의 효율이 향상된다.
또한, 기판(110)의 후면에 기판(110)과 동일한 도전성 타입의 불순물을 고농도로 함유한 전계부(170, 171)가 위치하므로, 전면 전계 기능과 후면 전계 기능에 따라 원하는 전하의 이동을 제어하므로, 전자와 정공의 재결합율이 감소하여, 태양 전지(11)의 효율이 향상된다.
또한, 제1 및 제2 보조 전극(151, 151)[또는 제1 및 제2 주 전극(141, 142)]과 바로 접하는 부분이 결정질 실리콘으로 이루어지고 복수의 돌출부를 구비한 표면을 갖는 제2 에미터 부분(1212)과 제2 후면 전계 부분(1712)이므로, 태양 전지(11)의 직렬 저항이 감소하여 필 팩터(FF)가 향상되고, 전극(141, 142)으로의 전하 전송 효율이 향상되어 태양 전지(11)의 효율이 향상된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 121: 에미터부
130: 반사 방지부 141, 142: 보조 전극
151, 152: 주 전극 161, 162: 보조 전극
170, 171: 전계부 191, 192: 버퍼부
1711: 제1 후면 전계 부분 1712: 제2 후면 전계 부분
1211: 제1 에미터 부분 1212: 제2 에미터 부분
1921: 제1 후면 버퍼 부분 1922: 제2 후면 버퍼 부분
130: 반사 방지부 141, 142: 보조 전극
151, 152: 주 전극 161, 162: 보조 전극
170, 171: 전계부 191, 192: 버퍼부
1711: 제1 후면 전계 부분 1712: 제2 후면 전계 부분
1211: 제1 에미터 부분 1212: 제2 에미터 부분
1921: 제1 후면 버퍼 부분 1922: 제2 후면 버퍼 부분
Claims (17)
- 결정질 반도체로 이루어지고 제1 도전성 타입을 갖는 기판,
상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 에미터부,
상기 에미터부와 이격되어 있고, 상기 제1 도전성 타입을 갖는 제1 전계부,
상기 에미터부와 연결되어 있는 제1 전극, 그리고
상기 제1 전계부와 연결되어 있는 제2 전극
을 포함하고,
상기 에미터부와 상기 제1 전계부 중 적어도 하나는 상기 기판 위에 위치하고 비결정질 반도체로 이루어진 제1 부분과 상기 제1 부분과 상기 제1 전극 또는 상기 제2 전극 사이에 위치하고 결정질 반도체로 이루어진 제2 부분을 포함하고,
상기 제1 전극과 상기 제2 전극 중 적어도 하나와 접하는 상기 제2 부분의 표면은 복수의 돌출부를 갖는 요철면을 갖는 태양 전지. - 제1항에서,
상기 제2 부분은 1.5㎚ 내지 10㎚의 표면 거칠기를 갖는 태양 전지. - 제1항에서,
상기 제2 부분은 10 vol% 내지 90 vol%의 결정화도를 갖는 태양 전지. - 제1항에서,
상기 돌출부는 15㎚ 내지 40㎚의 최대 거리를 갖는 태양 전지. - 제1항에서,
상기 제2 부분의 상기 결정질 반도체는 마이크로(micro) 결정질 실리콘 또는 나노(nano) 결정질 실리콘으로 이루어져 있는 태양 전지. - 제1항에서,
상기 제1 부분은 3㎚ 내지 10㎚ 의 두께를 갖는 태양 전지. - 제1항 또는 제6항에서,
상기 제2 부분은 3㎚ 내지 50㎚ 의 두께를 갖는 태양 전지. - 제1항에서,
상기 에미터부와 상기 제1 전계부는 각각 상기 기판 위에 위치하고 비결정질 반도체로 이루어진 제1 부분과 상기 제1 부분 위에 위치하고 결정질 반도체로 이루어진 제2 부분을 포함하고,
상기 에미터부의 상기 제2 부분의 두께와 상기 제1 전계부의 상기 제2 부분의 두께는 서로 상이한 태양 전지. - 제8항에서,
상기 제1 도전성 타입이 n형일 때, 상기 제1 전계부의 상기 제2 부분의 두께는 상기 에미터부의 상기 제2 부분의 두께보다 얇은 태양 전지. - 제1항에서,
상기 제1 전극과 상기 제2 전극은 투명한 도전성 물질로 이루어져 있는 태양 전지. - 제1항에서,
상기 제1 전극과 상기 제2 전극 위에 각각 위치하고 도전성 물질로 이루어져 있는 제3 전극과 제4 전극을 더 포함하는 태양 전지. - 제1항에서,
상기 제1 전극과 상기 제2 전극은 도전성 금속 물질로 이루어져 있는 태양 전지. - 제1항에서,
상기 에미터부와 상기 기판 사이 그리고 상기 제1 전계부와 상기 기판 사이에 비결정질 반도체로 이루어진 제1 버퍼부를 더 포함하는 태양 전지. - 제1항 또는 제13항에서,
상기 에미터부와 상기 제1 전계부는 상기 기판의 입사면의 반대편에 위치하는 상기 기판의 면 위에 위치하는 태양 전지. - 제14항에서,
상기 기판의 상기 입사면 위에 위치하고 비결정질 반도체로 이루어진 제2 버퍼부를 더 포함하는 태양 전지. - 제15항에서,
상기 제2 버퍼부 위에 위치하고 상기 제1 도전성 타입을 갖는 제2 전계부를 더 포함하는 태양 전지. - 제16항에서,
상기 제2 전계부 위에 위치하는 반사 방지부를 더 포함하는 태양 전지.
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