KR101178292B1 - 반도체 디바이스 - Google Patents

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다다히로 오미
히로아끼 다나까
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고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
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Abstract

본 발명은 집적 회로의 동작 속도를 개선하는데 유리한 기술을 제공한다. n-타입 트랜지스터 및 p-타입 트랜지스터가 실리콘의 (551)면 상에 형성되는 반도체 디바이스에서, n-타입 트랜지스터의 확산 영역과 접촉 상태에 있는 실리사이드 층의 두께는 p-타입 트랜지스터의 확산 영역과 접촉 상태에 있는 실리사이드 층의 것보다 작다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 트랜지스터가 실리콘의 (551)면 상에 형성된 반도체 디바이스에 관한 것이다.
CMOS 트랜지스터로부터 형성된 현재의 집적 회로에서, 트랜지스터의 소스/드레인 컨택트의 저항 성분은 집적 회로의 특성의 개선을 방해한다. 소스 및 드레인 전극이 직렬 저항 RS를 가지고 있는 경우에, 유효 트랜스컨덕턴스 gmeff는 어떠한 저항 성분도 가지지 않는 경우에 트랜지스터의 전류 구동 성능을 나타내는 진성 트랜스컨덕턴스 gmi의 함수로서 제공된다.
Figure 112011029515952-pat00001
직렬 저항 Rs가 상승함에 따라, 유효 트랜스컨덕턴스 gmeff는 진성 트랜스컨덕턴스 gmi를 증가시킴으로써 단지 약간만 증가될 수 있고, 따라서 집적 회로의 동작 속도가 개선되지 않는다. 비교적 높은 진성 트랜스컨덕턴스 gmi를 가지는 초소형화된 트랜지스터에서 직렬 저항 Rs를 철저하게 감소시키는 것이 매우 중요하다. 트랜지스터의 소스 및 드레인 전극들의 직렬 저항 Rs는 n+ 또는 p+ 영역과, 소스 및 드레인 영역들에서의 금속 전극들 사이의 접촉 저항 Rc를 포함한다. 소스 및 드레인 영역들이 높은 불순물 농도들을 가지고 있는 경우, 접촉 저항 Rc는 이하의 수학식에 의해 주어진다.
Figure 112011029515952-pat00002
여기에서, h는 플랑크 상수이고, mp는 전극들 또는 정공들의 유효 질량이며, εs는 실리콘의 유전체 상수이고, NA는 n+ 또는 p+ 영역에서 전자 밀도 또는 정공 밀도이며, φb는 금속 전극들(실리사이드)과 n+ 또는 p+ 영역 사이의 배리어 높이이다. 접촉 저항을 감소시키기 위해서는, 접촉 인터페이스에서 캐리어 밀도 NA를 증가시키고 금속 전극들(실리사이드)과 실리콘 사이의 배리어 높이 φb를 낮추는 것이 필요하다.
실리콘의 (551)면에 형성된 트랜지스터는 진성 트랜스컨덕턴스 gmi를 증가시키는 것이 유리하다. 그러나, p-타입 영역 및 n-타입 영역 양쪽의 (551)면에 양호한 특성들을 가지는 실리사이드 층을 형성하는 것이 어렵다. p-타입 영역의 (551)면에 형성된 실리사이드 층은 일정 두께를 가지지 않는 한 균일한 막 대신에 울퉁불퉁한 막이 된다. 반면에, n-타입 영역의 (551)면 상에 형성된 실리사이드 층이 p-타입 영역의 (551)면 상에 형성된 것과 동일한 두께를 가지고 있는 경우에, 그 배리어 높이는 접촉 저항 RC 또는 직렬 저항 RS가 증가할 만큼 높고, 따라서 집적 회로의 동작 속도의 개선을 방해한다.
본 발명은 상기 언급된 문제 인식을 고려하여 만들어졌고 집적 회로의 동작 속도를 개선하는데 유리한 기술을 제공하는 것을 그 목적으로 하고 있다.
본 발명의 제1 양태에 따르면, n-타입 트랜지스터 및 p-타입 트랜지스터가 실리콘의 (551)면 상에 형성되는 반도체 디바이스가 제공되고, 여기에서 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께는 p-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께보다 더 작다.
본 발명의 제2 양태에 따르면, n-타입 트랜지스터가 실리콘의 (551)면 상에 형성되는 반도체 디바이스가 제공되고, 여기에서 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께는 2nm보다 작지 않고 8.5nm보다 크지 않다.
본 발명의 추가 특징들은 첨부된 도면들을 참조한 예로 든 실시예들의 이하의 설명으로부터 명백하게 될 것이다.
도 1a는 45nm의 채널 길이를 가지는 트랜지스터의 1㎛의 채널 폭 당 전류 구동 성능(포화 드레인 전류)의 접촉 저항 종속성을 도시하는 그래프이고, 도 1b는 트랜지스터를 도시하는 평면도이다.
도 2는 접촉 저항 및 배리어 높이 간의 관계를 도시하는 그래프이다.
도 3은 n-타입 실리콘의 (551)면 상에 형성된 에르븀 실리사이드의 배리어 높이의 막 두께 종속성을 도시하는 그래프이다.
도 4는 p-타입 영역에서 실리콘의 (551)면 상에 형성된 팔라듐 실리사이드의 전자 마이크로스코프(SEM) 이미지들을 도시하는 도이다.
도 5는 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 6은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 7은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 8은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 9는 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 10은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 11은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 12는 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 13은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 14는 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 15는 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 16은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 17은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
도 18은 본 발명의 양호한 실시예에 따른 반도체 디바이스 제조 방법을 예시하기 위한 도이다.
n-타입 영역에서 실리콘의 (100)면 상에 형성된 실리사이드 층은 양호하게는 에르븀(Er) 실리사이드 또는 홀뮴(Ho) 실리사이드로 만들어진다. p-타입 영역에서 실리콘의 (100)면 상에 형성된 실리사이드 층은 양호하게는 팔라듐(Pd) 실리사이드로 만들어진다. 에르븀 실리사이드, 홀뮴 실리사이드, 및 팔라듐 실리사이드는 약 0.3eV 정도로 낮은 배리어 높이를 가지는 접촉을 달성할 수 있다.
그럼에도 불구하고, 접촉을 위해 실리콘의 (551)면 상에 형성된 실리사이드 층들에 특별한 관심이 주어져야 된다. 에르븀 실리사이드 층 및 홀뮴 실리사이드 층과 같이, n-타입 영역에서 실리콘의 (551)면 상에 형성된 실리사이드 층은 p-타입 영역에서 실리콘의 (551)면 상에 형성된 팔라듐 실리사이드 층보다 더 높은 배리어 높이를 가질 가능성이 있는 것으로 발견되었다. 또한, 팔라듐 실리사이드 층과 같이, p-타입 층에서 실리콘의 (551)면 상에 형성된 실리사이드 층은 일정 두께를 가지지 않는 한, 균일한 막 대신에 울퉁불퉁한 막이 된다.
실리콘의 (100) 및 (551)면들 사이의 배리어 높이에 있어서의 상기 차이는, 실리콘 원자들이 실리콘 (100)면 상에서 6.8x1014cm-2의 최저 표면 밀도를 가지고 있는데 반해, 실리콘 원자들이 실리콘의 (551)면 상에서 9.7x1014cm-2의 최고 표면 밀도를 가지고 있기 때문에 발생한다고 본 발명의 발명자는 추측한다. 실리콘(Si), 팔라듐(Pd), 에르븀(Er), 및 홀뮴(Ho)은 각각 0.117nm, 0.13nm, 0.175nm, 및 0.174nm의 원자 반경들을 가지고 있으므로, 에르븀 및 홀뮴은 극도로 큰 원자 반경들을 가지고 있다. 에르븀 또는 홀뮴이 높은 원자 표면 밀도로 실리콘의 (551) 표면 상에 실리사이드를 형성하는 경우에, 매우 높은 스트레스가 발생된다. 그러므로, 본 발명의 발명자는, (551)면 상에 형성된 실리사이드가 그러한 스트레스로 인해 높은 배리어 높이를 가진다고 추측하였다.
도 1a는 45nm의 채널 높이를 가지는 트랜지스터의 1㎛의 채널 폭 당 전류 구동 성능(포화 드레인 전류)의 접촉 저항 종속성을 도시하고 있다. 도 1b는 이러한 트랜지스터의 개략적 배열을 도시하고 있는 평면도이다. 소스 및 드레인 전극들 사이의 실리사이드 층의 접촉 폭(채널 길이 방향과 동일한 방향의 폭)은 45nm이고, 소스/드레인 영역에서의 전자/정공 밀도는 2x1020cm-3이다. 도 1a로부터 알 수 있는 바와 같이, 접촉 저항이 1x10-9Ω?cm2를 초과하는 경우에, 이에 따라 전류 구동 성능은 저하된다. 이를 감안하여, 본 발명은 접촉 저항을 1x10-9Ω?cm2 또는 그 이하로 조정하는 것을 목표로 한다.
도 2는 1x10-8Ω?cm2 내지 1x10-11Ω?cm2의 접촉 저항을 달성하는데 요구되는 배리어 높이를 도시하고 있다. 전자/정공 밀도는 2x1020cm-3이다. 1x10-9Ω?cm2의 타겟 접촉 저항을 달성하기 위해, 배리어 높이는 0.43eV 이하이어야만 된다.
도 3은 n-타입 실리콘의 (551)면 상에 형성된 에르븀 실리사이드의 배리어 높이(n-타입 실리콘에 대한 배리어 높이)의 막 두께 종속성을 도시하고 있다. 에르븀을 실리사이드화하기 위한 어닐링 온도는 600℃였다. 에리븀 실리사이드의 막 두께가 감소됨에 따라, 배리어 높이가 낮아진다. 에르븀 실리사이드의 막 두께가 2.5nm에 도달하는 경우, 배리어 높이는 0.37eV가 된다. 1x10-9Ω?cm2의 타겟 접촉 저항을 달성하는데 요구되는 0.43eV 이하의 배리어 높이는 에르븀 실리사이드의 막 두께를 8.5nm 이하로 설정함으로써 달성된다. 그럼에도 불구하고, 본 발명의 발명자는, 2nm보다 작은 막 두께를 가지는 에르븀 실리사이드를 형성하는 것이 불가능하다고 추측하였고, 실험들에 의해 2.5nm 이상의 막 두께를 가지는 에르븀 실리사이드가 안정되게 형성될 수 있다는 것이 검증하였다. 그러므로, n-타입 영역에서 실리콘의 (551)면 상에 형성된 에르븀 실리사이드의 막 두께는 2nm(포함) 내지 8.5nm(포함)이여야 하고, 양호하게는 2.5nm(포함) 내지 6nm(포함)이며, 더 양호하게는 2.5nm(포함) 내지 4nm(포함)이다.
그 위에 에르븀 실리사이드를 형성하는 대신에 홀뮴 실리사이드가 에르븀과 거의 동일한 원자 반경을 가지는 홀뮴을 이용하여 n-타입 실리콘의 (551)면 상에 형성되는 경우에 동일하게 적용되므로, 홀뮴 실리사이드의 막 두께는 2nm(포함) 내지 8.5nm(포함)이어야 하고, 양호하게는 2.5nm(포함) 내지 6nm(포함)이며, 더 양호하게는 2.5nm(포함) 내지 4nm(포함)이다.
도 4는 p-타입 영역에서 실리콘의 (551)면 상에 형성된 팔라듐 실리사이드의 전자 마이크로스코프(SEM) 이미지들을 도시하고 있다. 도 4를 참조하면, "500℃에서의 어닐링"은, 팔라듐 실리사이드가 팔라듐을 500℃에서 어닐링하여 실리사이드화함으로써 형성되었다는 것을 나타낸다. 600℃에서의 어닐링"은, 팔라듐 실리사이드가 팔라듐을 600℃에서 어닐링하여 실리사이드화함으로써 형성되었다는 것을 나타낸다. 도 4를 다시 참조하면, "5nm", "10nm", 및 "20nm"는 그 실리사이드화 이전의 팔라듐의 막 두께를 나타낸다. 도 4로부터 알 수 있는 바와 같이, 팔라듐은 500℃에서 어닐링할 때 10nm(팔라듐 실리사이드 막 두께 = 14nm) 이상의 막 두께를 가지는 경우, 및 600℃에서 어닐링할 때 20nm(팔라듐 실리사이드 막 두께 = 28nm) 이상의 막 두께를 가지는 경우에 만족할만하게 실리사이드화된다. 팔라듐 실리사이드는 일정 막 두께를 가지지 않는다면 균일한 대신에 울퉁불퉁하게 될 가능성이 있다. p-타입 실리콘에 대한 배리어 높이는 500℃에서 어닐링할 때 0.30eV, 600℃에서 어닐링할 때 0.29eV였다. 하나의 측정으로서, 팔라듐 실리사이드의 막 두께는 양호하게는 예를 들면 에르븀 실리사이드 또는 홀뮴 실리사이드로부터 형성될 수 있고 n-타입 영역에 이용되는 실리사이드 층의 것보다 더 크고, 더 양호하게는 10nm 이상이다.
도 18은 본 발명의 양호한 실시예에 따른 반도체 SD의 배열을 개략적으로 도시하는 단면도이다. 반도체 SD는 n- 및 p-타입 트랜지스터들이 실리콘의 (551)면 상에 형성되는 배열을 가지고 있다. 트랜지스터가 (551)면 상에 형성된다는 표현은, 트랜지스터를 구성하는 일부 소자(예를 들면, 게이트 산화막)가 (551)면 상에 형성된다는 것을 의미한다. n-타입 트랜지스터는 통상적으로 NMOS 트랜지스터일 수 있고, p-타입 트랜지스터는 통상적으로 PMOS 트랜지스터일 수 있다. 도 18에 도시된 배열은 또한 CMOS 회로의 기본 배열로서 해석될 수 있다. n-타입 트랜지스터가 NMOS 트랜지스터이고 p-타입 트랜지스터가 PMOS 트랜지스터인 전형적인 예가 이하에 설명되지만, 이것은 본 발명을 이러한 배열로 제한하려는 것은 아니다.
NMOS 트랜지스터는 예를 들면 확산 영역(103a'), 실리사이드 층들(150), 금속 전극들(144), 게이트 절연막(104') 및 게이트 전극(105)을 포함한다. 확산 영역(103a')은 소스 및 드레인 영역들을 포함한다. 실리사이드 층들(150)은 확산 영역(103a')의 소스 및 드레인 영역들과 접촉 상태에 있다. 금속 전극들(144)은 실리사이드 층들(150)의 상부 표면과 접촉 상태에 있다. 실리사이드 층(150) 및 금속 전극(144)은 확산 영역(103a')과 접촉 부분을 형성한다. PMOS 트랜지스터는 예를 들면 확산 영역(103b'), 실리사이드 층들(120), 금속 전극들(130), 게이트 절연막(104'), 및 게이트 전극(105)을 포함한다. 확산 영역(103b')은 소스 및 드레인 영역들을 포함한다. 실리사이드 층들(120)은 확산 영역(103b')의 소스 및 드레인 영역들과 접촉 상태에 있다. 금속 전극들(130)은 실리사이드 층들(120)의 상부 표면들과 접촉 상태에 있다. 실리사이드 층(120) 및 금속 전극(130)은 확산 영역(103b')과 접촉 부분을 형성한다. 확산 영역들(103a' 103b')은 도 18에 예시된 바와 같이 절연체(102) 상에 형성되거나, 반도체 영역(예를 들면, 반도체 기판, 에피택셜 층, 또는 웰들) 내에 형성될 수 있다.
NMOS 트랜지스터의 실리사이드 층들(150)의 두께 t1은 2nm(포함함) 내지 8.5nm(포함함)일 수 있다. 실리사이드 층들(150)의 두께 t1은 양호하게는 2.5nm(포함함) 내지 6nm(포함함)이고, 더 양호하게는 2.5nm(포함함) 내지 4nm(포함함)이다. 실리사이드 층들(150)은 예를 들면 에르븀 실리사이드 또는 홀뮴 실리사이드로 형성될 수 있다.
NMOS 트랜지스터의 실리사이드 층들(150)의 두께 t1은 양호하게는 PMOS 트랜지스터의 실리사이드 층들(120)의 두께 t2보다 더 작다. PMOS 트랜지스터의 실리사이드 층들(120)의 두께 t2는 예를 들면 10nm 이상일 수 있다.
본 발명의 양호한 실시예에 따라 반도체 SD를 제조하는 방법은 도 5 내지 18을 참조하여 이하에 예시될 것이다. 도 5 내지 18을 참조하면, "NMOS"는 NMOS 트랜지스터가 형성된 영역 또는 마무리된 NMOS 트랜지스터를 나타내고, "PMOS"는 PMOS 트랜지스터가 형성된 영역 또는 마무리된 PMOS 트랜지스터를 나타낸다.
우선, 도 5에 도시된 프로세스에서, SOI(실리콘 온 절연체) 기판(100)이 준비된다. SOI 기판(100)은 실리콘 영역(101) 상에 절연체(102), 및 절연체(102) 상에 SOI 층(실리콘 영역, 103)을 가지고 있다. SOI 층(103)의 표면은 (551)면과 일치한다.
다음으로, 도 6에 도시된 프로세스에서, 붕소 이온이 SOI 층(103)에서, NMOS 트랜지스터가 형성될 영역으로 주입되고, 안티몬 이온은 SOI 층(103)에서, PMOS 트랜지스터가 형성될 영역으로 주입되며, 그런 후에 활성화 어닐링이 수행된다. 그러므로, p-웰(103a)이 NMOS 트랜지스터가 형성될 영역에 형성되고, n-웰(103b)은 PMOS 트랜지스터가 형성될 영역에 형성된다. SOI 층(103)은 마이크로파 플라즈마 건식 에칭과 같은 건식 에칭에 의해 패터닝된다. p-웰(103a) 및 n-웰(103b)의 표면들은 라디컬 산화와 같은 산화 방법에 의해 산화되어, 게이트 절연막들(104')을 형성하는데 이용되는 실리콘 산화막들(104)을 형성한다. 실리콘 산화막들(104)은 예를 들면 3nm의 두께를 가질 수 있다.
도 7에 도시된 프로세스에서, 게이트 전극들(105)을 형성하는데 이용되는 비-도핑된 폴리실리콘 막들이 LPCVD(저압 화학적 증착)와 같은 피착 방법에 의해 형성된다. 폴리실리콘 막들은 예를 들면 150nm의 두께를 가질 수 있다. 산화막들은 APCVD(대기압 화학적 증착)와 같은 피착 방법에 의해 형성되고 패터닝되어 하드 마스크들(106)을 형성한다. 산화막들 또는 하드 마스크들(106)은 예를 들면 100nm의 두께를 가질 수 있다. 폴리실리콘 막들은 마이크로파 플라즈마 건식 에칭과 같은 건식 에칭에 의해 에칭되어 게이트 전극들(105)을 형성한다. 비소 이온들은 NMOS 트랜지스터가 형성될 p-웰(103a)에 주입되고, 붕소 이온들은 PMOS 트랜지스터가 형성될 n-웰(103b)에 주입되며, 그 후에 활성화 어닐링이 수행되어 p-웰(103a) 및 n-웰(103b)의 각각에서 소스 및 드레인 영역들을 형성한다. 편의상, 소스 및 드레인 영역들이 형성되는 p-웰(103a)은 이하에서 확산 영역(103a')로 지칭되고, 소스 및 드레인 영역들이 형성되는 n-웰(103b)은 이하에서 확산 영역(103b')으로 지칭될 것이다.
도 8에 도시된 프로세스에서, 실리콘 질화막(110)은 ME-PECVD(마이크로파 여기된 플라즈마 인핸스드 화학적 증착)와 같은 피착 방법에 의해 형성된다. 실리콘 질화막(110)은 예를 들면 20nm의 두께를 가질 수 있다. 실리콘 질화막(110)은 PMOS 트랜지스터가 형성될 영역에서만 마이크로파 플라즈마 건식 에칭과 같은 에칭에 의해 제거된다. 또한, PMOS 트랜지스터가 형성될 소스 및 드레인 영역들 상의 실리콘 산화막(104)은 희석된 플루오르화 수소산(HF) 용액을 이용하여 제거된다.
도 9에 도시된 프로세스에서, 팔라듐 막(112)은 스퍼터링에 의해 형성된다. 팔라듐 막(112)은 예를 들면 7.5nm의 두께를 가질 수 있다.
도 10에 도시된 프로세스에서, 실리사이드화 어닐링이 수행되어, 팔라듐 막(112) 및 확산 영역(103b')의 실리콘을 서로 반응시키고, 그럼으로써 팔라듐 실리사이드 층들(120)을 형성한다. 팔라듐 실리사이드 층들(120)은 예를 들면 11nm의 두께를 가질 수 있다. 이러한 실리사이드화 어닐링에서, 실리콘 산화막 또는 실리콘 질화막 어느 하나 상에서 어떠한 반응도 발생하지 않고, PMOS 트랜지스터의 소스 및 드레인 영역들만이 실리사이드화된다.
도 11에 도시된 프로세스에서, 텅스텐 막(금속막)이 스퍼터링에 의해 예를 들면 100nm의 두께를 가지도록 형성된다. 텅스텐 막은 PMOS 트랜지스터의 소스 및 드레인 영역들의 부분들을 그대로 남겨둔 동안에 습식 에칭된다. 임의의 미반응된 팔라듐 막(112)은 습식 에칭에 의해 제거된다. 그러므로, 텅스텐 막이 패터닝되고, 그럼으로써 팔라듐 실리사이드 층들(120)과 접촉 상태에 있는 금속 전극들(텅스텐 전극들, 130)을 형성한다. 이 때, 텅스텐 막은 예를 들면 약 50nm의 두께까지 에칭될 수 있다.
도 12에 도시된 프로세스에서, 실리콘 질화막(135)은 ME-PECVD(마이크로파 여기된 플라즈마 인핸스드 화학적 증착)와 같은 피착 방법에 의해 형성된다. 실리콘 질화막(135)은 예를 들면 20nm의 두께를 가질 수 있다. 실리콘 질화막(135)은 NMOS 트랜지스터가 형성될 영역에서만 마이크로파 플라즈마 건식 에칭과 같은 건식 에칭에 의해 제거된다. 또한, NMOS 트랜지스터가 형성될 영역에서 소스 및 드레인 영역들 상의 실리콘 산화막(104)은 희석된 플루오르화수소산(HF) 용액을 이용하여 제거된다.
도 13에 도시된 프로세스에서, 에르븀 막(140) 및 텅스텐 막(금속막, 142)은 스퍼터링에 의해 순차적으로 형성된다. 에르븀 막(140)은 예를 들면 2nm의 두께를 가질 수 있다. 텅스텐 막(142)은 예를 들면 100nm의 두께를 가질 수 있다.
도 14에 도시된 프로세스에서, 실리사이드화 어닐링이 수행되어, 에르븀 막(140) 및 확산 영역(103a')의 실리콘을 서로 반응시키고, 그럼으로써 에르븀 실리사이드 층들(150)을 형성한다. 에르븀 실리사이드 층들(150)은 예를 들면 3.3nm의 두께를 가질 수 있다. 이러한 실리사이드화 어닐링에서, 실리콘 산화막 또는 실리콘 질화막 어느 하나에서도 어떠한 반응도 발생하지 않고, NMOS 트랜지스터의 소스 및 드레인 영역들만이 실리사이드화된다. 상기 설명된 바와 같이, 상이한 재료들 및 막 두께들을 가지는 실리사이드화 층들은 PMOS 및 NMOS 트랜지스터들의 소스 및 드레인 영역들에서 각각 형성된다.
도 15에 도시된 프로세스에서, 텅스텐 막(142) 및 임의의 미반응된 에르븀 막(140)은 NMOS 트랜지스터의 소스 및 드레인 영역들의 부분들을 그대로 남겨둔 동안에 습식 에칭에 의해 제거된다. 그러므로, 금속 전극들(텅스텐 전극들, 144)은 에르븀 실리사이드 층들(150)과 접촉상태에 있는 NMOS 트랜지스터의 소스 및 드레인 영역들 상에 형성된다.
도 16에 도시된 프로세스에서, 양쪽 모두 ME-PECVD(마이크로파 여기된 플라즈마 인핸스드 화학적 증착)와 같은 피착 방법에 의해, 실리콘 질화막(165)은 예를 들면 20nm의 두께를 가지도록 피착되고, 평탄화에 이용되는 산화막(170)은 예를 들면 400nm의 두께를 가지도록 피착된다. 양쪽 산화막(170) 및 하드 마스크(산화막, 106)는 마이크로파 플라즈마 건식 에칭과 같은 건식 에칭에 의해 에칭되어, 게이트 전극들(105)의 상부 표면을 노출시킨다.
도 17에 도시된 프로세스에서, 팔라듐 막은 스퍼터링에 의해 예를 들면 10nm의 두께를 가지도록 피착되고, 실리사이드화 어닐링이 수행되어 팔라듐 막을 실리사이드화시킨다. 이 때, 실리콘 산화막, 평탄화되는 산화막, 및 실리콘 질화막 상에서는 모두 어떠한 실리사이드화 반응도 발생하지 않고, 게이트 전극들(105)의 팔라듐 막들 상에서만 실리사이드화 반응이 발생하여, 팔라듐 실리사이드 층들(180)을 형성한다. 임의의 미반응된 팔라듐 막은 습식 에칭에 의해 제거된다.
마지막으로, 도 18에 도시된 프로세스에서, 예를 들면 300nm의 두께를 가지는 실리콘 산화막은 APCVD(대기압 화학적 증착)를 이용하여 층간 절연막으로서 형성되고, 접촉 홀들은 마이크로파 플라즈마 건식 에칭과 같은 건식 에칭에 의해 형성된다. 알루미늄은 증착 또는 스퍼터링과 같은 피착 방법에 의해 피착되어, 마이크로파 플라즈마 건식 에칭과 같은 건식 에칭에 의해 패터닝되고, 그럼으로써 전극들을 형성한다. 상기 프로세스들에 있어서, 도 18에 개략적으로 도시된 배열이 얻어진다. 그 후, 반도체 디바이스는 예를 들면 정상 상호접속 프로세스 시에 완료된다.
본 명세서 및 이하의 청구의 범위에서, (551)면은 물리적으로 엄격한 (551)면만을 의미하는 것이 아니고, 물리적으로 엄격한 (551)면과 4°이하의 오프셋 각을 이루는 면을 포함한다. 본 발명의 출원인은 본 발명을 현 시점에서 출원인에게 알려지지 않은 종래 기술들과 구별하기 위해, 본원을 출원한 후, (551)면의 정의를 물리적으로 엄격한 (551)면과 예를 들면 3°, 2°, 1° 또는 0.5°의 임의의 각도보다 작은 오프셋 각을 이루는 면으로 제한할 수도 있다는 점에 유의하라.
본 발명은 예로 든 실시예들을 참조하여 설명되었지만, 본 발명은 개시된 예로 든 실시예들로 제한되지 않는다는 것은 자명하다. 이하의 청구항들의 범주는 모든 그러한 변형들 및 등가적 구조들 및 기능들을 포함하도록 가장 넓은 해석을 따라야 한다.

Claims (10)

  1. n-타입 트랜지스터 및 p-타입 트랜지스터가 실리콘의 (551)면 상에 형성되는 반도체 디바이스로서,
    상기 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께는 상기 p-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께보다 작은 반도체 디바이스.
  2. 제1항에 있어서, 상기 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께는 2nm보다 작지 않고 8.5nm보다 크지 않은 반도체 디바이스.
  3. 제1항에 있어서, 상기 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께는 2.5nm보다 작지 않고 6nm보다 크지 않은 반도체 디바이스.
  4. 제1항에 있어서, 상기 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께는 2.5nm보다 작지 않고 4nm보다 크지 않은 반도체 디바이스.
  5. 제1항에 있어서, 상기 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층은 에르븀 실리사이드 및 홀뮴 실리사이드로 구성된 그룹에서 선택되는 재료로 만들어지는 반도체 디바이스.
  6. 제1항에 있어서, 상기 p-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층은 팔라듐 실리사이드로 만들어지는 반도체 디바이스.
  7. n-타입 트랜지스터가 실리콘의 (551)면 상에 형성되는 반도체 디바이스로서,
    상기 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층의 두께는 2nm보다 작지 않고 8.5nm보다 크지 않는 반도체 디바이스.
  8. 제7항에 있어서, 상기 실리사이드 층의 두께는 2.5nm보다 작지 않고 6nm보다 크지 않은 반도체 디바이스.
  9. 제7항에 있어서, 상기 실리사이드 층의 두께는 2.5nm보다 작지 않고 4nm보다 크지 않은 반도체 디바이스.
  10. 제7항에 있어서, 상기 n-타입 트랜지스터의 확산 영역과 접촉하고 있는 실리사이드 층은 에르븀 실리사이드 및 홀뮴 실리사이드로 구성된 그룹에서 선택되는 재료로 만들어지는 반도체 디바이스.
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