KR101119579B1 - 반도체 발광 소자 - Google Patents

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KR101119579B1
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고지 우에마츠
마사키 우에노
류 히로타
히데아키 나카하타
마나부 오쿠이
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스미토모덴키고교가부시키가이샤
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Abstract

본 발명은 활성층에 있어서의 자연 발생 전계가 저감되어, 고휘도화가 가능한 반도체 발광 소자를 제공하는 것을 목적으로 한다.
반도체 발광 소자(1)는 n형 클래드층(3)과, n형 클래드층(3)상에 설치된 p형 클래드층(7)과, n형 클래드층(3)과 p형 클래드층(7) 사이에 설치되어 있고, 질화물로 이루어진 활성층(5)을 구비하며, n형 클래드층(3)과 활성층(5)의 계면에 직교하는 축과 활성층(5)에 있어서의 c축이 이루는 각도 및 활성층(5)과 p형 클래드층(7)의 계면에 직교하는 축과 활성층(5)에 있어서의 c축이 이루는 각도가 각각 제로보다 큰 것을 특징으로 한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT-EMITTING DEVICE}
도 1은 실시 형태에 따른 반도체 발광 소자를 도시한 도면.
도 2a는 실시 형태에 있어서의 기판을 도시한 사시도이고, 도 2b는 도 2a에 도시된 기판에 있어서의 결정 방위를 설명하기 위한 도면.
도 3은 실시 형태에 있어서의 활성층을 더욱 상세히 설명하기 위한 반도체 발광 소자의 측면 단면도.
도 4a 내지 도 4c는 실시 형태의 기판을 제조하는 방법을 설명하기 위한 단면도.
도 5a 내지 도 5c는 기판을 이용하여 반도체 발광 소자를 제조하는 방법을 설명하기 위한 단면도.
도 6은 {0001}면, {10-10}면 및 {11-24}면의 각각에 MgZnO 결정을 성장시켰을 때의 MgZnO 결정 중의 잔류 전자 농도(비도핑의 경우) 및 p형 캐리어 농도(질소 도핑의 경우)를 도시한 도표.
〈도면의 주요 부분에 대한 부호의 설명〉
1 반도체 발광 소자
3 n형 클래드층
5 활성층
7 p형 클래드층
11 지지 기체
13 기판
13a 주요면
15 n형 버퍼층
17 p형 컨택트층
21 캐소드 전극
23 애노드 전극
25a ~ 25c 우물층
27a ~ 27d 배리어층
본 발명은 반도체 발광 소자에 관한 것이다.
최근, 청색 발광 다이오드(LED)나 자외 LED라는 비교적 단파장의 반도체 발광 소자가 한창 개발되고 있다. 이러한 반도체 발광 소자에서는, 비교적 밴드 갭이 큰 InGaN이나 AlGaN이라는 Ⅲ-Ⅴ족 화합물, 혹은 ZnO라는 Ⅱ-Ⅵ족 화합물이 적합하게 이용되고 있다. 이러한 반도체 발광 소자의 일례로서는, AlGaN을 포함하는 n형 클래드층과, 마찬가지로 AlGaN을 포함하는 p형 클래드층 사이에, InGaN을 포함하는 활성층이 배치된 것이 있다. 또한, 다른 일례로서는, MgZnO를 포함하는 n형 클래드 층과, 마찬가지로 MgZnO를 포함하는 p형 클래드층 사이에, ZnO를 포함하는 활성층이 배치된 것이 있다.
InGaN 등의 Ⅲ-Ⅴ족 화합물이나 ZnO 등의 Ⅱ-Ⅵ족 화합물로 이루어진 결정은 육방정(六方晶)을 구성하는 경우가 많다. 이러한 육방정계 화합물로 이루어진 활성층을 갖는 반도체 발광 소자에서는, 활성층의 헤테로 계면에 있어서 피에조 전계라는 자연 발생 전계가 발생하는 것이 알려져 있다. 이 자연 발생 전계가 클수록, 활성층에 있어서의 전자와 정공의 파동 함수가 겹치는 부분이 좁아져, 전자와 정공의 재결합 확률이 저하된다. 따라서, 자연 발생 전계가 커질수록, 발광 효율이 저하하게 된다. 자연 발생 전계는 활성층이 두꺼워질수록 커지기 때문에, 자연 발생 전계에 의한 발광 효율의 저하를 억제하기 위해서 활성층(특히, 양자 우물 구조에 있어서의 우물층)의 두께가 제한되어, 반도체 발광 소자의 고휘도화를 저지하는 하나의 원인이 되고 있었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 활성층에 있어서의 자연 발생 전계가 저감되어, 고휘도화가 가능한 반도체 발광 소자를 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해서, 본 발명에 따른 반도체 발광 소자는 육방정계 화합물로 이루어지는 제1 도전형 반도체층과, 육방정계 화합물로 이루어지고 제1 도전형 반도체층상에 설치된 제2 도전형 반도체층과, 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 설치되어 있고, 육방정계 화합물로 이루어지는 활성층을 구비하며, 활성층의 제1 도전형 반도체층측의 계면에 직교하는 축 및 활성층의 제2 도전형 반도체층측의 계면에 직교하는 축의 각각과 활성층에 있어서의 c축이 이루는 각도가 제로보다 큰 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 발광 소자는 제1 도전형 질화물 반도체층과, 제1 도전형 질화물 반도체층상에 설치된 제2 도전형 질화물 반도체층과, 제1 도전형 질화물 반도체층과 제2 도전형 질화물 반도체층 사이에 설치되어 있고, 질화물로 이루어지는 활성층을 구비하며, 활성층의 제1 도전형 질화물 반도체층측의 계면에 직교하는 축 및 활성층의 제2 도전형 질화물 반도체층측의 계면에 직교하는 축의 각각과 활성층에 있어서의 c축이 이루는 각도가 제로보다 큰 것을 특징으로 한다.
활성층이 질화물 반도체 등의 육방정계 화합물로 이루어진 경우, 활성층을 사이에 두는 2개의 계면에 직교하는 축과 활성층에 있어서의 c축이 일치할 때(즉, 활성층이 c면상에 성장했을 때)에, 활성층에 있어서 발생하는 자연 발생 전계가 가장 커진다. 상기한 어느 하나의 반도체 발광 소자에 따르면, 활성층의 제1 도전형 반도체층(또는 제1 도전형 질화물 반도체층)측의 계면에 직교하는 축 및 활성층의 제2 도전형 반도체층(또는 제2 도전형 질화물 반도체층)측의 계면에 직교하는 축의 각각과 활성층에 있어서의 c축이 이루는 각도가 제로보다 큼(즉, 활성층을 사이에 두는 2개의 계면이 c면과는 다름)으로써, 활성층에 있어서의 자연 발생 전계를 저감할 수 있다. 이것에 의해, 활성층에 있어서 전자와 정공의 파동 함수가 겹치는 부분이 넓어져, 재결합 확률이 높아지기 때문에, 활성층을 보다 두껍게 할 수 있어, 한층 더 고휘도화가 가능해진다.
또한, 본 발명에 따른 반도체 발광 소자는 육방정계 화합물로 이루어지고 주요면을 갖는 기판과, 육방정계 화합물로 이루어지고 기판의 주요면상에 에피택셜 성장된 제1 도전형 반도체층과, 제1 도전형 반도체층상에 에피택셜 성장되고, 육방정계 화합물로 이루어지는 활성층과, 육방정계 화합물로 이루어지고 활성층상에 에피택셜 성장된 제2 도전형 반도체층을 구비하며, 기판의 주요면에 직교하는 축과 기판의 c축이 이루는 각도가 제로보다 큰 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 발광 소자는 Ⅲ족 질화물로 이루어지고 주요면을 갖는 질화물 기판과, 질화물 기판의 주요면상에 에피택셜 성장된 제1 도전형 질화물 반도체층과, 제1 도전형 질화물 반도체층상에 에피택셜 성장되고, 질화물로 이루어진 활성층과, 활성층상에 에피택셜 성장된 제2 도전형 질화물 반도체층을 구비하며, 질화물 기판의 주요면에 직교하는 축과 질화물 기판의 c축이 이루는 각도가 제로보다 큰 것을 특징으로 한다.
상기한 어느 하나의 반도체 발광 소자에 따르면, 기판(또는 질화물 기판)의 주요면에 직교하는 축과 기판(질화물 기판)의 c축이 이루는 각도가 제로보다 큼(즉, 기판(질화물 기판)의 주요면이 c면과는 다름)으로써, 이 주요면상에 에피택셜 성장되는 활성층의 2개의 계면이 c면과는 다르기 때문에, 활성층에 있어서의 자연 발생 전계를 저감할 수 있다. 이것에 의해, 활성층을 보다 두껍게 할 수 있어, 한층 더 고휘도화가 가능해진다.
또한, 반도체 발광 소자는 기판(또는 질화물 기판)의 주요면이 그 기판(질화물 기판)의 {10-10}면, {11-24}면 및 {11-20}면 중 어느 하나의 면을 포함하는 것을 특징으로 하여도 좋다. 이것에 의해, 활성층의 2개의 계면이 이들 중 어느 하나의 면을 포함하게 되어, 활성층에 있어서의 자연 발생 전계를 효과적으로 저감할 수 있다. 또, 여기서 말하는 {10-10}면, {11-24}면 및 {11-20}면은 각각 등가인 면의 집합을 의미한다. 예컨대, {10-10}면에는 (10-10)면, (01-10)면, (-1100)면, (-1010)면, (0-110)면 및 (1-100)면이 포함되는 것으로 한다.
또한, 반도체 발광 소자는 기판(또는 질화물 기판)의 이면상에 설치되고, 기판(질화물 기판)과 오믹 접촉된 제1 전극과, 제2 도전형 반도체층(또는 제2 도전형 질화물 반도체층)상에 설치되고, 제2 도전형 반도체층(제2 도전형 질화물 반도체층)과 오믹 접촉된 제2 전극을 더 구비하는 것을 특징으로 하여도 좋다. 이와 같이, 반도체 발광 소자의 양면에 전극이 설치됨으로써, 활성층으로 전자 및 정공을 효율적으로 주입할 수 있기 때문에, 반도체 발광 소자를 더 고휘도화할 수 있다.
또한, 반도체 발광 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 활성층의 육방정계 화합물이 Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 것을 특징으로 하여도 좋다. Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 Ⅱ-Ⅵ족 화합물 결정은 육방정을 구성하기 때문에, 활성층의 제1 도전형 반도체층측의 계면에 직교하는 축 및 활성층의 제2 도전형 반도체층측의 계면에 직교하는 축의 각각과 활성층에 있어서의 c축이 이루는 각도가 제로보다 큼으로써, 활성층에 있어서의 자연 발생 전계를 효과적으로 저감할 수 있다. 이 경우, 반도체 발광 소자는 Ⅱ족 원자가 아연 원자인 것을 특징으로 하여도 좋고, 혹은 육방정계 화합물이 ZnO계 화합물인 것을 특징으로 하여도 좋다.
또한, 반도체 발광 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 활성층의 육방정계 화합물이 Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 것을 특징으로 하여도 좋다. Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 Ⅲ-Ⅴ족 화합물 결정은 육방정을 구성하기 때문에, 활성층의 제1 도전형 반도체층측의 계면에 직교하는 축 및 활성층의 제2 도전형 반도체층측의 계면에 직교하는 축의 각각과 활성층에 있어서의 c축이 이루는 각도가 제로보다 큼으로써, 활성층에 있어서의 자연 발생 전계를 효과적으로 저감할 수 있다. 이 경우, 반도체 발광 소자는 Ⅴ족 원자가 질소 원자인 것을 특징으로 하여도 좋고, 혹은 육방정계 화합물이 GaN계 화합물인 것을 특징으로 하여도 좋다.
또한, 반도체 발광 소자는 질화물 기판의 주요면에 있어서의 전위 밀도가 1×108 ㎝-2 이하인 것을 특징으로 하여도 좋다. 이와 같이, 주요면에 있어서의 전위 밀도가 비교적 작은 질화물 기판을 반도체 발광 소자가 구비함으로써, 제1 도전형 질화물 반도체층을 관통하여 활성층에 도달하는 전위의 밀도가 낮게 억제되어, 발광 효율을 더욱 높일 수 있다.
또한, 반도체 발광 소자는 활성층이 우물층과, 상기 우물층을 사이에 두고 상기 우물층에 전위 장벽을 제공하는 배리어층을 포함하는 양자 우물 구조를 가지며, 우물층의 두께가 3 ㎚보다 큰 것을 특징으로 하여도 좋다. 종래, 전술한 자연 발생 전계에 의해, 양자 우물 구조에 있어서의 우물층의 두께는 3 ㎚ 이하로 제한되어 있었다. 이것에 대하여, 상기 각 반도체 발광 소자에 따르면, 우물층에 있어서의 자연 발생 전계를 저감할 수 있기 때문에, 우물층을 종래보다 두껍게 하는 것이 가능해진다.
또한, 반도체 발광 소자는 우물층이 AlXInYGa(1-X-Y)N(0≤X≤1, 0<Y≤1)으로 이루어지는 것을 특징으로 하여도 좋다. 이와 같이, 우물층이 인듐(In)을 조성에 포함하는 경우에는, In의 조성비가 클수록 자연 발생 전계가 현저해진다. 이것에 대하여, 상기 각 반도체 발광 소자에 따르면, 우물층에 있어서의 자연 발생 전계를 저감할 수 있기 때문에, AlXInYGa(1-X-Y)N(0≤X≤1, 0<Y≤1)으로 이루어지는 우물층을 구비하는 반도체 발광 소자라도 고휘도화가 가능해진다.
이하, 첨부 도면을 참조하면서 본 발명에 따른 반도체 발광 소자의 실시 형태를 상세히 설명한다. 또, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙여 중복되는 설명을 생략한다.
도 1은 본 실시 형태에 따른 반도체 발광 소자를 도시한 도면이다. 도 1에 도시된 반도체 발광 소자는 발광 다이오드라는 면발광 소자에 적합한 구조이다.
도 1을 참조하면, 반도체 발광 소자(1)는 지지 기체(11)와, n형 클래드층(3)과, 활성층(5)과, p형 클래드층(7)과, p형 컨택트층(17)과, 캐소드 전극(21)과, 애노드 전극(23)을 구비한다.
지지 기체(11)는 기판(13)과, 이 기판(13)의 주요면(13a)상에 에피택셜 성장 된 n형 버퍼층(15)을 포함하여 구성된다. 기판(13)의 주요면(13a)상에는 n형 버퍼층(15)을 사이에 두고, n형 클래드층(3), 활성층(5), p형 클래드층(7) 및 p형 컨택트층(17)이 순차적으로 적층되어 있다. 기판(13)은 Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 Ⅲ-Ⅴ족 화합물이나 Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 Ⅱ-Ⅵ족 화합물이라는 육방정계 화합물을 포함하여 구성되어 있다. 구체적으로는, 기판(13)으로서 예컨대 Ⅴ족 원자로서 질소 원자(N)를 함유하는 Ⅲ족 질화물(예컨대 질화갈륨(GaN)계 화합물이나 질화알루미늄(AlN)계 화합물)로 이루어진 질화물 기판이나, 혹은 Ⅱ족 원자로서 아연 원자(Zn)를 함유하는 화합물(예컨대 산화아연(ZnO)계 화합물)로 이루어진 기판을 이용할 수 있다.
기판(13)은 예컨대 두께 300 ㎛ 이상, 평면 치수 10 ㎜×10 ㎜ 이상이라는 직사각형의 판 형상을 띠고 있다. 또한, 기판(13)은 예컨대 실리콘(Si)이라는 n형 도펀트가 첨가됨으로써 n형의 도전성을 갖는다. 기판(13)에 있어서의 적합한 n형 도펀트 농도는 예컨대 1×1017 ㎝-3 이상 1×1019 ㎝-3 이하이다. 또한, 기판(13)은 활성층(5)에서 발생한 광이 그 기판(13)을 적합하게 투과하도록, 파장 450 ㎚ 이상 750 ㎚ 이하의 광에 대한 흡수 계수가 2 ㎝-1 이상 100 ㎝-1 이하인 것이 바람직하다.
여기서, 도 2a는 본 실시 형태에 있어서의 기판(13)을 도시한 사시도이다. 또한, 도 2b는 도 2a에 도시된 기판(13)에 있어서의 결정 방위를 설명하기 위한 도면이다. 본 실시 형태에 있어서의 기판(13)의 주요면(13a)은 그 주요면(13a)의 적어도 일부에 수직인 축(A)과 기판(13)의 단위 격자에 있어서의 c축 방향(즉 <0001> 방향)이 이루는 각이 제로보다 커지도록 형성되어 있다. 특히, 주요면(13a)은 축(A)이 도 2b에 도시한 바와 같이 기판(13)의 단위 격자에 있어서의 <10-10> 방향을 따르도록 형성되어 있는 것이 바람직하다. 바꾸어 말하면, 기판(13)의 주요면(13a)의 적어도 일부는 기판(13)의 단위 격자에 있어서의 {10-10}면{도 2b의 면(31)}을 포함하는 것이 바람직하다. 또, 여기서, 「{10-10}면을 포함하고 있다」는 것은, 주요면(13a)의 적어도 일부가 {10-10}면과 엄밀히 일치하고 있는 경우에 한정되는 것이 아니라, 예컨대 주요면(13a)의 적어도 일부와 {10-10}면이 이루는 각의 절대값이 10° 이하라면, 주요면(13a)의 적어도 일부가 {10-10}면과 엄밀히 일치하고 있는 경우와 거의 동등한 작용 효과를 얻을 수 있다.
혹은, 주요면(13a)은 기판(13)의 단위 격자에 있어서의 <11-24> 방향이나 <11-20> 방향으로 축(A)이 따르도록 형성되는 것이 바람직하다. 바꾸어 말하면, 기판(13)의 주요면(13a)의 적어도 일부는 기판(13)의 단위 격자에 있어서의 {11-24}면이나 {11-20}면을 포함하는 것이 바람직하다.
또한, 도 2b에 도시한 기판(13)의 단위 격자는 c축 방향(즉 [0001] 방향)의 치수가 5.1851±0.0005Å의 범위내이며, a1축([2-1-10] 방향), 혹은 a2축([-12-1O] 방향), a3축([-1-120] 방향)의 치수가 3.1891±0.0005Å의 범위내인 것이 바람직하다. 또는, 기판(13)의 주요면(13a)에서의 단위 면적(1 ㎜×1 ㎜)을 X-선 회절법에 의해 측정한 X선 로킹 커브의 피크 반치폭(Full Width Half Maximum, FWHM)이 1000[arcsec] 이하인 것이 바람직하다. 기판(13)이 상기 어느 하나의 특징을 구비 하면, 기판(13)의 결정성이 양호하다고 할 수 있다. 또한, 이러한 기판(13)은 후술하는 제조 방법에 의해 적합하게 실현된다.
또한, 기판(13)이 Ⅲ족 질화물로 이루어진 질화물 기판인 경우, 기판(13)의 주요면(13a)에서의 전위 밀도는 1×108 ㎝-2 이하라는 비교적 작은 값인 것이 바람직하다. 이러한 기판(13)도 또한 후술하는 제조 방법에 의해 적합하게 실현된다. 이와 같이, 기판(13)의 주요면(13a)에서의 전위 밀도를 비교적 작게 억제함으로써, 비발광 중심으로서 작용하여 활성층(5)에 형성되는 관통 전위의 밀도를 저감할 수 있다.
n형 버퍼층(15)은 기판(13)과 동일한 재료, 즉 Si라는 n형 도펀트가 첨가된, Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 Ⅲ-Ⅴ족 화합물이나 Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 Ⅱ-Ⅵ족 화합물이라는 육방정계 화합물을 포함하여 구성되어 있다.
다시 도 1을 참조한다. n형 클래드층(3)은 본 실시 형태에 있어서의 제1 도전형 반도체층으로서, Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 Ⅲ-Ⅴ족 화합물이나 Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 Ⅱ-Ⅵ족 화합물이라는 육방정계 화합물 반도체를 포함하여 구성되어 있다. 구체적으로는, n형 클래드층(3)은 예컨대 Ⅴ족 원자로서 질소 원자(N)를 함유하는 Ⅲ족 질화물(예컨대 AlX1Ga1-X1N(0≤X1≤1) 등의 GaN계 화합물)로 이루어진 제1 도전형 질화물 반도체층이어도 좋고, 혹은 Ⅱ족 원자로서 아연 원자(Zn)를 함유하는 화합물(예컨대 MgY1Zn1-Y1O(O≤Y1<1) 등의 ZnO계 화합물)로 이루어진 반도체층이어도 좋다. n형 클래드층(3)에는 예컨대 실리콘이라는 n형 도펀트 가 첨가되어 있다. n형 클래드층(3)은 지지 기체(11)상, 즉 n형 버퍼층(15)상에 에피택셜 성장되어 이루어진다.
활성층(5)은 반도체 발광 소자(1)에 있어서의 발광 영역이다. 활성층(5)은 Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 Ⅲ-Ⅴ족 화합물이나 Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 Ⅱ-Ⅵ족 화합물이라는 육방정계 화합물을 포함하여 구성되어 있다. 구체적으로는, 활성층(5)은 예컨대 Ⅴ족 원자로서 질소 원자(N)를 함유하는 Ⅲ족 질화물(예컨대 AlXInYGa(1-X-Y)N(0≤X≤1, 0<Y≤1) 등의 GaN계 화합물)이나 혹은 Ⅱ족 원자로서 아연 원자(Zn)를 함유하는 화합물(예컨대 ZnO 등의 ZnO계 화합물)로 이루어진다. 활성층(5)은 n형 클래드층(3)상에 에피택셜 성장되어 이루어진다.
p형 클래드층(7) 및 p형 컨택트층(17)은 본 실시 형태에 있어서의 제2 도전형 반도체층으로서, Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 Ⅲ-Ⅴ족 화합물이나 Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 Ⅱ-Ⅵ족 화합물이라는 육방정계 화합물 반도체를 포함하여 구성되어 있다. 구체적으로는, p형 클래드층(7)은 예컨대 Ⅴ족 원자로서 질소 원자(N)를 함유하는 Ⅲ족 질화물(예컨대 AlX2Ga1-X2N(0≤X2≤1) 등의 GaN계 화합물)로 이루어진 제2 도전형 질화물 반도체층이어도 좋고, 혹은 Ⅱ족 원자로서 아연 원자(Zn)를 함유하는 화합물(예컨대 MgY2Zn1-Y2O(O≤Y2<1) 등의 ZnO계 화합물)로 이루어진 반도체층이어도 좋다. p형 클래드층(7)이 Ⅲ-Ⅴ족 화합물을 포함하는 경우, p형 클래드층(7)에는 p형 도펀트로서 예컨대 마그네슘(Mg)이 첨가되어 있다. 또한, p형 클래드층(7)이 Ⅱ-Ⅵ족 화합물을 포함하는 경우, p형 클래드층(7)에는 p형 도 펀트로서 예컨대 질소(N)가 첨가되어 있다. p형 클래드층(7)은 활성층(5)상에 에피택셜 성장되어 이루어진다. 즉, 활성층(5)은 n형 클래드층(3)과 p형 클래드층(7) 사이에 설치되어 있다.
n형 클래드층(3)은 활성층(5)에 전자를 공급하고, p형 클래드층(7)은 활성층(5)에 정공을 공급한다. 또한, 활성층(5)이 AlInGaN이나 ZnO를 포함하고, n형 클래드층(3) 및 p형 클래드층(7)이 각각 AlGaN이나 MgZnO로 이루어짐으로써, n형 클래드층(3) 및 p형 클래드층(7)의 전위 장벽(밴드 갭)이 활성층(5)의 전위 장벽보다 높게 되어 있다. 따라서, 활성층(5)에 공급된 캐리어(전자 및 정공)가 n형 클래드층(3) 및 p형 클래드층(7)의 작용에 의해 활성층(5) 내부에 가두어지고, 활성층(5)에 있어서의 재결합이 촉진되어 광이 효율적으로 발생한다.
여기서, n형 버퍼층(15), n형 클래드층(3), 활성층(5) 및 p형 클래드층(7)은 각각 기판(13)의 주요면(13a)상에 차례로 에피택셜 성장되어 이루어지기 때문에, 활성층(5)의 n형 클래드층(3)측의 계면 및 활성층(5)의 p형 클래드층(7)측의 계면의 면방위는 각각 주요면(13a)의 면방위가 반영된다. 즉, 활성층(5)의 n형 클래드층(3)측의 계면에 수직인 축 및 활성층(5)의 p형 클래드층(7)측의 계면에 수직인 축의 각각과 활성층(5)의 c축 방향이 이루는 각도는 제로보다 커진다. 예컨대, 주요면(13a)의 적어도 일부가 {10-10}면을 포함하는 경우, 활성층(5)을 사이에 두는 2개의 계면도 {10-10}면을 포함하게 된다. 또, 활성층(5)을 사이에 두는 2개의 계면은 주요면(13a)과 마찬가지로 활성층(5)에 있어서의 {10-10}면, {11-24}면 및 {11-20}면 중 어느 하나의 면을 포함하는 것이 바람직하다.
p형 컨택트층(17)은 p형 클래드층(7)과 애노드 전극(23)을 전기적으로 접속하기 위한 층으로서, p형 도펀트가 첨가된 육방정계 화합물 반도체로 이루어진다. 예컨대, 본 실시 형태에서는 p형 컨택트층(17)은 마그네슘이 도핑된 질화갈륨 등의 질화물 반도체나 혹은 질소가 도핑된 산화아연 등의 ZnO계 화합물 반도체로 이루어진다. p형 컨택트층(17)은 p형 클래드층(7)상에 형성되어 있다.
캐소드 전극(21)은 본 실시 형태에 있어서의 제1 전극이다. 캐소드 전극(21)은 기판(13)의 이면(13b)상에 설치되어 있다. 본 실시 형태에서는, 캐소드 전극(21)은 기판(13)의 이면(13b)의 일부분(거의 중앙 부분)상에 설치되어 있다. 캐소드 전극(21)은 예컨대 Ti/Al/Au라는 금속이 순차적으로 적층되어 이루어지고, 기판(13)의 이면(13b)과의 사이에 오믹 접촉(ohmic contact) 이 실현되어 있다.
애노드 전극(23)은 본 실시 형태에 있어서의 제2 전극이다. 애노드 전극(23)은 p형 컨택트층(17)상에 설치되어 있다. 본 실시 형태에서는, 애노드 전극(23)은 p형 컨택트층(17)상의 전면에 걸쳐 설치되어 있다. 애노드 전극(23)은 예컨대 Ni/Au/A1/Au라는 금속이 순차적으로 적층되어 이루어지고, p형 컨택트층(17)과의 사이에 오믹 접촉(ohmic contact)이 실현되어 있다. 또한, 애노드 전극(23)은 활성층(5)에서 발생한 광을 반사하는 기능도 갖고 있다.
여기서, 도 3은 본 실시 형태에 있어서의 활성층(5)을 더욱 상세히 설명하기 위한 반도체 발광 소자(1)의 측면 단면도이다. 도 3에 도시한 바와 같이, 활성층(5)은 하나 또는 복수의 우물층{예컨대 우물층(25a～25c)} 및 복수의 배리어층{예컨대 배리어층(27a～27d)}을 갖고 있다. 본 실시 형태에서는, 우물층(25a～25c) 각 각의 두께(t)가 3 ㎚보다 커지도록 우물층(25a～25c)이 형성되어 있다.
또한, 우물층(25a～25c) 및 배리어층(27a～27d)은 교대로 적층되어 있어, 활성층(5)에 있어서 양자 우물 구조를 구성하고 있다. 활성층(5)이 Ⅲ족 질화물로 이루어진 경우, 우물층(25a～25c)은 예컨대 AlXInYGa(1-X-Y)N(0≤X≤1, 0<Y≤1)으로 이루어지고, 배리어층(27a～27d)은 예컨대 AlX3InY3Ga(1-X3-Y3)N(0≤X3<1, 0≤Y3<1)로 이루어진다. 양자 우물 구조는 배리어층(27a～27d)의 밴드 갭이 우물층(25a～25c)의 밴드 갭보다 커지도록 구성되고, 따라서 배리어층(27a～27d)은 우물층(25a～25c)에 대한 전위 장벽을 제공한다. 또, 본 실시 형태에 있어서의 활성층(5)은 다중 양자 우물(MQW) 구조를 갖지만, 단일 양자 우물(SQW) 구조이어도 좋다.
또한, 우물층(25a～25c) 및 배리어층(27a～27d)은 각각 교대로 에피택셜 성장되어 이루어지기 때문에, 우물층(25a～25c)과 배리어층(27a～27d)의 계면의 면방위는 각각 기판(13)의 주요면(13a)의 면방위가 반영된다. 즉, 우물층(25a～25c)과 배리어층(27a～27d)의 계면에 수직인 축과, 우물층(25a～25c) 및 배리어층(27a～27d)의 c축 방향이 이루는 각도는 제로보다 커진다. 우물층(25a～25c)과 배리어층(27a～27d)의 계면은 주요면(13a)과 마찬가지로 {10-10}면, {11-24}면 및 {11-20}면 중 어느 하나의 면을 포함하는 것이 바람직하다.
또, 반도체 발광 소자(1)에서는, 비교적 큰 휘도를 얻기 위해서, 활성층(5)의 두께 방향과 교차하는 단면의 면적은 0.1 ㎟ 이상인 것이 바람직하다. 또한, 발광 효율을 높게 유지하기 위해서, 활성층(5)의 상기 단면적 중 캐리어가 주입되어 발광 영역이 되는 면적의 비율이 90% 이상인 것이 바람직하다.
이상의 구성을 갖는 반도체 발광 소자(1)의 동작은 이하와 같다. 애노드 전극(23)과 캐소드 전극(21) 사이에 구동 전압이 인가되면, 전자 및 정공이 활성층(5)내의 우물층(25a～25c)에 집중한다. 그리고, 우물층(25a～25c)내에서 전자와 정공이 재결합함으로써 광이 발생한다. 활성층(5)에서 발생한 광 중, 애노드 전극(23)을 향한 광은 애노드 전극(23)에서 반사한다. 그리고, 광은 기판(13)의 이면(13b)으로부터 반도체 발광 소자(1)의 외부로 출사된다.
여기서, 이상으로 설명한 본 실시 형태의 반도체 발광 소자(1)의 제조 방법에 대해서 설명한다. 도 4a 내지 도 4c는 본 실시 형태의 기판(13; 도 2a 참조)을 제조하는 방법을 설명하기 위한 단면도이다. 또한, 도 5a 내지 도 5c는 기판(13)을 이용하여 반도체 발광 소자(1)를 제조하는 방법을 설명하기 위한 단면도이다. 또, 이하의 설명에서는 기판(13)이 질화갈륨(GaN)으로 이루어진 경우에 대해서 설명하지만, 기판(13)이 질화알루미늄(AlN)으로 이루어지는 경우도 이하와 같은 방법에 의해 제조 가능하다.
우선, 도 4a에 도시한 바와 같이, {111}면을 주요면(41a)으로 하는 GaAs 웨이퍼(41)를 준비한다. 그리고, 이하에 설명하는 에피택셜 래터럴 오버그로스(Epitaxial Lateral Overgrowth: ELO)라 불리는 방법에 의해 GaAs 웨이퍼(41)의 주요면(41a)상에 GaN을 성장시킨다. ELO에서는, 우선, GaAs 웨이퍼(41)의 주요면(41a)상에 창이 부착된 마스크(43)를 형성한다. 이 창이 부착된 마스크(43)의 재료로서는, 그 재료 위에 GaN이 직접 성장하지 않는 것을 이용하면 좋다.
계속해서, 도 4b에 도시한 바와 같이, GaAs 웨이퍼(41)의 주요면(41a)상에 창이 부착된 마스크(43)의 창을 통해 GaN을 에피택셜 성장시킴으로써, GaN 잉곳(45)을 형성한다. 이 때, GaN은 c축 방향으로 성장한다. 또한, 이 때, GaAs와 GaN의 격자 부정합에 기인한 결정 결함(전위 등)이 발생하지만, GaN은 GaAs 웨이퍼(41)의 바로 위쪽으로 성장한 후, 창이 부착된 마스크(43)상을 주요면(41a)을 따른 방향으로 성장하기 때문에, 결정 결함도 같은 방향으로 성장한다. 그리고, 결정 결함은 주요면(41a)을 따른 방향으로 성장한 GaN 끼리가 부딪치는 위치에 모여 면형 결함이 된다. 이와 같이, GaN 내부에 있어서 분산되어 발생하는 결정 결함이 ELO에 의해 면형 결함으로 집약됨으로써, 예컨대 전위 밀도가 1×108 ㎝-2 이하라는 저전위 밀도의 GaN 잉곳(45)을 적합하게 얻을 수 있다.
계속해서, GaN 잉곳(45)으로부터 GaN 웨이퍼(47)를 잘라낸다. 이 때, 예컨대 GaN 웨이퍼(47)의 주요면(47a)이 GaN 잉곳(45)의 c축 방향과 평행해지도록 잘라냄으로써, {10-10}면 또는 {11-20}면을 주요면(47a)에 포함하는 GaN 웨이퍼(47)를 적합하게 얻을 수 있다(도 4c). 혹은, 예컨대 GaN 웨이퍼(49)의 주요면(49a)이 GaN 잉곳(45)의 c축 방향과 비스듬히 교차하도록 잘라냄으로써, {11-24}면을 주요면(49a)에 포함하는 GaN 웨이퍼(49)를 적합하게 얻을 수 있다. 또, 이하의 설명에서는, {10-10}면을 주요면(47a)에 포함하는 GaN 웨이퍼(47)를 잘라낸 경우에 대해서 설명한다.
계속해서, 도 5a에 도시한 바와 같이, GaN 웨이퍼(47)의 주요면(47a)상에 n 형 버퍼층(51), n형 클래드층(53), 활성층(55), p형 클래드층(57) 및 p형 컨택트층(59)을 차례로 에피택셜 성장시킨다. 이들 재료는 각각 전술한 n형 버퍼층(15), n형 클래드층(3), 활성층(5), p형 클래드층(7) 및 p형 컨택트층(17)의 재료와 동일하다. 계속해서, 도 5b에 도시한 바와 같이, p형 컨택트층(59)상에 애노드 전극(61)을 증착 등에 의해 형성한다. 또한, GaN 웨이퍼(47)의 이면(47b)상에 소정 패턴의 마스크를 행하고, 캐소드 전극 재료를 증착시킨 후에 마스크를 제거함으로써, 복수의 캐소드 전극(21)을 형성한다.
계속해서, GaN 웨이퍼(47) 및 각 층을 두께 방향으로 절단함으로써, 도 5c에 도시한 바와 같이, GaN으로 이루어진 기판(13), n형 버퍼층(15), n형 클래드층(3), 활성층(5), p형 클래드층(7), p형 컨택트층(17), 애노드 전극(23) 및 캐소드 전극(21)을 구비하는 반도체 발광 소자(1)가 완성된다.
또, 기판(13)이 산화아연(ZnO)으로 이루어지는 경우에는 잉곳 성장 방법이 질화갈륨과는 다르지만, 잉곳으로부터 기판을 잘라내는 공정 이후의 상기 제조 방법과 동일한 방법에 의해 반도체 발광 소자(1)를 제조할 수 있다. 이 경우, 우선, 도전성 산화아연(ZnO) 결정으로부터 ZnO 웨이퍼를 잘라낸다. 이 때, 예컨대 ZnO 웨이퍼의 주요면이 ZnO 결정의 c축 방향과 평행해지도록 잘라냄으로써, {10-10}면 또는 {11-20}면을 주요면에 포함하는 ZnO 웨이퍼를 얻을 수 있다. 혹은, 예컨대 ZnO 웨이퍼의 주요면이 ZnO 결정의 c축 방향과 비스듬하게 교차하도록 잘라냄으로써, {11-24}면을 주요면에 포함하는 ZnO 웨이퍼를 얻을 수 있다.
계속해서, 예컨대 분자선 에피택셜(MBE)법을 이용하여 n형의 ZnO로 이루어진 n형 버퍼층 및 n형의 MgZnO로 이루어진 n형 클래드층을 ZnO 웨이퍼상에 각각 10 ㎚～1000 ㎚의 두께로 순차 성장시키고, 그 위에 비도핑된 ZnO로 이루어진 활성층을 1 ㎚～10 ㎚의 두께로 성장시키며, 그 위에 p형의 MgZnO로 이루어진 p형 버퍼층 및 p형의 ZnO로 이루어진 p형 컨택트층을 각각 10 ㎚～1000 ㎚의 두께로 순차 성장시킨다. 그리고, ZnO 웨이퍼의 이면상 및 p형 컨택트층상에 각각 오믹 전극(ohmic electrode)을 형성하고, ZnO 웨이퍼 및 ZnO 웨이퍼상의 각 층을 두께 방향으로 절단함으로써, 반도체 발광 소자가 완성된다.
이상으로 설명한 본 실시 형태에 따른 반도체 발광 소자(1)의 효과에 대해서 설명한다. 통상, Ⅲ족 질화물 반도체나 ZnO계 반도체를 제조할 때에는 기판의 c면상에 활성층 등의 반도체층을 성장시키는 경우가 많다. 이것은 Ⅲ족 질화물이나 ZnO계 화합물을 c축 방향으로 성장시키는 편이 결정 표면의 평탄성이나 광 루미네슨스(PL) 특성에 있어서 바람직하다고 되어 있기 때문이다.
그러나, 활성층을 사이에 두는 2개의 계면(헤테로 계면)에 직교하는 축과 활성층에 있어서의 c축이 일치할 때(즉, 활성층이 c면상에 성장했을 때)에, 활성층의 헤테로 계면에 있어서 발생하는 피에조 전계라는 자연 발생 전계가 가장 커진다. 본 실시 형태에 따른 반도체 발광 소자(1)에서는, 활성층(5)의 n형 클래드층(3)측의 계면에 직교하는 축 및 활성층(5)의 p형 클래드층(7)측의 계면에 직교하는 축의 각각과 활성층(5)에 있어서의 c축이 이루는 각도가 제로보다 커지도록(즉, 활성층(5)을 사이에 두는 2개의 헤테로 계면이 c면과는 다르도록) 활성층(5)이 형성되어 있다. 이것에 의해, 활성층(5)에 있어서의 자연 발생 전계를 저감할 수 있다. 그리 고, 활성층(5)에 있어서 전자와 정공의 파동 함수가 겹치는 부분이 넓어져, 재결합 확률이 높아지기 때문에, 활성층(5)을 종래보다 두껍게 하는 것이 가능해져, 반도체 발광 소자를 고휘도화할 수 있다.
또한, 본 실시 형태에 따른 반도체 발광 소자(1)에서는, 기판(13)의 주요면(13a)에 직교하는 축(A; 도 2a 및 도 2b 참조)과 기판(13)의 c축이 이루는 각도가 제로보다 커지도록{즉, 기판(13)의 주요면(13a)이 c면과는 다르도록} 주요면(13a)이 형성되어 있다. 이것에 의해, 주요면(13a)상에 에피택셜 성장되는 활성층(5)의 2개의 헤테로 계면이 c면과는 다르기 때문에, 활성층(5)에 있어서의 자연 발생 전계를 저감할 수 있다. 또한, 활성층(5)을 종래보다 두껍게 하는 것이 가능해져, 반도체 발광 소자를 고휘도화할 수 있다.
또한, 본 발명자들은 c축 방향을 성장 방향으로 하여 Ⅱ-Ⅵ족 화합물 결정을 성장시키는 것보다도 다른 성장 방향으로 Ⅱ-Ⅵ족 화합물 결정을 성장시키는 편이 양호한 반도체 특성을 얻을 수 있다는 것을 발견하였다. 여기서, 도 6은 {0001}면, {10-10}면 및 {11-24}면의 각각에 MgZnO 결정을 성장시켰을 때의, MgZnO 결정 중의 잔류 전자 농도(비도핑의 경우) 및 p형 캐리어 농도(질소 도핑의 경우)를 도시한 도표이다. 도 6에 도시한 바와 같이, {0001}면에 MgZnO 결정을 성장시킨 경우(즉 c축 방향을 성장 방향으로 하여 ZnO 결정을 성장시킨 경우), 비도핑시의 잔류 전자 농도가 5×1016 ㎝-3으로 크고, 또한, 질소 도핑시의 p형 캐리어 농도가 측정 불능, 즉 p형의 도전성을 나타내고 있지 않다는 것을 알 수 있다. 이것에 대하여, {10- 10}면에 MgZnO 결정을 성장시킨 경우, 비도핑시의 잔류 전자 농도가 8×1014 ㎝-3으로 작아지고, 질소 도핑시의 p형 캐리어 농도를 5×1017 ㎝-3이라는 큰 값으로 할 수 있다. 마찬가지로, {11-24}면에 MgZnO 결정을 성장시킨 경우, 비도핑시의 잔류 전자 농도가 2×1015 ㎝-3으로 작아지고, 질소 도핑시의 p형 캐리어 농도를 3×1017 ㎝-3이라는 큰 값으로 할 수 있다.
이와 같이, c축으로부터 경사진 방향을 성장 방향으로 하여 MgZnO 결정을 성장시킴으로써, 원하는 불순물 농도를 실현할 수 있고, 양호한 반도체 특성을 얻을 수 있다. 이것은, c축 방향을 성장 방향으로 하여 MgZnO 결정을 성장시킨 경우, 결정 내부에 있어서의 아연(Zn)과 산소(0)의 밸런스가 흐트러지기 쉽고, 결정 결함이 많이 생겨 전기적으로 불안정해지기 때문이라고 생각된다. 본 실시 형태의 반도체 발광 소자(1)에 따르면, 기판(13)의 주요면(13a)에 수직인 축과 기판(13)의 c축 방향이 이루는 각이 제로보다 커지도록 주요면(13a)이 형성되어 있기 때문에, 그 위에 성장하는 p형 반도체층{p형 클래드층(7) 및 p형 컨택트층(17)}의 불순물 농도를 원하는 값으로 용이하게 제어할 수 있다. 또, MgZnO 결정에 카드뮴 원자(Cd)를 혼입시킴으로써, MgZnO 결정의 결정성을 더욱 좋게 할 수 있다.
또한, 본 실시 형태와 같이, 기판(13)의 주요면(13a)은 기판(13)의 {10-10}면, {11-24}면 및 {11-20}면 중 어느 하나의 면을 포함하는 것이 바람직하다. 이것에 의해, 활성층(5)의 2개의 헤테로 계면이 이들 중 어느 하나의 면을 포함하게 되 어, 활성층(5)에 있어서의 자연 발생 전계를 효과적으로 저감할 수 있다.
또한, 본 실시 형태와 같이, 기판(13)의 이면(13b)상에 캐소드 전극(21)이, p형 컨택트층(17)상에 애노드 전극(23)이 각각 설치되는 것이 바람직하다. 이와 같이, 반도체 발광 소자(1)의 양면에 전극이 설치됨으로써, 활성층(5)으로 전자 및 정공을 효율적으로 주입할 수 있기 때문에, 반도체 발광 소자(1)를 더욱 고휘도화할 수 있다.
또한, 본 실시 형태와 같이, 기판(13)의 주요면(13a)에 있어서의 전위 밀도는 1×108 ㎝-2 이하인 것이 바람직하다. 이와 같이, 기판(13)의 주요면(13a)에 있어서의 전위 밀도가 비교적 작음으로써, n형 버퍼층(15) 및 n형 클래드층(3)을 관통하여 활성층(5)에 도달하는 전위의 밀도가 낮게 억제되어, 발광 효율을 더욱 높일 수 있다.
또한, 본 실시 형태와 같이, 활성층(5)은 우물층(25a～25c)과, 우물층(25a～25c)을 사이에 두고 우물층(25a～25c)에 전위 장벽을 제공하는 배리어층(27a～27d)을 포함하는 양자 우물 구조를 가지며, 우물층(25a～25c)의 두께가 3 ㎚보다 큰 것이 바람직하다. 종래, 양자 우물 구조에 있어서의 우물층의 헤테로 계면에 생기는 자연 발생 전계에 의해, 우물층의 두께는 3 ㎚ 이하로 제한되어 있었다. 본 실시 형태에 따른 반도체 발광 소자(1)에 의하면, 전술한 바와 같이 우물층(25a～25c)에 있어서의 자연 발생 전계를 저감할 수 있기 때문에, 우물층(25a～25c)을 종래보다 두껍게(3 ㎚보다 두껍게)하는 것이 가능해진다.
또한, 본 실시 형태와 같이, 우물층(25a～25c)은 AlXInYGa(1-X-Y)N(0≤X≤1, 0<Y≤1)으로 이루어져도 좋다. 우물층(25a～25c)이 인듐(In)을 조성에 포함하는 경우에는 In의 조성비가 클수록 자연 발생 전계가 현저해지지만, 본 실시 형태에 따른 반도체 발광 소자(1)에서는 우물층(25a～25c)에 있어서의 자연 발생 전계를 저감할 수 있기 때문에, 우물층(25a～25c)이 In을 조성에 포함하는 경우라도 고휘도화가 가능해진다.
또한, 본 실시 형태와 같이, n형 클래드층(3), 활성층(5) 및 p형 클래드층(7)의 육방정계 화합물은 Ⅱ족 원자 및 Ⅵ족 원자를 함유하여도 좋고, 혹은 Ⅲ족 원자 및 Ⅴ족 원자를 함유하여도 좋다. Ⅱ족 원자 및 Ⅵ족 원자를 함유하는 Ⅱ-Ⅵ족 화합물 결정이나 Ⅲ족 원자 및 Ⅴ족 원자를 함유하는 Ⅲ-Ⅴ족 화합물 결정은 각각 육방정을 구성하기 때문에, 활성층(5)의 n형 클래드층(3)측의 계면에 직교하는 축 및 활성층(5)의 p형 클래드층(7)측의 계면에 직교하는 축의 각각과 활성층(5)에 있어서의 c축이 이루는 각도가 제로보다 큼으로써, 활성층(5)에 있어서의 자연 발생 전계를 효과적으로 저감할 수 있다.
본 발명에 따른 반도체 발광 소자는 전술한 실시 형태에 한정되는 것이 아니라, 그 외에도 여러 가지 변형이 가능하다. 예컨대, 상기 실시 형태에서는, 반도체 발광 소자로서 발광 다이오드라는 면발광 반도체 소자를 설명하고 있지만, 본 발명은 레이저 다이오드에 대해서도 적용할 수 있다.
본 발명에 따른 반도체 발광 소자에 의하면, 활성층에 있어서의 자연 발생 전계가 저감되어, 고휘도화가 가능해진다.

Claims (17)

  1. 육방정계 화합물로 이루어지는 제1 도전형 반도체층과,
    육방정계 화합물로 이루어지고 상기 제1 도전형 반도체층상에 설치된 제2 도전형 반도체층과,
    상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 설치되어 있고, 육방정계 화합물로 이루어지는 활성층을 구비하며,
    상기 활성층의 상기 제1 도전형 반도체층측의 계면에 직교하는 축 및 상기 활성층의 상기 제2 도전형 반도체층측의 계면에 직교하는 축의 각각과 상기 활성층에 있어서의 c축이 이루는 각도는 제로보다 크고,
    상기 활성층은 우물층과, 이 우물층을 사이에 두고 이 우물층에 전위 장벽을 제공하는 배리어층을 포함하는 양자 우물 구조를 가지며, 상기 우물층의 두께는 3 ㎚보다 큰 것을 특징으로 하는 반도체 발광 소자.
  2. 육방정계 화합물로 이루어지고 주요면을 갖는 기판과,
    육방정계 화합물로 이루어지고 상기 기판의 상기 주요면상에 에피택셜 성장된 제1 도전형 반도체층과,
    상기 제1 도전형 반도체층상에 에피택셜 성장되고, 육방정계 화합물로 이루어지는 활성층과,
    육방정계 화합물로 이루어지고 상기 활성층상에 에피택셜 성장된 제2 도전형 반도체층을 구비하며,
    상기 기판의 상기 주요면에 직교하는 축과 상기 기판의 c축이 이루는 각도는 제로보다 크고,
    상기 활성층은 우물층과, 이 우물층을 사이에 두고 이 우물층에 전위 장벽을 제공하는 배리어층을 포함하는 양자 우물 구조를 가지며, 상기 우물층의 두께는 3 ㎚보다 큰 것을 특징으로 하는 반도체 발광 소자.
  3. 제2항에 있어서, 상기 기판의 상기 주요면이 그 기판의 {10-10}면, {11-24}면 및 {11-20}면 중 어느 하나의 면을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  4. 제2항 또는 제3항에 있어서, 상기 기판의 이면상에 설치되고, 상기 기판과 오믹 접촉된 제1 전극과,
    상기 제2 도전형 반도체층상에 설치되고, 상기 제2 도전형 반도체층과 오믹 접촉된 제2 전극을 더 구비하는 것을 특징으로 하는 반도체 발광 소자.
  5. 제1항 또는 제2항에 있어서, 상기 제1 도전형 반도체층, 상기 제2 도전형 반도체층 및 상기 활성층의 상기 육방정계 화합물이 II족 원자 및 VI족 원자를 함유하는 것을 특징으로 하는 반도체 발광 소자.
  6. 제5항에 있어서, 상기 II족 원자는 아연 원자인 것을 특징으로 하는 반도체 발광 소자.
  7. 제5항에 있어서, 상기 육방정계 화합물은 ZnO계 화합물인 것을 특징으로 하는 반도체 발광 소자.
  8. 제1항 또는 제2항에 있어서, 상기 제1 도전형 반도체층, 상기 제2 도전형 반도체층 및 상기 활성층의 상기 육방정계 화합물은 III족 원자 및 V족 원자를 함유하는 것을 특징으로 하는 반도체 발광 소자.
  9. 제8항에 있어서, 상기 V족 원자는 질소 원자인 것을 특징으로 하는 반도체 발광 소자.
  10. 제8항에 있어서, 상기 육방정계 화합물은 GaN계 화합물인 것을 특징으로 하는 반도체 발광 소자.
  11. 제1 도전형 질화물 반도체층과,
    상기 제1 도전형 질화물 반도체층상에 설치된 제2 도전형 질화물 반도체층과,
    상기 제1 도전형 질화물 반도체층과 제2 도전형 질화물 반도체층 사이에 설치되어 있고, 질화물로 이루어지는 활성층을 구비하며,
    상기 활성층의 상기 제1 도전형 질화물 반도체층측의 계면에 직교하는 축 및 상기 활성층의 상기 제2 도전형 질화물 반도체층측의 계면에 직교하는 축의 각각과 상기 활성층에 있어서의 c축이 이루는 각도는 제로보다 크고,
    상기 활성층은 우물층과, 이 우물층을 사이에 두고 이 우물층에 전위 장벽을 제공하는 배리어층을 포함하는 양자 우물 구조를 가지며, 상기 우물층의 두께는 3 ㎚보다 큰 것을 특징으로 하는 반도체 발광 소자.
  12. III족 질화물로 이루어지고 주요면을 갖는 질화물 기판과,
    상기 질화물 기판의 상기 주요면상에 에피택셜 성장된 제1 도전형 질화물 반도체층과,
    상기 제1 도전형 질화물 반도체층상에 에피택셜 성장되고, 질화물로 이루어지는 활성층과,
    상기 활성층상에 에피택셜 성장된 제2 도전형 질화물 반도체층을 구비하며,
    상기 질화물 기판의 상기 주요면에 직교하는 축과 상기 질화물 기판의 c축이 이루는 각도는 제로보다 크고,
    상기 활성층은 우물층과, 이 우물층을 사이에 두고 이 우물층에 전위 장벽을 제공하는 배리어층을 포함하는 양자 우물 구조를 가지며, 상기 우물층의 두께는 3 ㎚보다 큰 것을 특징으로 하는 반도체 발광 소자.
  13. 제12항에 있어서, 상기 질화물 기판의 상기 주요면은 그 질화물 기판의 {10-10}면, {11-24}면 및 {11-20}면 중 어느 하나의 면을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  14. 제12항 또는 제13항에 있어서, 상기 질화물 기판의 이면상에 설치되고, 상기 질화물 기판과 오믹 접촉된 제1 전극과,
    상기 제2 도전형 질화물 반도체층상에 설치되고, 상기 제2 도전형 질화물 반도체층과 오믹 접촉된 제2 전극을 더 구비하는 것을 특징으로 하는 반도체 발광 소자.
  15. 제12항에 있어서, 상기 질화물 기판의 상기 주요면에 있어서의 전위 밀도는 1×108 cm-2 이하인 것을 특징으로 하는 반도체 발광 소자.
  16. 삭제
  17. 제11항 또는 제12항에 있어서, 상기 우물층은 AlXInYGa(1-X-Y)N(0≤X≤1, 0<Y≤1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296796A (ja) * 2003-03-27 2004-10-21 Shin Etsu Handotai Co Ltd 発光素子および発光素子の製造方法
US9130119B2 (en) * 2006-12-11 2015-09-08 The Regents Of The University Of California Non-polar and semi-polar light emitting devices
US7821019B2 (en) 2004-10-04 2010-10-26 Svt Associates, Inc. Triple heterostructure incorporating a strained zinc oxide layer for emitting light at high temperatures
JP4212105B2 (ja) * 2005-03-24 2009-01-21 ローム株式会社 酸化亜鉛系化合物半導体素子
JP4210665B2 (ja) * 2005-03-24 2009-01-21 ローム株式会社 酸化亜鉛系化合物半導体発光素子
JP2006324465A (ja) * 2005-05-19 2006-11-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5743127B2 (ja) 2005-06-01 2015-07-01 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 半極性（Ｇａ，Ａｌ，Ｉｎ，Ｂ）Ｎ薄膜、ヘテロ構造およびデバイスの成長と作製のための方法及び装置
JP4988179B2 (ja) * 2005-09-22 2012-08-01 ローム株式会社 酸化亜鉛系化合物半導体素子
WO2007067166A1 (en) * 2005-12-06 2007-06-14 Moxtronics, Inc. Metal oxide semiconductor devices and film structures and methods
US20070126021A1 (en) * 2005-12-06 2007-06-07 Yungryel Ryu Metal oxide semiconductor film structures and methods
JP2007180142A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物系半導体素子及びその製造方法
JP4939844B2 (ja) * 2006-06-08 2012-05-30 ローム株式会社 ＺｎＯ系半導体素子
US7343812B2 (en) * 2006-06-15 2008-03-18 Honeywell International Inc. Method to reduce die edge shorting on pressure sensors using conductive elastomeric seals
JP5118392B2 (ja) * 2007-06-08 2013-01-16 ローム株式会社 半導体発光素子およびその製造方法
KR100885190B1 (ko) * 2007-06-29 2009-02-24 우리엘에스티 주식회사 발광소자와 그의 제조방법
KR100864609B1 (ko) * 2007-07-04 2008-10-22 우리엘에스티 주식회사 화합물 반도체를 이용한 발광소자
JP2009032966A (ja) * 2007-07-27 2009-02-12 Rohm Co Ltd 半導体発光素子
JP2009266963A (ja) * 2008-04-23 2009-11-12 Sumitomo Electric Ind Ltd 窒化物系発光素子、及び半導体発光素子を製造する方法
US8642369B2 (en) * 2009-03-03 2014-02-04 Zn Technology, Inc. Vertically structured LED by integrating nitride semiconductors with Zn(Mg,Cd,Be)O(S,Se) and method for making same
JP5409210B2 (ja) * 2009-09-01 2014-02-05 学校法人金沢工業大学 半導体発光素子
CN103003961B (zh) 2010-04-30 2015-11-25 波士顿大学理事会 具有能带结构电位波动的高效紫外发光二极管
US9224513B2 (en) * 2010-05-21 2015-12-29 Sumitomo Metal Mining Co., Ltd. Zinc oxide sintered compact tablet and manufacturing method thereof
US8723189B1 (en) 2012-01-06 2014-05-13 Trustees Of Boston University Ultraviolet light emitting diode structures and methods of manufacturing the same
JP6104682B2 (ja) * 2013-04-09 2017-03-29 シチズン電子株式会社 照明装置
KR20180065162A (ko) * 2016-12-07 2018-06-18 서울바이오시스 주식회사 디스플레이 장치 및 그의 전극 연결 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223743A (ja) * 1999-01-29 2000-08-11 Sanyo Electric Co Ltd 窒化物系半導体発光素子及び窒化物半導体層の成長方法
JP2001044500A (ja) * 1999-07-26 2001-02-16 Agency Of Ind Science & Technol Ａ面サファイア基板を用いたＺｎＯ系化合物半導体発光素子およびその製法
JP2002374003A (ja) * 2001-06-14 2002-12-26 Ngk Insulators Ltd 半導体素子、及び半導体素子用基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3664867A (en) * 1969-11-24 1972-05-23 North American Rockwell Composite structure of zinc oxide deposited epitaxially on sapphire
US6542526B1 (en) * 1996-10-30 2003-04-01 Hitachi, Ltd. Optical information processor and semiconductor light emitting device suitable for the same
US6849472B2 (en) * 1997-09-30 2005-02-01 Lumileds Lighting U.S., Llc Nitride semiconductor device with reduced polarization fields
JPH11340576A (ja) * 1998-05-28 1999-12-10 Sumitomo Electric Ind Ltd 窒化ガリウム系半導体デバイス
EP1115163A4 (en) * 1998-09-10 2001-12-05 Rohm Co Ltd SEMICONDUCTOR LEDS AND MANUFACTURING METHOD THEREOF
JP2002145700A (ja) * 2000-08-14 2002-05-22 Nippon Telegr & Teleph Corp <Ntt> サファイア基板および半導体素子ならびに電子部品および結晶成長方法
JP4447755B2 (ja) 2000-08-28 2010-04-07 独立行政法人産業技術総合研究所 ＺｎＯ系酸化物半導体層の成長方法およびそれを用いた半導体発光素子の製法
US6858882B2 (en) * 2000-09-08 2005-02-22 Sharp Kabushiki Kaisha Nitride semiconductor light-emitting device and optical device including the same
JP4187422B2 (ja) * 2001-03-14 2008-11-26 明彦 吉川 半導体薄膜の形成方法およびその方法を用いて製造された半導体薄膜付き基板およびその半導体薄膜付き基板を用いた半導体デバイス。
JP4567910B2 (ja) 2001-05-01 2010-10-27 スタンレー電気株式会社 半導体結晶の成長方法
JP3696182B2 (ja) * 2001-06-06 2005-09-14 松下電器産業株式会社 半導体レーザ素子
WO2003036771A1 (fr) * 2001-10-26 2003-05-01 Ammono Sp.Zo.O. Laser a semi-conducteurs a base de nitrure et procede de production de ce laser
US6683327B2 (en) * 2001-11-13 2004-01-27 Lumileds Lighting U.S., Llc Nucleation layer for improved light extraction from light emitting devices
JP2006306722A (ja) * 2004-03-17 2006-11-09 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板の製造方法及びＧａＮ単結晶基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223743A (ja) * 1999-01-29 2000-08-11 Sanyo Electric Co Ltd 窒化物系半導体発光素子及び窒化物半導体層の成長方法
JP2001044500A (ja) * 1999-07-26 2001-02-16 Agency Of Ind Science & Technol Ａ面サファイア基板を用いたＺｎＯ系化合物半導体発光素子およびその製法
JP2002374003A (ja) * 2001-06-14 2002-12-26 Ngk Insulators Ltd 半導体素子、及び半導体素子用基板

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