KR101092882B1 - 다중 판독을 통해 비-휘발성 메모리에서 노이즈의 영향을감소시키는 방식 - Google Patents

다중 판독을 통해 비-휘발성 메모리에서 노이즈의 영향을감소시키는 방식 Download PDF

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Abstract

저장 엘리먼트들을 여러번 판독하고 그 결과는 누적되며 판독의 품질에 역으로 영향을 끼치는 저장 엘리먼트 및 관련 회로의 노이즈 효과 또는 다른 과도 현상을 감소시키도록 각 저장 엘리먼트에 대해 평균화된다. 다음을 포함하여 몇가지 기술이 사용된다: 평균화를 제어기에 의해 수행하여, 각 반복중에 저장 디바이스에서 제어 디바이스로 데이터의 완전한 판독 및 전달; 평균화를 저장 디바이스의해 수행하여, 각 반복중에 데이터의 완전한 판독, 및 최종 결과가 획득될 때 까지 제어기로 어떠한 전달도 없음; 1회의 완전한 판독에 뒤이어 다수의 더 빠른 재-판독은 완전한 판독을 회피하도록 기설정된 상태 정보를 이용하며, 다음으로 지능형 알고리즘은 저장 엘리먼트가 감지되는 상태를 가이드함. 이들 기술은 시스템 특성에 따라 연산의 정규 모드로서 사용되거나, 또는 예외 조건으로 수반된다. 신호 평균화의 유사한 형태는 프로그래밍의 검증 위상중에 사용된다. 이 기술의 실시예는 피크-검출 방식을 사용한다. 이러한 시나리오에서, 몇가지 검증 검사는 저장 엘리먼트가 타겟 상태에 도달하였는지를 결정하기 이전의 상태에서 수행된다. 일부 소정 부분의 검증이 실패한다면, 저장 엘리먼트는 부가적인 프로그래밍을 수신한다. 이들 기술은 다양한 노이즈 소스의 존재시 저장 엘리먼트 당 더 많은 상태를 시스템이 저장하도록 허용한다.
비-휘발성 메모리, 노이즈 효과, 판독

Description

다중 판독을 통해 비-휘발성 메모리에서 노이즈의 영향을 감소시키는 방식{REDUCING THE EFFECTS OF NOISE IN NON-VOLATILE MEMORIES THROUGH MULTIPLE READS}
도 1a-1c는 메모리 셀에서 노이즈 응답의 예를 나타낸다.
도 2는 프로그램 및 검증 연산시 노이즈 효과를 도시한다.
도 3은 예시적인 실시예에 따라 본 발명의 연산의 개략적인 블럭도이다.
도 4a와 4b는 본 발명의 일부 양태의 회로 실시예의 블럭도이다.
도 5는 예시적인 실시예의 이진 검색 구현의 개략도이다.
<도면의 주요 부호에 대한 간간한 설명>
401 : 메모리 어레이 411 : 열 디코더 회로
413 : 행 디코더 회로 421 : 판독 회로
본 발명은 일반적으로 컴퓨터 판독가능 메모리 디바이스에 관한 것이며, 더 상세하게는, 그 정보 내용을 판독할 때 노이즈를 감소시키기 위한 방법에 관한 것이다.
비-휘발성 반도체 메모리, 이를 테면 EEPROM에서, 메모리 셀 당 저장되는 데이터의 양은 저장 밀도를 증가시키도록 증가되어 왔다. 동시에, 그러한 디바이스들의 작동 전압은 전력 소모를 감소시키도록 감소되었다. 이는 더 작은 범위의 전압 또는 전류값으로 저장되는 더 많은 수의 상태를 초래한다. 데이터 상태들간에 전압 또는 전류 구분(separation)이 감소됨에 따라, 노이즈 효과들은 이들 셀의 판독시 더 중요하다. 예를 들면, 2진 저장, 5볼트 EEPROM 셀에 허용가능한 임계값의 변동은 셀 당 4개 이상 저장가능한 비트를 지닌 3볼트에서 작동하는 디바이스에서는 더 이상 허용가능하지 않다. 비-휘발성 메모리에서의 노이즈의 일부 결과와, 그것을 처리하는 방법이 미국 특허 제6,044,019호에 기술되어 있으며, 이는 참조로 포함된다.
노이즈 동작의 예가 도 1a에 도시되어 있으며, 이는 특허 제6,044,019호로부터 채택된다. 이 도면은 바이어스 조건의 특정 세트에 응답하여 메모리 셀을 통하여 유동하는 전류의 변화를 나타낸다. 전류는 메모리 셀과 인터페이싱 회로에서 다양한 노이즈 효과로 인해 △I 양정도 변동한다. 예를 들면, 메모리 회로가 전류 감지로써 작동한다면, 상태들간에 구분이 △I에 접근함에 따라, 노이즈는 잘못된 판독값을 생성하기 시작한다. 노이즈의 결과가 통합 감지 기술들, 이를 테면, 특허 제6,044,019호의 기술들에 의해 감소되거나, 또는 에러 보정 코드(ECC) 또는 미국 특허 제5,418,752호에 기술된 것과 같은 다른 등가 에러 취급법으로 처리될 수 있으며, 이는 참조로 본문에 포함되며, 메모리들은 다른 방법으로부터 이익을 얻을 수 있어 메모리 연산시 노이즈 효과를 감소시킨다.
본 발명은 비-휘발성 메모리에서 노이즈 효과를 더 감소시키는 방법을 제공하여, 노이즈 및 다른 과도 현상들이 중요한 요소인 회로에서 시스템이 저장 엘리먼트 당 더 많은 상태를 저장하도록 허용한다. 저장 엘리먼트들은 그 상태를 지시하는 변수를 감지함으로써 여러번 판독된다. 그 결과는 판독의 품질에 불리하게 영향을 끼치는 다른 과도 현상들뿐만 아니라 회로에서의 노이즈 효과들을 감소시키도록 각 저장 엘리먼트에 대해 축적 및 평균화된다.
본 발명의 방법은 몇가지 기술들을 통하여 구현될 수 있다. 제 1 세트의 실시예에서, 저장 디바이스로부터 컨트롤러 디바이스로 데이터의 완전한 판독 및 전달은 각 반복중에 컨트롤러에 의해 수행되는 평균화로 수행된다. 제 2 세트의 실시예에서, 각 중단(interruption)중에 데이터의 완전한 판독이 수행되지만, 평균화는 저장 디바이스에서 수행되며 컨트롤러로의 데이터 전달은 최종 결과가 보내질 때 까지 발생하지 않는다. 제 3 세트의 실시예는 1회의 완전한 판독에 뒤이어 완전한 판독을 회피하도록 저장 엘리먼트가 감지된 상태를 가이드하는 일부 지능형 알고리즘으로 이미 설정된 상태 정보를 이용함으로써 수많은 빠른 재-판독을 수행한다. 이러한 기술은 시스템의 특성에 따라 연산의 정규 모드로서 사용되거나, 예외 조건으로 수반될 것이다.
신호 평균화의 유사한 형태는 프로그래밍의 검증 위상중에 사용된다. 이러한 기술의 예시적인 실시예는 피크-검출 방식을 사용한다. 이러한 시나리오에서, 몇가지 검증 검사들은 저장 엘리먼트가 최종 상태에 도달하였는지를 결정하기 이전에 타겟 상태에서 수행된다. 일부 소정의 검증 검사들중 일부가 실패한다면, 저장 엘리먼트는 부가 프로그래밍을 수신한다.
본 발명의 부가적인 양태, 특징 및 이점들은 명확한 구체적 실시예의 하기 설명에 포함되어 있으며, 이 설명은 첨부 도면과 관련하에 이해되어야 한다.
비-휘발성 반도체 모메리의 저장 능력은 메모리 셀을 포함하는 회로의 개개 구성요소들의 물리적 크기의 감소에 의해 그리고 개개 메모리 셀에서 저장가능한 데이터 양을 증가시킴으로서 양측 모두를 증가시켜왔다. 예를 들면, 미국 특허 제5,712,180호와 제6,103,573호 및 2000년 2월 17일 제출된 미국 특허 출원 제09/505,555호와 2000년 9월 22일 제출된 미국 특허 출원 제09/667,344호에 기술된 디바이스와 같은 디바이스들은, 모두 샌디스크 코포레이션으로 양도되었으며 참조로 본문에 포함되며, 물리적 부동 게이트 저장 트랜지스터 당 4개 이상의 논리 비트를 저장할 수 있다. 4개 논리 비트의 경우에, 이러한 저장부는 가능한 16개 메모리 상태들중 하나를 저장부내에서 인코딩시킬 수 있도록 각 부동 게이트를 필요로한다. 이러한 메모리 상태들중 각 하나는 그 이웃하는 상태들의 전하 저장 범위의 값들로부터 충분히 구분되는 부동 게이트에 저장된 전하의 고유값, 또는 더 정확하게는, 협소 범위의 값들에 부합하여 그 이웃하는 상태들뿐만 아니라 모든 다른 상태들로부터 한가지 상태를 명확히 구별지운다. 이는 프로그래밍 연산의 부분으로서 처리된 검증 판독에 대해서 뿐만 아니라 정규 판독 연산에 대해서 모두 사실이다.
메모리 셀들을 판독하기 위한 수많은 기술은 2000년 9월 27일 제출된 미국 특허 출원 제09/671,793호와, 2001년 11월 20일에 제출된 Shahzad Khalid에 의해 "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices"로 표제된 미국 특허 출원에 기술되어 있으며, 이는 샌디스크 코포레이션으로 양도되었으며 참조로 본문에 포함된다. 이들 출원중 첫번째 출원은 4-비트 저장부에서 사용을 위해 7-비트 또는 더 높은 분해능으로 메모리 셀의 내용을 판독하는 기술을 기술한다. 레벨들중 이러한 수자(number)가 FLASH 메모리에서 일반적인 작동 전압의 3볼트 윈도우에 포함될 때, 이는 대략 25mV 분해 능력을 야기한다. 이 범위로써, 이전에 허용가능한 노이즈 레벨들은 1개 이상의 에러 상태 레벨로 판독되는 셀의 상태에 이를 수 있다.
도 1a-1c는 메모리 셀의 판독시 노이즈 변동의 예를 도시한다. 도 1a는 메모리 셀의 상태를 지시하는 일부 변수의 값, 이 경우에 전류 I(t)가 평균값<I> 주위에서 변동하는 경우를 나타낸다. 다른 실시예에서, 상기 메모리는 판독 전압 레벨로써 작동할 수 있다. I(t)의 값이 다소 순식간에 규칙적인 간격으로 판독된다면, 결과는 도 1b에 나타난 것과 같은 것일 수 있다. 셀의 상태를 지시하는 변수가 판독되는 주기대신에 일반적인 변동의 시간 규모보다도 몇배 더 길다면, 셀의 상태에 대해 상대적으로 정확한 값이 결정될 수 있다. 이를 달성하기 위한 일부 방법들은 미국 특허 제6,044,019호에 기술되어 있으며, 이로부터 도 1a와 1c가 적용되며 이는 참조로 상기에 포함되었다.
상기 특허에 기술된 것처럼, 메모리 셀은 감지 증폭기에 의해 감지된 소스- 드레인 전류 I(t)를 갖는다. 감지 증폭기에서, I(t)는 일반적으로 도 1a와 1c에 도시된 것처럼 △I정도로 일정한 노이즈 변동을 지닌 노이즈 구성요소를 갖는다. 상기 발명에서 감지 증폭기의 한가지 독특한 특색은 적분기의 수단에 의해 이러한 변동 전류를 처리하는 것이며, 이는 효과적으로 소정의 주기(T)간에 시간-평균 전류<I(t)> T 를 생성한다. A/D 모듈은 감지된 아날로그, 시간-평균 전류를 출력 메모리 상태(φ)에 부합하는 디지털 포맷으로 변환시킨다.
도 1c는 특성 주기(T △I )와, 본 발명의 감지 증폭기에 의해 처리된 것처럼 결과적인 시간-평균 <I(t)> T 을 지닌 노이즈 변동을 갖는 소스-드레인 전류( I(t))를 도시한다. 메모리 셀의 감지된 소스-드레인 전류(I(t))는 시간-의존 무작위 노이즈 구성요소(△I)를 갖는다. I(t)가 충분한 시간 주기(T)간에 평균화될 때, 노이즈 변동들은 대체로 감쇠된다. <I(t)> T 의 결과적인 에러는 △I보다 대체로 적은 δI정도이다. 평균화하기 위한 충분한 시간 주기는 노이즈 변동의 특성 시간(T △I )보다 상대적으로 더 큰 주기(T)이다. 이(T △I )는 노이즈 변동의 소정양이 충분히 감쇄되는 주기로서 정의될 수 있다.
예를 들면, 많은 EEPROM 또는 플래시 EEPROM 디바이스에서, 특성 변동 시간(T △I )은 10나노초에서 몇백 나노초까지 평가되었다. 그러므로, 이러한 일반적인 디바이스에 대해, 미국 특허 제6,044,019호에 기술된 디바이스에 대한 아날로그 평균화 또는 통합 시간(T)은 바람직하게 T △I 보다 대체로 더 높아야 한다. 대조적으 로, 종래의 I(t) 감지는 다소 순식간에, 즉, 대체로 T △I 보다 적은 시간에 검출되며, 측정이 이루어지는 때에 좌우하여 도 1b에 나타난 출력의 부류를 생성한다. 통합 시간(T)이 본질적으로 제로일 때, 어떠한 시간 평균화도 없는 종래의 경우에서 처럼, 감지된 전류에서의 노이즈 변동은 △I정도이다. 평균화 시간이 증가됨에 따라, 시간-평균화된 감지된 전류의 노이즈 변동은 증가된 위상 소거로 인해 감소된다.
메모리 셀을 프로그래밍하는 것은, 예를 들면, 참조로 포함된 미국 특허 제5,172,338호에 기술된 것처럼 프로그램/검증 사이클을 통하여 일반적으로 달성된다. 일반적인 프로세스에서, 메모리 셀은 프로그래밍 전압으로 펄스가 가해지며 그 값은 바람직한 타겟 상태에 도달하였는지를 결정하도록 검사된다. 그렇지 않다면, 프로세스는 그후 검증될 때 까지 반복된다. 이러한 검증은 감지 프로세스이므로, 노이즈에 의해 또한 영향을 받는다. 이는 도 2에 나타나 있다.
도 2는 프로그램/검증 프로세스에 대한 노이즈의 영향을 나타낸다. 각 프로그래밍 펄스이후, 상기 셀의 상태는 감지 프로세스를 통하여 검사된다. 도 2를 참조하면, 측정된 변수(I(t))의 상태는, 그러한 펄스이후, 노이즈 구성요소를 포함하는 값(I(t))으로서 나타나있다. 참조번호 201에 의해 반영된 셀의 상태가 타겟값 아래에 있으므로, 셀에 다시 펄스가 가해지며, 블랭크 간격에 의해 지시된 것처럼, 뒤이어 새로운 감지(202)가 있다. 상기 셀의 상태가 타겟값에 접근할 때, 노이즈 구성요소는 잘못된 검증을 이끌수 있다.
상기 셀의 상태가 타겟값 근처에 있을 때, 노이즈로 인한 변수의 피크치는, 상기 셀이 바람직한 상태에 있지 않을 때 조차, 타겟값을 통과한다. 이는 그 평균값<I(t)>을 통해서 조차 타겟값간에 I(t)의 피크치가 여전히 타겟값에 있지 않은 참조번호 204로 나타나 있다. 검증 판독이 204의 피크값들중의 하나에서 수행되면, 셀은 205로 표시된 더 정확한 상태로 지속하는 대신에 부정확하게 검증할 수 있다.
셀의 상태를 감지할 때, 검증 연상의 부분으로서 또는 판독 연산의 부분으로서, 상기된 방법들에 의해 그 상태에 대해 정확한 값을 획득하기 위한 것은 판독 주기(T)가 노이즈 변동의 특성 시간(T△I)에 관해 길(long)것을 요구한다. 이 기술은 수많은 단점을 가질 수 있다. 이러한 특성 시간이 얼마나 긴지에 따라, 이는 메모리의 다른 연산에 비교할 때 과도하게 긴 판독 주기를 요구하며 부합하여 허용될 수 없는 판독 속도의 손실을 초래할 수 있다. 본 발명은 짧은 감지 시간을 사용하지만, 일정한 판독을 위해 다수의 감지로 상기 프로세스를 몇 번 반복한 후 상기 셀의 상태를 획득하도록 평균화된다. 긴 특성 시간을 갖는 구성요소는 지닌 노이즈에 대해, 다수의 짧은 감지는 아날로그 통합의 단일 판독을 위해 필요한 것보다도 적은 결합 시간을 요구한다. 또한, 수많은 메모리 셀들이 동시에 판독되므로, 통합 기술에 사용된 집적 아날로그 회로에 있어 실제적인 제한들이다.
통합 기술의 다른 제한은 <I(t)>값이 큰 노이즈 경우를 제외하고 매우 짧은 지속기간에 의해 왜곡될 수 있다는 것이다. 그러한 짧은 지속기간 경우는 단일 판독의 다수 감지 방법으로 분리될 수 있으며 그후 평균을 계산할 때 다른 특이값( outlying value)에 따라 제거된다. 게다가, 각각의 감지된 셀들의 값을 따로따로 여러번 결정함에 따라, 상기 값들은 통합 기술에 이용가능하지 않은 수많은 부가 방식으로 처리될 수 있다.
더 상세하게는, 저장 엘리먼트들은 여러번 판독되고 결과들이 각 저장 엘리먼트에 대해 축적 및 디지털로 평균화된다. 이는 회로의 노이즈 효과뿐만 아니라 판독의 품질에 역으로 영향을 끼치는 다른 과도 현상을 감소시킨다. 몇가지 실시예들이 하기에 논의된다. 일실시예에서, 저장 디바이스에서 제어기 디바이스로 데이터의 완전한 판독과 전송은 각 반복중에 제어기에 의해 수행되는 평균화로 수행된다. 이와 달리, 상기 디바이스는 각 반복중에 저장 디바이스에 의해 수행되는 디지털 평균화로 데이터의 완전한 판독을 수행하지만, 최종 결과가 전달될 때 까지 제어기로 어떠한 전달도 수행하지 않는다. 각 반복중에 완전한 판독을 수행하는 대신에, 상기 메모리는 대신에 초기의 완전한 판독을 수행하며 뒤이어 완전한 판독을 회피하기 위해 저장 엘리먼트가 감지된 상태를 가이드하는 몇몇 지능형 알고리즘으로 이미 설정된 상태 정보를 이용하는 수많은 빠른 재-판독을 수행한다.
이러한 기술들은 시스템 특성에 따라 연산의 정규 모드로서 사용되거나, 또는 예외 조건으로 수반될 수 있다. 신호 평균화의 유사한 형태는 프로그래밍의 검증 위상중에 이용된다. 이러한 기술의 실시예는 피크-검출 방식을 사용한다. 이러한 시나리오에서, 몇가지 검증 검사는 저장 엘리먼트가 최종 상태에 도달하였는지를 결정하기 이전에 타겟 상태에서 수행된다. 일부 소정의 검증중 일부가 실패한다 면, 저장 엘리먼트는 더 프로그래밍된다. 노이즈양이 감소됨에 따라. 이 기술은 노이즈와 다른 과도 현상들이 중요한 요인일 때에 비하여 시스템이 저장 엘리먼트 당 더 많은 상태를 저장하도록 허용할 수 있다.
2가지 판독 기술, 다수 판독의 디지털 평균화와 아날로그 평균화를 위한 연장된 통합 시간이 동시에 고려되어야 한다. 그들의 상대적인 효율성은 노이즈의 특성 주파수에 좌우한다. 노이즈는 상이한 특성 주파수들로써 각각의 수많은 상이한 소스로부터 발생하므로, 제 1, 제 2, 또는 양쪽 기술을 사용하는 것은 디바이스의 작동 조건에 좌우한다. 예를 들면, 노이즈가 고주파수 성분과 저주파수 성분으로 이루어지면, 각각의 개별 감지 연산에 대한 통합 시간은 고주파수 성분들을 효과적으로 통합하기에 충분히 길게 걸리며, 본 발명의 다수 판독은 저주파수 성분의 효과를 감소시키는데 사용될 수 있다. 통합 간격의 길이와 재-판독의 회수는 노이즈의 주파수 특성에 따라 조정될 수 있다. 이것들은 테스트중에 변수에 의해 설정되며 시스템에 저장될 수 있다.
이러한 다른 기술들과 더 결합될 수 있는 부가적인 판독 기술은 본 출원과 함께 제출되었으며 참조로 포함되는 Nima Mokhlesi, Daniel C. Guterman, 및 Geoff Gongwer의 "Noise Reduction Technique For Transistors and Small Devices Utilizing an Episodic Agitation"로 표제되어 계류중인 미국 특허 출원에 기술되어 있다. 본 출원은 노이즈가 두가지 동작을 갖는 성분을 가질 때 적합한 기술을 기술한다.
저장 엘리먼트의 상태는 수많은 상이한 변수를 사용하여 결정될 수 있다. 상 기 예에서, 셀의 저장된 전하 레벨의 결정은, 고정 바이어스 조건을 사용하여 그 전도 크기가 감지되는 전류 감지에 의해 수행될 수 있다. 이와 달리, 그러한 결정은 그러한 전도의 개시가 다양한 스티어링 바이어스 조건을 사용하여 감지되는 감지 임계 전압을 통하여 이루어질 수 있다. 이들 방법은 두 개 이상의 표준 접근법을 나타낸다.
이와 달리, 상기 결정은 셀의 전하-레벨을 결정하는 구동기-세기 제어부를 구비함으로써 동적으로 보유되는(예를 들면, 사전-충전된 캐패시터에 의해) 감지 노드의 방전률을 통하여 동적으로 수행될 수 있다. 일정한 방전 레벨에 도달하는 시간을 감지함으로써, 저장된 전하 레벨이 결정된다. 이러한 경우에, 셀의 조건을 지시하는 변수는 시간이다. 이러한 접근법은 참조로 포함되는 미국 특허 제6,222,762호와, 상기 참조로 포함되었던 "Sense Amplifier for Multilevel Non-Volatile Integrated Memory Devices"로 표제된 미국 특허 출원에 기술되어 있다. 또 다른 기술은 주파수를 변수로 사용하여 저장 엘리먼트의 상태를 결정하며, 접근법은 또한 상기에 포함되었던 미국 특허 제6,044,109호에 기술되어 있다.
전류 감지 접근법들은 상기에 참조로 포함되었던 미국 특허 제5,172,338호와, 참조로 포함된 미국 특허 출원 제08/910,947호에 더 상세히 전개되어 있으며, 하기에 기술되는 다양한 실시예에 사용될 수 있다. 그러나, 대다수의 하기 설명들은 임계 전압(Vth) 감지 접근법(이와 달리, 일명, 전압 마진)을 사용하는데 왜냐하면 이는 감지 분해능을 개선시키며, 전류를 유지시키며, 따라서 초병렬 판독 연산 과 관련된 전력을 유지시키고, 높은 비트 라인 저항에 대한 취약성을 감소시킨다. Vth 감지, 또는 전압 마진 접근법은 미국 특허 제6,222,762호에 더 자세히 전개되어 있다. 일정한 게이트 전압에 응답하여 고정된 드레인 전압에 대해 소스에서 전압을 모니터링하는 전압 감지의 또 다른 기술은, 예를 들면, 상기에 참조로 포함된 미국 특허 출원 제09/671,793호에 기술된 소스 폴로어(source follower)이다.
전압 마진 기술에서 실제적인 감지는 몇가지 방식으로, 예를 들면 셀의 임계 전압을 각각의 관련 기준 값들에 순차적으로 비교함으로써 수행될 수 있다. 다중-상태 셀에 대해서, 상기 언급된 미국 특허 제6,222,762호에 기술된 것처럼 셀마다 데이터 조건 이진 검색을 이용하는 것이 더 효율적일 수 있으며, 이는, 예를 들면, 각각의 감지된 셀의 Vth를 순차적 4패스 감지 연산을 통하여 16 분해능의 하나로 병렬적으로 결정할 수 있다. 감지를 위해 요구되는 분해능의 양은 미국 특허 출원 제09/671,793호에 논의된다. 일반적으로, 사용된 분해능의 정도는, 이들 여분 비트들을 감지 및 저장하기 위해서 예시적인 실시예의 최소 요구되는 4비트 분해능 이상의 더 많은 잠재적 "비트(bit)"(예를 들면, 메모리 신뢰성을 개선시 사용하기 위해)와 더 큰 영역에 관련된 비용뿐만 아니라 이들 여분 비트들의 이진 검색시 부가 감지 패스로 인해 그리고 이들 여분 정보의 전달로 인해 더 많은 시간 소모를 초래하는, 더 높은 분해능사이의 타협이다.
부가 감지 및 프로세싱에 대해, 또는 어쩌면 증가된 통합 시간에 대해 모든 부가 시간이 디바이스 속도에서 직접적으로 반영될 필요가 없는데 왜냐하면 상기 디바이스가 수많은 이러한 연산들을 병렬로 수행할 수 있음에 유의해야 한다. 예를 들면, 정규의 판독 프로세스가 패스(pass) 당 3㎲로 11 패스 판독 연산을 요구한다면, 본 발명은 여분의 6개 또는 최종 판독 패스를 부가하며 잠재적으로 1㎲ 범위에서 노이즈 성분이 있다면 통합 시간을 두배로 부가한다. 이는 일정한 셀에 대해 명목상 판독 시간을 늦추지만, 더 높은 저장 밀도를 제공한다. 병렬성 증가는 단일 셀 판독 시간에서 이러한 증가의 효과를 감소시킬 수 있다. 비-휘발성 메모리에서 병렬성을 증가시키기 위한 기술은 참조로 포함되는 2001년 1월 19일 제출된 미국 특허 출원 제09/766,436호에 기술되어 있다. 병렬로 수행된 연산 수를 증가시킴은 종종 노이즈를 증가시키므로, 본 기술은 이러한 노이즈를 감소시킬 수 있다.
메모리 셀에 저장된 데이터를 추출하기 위해서, 이러한 데이터는 충분한 정확도로 기록 및 저장되어야 한다. 결국, 그러한 정확도를 달성하기 위해서, 노이즈의 효과를 최소화시키는 것이 프로그래밍 연산의 검증 부분에서 뿐만 아니라 셀의 상태가 데이터 값으로 변환될 때 실제적인 판독 연산에서 중요하다.
도 3은 예시적인 실시예에 따른 본 발명의 연산의 개략적인 블럭도이다. 셀(301)에 대한 게이트 전압이 설정되며 그 비트-라인들은 사전-충전된다. 판독 위상의 통합중에, 전압(V(t))(노이즈 성분 포함)은 아날로그 디지털 컨버터(A-D)(311)을 지닌 감지 증폭기(SA)(310)에 제공된다. 감지 증폭기(SA)(310)는 이 전압을 출력 데이터 상태(Φ i )로 변환시킨다. 감지 증폭기의 연산은 예를 들면 상기에 참조로 포함되었던 미국특허 출원 제09/671,793호에 기술된 것처럼 일 수 있다. 참 조문헌에 기술된 것처럼, 전압 레벨은 셀 당 4 또는 5개 비트를 저장하는 셀들을 식별시 사용되는 27=128개 상태로 감지된다. 상기 셀은 여러번 판독되며, 각각은 데이터 상태(Φ i )를 생성한다. 노이즈와, 상기 노이즈의 특성 시간보다 더 짧은 통합 시간의 사용으로 인해, Φ i 은 도 1b에 나타난 만큼의 확산으로 출력될 것이다.
데이터 상태(Φ i )들은 그 후 평균화된다. 이는 하기에 기술되는 것처럼 도 3에 나타난 간단한 예시적인 실시예와 수많은 상이한 방식으로 수행될 수 있다. 평균화 회로(AVE)(320)는 누산기(Σ i )(321)와 분할기(323)를 포함한다. 예를 들면, 데이터 상태는 8번 측정되며, 그 결과는 321에 누적되어
Figure 112003000872756-pat00001
를 생성하며, 분할기(323)는 시프트 레지스터이며, 이는 3번 시프트될 때 상기 합계를 8로 나눈다. AVE(320)의 출력(
Figure 112003000872756-pat00002
)은 평균 판독 값이며, 이 예에서 단순 평균값이다.
메모리 시스템은 통상 1개 이상의 메모리 칩으로 이루어지며, 그 각각은 메모리 셀과 제어기 칩을 더한 실제 어레이를 포함하며, 단일 칩 실시예에서도 제어기 기능은 상기 어레이를 포함하는 칩처럼 동일 칩에 집적된다. 비록 판독 회로(SA)(310)가 메모리 셀처럼 동일 칩상에 위치되더도, 평균화 회로(AVE)(320)의 위치와 작동은 수많은 상이한 실시예를 가질 수 있다. 더 상세하게는, 정확하게 어떻게 평균(
Figure 112003000872756-pat00003
)이 개개의 판독들로부터 형성되는지는, 이러한 콤퍼지트(composite)를 형성시 수반되는 회로의 유형과 위치에 따라, 수많은 가능한 변형을 갖는다. 예 를 들면, 도 3의 회로(AVE)(320)는 콤퍼지트 값(
Figure 112003000872756-pat00004
)이 프로세스의 끝에서 제어기로 역전달되도록 메모리 셀처럼 동일 회로에 위치될 수 있다. 이와 달리, 각 개개의 상태(Φ i )는 제어기로 전달되어 거기서 평균화될 수 있다.
상세한 설명은 하기에 기술된 실시예로 변경될 수 있지만, 한 쌍의 일반적인 상황이 도 4a와 4b에 나타나 있다. 이것들은 메모리 칩(MEM)(400)과 제어기(CONT)(460)를 나타낸다. 상기 메모리 칩은 열 디코더 회로(411)와 행 디코더 회로(413)에 연결되는 메모리 셀들의 어레이를 포함한다. 판독 회로(421)는 감지 증폭기, 이를 테면 도 3의 블럭(310) 뿐만 아니라 임의의 다른 관련 회로를 포함할 수 있다. 판독 회로의 출력은 그후 레지스터(425)의 세트에 제공되며, 이는 실시예에 따라 부재일 수 있다. 이러한 논의는 주로 단일 셀에 관하여 나타나지만, 일반적으로 대다수 셀들은 병렬로 판독되고 레지스터와 다른 엘리먼트들은 이러한 병렬주의를 뒷받침한다. 회로의 다른 엘리먼트들은 논의를 간략화하도록 삭제되었지만 본문에 참조로 포함된 다양한 특허 및 출원에 더 상세히 기술되어 있다. 예를 들면, 회로는 명백하게 나타나지 않은 기록 회로를 또한 포함할 수 있지만, 그것은 판독 및 다른 블럭들, 및 판독 레지스터(429)처럼 동일한 프로그래밍 레지스터의 세트에 채용되는 것으로서 취하여 질 수 있다. 메모리부(400)를 제어기(460)로 연결시키는 버스(430)는 그것들간에 데이터 뿐만 아니라 어드레스, 커맨드(command), 변수 등을 전달한다. 상기 제어기(460)는 명확하게 나타난 것에 부가하여 일반적인 엘리먼트를 또한 구비할 수 있다.
도 4a는 개개의 판독(Φ i )(또는 하기에 기술된 것처럼 Φ 0 및 Φ' i )이 메모리에서 제어기로 모두 전달되는 실시예이다. 이 값들은 제어기(CONT)(460)로 전달되기 이전에 MEM(400)상의 REG(425)에 임시적으로 저장된다. 일단 제어기에서, 상기 값들은 REG(461) 또는 다른 메모리에 저장되며 평균(
Figure 112003000872756-pat00005
)이 호스트로 출력되기 이전에 회로 AVE(463)에 형성된다. AVE(463)가 이동 평균을 형성하도록 값들이 MEM(400)으로부터 도달할 때 상기 값들을 누적함에 따라, 상기 값들이 REG(461)에 개별적으로 저장될 필요는 없다.
도 4b의 변형은 콤퍼지트(
Figure 112003000872756-pat00006
)가 상기 메모리(MEM)(400)에서 형성되고 그후 제어기로 패스되어 호스트로 출력되는 예를 나타낸다. 도 4b에 나타난 실시예는 도 3처럼 평균화 회로를 나타내며, 개개의 판독으로부터 평균(
Figure 112003000872756-pat00007
)을 형성하도록 누산기(423)와 분할기(429)를 포함한다. 메모리 칩에 대한 다른 구현예는 다른 또는 부가 엘리먼트, 이를 테면 판독값을 개별적으로 저장하기 위해서 본문에 나타나지 않은 도 4a의 레지스터(425) 세트를 구비할 수 있다.
임의의 실시예에 대해, 본 발명의 기본적인 판독 프로세스는 셀의 상태를 지시하는 변수 세트(p(t)), 이를 테면 전압 또는 전류를 병렬로 판독되는 세트의 각 셀에 대한 판독 회로에 동시에 제공하는 단계를 포함한다. 이를 행하기 위해서, 판독되는 셀들은 사용되고 있는 판독 기술에 따라 바이어스된다. 상기 변수(p(t))는 노이즈 성분을 포함한다. 판독 회로는 그후 콤퍼지트 값(
Figure 112003000872756-pat00008
)이 그후 형성 및 제어 기로부터 출력되는 바이어스 조건에 부합하는 데이터 상태(Φ i (p))를 생성한다.
제 1 세트의 실시예에서, 셀의 모든 판독은 완전한 판독이다; 즉, 셀이 상기 언급된 미국 특허 출원 제09/671,793호에 기술된 것처럼, 즉, 7비트의 분해능으로 판독된다면, 모든 판독은 이 분해능으로 되며, 완전한 분해능을 감지하는데 요구되며, 제어기로 통과되는 모든 단계를 포함한다. 이 데이터 상태들은 도 3의 평균화 회로(320)에 나타난 것과 같이 이동 평균을 형성하는데 사용되거나, 또는 그 밖에 도 4의 레지스터(461)에서의 제어기 또는 다른 제어기 메모리에 저장된다. 측정된 모든 데이터 상태를 저장함으로써, 상기 제어기는 매우 다양한 평균화 프로세스를 수행할 수 있다. 데이터 상태들은 상기 상태들이 결정되는 메모리 회로(400)로부터 전달되거나, 또는 전달이전에 레지스터에 임시적으로 저장될 수 있다.
상기 측정된 값들로부터, 수많은 상이한 콤퍼지트들이 제어기에 형성될 수 있다. 이러한 콤퍼지트는 단순 평균, 가중 평균 또는 간과되었던 특이값(outlying value)의 평균, 또는 다른 파워에 기초한 평균 제곱근(root mean-square) 또는 평균이며, 하드웨어, 소프트웨어, 또는 펌웨어를 통해 구현될 수 있다. 따라서 제어기 기반 구현예는 어쩌면 저장 용량을 증가시키는 것을 제외하고, 여분 회로의 도입없이도 사용될 수 있다. 이러한 종류의 구현예는 기술된 실시예의 제어기 회로와 메모리 회로간에 대량의 정보 전달을 초래하며, 이는 특히 제어기 및 메모리 회로가 독립된 칩에 있을 때 증가된 버스 트래픽으로 인하여 약점일 수 있다. 순수하게 메모리 디바이스 기반 구현예는 부가 회로의 도입을 요구하며, 어쩌면 병렬로 판독 되는 모든 셀들에 대한 다수의 판독으로부터의 결과를 유지하기 위해 충분한 레지스터 용량을 포함한다.
제어기로 전달되는 정보량을 감소시키기 위한 한가지 방법은 셀에 대해 한번의 완전한 판독을 수행하고, 뒤이어 다수의 부분 판독을 수행하며, 부분 판독은 다수의 기저 라인으로부터 범위가 제한되는 오프셋을 지시하기 위해 몇개의 비트를 요구한다. 이는 데이터 상태에 대한 기저값(Φ 0 ) 및 노이즈로 인하여 이 기저값에 대해 변동을 나타내는 다수의 판독(Φ' i )을 초래한다. 이러한 방법은 분석(및 어쩌면 저장)하기 위해 적은 데이터를 생성하므로, 이는 제어기로 전달되는데 필요한 데이터량과, 평균화가 거기서 수행된다면, 평균화가 메모리 칩에서 수행되는 실시예에서 조차, 수행되는 분석 시간 모두에서 절약한다. 또한 전체적인 판독 시간을 감소시킬 수 있다.
메모리 셀의 상태가 7비트 분해능으로 결정되는 경우를 생각해보자. 만일 상기 판독이 이진 검색 기술을 사용한다면, 이는 7개 브레이크 포인트에서 적어도 7개 판독을 요구한다. 결국, 4번 반복되는 셀 상태의 완전한 판독은 최소 28회 감지 연산을 요구한다. 대신에 1회의 완전한 판독이 셀에 대해 수행되어 Φ 0 를 결정하고 뒤이어 기저(Φ 0 ) 주위에서 변동(Φ' i )을 결정하도록 2비트 분해능으로 3회 판독을 수행한다면, 이는 13회의 감지 연산을 야기한다. 이 예에서, 세트(φ0, φ' i )는 절반도 안되는 감지 연산과, 저장, 전달, 또는 모두를 하는데 필요한 절반도 안되는 데이터로 완전한 판독처럼 동일 정보를 포함할 것이다. 이는 물론 변동의 크기가 기저 레벨 주위에서 측정되는 범위내인 것으로 추정한다.(이와 달리, 이는 포화 효과로 인한 더 큰 크기의 변동 효과를 제거할 수 있다.) 부분 판독의 범위와 횟수는 시스템 변수에 의해 설정될 수 있으며 칩의 테스트중에 결정되고 또한 시스템 조건에 응답하여 또한 변경될 수 있다. 노이즈 회로에서, 부분 판독은 더 큰 범위를 커버하도록 설정될 필요가 있다. 대부분의 어레인지먼트(arrangement)에 대해, 일정 횟수의 감지 연산에 대한 최고의 정확성은 φ' i 에 관하여 φ 0 를 결정하는데 기여되는 대략 동일수를 가짐으로써 획득된다.
이진 검색 예는 병렬로 판독되는 셀들중 하나에 대하여 도 5의 개략도에 나타난 것처럼 알고리즘의 변화를 요구한다. 이전 예로 계속하면, 7비트 분해능으로 셀의 상태를 판독하기 위해서 128볼트 브레이크 포인트를 사용할 수 있다. 제 1 판독은 시리즈에서 셀이 메모리 윈도우의 상반부 또는 하반부인지를 결정하며, 제 2 판독은 셀이 이전에 결정된 반에서 상반부 또는 하반부인지를 결정한다.
예를 들면, 셀이 64번째 상태에 있다며, 도 5에서 레벨 V64상에 있는 그러한 이진 검색을 고려해보자. 셀 또는 다른 회로 엘리먼트중 어느 하나에 노이즈가 없다면, 64번째 상태에서 판독한다. 결국, 제 1 판독(501a)에서 브레이크 포인트 위를 그리고 각 후속 판독(501b-501g)에서 브레이크 포인트 아래를 판독한다. 이는 도 5에서 측정 전압이 셀을 판독하기 위해 사용되는 브레이크 포인트 위 또는 아래에 있는지를 지시하는 화살표로 표시되어 있다. 노이즈가 있다면, 몇가지 상태에 의해 이 위 또는 아래를 판독한다. 그러나, 이 노이즈 효과를 결정하기 위해서, 알고리즘의 마지막 몇 단계(즉, 501f 및 501g)를 사용하는 것은 제 1 브레이크포인트보다 적은 값을 결코 획득할 수 없다. 노이즈 효과를 적절하게 반영하는 것은 완전한 7단계 판독 또는 알고리즘의 변동을 요구한다. 따라서, 완전 이진 검색은 완전한 판독 알고리즘으로부터 기저 레벨(φ 0 )을 결정하기 위해서 사용될 수 있으며 뒤이어 φ' i 를 결정하기 위해서 제 2 모드를 사용할 수 있다. 다수의, 빠른 재-판독은 φ 0 을 중심으로 감소된 이진 검색을 사용하거나 비-이진 방법으로 스위칭시킬 수 있다.
도 5는 재-판독(511, 513 및 515)에 대한 감소된 이진 검색의 사용을 나타낸다. 게다가, 첫번째 7회 판독(501a-501g)은 기저 상태(φ 0 )가 64번째 상태임을 결정한다. 이 상태에 대한 변동이 어쩌면 제 1 판독 레벨(501a) 아래에 있을 때, 동일 알고리즘을 사용하는 후속의 판독은 이를 놓칠 수 있다. 따라서, 이 φ 0 에 부합하는 φ' i 를 정확히 결정하기 위해서, 알고리즘은 상태(φ 0 )를 중심으로 감소된 이진 검색으로 바뀐다. 도 5는 완전 판독의 값을 중심으로 2비트 이진 검색(a 및 b)를 각각 포함하는 3개의 부분 판독(511, 513, 515)를 나타낸다.
이 예에서, 첫번째의 이 결과들은 65번째 상태에 부합하는 제 1 브레이크포인트(511a)와 제 2 브레이크포인트(511b) 위를 판독한다. 실제 결과가 순간적인 큰 변동으로 인하여 이러한 상태위에 있을지라도, "포화(saturation)" 효과가 발생하 여, 사실상 피크(spike)가 평균에 기여하도록 양을 제한함에 유의한다. 제 2 세트의 재-판독은 513a에서 제 1 브레이크포인트 아래의 결과를 야기하며 뒤이어 63번째 상태에 부합하여 513b에서 제 2 브레이크포인트 위의 판독을 야기한다. 유사하게, 515a와 515b의 재-판독은 다시 64번째 상태로 리턴시킨다. 그러므로 이 예에서, φ 0 에 대한 첫번째 판독은 판독되는 각 셀에 대해 7비트의 데이터를 포함하며, 각각의 재-판독은 2비트의 데이터, 또는 전체 재-판독 프로세스에 대해 전체 6비트를 포함한다.
도 5의 프로세스는 셀이 1회만 판독되는 제 1 판독 모드와 셀이 여러번 판독되는 제 2 판독 모드를 갖는 판독 연산의 일예이다. 다른 예에서, 셀의 측정된 변수가 병렬로 다수의 기준 레벨에 비교되며, 제 1 판독은 일부의 최상위 비트가 판독되고 뒤이어 나머지 최하위 비트에 대해 다수의 판독을 하는 코어스 모드(coarse mode)일 수 있다. 다른 실시예에서, 도 2에 나타난 것과 같은 검증 프로세스중에, 셀이 타겟값으로부터 멀리있는 초기 단계중에(이를 테면 201), 셀은 단 일회 판독되며, 셀이 타겟값(이를 테면 204 및 205)에 접근할 때 판독 모드의 변동을 한다. 코어스 모드와 화인 모드(fine mode)를 갖는 프로그래밍 기술의 사용은 참조로 포함된 2001년 2월 26일 제출된 미국 특허 출원 제09/793,370호에 기술되어 있다.
도 4a 및 4b로 되돌아가서, 이미 주의된 실시예들은, 도 4a에 도시된 것처럼, 모든 데이터, 다수의 완전 판독(φ i (p)) 또는 다수의 부분 판독 세트중 어느 하나 및 1회의 완전 판독(φ 0 ,φ' i )을 제어기(460)로 전달하고 그곳에서 처리함으로서 구현될 수 있다. 이와 달리, 모든 프로세싱은, 도 4b에 도시된 것처럼, 제어기로 전달되고 그후 시스템의 외부로 전달되는 최종 결과(
Figure 112003000872756-pat00009
}로써 메모리 칩상에서 수행될 수 있다. 예를 들면, 부분 판독은 메모리 칩상에서 누적되고 그후 분할 또는 다른 프로세싱을 위해 제어기로 전달된다.
프로세싱이 제어기와 메모리 칩간에 스플릿되는 다른 예는 미국 특허 출원 제09/671,793호에 기술된 것과 같이 레퍼런스 또는 트랙킹 셀의 사용을 수반한다. 이 출원은 4-비트 분해능으로 데이터 셀들을 판독하기 위한 브레이크포인트를 결정하기 위해서 트랙킹 셀이 7-비트 분해능으로 판독되는 방법을 기술한다. 이 방법에서, 트랙킹 셀은 제어기에 형성된 콤퍼지트를 지닌 본 발명에 따라 여러번 판독될 수 있다. 본 발명을 사용하여 브레이크포인트들이 결정되면, 이들 브레이크포인트는 그후 데이터 셀을 판독하기 위해 메모리 셀로 전달된다.
메모리 칩에서 콤퍼지트를 결정하기 위한 한가지 방법은 메모리 회로(400)에 이동 평균을 형성하는 것이다. 이는 도 3의 블럭(320)에 부합하는 누산기 및 분할 회로일 수 있다. 이와 달리, 상기 값은 엘리먼트(423)에 의해 누산되며, 레지스터(425)에 저장되고, 그후 다른 프로세싱을 위해 제어기(460)로 전달된다. 판독값들은 우선 레지스터(425)에 개별적으로 저장되고 그후 상기 제어기 구현예에 대해 기술된 것처럼 메모리 칩상의 다른 회로에 의해 처리된다.
메모리 칩(400)에 평균화를 구현하는 것은 일반적으로 통상 포함되지 않던 회로에 부가 엘리먼트들을 도입하는 비용을 갖게 된다. 평균 또는 다른 콤퍼지트가 어떻게 형성되는가에 따라, 이는 판독값들을 저장하기 위한 증가된 레지스터 크기, 부가 회로, 분할 회로, 어떤 종류의 상태 머신 등의 일부 조합을 포함할 수 있다. 다른 한편으로, 제어기로 전달되는데 필요한 정보량의 결정적인 감소는 높은 기록 속도를 유지하기 위한 프로그램 검증 프로세스에서 특히 이로울 수 있다.
참조로 본문에 포함되는 미국 특허 제5,172,338호 및 다른 참조문헌에 기술된 것처럼, 플로팅 게이트형 메모리 셀에서 일반적인 프로그래밍 프로세스는 셀 상태를 변화시키도록 셀에 펄스를 가하는 단계, 소정의 상태에 도달하였는지를 결정하도록 셀을 판독하는 단계, 도달하였다면 다른 프로그래밍을 종결하며 그렇지 않다면 소정의 상태에 도달하였는지를 셀이 검증될 때 까지 펄스-판독 사이클을 지속하는 단계로 이루어진다. 노이즈 효과는 도 2에 관련하여 상기에 논의되어 있다. 메모리에 데이터를 저장 및 정확하게 회수하기 위해서 기록 및 판독 프로세스 모두에서 정확성을 요구한다. 도 2를 참조하면, 참조번호 205의 평균값은 소정의 상태에 부합한다; 그러나, 프로그래밍이 타겟값에 도달하는 참조번호 204의 피크값에 응답하여 정지된다면, 이는 검증되는 낮은 평균을 지닌 상태를 옳은 것으로 초래한다. 이 에러는 그후 판독 프로세스중에 노이즈에 의해 합성된다. 따라서, 검증 프로세스에서 노이즈의 결과를 감소시키는 것은 각 단일 셀에 저장되는 상태의 밀도가 증가함에 따라 똑같이 중요하다.
본 발명의 상이한 양태가 수많은 방식으로 검증 프로세스에 포함될 수 있다. 검증 상태는, 셀의 실제 상태를 결정하기 위해 기준 변수 간격을 통해 검색하는 것에 상대되는 것으로서, 반복 프로그래밍 알고리즘이 만족해야 하는 측정된 변수의 데이터 의존 타겟값에 반하여 측정된다는 점에서 표준 판독 프로세스와 상이하다. 즉, 많은 정보와 프로세싱이 프로그램 검증에 통상적으로 수반되지 않을 지라도, 그것이 일정한 기준값을 통과하였는지 여부를 불문한다. 이러한 기술의 일실시예는 피크-검출 방식을 사용한다. 이와 달리, 다른 검출 수단, 이를 테면 아날로그 필터링 평균 검출이 사용될 수 있다. 이러한 시나리오에서, 몇가지 검증 검사는 저장 엘리먼트가 최종 상태에 도달하였는지를 결정하기 이전에 타겟 상태에서 수행된다. 일부 소정 부분의 검증이 실패한다면, 저장 엘리먼트는 부가 프로그래밍을 수신한다. 예를 들면, 도 2에서 참조부호 204에 부합하는 상태는 타겟값에 걸쳐 2번 피크를 가질 지라도, 다수의 다소 순간 판독이 셀에 수행된다면, 그것은 단지 2번 타겟값을 판독한다. 대조적으로, 참조부호 205에 부합하는 상태는 시간의 대다수를 타겟값에 걸쳐서 판독한다.
셀의 상태가 여전히 바람직한 상태로부터 여전히 멀 때 다수의 판독을 수행하는 것은 정확성에서 작은 증가를 위해 프로세스를 매우 느리게한다. 따라서, 프로그래밍 프로세스의 초기 단계에서, 셀이 타겟값(예를 들면, 도 2에서 201)으로부터 여전히 멀 때, 표준 단일 판독 모드는 타겟 상태에 접근할 때 제 2 모드로의 과도 현상으로 사용될 수 있다. 이는 상이한 상태에 대한 상이한 수많은 펄스 이후 더 낮게 놓인 상태에 대해 곧 발생하는 과도 현상으로서 발생할 것이다. 예를 들면, 과도 현상은 타겟 레벨(이를 테면 도 2에서 204)을 통과하는 피크를 갖는 제 1 검증 레벨에 의해 또는 상기에 포함된 미국 특허 출원에 기술된 것처럼 코어스 프로그래밍 모드에서 화인 프로그래밍 모드로의 과도 현상의 부분으로서 트리거될 수 있다.
2-모드 연산의 다른 예는 이와 달리 표준, 단일 판독 모드가 사용되는 경우에 예외 조건으로 수반되는 다중-판독 모드이다.
2-모드 연산의 또 다른 예는 제 1 모드가 표준 단일 판독을 사용하며 제 2 모드가 다중 판독을 사용하는 예이다. 다중-판독 모드는 이와 달리 단일 판독 모드가 사용되는 경우에 예외 조건으로 수반된다. 예를 들면, 에러 보정 코드(ECC)는 디바이스 연산에서 문제, 또는 예외 상황의 주요 지시기이다. 메모리상의 에러 레벨이 소정의 값을 초과할 때(예를 들면, 1비트보다 더 클 때), 다중 판독 기술이 수반될 수 있다.
예외 조건은 또한 트랙킹 또는 기준 셀의 판독에 기초로 할 수 있다. 상기된 것처럼, 일실시예에서 기준 셀들은 7-비트 분해능으로 판독되며 데이터 셀들은 4-비트 분해능으로만 판독된다. 따라서, 기준 셀들은 노이즈에 더 민감할 것이다. 노이즈 레벨을 모니터하기 위해 기준 셀들을 사용함으로써, 트랙킹 셀들이 프로세싱될 때 노이즈 레벨이 임계값을 초과하는 것으로 발견된다면 다중 판독 기술을 수반하는 플래그가 증가될 수 있다.
상기 논의는 지금까지 메모리 디바이스용으로 전하 저장 디바이스, 이를 테면 플로팅 게이트 EEPROM 또는 FLASH 셀을 사용하는 실시예들에 초점을 맞추었지만, 이는 자기 및 광학 매체를 포함하여, 이런 유형의 노이즈가 문제되는 다른 실시예들에 적용될 수 있다. 본 발명은 0.1um 이하 트랜지스터, 단일 전자 트랜지스터(single electron transistor), 유기/탄소 기반 나노-트랜지스터, 및 분자 트랜 지스터를 포함하지만 이에 제한되지 않는 모든 유형의 디바이스/트랜지스터 감지에서 더 달성하는 어플리케이션을 가질 수 있다. 예를 들면, Eitan의 미국 특허 제5,768,192호 및 Sato 등의 미국 특허 제4,630,086호에 각각 기술된 것과 같은 NROM 및 MNOS 셀들, 또는 Gallagher 등의 미국 특허 제5,991,193호 및 Shimizu 등의 미국 특허 제5,892,706호에 각각 기술된 것과 같은 자기 RAM 및 FRAM 셀들이 또한 사용될 수 있으며, 이 모두는 참조로 본문에 포함된다. 이러한 접근법을 사용하면, 노이즈로 인해 현재 비-현실적인 시스템들이 실행가능한 기술들이 된다. 다른 유형의 저장 엘리먼트에 대해, 엘리먼트의 상태를 반영하는 변수를 결정하는 상세한 기술은 상이한데, 예를 들면, 자기 특성은 자기 매체에서 측정되며 광학 특성은 CD-ROM 또는 다른 광한 매체에서 측정되지만, 후속 프로세스는 용이하게 상기 예들로 된다.
본 발명의 다양한 양태들이 특정 실시예에 관련하여 기술되어 있지만, 발명이 첨부된 청구항의 전체 범위내에서 보호의 권리가 있음이 이해될 것이다.
상기된 바와 같이 본 발명은 비-휘발성 메모리에서 노이즈 효과를 더 감소시키는 방법을 제공하여, 노이즈 및 다른 과도 현상들이 중요한 요소인 회로에서 시스템이 저장 엘리먼트 당 더 많은 상태를 저장하도록 할 수 있다.

Claims (63)

  1. 비휘발성 메모리의 데이터 내용(data content)을 감지하는 방법으로서,
    동작 변수들(operating paramenters)과 목표 기준들(target criteria)의 세트에 따라 상기 비휘발성 메모리의 선택된 다중상태 메모리 셀을 바이어싱하는 단계;
    상기 선택된 다중상태 메모리 셀이 상기 동작 변수들과 타깃 기준들의 세트에 따라 바이어싱됨에 따라, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수의 값을 여러 번 독립적으로 결정하고 축적하는 단계; 및
    상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수의 값의 축적된 값들의 평균을 형성함으로써 상기 선택된 다중상태 메모리 셀의 데이터 내용을 결정하는 단계;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 변수의 값을 여러 번 독립적으로 결정하고 축적하는 단계는 디지털 값을 산출하도록 수행되는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  4. 제1항에 있어서, 상기 선택된 다중상태 메모리 셀은 전하 저장 장치인 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  5. 제4항에 있어서, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수는 전류인 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  6. 제4항에 있어서, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수는 전압인 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  7. 제4항에 있어서, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수는 시간인 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  8. 제4항에 있어서, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수는 주파수인 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서, 상기 평균을 형성하는 것은,
    변수의 값들을 가산하여 합계를 형성하는 단계; 및
    상기 합계를 상기 변수의 값들의 개수로 나누는 단계;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  12. 제11항에 있어서, 상기 변수의 값들은 가산되기 전에 개별적으로 저장되는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  13. 제1항에 있어서, 상기 비휘발성 메모리는 상기 선택된 다중상태 메모리 셀을 포함하는 복수의 저장소자를 가진 메모리 칩과 제어기를 포함하고, 상기 평균을 형성하는 것은 상기 제어기에서 수행되는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  14. 제13항에 있어서, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 상기 변수의 값은 상기 평균을 형성하기 전에 상기 제어기에 개별적으로 저장되는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  15. 제13항에 있어서, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 상기 변수의 값은 상기 평균을 형성하기 전에 상기 메모리 칩에 개별적으로 저장되는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  16. 제1항에 있어서, 상기 비휘발성 메모리는 상기 선택된 다중상태 메모리 셀을 포함하는 복수의 저장소자를 가진 메모리 칩과 제어기를 포함하고, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수의 값은 상기 평균을 형성하기 전에 상기 메모리 칩에 개별적으로 저장되고, 상기 평균을 형성하는 것은 상기 메모리 칩에서 수행되는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  17. 제1항에 있어서, 상기 방법은 프로그래밍 동작의 검증 단계의 일부로서 수행되는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  18. 제1항에 있어서, 상기 평균을 형성하는 것은 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수의 값들의 평균을 형성하는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  19. 제1항에 있어서, 상기 평균을 형성하는 것은 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수의 값들의 가중 평균을 형성하는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  20. 제1항에 있어서, 상기 평균을 형성하는 것은 피크 검출 방식을 포함하는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  21. 제1항에 있어서, 상기 평균을 형성하는 것은 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수의 값들의 특이값들(outlying values)을 생략하는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  22. 제1항에 있어서, 상기 선택된 다중상태 메모리 셀의 상태를 지시하는 변수의 값을 여러 번 독립적으로 결정하는 단계는,
    상기 변수에 대한 기본값을 결정하는 단계; 및
    상기 기본값으로부터의 변화를 여러 번 결정하는 단계;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
  23. 제1항에 있어서, 상기 선택된 다중상태 메모리 셀은 동시에 판독되는 복수의 저장소자 중 하나인 것을 특징으로 하는 비휘발성 메모리의 데이터 내용을 감지하는 방법.
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  49. 비휘발성 메모리로서,
    다중상태 메모리 셀들의 어레이;
    상기 어레이에 포함된 다중상태 메모리 셀들 개개의 상태와 관련된 변수를 제공하기 위해 상기 어레이에 커플링된 판독 회로;
    상기 변수의 값을 결정하기 위해 상기 판독 회로에 커플링된 감지 증폭기;
    상기 어레이 내의 상기 다중상태 메모리 셀들 중 하나의 다중상태 메모리 셀에 대한 변수의 여러 번 독립적으로 결정된 값들을 상기 감지 증폭기로부터 수신하여 보유하기 위해 상기 감지 증폭기에 커플링된 레지스터 회로; 및
    상기 변수의 여러 번 독립적으로 결정된 값들로부터 상기 하나의 다중상태 메모리 셀에 대한 평균값을 형성하고, 상기 평균값을 사용하여 상기 하나의 다중상태 메모리 셀의 상태를 결정하기 위해 상기 레지스터 회로에 커플링된 평균화 회로;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  50. 제49항에 있어서, 상기 변수는 전류 레벨인 것을 특징으로 하는 비휘발성 메모리.
  51. 제49항에 있어서, 상기 변수는 전압 레벨인 것을 특징으로 하는 비휘발성 메모리.
  52. 제49항에 있어서, 상기 변수는 시간인 것을 특징으로 하는 비휘발성 메모리.
  53. 제49항에 있어서, 상기 변수는 주파수인 것을 특징으로 하는 비휘발성 메모리.
  54. 삭제
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  56. 제49항에 있어서, 상기 평균화 회로는 상기 변수의 독립적으로 결정된 값들의 합계를 생성하는 가산기와, 상기 합계를 상기 값들의 개수로 나누기 위한 분할 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  57. 제49항에 있어서, 상기 비휘발성 메모리는 저장부와 제어부를 포함하고, 상기 저장부는 상기 어레이, 판독 회로 및 감지 증폭기를 포함하고, 상기 제어부는 상기 평균화 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  58. 제57항에 있어서, 상기 제어부는 상기 감지 증폭기로부터 제공되는 상기 변수의 독립적으로 결정된 값들이 상기 평균화 회로에 공급되기 전에 저장되는 복수의 레지스터를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  59. 제57항에 있어서, 상기 저장부는 상기 감지 증폭기로부터 제공되는 상기 변수의 독립적으로 결정된 값들이 상기 평균화 회로에 공급되기 전에 저장되는 복수의 레지스터를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  60. 제49항에 있어서, 상기 비휘발성 메모리는 제어기부와 저장부를 포함하고, 상기 저장부는 상기 어레이, 판독 회로, 감지 증폭기 및 평균화 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  61. 제60항에 있어서, 상기 저장부는 상기 감지 증폭기로부터 제공되는 상기 변수의 독립적으로 결정된 값들이 상기 평균화 회로에 공급되기 전에 저장되는 복수의 레지스터를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  62. 제49항에 있어서, 상기 어레이에 포함된 다중상태 메모리 셀들 개개의 상태를 변경하기 위해 상기 어레이에 커플링되고, 상기 평균값을 수신하기 위해 상기 평균화 회로에 커플링된 프로그래밍 회로를 더 포함하고, 상기 평균값은 프로그래밍 프로세스의 검증 단계 동안 사용되는 것을 특징으로 하는 비휘발성 메모리.
  63. 삭제
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