KR101079919B1 - 반도체 광검출 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 광검출 소자 PD1은 다층 구조체 LS1과, 입사광에 대하여 광학적으로 투명한 유리 기판(1)을 구비한다. 다층 구조체는 적층된 에칭 정지층(2), n형의 고농도 캐리어층(3), n형의 광흡수층(5), 및 n형의 캡층(7)을 포함하고 있다. 다층 구조체의 제1의 주면(101) 부근에는 수광 영역(9)이 형성되어 있고, 제1의 주면 위에는 제1 전극(21)이 설치되어 있다. 제2의 주면(102)의 위에는 제2 전극(27) 및 제3 전극(31)이 설치되어 있다. 제1의 주면 위에는 수광 영역 및 제1 전극을 덮는 막(10)이 형성되어 있다. 이 막의 표면(10a)에는 유리 기판(1)이 고정되어 있다.

Description

반도체 광검출 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT DETECTING ELEMENT AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 광검출 소자와 그 제조 방법에 관한 것이다.
최근, CPU의 구동 주파수의 고속화(예를 들면, 10 GHz 이상)에 수반하여, 시스템 장치내 및 장치간의 신호를 광으로 전송하는 광 인터커넥션 기술이 주목되고 있다. 이 광 인터커넥션 기술에는 반도체 광검출 소자 및 반도체 발광 소자라고 하는 광반도체 소자가 이용된다.
광 인터커넥션 기술에 이용되는 반도체 광검출 소자에서는 외부 기판에의 설치성을 고려하면, 광검출 소자로부터 신호를 취출하기 위한 전극(신호 전극)이 광입사면과는 반대측인 면에 배치되어 있는 것이 적합하다. 이와 같은 반도체 광검출 소자의 예는 일본 특개평 3－104287호 공보, 일본 특개평 6－296035호 공보, 및 일본 특개 2002－353564호 공보에 개시되어 있다. 이러한 공보는 반도체 기판의 일방(一方)의 주면측에 복수의 화합물 반도체층이 형성되고, 타방(他方)의 주면측으로부터 광이 입사하는 이면 입사형의 반도체 광검출 소자를 개시하고 있다.
이러한 이면 입사형의 반도체 광검출 소자에서는 이하의 목적으로, 수광부의 아래쪽에 위치하는 기판중의 부분을 부분적으로 박화하는 것과 동시에, 해당 부분 을 둘러싸도록 기판 두께를 유지한 부분이 형성되어 있다. 제1의 목적은 반도체 기판의 광흡수에 의한 광신호 열화 또는 소실을 막는 것이다. 제2의 목적은 반도체 광검출 소자를 외부 기판상에 와이어 본딩 또는 범프 본딩에 의해 설치할 때에, 반도체 광검출 소자가 데미지를 받거나, 또는 파손하는 것을 막는 것이다.
그렇지만, 상술한 이면 입사형의 반도체 광검출 소자에서는 기계적 강도를 유지하기 위해 기판 두께를 유지한 부분이 존재하는 것으로부터, 반도체 광검출 소자의 소형화에는 한계가 있다. 특히, 복수의 수광부를 병설하여 반도체 광검출 소자의 어레이를 형성하는 경우, 수광부간의 피치를 좁게 하는 것이 곤란하기 때문에, 광검출 소자 어레이의 사이즈가 커지지 않을 수 없다.
본 발명은 충분한 기계적 강도를 유지하면서, 소형화를 도모하는 것이 가능한 반도체 광검출 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
한 측면에 있어서, 본 발명은 반도체 광검출 소자에 관한 것이다. 이 광검출 소자는 적층된 복수의 화합물 반도체층을 포함하고, 서로 대향하는 제1 및 제2의 주면을 갖는 다층 구조체와, 이 다층 구조체의 내부에 있어서 제1의 주면 부근에 형성된 수광 영역과, 다층 구조체의 제1의 주면 위에 배치되고, 수광 영역에 전기적으로 접속된 제1 전극과, 다층 구조체의 제2의 주면 위에 배치되고, 제1 전극에 전기적으로 접속된 제2 전극과, 다층 구조체의 제2의 주면 위에 배치되고, 다층 구조체 중 제2의 주면 부근의 부분에 전기적으로 접속된 제3 전극과, 다층 구조체의 제1의 주면 위에 배치되고, 수광 영역 및 제1 전극을 덮고, 입사광에 대하여 광학적으로 투명한 광투과층을 구비하고 있다.
이 광검출 소자에서는 다층 구조체에 포함되는 복수의 화합물 반도체층을 얇게 해도, 다층 구조체의 기계적 강도가 광투과층에 의해 유지된다. 또, 상술한 선행 기술과 같이, 기판 두께를 유지한 부분을 형성할 필요는 없고, 소자의 소형화가 용이하다.
또, 이 광검출 소자에서는 출력 신호를 취출하기 위한 제2 및 제3 전극이 다층 구조체의 제2의 주면 위에 배치되어 있다. 따라서, 이 광검출 소자는 수광 영역의 반대측에 위치하는 제2의 주면을 외부 기판 등의 설치면에 대향시킨 상태로 설치할 수 있다. 그 결과, 광검출 소자의 설치를 용이하게 실시할 수 있다.
또, 광투과층은 산화 실리콘으로 이루어지는 막과, 유리 기판을 포함하고 있어도 된다. 유리 기판은 산화 실리콘으로 이루어지는 막을 통하여 다층 구조체에 고정되어 있어도 된다. 산화 실리콘은 유리에 융착시킬 수 있으므로, 다층 구조체와 유리 기판을, 그 밖에 접착제를 이용하는 일 없이 접착할 수 있다. 그 때문에, 유리 기판측으로부터 입사한 광은 접착제에 의해 흡수되는 일 없이 다층 구조체에 도달할 수 있다.
광투과층은 유리 기판을 포함하지 않고, 산화 실리콘 또는 수지로 이루어지는 막을 포함하고 있어도 된다.
복수의 화합물 반도체층은 제1의 도전형의 고농도 캐리어층, 제1의 도전형의 광흡수층, 및 제1의 도전형의 캡층을 포함하고 있어도 된다. 수광 영역은 적어도 캡층의 일부를 포함하는 제2의 도전형의 영역이어도 된다.
다층 구조체는 수광 영역의 주위에 형성된 웅덩이와, 그 웅덩이안에 배치된 배선 전극을 추가로 갖고 있어도 된다. 제1 전극은 배선 전극을 통하여 제2 전극에 전기적으로 접속되어 있어도 된다. 제3 전극은 고농도 캐리어층 중 수광 영역의 부근에 위치하는 부분에 전기적으로 접속되어 있어도 된다. 수광 영역의 주위에 형성된 웅덩이에 의해서, 수광 영역이 적어도 부분적으로 다층 구조체의 다른 부분으로부터 분리되므로, 기생 용량을 더욱 감소시킬 수 있다. 또, 이 웅덩이안에 배치한 배선 전극을, 다층 구조체를 관통하는 관통 전극으로서 이용하면, 관통 전극의 형성을 극히 용이하게 실시할 수 있다. 또, 관통 전극을 이용하는 것으로, 수광부의 고농도 캐리어층으로부터 전극이 직접 인출되므로, 직렬 저항을 큰 폭으로 감소시킬 수 있다.
본 발명의 광검출 소자는 다층 구조체를 관통하는 관통 배선을 추가로 구비하고 있어도 된다. 제1 전극은 관통 배선을 통하여 제2 전극에 전기적으로 접속되어 있어도 된다. 제3 전극은 고농도 캐리어층에 전기적으로 접속되어 있어도 된다. 이 경우, 관통 배선에 의해, 제1 전극과 제2 전극과의 전기적인 접속을 확실하게 실시할 수 있다. 또, 고농도 캐리어층으로부터 전극이 직접 인출되므로, 직렬 저항을 큰 폭으로 감소시킬 수 있다.
제2 및 제3 전극은 각각 패드 전극을 포함하고 있고, 이러한 패드 전극의 각각 위에 범프 전극이 배치되어 있어도 된다.
본 발명에 관한 광검출 소자는 다층 구조체의 제2의 주면 위에 설치되고, 수광 영역을 덮는 광반사막을 추가로 구비하고 있어도 된다. 흡수되지 않고 다층 구조체를 통과한 광이 광반사막으로 반사되어서 한번 더 다층 구조체에 입사하므로, 다층 구조체로 흡수되는 광이 증가하고, 그 결과 광감도를 더욱 향상시킬 수 있다.
광투과층은 입사광을 집광하는 렌즈부를 포함하고 있어도 된다. 이 경우, 입사광의 조사 범위에 비해 수광 영역이 작은 경우에도, 효율적으로 입사광을 집광할 수 있다. 또, 본 발명에 관한 광검출 소자는 병설된 복수의 상기 수광 영역을 구비하고 있어도 된다.
본 발명의 다른 측면은 반도체 광검출 소자의 제조 방법에 관한 것이다. 이 방법은 반도체 기판을 준비하는 공정과, 반도체 기판상에 다층 구조체를 설치하는 공정에 있어서, 다층 구조체는 적층된 복수의 화합물 반도체층을 포함하고, 서로 대향하는 제1 및 제2의 주면을 갖고 있고, 제2의 주면이 반도체 기판으로 향해지고 있는 공정과, 다층 구조체의 내부에 있어서 제1의 주면 부근에 수광 영역을 형성하는 공정과, 수광 영역에 전기적으로 접속된 제1 전극을, 다층 구조체의 제1의 주면 위에 설치하는 공정과, 입사광에 대하여 광학적으로 투명한 광투과층을, 수광 영역 및 제1 전극을 덮도록, 다층 구조체의 제1의 주면 위에 형성하는 공정과, 광투과층을 형성한 후에, 반도체 기판을 제거하는 공정과, 반도체 기판을 제거한 후에, 제1 전극에 전기적으로 접속된 제2 전극을, 다층 구조체의 제2의 주면 위에 형성하는 동시에, 다층 구조체 중 제2의 주면 부근의 부분에 전기적으로 접속된 제3 전극을 제2의 주면 위에 형성하는 공정을 구비하고 있다.
다층 구조체의 제1의 주면 위에 광투과층을 형성한 후에, 반도체 기판을 제거하므로, 출력 신호를 취출하기 위한 제2 및 제3 전극의 반대측에 광투과층이 배치된 반도체 광검출 소자를 용이하게 제조할 수 있다.
또, 반도체 기판이 제거된 후에도 광투과층은 남으므로, 다층 구조체에 포함되는 복수의 화합물 반도체층을 얇게 해도, 다층 구조체의 기계적 강도가 광투과층에 의해 유지되게 된다. 상술한 선행 기술과 같이, 기판 두께를 유지한 부분을 남길 필요는 없으며, 따라서 소자의 소형화가 용이하다. 또한, 광투과층을 형성하기 전은 반도체 기판에 의해 기계적 강도가 유지되게 된다.
광투과층을 형성하는 공정은 수광 영역 및 제1 전극을 덮도록, 산화 실리콘으로 이루어지는 막을 형성하는 공정과, 산화 실리콘으로 이루어지는 막에, 입사광에 대하여 광학적으로 투명한 유리 기판을 고정하는 공정을 포함하고 있어도 된다. 산화 실리콘은 유리에 융착시킬 수 있으므로, 다층 구조체와 유리 기판을, 그 밖에 접착제를 이용하는 일 없이 접착할 수 있다. 그 때문에, 유리 기판측으로부터 입사한 광은 접착제에 의해 흡수되는 일 없이 다층 구조체에 도달 할 수 있다.
광투과층을 형성하는 공정은 수광 영역 및 제1 전극을 덮도록, 산화 실리콘 또는 수지로 이루어지는 막을 형성하는 공정을 포함하고 있어도 된다.
반도체 기판을 제거하는 공정은 반도체 기판을 웨트 에칭에 의해 제거하는 공정을 포함하고 있어도 된다. 다층 구조체를 형성하는 공정은 웨트 에칭을 정지시키는 에칭 정지층을 반도체 기판과 복수의 화합물 반도체층 사이에 형성하는 공정을 포함하고 있어도 된다. 반도체 기판을 에칭할 수 있고, 또한 에칭 정지층을 에칭할 수 없는 에칭액을 이용하는 것으로, 반도체 기판을 선택적으로 제거할 수 있다. 그 때문에, 복수의 화합물 반도체층을 남겨서 반도체 기판을 확실하고 용이하게 제거할 수 있다.
본 발명에 관한 방법은 반도체 기판을 제거한 후에, 에칭 정지층을 웨트 에칭에 의해 제거하는 공정을 추가로 구비하고 있어도 된다. 에칭 정지층을 에칭할 수 있고, 또한 화합물 반도체층을 에칭할 수 없는 에칭액을 이용하는 것으로, 에칭 정지층만을 선택적으로 제거할 수 있다. 그 때문에, 복수의 화합물 반도체층을 남겨서 에칭 정지층을 확실하고 용이하게 제거할 수 있다.
복수의 화합물 반도체층은 제1의 도전형의 고농도 캐리어층, 제1의 도전형의 광흡수층, 및 제1의 도전형의 캡층을 포함하고 있어도 된다. 다층 구조체를 형성하는 공정은 반도체 기판상에 고농도 캐리어층, 광흡수층 및 캡층을 차례로 적층하는 공정을 포함하고 있어도 된다. 수광 영역을 형성하는 공정은 해당 수광 영역으로서 적어도 캡층의 일부를 포함하는 제2의 도전형의 영역을 형성하는 공정을 포함하고 있어도 된다.
이 방법은 수광 영역의 주위에 웅덩이를 형성하는 공정과, 제1 전극을 제2 전극에 전기적으로 접속하는 배선 전극을 웅덩이안에 설치하는 공정을 추가로 구비하고 있어도 된다. 제3 전극을 형성하는 공정은 제3 전극이, 고농도 캐리어층 중 수광 영역의 부근에 위치하는 부분에 전기적으로 접속되도록 제3 전극을 형성하는 공정을 포함하고 있어도 된다. 수광 영역의 주위에 형성된 웅덩이에 의해서, 수광 영역이 적어도 부분적으로 다층 구조체의 다른 부분으로부터 분리되므로, 기생 용량을 더욱 감소시킬 수 있다. 또, 이 웅덩이안에 배치한 배선 전극을, 다층 구조체를 관통하는 관통 전극으로서 이용하면, 관통 전극의 형성을 극히 용이하게 실시할 수 있다.
제2 전극을 형성하는 공정은 다층 구조체를 관통하는 관통 배선을 형성하고, 해당 관통 배선을 통하여 제1 전극을 제2 전극에 전기적으로 접속하는 공정을 포함하고 있어도 된다. 제3 전극을 형성하는 공정은 제3 전극이 고농도 캐리어층에 전기적으로 접속되도록 제3 전극을 형성하는 공정을 포함하고 있어도 된다. 이 경우, 관통 배선에 의해, 제1 전극과 제2 전극과의 전기적인 접속을 확실하게 실시할 수 있다. 또, 고농도 캐리어층으로부터 전극이 직접 인출되므로, 직렬 저항을 큰 폭으로 감소시킬 수 있다.
본 발명에 관한 방법은 다층 구조체의 제2의 주면 위에, 수광 영역을 덮는 광반사막을 형성하는 공정을 추가로 구비하고 있어도 된다. 이 경우, 흡수되지 않고 다층 구조체를 통과한 광이 광반사막으로 반사되어서 한번 더 광흡수층에 입사하므로, 다층 구조체로 흡수되는 광이 증가하고, 그 결과 광감도를 향상시킬 수 있다.
광투과층은 입사광을 집광하는 렌즈부를 포함하고 있어도 된다. 이 경우, 입사광의 조사 범위에 비해 수광 영역이 작은 경우에도, 효율적으로 입사광을 집광할 수 있다.
본 발명의 이해는 하기와 같은 상세한 설명과 첨부한 도면에 의하여 더욱 확실해질 것이다. 또한, 첨부 도면은 예시에 지나지 않으며, 본 발명의 범위를 한정하는 것을 의도한 것은 아니다.
도 1은 제1 실시 형태에 관한 반도체 광검출 소자를 나타내는 개략 평면도.
도 2는 도 1에 있어서의 II－II선에 따른 개략 단면도.
도 3은 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 4는 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 5는 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 6은 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 7은 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도이다.
도 8은 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 9는 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도이다.
도 10은 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 11은 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 12는 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 13은 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 14는 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 15는 제1 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 16은 제2 실시 형태에 관한 반도체 광검출 소자를 나타내는 개략 단면도.
도 17은 제2 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 18은 제3 실시 형태에 관한 반도체 광검출 소자를 나타내는 개략 단면도이다.
도 19는 제3 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 20은 제3 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 21은 제4 실시 형태에 관한 반도체 광검출 소자를 나타내는 개략 단면도이다.
도 22는 제4 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 23은 제4 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 24는 제5 실시 형태에 관한 반도체 광검출 소자를 나타내는 개략 평면도이다.
도 25은 도 24에 나타나는 반도체 광검출 소자의 XXV－XXV선에 따른 개략 단면도이다.
도 26은 제5 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도이다.
도 27은 제5 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도이다.
도 28은 제5 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도이다.
도 29는 제5 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도이다.
도 30은 제5 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 31은 제5 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 32는 제5 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 33은 제6 실시 형태에 관한 반도체 광검출 소자의 개략 단면도.
도 34는 제6 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 35는 제7 실시 형태에 관한 반도체 광검출 소자의 개략 단면도.
도 36은 제7 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 37은 제7 실시 형태에 관한 반도체 광검출 소자의 제조 공정을 나타내는 개략 단면도.
도 38은 제8 실시 형태에 관한 반도체 광검출 소자의 개략 단면도.
도 39는 실시 형태에 관한 반도체 광검출 소자 어레이의 개략 단면도.
도 40은 실시 형태에 관한 반도체 광검출 소자 어레이의 개략 단면도.
도 41은 실시 형태에 관한 광 인터커넥션 시스템의 구성을 나타내는 개략도.
<부호의 설명>
1：유리 기판,
121a：렌즈부,
2：에칭 정지층,
3(3a)：고농도 캐리어층,
5(5a)：광흡수층,
7(7a)：캡층,
9：수광 영역,
10：막,
11：수광부,
12：웅덩이,
17：컨택트 전극,
21：제1 전극,
23：컨택트 전극,
25：제1 배선 전극,
27：제1 패드 전극(제2 전극),
31：제3 전극,
33：제2 패드 전극,
35：제2 배선 전극,
41：범프 전극,
51：반도체 기판,
60：막,
131a：렌즈부,
71：컨택트 전극,
73：관통 배선,
81：제3 전극,
83：컨택트 전극,
LS1, LS2：층 구조체,
PD1 ~ PD8：반도체 광검출 소자,
PDA1, PDA2：반도체 광검출 소자 어레이.
본 발명의 실시 형태에 관한 반도체 광검출 소자에 대해 도면을 참조하여 설명한다. 또한, 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하는 것으로 하여, 중복하는 설명은 생략한다.
제1 실시 형태
도 1은 제1 실시 형태에 관한 반도체 광검출 소자를 나타내는 개략 평면도이다. 도 2는 도 1에 있어서의 II－II선에 따른 개략 단면도이다. 또한, 도 1에 있어서는 범프 전극(41)의 도시를 생략하고 있다.
반도체 광검출 소자 PD1은 다층 구조체 LS1과 유리 기판(1)을 구비하고 있다. 유리 기판(1)은 서로 대향하는 두개의 주면, 즉 표면(121)과 이면(122)을 갖고 있다. 다층 구조체 LS1은 유리 기판(1)의 이면(122)상에 설치되어 있다. 이 반도체 광검출 소자 PD1은 광이 유리 기판(1)측으로부터 다층 구조체 LS1에 입사하는 표면 입사형의 광검출 소자이다. 반도체 광검출 소자 PD1은 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
다층 구조체 LS1은 차례로 적층된 에칭 정지층(2), n형(제1 도전형)의 고농도 캐리어층(3), n형의 광흡수층(5), 및 n형의 캡층(7)을 포함하고 있다. 다층 구조체 LS1은 서로 대향하는 두개의 주면, 즉 표면(101) 및 이면(102)을 갖고 있다. 표면(101)상에는 후술하는 패시베이션막(19)이 형성되어 있고, 이면(102)상에는 전기 절연막(패시베이션막)(20)이 형성되어 있다. 전기 절연막(20)은 예를 들면 SiNX 로 이루어지고, 두께가 0.2㎛ 정도이다.
다층 구조체 LS1은 수광부(11)와, 수광부(11)를 둘러싸는 웅덩이(12)를 갖고 있다. 수광부(11)는 n형의 고농도 캐리어층(3a), n형의 광흡수층(5a) 및 n형의 캡층(7a)을 포함하고 있고, 메사 형상장(본 실시 형태에 있어서는 원추 전체가 약간 높고 평평한 형상)으로 되어 있다. 수광부(11)는 p형(제2 도전형)의 수광 영역(9)을 갖고 있다. 이 수광 영역(9)은 적어도 캡층(7a)의 일부를 포함하고 있다. 본 실시 형태에서는 캡층(7a) 및 광흡수층(5)의 일부가 수광 영역(9)에 포함되어 있다. 수광부(11)의 정상부, 및 수광 영역(9)은 광입사 방향에서 보아 원형 형상으로 되어 있다.
수광부(11)의 정상부에는 광입사 방향에서 보아 수광 영역(9)의 외측에 웅덩이(13)가 형성되어 있다. 웅덩이(13)는 고농도 캐리어층(3a)에 이르러서, 수광 영역(9)을 둘러싸도록 도랑 형상으로 형성되어 있다. 이와 같이, 수광부(11)는 수광 영역(9)을 포함하는 메사 형상의 내측 부분(11a)과, 해당 내측 부분(11a)을 둘러싸는 외측 부분(11b)을 포함하고 있다. 웅덩이(13)는 광입사 방향에서 보아 수광 영역(9)의 가장자리를 따라서, 또한 수광부(11)의 정상부의 일부를 남기도록 C자 형상으로 형성되어 있다.
웅덩이(13)의 저(底)부에는 컨택트 전극(17)이 배치되어 있다. 이 컨택트 전 극(17)은 고농도 캐리어층(3a)과 전기적으로 접속되어 있다. 컨택트 전극(17)은 Au－Ge/Ni/Au 의 적층체로 이루어지고, 그 두께는 1000nm 정도이다. 컨택트 전극(17)도 웅덩이(13)와 동일하게, 광입사 방향에서 보아 C자 형상으로 형성되어 있다.
수광부(11)의 표면, 즉 다층 구조체 LS1의 표면(101)에는 수광 영역(9)을 덮도록 패시베이션막(19)이 형성되어 있다. 패시베이션막(19)은 예를 들면 SiNX 로 이루어진다. 본 실시 형태에 있어서, 패시베이션막(19)은 반사 방지막으로서 기능한다. 이 때문에, 패시베이션막(19)의 두께는 패시베이션막(19)의 굴절 비율을 n 으로 하고, 수광 파장을 λ 로 하면, λ/(4n) 로 설정되어 있다. 예를 들면, 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자의 경우, 패시베이션막(19)의 두께는 1000 ~ 3000Å 로 된다. 또한, 패시베이션막(19)과는 별도로, 수광 영역(9)을 덮도록 반사 방지막을 형성해도 된다.
고농도 캐리어층(3 및 3a)은 화합물 반도체층에 있어서, 예를 들면 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs(Al 조성 0.3) 로 이루어진다. 고농도 캐리어층(3 및 3a)의 두께는 2㎛ 정도이다.
광흡수층(5 및 5a)은 화합물 반도체층이며, 예를 들면 캐리어 농도가 1×1014/㎤ 정도의 GaAs 로 이루어진다. 광흡수층(5 및 5a)의 두께는 3㎛ 정도이다.
캡층(7 및 7a)은 화합물 반도체층이며, 예를 들면 캐리어 농도가 5×1015/㎤ 정도의 AlGaAs(Al 조성비 0.3) 로 이루어진다. 캡층(7 및 7a)의 두께는 0.3㎛ 정도 이다.캡층(7 및 7a)의 Al 조성비는 0.3 이상으로 하는 것이 바람직하다. 파장 0.85㎛ 이상의 광을 검출한다면 Al 조성비 x는 0.04 이면 충분하지만, 보다 바람직하게는 Al 조성비가 0.3 이상인 것이 바람직하다. 단, 캡층(7 및 7a)의 Al 조성비는 검출하는 광의 파장에 따라 적절히 결정해도 된다. 예를 들면, 파장 0.65㎛ 의 단파장광을 검출한다면, Al 조성비는 0.4 이상이 필요하다.
수광 영역(9)은 다층 구조체 LS1의 표면(101)에 설치되어 있다. 이 수광 영역(9)은 캡층(7a)의 원하는 영역에 p형 불순물(예를 들면, Zn)을 열확산시키고, 해당 영역을 p형으로 반전시키는 것으로 형성된다. 수광 영역(9)의 깊이는 0.4㎛ 정도이며, 수광 영역(9)의 지름은 5 ~ 200㎛φ 이다. 웅덩이(도랑)(13)의 폭은 5㎛ 정도이다. 단, 수광 지름은 광검출 소자에 요구되는 특성에 의존하고, 1㎛ ~ 10mm 까지의 넓은 범위에서 설계 가능하다.
다층 구조체 LS1의 표면(101)상에는 제1 전극(21)이 배치되어 있다. 제1 전극(21)은 컨택트 전극(23)과 후술하는 전극 부분(25a)을 포함하고 있다. 컨택트 전극(23)은 수광 영역(9)의 표면상에 고리 형상으로 형성되어 있고, 수광 영역(9)로 전기적으로 접속되어 있다. 컨택트 전극(23)은 Ti/Pt/Au 로 이루어지고, 그 두께는 1000nm 정도이다. 또한, 컨택트 전극(23)은 도 2에 있어서, 캡층(7a) 중의 수광 영역(9)에 매립되도록 배치되어 있으나, 이것에 한정되는 일 없이, 캡층(7a) 및 수광 영역(9)상에 배치되어 있어도 된다.
컨택트 전극(23)에는 제1 배선 전극(25)이 전기적으로 접속되어 있다. 제1 배선 전극(25)은 수광부(11) 및 웅덩이(12)를 부분적으로 덮고, 패시베이션막(19) 의 위에 배치되어 있다. 제1 배선 전극(25)은 수광부(11)의 정상부상에 배치되는 전극 부분(25a)과, 웅덩이(12)내에 배치되는 전극 부분(25b)을 갖고 있다. 제1 배선 전극(25)은 Ti/Pt/Au 로 이루어지고, 그 두께는 1.5㎛ 정도이다. 수광부(11)상에 위치하는 전극 부분(25a)은 수광 영역(9)의 적어도 일부가 노출하도록 컨택트 전극(23)상에 배치되고 고리 형상으로 되어 있다. 전극 부분(25a)은 패시베이션막(19)에 형성된 컨택트홀(19a)을 통과하여 컨택트 전극(23)에 접속되어 있다.
다층 구조체 LS1의 이면(102)상에는 제2 전극으로서 제1 패드 전극(27)이 배치되어 있다. 제1 패드 전극(27)은 Ti/Pt/Au 로 이루어지고, 그 두께는 1.5㎛ 정도이다. 제1 패드 전극(27)은 전기 절연막(20), 에칭 정지층(2) 및 패시베이션막(19)을 관통하는 컨택트홀(29)를 통하여 제1 배선 전극(25)(전극 부분(25b))에 전기적으로 접속된다. 그 결과, 컨택트 전극(23)은 제1 배선 전극(25)을 통하여 제1 패드 전극(27)에 전기적으로 접속되게 된다. 제1 패드 전극(27)에는 범프 전극(41)이 배치된다.
또, 다층 구조체 LS1의 이면(102)상에는 제3 전극(31)이 배치되어 있다. 제3 전극(31)은 제2 패드 전극(33)과, 제2 배선 전극(35)을 포함하고 있다. 제2 패드 전극(33) 및 제2 배선 전극(35)은 Ti/Pt/Au 로 이루어지고, 그 두께는 1.5㎛ 정도이다. 제2 패드 전극(33)은 전기 절연막(20), 에칭 정지층(2) 및 고농도 캐리어층(3)을 관통하는 컨택트홀(37)을 통하여 고농도 캐리어층(3a) 및 컨택트 전극(17)에 전기적으로 접속된다. 제2 배선 전극(35)은 수광 영역(9)의 이면의 아래쪽에 있어서 해당 이면을 덮도록 형성되어 있고, 광반사막으로서 기능한다. 또한, 제2 배 선 전극(35)과는 별도로, 수광 영역(9)의 아래쪽에 광반사막을 형성해도 된다. 제1 패드 전극(27)과 동일하게, 제2 패드 전극(33)상에는 범프 전극(41)이 배치된다.
수광 영역(9)으로부터의 전극의 취출은 컨택트 전극(23), 제1 배선 전극(25), 제1 패드 전극(27) 및 범프 전극(41)에 의해 실현된다. 고농도 캐리어층(3a)으로부터의 전극의 취출은 컨택트 전극(17), 제2 패드 전극(33) 및 범프 전극(41)에 의해 실현된다.
다층 구조체 LS1의 표면(101)상에는 수광 영역(9) 및 제1 전극(21)(컨택트 전극(23) 및 제1 배선 전극(25)의 전극 부분(25a))을 덮도록 막(10)이 형성되어 있다. 막(10)은 산화 실리콘(SiO2)으로 이루어지고, 입사광에 대하여 광학적으로 투명하다. 막(10) 중에서 다층 구조체 LS1과 반대측인 면(10a)은 평탄화되어 있다. 막(10)의 두께는 3 ~ 10㎛ 정도이다.
유리 기판(1)은 막(10)의 면(10a)에 접촉하여 첩합(貼合)되어 있다. 유리 기판(1)은 그 두께가 0.3mm 정도이며, 입사광에 대하여 광학적으로 투명하다.
이하에서는 도 3 ~ 도 15를 참조하여, 반도체 광검출 소자 PD1의 제조 방법을 설명한다. 도 3 ~ 도 15는 이 제조 방법을 설명하기 위한 도면이며, 반도체 광검출 소자 PD1의 종단면을 나타내고 있다. 본 제조 방법에서는 이하의 공정 (1) ~ (13)을 차례로 실행한다.
공정 (1)
우선, 반도체 기판(51)을 준비한다. 반도체 기판(51)은 예를 들면, 그 두께 가 300 ~ 500㎛ 이며, 캐리어 농도가 1×1018/㎤ 정도의 n형 GaAs 로 이루어진다. 반도체 기판(51)의 일방의 주면(표면)(111)상에, 하이드라이드 기상 성장법, 클로라이드 기상 성장법, 유기 금속 화학 기상 증착(MOCVD)법 또는 분자선 성장(MBE)법 등에 의해, 버퍼층(53) 및 에칭 정지층(2)을 차례로 성장시켜서 적층한다(도 3 참조). 그 후, 에칭 정지층(2)의 위에, 하이드라이드 기상 성장법, 클로라이드 기상 성장법, MOCVD법 또는 MBE법 등에 의해, n형의 고농도 캐리어층(3), n형의 광흡수층(5) 및 n형의 캡층(7)을 차례로 성장시켜서 적층한다(도 3 참조).
버퍼층(53)은 논 도핑의 GaAs 로 이루어지고, 그 두께는 0.05㎛ 정도이다. 에칭 정지층(2)은 논 도핑의 AlGaAs(Al 조성 0.5)로 이루어지고, 그 두께는 1.0㎛ 정도이다. 에칭 정지층(2)은 반도체 기판(51)과 고농도 캐리어층(3)과의 사이에 위치하도록 형성되게 된다. 에칭 정지층(2)의 Al 조성비는 0.4 이상으로 하는 것이 바람직하다. Al 조성비가 0.4 이상의 AlGaAs 는 후술하는 GaAs를 에칭할 때에 사용되는 에칭액에 의하여 에칭되기 어렵기 때문이다.
상기 공정 (1)에 의해, 다층 구조체 LS1 및 버퍼층(53)이 반도체 기판(51)의 표면(111)상에 형성되게 된다.
공정 (2)
다음에, 캡층(7)상에, SiO2 또는 SiNX 로 이루어지는 막(55)을 형성한다. 그리고, 막(55)을 패터닝하고, 수광 영역(9)을 형성할 예정의 위치에 개구(55a)를 설치한다(도 4 참조). 그 후, 패터닝된 막(55)을 마스크로서 사용하여 캡층(7)에 불 순물(예를 들면, Zn)을 열확산시키고, 캡층(7)의 일부분의 도전형을 p형으로 반전한다. 이와 같이 하여, 다층 구조체 LS1의 내부에 있어서, 반도체 기판(51)으로부터 먼 쪽의 표면(101)의 부근에 수광 영역(9)이 형성된다(도 4 참조). 이 후, 막(55)을 버퍼드훅산(BHF)에 의해 제거한다.
공정 (3)
다음에, 웅덩이(13)를 형성할 예정의 위치에 개구(56a)를 갖는 레지스터막(56)을 캡층(7)상에 형성한다. 레지스터막(56)은 포토리소그래픽법을 이용하여 형성할 수 있다. 그리고, 레지스터막(56)을 마스크로서 사용하여, Br2와 메탄올과의 혼합액에 의해 고농도 캐리어층(3)이 노출할 때까지 에칭(웨트 에칭)을 실시한다. 이것에 의해, 웅덩이(13)가 형성되게 된다(도 5 참조). 계속하여, 레지스터막(56)을 제거한다.
공정 (4)
다음에, 웅덩이(12)를 형성할 예정의 위치에 개구(57a)를 갖는 레지스터막(57)을 캡층(7)상에 형성한다. 레지스터막(57)은 포토리소그래픽법을 이용하여 형성할 수 있다. 그리고, 레지스터막(57)을 마스크로서 사용하여 Br2 와 메탄올과의 혼합액에 의해 에칭 정지층(2)이 노출할 때까지 에칭(웨트 에칭)을 실시하고, 웅덩이(12)를 형성한다. 이것에 의해, 수광부(11)가 메사 형상으로 형성된다(도 6 참조). 즉, 수광부(11)가 고농도 캐리어층(3a), 광흡수층(5a) 및 캡층(7a)을 포함하게 된다. 이 때, 외측 부분(11b)의 위쪽에 레지스터막(57)을 배치함으로써, 깊이 방향뿐만 아니라 횡 방향에의 에칭의 진행을 적절히 제어할 수 있고, 그것에 의해 웅덩이(13)의 형성, 및 수광부(11)의 형성을 적절히 실시할 수 있다. 그 결과, 반도체 광검출 소자 PD1을 제조할 때의 제품 효율을 높게 할 수 있다. 이 후, 레지스터막(57)을 제거한다.
공정 (5)
다음에, 웅덩이(13)에 대응하는 위치에 개구를 갖는 레지스터막(도시하지 않음)을 형성한다. 그리고, 웅덩이(13)의 형성에 의하여 노출한 고농도 캐리어층(3(3a))상에, 이 레지스터막을 마스크로서 사용하는 증착과 리프트 오프법과에 의해서, Au－Ge/Ni/Au 로 이루어지는 컨택트 전극(17)을 형성한다(도 7 참조). 또, 컨택트 전극(23)을 형성할 예정의 위치에 개구를 갖도록 레지스터막을 재차 다시 형성하고, 해당 레지스터막을 마스크로서 사용하여 증착과 리프트 오프법에 의해 Ti/Pt/Au 로 이루어지는 컨택트 전극(23)을 수광 영역(9)에 형성한다(도 7 참조). 계속하여, 상기 레지스터막을 제거한다. 또한, 컨택트 전극(23)은 도 7에 있어서, 캡층(7a) 중의 수광 영역(9)에 매립되도록 형성되어 있으나, 이것에 한정되는 일 없이, 캡층(7a) 및 수광 영역(9)의 표면상에 형성되어도 된다.
공정 (6)
다음에, PCVD법에 의해, 다층 구조체 LS1의 표면(101)상에 SiNX 로 이루어지는 패시베이션막(19)을 형성한다. 그리고, 컨택트 전극(17, 23)의 위쪽에 위치하는 개구를 갖는 레지스터막(도시하지 않음)을 형성하고, 해당 레지스터막을 마스크로 서 사용하여 패시베이션막(19)에 컨택트홀(19a)을 형성한다(도 8 참조). 계속하여, 레지스터막을 제거한다.
공정 (7)
다음에, 제1 배선 전극(25)에 대응하는 위치에 개구를 갖는 레지스터막(도시하지 않음)을 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 리프트 오프법에 의해, Ti/Pt/Au 로 이루어지는 제1 배선 전극(25)을 형성한다(도 9 참조). 상기 공정 (6) 및 (7)에 의해, 다층 구조체 LS1의 표면(101)측에 제1 전극(21)이 형성되게 된다. 계속하여, 레지스터막을 제거한다. 그 후, H2 분위기하에서 신터링을 실시한다.
공정 (8)
다음에, 수광 영역(9) 및 제1 전극(21)을 덮도록, 다층 구조체 LS1의 표면(101)상에 막(10)을 형성하여 평탄화한다(도 10 참조). 여기서는 막(10) 중에서 다층 구조체 LS1의 반대측에 위치하는 면(10a)이 다층 구조체 LS1 및 반도체 기판(51)을 포함하는 구조체의 표면으로서 평탄화되게 된다. 막(10)은 플라즈마 화학 기상 증착(Plasma Chemical Vapor Deposition：PCVD)법 또는 도포법을 이용하여 형성할 수 있다. 또한, 여기서 말하는 「평탄」이란, 반드시 요철(凹凸)이 전혀 존재하지 않는 것을 의미하는 것은 아니다. 후술하는 공정 (9)에 있어서 막(10)을 통하여 유리 기판(1)과 반도체 기판(51)을 중합하고 양자를 가압 및 가열함으로써, 유리 기판(1)의 표면과 막(10)의 면(10a)이 서로 접촉한 상태로 유리 기판(1)으로 막(10)이 융착한다면, 얼마 안되는 요철(凹凸)이 존재하고 있어도 된다.
공정 (9)
다음에, 다층 구조체 LS1, 버퍼층(53) 및 막(10)이 형성된 반도체 기판(51)에 유리 기판(1)을 접착한다(도 11 참조). 우선, 유리 기판(1)을 준비하고, 해당 유리 기판(1)의 일방의 주면(이면)(122)를 청정화한다. 다음에, 유리 기판(1)의 청정화된 이면(122)과 막(10)의 면(10a)이 접촉하도록, 유리 기판(1)과 반도체 기판(51)을 중합한다. 계속하여, 중합한 유리 기판(1)과 반도체 기판(51)을 가압 및 가열하고, 유리 기판(1)과 막(10)을 서로 융착시켜서 첩합한다.
구체적으로는 중합하고 맞춘 유리 기판(1)과 반도체 기판(51)에 가하는 압력은 약 98kPa 이며, 가열 온도는 500 ~ 700℃ 이 바람직하다. 반도체 기판(51)상의 최상막(10)은 산화 실리콘에 의해 완성되므로, 이와 같은 조건에서 가압 및 가열을 실시하는 것으로, 막(10)의 면(10a)이 유리 기판(1)의 이면(122)에 융착하고, 다층 구조체 LS1 및 반도체 기판(51)이 유리 기판(1)에 고정된다.
또한, 이 첩합 공정을 실시할 때에서는 유리 기판(1)의 이면(122)뿐만 아니라, 막(10)의 면(10a)도 청정한 것이 바람직하다. 그러기 위해서는 예를 들면, 막(10)을 형성한 PCVD 장치로부터 반도체 기판(51)을 취출한 직후에 융착 작업을 실시하는 등의 실험을 하면 된다.
또, 사용하는 유리 기판은 GaAs의 열팽창 계수에 가까운 열팽창 계수를 갖는 것이 바람직하다. 이것에 의해, 가열 후의 냉각 공정에 있어서, 열팽창 계수의 차에 의해 반도체 기판(51)과 유리 기판(1) 사이에 생기는 응력을 극히 감소시킬 수 있고, 응력에 기인하는 접착 강도의 저하 및 결정 결함의 발생을 최소한으로 억제할 수 있다.
공정 (10)
다음에, 반도체 기판(51)을 제거한다. 유리 기판(1)에 다층 구조체 LS1 및 반도체 기판(51)이 고정된 후에는 반도체 기판(51) 중 유리 기판(1)의 반대측에 위치하는 주면, 즉 이면(112)이 노출하고 있다. 이 공정에서는 반도체 기판(51)의 이면(112)측으로부터 에칭을 실시하고, 반도체 기판(51) 및 버퍼층(53)을 제거한다(도 12 참조).
구체적으로는 에칭 정지층(2)에 대해 에칭 속도가 늦은 에칭액을 이용하여 반도체 기판(51) 및 버퍼층(53)을 제거한다. 이것에 의해, 다층 구조체 LS1을 탑재하는 유리 기판(1)을 얻을 수 있다. 사용하는 에칭액으로서는 암모니아수(NH4OH)와 과산화 수소수(H2O2)와의 혼합 용액(NH4OH：H2O2=1：5)이 바람직하다. 우선, 첩합된 유리 기판(1)과 반도체 기판(51)을 NH4OH 와 H2O2 와의 혼합 용액에 담근다. 이것에 의해, 반도체 기판(51)은 이면측에 의해 에칭되어 간다. 에칭이 진행되어서 반도체 기판(51) 및 버퍼층(53)이 제거되면, 에칭액중에서 에칭 정지층(2)이 노출한다. 에칭 정지층(2)(Al0.5Ga0.5As)은 이 에칭액에 대한 내성이 높기 때문에, 에칭 속도가 매우 늦어진다. 따라서, 에칭 정지층(2)이 노출했을 때에 에칭은 자동적으로 정지한다. 이와 같이 하여, 반도체 기판(51) 및 버퍼층(53)이 제거된다. 또한, 에칭 대신에, 화학 기계 연마(CMP)에 의하여 반도체 기판(51) 및 버퍼층(53)을 제거해도 된 다.
공정 (11)
다음에, PCVD법에 의해, 에칭 정지층(2)의 이면(102)상에, SiNX 로 이루어지는 전기 절연막(20)을 형성한다(도 13 참조).
공정 (12)
다음에, 컨택트홀(37)을 형성할 예정의 위치에 개구를 갖는 레지스터막(도시하지 않음)을 전기 절연막(20)의 위에 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 컨택트 전극(17)이 노출할 때까지, 전기 절연막(20), 에칭 정지층(2) 및 고농도 캐리어층(3)을 에칭(웨트 에칭)한다. 이것에 의해, 컨택트홀(37)이 형성된다(도 14 참조). 사용하는 에칭액으로서는 전기 절연막(20)에 대해서는 버퍼드훅산(BHF), 에칭 정지층(2)에 대해서는 염산(HCl), 고농도 캐리어층(3)에 대해서는 암모니아수(NH4OH)와 과산화수소수(H2O2)와의 혼합 용액(NH4OH：H2O2=1：5)이 바람직하다. 계속하여, 레지스터막을 제거한다.
다음에, 컨택트홀(29)을 형성할 예정의 위치에 개구를 갖는 레지스터막(도시하지 않음)을 전기 절연막(20)의 위에 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 제1 배선 전극(25)(전극 부분(25b))이 노출할 때까지, 전기 절연막(20), 에칭 정지층(2) 및 패시베이션막(19)을 에칭(웨트 에칭)한다. 이것에 의해, 컨택트홀(29)이 형성된다(도 14 참조). 사용하는 에칭액으로서는 전기 절연막(20)에 대해서는 버퍼드훅산(BHF), 에칭 정지층(2)에 대해서는 염산(HCl), 패시 베이션막(19)에 대해서는 버퍼드훅산(BHF)이 바람직하다. 계속하여, 레지스터막을 제거한다.
공정 (13)
다음에, 제1 패드 전극(27), 제2 패드 전극(33), 및 제2 배선 전극(35)에 대응하는 위치에 개구를 갖는 레지스터막(도시하지 않음)을 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 리프트 오프법에 의해, Ti/Pt/Au 로 이루어지는 제1 패드 전극(27), 제2 패드 전극(33), 및 제2 배선 전극(35)을 형성한다(도 15 참조). 이 때, 제2 배선 전극(35)은 수광 영역(9)의 이면(광입사면과는 반대측인 면)을 덮도록 형성된다. 여기서, 제2 패드 전극(33)과 제2 배선 전극(35)과는 일체로 형성되게 된다. 계속하여, 레지스터막을 제거한다. 그 후, H2 분위기하에서 신터링을 실시한다. 또한, 제2 패드 전극(33)과 제2 배선 전극(35)을 일체로 형성하고 있으나, 이것에 한정되는 일 없이, 각각 별체로 형성하도록 해도 된다.
이러한 공정 (1) ~ (13)에 의해, 도 1 및 도 2에 나타난 구조의 반도체 광검출 소자 PD1이 완성한다.
또한, 범프 전극(41)은 도금법, 땜납볼 탑재법이나 인쇄법으로 제1 패드 전극(제2 전극)(27) 및 제2 패드 전극(33)에 땜납을 형성하고, 리플로우를 실시하는 것에 의하여 얻을 수 있다. 또, 범프 전극(41)은 땜납에 한정되는 것이 아니고, 금 범프, 니켈 범프, 동(銅) 범프이어도 되고, 도전성 필러 등의 금속을 포함하는 도전성 수지 범프이어도 된다.
본 실시 형태에서는 고농도 캐리어층(3), 광흡수층(5), 및 캡층(7)을 얇게 했을 경우에도, 다층 구조체 LS1(고농도 캐리어층(3), 광흡수층(5), 및 캡층(7) 등)의 기계적 강도가 유리 기판(1) 및 막(10)에 의하여 유지된다. 또, 종래의 반도체 광검출 소자와 같이, 기판 두께를 유지한 부분을 형성할 필요는 없고, 따라서 반도체 광검출 소자 PD1의 소형화가 용이하다.
다층 구조체 LS1의 이면(102)상에, 출력 신호를 취출하기 위한 제1 패드 전극(27) 및 제3 전극(31)(제2 패드 전극(33) 및 제2 배선 전극(35))이 배치되어 있기 때문에, 이면(102)(수광 영역(9)이 배치된 표면(101)의 반대측인 주면)를 외부 기판 등의 설치면에 대향시킨 상태로 반도체 광검출 소자 PD1을 설치할 수 있다. 따라서, 반도체 광검출 소자 PD1의 설치를 용이하게 실시할 수 있다.
다층 구조체 LS1이 막(10)을 통하여 유리 기판(1)에 고정되므로, 그 밖에 접착제를 이용하는 일 없이 다층 구조체 LS1에 유리 기판(1)을 접착할 수 있다. 막(10)을 구성하는 산화 실리콘은 유리 기판(1)과 동일하게, 검출해야 할 광에 대하여 광학적으로 투명하다. 그 때문에, 유리 기판(1)을 통과한 입사광은 접착제에 의하여 흡수되는 일 없이 다층 구조체 LS1(수광 영역(9))에 도달할 수 있다. 그 결과, 광검출 감도가 저하하는 것을 막을 수 있다.
수광부(11)는 고농도 캐리어층(3a), 광흡수층(5a), 캡층(7a), 및 수광 영역(9)을 포함하는 메사 구조를 갖고 있고, 거기에 따라 주위의 반도체층으로부터 분리되어 있다. 이것에 의해, 기생 용량을 더욱 감소시킬 수 있다.
제1 전극(21)(컨택트 전극(23), 및 제1 배선 전극(25)의 전극 부분(25a))은 수광부(11)를 둘러싸도록 형성된 웅덩이(12)내에 위치하는 제1 배선 전극(25)의 전극 부분(25b)을 통하여 제1 패드 전극(제2 전극)(27)과 전기적으로 접속되어 있다. 또, 제3 전극(31)(제2 패드 전극(33) 및 제2 배선 전극(35))은 수광부(11)에 포함되는 고농도 캐리어층 부분(3a)에 전기적으로 접속되어 있다. 이것에 의해, 웅덩이(12)내의 전극 부분(25b)을, 다층 구조체 LS1을 관통하는 관통 전극의 일부로서 이용할 수 있으므로, 해당 관통 전극의 형성을 극히 용이하게 실시할 수 있다. 또, 컨택트홀(29)을 형성하는 수법으로서 웨트 에칭 기술을 이용하는 것으로, 저비용과 제품 비율이 양호한 반도체 광검출 소자 PD1을 제조할 수 있다.
본 실시 형태에서는 수광부(11)의 고농도 캐리어층(3a)으로부터 전극이 직접 인출되므로, 직렬 저항을 큰 폭으로 감소시킬 수 있다.
다층 구조체 LS1의 이면(102)상에는 수광 영역(9)을 덮는 제2 배선 전극(35)이 형성되어 있다. 이 때문에, 흡수되지 않고 광흡수층(5a)을 빠져 나간 광이 제2 배선 전극(35)로 반사되어서 한번 더 광흡수층(5a)에 입사하여 흡수되므로, 광감도를 더욱 높일 수 있다.
본 실시 형태에 관한 제조 방법에서는 수광 영역(9) 및 제1 전극(21)을 덮는 막(10)이 다층 구조체 LS1의 표면(101)상에 형성되고, 이 막(10)의 면(10a)이 유리 기판(1)의 이면(122)과 접촉하도록 하여 막(10)에 유리 기판(1)이 첩합한 후, 반도체 기판(51)이 제거된다. 이것에 의해, 다층 구조체 LS1의 표면(101)상에 막(10)을 통하여 유리 기판(1)이 접착된 구조를 갖는 반도체 광검출 소자 PD1을 용이하게 제조할 수 있다.
또, 반도체 기판(51)이 제거된 후에도 유리 기판(1) 및 막(10)은 남으므로, 그 후의 제조 공정에 있어서도, 다층 구조체 LS1의 기계적 강도가 유리 기판(1) 및 막(10)에 의하여 유지된다. 또한, 유리 기판(1)을 접착하기 전은 반도체 기판(51)에 의하여 다층 구조체 LS1의 기계적 강도가 유지된다.
다층 구조체 LS1을 형성하는 공정에서는 웨트 에칭을 정지시키는 에칭 정지층(2)을, 반도체 기판(51)과 고농도 캐리어층(3)과의 사이에 형성한다. 따라서, 에칭 정지층(2)을 에칭할 수 없는 에칭액을 이용하는 것으로, 반도체 기판(51)을 선택적으로 제거할 수 있다. 이 때문에, 고농도 캐리어층(3), 광흡수층(5), 및 캡층(7)을 남겨서 반도체 기판(51)을 확실하고 용이하게 제거할 수 있다.
제2 실시 형태
도 16은 제2 실시 형태에 관한 반도체 광검출 소자의 구성을 나타내는 개략 단면도이다. 이 반도체 광검출 소자 PD2는 유리 기판(1)에 렌즈부(121a)가 형성되어 있는 점에서, 제1 실시 형태에 관한 반도체 광검출 소자 PD1과 상위하다.
반도체 광검출 소자 PD2는 다층 구조체 LS1과, 유리 기판(1)을 구비하고 있다. 이 반도체 광검출 소자 PD2는 광이 유리 기판(1)측으로부터 다층 구조체 LS1에 입사하는 표면 입사형의 광검출 소자이다. 또, 반도체 광검출 소자 PD2는 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
유리 기판(1)의 표면(121)에는 입사광을 집광하는 렌즈부(121a)가 형성되어 있다. 표면(121) 중의 다른 부분(121b)은 렌즈부(121a)보다 높다. 즉, 이 렌즈부(121a)는 표면(121) 중의 가장 높은 부분(121b)보다 움푹 패여 있다.
다음에, 도 17을 참조하여, 반도체 광검출 소자 PD2의 제조 방법을 설명한다. 도 17은 이 제조 방법을 설명하기 위한 도면이며, 반도체 광검출 소자 PD2의 종단면을 나타내고 있다.
본 제조 방법에서는 이하의 공정 (1) ~ (13)을 차례로 실행한다. 공정 (1) ~ (8)는 제1 실시 형태에 있어서의 공정 (1) ~ (8)과 동일하여 설명을 생략한다.
공정 (9)
다음에, 다층 구조체 LS1, 버퍼층(53) 및 막(10)이 형성된 반도체 기판(51)에 유리 기판(1)을 접착한다(도 17 참조). 접착 방법은 제1 실시 형태에 있어서의 공정 (9)와 동일하다. 구체적으로는 표면(121)에 렌즈부(121a)가 형성된 유리 기판(1)을 준비하고, 유리 기판(1)의 이면(122)을 청정화한다. 다음에, 청정화된 이면(122)과 막(10) 중에서 다층 구조체 LS1로부터 먼 쪽의 면(10a)이 접촉하도록, 유리 기판(1)과 반도체 기판(51)을 중합한다. 계속하여, 중합하고 맞춘 유리 기판(1)과 반도체 기판(51)을 가압 및 가열하고, 유리 기판(1)으로 막(10)을 서로 융착시켜서 첩합한다. 이 접착 방법의 자세한 것은 제1 실시 형태에 있어서의 공정 (9)와 동일하다.
반도체 기판(51)상의 수광 영역(9)과 유리 기판(1)상의 렌즈부(121a)와의 위치 맞춤은 유리 기판(1)의 이면(122)측에 마커를 부여하고, 양면 노광기를 이용하는 것으로, 부여한 마커를 기준으로서 용이하게 실시할 수 있다. 또한, 마커를 부여하는 대신에, 렌즈부(121a)의 외형을 마커로서 이용해도 된다.
공정 (10) ~ (13)은 제1 실시 형태에 있어서의 공정 (10) ~ (13)과 동일하 고, 여기서의 설명을 생략한다. 이러한 공정 (1) ~ (13)에 의해, 도 16에 나타나는 구조의 반도체 광검출 소자 PD2가 완성된다.
본 실시 형태에서는 상술한 제1 실시 형태와 동일하게, 다층 구조체 LS1(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1) 및 막(10)에 의해 유지되는 동시에, 반도체 광검출 소자 PD2의 소형화가 용이하다. 또, 반도체 광검출 소자 PD2의 설치를 용이하게 실시할 수 있다.
또, 유리 기판(1)에 렌즈부(121a)가 설치되어 있으므로, 입사광의 조사 범위에 비해 수광 영역(9)이 작은 경우에도, 입사광이 양호한 효율로 수광된다. 그 결과, SN 비가 뛰어나고 신뢰성이 높은 반도체 광검출 소자 PD2를 얻을 수 있다.
또, 본 실시 형태에 있어서, 렌즈부(121a)는 유리 기판(1)의 표면(121) 중의 가장 높은 부분(121b)보다 움푹 패여서 형성되어 있다. 이 때문에, 렌즈부(121a)가 형성된 유리 기판(1)을 다층 구조체 LS1에 용이하게 접착할 수 있다. 또, 접착전에 렌즈부(121a)를 가공할 수 있으므로, 가공 방법과 제한을 받는 일이 적고, 렌즈 형상 등, 렌즈 설계의 자유도가 높다.
또한, 렌즈부(121a)는 다층 구조체 LS1 및 막(10)을 탑재하는 반도체 기판(51)에 유리 기판(1)을 접착한 후에 형성해도 된다. 그러나, 렌즈 설계의 자유도를 고려하면, 렌즈부(121a)가 미리 형성된 유리 기판(1)을 반도체 기판(51)에 접착하는 것이 바람직하다.
제3 실시 형태
도 18은 제3 실시 형태에 관한 반도체 광검출 소자의 구성을 나타내는 개략 단면도이다. 이 반도체 광검출 소자 PD3은 유리 기판(1) 및 막(10) 대신에, 산화 실리콘(SiO2) 또는 수지로 이루어지는 막을 갖는 점에서, 제1 실시 형태에 관한 반도체 광검출 소자 PD1과 상위하다.
반도체 광검출 소자 PD3은 다층 구조체 LS1과 막(60)을 구비하고 있다. 막(60)은 서로 대향하는 두개의 주면, 즉 표면(131)과 이면(132)을 갖고 있다. 다층 구조체 LS1은 막(60)의 이면(132)상에 설치되어 있다. 이 반도체 광검출 소자 PD3은 광이 막(60)측으로부터 다층 구조체 LS1에 입사하는 표면 입사형의 광검출 소자이다. 반도체 광검출 소자 PD3은 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
다층 구조체 LS1의 표면(101)상에는 수광 영역(9) 및 제1 전극(21)(컨택트 전극(23) 및 제1 배선 전극(25)의 전극 부분(25a))을 덮도록 막(60)이 형성되어 있다. 막(60)은 산화 실리콘 또는 수지(예를 들면, 폴리이미드 수지나, PMMA, 에폭시 수지 등)로 이루어진다. 막(60)은 그 두께가 50㎛ 정도이며, 입사광에 대하여 광학적으로 투명하다.
다음에, 도 19 및 도 20을 참조하여, 반도체 광검출 소자 PD3의 제조 방법을 설명한다. 도 19 및 도 20은 이 제조 방법을 설명하기 위한 도면이며, 반도체 광검출 소자 PD3의 종단면을 나타내고 있다.
본 제조 방법에서는 이하의 공정 (1) ~ (12)를 차례로 실행한다. 공정 (1) ~ (7)은 제1 실시 형태에 있어서의 공정 (1) ~ (7)과 동일하여 설명을 생략한다.
공정 (8)
다음에, 수광 영역(9) 및 제1 전극(21)을 덮도록 다층 구조체 LS1의 표면(101)측에 막(60)을 형성한다(도 19 참조). 막(60)이 산화 실리콘으로 이루어지는 경우, 막(60)의 형성에는 예를 들면, 실리콘 산화막(SiO2)을 형성하기 위한 성막 가스로서 TEOS(Tetraethylorthosilicate)를 이용한 PCVD법을 이용할 수 있다. 또, 막(60)이 수지로 이루어지는 경우, 막(60)의 형성에는 예를 들면 도포법을 이용할 수 있다.
공정 (9)
다음에, 반도체 기판(51)을 제거한다. 막(60)을 형성한 후에는 반도체 기판(51) 중 막(60)의 반대측에 위치하는 이면(112)이 노출하고 있다. 이 공정에서는 반도체 기판(51)의 이면(112)측으로부터, 반도체 기판(51) 및 버퍼층(53)을 에칭에 의해 제거한다(도 20 참조). 반도체 기판(51) 및 버퍼층(53)의 에칭 방법은 제1 실시 형태에 있어서의 공정 (10)의 에칭 방법과 동일하다.
공정 (10) ~ (12)는 제1 실시 형태에 있어서의 공정 (11) ~ (13)과 동일하고, 여기서의 설명을 생략한다. 이러한 공정 (1) ~ (12)에 의해, 도 18에 나타나는 구조의 반도체 광검출 소자 PD3이 완성된다.
본 실시 형태에서는 상술한 제1 실시 형태와 동일하게, 다층 구조체 LS1(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 막(60)에 의해 유지되는 동시에, 반도체 광검출 소자 PD3의 소형화가 용이하다. 또, 반도체 광 검출 소자 PD3의 설치를 용이하게 실시할 수 있다.
제4 실시 형태
도 21은 제4 실시 형태에 관한 반도체 광검출 소자의 구성을 나타내는 개략 단면도이다. 이 반도체 광검출 소자 PD4는 막(60)에 렌즈부(131a)가 형성되어 있는 점에서, 제3 실시 형태에 관한 반도체 광검출 소자 PD3과 상위하다.
반도체 광검출 소자 PD4는 다층 구조체 LS1과, 막(60)을 구비하고 있다. 이 반도체 광검출 소자 PD4는 광이 막(60)측으로부터 다층 구조체 LS1에 입사하는 표면 입사형의 광검출 소자이다. 또, 반도체 광검출 소자 PD4는 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
막(60)의 표면(131)에는 입사광을 집광하는 렌즈부(131a)가 형성되어 있다. 이 렌즈부(131a)는 웨트 에칭에 의해 형성할 수 있다. 예를 들면, 도 22에 나타낸 바와 같이, 막(60)의 표면(131)상에, 원하는 위치에 개구(63a)를 갖는 레지스터막(63)을 형성한다. 그리고, 도 23에 나타낸 바와 같이, 레지스터막(63)을 마스크로서 사용하여 막(60)을 웨트 에칭한다. 웨트 에칭에서는 등방적(等方的)으로 에칭이 진행하기 때문에, 레지스터막(63)의 개구(63a)와 수광 영역(9)을 적절히 위치 맞춤함으로써, 렌즈 효과를 갖는 렌즈부(131a)가 형성되게 된다.
본 실시 형태에서는 상술한 제1 실시 형태와 동일하게, 다층 구조체 LS1(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 막(60)에 의해 유지되는 동시에, 반도체 광검출 소자 PD4의 소형화가 용이하다. 또, 반도체 광검출 소자 PD4의 설치를 용이하게 실시할 수 있다.
막(60)에는 렌즈부(131a)가 형성되어 있으므로, 입사광의 조사 범위에 비해 수광 영역(9)이 작은 경우에도, 입사광이 양호한 효율로 수광된다. 그 결과, SN 비가 뛰어나고 신뢰성이 높은 반도체 광검출 소자 PD4를 얻을 수 있다.
제5 실시 형태
도 24는 제5 실시 형태에 관한 반도체 광검출 소자를 나타내는 개략 평면도이다. 도 25는 도 24에 있어서의 XXV－XXV선에 따른 개략 단면도이다. 또한, 도 24에 있어서는 범프 전극(41)의 도시를 생략하고 있다.
반도체 광검출 소자 PD5는 다층 구조체 LS2와 유리 기판(1)을 구비하고 있다. 다층 구조체 LS2는 유리 기판(1)의 이면(122)상에 설치되어 있다. 이 반도체 광검출 소자 PD5는 광이 유리 기판(1)측으로부터 다층 구조체 LS2에 입사하는 표면 입사형의 광검출 소자이다. 반도체 광검출 소자 PD5는 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
다층 구조체 LS2는 차례로 적층된 n형(제1 도전형)의 고농도 캐리어층(3), n형의 광흡수층(5), 및 n형의 캡층(7)을 포함하고 있다. 다층 구조체 LS2는 서로 대향하는 두개의 주면, 즉 표면(103) 및 이면(104)을 갖고 있다. 캡층(7a)에는 p형(제2 도전형)의 수광 영역(9)이 형성되어 있다. 다층 구조체 LS2의 표면(103)상에는 패시베이션막(19)이 형성되어 있다. 다층 구조체 LS2의 이면(104)상에는 전기 절연막(20)이 형성되어 있다.
다층 구조체 LS2의 표면(103)상에는 제1 전극으로서의 컨택트 전극(71)이 패시베이션막(19)의 위에 배치되어 있다. 컨택트 전극(71)은 패시베이션막(19)에 형 성된 컨택트홀(19a)을 통과하여 수광 영역(9)에 전기적으로 접속되어 있다. 컨택트 전극(71)은 Ti/Pt/Au 로 이루어지고, 그 두께는 1.5㎛ 정도이다.
다층 구조체 LS2에는 표면(103)으로부터 이면(104)까지 연재(延在)하는 관통 구멍 TH가 형성되어 있다. 전기 절연막(20)은 관통 구멍 TH를 화성(畵成)하는 다층 구조체 LS2의 벽면 위에도 연재하고 있다. 관통 구멍 TH내에 있어서 전기 절연막(20)의 내측에는 관통 배선(73)이 설치되어 있다. 관통 배선(73)의 일단부(73a)는 전기 절연막(20)에 형성된 컨택트홀(20a)을 통과하여 컨택트 전극(71)에 전기적으로 접속되어 있다.
다층 구조체 LS2의 이면(104)상에는 제1 패드 전극(27)(제2 전극)과, 제3 전극(81)이 배치되어 있다. 제1 패드 전극(27)은 관통 배선(73)을 덮도록 형성되어 있고, 관통 배선(73) 중 단부(73a)의 반대측인 단부(73b)에 전기적으로 접속되어 있다. 제1 패드 전극(27)에는 범프 전극(41)이 배치된다. 수광 영역(9)으로부터의 전극의 취출은 컨택트 전극(71), 관통 배선(73), 제1 패드 전극(27) 및 범프 전극(41)에 의해 실현된다.
제3 전극(81)은 컨택트 전극(83), 제2 패드 전극(33), 및 제2 배선 전극(35)을 포함하고 있다. 컨택트 전극(83)은 전기 절연막(20)에 형성된 컨택트홀(20b)을 통과하여 고농도 캐리어층(3)에 전기적으로 접속되어 있다. 제2 패드 전극(33) 및 제2 배선 전극(35)는 컨택트 전극(83)을 덮도록 형성되고, 해당 컨택트 전극(83)에 전기적으로 접속되어 있다. 제2 패드 전극(33)에는 제1 패드 전극(27)과 동일하게, 범프 전극(41)이 배치된다. 고농도 캐리어층(3)으로부터의 전극의 취출은 컨택트 전극(83), 제2 패드 전극(33) 및 범프 전극(41)에 의해 실현된다.
제2 배선 전극(35)은 수광 영역(9)의 이면의 아래쪽에 있어서 해당 이면을 덮도록 형성되어 있고, 광반사막으로서 기능한다. 또한, 제2 배선 전극(35)과는 별도로, 수광 영역(9)의 아래쪽에 광반사막을 형성해도 된다.
다층 구조체 LS2의 표면(103)의 상측에는 수광 영역(9) 및 컨택트 전극(71)을 덮도록 막(10)이 형성되어 있다. 유리 기판(1)은 막(10) 중에서 다층 구조체 LS2와 반대측인 면(10a)에 접촉시켜서 첩합되어 있다. 유리 기판(1)은 그 두께가 0.3mm 정도이며, 입사광에 대하여 광학적으로 투명하다.
이하에서는 도 26 ~ 도 32를 참조하여, 반도체 광검출 소자 PD5의 제조 방법을 설명한다. 도 26 ~ 도 32는 반도체 광검출 소자 PD5의 제조 방법을 설명하기 위한 도면이며, 반도체 광검출 소자 PD5의 종단면을 나타내고 있다.
본 제조 방법에서는 이하의 공정 (1) ~ (10)을 차례로 실행한다. 공정 (1) 및 (2)는 제1 실시 형태에 있어서의 공정 (1) 및 (2)와 동일하여 설명을 생략한다.
공정 (3)
다음에, PCVD법에 의해, 캡층(7)(다층 구조체 LS2)의 표면(103)에 SiNX 로 이루어지는 패시베이션막(19)을 형성한다(도 26 참조).
공정 (4)
다음에, 컨택트 전극(71)에 대응하는 위치에 개구를 갖는 레지스터막(도시하지 않음)을 형성하고, 그 레지스터막을 마스크로서 사용하여 패시베이션막(19)을 버퍼드훅산(BHF)에 의해 제거하고, 패시베이션막(19)에 컨택트홀(19a)을 형성한다(도 27 참조). 계속하여, 레지스터막을 제거한다.
다음에, 컨택트홀(19a)에 대응하는 위치에 개구를 갖는 레지스터막(도시하지 않음)을 재차 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 수광 영역(9) 중 컨택트홀(19a)에 의하여 노출한 부분 위에, 증착과 리프트 오프법에 의해서, Ti/Pt/Au 로 이루어지는 컨택트 전극(71)을 형성한다(동일하게 도 27 참조). 계속하여, 레지스터막을 제거한다.
공정 (5)
다음에, 수광 영역(9)(패시베이션막(19)) 및 컨택트 전극(71)을 덮도록 다층 구조체 LS2의 표면(103)측에 막(10)을 형성하여 평탄화한다(도 28 참조). 여기서는 막(10) 중에서 다층 구조체 LS2의 반대측에 위치하는 면(10a)이, 다층 구조체 LS2 및 반도체 기판(51)을 포함하는 구조체의 표면으로서 평탄화되게 된다. 막(10)의 형성 방법은 제1 실시 형태에 있어서의 공정 (8)의 형성 방법과 동일하다.
공정 (6)
다음에, 다층 구조체 LS2, 에칭 정지층(2), 및 막(10)이 형성된 반도체 기판(51)에 유리 기판(1)을 접착한다(도 29 참조). 유리 기판(1)의 접착 방법은 제1 실시 형태에 있어서의 공정 (9)의 접착 방법과 동일하다.
공정 (7)
다음에, 반도체 기판(51)을 제거한다. 유리 기판(1)과 반도체 기판(51)이 접착된 후에는 반도체 기판(51) 중 유리 기판(1)의 반대측에 위치하는 주면(이 면)(112)이 노출되어 있다. 이 공정에서는 반도체 기판(51)의 이면(112)측으로부터 에칭을 실시하고, 반도체 기판(51), 버퍼층(53) 및 에칭 정지층(2)을 제거한다(도 30 참조).
구체적으로는 우선, 에칭 정지층(2)에 대해 에칭 속도가 늦은 에칭액을 이용하여 반도체 기판(51) 및 버퍼층(53)을 제거한다. 계속하여, 에칭 정지층(2)을 에칭할 수 있고, 고농도 캐리어층(3)의 AlGaAs 층에 대해서는 에칭 속도가 늦은 에칭액을 이용하여 에칭 정지층(2)을 제거한다. 이것에 의해, 다층 구조체 LS2를 탑재하는 유리 기판(1)을 얻을 수 있다.
반도체 기판(51) 및 버퍼층(53)의 에칭 방법은 제1 실시 형태에 있어서의 공정 (10)의 에칭 방법과 동일하다.
반도체 기판(51) 및 버퍼층(53)의 에칭 후, 에칭 정지층(2) 및 다층 구조체 LS2가 남은 유리 기판(1)은 NH4OH 와 H2O2 와의 혼합 용액으로부터 취출되고, 건조한 후에 인산(H3PO4)과 과산화 수소수와 물과의 혼합 용액(H3PO4：H2O：H2O2=4：90：1)에 담근다. AlGaAs 는 인산과 과산화 수소수와 물과의 혼합 용액에서는 거의 에칭되지 않기 때문에, 에칭 정지층(2)만이 에칭되어서 고농도 캐리어층(3)의 AlGaAs 층이 노출했을 때에 에칭이 자동적으로 정지한다. 이와 같이 하여, 에칭 정지층(2)이 제거된다. 또한, 반도체 기판(51), 버퍼층(53) 및 에칭 정지층(2)을 화학 기계 연마(CMP)에 의해 제거해도 된다.
공정 (8)
다음에, 관통 구멍 TH를 형성할 예정의 위치에 개구를 갖는 레지스터막(도시하지 않음)을 고농도 캐리어층(3)상에 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 컨택트 전극(71)이 노출할 때까지, 다층 구조체 LS2 및 패시베이션막(19)을 에칭(드라이 에칭)한다. 이것에 의해, 관통 구멍 TH가 형성된다(도 31 참조). 계속하여, 레지스터막을 제거한다. 이 드라이 에칭은 수 ㎛ 정도의 에칭이며, 극히 용이하게 실시할 수 있다.
다음에, PCVD법에 의해, 고농도 캐리어층(3)의 표면에 SiNX 로 이루어지는 전기 절연막(20)을 형성한다(도 31 참조). 이것에 의해, 관통 구멍 TH를 화성하는 다층 구조체 LS2의 벽면 위에도 전기 절연막(20)이 형성되게 된다.
공정 (9)
다음에, 전기 절연막(20)의 위에, 컨택트 전극(83)에 대응하는 위치에 개구를 갖는 레지스터막(도시하지 않음)을 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 전기 절연막(20)을 BHF에 의해 제거하고, 전기 절연막(20)에 컨택트홀(20b)을 형성한다(동일하게 도 31 참조). 계속하여, 레지스터막을 제거한다.
다음에, 컨택트 전극(83)에 대응하는 위치에 개구를 갖는 레지스터막(도시하지 않음)을 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 리프트 오프법에 의해, Ti/Pt/Au 로 이루어지는 컨택트 전극(83)을 형성한다(동일하게 도 31 참조). 계속하여, 레지스터막을 제거한다.
공정 (10)
다음에, 전기 절연막(20)의 위에, 관통 배선(73) 및 제1 패드 전극(27)에 대응하는 위치에 각각 개구를 갖는 레지스터막(도시하지 않음)을 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 전기 절연막(20)을 BHF에 의해 제거하고, 전기 절연막(20)에 컨택트홀(20a)을 형성한다(도 32 참조). 이것에 의해, 컨택트 전극(71)이 노출하게 된다. 계속하여, 레지스터막을 제거한다.
다음에, 제1 패드 전극(27)(관통 배선(73)), 제2 패드 전극(33), 및 제2 배선 전극(35)에 대응하는 위치에 각각 개구를 갖는 레지스터막(도시하지 않음)을 형성한다. 그리고, 이 레지스터막을 마스크로서 사용하여 리프트 오프법에 의해, Ti/Pt/Au 로 이루어지는 제1 패드 전극(27)(관통 배선(73)), 제2 패드 전극(33), 및 제2 배선 전극(35)을 형성한다(도 32 참조). 제1 패드 전극(27)과 관통 배선(73)과는 일체로 형성되게 된다. 또, 제2 패드 전극(33)과 제2 배선 전극(35)과는 일체로 형성되게 된다. 계속하여, 레지스터막을 제거한다. 그 후, H2 분위기하에서 신터링을 실시한다. 또한, 제1 패드 전극(27)과 관통 배선(73)을 일체로 형성하고 있으나, 이것에 한정되는 일 없이, 각각 별체로 형성하도록 해도 된다. 동일한 제2 패드 전극(33)과 제2 배선 전극(35)을 일체로 형성하고 있으나, 이것에 한정되는 일 없이, 각각 별체로 형성하도록 해도 된다.
이러한 공정 (1) ~ (10)에 의해, 도 24 및 도 25에 나타난 구조의 반도체 광검출 소자 PD5가 완성된다.
본 실시 형태에서는 상술한 제1 실시 형태와 동일하게, 다층 구조체 LS2(적 층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1) 및 막(10)에 의해 유지되는 동시에, 반도체 광검출 소자 PD5의 소형화가 용이하다. 또, 반도체 광검출 소자 PD5의 설치를 용이하게 실시할 수 있다.
또, 본 실시 형태에서는 컨택트 전극(71)이, 다층 구조체 LS2를 관통하는 관통 배선(73)을 통하여 제1 패드 전극(27)에 전기적으로 접속되어 있다. 관통 배선(73)을 이용하는 것으로, 컨택트 전극(71)을 제1 패드 전극(27)에 확실하게 도통시킬 수 있다. 또, 제2 패드 전극(33)이 고농도 캐리어층(3)에 전기적으로 접속되어 있다. 고농도 캐리어층(3)으로부터 전극이 직접 나타나고 있으므로, 직렬 저항을 큰 폭으로 감소시킬 수 있다.
또, 본 실시 형태에 관한 제조 방법에서는 반도체 기판(51)을 제거한 후에, 에칭 정지층(2)을 웨트 에칭에 의해 제거하고 있다. 이 웨트 에칭에서는 에칭 정지층(2)을 에칭할 수 있고, 또한 고농도 캐리어층(3)을 에칭할 수 없는 에칭액을 이용하는 것으로, 에칭 정지층(2)만을 선택적으로 제거한다. 따라서, 다층 구조체 LS2를 남겨서 에칭 정지층(2)을 확실하고 용이하게 제거할 수 있다.
제6 실시 형태
도 33은 제6 실시 형태에 관한 반도체 광검출 소자의 구성을 나타내는 개략 단면도이다. 이 반도체 광검출 소자 PD6은 유리 기판(1)에 렌즈부(121a)가 형성되어 있는 점에서, 제5 실시 형태에 관한 반도체 광검출 소자 PD5와 상위하다.
반도체 광검출 소자 PD6은 다층 구조체 LS2와 유리 기판(1)을 구비하고 있다. 이 반도체 광검출 소자 PD6은 광이 유리 기판(1)측으로부터 다층 구조체 LS2에 입사하는 표면 입사형의 광검출 소자이다. 또, 반도체 광검출 소자 PD6은 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
유리 기판(1)의 표면(121)에는 입사광을 집광하는 렌즈부(121a)가 형성되어 있다. 표면(121) 중의 다른 부분(121b)은 렌즈부(121a)보다 높다. 즉, 이 렌즈부(121a)는 표면(121) 중의 가장 높은 부분(121b)보다 움푹 패여 있다.
다음에, 도 34를 참조하여, 반도체 광검출 소자 PD6의 제조 방법을 설명한다. 도 34는 이 제조 방법을 설명하기 위한 도면이며, 반도체 광검출 소자 PD6의 종단면을 나타내고 있다.
본 제조 방법에서는 이하의 공정 (1) ~ (10)을 차례로 실행한다. 공정 (1) ~ (5)는 제5 실시 형태에 있어서의 공정 (1) ~ (5)와 동일하여 설명을 생략한다.
공정 (6)
다음에, 다층 구조체 LS2, 에칭 정지층(2), 및 막(10)이 형성된 반도체 기판(51)에 유리 기판(1)을 접착한다(도 34 참조). 구체적으로는 표면(121)에 렌즈부(121a)가 형성된 유리 기판(1)을 준비하고, 유리 기판(1)의 이면(122)을 청정화한다. 다음에, 청정화된 이면(122)와 막(10) 중에서 다층 구조체 LS2로부터 먼 쪽의 면(10a)이 접촉하도록, 유리 기판(1)과 반도체 기판(51)을 중합한다. 계속하여, 중합하고 맞춘 유리 기판(1)과 반도체 기판(51)을 가압 및 가열하고, 유리 기판(1)과 막(10)을 서로 융착시켜서 첩합한다. 이 접착 방법의 자세한 것은 제1 실시 형태에 있어서의 공정 (9)와 동일하다.
공정 (7) ~ (10)은 제5 실시 형태에 있어서의 공정 (7) ~ (13)과 동일하고, 여기서의 설명을 생략한다. 이러한 공정 (1) ~ (10)에 의해, 도 33에 나타나는 구조의 반도체 광검출 소자 PD6이 완성된다.
본 실시 형태에서는 상술한 제5 실시 형태와 동일하게, 다층 구조체 LS2(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1) 및 막(10)에 의해 유지되는 동시에, 반도체 광검출 소자 PD6의 소형화가 용이하다. 또, 반도체 광검출 소자 PD6의 설치를 용이하게 실시할 수 있다.
또, 유리 기판(1)에 렌즈부(121a)가 설치되어 있으므로, 입사광의 조사 범위에 비해 수광 영역(9)이 작은 경우에도, 입사광이 양호한 효율로 수광된다. 그 결과, SN 비가 뛰어나고 신뢰성이 높은 반도체 광검출 소자 PD6를 얻을 수 있다.
제7 실시 형태
도 35는 제7 실시 형태에 관한 반도체 광검출 소자의 구성을 나타내는 개략 단면도이다. 이 반도체 광검출 소자 PD7은 유리 기판(1) 및 막(10) 대신에, 산화 실리콘(SiO2) 또는 수지로 이루어지는 막을 갖는 점에서, 제5 실시 형태에 관한 반도체 광검출 소자 PD5와 상위하다.
반도체 광검출 소자 PD7은 다층 구조체 LS2와 막(60)을 구비하고 있다. 막(60)은 서로 대향하는 두개의 주면, 즉 표면(131)과 이면(132)을 갖고 있다. 다층 구조체 LS1은 막(60)의 이면(132)상에 설치되어 있다. 이 반도체 광검출 소자 PD7은 광이 막(60)측으로부터 다층 구조체 LS2에 입사하는 표면 입사형의 광검출 소자이다. 반도체 광검출 소자 PD7은 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
다층 구조체 LS2의 표면(103)상에는 수광 영역(9) 및 컨택트 전극(71)을 덮도록 막(60)이 형성되어 있다. 막(60)은 산화 실리콘 또는 수지(예를 들면, 폴리이미드 수지나 PMMA, 에폭시 수지 등)로 이루어진다. 막(60)은 그 두께가 50㎛ 정도이며, 입사광에 대하여 광학적으로 투명하다.
다음에, 도 36 및 도 37을 참조하여, 반도체 검출 소자 PD7의 제조 방법을 설명한다. 도 36 및 도 37은 이 제조 방법을 설명하기 위한 도면이며, 반도체 광검출 소자 PD7의 종단면을 나타내고 있다.
본 제조 방법에서는 이하의 공정 (1) ~ (9)를 차례로 실행한다. 공정 (1) ~ (4)는 제5 실시 형태에 있어서의 공정 (1) ~ (4)와 동일하여 설명을 생략한다.
공정 (5)
다음에, 수광 영역(9)(패시베이션막(19)) 및 컨택트 전극(71)을 덮도록 다층 구조체 LS2의 표면(103)측에 막(60)을 형성한다(도 36 참조). 막(60)의 형성 방법은 제3 실시 형태에 있어서의 공정 (8)의 형성 방법과 동일하다.
공정 (6)
다음에, 반도체 기판(51)을 제거한다. 막(60)을 형성한 후에는 반도체 기판(51) 중막(60)의 반대측에 위치하는 주면, 즉 이면(112)이 노출하고 있다. 이 공정에서는 반도체 기판(51)의 이면(112)측으로부터 반도체 기판(51) 및 에칭 정지층(2)을 에칭에 의해 제거한다(도 37 참조). 반도체 기판(51) 및 에칭 정지층(2)의 에칭 방법은 상술한 제5 실시 형태에 있어서의 공정 (7)의 에칭 방법과 동일하다.
공정 (7) ~ (9)의 공정은 제1 실시 형태에 있어서의 공정 (8) ~ (10)와 동일하고, 여기서의 설명을 생략한다. 이러한 공정 (1) ~ (9)에 의해, 도 35에 나타나는 구조의 반도체 광검출 소자 PD7이 완성된다.
본 실시 형태에서는 상술한 제5 실시 형태와 동일하게, 다층 구조체 LS2(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 막(60)에 의해 유지되는 동시에, 반도체 광검출 소자 PD7의 소형화가 용이하다. 또, 반도체 광검출 소자 PD7의 설치를 용이하게 실시할 수 있다.
제8 실시 형태
도 38은 제8 실시 형태에 관한 반도체 광검출 소자의 구성을 나타내는 개략 단면도이다. 이 반도체 광검출 소자 PD8은 막(60)에 렌즈부(131a)가 형성되어 있는 점에서, 제7 실시 형태에 관한 반도체 광검출 소자 PD7과 상위하다.
반도체 광검출 소자 PD8은 다층 구조체 LS2와, 막(60)을 구비하고 있다. 이 반도체 광검출 소자 PD8은 광이 막(60)측으로부터 다층 구조체 LS2에 입사하는 표면 입사형의 광검출 소자이다. 또, 반도체 광검출 소자 PD8은 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 광검출 소자이다.
막(60)의 표면(131)에는 입사광을 집광하는 렌즈부(131a)가 형성되어 있다. 이 렌즈부(131a)는 웨트 에칭에 의해 형성할 수 있다. 렌즈부(131a)를 형성하기 위한 웨트 에칭은 상술한 제4 실시 형태에서 설명한 웨트 에칭 방법과 동일하다.
본 실시 형태에서는 상술한 제5 실시 형태와 동일하게, 다층 구조체 LS2(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 막(60)에 의 해 유지되는 동시에, 반도체 광검출 소자 PD8의 소형화가 용이하다. 또, 반도체 광검출 소자 PD8의 설치를 용이하게 실시할 수 있다.
막(60)에는 렌즈부(131a)가 형성되어 있으므로, 입사광의 조사 범위에 비해 수광 영역(9)이 작은 경우에도, 입사광이 양호한 효율로 수광된다. 그 결과, SN 비가 뛰어나고 신뢰성이 높은 반도체 광검출 소자 PD8을 얻을 수 있다.
다음에, 도 39 및 도 40을 참조하여, 본 실시 형태의 변형예를 설명한다. 이러한 변형예는 수광 영역(9)이 복수 병설된 반도체 광검출 소자 어레이 PDA1 및 PDA2이다. 이러한 광검출 소자 어레이 PDA1 및 PDA2는 이른바 표면 입사형이다.
광검출 소자 어레이 PDA1에서는 도 39에 나타낸 바와 같이, 복수의 수광부(11) 및 수광 영역(9)이 1 차원 또는 2 차원적으로 배열되어 있다. 또, 광검출 소자 어레이 PDA2에서는 도 40에 나타낸 바와 같이, 복수의 수광 영역(9)이 1 차원 또는 2 차원 방향으로 배열되어 있다.
광검출 소자 어레이 PDA1에서는 상술한 제1 실시 형태와 동일하게, 다층 구조체 LS1(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1)에 의해 유지된다. 또, 수광부(11)간의 피치 및 수광 영역(9)간의 피치를 좁게 할 수 있으므로, 광검출 소자 어레이 PDA1의 소형화가 용이하다.
광검출 소자 어레이 PDA2에서는 상술한 제5 실시 형태와 동일하게, 다층 구조체 LS2(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1)에 의해 유지된다. 또, 수광 영역(9)간의 피치를 좁게 할 수 있으므로, 광검출 소자 어레이 PDA2의 소형화가 용이하다.
또한, 광검출 소자 어레이 PDA1 및 PDA2에 있어서, 유리 기판(1) 및 막(10)을 설치하는 대신에, 상술한 막(60)을 설치해도 된다. 또, 각 수광 영역(9)에 대응하고, 렌즈부(예를 들면, 상술한 렌즈부(121a 및 131a)를 형성해도 된다.
다음에, 도 41을 참조하여, 상술한 반도체 광검출 소자(또는 광검출 소자 어레이)를 이용한 광 인터커넥션 시스템에 대하여 설명한다. 도 41은 광 인터커넥션 시스템의 구성을 나타내는 개략도이다.
광 인터커넥션 시스템(151)은 복수의 모듈(예를 들면, CPU, 집적 회로 칩, 메모리) M1 및 M2간에 광신호를 전송하는 시스템이고, 반도체 발광 소자(153), 구동 회로(155), 광도 회로 기판(157), 반도체 광검출 소자 PD1, 증폭 회로(159) 등을 포함하고 있다. 반도체 발광 소자(153)에는 이면 출사형의 수직 공진형 면발광 레이저(VCSEL：Vertical Cavity Surface Emitting Laser)를 이용할 수 있다. 모듈 M1은 범프 전극을 통하여 구동 회로(155)에 전기적으로 접속되어 있다. 구동 회로(155)는 범프 전극을 통하여 반도체 발광 소자(103)에 전기적으로 접속되어 있다. 반도체 광검출 소자 PD1은 범프 전극(41)을 통하여 증폭 회로(159)에 전기적으로 접속되어 있다. 증폭 회로(159)는 범프 전극을 통하여 모듈 M2에 전기적으로 접속되어 있다.
모듈 M1로부터 출력된 전기 신호는 구동 회로(155)에 보내져서, 반도체 발광 소자(153)에 의하여 광신호로 변환된다. 반도체 발광 소자(153)로부터의 광신호는 광도 회로 기판(157)상의 광도 회로(157a)를 통과하여 반도체 광검출 소자 PD1에 입사한다. 광신호는 반도체 광검출 소자 PD1에 의하여 전기 신호로 변환되어 증폭 회로(109)에 보내져 증폭된다.증폭된 전기 신호는 모듈 M2에 보내진다. 이와 같이 하여, 모듈 M1로부터 출력된 전기 신호가 모듈 M2에 전송되게 된다.
또한, 반도체 광검출 소자 PD1 대신에, 반도체 광검출 소자 PD2 ~ PD8 또는 반도체 광검출 소자 어레이 PDA1 또는 PDA2의 어느 한쪽을 이용해도 된다. 반도체 광검출 소자 어레이 PDA1, PDA2를 이용하는 경우, 반도체 발광 소자(153), 구동 회로(155), 광도 회로 기판(157) 및 증폭 회로(159)도 어레이를 이루도록 배열되게 된다.
이상, 본 발명을 그 실시 형태에 근거하여 상세하게 설명했다. 그러나, 본 발명은 상기 실시 형태로 한정되는 것은 아니다. 본 발명은 그 요지를 일탈하지 않는 범위에서 각종 변형이 가능하다. 예를 들면, 반도체 기판(51), 고농도 캐리어층(3)(3a, 3b), 광흡수층(5)(5a, 5b), 캡층(7)(7a, 7b) 등의 두께, 재료 등은 상술한 것에 한정되지 않는다. 구체적으로는 반도체 기판(51)의 재료로서 상술한 GaAs 대신에, Si, InP, InGaAs, InSb, 또는 InAsSb 를 이용해도 된다.
상술한 발명으로부터 분명한 바와 같이, 본 발명의 실시 형태에는 여러가지 방법으로 변형을 가해도 된다. 이와 같은 변형은 본 발명의 범위로부터 일탈하는 것이 아니고, 당업자에게 있어서는 분명한 바와 같이, 이와 같은 변형은 모두 하기와 같은 청구의 범위내에 포함되도록 의도되어 있다.
본 발명은 충분한 기계적 강도를 갖고, 소형화의 가능한 반도체 광검출 소자 및 그 제조 방법을 제공할 수 있다. 또, 본 발명에 의하면, 반도체 광검출 소자의 설치를 용이하게 실시할 수 있다.

Claims (20)

  1. 적층된 복수의 화합물 반도체층을 포함하고, 서로 대향하는 제1 및 제2의 주면(主面)을 갖는 다층 구조체와,
    상기 다층 구조체의 내부에 있어서 상기 제1의 주면 부근에 형성된 수광 영역과,
    상기 다층 구조체의 상기 제1의 주면 위에 배치되고, 상기 수광 영역에 전기적으로 접속된 제1 전극과,
    상기 다층 구조체의 상기 제2의 주면 위에 배치되고, 상기 제1 전극에 전기적으로 접속된 제2 전극과,
    상기 다층 구조체의 상기 제2의 주면 위에 배치되고, 상기 다층 구조체 중에서 상기 제2의 주면 부근의 부분에 전기적으로 접속된 제3 전극과,
    상기 다층 구조체의 상기 제1의 주면 위에 배치되고, 상기 수광 영역 및 상기 제1 전극을 덮고, 입사광에 대하여 광학적으로 투명한 광투과층을 구비하는 것을 특징으로 하는 반도체 광검출 소자.
  2. 제1항에 있어서,
    상기 광투과층은 산화 실리콘으로 이루어지는 막과, 유리 기판을 포함하고 있고,
    상기 유리 기판은 상기 산화 실리콘으로 이루어지는 막을 통하여 상기 다층 구조체에 고정되어 있는 것을 특징으로 하는 반도체 광검출 소자.
  3. 제1항에 있어서,
    상기 광투과층은 산화 실리콘 또는 수지로 이루어지는 막을 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 화합물 반도체층은 제1의 도전형의 고농도 캐리어층, 상기 제1의 도전형의 광흡수층, 및 상기 제1의 도전형의 캡층을 포함하고 있고,
    상기 수광 영역은 적어도 상기 캡층의 일부를 포함하는 제2의 도전형의 영역인 것을 특징으로 하는 반도체 광검출 소자.
  5. 제4항에 있어서,
    상기 다층 구조체는 상기 수광 영역의 주위에 형성된 웅덩이와, 그 웅덩이안에 배치된 배선 전극을 추가로 갖고 있고,
    상기 제1 전극은 상기 배선 전극을 통하여 상기 제2 전극에 전기적으로 접속되어 있고,
    상기 제3 전극은 상기 고농도 캐리어층 중에서 상기 수광 영역의 부근에 위치하는 부분에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 광검출 소자.
  6. 제4항에 있어서,
    상기 다층 구조체를 관통하는 관통 배선을 추가로 구비하고,
    상기 제1 전극은 상기 관통 배선을 통하여 상기 제2 전극에 전기적으로 접속되어 있고,
    상기 제3 전극은 상기 고농도 캐리어층에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 광검출 소자.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 및 제3 전극은 각각 패드 전극을 포함하고 있고, 이러한 패드 전극의 각각의 위에 범프 전극이 배치되어 있는 것을 특징으로 하는 반도체 광검출 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다층 구조체의 상기 제2의 주면 위에 설치되고, 상기 수광 영역을 덮는 광반사막을 추가로 구비하는 것을 특징으로 하는 반도체 광검출 소자.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    병설된 복수의 상기 수광 영역을 구비하는 것을 특징으로 하는 반도체 광검출 소자.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 광투과층은 입사광을 집광하는 렌즈부를 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자.
  11. 반도체 기판을 준비하는 공정과,
    상기 반도체 기판상에 다층 구조체를 설치하는 공정으로서, 상기 다층 구조체는 적층된 복수의 화합물 반도체층을 포함하고, 서로 대향하는 제1 및 제2의 주면을 갖고 있고, 상기 제2의 주면이 상기 반도체 기판으로 향해지고 있고,
    상기 다층 구조체의 내부에 있어서 상기 제1의 주면 부근에 수광 영역을 형성하는 공정과,
    상기 수광 영역에 전기적으로 접속된 제1 전극을, 상기 다층 구조체의 상기 제1의 주면 위에 설치하는 공정과,
    입사광에 대하여 광학적으로 투명한 광투과층을, 상기 수광 영역 및 상기 제1 전극을 덮도록, 상기 다층 구조체의 상기 제1의 주면 위에 형성하는 공정과,
    상기 광투과층을 형성한 후에, 상기 반도체 기판을 제거하는 공정과,
    상기 반도체 기판을 제거한 후에, 상기 제1 전극에 전기적으로 접속된 제2 전극을, 상기 다층 구조체의 상기 제2의 주면 위에 형성하는 동시에, 상기 다층 구조체 중에서 상기 제2의 주면 부근의 부분에 전기적으로 접속된 제3 전극을 상기 제2의 주면 위에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 광투과층을 형성하는 상기 공정은
    상기 수광 영역 및 상기 제1 전극을 덮도록, 산화 실리콘으로 이루어지는 막을 형성하는 공정과,
    상기 산화 실리콘으로 이루어지는 막에, 입사광에 대하여 광학적으로 투명한 유리 기판을 고정하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 광투과층을 형성하는 상기 공정은 상기 수광 영역 및 상기 제1 전극을 덮도록, 산화 실리콘 또는 수지로 이루어지는 막을 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 기판을 제거하는 상기 공정은 상기 반도체 기판을 웨트 에칭에 의해 제거하는 공정을 포함하고 있고,
    상기 다층 구조체를 형성하는 상기 공정은 상기 웨트 에칭을 정지시키는 에칭 정지층을, 상기 반도체 기판과 상기 복수의 화합물 반도체층과의 사이에 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 반도체 기판을 제거한 후에, 상기 에칭 정지층을 웨트 에칭에 의해 제거하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  16. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 복수의 화합물 반도체층은 제1의 도전형의 고농도 캐리어층, 상기 제1의 도전형의 광흡수층, 및 상기 제1의 도전형의 캡층을 포함하고 있고,
    상기 다층 구조체를 형성하는 상기 공정은 상기 반도체 기판상에 상기 고농도 캐리어층, 상기 광흡수층 및 상기 캡층을 차례로 적층하는 공정을 포함하고 있고,
    상기 수광 영역을 형성하는 상기 공정은 해당 수광 영역으로서 적어도 상기 캡층의 일부를 포함하는 제2의 도전형의 영역을 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 수광 영역의 주위에 웅덩이를 형성하는 공정과,
    상기 제1 전극을 상기 제2 전극에 전기적으로 접속하는 배선 전극을 상기 웅덩이안에 설치하는 공정를 추가로 구비하고,
    상기 제3 전극을 형성하는 상기 공정은 상기 제3 전극이, 상기 고농도 캐리어층 중에서 상기 수광 영역의 부근에 위치하는 부분에 전기적으로 접속되도록 상기 제3 전극을 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 전극을 형성하는 상기 공정은 상기 다층 구조체를 관통하는 관통 배선을 형성하고, 해당 관통 배선을 통하여 상기 제1 전극을 상기 제2 전극에 전기적으로 접속하는 공정을 포함하고 있고,
    상기 제3 전극을 형성하는 상기 공정은 상기 제3 전극이 상기 고농도 캐리어층에 전기적으로 접속되도록 상기 제3 전극을 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  19. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 다층 구조체의 상기 제2의 주면 위에, 상기 수광 영역을 덮는 광반사막을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
  20. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 광투과층은 입사광을 집광하는 렌즈부를 포함하고 있는 것을 특징으로 하는 반도체 광검출 소자의 제조 방법.
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