KR101092147B1 - 반도체 수광 소자 및 그 제조 방법 - Google Patents

반도체 수광 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 기계적 강도를 유지하면서, 충분한 소형화가 가능한 반도체 수광 소자 등에 관한 것이다. 해당 반도체 수광 소자는 층 구조체와 유리 기판을 구비한다. 층 구조체는 차례로 적층된, 반사 방지막, n형(제1 도전형)의 고농도 캐리어층, n형의 광흡수층 및 n형의 캡층에 의해 구성된다. 층 구조체에 있어서의 반사 방지막측에는 산화 실리콘막을 통하여 유리 기판이 접착되어 있다. 유리 기판은 입사광에 대하여 광학적으로 투명하다.

Description

반도체 수광 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT-RECEIVING DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 수광 소자, 특히 이면 입사형의 반도체 수광 소자와, 그 제조 방법에 관한 것이다.
최근, CPU의 구동 주파수의 고속화(예를 들면, 10GHz 이상)에 수반하여, 시스템 장치내 및 장치간의 신호 전송을 광의 수수(授受)에 의해 실시하는 광 인터커넥션 기술이 주목되고 있다. 이 광 인터커넥션 기술에는 반도체 수광 소자 및 반도체 발광 소자라고 하는 광반도체 소자가 이용된다.
그러나, 반도체 수광 소자로서 반도체 기판을 구비하고, 상기 반도체 기판의 광입사면에 대향하는 이면측에 복수의 화합물 반도체층이 형성된 이면 입사형의 반도체 수광 소자가 알려져 있다(예를 들면, 특허 문헌 1 ~ 3 참조). 이들 특허 문헌 1 ~ 3에 기재된 반도체 수광 소자에서는 아래와 같은 목적으로, 수광부에 대응하는 기판 부분을 부분적으로 박화하고, 이 기판 부분을 둘러싸도록 두께가 있는 부분이 형성되어 있다. 제1의 목적은 반도체 기판의 광흡수에 의한 광신호 열화 또는 소실을 막는 것이다. 제2의 목적은 반도체 수광 소자를 외부 기판 등에 와이어 본딩 또는 범프 본딩에 의해 설치할 때에, 반도체 수광 소자가 데미지를 받거나 또는 파손 되는 것을 막는 것이다.
[특허 문헌 1] 일본 특개평 3-104287호 공보
[특허 문헌 2] 일본 특개평 6-296035호 공보
[특허 문헌 3] 일본 특개 2002-353564호 공보
발명자 등은 종래의 반도체 수광 소자에 대해 검토한 결과, 이하와 같은 과제를 발견했다. 즉, 상술한 특허 문헌 1 내지 3에 기재된 반도체 수광 소자는 박화된 기판 부분의 주변에 두 께가 있는 부분이 존재하므로, 반도체 수광 소자의 소형화에는 한계가 있다. 특히, 반도체 수광 소자의 어레이화를 도모하는 경우, 협(狹)피치화가 곤란하게 되기 때문에, 소자 사이즈가 커지지 않을 수 없었다(반도체 수광 소자의 컴팩트화가 곤란함).
본 발명은 상술과 같은 과제를 해결하기 위하여 이루어진 것이고, 기계적 강도를 유지하면서, 충분한 소형화가 가능한 반도체 수광 소자 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명에 관한 반도체 수광 소자는 복수의 화합물 반도체층이 적층된 반도체 수광 소자이다. 그리고, 이와 같은 복수의 화합물 반도체층을 포함하는 층 구조체의 광입사면측에는 산화 실리콘막을 통하여 입사광에 대하여 광학적으로 투명한 유리 기판이 접착되어 있다.
본 발명에 관한 반도체 수광 소자에서는 상기 층 구조체에 포함되는 복수의 화합물 반도체층이 박막화되었을 경우에도 층 구조체의 기계적 강도가 상기 유리 기판에 의해 유지되게 된다. 또, 해당 반도체 수광 소자는 상기 특허 문헌 1 내지 3에 기재된 반도체 수광 소자와 같이, 수광부에 대응하는 박화된 기판 부분의 주위에 두께가 있는 부분을 형성할 필요는 없으며, 소자의 소형화가 용이하게 된다.
또, 본 발명에 관한 반도체 수광 소자에 있어서, 상기 층 구조체에는 산화 실리콘막을 통하여 유리 기판에 접착되어 있고, 층 구조체와 유리 기판을 접착제 등을 이용하는 일 없이 접착하는 것이 가능하게 된다. 그 때문에, 유리 기판측으로부터 입사한 광은 상기 접착제 등에 의해 흡수되는 일 없이 층 구조체에 도달할 수 있다.
본 발명에 관한 반도체 수광 소자에 있어서, 상기 층 구조체는 복수의 화합물 반도체층으로서 광입사면측으로부터 차례로 적층된, 제1 도전형의 고농도 캐리어(carrier)층, 제1 도전형의 광흡수층 및 제1 도전형의 캡(cap)층을 포함한다. 적어도 캡층에는 제2 도전형의 수광 영역이 형성되어 있고, 상기 산화 실리콘막은 층 구조체에 있어서의 고농도 캐리어층측에 형성되는 것이 바람직하다.
본 발명에 관한 반도체 수광 소자에 있어서, 상기 층 구조체는 산화 실리콘막과 고농도 캐리어층과의 사이에 설치된 반사 방지막을 추가로 포함하는 것이 바람직하다. 이 경우, 수광 영역에 입사하려고 하는 광의 반사가 방지되고, 광흡수층에의 입사 광량이 증가하므로, 광감도가 향상한다.
본 발명에 관한 반도체 수광 소자는 추가로, 상기 층 구조체에 있어서의 캡층측에, 수광 영역을 덮도록 설치된 광반사막을 구비해도 된다. 이 경우, 흡수되지 않고 광흡수층을 한 번 빠져 나간 광이 광반사막에서 반사되고, 재차 광흡수층에 입사하므로(광흡수층에 있어서 흡수 확률이 향상함), 광감도가 더욱 향상한다.
상기 복수의 화합물 반도체층은 수광부와, 상기 수광부에 인접하는 제1 패드 전극 배치부와, 상기 제1 패드 전극 배치부와 함께 수광부를 사이에 두도록 설치된 제2 패드 전극 배치부에 의해 구성된다. 상기 수광부는 수광 영역의 주변을 포함하는 캡층의 일부, 이 캡층의 일부에 인접하는 광흡수층의 일부, 및 이 광흡수층의 일부에 인접하는 고농도 캐리어층의 일부를 포함한 상태에서 메사(mesa) 형상으로 성형된 영역이다. 상기 제1 패드 전극 배치부는 캡층의 일부, 광흡수층의 일부, 및 고농도 캐리어층의 일부를 포함한 상태에서 메사 형상으로 성형된 영역이다. 상기 제2 패드 전극 배치부는 캡층의 일부, 광흡수층의 일부, 및 고농도 캐리어층의 일부를 포함한 상태에서 메사 형상으로 성형된 영역이다. 또, 상기 수광부는 고농도 캐리어층에 이르는 웅덩이(窪)부를 갖는다. 이와 같은 구성에 있어서, 해당 반도체 수광 소자는 추가로, 제1 패드 전극 배치부상에 배치된 제1 패드 전극과, 상기 제1 패드 전극과 수광 영역을 전기적으로 접속하는 제1 배선 전극과, 제2 패드 전극 배치부에 배치되는 제2 패드 전극과, 상기 제2 패드 전극과 수광부의 고농도 캐리어층을 전기적으로 접속하는 제2 배선 전극을 구비하는 것이 바람직하다. 또한, 상기 제1 배선 전극은 그 일부가 수광부와 제1 패드 전극 배치부와의 사이에 걸쳐서 상기 수광부 및 이 제1 패드 전극 배치부의 측면을 따르도록 형성된다. 또, 상기 제2 배선 전극은 그 일부가 수광부의 웅덩이부와 제2 패드 전극 배치부와의 사이에 걸쳐서 상기 웅덩이부, 이 수광부 및 이 제2 패드 전극 배치부의 측면을 따르도록 형성된다.
이상과 같이, 상기 제1 패드 전극 배치부, 수광부 및 제2 패드 전극 배치부는 서로 분리되어 있으므로, 기생 용량이 보다 한층 감소될 수 있다. 또, 수광부에는 고농도 캐리어층에 이르는 웅덩이부가 형성되고, 이 웅덩이부를 통하여 수광부의 고농도 캐리어층과 제2 패드 전극이 제2 배선 전극에 의해 전기적으로 접속된다. 이 경우, 수광부의 고농도 캐리어층으로부터 전극이 직접 인출(引出)되므로, 직렬 저항이 큰 폭으로 감소될 수 있다. 그 결과, 고속의 응답 특성이 뛰어난 반도체 수광 소자가 실현된다.
또한, 상술한 구성에서는 제1 및 제2 패드 전극 배치부의 각각이 고농도 캐리어층의 일부, 광흡수층의 일부 및 캡층의 일부를 포함하고 있으므로, 제1 패드 전극과 제2 패드 전극을 거의 동일한 높이에 배치하는 것도 용이하게 된다. 그리고, 해당 반도체 수광 소자의 실장을 범프 본딩에 의해 실현되는 것도 가능하게 된다.
또, 상기 제1 패드 전극 배치부뿐만 아니라, 상기 제2 패드 전극 배치부도 수광부와 분리되어 있으므로, 수광부와 제1 패드 전극과의 간격 및 수광부와 제2 패드 전극과의 간격이 비교적 넓어진다. 그러나, 상술한 바와 같이 수광부의 고농도 캐리어층으로부터 전극이 직접 인출되어 있으므로, 배선 길이가 길어져도 직렬 저항은 큰 폭으로 감소된다.
본 발명에 관한 반도체 수광 소자에 있어서, 상기 웅덩이부는 수광 영역을 둘러싸도록 홈(溝) 형상으로 형성되는 것이 바람직하다. 이 경우, 수광부의 고농도 캐리어층과 제2 배선 전극과의 접속 면적이 커지고, 직렬 저항이 보다 한층 감소될 수 있다.
상기 제1 패드 전극 및 제2 패드 전극에는 범프 전극이 배치되어도 된다. 이 경우, 배선 저항이 증가하는 일 없이, 해당 반도체 수광 소자의 실장이 가능하게 된다.
본 발명에 관한 반도체 수광 소자는 상기 수광부와 동일한 구조의 하나 또는 복수의 수광부를 구비해도 되고, 이 경우 이들 수광부는 어레이 형상으로 병설(竝設)된다.
상기 유리 기판에는 입사광을 집광하는 렌즈부가 형성되어도 된다. 이 경우, 입사광의 조사 범위에 비해 수광 영역이 작은 경우에도, 효율적으로 입사광을 집광할 수 있다. 또, 상기 렌즈부는 상기 층 구조체에 대면하는 유리 기판의 면과 반대측의 최표면에서부터 층 구조체측으로 형성되는 것이 바람직하다. 이 경우, 렌즈부가 형성된 유리 기판을 용이하게 접착할 수 있다. 또, 접착전에 렌즈부가 가공되게 되므로, 가공 방법 등에 제한을 받는 일이 적고, 렌즈 형상 등의 설계의 자유도가 증가한다.
본 발명에 관한 반도체 수광 소자의 제조 방법은 반도체 기판과, 입사광에 대하여 광학적으로 투명한 유리 기판을 준비하는 제1 공정과, 상기 반도체 기판의 한 쪽 면측에, 복수의 화합물 반도체층을 포함하는 층 구조체를 형성하는 제2 공정과, 상기 층 구조체를 사이에 두고 반도체 기판과는 반대측에 산화 실리콘막을 형성하는 제3 공정과, 이 산화 실리콘막이 유리 기판의 한 쪽 면과 접촉하도록, 상기 산화 실리콘막을 통하여 이 유리 기판을 층 구조체에 접착하는 제4 공정과, 이 제4 공정 이후에 실시되는 공정에 있어서 상기 층 구조체에 접촉하고 있는 반도체 기판을 제거하는 제5 공정을 적어도 구비한다.
본 발명에 관한 제조 방법에서는 복수의 화합물 반도체층을 포함하는 층 구조체의 최표면측에 형성된 산화 실리콘막이 유리 기판의 한 쪽 면과 접촉하도록, 층 구조체가 형성된 반도체 기판과 유리 기판이 접착된 후에, 반도체 기판이 제거된다. 그 때문에, 상기 층 구조체의 광입사면측에 산화 실리콘막을 통하여 유리 기판이 접착된 반도체 수광 소자가 용이하게 얻어진다.
본 발명에 관한 제조 방법에서는 반도체 기판이 제거된 후에도 유리 기판이 존재하므로, 층 구조체에 포함되는 복수의 화합물 반도체층이 박막화되었을 경우에도, 층 구조체의 기계적 강도가 상기 유리 기판에 의해 유지되게 된다. 또, 해당 제조 방법에 의해 얻어진 반도체 수광 소자는 상기 특허 문헌 1 ~ 3에 기재된 반도체 수광 소자와 같이, 박화된 기판 부분의 주위에 두께가 있는 부분을 형성할 필요는 없고, 소자의 소형화가 용이하게 실현될 수 있다. 또한, 유리 기판이 접착되기 이전은 반도체 기판에 의해 층 구조체의 기계적 강도가 유지되게 된다.
본 발명에 관한 제조 방법에 있어서, 상기 층 구조체는 산화 실리콘막을 통하여 유리 기판에 접착되어 있으므로, 적층된 복수의 화합물 반도체층은 유리 기판에 접착제 등을 이용하는 일 없이 접착된다. 그 때문에, 유리 기판측으로부터 입사된 광은 상기 접착제 등에 의해 흡수되는 일 없이 적층된 복수의 화합물 반도체층에 도달할 수 있다.
반도체 기판을 제거하는 상기 제5 공정에서는 반도체 기판을 웨트 에칭에 의해 제거하는 것이 바람직하다.
본 발명에 관한 제조 방법은 추가로, 상기 제1 공정과 상기 제2 공정과의 사이에 실시되는 공정에 있어서, 반도체 기판과 상기 층 구조체와의 사이에 위치하고, 상기 웨트 에칭을 정지시키기 위한 에칭 정지층을 형성하는 제1 서브 공정과, 상기 제5 공정 이후에 실시되는 공정에 있어서 상기 에칭 정지층을 웨트 에칭에 의해 제거하는 제6 공정을 구비하는 것이 바람직하다. 이 경우, 반도체 기판의 에칭이 가능하게 되고, 에칭 정지층을 에칭할 수 없는 에칭액과, 에칭 정지층의 에칭이 가능한 한편 화합물 반도체층의 에칭을 할 수 없는 에칭액을 적절히 선택함으로써, 반도체 기판을 제거한 후에 에칭 정지층만을 제거할 수 있다. 그 때문에, 층 구조체(복수의 화합물 반도체층)를 남겨서 반도체 기판을 확실하고 용이하게 제거할 수 있다.
본 발명에 관한 제조 방법은 추가로, 상기 제1 서브 공정과 상기 제2 공정과의 사이에 실시되는 공정에 있어서, 에칭 정지층과 층 구조체와의 사이에 위치하고, 복수의 화합물 반도체층을 에칭액으로부터 보호하기 위한 보호층을 형성하는 제2 서브 공정을 구비하는 것이 바람직하다. 이 경우, 층 구조체(복수의 화합물 반도체층)가 에칭액에 의해 오염되는 것이 확실하게 방지된다.
또, 본 발명에 관한 제조 방법에 있어서, 상기 층 구조체는 복수의 화합물 반도체층으로서 반도체 기판에 대면하는 측으로부터 차례로 적층된, 제1 도전형의 캡층, 제1 도전형의 광흡수층, 및 제1 도전형의 고농도 캐리어층을 포함하는 것이 바람직하다.
본 발명에 관한 제조 방법은 추가로, 상기 제2 공정과 상기 제3 공정과의 사이에 실시되는 공정에 있어서, 층 구조체와 산화 실리콘막과의 사이에 위치하도록, 이 층 구조체를 사이에 두고 반도체 기판과는 반대측에 반사 방지막을 형성하는 제3 서브 공정을 구비해도 된다. 이 경우, 광흡수층에 입사하려고 하는 광의 반사가 방지되고, 광흡수층에 있어서의 입사 광량이 증가하므로, 광감도가 향상한다.
본 발명에 관한 제조 방법은 추가로, 상기 제5 공정 이후에 실시되는 공정에 있어서, 적어도 캡층에 제2 도전형의 수광 영역을 형성하는 제7 공정과, 이 제7 공정 이후에 실시되는 공정에 있어서 캡층으로부터 고농도 캐리어층까지 이르는 웅덩이부를 형성하는 제8 공정과, 상기 제7 공정 이후에 실시되는 공정에 있어서 상기 수광부, 상기 제1 패드 전극 배치부 및 상기 제2 패드 전극 배치부를, 각각 메사 형상으로 성형하는 제9 공정과, 제1 패드 전극 배치부상에 제1 패드 전극을 형성하는 제10 공정과, 제2 패드 전극 배치부상에 제2 패드 전극을 형성하는 제11 공정과, 상기 제1 배선 전극을, 그 일부가 수광부와 제1 패드 전극 배치부와의 사이에 걸쳐서 상기 수광부 및 이 제1 패드 전극 배치부의 측면을 따르도록 형성하는 제12 공정과, 상기 제2 배선 전극을, 그 일부가 수광부의 웅덩이부와 제2 패드 전극 배치부와의 사이에 걸쳐서 상기 웅덩이부, 상기 수광부 및 상기 제2 패드 전극 배치부의 측면을 따르도록 형성하는 제13 공정을 구비해도 된다.
이 경우, 상기 제1 패드 전극 배치부, 수광부 및 제2 패드 전극 배치부가 분리되므로, 기생 용량이 보다 한층 감소될 수 있다. 또, 수광부에 고농도 캐리어층에 이르는 웅덩이부가 형성되고, 이 웅덩이부를 통하여 수광부의 고농도 캐리어층과 제2 패드 전극이 제2 배선 전극에 의해 전기적으로 접속된다. 이와 같이, 수광부의 고농도 캐리어층으로부터 전극이 직접 인출되게 되고, 직렬 저항이 큰 폭으로 감소된다. 그 결과, 고속의 응답 특성이 뛰어난 반도체 수광 소자가 얻어진다.
또, 상술한 구성에 있어서, 제1 패드 전극 배치부, 수광부 및 제2 패드 전극 배치부의 각각은 고농도 캐리어층의 일부, 광흡수층의 일부 및 캡층의 일부를 포함하고 있으므로, 제1 패드 전극과 제2 패드 전극을 거의 동일한 높이에 배치하는 것도 용이하게 된다. 추가로, 해당 반도체 수광 소자가 범프 본딩에 의해 설치 가능하게 된다.
추가로, 제1 패드 전극 배치부뿐만 아니라, 제2 패드 전극 배치부도 수광부와 분리되어서 형성되므로, 수광부와 제1 패드 전극과의 간격 및 수광부와 제2 패드 전극과의 간격이 비교적 넓어진다. 그러나, 상술한 바와 같이 수광부의 고농도 캐리어층으로부터 전극이 직접 인출되어 있으므로, 배선 길이가 길어져도 직렬 저항은 큰 폭으로 감소된다.
본 발명에 관한 제조 방법은 추가로, 상기 제7 공정 이후에 실시되는 공정에 있어서, 수광 영역을 덮도록 광반사막을 형성하는 제14 공정을 구비해도 된다. 이 경우, 흡수되지 않고 광흡수층을 한 번 빠져 나간 광이 광반사막에서 반사되고, 재차 광흡수층에 입사하므로(광흡수층에 있어서 흡수 확률이 향상함), 광감도가 향상한다.
본 발명에 관한 제조 방법에 있어서, 상기 유리 기판에는 입사광을 집광하는 렌즈부가 형성되는 것이 바람직하다. 이 경우, 입사광의 조사 범위에 비해 수광 영역이 작은 경우에도 효율적으로 입사광을 집광할 수 있다. 상기 렌즈부는 층 구조체에 대면하는 유리 기판의 면과 반대측의 최표면에서부터 층 구조체측으로 형성되는 것이 바람직하다. 이 경우, 렌즈부가 형성된 유리 기판을 층 구조체에 용이하게 접착할 수 있다. 또, 접착전에 렌즈부가 가공되게 되므로, 가공 방법 등에 제한을 받는 일이 적고, 렌즈 형상 등의 설계의 자유도가 증가한다.
또한, 본 발명에 관한 각 실시예는 이하의 상세한 설명 및 첨부 도면에 의해 더욱 충분히 이해 가능하게 된다. 이것들 실시예는 단지 예시를 위하여 나타나는 것이며, 본 발명을 한정하는 것이라고 생각해서는 안된다.
또, 본 발명의 새로운 응용 범위는 이하의 상세한 설명으로부터 밝혀진다. 그러나, 상세한 설명 및 특정의 사례는 본 발명의 매우 적합한 실시예를 나타내는 것이지만, 예시를 위해서만 나타나고 있는 것이며, 본 발명의 사상 및 범위에 있어서 각종 변형 및 개량은 이 상세한 설명으로부터 당업자에게는 자명하다는 것은 분명하다.
본 발명에 의하면, 기계적 강도를 유지하면서, 충분히 소형화를 가능하게 하는 반도체 수광 소자 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 개략적인 구성을 나타내는 평면도.
도 2는 도 1에 나타난 반도체 수광 소자의 II-II 선을 따른 단면 구조를 설명하기 위한 도면.
도 3은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(1번째).
도 4는 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(2번째).
도 5는 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(3번째).
도 6은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(4번째).
도 7은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(5번째).
도 8은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(6번째).
도 9는 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(7번째).
도 10은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(8번째).
도 11은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(9번째).
도 12는 본 발명에 관한 반도체 수광 소자의 제1 실시예의 제조 공정을 설명하기 위한 단면도(10번째).
도 13은 본 발명에 관한 반도체 수광 소자의 제2 실시예의 단면 구조를 설명하기 위한 도면.
도 14는 본 발명에 관한 반도체 수광 소자의 제2 실시예의 제조 공정을 설명하기 위한 단면도(1번째).
도 15는 본 발명에 관한 반도체 수광 소자의 제2 실시예의 제조 공정을 설명하기 위한 단면도(2번째).
도 16은 본 발명에 관한 반도체 수광 소자의 제2 실시예의 제조 공정을 설명하기 위한 단면도(3번째).
도 17은 본 발명에 관한 반도체 수광 소자의 제3 실시예(어레이 구조)의 단면 구조를 설명하기 위한 도면.
도 18은 본 발명에 관한 반도체 수광 소자의 제4 실시예(어레이 구조)의 단면 구조를 설명하기 위한 도면.
도 19는 본 발명에 관한 반도체 소자가 적용 가능한 광 인터커넥션 시스템의 개략적인 구성을 나타내는 도면.
<부호의 설명>
1 유리 기판, 1a 렌즈부,
1b 최표면, 2 반사 방지막,
3(3a, 3b) 고농도 캐리어층, 5(5a, 5b) 광흡수층,
7(7a, 7b) 캡층, 9 수광 영역,
10 산화 실리콘막, 11 수광부,
13 웅덩이부, 19 패시베이션막,
21 제1 패드 전극 배치부, 23 제1 패드 전극,
31 제2 패드 전극 배치부, 33 제2 패드 전극,
41 범프 전극, 43 제1 배선 전극,
45 제2 배선 전극, 51 반도체 기판,
52 버퍼층, 53 에칭 정지층,
54 보호층, 101 광 인터커넥션 시스템,
103 반도체 발광 소자, 105 구동 회로,
107 광도파로(光導波路) 기판,107a 광도파로,
109 증폭 회로, LS 층 구조체,
M1, M2 모듈, PD1, PD2 반도체 수광 소자,
PD3, PD4 반도체 수광 소자 어레이.
이하, 본 발명에 관한 반도체 수광 소자 및 그 제조 방법의 각 실시예를, 도 1 내지 도 19를 이용하여 상세하게 설명한다. 또한, 도면의 설명에 있어서, 동일한 요소 또는 동일한 기능을 갖는 요소에는 동일한 부호를 이용하는 것으로 하여, 중복하는 설명은 생략한다.
(제1 실시예)
도 1은 본 발명에 관한 반도체 수광 소자의 제1 실시예의 개략적인 구성을 나타내는 평면도이다. 도 2는 도 1에 있어서의 II-II 선을 따른, 제1 실시예에 관 한 반도체 소자의 단면 구조를 설명하기 위한 도면이다. 또한, 도 1에 있어서, 범프 전극(41)은 생략되어 있다.
이 제1 실시예에 관한 반도체 수광 소자 PD1은 층 구조체 LS와, 유리 기판(1)을 구비하고 있다. 이 반도체 수광 소자 PD1은 광이 유리 기판(1)측으로부터 층 구조체 LS에 입사하는 이면 입사형의 반도체 수광 소자이다. 또, 반도체 수광 소자 PD1은 예를 들면 파장대 0.85㎛ 의 근거리 광통신용 수광 소자이다.
층 구조체 LS는 차례로 적층된, 반사 방지막(2), n형(제1 도전형)의 고농도 캐리어층(3), n형의 광흡수층(5) 및 n형의 캡층(7)을 포함하고 있다. 층 구조체 LS에 있어서의 반사 방지막(2)측에는 막(10)을 통하여 유리 기판(1)이 접착되어 있다. 유리 기판(1)은 그 두께가 0.3mm 정도이며, 입사광에 대하여 광학적으로 투명하다. 막(10)은 층 구조체 LS의 고농도 캐리어층(3)(반사 방지막(2))측에 형성된다. 막(10)은 산화 실리콘(SiO2)으로 이루어지고, 그 두께가 0.1㎛ 정도이다.
반사 방지막(2)은 고농도 캐리어층(3)과 산화 실리콘막(10)과의 사이에 위치하고, 예를 들면 SiNX로 이루어진다. 반사 방지막(2)의 두께는 해당 반사 방지막(2)의 굴절 비율을 n 으로 하고, 수광 파장을 λ 로 하면, λ/4n 으로 설정되어 있다. 예를 들면, 파장대(帶) 0.85㎛ 의 근거리 광통신용 수광 소자의 경우, 반사 방지막(2)의 두께는 1000~3000Å 로 된다.
층 구조체 LS는 수광부(11)와, 제1 패드 전극 배치부(21)와 제2 패드 전극 배치부(31)에 형성되어 있다. 수광부(11), 제1 패드 전극 배치부(21) 및 제2 패드 전극 배치부(31)는 유리 기판(1)의 위에 서로 분리된 상태로 배치되게 된다.
수광부(11)는 n형의 고농도 캐리어층(3a), n형의 광흡수층(5a) 및 n형의 캡층(7a)을 포함하고 메사 형상(이 실시예에서는 원추대(圓錐臺) 형상)으로 되어 있다. 캡층(7a)에는 p형(제2 도전형)의 수광 영역(9)이 형성되어 있다. 수광부(11)의 꼭대기(頂)부, 및 수광 영역(9)은 광입사 방향으로부터 보아 원형 형상을 나타내고 있다.
수광부(11)의 꼭대기부에는 광입사 방향으로부터 보아 수광 영역(9)의 외측에 웅덩이부(13)가 형성되어 있다. 웅덩이부(13)는 고농도 캐리어층(3a)에 이르러서, 수광 영역(9)을 둘러싸도록 홈 형상으로 형성되어 있다. 이로 인해, 수광부(11)는 수광 영역(9)을 포함하고 메사 형상으로 된 내측 부분(11a)과, 해당 내측 부분(11a)을 둘러싸도록 위치하는 외측 부분(11b)을 포함하여 구성되게 된다. 웅덩이부(13)는 광입사 방향으로부터 보아 수광 영역(9)의 가장자리를 따르면서 수광부(11)의 꼭대기부의 일부(제1 패드 전극 배치부(21) 근방 부분)를 남기도록 C 자 형상으로 형성되어 있다.
수광 영역(9)의 표면측에는 고리 형상의 컨택트 전극(15)이 배치되어 있다. 이 컨택트 전극(15)은 수광 영역(9)과 전기적으로 접속되어 있다. 컨택트 전극(15)은 Ti-Pt-Au 로 이루어지고, 그 두께는 1000nm 정도이다. 또한, 컨택트 전극(15)은 도 2에 있어서, 수광 영역(9)(캡층(7a))에 매립되도록 배치되어 있으나, 이것에 한정되는 일 없이, 수광 영역(9)(캡층(7a))의 위에 배치하도록 해도 된다.
웅덩이부(13)의 저(底)부에는 컨택트 전극(17)이 배치되어 있다. 이 컨택트 전극(17)은 고농도 캐리어층(3a)과 전기적으로 접속되어 있다. 컨택트 전극(17)은 Au-Ge/Ni/Au의 적층체로 이루어지고, 그 두께는 1000nm 정도이다. 컨택트 전극(17)도 웅덩이부(13)와 동일하게, 광입사 방향으로부터 보아 C 자 형상으로 형성되게 된다.
수광부(11)의 표면측에는 수광 영역(9)을 덮도록 패시베이션막(19)이 형성되어 있다.
제1 패드 전극 배치부(21) 및 제2 패드 전극 배치부(31)는 n형의 고농도 캐리어층(3b), n형의 광흡수층(5b) 및 n형의 캡층(7b)을 포함하고 메사 형상(이 실시예에서는 원추대 형상)으로 되어 있다. 제1 패드 전극 배치부(21) 및 제2 패드 전극 배치부(31)의 꼭대기부는 광입사 방향으로부터 보아 원형 형상을 나타내고 있다.
제1 패드 전극 배치부(21)의 꼭대기부에는 패시베이션막(19)의 위에 제1 패드 전극(23)이 배치되어 있다. 제2 패드 전극 배치부(31)의 꼭대기부에는 패시베이션막(19)의 위에 제2 패드 전극(33)이 배치되어 있다. 제1 패드 전극(23) 및 제2 패드 전극(33)은 Ti-Pt-Au 로 이루어지고, 그 두께는 1.5㎛ 정도이다. 제1 패드 전극(23) 및 제2 패드 전극(33)은 유리 기판(1)으로부터의 높이가 거의 동일하게 되고, 광입사 방향으로부터 보아 원형 형상을 나타내고 있다. 제1 패드 전극(23) 및 제2 패드 전극(33)의 각각은 도 2에 나타낸 바와 같이 범프 전극(41)이 배치된다.
고농도 캐리어층(3(3a, 3b))은 화합물 반도체층에 있어서, 예를 들면 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs(Al 조성 0.3)로 이루어진다. 고농도 캐리어층(3(3a, 3b))의 두께는 2㎛ 정도이다. 고농도 캐리어층(3)의 Al 조성비는 0.3 이상으로 하는 것이 바람직하다. 파장 850nm 이상의 광을 수광한다면 Al 조성비 x는 0.04 이면 되지만, 보다 적합한 고농도 캐리어층(3)으로서는 Al 조성비는 0.3 이상이 바람직하다. 단, 고농도 캐리어층(3)의 Al 조성비는 수광하는 광의 파장에 의해 적절히 결정되어서 양호하고, 예를 들면 파장 650nm 의 단파장 광을 수광하면, Al 조성비는 0.4 이상이 필요하다.
광흡수층(5(5a, 5b))은 화합물 반도체층에 있어서, 예를 들면 캐리어 농도가 1×1014/㎤ 정도의 GaAs로 이루어진다. 광흡수층(5(5a, 5b))의 두께는 3㎛ 정도이다.
캡층(7(7a, 7b))은 화합물 반도체층에 있어서, 예를 들면 캐리어 농도가 5×1015/㎤ 정도의 AlGaAs(Al 조성 0.3)로 이루어진다. 캡층(7(7a, 7b))의 두께는 0.3㎛ 정도이다.
수광 영역(9)은 캡층(7a)의 원하는 영역에 P형 불순물(예를 들면, Zn)을 열확산시키고, 해당 영역을 p형으로 반전시킨 것이고, 그 깊이는 0.4㎛ 정도이다. 수광 영역(9)의 지름은 5~200㎛φ 이다. 웅덩이부(13)(홈)의 폭은 5㎛ 정도이다. 단, 수광 지름은 수광 소자에 구해지는 특성에 의존하므로, 1㎛ ~ 10mm 까지의 넓은 범위에서 설계 가능하다.
컨택트 전극(15)과 제1 패드 전극(23)은 제1 배선 전극(43)에 의해 전기적으 로 접속되어 있다. 제1 배선 전극(43)은 수광부(11)와 제1 패드 전극 배치부(21)과의 사이에 걸쳐서 패시베이션막(19)의 위에 배치되어 있다. 제1 배선 전극(43)은 수광부(11)에 있어서의 웅덩이부(13)가 형성되어 있지 않은 영역의 위를 통과하고, 수광부(11)의 측면 및 제1 패드 전극 배치부(21)의 측면을 따르도록 뻗고 있다. 제1 배선 전극(43)은 Ti-Pt-Au 로 이루어지고, 그 두께는 1.5㎛ 정도이다.
제1 배선 전극(43)에 있어서의 수광부(11)상에 위치하는 부분은 수광 영역(9)을 덮도록 해당 수광 영역(9)상에 위치하고, 원형 형상을 나타내고 있다. 이 실시예에 있어서, 제1 배선 전극(43)에 있어서의 수광부(11)상에 위치하는 부분은 광반사막으로서 기능한다. 또한, 제1 배선 전극(43)은 별도로 광반사막을 형성하도록 구성해도 된다.
제1 배선 전극(43)은 그 일단이 패시베이션막(19)에 형성된 컨택트홀(19a)을 통과하여 컨택트 전극(15)에 접속되고, 그 타단이 제1 패드 전극(23)에 접속된다. 이로 인해, 수광 영역(9)은 컨택트 전극(15) 및 제1 배선 전극(43)을 통과하여 제1 패드 전극(23)(범프 전극(41))에 전기적으로 접속된다. 즉, 수광 영역(9)측의 전극의 취출은 컨택트 전극(15), 제1 배선 전극(43), 제1 패드 전극(23) 및 범프 전극(41)에 의해 실현된다.
컨택트 전극(17)과 제2 패드 전극(33)은 제2 배선 전극(45)에 의해 전기적으로 접속되어 있다. 제2 배선 전극(45)은 수광부(11)의 웅덩이부(13)와 제2 패드 전극 배치부(31)와의 사이에 걸쳐서 패시베이션막(19)의 위에 배치되어 있다. 제2 배선 전극(45)에 있어서의 수광부(11)상에 위치하는 부분은 제1 배선 전극(43)과 접 촉하지 않도록, 광입사 방향으로부터 보아 C 자 형상으로 형성되어 있다. 제2 배선 전극(45)은 웅덩이부(13)를 구성하는 측면, 수광부(11)의 측면 및 제2 패드 전극 배치부(31)의 측면을 따르도록 뻗고 있다. 제2 배선 전극(45)은 Ti-Pt-Au 로 이루어지고, 그 두께는 1.5㎛ 정도이다.
제2 배선 전극(45)은 그 일단이 패시베이션막(19)에 형성된 컨택트홀(19a)을 통과하여 컨택트 전극(17)에 접속되고, 그 타단이 제2 패드 전극(33)에 접속된다. 이로 인해, 고농도 캐리어층(3a)은 컨택트 전극(17) 및 제2 배선 전극(45)을 통과하여 제2 패드 전극(33)(범프 전극(41))에 전기적으로 접속된다. 즉, 고농도 캐리어층(3a)측의 전극의 취출은 컨택트 전극(17), 제2 배선 전극(45), 제2 패드 전극(33) 및 범프 전극(41)에 의해 실현된다.
다음에, 상술과 같은 구조를 갖는 반도체 수광 소자 PD1의 제조 방법에 대하여 도 3 내지 도 12를 참조하여 설명한다. 도 3 내지 도 12는 제1 실시예에 관한 반도체 수광 소자의 제조 방법을 설명하기 위한 설명도이며, 해당 반도체 수광 소자의 종단면 구성을 나타내고 있다.
이 제조 방법에서는 이하의 제1 공정 ~ 제11 공정을 차례로 실행한다.
(제1 공정)
우선, 반도체 기판(51)과 유리 기판(1)을 준비한다.
(제2 공정)
반도체 기판(51)은 예를 들면 그 두께가 300~500㎛ 이고, 캐리어 농도가 1× 1018/㎤ 정도의 n형 GaAs로 이루어진다. 반도체 기판(51)의 위에, 하이드라이드 기상 성장법, 클로라이드 기상 성장법, 유기 금속 화학 기상 증착법(MOCVD법) 또는 분자선 성장법(MBE법) 등에 의해, 버퍼층(52), 에칭 정지층(53) 및 보호층(54)을 차례로 성장시켜서 적층한다(도 3 참조). 그 후, 보호층(54)의 위에, 하이드라이드 기상 성장법, 클로라이드 기상 성장법, MOCVD법 또는 MBE법 등에 의해 n형의 캡층(7), n형의 광흡수층(5) 및 n형의 고농도 캐리어층(3)을 차례로 성장시켜서 적층한다(도 3 참조).
버퍼층(52)은 논-도핑의 GaAs로 이루어지고, 그 두께는 0.05㎛ 정도이다. 에칭 정지층(53)은 논-도핑의 AlGaAs(Al 조성 0.4)로 이루어지고, 그 두께는 1.0㎛ 정도이다. 에칭 정지층(53)은 반도체 기판(51)과 캡층(7)과의 사이에 위치하도록 형성되게 된다. 에칭 정지층(53)의 Al 조성비는 0.4 이상으로 하는 것이 바람직하다. 이것은 이 Al0 .5Ga0 .5As는 후술하는 GaAs를 에칭할 때에 사용되는 에칭액에 의해서 에칭되기 어렵기 때문이다. 보호층(54)은 논-도핑의 GaAs로 이루어지고, 그 두께는 0.2㎛ 정도이다. 보호층(54)은 에칭 정지층(53)과 캡층(7)과의 사이에 위치하도록 형성된다.
(제3 공정)
제3 공정에서는 플라즈마 화학 기상 증착(Plasma Chemical Vapor Deposition： PCVD) 법에 의해, 고농도 캐리어층(3)의 위에 반사 방지막(2) 및 막(10)을 차례로 형성한다(도 3 참조). 반사 방지막(2)은 막(10)과 고농도 캐리어층(3)과의 사이 에 위치하도록 형성된다.
이상의 제1 및 제2 공정에 의해, 층 구조체 LS 및 막(52~54, 10)이 반도체 기판(51)의 위에 형성된다.
(제4 공정)
제4 공정에서는 층 구조체 LS 및 막(52~54, 10)이 형성된 반도체 기판(51)과 유리 기판(1)을 접착한다(도 4 참조). 우선, 해당 유리 기판(1)의 한 쪽 면(표면)을 청정(淸淨)화한다. 다음에, 유리 기판(1)의 청정화된 표면과 반도체 기판(51)의 최표면막(10)이 서로 접촉하도록 유리 기판(1)과 반도체 기판(51)을 중합(重合)한다. 이와 같이 중합한 상태에서 가압 및 가열을 행하고, 양(兩) 기판(51, 1)을 융착에 의해 첩합(貼合)한다.
구체적으로는 중합한 유리 기판(1)과 반도체 기판(51)과의 사이에 가하는 압력은 약 98kPa 이고, 이 때의 가열 온도로서는 500~700℃ 이 바람직하다. 반도체 기판(51)상의 최표면막(10)은 산화 실리콘으로 이루어지므로, 이와 같은 조건에서 가압 및 가열을 행함으로써, 최표면막(10)과 유리 기판(1)의 표면이 융착하고, 반도체 기판(51)과 유리 기판(1)이 서로 접착된다.
또한, 이 첩합 공정을 실시할 때에는 유리 기판(1)의 표면뿐만 아니라, 반도체 기판(51)상의 최표면막(10)도 청정하는 것이 바람직하다. 그러기 위해서는 예를 들면 최표면막(10)을 형성한 PCVD 장치로부터 반도체 기판(51)을 취출한 직후에 융착 작업을 행하는 등의 고안을 행하면 좋다.
또, 사용하는 유리 기판은 GaAs의 열팽창 계수에 가까운 것을 사용하는 것이 매우 적합하다. 이로 인해, 가열 후의 냉각 공정에 있어서, 열팽창 계수의 차에 의해 반도체 기판(51)과 유리 기판(1)과의 사이에 생기는 응력을 극히 감소시킬 수 있고, 응력에 기인하는 접착 강도의 저하 및 결정 결함의 발생을 최소한으로 억제할 수 있다.
(제5 공정)
제5 공정에서는 반도체 기판(51)을 제거한다. 유리 기판(1)과 반도체 기판(51)이 첩합된 후에는 유리 기판(1)의 반대측에 있어서, 반도체 기판(51)의 다른 쪽 면(이면)이 노출되어 있다. 이 공정에서는 반도체 기판(51)의 이면측으로부터, 반도체 기판(51)과 버퍼층(52)을 에칭에 의해 제거한다.
우선, 반도체 기판(51)과 버퍼층(52)을 에칭할 수 있고, 에칭 정지층(53)에 대해 에칭 속도가 늦은 에칭액을 이용하여, 반도체 기판(51)과 버퍼층(52)을 제거한다. 이 후의 제6 공정에서 에칭 정지층(53)을 에칭할 수 있고, 보호층(54)에 대해 에칭 속도가 늦은 에칭액을 이용하여 에칭 정지층(53)을 제거한다. 이로 인해, 층 구조체 LS 등이 적층된 유리 기판(1)이 얻어진다.
사용하는 에칭액으로서는 암모니아수(NH4OH)와 과산화 수소(H2O2)와의 혼합 용액(NH4OH：H2O2=1：5), 및 염산(HCl)이 바람직하다. 우선, 서로 첩합된 유리 기판(1)과 반도체 기판(51)을 NH4OH와 H2O2와의 혼합 용액에 담근다. 이로 인해, 반도체 기판(51)은 이면측보다 에칭된다. 에칭이 진행되고, 반도체 기판(51)이 제거되면, 계속하여 반도체 기판(51)상으로 성장했던 버퍼층(52)(GaAs)이 에칭되기 시작 한다. 그 후, 에칭이 다시 진행되면, 버퍼층(52)이 제거되고, 에칭액안에서 에칭 정지층(53)이 노출된다. 여기서, 에칭 정지층(53)(Al0.5Ga0.5As)은 이 에칭액에서는 에칭 속도가 매우 늦기 때문에, 에칭 정지층(53)이 노출되었을 때에 에칭이 자동적으로 정지된다. 이와 같이 하여, 우선, 반도체 기판(51)과 버퍼층(52)이 제거된다.
(제6 공정)
제6 공정에서는 에칭 정지층(53)과 보호층(54)을 제거한다. 제5 공정에 계속하여, 에칭 정지층(53), 보호층(54) 및 층 구조체 LS 등이 남은 유리 기판(1)을 NH4OH와 H2O2와의 혼합 용액으로부터 취출하고, 물로 씻고(水洗) 건조한 후에, 염산액에 담근다. 이 때, 에칭 속도를 빠르게 하기 위하여 HCl액을 미리 50℃ 정도로 가열하면 바람직하다. GaAs는 HCl에서는 거의 에칭되지 않기 때문에, 이번은 에칭 정지층(53)만이 에칭되고, 보호층(54)(GaAs)이 노출되었을 때에 에칭이 자동적으로 정지된다(도 5 참조). 이와 같이 하여, 에칭 정지층(53)이 제거된다.
다음에, 보호층(54)을 제거한다(도 6 참조). 보호층(54)의 제거는 NH4OH와 H2O2와의 혼합 용액에 의해 행할 수 있다. 보호층(54)은 또한 GaAs이므로, 이 후에 노출하는 캡층은 AlGaAs층으로 되어 있으므로 이 에칭액에서는 에칭되지 않는다.
(제7 공정)
제7 공정에서는 캡층(7)상에, SiO2 또는 SiNX로 이루어지는 막(55)을 형성한다. 그리고, 수광 영역(9)을 형성할 예정 위치에 존재하는 막(55)을 패터닝하여 개 구한다(도 7 참조). 그 후, 캡층(7)상에 패턴화된 막(55)을 마스크로 하여 불순물(예를 들면, Zn 등)을 열확산시키고, 캡층(7)의 일부를 p형으로 반전시킨다. 이로 인해, 수광 영역(9)이 형성되게 된다(도 7 참조). 그리고, 막(55)을 버파드훅산(BHF)에 의해 제거한다.
(제8 공정)
제8 공정에서는 캡층(7)상에 웅덩이부(13)를 형성할 예정 위치에 개구를 갖는 레지스트막(56)을 형성한다. 레지스트막(56)의 형성은 포토리소그래피법을 이용할 수 있다. 그리고, 레지스트막(56)을 마스크로 하여 Br2와 메탄올과의 혼합액에 의해 고농도 캐리어층(3)이 노출할 때까지 에칭(웨트 에칭)한다. 이로 인해, 웅덩이부(13)가 형성되게 된다(도 8 참조). 계속하여, 레지스트막(56)을 제거(리무브)한다.
(제9 공정)
제9 공정에서는 캡층(7)상에, 원하는 위치에 개구를 갖는 레지스트막(57)을 형성한다. 레지스트막(57)의 형성은 포토리소그래피법을 이용할 수 있다. 그리고, 레지스트막(57)을 마스크로 하여 Br2와 메탄올과의 혼합액에 의해 반사 방지막(2)이 노출할 때까지 에칭(웨트 에칭)하여 웅덩이부를 형성한다. 이로 인해, 수광부(11), 제1 패드 전극 배치부(21) 및 제2 패드 전극 배치부(31)가 서로 전기적으로 분리되어서 메사 형상으로 형성된다(도 9 참조). 즉, 수광부(11)가 고농도 캐리어층(3a), 광흡수층(5a) 및 캡층(7a)을 포함하고, 제1 패드 전극 배치부(21) 및 제2 패드 전 극 배치부(31)가 고농도 캐리어층(3b), 광흡수층(5b) 및 캡층(7b)을 포함하게 된다. 이 때, 외측 부분(11b)에 대응하는 위치에 레지스트막(57)을 존재하게 함으로써, 깊이 방향뿐만 아니라 횡방향으로의 에칭의 진행을 적절히 제어할 수 있고, 웅덩이부(13)의 형성, 및 수광부(11)와 제1 패드 전극 배치부(21)와 제2 패드 전극 배치부(31)와의 분리를 적절히 행할 수 있다. 그 결과, 반도체 수광 소자 PD1을 제조할 때의 제품 비율을 높게 할 수 있다. 계속하여, 레지스트막(57)을 제거한다.
(제10 ~ 제13 공정)
제10 ~ 제13 공정을 이하에 나타낸다. 이들 공정에서는 웅덩이부(13)에 대응하는 위치에 개구를 갖는 레지스트막(도시하지 않음)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여 웅덩이부(13)가 형성됨으로써 노출한 고농도 캐리어층(3(3a))상에, 증착과 리프트 오프법에 의해 Au-Ge/Ni/Au 로 이루어지는 컨택트 전극(17)을 형성한다(도 10 참조). 또, 컨택트 전극(15)을 형성할 예정 위치에 개구를 갖도록 레지스트막을 재차 다시 형성하고, 해당 레지스트막을 마스크로 하여 수광 영역(9)에 증착과 리프트 오프법에 의해 Ti-Pt-Au 로 이루어지는 컨택트 전극(15)을 형성한다(동일하게, 도 10 참조). 계속하여, 상기 레지스트막을 제거한다. 또한, 컨택트 전극(15)은 도 10에 있어서, 수광 영역(9)(캡층(7a))에 매립되도록 형성하고 있으나, 이것에 한정되는 일 없이, 수광 영역(9)(캡층(7a))의 표면상에 형성하도록 해도 된다.
PCVD법에 의해, 표면에 SiNX로 이루어지는 패시베이션막(19)을 형성한다. 그 리고, 컨택트 전극(15, 17)에 대응하는 위치에 개구를 갖는 레지스트막(도시하지 않음)을 형성하고, 해당 레지스트막을 마스크로 하여 패시베이션막(19)에 컨택트홀(19a)을 형성한다(도 11 참조). 계속하여, 상기 레지스트막을 제거한다.
계속하여, 제1 패드 전극(23), 제2 패드 전극(33), 제1 배선 전극(43) 및 제2 배선 전극(45)에 대응하는 위치에 개구를 갖는 레지스트막(도시하지 않음)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여 리프트 오프법에 의해, Ti-Pt-Au 로 이루어지는 제1 패드 전극(23), 제2 패드 전극(33), 제1 배선 전극(43) 및 제2 배선 전극(45)을 형성한다(도 12 참조). 이 때, 제1 배선 전극(43)은 수광 영역(9)을 덮도록 형성된다. 여기서, 제1 패드 전극(23)과 제1 배선 전극(43)과는 일체로 형성되게 되고, 제2 패드 전극(33)과 제2 배선 전극(45)과는 일체로 형성되게 된다. 계속하여, 상기 레지스트막을 제거한다. 그 후, H2 분위기에서 신터(sinter)한다.
이들 제1 ~ 제13 공정에 의해, 도 1 및 도 2에 나타난 구성의 반도체 수광 소자 PD1이 완성된다.
또한, 범프 전극(41)은 도금법, 땜납 볼 탑재법이나 인쇄법으로 제1 패드 전극(23) 및 제2 패드 전극(33)에 땜납을 형성하고 리플로우함으로써 얻을 수 있다. 또, 범프 전극(41)은 땜납에 한정되는 것이 아니며, 금 범프, 니켈 범프, 동 범프에서도 되고, 도전성 필러 등의 금속을 포함하는 도전성 수지 범프라도 된다.
이상과 같이, 이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7) 등을 박막화했을 경우에도, 층 구조체 LS(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1)에 의해 유지되게 된다. 또, 본 제1 실시예에 있어서는 종래의 반도체 수광 소자와 같이, 기판 두께를 남긴 부분을 형성할 필요는 없고, 반도체 수광 소자 PD1의 소형화를 용이하게 도모할 수 있다.
또, 이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 층 구조체 LS는 막(10)을 통하여 유리 기판(1)에 접착되어 있으므로, 층 구조체 LS와 유리 기판(1)을 접착제 등을 이용하는 일 없이 접착할 수 있다. 그 때문에, 유리 기판(1)측으로부터 입사한 광은 상기 접착제 등에 의해 흡수된다고 하는 일 없이 층 구조체 LS에 도달할 수 있다.
이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 막(10)과 고농도 캐리어층(3(3a))과의 사이에는 반사 방지막(2)이 형성되어 있다. 이로 인해, 수광 영역(9)에 입사하려고 하는 광의 반사가 방지되고, 광흡수층에 입사하는 광이 증가하므로, 광감도를 향상시킬 수 있다.
이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 수광 영역(9)을 덮도록 제1 배선 전극(43)(광반사막)이 형성되어 있으므로, 흡수되지 않고 광흡수층을 한 번 빠져 나간 광이 제1 배선 전극(43)에서 반사된 광도 재차 광흡수층(5a)에 입사하여 흡수되게 된다. 이로 인해, 광감도를 향상시킬 수 있다.
이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 층 구조체 LS는 수광부(11)와 제1 패드 전극 배치부(21)과, 제2 패드 전극 배치부(31)에 형성되고, 수 광부(11)에는 고농도 캐리어층(3a)에 이르는 웅덩이부(13)가 형성되어 있고, 제1 배선 전극(43)이 수광부(11)와 제1 패드 전극 배치부(21)와의 사이에 걸쳐서 해당 수광부(11) 및 해당 제1 패드 전극 배치부(21)의 측면을 따르도록 형성되고, 제2 배선 전극(45)이 웅덩이부(13)와 제2 패드 전극 배치부(31)와의 사이에 걸쳐서 해당 웅덩이부(13), 해당 수광부(11) 및 해당 제2 패드 전극 배치부(31)의 측면을 따르도록 형성되어 있다. 이로 인해, 제1 및 제2 패드 전극 배치부(21, 31)와 수광부(11)가 분리되어 있으므로, 기생 용량을 보다 한층 감소시킬 수 있다. 또, 수광부(11)의 고농도 캐리어층(3a)에 이르도록 형성된 웅덩이부(13)를 통과하여 수광부(11)의 고농도 캐리어층(3a)과 제2 패드 전극(33)을 제2 배선 전극(45)에 의해 전기적으로 접속함으로써, 수광부(11)의 고농도 캐리어층(3a)로부터 전극이 직접 인출되게 되고, 직렬 저항을 큰 폭으로 감소시킬 수 있다. 그 결과, 고속의 응답 특성이 뛰어난 반도체 수광 소자 PD1을 실현할 수 있다.
그러나, 수광 영역(9)의 지름(면적)을 크게 하면, 소자 용량도 커지고, 고주파 신호의 전달 장해의 정도를 나타내는 CR곱이 커지게 된다. 그러나, 이 실시예에 의하면, 상술한 바와 같이 직렬 저항이 큰 폭으로 감소되므로, CR곱이 작아진다. 이 때문에, CR곱을 동일한 정도로 유지한다, 즉 고속 응답 특성을 동일한 정도로 유지한다면, 이 실시예에 관한 반도체 수광 소자를 채용하여, 수광 영역(9)의 면적을 크게 할 수 있다.
이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 제1 패드 전극 배치부(21) 및 제2 패드 전극 배치부(31)의 각각이 고농도 캐리어층(3b), 광흡수층(5b) 및 캡층(7b)을 포함하고 있으므로, 제1 패드 전극(23)과 제2 패드 전극(33)을 동일한 높이에 배치하는 것도 용이하게 되고, 반도체 수광 소자 PD1의 실장을 범프 본딩에서 행하는 것이 가능하게 된다.
이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 제1 패드 전극 배치부(21)뿐만 아니라, 제2 패드 전극 배치부(31)도 수광부(11)와 분리되어 있으므로, 수광부(11)(수광 영역(9))와 제1 패드 전극(23)과의 간격 및 수광부(11)(수광 영역(9))와 제2 패드 전극(33)과의 간격이 비교적 넓어진다. 그러나, 상술한 바와 같이 고농도 캐리어층(3a)으로부터 전극이 직접 인출되어 있는 것으로부터, 배선 길이가 길어져도 직렬 저항은 큰 폭으로 감소되고 있다.
이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 웅덩이부(13)는 수광 영역(9)을 둘러싸도록 홈 형상으로 형성되어 있다. 이로 인해, 수광부(11)의 고농도 캐리어층(3a)과 제2 배선 전극(45)(컨택트 전극(17))과의 접속 면적이 커지고, 직렬 저항을 보다 한층 감소시킬 수 있다.
이 제1 실시예에 관한 반도체 수광 소자 PD1에 있어서, 제1 패드 전극(23) 및 제2 패드 전극(33)에는 범프 전극(41)이 배치된다. 이로 인해, 배선 저항을 증가시키는 일 없이, 반도체 수광 소자 PD1을 실장할 수 있다.
또, 이 제1 실시예에 관한 반도체 수광 소자 PD1의 제조 방법에 있어서, 층 구조체 LS의 최표면측에 형성된 산화 실리콘막(10)이 유리 기판(1)의 한 쪽 면과 접촉하도록, 층 구조체 LS가 형성된 반도체 기판(51)과 유리 기판(1)이 접착된 후에 반도체 기판(51)을 제거하므로, 층 구조체 LS의 광입사면측에 막(10)을 통하여 유리 기판(1)이 접착된 반도체 수광 소자 PD1을 용이하게 제조할 수 있다.
상기 반도체 수광 소자 PD1의 제조 방법에서는 반도체 기판(51)이 제거된 후에도 유리 기판(1)이 존재하므로, 그 후의 제조 공정에 있어서도 층 구조체 LS의 기계적 강도가 상기 유리 기판(1)에 의해 유지되게 된다. 또한, 유리 기판(1)을 접착하기 전은 반도체 기판(51)에 의해 층 구조체 LS의 기계적 강도가 유지되게 된다.
상기 반도체 수광 소자 PD1의 제조 방법에 있어서, 층 구조체 LS(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))를 형성하는 공정 이전에 실시되고, 에칭 정지층(53)을 반도체 기판(51)과 층 구조체 LS 사이에 위치 시키도록 형성하는 공정과 반도체 기판(51)을 제거하는 공정 이후에 실시되고, 에칭 정지층(53)을 웨트 에칭에 의해 제거하는 공정을 구비하고 있다. 이로 인해, 반도체 기판(51)을 에칭 가능하고 에칭 정지층(53)을 에칭 가능하지 않는 에칭액과, 에칭 정지층(53)을 에칭 가능하고 층 구조체 LS를 에칭 가능하지 않는 에칭액을 적절히 선택하여 이용함으로써 반도체 기판(51)을 제거하고, 그 후에 에칭 정지층(53)만을 제거할 수 있다. 그 때문에, 층 구조체 LS를 남겨서 반도체 기판(51)을 확실하고 용이하게 제거할 수 있다.
상기 반도체 수광 소자 PD1의 제조 방법에 있어서, 에칭 정지층(53)을 형성하는 공정 이후에 실시되고, 보호층(54)을 에칭 정지층(53)과 층 구조체 LS와의 사이에 위치시키도록 형성하는 공정을 구비하고 있다. 이로 인해, 층 구조체 LS(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))가 에칭액에 의해 오염되는 것을 확실히 막을 수 있다.
(제2 실시예)
도 13은 본 발명에 관한 반도체 수광 소자의 제2 실시예의 단면 구성을 설명하기 위한 도면이다. 이 제2 실시예에 관한 반도체 수광 소자 PD2는 유리 기판(1)에 렌즈부(1a)가 형성되어 있는 점에서 제1 실시예에 관한 반도체 수광 소자 PD1과 상위하다.
반도체 수광 소자 PD2는 층 구조체 LS와 유리 기판(1)을 구비하고 있다. 이 반도체 수광 소자 PD2는 광이 유리 기판(1)측으로부터 층 구조체 LS에 입사하는 이면 입사형의 반도체 수광 소자이다. 또, 반도체 수광 소자 PD2는 예를 들면 파장대(帶) 0.85㎛ 의 근거리 광통신용 수광 소자이다.
유리 기판(1)에는 입사광을 집광하는 렌즈부(1a)가 형성되어 있다. 이 렌즈부(1a)는 유리 기판(1)의 최표면(1b)보다 움푹 들어가서 형성되어 있다.
다음에, 상술한 구성의 반도체 수광 소자 PD2의 제조 방법으로 대하여, 도 14 내지 도 16을 참조하여 설명한다. 도 14 내지 도 16은 제2 실시예에 관한 반도체 수광 소자의 제조 방법을 설명하기 위한 설명도이고, 반도체 수광 소자의 종단면 구성을 나타내고 있다.
이 제조 방법에서는 이하의 제1 공정 ~ 제13 공정을 차례로 실행한다. 우선, 이 제2 실시예에 있어서의 제1~ 제3 공정에 대해서는 상술한 제1 실시예에 있어서의 제1~ 제3 공정과 동일하며 설명을 생략한다.
(제4 공정)
제4 공정에서는 층 구조체 LS 및 막(52~54, 10)이 형성된 반도체 기판(51)과 유리 기판(1)을 접착한다(도 14 참조). 우선, 렌즈부(1a)가 형성된 유리 기판(1)을 준비하고, 해당 유리 기판(1)의 한 쪽 면(표면)을 청정화한다. 다음에, 유리 기판(1)의 청정화된 표면과 최표면막(10)이 서로 접촉하도록, 유리 기판(1)과 반도체 기판(51)을 중합한다. 이와 같이 중합한 상태에서 가압 및 가열을 행하고, 양 기판(51, 1)을 융착에 의해 첩합한다. 반도체 기판(51)과 유리 기판(1)과의 접착 방법은 제1 실시예에 있어서의 제4 공정에 있어서의 접착 방법과 동일하다.
(제5 및 제6 공정)
제5및 제6 공정에서는 반도체 기판(51), 버퍼층(52), 에칭 정지층(53) 및 보호층(54)을 제거한다(도 15 참조). 반도체 기판(51), 버퍼층(52), 에칭 정지층(53) 및 보호층(54)의 제거 방법은 제1 실시예에 있어서의 제5 및 제6 공정에 있어서의 제거 방법과 동일하다.
(제7 공정)
제7 공정에서는 캡층(7)상에, SiO2 또는 SiNX로 이루어지는 막(55)을 형성하고, 수광 영역(9)을 형성할 예정 위치에 존재하는 막(55)을 패터닝하여 개구한다(도 16 참조). 이 때, 유리 기판(1)의 표면측에 마커를 부여하는 한편, 양면 노광기를 이용하여 부여한 마커를 기준으로서 렌즈부(1a)와 수광 영역(9)을 형성할 예정 위치를 용이하게 대응시킬 수 있다. 또한, 마커를 부여하는 대신에, 렌즈부(1a)의 외형을 마커로서 이용해도 된다.
그 후, 캡층(7)상에 패턴화된 막(55)을 마스크로 하여 불순물(예를 들면, Zn 등)을 열확산시키고, 캡층(7)의 일부를 p형으로 반전시킨다. 이로 인해, 수광 영역(9)이 형성되게 된다(도 16 참조). 그리고, 막(55)을 버파드훅산(BHF)에 의해 제거한다.
이 제2 실시예에 있어서의 제8 ~ 제13 공정은 제1 실시예에 있어서의 제8 ~ 제13 공정과 동일하고, 여기서 설명을 생략한다. 이들 제1 ~ 제13 공정에 의해, 도 13에 나타난 구성의 반도체 수광 소자 PD2가 완성된다.
이상과 같이, 제2 실시예에서는 상술한 제1 실시예와 동일하게, 층 구조체 LS(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1)에 의해 유지되는 동시에, 반도체 수광 소자 PD2의 소형화를 용이하게 도모할 수 있다.
또, 이 제2 실시예에 관한 반도체 수광 소자 PD2에 있어서, 유리 기판(1)에는 렌즈부(1a)가 형성되어 있다. 이로 인해, 입사광의 조사 범위에 비해 수광 영역(9)이 작은 경우에도, 효율적으로 입사광을 집광할 수 있다. 이 결과, SN비가 뛰어나고, 신뢰성이 높은 반도체 수광 소자 PD2를 얻을 수 있다.
또, 본 제2 실시예에 있어서, 렌즈부(1a)는 유리 기판(1)의 최표면(1b)보다 움푹 들어가서 형성되어 있다. 이로 인해, 렌즈부(1a)가 형성된 유리 기판(1)을 용이하게 접착할 수 있다. 또, 접착전에 렌즈부(1a)가 가공되게 되므로, 가공 방법 등에 제한을 받는 일이 적고, 렌즈 형상 등의 설계의 자유도가 증가한다.
또한, 렌즈부(1a)는 층 구조체 LS 및 막(52~54, 10)이 형성된 반도체 기 판(51)과 유리 기판(1)을 접착한 후에 형성해도 된다. 그러나, 렌즈 형상 등의 설계의 자유도를 고려하면, 렌즈부(1a)를 미리 형성한 유리 기판(1)을 반도체 기판(51)에 접착하는 것이 바람직하다.
다음에, 본 발명에 관한 반도체 수광 소자의 제3 및 제4 실시예로서 도 17 및 도 18에 근거하여, 수광부(11)가 복수 병설된 반도체 수광 소자 어레이 PD3, PD4에 대해 설명한다. 또한, 도 17은 본 발명에 관한 반도체 수광 소자의 제3 실시예(어레이 구조)의 단면 구조를 설명하기 위한 도면이고, 도 18은 본 발명에 관한 반도체 수광 소자의 제4 실시예(어레이 구조)의 단면 구조를 설명하기 위한 도면이다. 이들 제3 및 제4 실시예에 관한 반도체 수광 소자 어레이 PD3, PD4는 이른바 이면 입사형의 반도체 수광 소자 어레이이다.
반도체 수광 소자 어레이 PD3, PD4는 도 17 및 도 18에 각각 나타낸 바와 같이, 복수의 수광부(11)가 1 차원 또는 2 차원 방향으로 배열되고 어레이 형상으로 복수 병설되어 있다. 반도체 수광 소자 어레이 PD3, PD4에 있어서는 인접하는 수광부(11)에 각각 대응하는 제1 패드 전극 배치부(21)와 제2 패드 전극 배치부(31)가 일체화되고 메사 형상으로 형성하고 있다. 또한, 제2 패드 전극(33)끼리는 서로 전기적으로 접속되어 있다.
반도체 수광 소자 어레이 PD3, PD4에서는 상술한 제1 및 제2 실시예와 동일하게, 층 구조체 LS(적층된 고농도 캐리어층(3), 광흡수층(5) 및 캡층(7))의 기계적 강도가 유리 기판(1)에 의해 유지된다. 또, 수광부(11)(수광 영역(9))의 협(狹)피치화가 가능하게 되고, 반도체 수광 소자 어레이 PD3, PD4의 소형화(컴팩트화)를 용이하게 도모할 수 있다.
다음에, 도 19를 참조하여, 상기 실시예에 관한 반도체 수광 소자(반도체 수광 소자 어레이)를 이용한 광 인터커넥션 시스템에 대하여 설명한다. 도 19는 본 발명에 관한 반도체 수광 소자가 적용 가능한 광 인터커넥션 시스템의 개략적인 구성을 나타내는 도면이다.
광 인터커넥션 시스템(101)은 복수의 모듈(예를 들면, CPU, 집적회로 칩, 메모리 등) M1, M2 간의 신호를 광으로 전송하는 시스템에 있어서, 반도체 발광 소자(103), 구동 회로(105), 광도파로 기판(107), 반도체 수광 소자 PD1, 증폭 회로(109) 등을 포함하고 있다. 반도체 발광 소자(103)는 이면 출사 형태의 수직 공진형 면발광 레이저(VCSEL ： Vertical Cavity Surface Emitting Laser)를 이용할 수 있다. 모듈 M1과 구동 회로(105)는 범프 전극 등을 통과하여 전기적으로 접속되어 있다. 반도체 발광 소자(103)와 구동 회로(105)는 범프 전극을 통과하여 전기적으로 접속되어 있다. 반도체 수광 소자 PD1과 증폭 회로(109)는 범프 전극(41)을 통과하여 전기적으로 접속되어 있다. 증폭 회로(109)와 모듈 M2는 범프 전극 등을 통과하여 전기적으로 접속되어 있다.
모듈 M1로부터 출력된 전기 신호는 구동 회로(105)에 보내지고, 반도체 발광 소자(103)에서 광신호로 변환되어서 출력된다. 반도체 발광 소자(103)로부터 출력된 광신호는 광도파로 기판(107)의 광도파로(107a)를 통과하여 반도체 수광 소자 PD1에 입력한다. 반도체 수광 소자 PD1에 입력한 광신호는 전기 신호로 변환되고, 증폭 회로(109)에 보내져서 증폭된다. 증폭된 전기 신호는 모듈 M2에 보내진다. 이 상에 의해, 모듈 M1로부터 출력된 전기 신호가 모듈 M2에 전송되게 된다.
또한, 반도체 수광 소자 PD1 대신에, 반도체 수광 소자 PD2 또는 반도체 수광 소자 어레이 PD3, PD4를 이용해도 된다. 반도체 수광 소자 어레이 PD3, PD4를 이용하는 경우, 반도체 발광 소자(103), 구동 회로(105), 광도파로 기판(107) 및 증폭 회로(109)도 어레이화되게 된다.
본 발명은 상술한 실시예로 한정되는 것은 아니다. 예를 들면, 반도체 기판(51), 고농도 캐리어층(3(3a, 3b)), 광흡수층(5(5a, 5b)), 캡층(7(7a, 7b)) 등의 두께, 이용하는 재료 등은 상술한 것에 한정되지 않는다. 구체적으로는 반도체 기판(51)의 재료로서 상술한 GaAs 대신에, Si, InP, InGaAs, InSb, InAsSb를 이용해도 된다.
웅덩이부(13)의 형상은 상술한 수광 영역을 둘러싸는 홈 형상으로 한정하는 것이 아니며, 고농도 캐리어층(3a)에 이르는 깊이를 갖는 것이면, 어떠한 형상으로 형성해도 된다. 물론, 웅덩이부(13)를 형성하지 않아도 되다.
이 실시예에서는 제1 패드 전극(23)과 제1 배선 전극(43)을 일체로 성형하고, 제2 패드 전극(33)과 제2 배선 전극(45)을 일체로 성형하고 있으나, 이것에 한정되는 일 없이, 각각 별도로 형성하도록 해도 된다.
또, 본 발명에 관한 반도체 수광 소자의 제조 방법에서는 웅덩이부(13)를 형성한 후에, 수광부(11), 제1 패드 전극 배치부(21) 및 제2 패드 전극 배치부(31)를 분리하고 있으나, 수광부(11), 제1 패드 전극 배치부(21) 및 제2 패드 전극 배치부(31)를 분리한 후에, 웅덩이부(13)를 형성하도록 해도 된다.
이상의 본 발명의 설명으로부터, 본 발명을 다양하게 변형할 수 있는 것은 분명하다. 그러한 변형은 본 발명의 사상 및 범위로부터 일탈하는 것으로는 인정하지 않으며, 모든 당업자에게 있어서 자명한 개량은 이하의 청구의 범위에 포함되는 것이다.
본 발명에 관한 반도체 소자는 시스템 장치내 및 장치간의 신호를 광으로 전송하는 광 인터커넥션 기술 등에 적용 가능하다.

Claims (20)

  1. 복수의 화합물 반도체층이 적층된 반도체 수광 소자로서,
    상기 복수의 화합물 반도체층을 포함하는 층 구조체와,
    상기 층 구조체의 광입사면측에 설치된 산화 실리콘막과,
    상기 층 구조체의 광입사면측에, 상기 산화 실리콘막을 통하여 접착된, 입사광에 대하여 광학적으로 투명한 유리 기판을 구비하고,
    상기 층 구조체는 상기 복수의 화합물 반도체층으로서 상기 광입사면측으로부터 차례로 적층된, 제1 도전형의 고농도 캐리어(carrier)층, 제1 도전형의 광흡수층 및 제1 도전형의 캡(cap)층을 포함하고, 적어도 상기 캡층에는 제2 도전형의 수광 영역이 형성되어 있고,
    상기 복수의 화합물 반도체층은,
    상기 수광 영역의 주변을 포함하는 상기 캡층의 일부, 상기 캡층의 일부에 인접하는 상기 광흡수층의 일부, 및 상기 광흡수층의 일부에 인접하는 상기 고농도 캐리어층의 일부를 포함한 상태에서 메사(mesa) 형상으로 성형된 수광부와,
    상기 수광부에 인접하는 제1 패드 전극 배치부로서, 상기 캡층의 일부, 상기 광흡수층의 일부, 및 상기 고농도 캐리어층의 일부를 포함한 상태에서 메사 형상으로 성형된 제1 패드 전극 배치부와,
    상기 제1 패드 전극 배치부와 함께 상기 수광부를 사이에 두도록 설치된 제2 패드 전극 배치부로서, 상기 캡층의 일부, 상기 광흡수층의 일부, 및 상기 고농도 캐리어층의 일부를 포함한 상태에서 메사 형상으로 성형된 제2 패드 전극 배치부에 의해 구성되고,
    상기 수광부는 상기 캡층의 일부로부터 상기 고농도 캐리어층에 이르는 웅덩이(窪)부를 갖고,
    상기 반도체 수광 소자는 추가로,
    상기 제1 패드 전극 배치부상에 배치된 제1 패드 전극과,
    상기 제1 패드 전극과 상기 수광 영역을 전기적으로 접속하는 제1 배선 전극으로서, 그 일부가 상기 수광부와 상기 제1 패드 전극 배치부와의 사이에 걸쳐서 상기 수광부 및 상기 제1 패드 전극 배치부의 측면을 따르도록 형성된 제1 배선 전극과,
    상기 제2 패드 전극 배치부상에 배치된 제2 패드 전극과,
    상기 제2 패드 전극과 상기 수광부의 상기 고농도 캐리어층을 전기적으로 접속하는 제2 배선 전극으로서, 그 일부가 상기 수광부의 상기 웅덩이부와 상기 제2 패드 전극 배치부와의 사이에 걸쳐서 상기 웅덩이부, 상기 수광부 및 상기 제2 패드 전극 배치부의 측면을 따르도록 형성된 제2 배선 전극을 구비하는 반도체 수광 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 층 구조체는 상기 고농도 캐리어층과 상기 산화 실리콘막과의 사이에 설치된 반사 방지막을 추가로 포함하는 반도체 수광 소자.
  4. 제1항에 있어서,
    상기 반도체 수광 소자는 추가로,
    상기 층 구조체에 있어서의 상기 캡층측에, 상기 수광 영역을 덮도록 설치된 광반사막을 구비하는 반도체 수광 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 웅덩이부는 상기 수광 영역을 둘러싸도록 홈(溝) 형상으로 형성되어 있는 반도체 수광 소자.
  7. 제1항에 있어서,
    상기 반도체 수광 소자는 추가로,
    상기 제1 패드 전극 및 상기 제2 패드 전극의 각각에 접촉한 범프 전극을 구비하는 반도체 수광 소자.
  8. 제1항에 있어서,
    상기 반도체 수광 소자는 추가로,
    상기 수광부와 동일 구조를 갖는 하나 또는 그 이상의 수광부를 구비하고, 이들 수광부가 어레이 형상으로 병설(竝設)되어 있는 반도체 수광 소자.
  9. 제1항에 있어서,
    상기 유리 기판에는 입사광을 집광하는 렌즈부가 형성되어 있는 반도체 수광 소자.
  10. 제9항에 있어서,
    상기 렌즈부는 상기 층 구조체에 대면하는 상기 유리 기판의 면과 반대측의 최표면에서부터 상기 층 구조체측으로 형성되어 있는 반도체 수광 소자.
  11. 복수의 화합물 반도체층이 적층된 반도체 수광 소자의 제조 방법으로서,
    반도체 기판과, 입사광에 대하여 광학적으로 투명한 유리 기판을 준비하는 제1 공정과,
    상기 반도체 기판의 한 쪽 면측에, 상기 복수의 화합물 반도체층을 포함하는 층 구조체를 형성하는 제2 공정과,
    상기 층 구조체를 사이에 두고 상기 반도체 기판과는 반대측에, 산화 실리콘막을 형성하는 제3 공정과,
    상기 산화 실리콘막이 상기 유리 기판의 한 쪽 면과 접촉하도록, 상기 산화 실리콘막을 통하여 상기 유리 기판을 상기 층 구조체에 접착하는 제4 공정과,
    상기 제4 공정 이후에 실시되는 공정으로서, 상기 층 구조체에 접촉하고 있는 상기 반도체 기판을 제거하는 제5 공정을 구비하고,
    상기 층 구조체는 상기 복수의 화합물 반도체층으로서 상기 반도체 기판에 대면하는 측으로부터 차례로 적층된, 제1 도전형의 캡층, 제1 도전형의 광흡수층, 및 제1 도전형의 고농도 캐리어층을 포함하고,
    또한, 상기 제5 공정 이후에 실시되는 공정으로서, 적어도 상기 캡층에 제2 도전형의 수광 영역을 형성하는 제7 공정과,
    상기 제7 공정 이후에 실시되는 공정으로서, 상기 캡층으로부터 상기 고농도 캐리어층까지 이르는 웅덩이부를 형성하는 제8 공정과,
    상기 제7 공정 이후에 실시되는 공정으로서, 상기 수광 영역의 주변을 포함하는 상기 캡층의 일부, 상기 캡층의 일부에 인접하는 상기 광흡수층의 일부, 및 이 광흡수층의 일부에 인접하는 상기 고농도 캐리어층의 일부를 포함한 수광부와, 상기 수광부에 인접하는 제1 패드 전극 배치부로서, 상기 캡층의 일부, 상기 광흡수층의 일부, 및 상기 고농도 캐리어층의 일부를 포함한 제1 패드 전극 배치부와, 상기 제1 패드 전극 배치부와 함께 상기 수광부를 사이에 두도록 설치된 제2 패드 전극 배치부로서, 상기 캡층의 일부, 상기 광흡수층의 일부, 및 상기 고농도 캐리어층의 일부를 포함한 제2 패드 전극 배치부를, 각각 메사 형상으로 성형하는 제9 공정과,
    상기 제1 패드 전극 배치부상에, 제1 패드 전극을 형성하는 제10 공정과,
    상기 제2 패드 전극 배치부상에, 제2 패드 전극을 형성하는 제11 공정과,
    상기 수광 영역과 상기 제1 패드 전극을 전기적으로 접속하는 제1 배선 전극을, 그 일부가 상기 수광부와 상기 제1 패드 전극 배치부와의 사이에 걸쳐서 상기 수광부 및 상기 제1 패드 전극 배치부의 측면을 따르도록 형성하는 제12 공정과,
    상기 수광부의 상기 고농도 캐리어층과 상기 제2 패드 전극을 전기적으로 접속하는 제2 배선 전극을, 그 일부가 상기 수광부의 상기 웅덩이부와 상기 제2 패드 전극 배치부와의 사이에 걸쳐서 상기 웅덩이부, 상기 수광부 및 이 제2 패드 전극 배치부의 측면을 따르도록 형성하는 제13 공정을 더 구비하는 반도체 수광 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제5 공정에서는 상기 반도체 기판이 웨트 에칭에 의해 제거되는 반도체 수광 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제조 방법은 추가로,
    상기 제1 공정과 상기 제2 공정과의 사이에 실시되는 공정으로서, 상기 반도체 기판과 상기 층 구조체와의 사이에 위치하고, 상기 웨트 에칭을 정지시키기 위한 에칭 정지층을 형성하는 제1 서브 공정과,
    상기 제5 공정 이후에 실시되는 공정으로서, 상기 에칭 정지층을 웨트 에칭에 의해 제거하는 제6 공정을 구비하는 반도체 수광 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제조 방법은 추가로,
    상기 제1 서브 공정과 상기 제2 공정과의 사이에 실시되는 공정으로서, 상기 에칭 정지층과 상기 층 구조체와의 사이에 위치하고, 상기 복수의 화합물 반도체층을 에칭액으로부터 보호하기 위한 보호층을 형성하는 제2 서브 공정을 구비하는 반도체 수광 소자의 제조 방법.
  15. 삭제
  16. 제11항에 있어서,
    상기 제조 방법은 추가로,
    상기 제2 공정과 상기 제3 공정과의 사이에 실시되는 공정으로서, 상기 층 구조체와 상기 산화 실리콘막과의 사이에 위치하도록, 상기 층 구조체를 사이에 두고 상기 반도체 기판과는 반대측에 반사 방지막을 형성하는 제3 서브 공정을 구비하는 반도체 수광 소자의 제조 방법.
  17. 삭제
  18. 제11항에 있어서,
    상기 제조 방법은 추가로,
    상기 제7 공정 이후에 실시되는 공정으로서, 상기 수광 영역을 덮도록 광반사막을 형성하는 제14 공정을 구비하는 반도체 수광 소자의 제조 방법.
  19. 제11항에 있어서,
    상기 유리 기판에는 입사광을 집광하는 렌즈부가 형성되어 있는 반도체 수광 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 렌즈부는 상기 층 구조체에 대면하는 상기 유리 기판의 면과 반대측의 최표면에서부터 층 구조체측으로 형성되어 있는 반도체 수광 소자의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX2007016556A (es) * 2005-06-30 2008-03-07 Agc Flat Glass Na Inc Dispositivo y metodo para la percepcion monoltica de imagenes.
US8478081B2 (en) 2005-06-30 2013-07-02 Agc Flat Glass North America, Inc. Monolithic image perception device and method
FR2895566B1 (fr) * 2005-12-23 2008-04-18 Atmel Grenoble Soc Par Actions Capteur d'image aminci a plots de contact isoles par tranchee
JP5005227B2 (ja) * 2006-02-01 2012-08-22 浜松ホトニクス株式会社 光検出素子、及び光検出素子の製造方法
JP5386862B2 (ja) * 2008-06-18 2014-01-15 信越半導体株式会社 半導体装置の製造方法
JP2011165848A (ja) * 2010-02-09 2011-08-25 Hitachi Ltd 面入射型フォトダイオード
CN102779892B (zh) * 2011-05-10 2015-01-21 中国科学院上海微系统与信息技术研究所 基于异质集成和垂直光耦合的硅基InGaAs PIN光电探测器
US10790407B2 (en) * 2014-08-06 2020-09-29 The Boeing Company Fabrication of sensor chip assemblies with microoptics elements
FR3026891A1 (fr) * 2014-10-06 2016-04-08 St Microelectronics Crolles 2 Sas Dispositif d'imagerie integre a illumination face arriere avec routage d'interconnexion simplifie
JP6903896B2 (ja) * 2016-01-13 2021-07-14 ソニーグループ株式会社 受光素子の製造方法
JP6884948B2 (ja) * 2017-03-17 2021-06-09 国立研究開発法人情報通信研究機構 高速フォトディテクターアレー
JP7361490B2 (ja) * 2019-05-07 2023-10-16 日本ルメンタム株式会社 半導体受光素子及び半導体受光素子の製造方法
FR3100658A1 (fr) * 2019-09-10 2021-03-12 Stmicroelectronics (Crolles 2) Sas Dispositif électronique comprenant des composants optiques et électroniques intégrés et procédé de fabrication

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2553934B1 (fr) * 1983-10-19 1986-09-05 Labo Electronique Physique Structure semi-conducteur-support vitreux et dispositifs realises avec une telle structure
JPS63161680A (ja) * 1986-12-25 1988-07-05 Mitsubishi Electric Corp 半導体受光素子
JPH03104287A (ja) 1989-09-19 1991-05-01 Fujitsu Ltd 半導体受光素子の製造方法
JPH0537004A (ja) 1991-07-25 1993-02-12 Sumitomo Electric Ind Ltd 受光素子
JPH0595130A (ja) 1991-10-01 1993-04-16 Nippon Telegr & Teleph Corp <Ntt> 半導体受光装置
JPH05102513A (ja) * 1991-10-04 1993-04-23 Nikko Kyodo Co Ltd 半導体受光素子
JPH05152551A (ja) 1991-11-27 1993-06-18 Sanyo Electric Co Ltd 固体撮像素子の製造方法
JPH05267708A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 光半導体装置の電極構造
JP3133472B2 (ja) * 1992-04-07 2001-02-05 沖電気工業株式会社 半導体受光素子及びその製造方法
JPH0677518A (ja) 1992-08-26 1994-03-18 Nec Corp 半導体受光素子
JPH06296035A (ja) 1993-04-07 1994-10-21 Nippon Telegr & Teleph Corp <Ntt> 光検出器及びその製造方法
JPH06326293A (ja) 1993-05-12 1994-11-25 Hamamatsu Photonics Kk 光検出装置
ATE313857T1 (de) * 1995-05-19 2006-01-15 Heidenhain Gmbh Dr Johannes Strahlungsempfindliches detektorelement
JP3924352B2 (ja) 1997-06-05 2007-06-06 浜松ホトニクス株式会社 裏面照射型受光デバイス
JP2002231992A (ja) * 2001-02-02 2002-08-16 Toshiba Corp 半導体受光素子
JP3956647B2 (ja) 2001-05-25 2007-08-08 セイコーエプソン株式会社 面発光レ−ザの製造方法

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