KR101004243B1 - 이면 입사형 포토다이오드 어레이, 그 제조방법 및반도체장치 - Google Patents
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Abstract
제 1 도전형 반도체로 이루어진 반도체 기판(3)을 구비하며, 해당 반도체 기판(3)에 있어서의 피검출광 L 의 입사면의 반대면측에 복수의 포토다이오드가 형성된 이면 입사형 포토다이오드 어레이(1)에 있어서, 반도체 기판(3)의 반대면측에는 복수의 요부(4)가 어레이 형상으로 배열해서 형성되어 있고, 복수의 요부(4)의 저부(4a)에 제 2 도전형 반도체로 이루어진 제 2 도전형 반도체 영역(5)이 형성되는 것에 의해, 포토다이오드가 어레이 형상으로 배열해 있다.
도전형 반도체, 포토다이오드, 어레이
Description
본 발명은 이면(裏面) 입사형 포토다이오드 어레이, 그 제조방법, 해당 이면 입사형 포토다이오드 어레이를 구비한 방사선 검출기 등의 반도체 장치에 관한 것이다.
CT(Computed Tomography) 장치는 복수의 이면 입사형 포토다이오드 어레이를 구비하고 있다. 복수의 이면 입사형 포토다이오드 어레이를 늘어놓는 경우에, 이면 입사형 포토다이오드 어레이용의 전자회로를 반도체 기판의 두께 방향의 연장선상에 배치시키면, 단위 면적당의 이면 입사형 포토다이오드 어레이의 밀도를 증가시킬 수 있다.
즉, CT용 이면 입사형 포토다이오드 어레이를 실장할 때에는, 3차원 방향으로의 실장이 필요하다. 이와 같이, 3차원 실장을 행할 때, 피검출광이 입사되는 면의 반대측 상으로 출력신호를 출력할 필요가 있다.
이면 입사형 포토다이오드 어레이는, 광 입사면으로서 기능하는 이면을 가지는 반도체 기판과, 반도체 기판의 내부에 형성되는 복수의 pn 접합부와, 반도체기 판의 이면 상에 형성되는 전극을 가지고 있다.
반도체 기판 내에서 발생하는 캐리어는 각 pn 접합부로 이동하여 전극을 통해 외부로 출력된다. 여기서, 각 pn 접합부와 광 입사면 사이의 거리가 큰 경우, 반도체 기판 내에서 발생하는 캐리어는 pn 접합부까지의 이동 과정에서 재결합하게 되어 신호로서 출력될 수 없게 된다. 따라서, pn 접합부와 광 입사면 사이의 거리는 가능한 한 작게 하는 것이 바람직하다.
도 42 는, 종래의 이면 입사형 포토다이오드 어레이의 단면 구성을 나타내는 개략도이다.
이 이면 입사형 포토다이오드 어레이는 일본 특개평 7-333348호에 기재되어 있다. 이 이면 입사형 포토다이오드 어레이는 n형 반도체 기판 내에 형성되는 각주(角柱) 형상의 p형 확산영역(105)을 구비하고 있으며, 이 p형 확산영역(105)은 반도체 기판의 표면에서 이면으로 향하는 방향으로 연장되어 있다. 따라서, p형 확산영역(105)과 n형층(103) 안과의 경계면(pn 접합부)은 반도체 기판의 이면(광 입사면)에 근접하고 있어, 광 입사면/pn 접합부 사이의 거리는 작아진다.
그렇지만, 이 p형 확산영역(105)은 불순물을 주입함으로써 형성되기 때문에 충분한 감도를 얻을 수 있기 위한 두께까지 p형 불순물 영역(105)을 균일하게 형성하는 것은 곤란하다.
이와 같이, 상기 이면 입사형 포토다이오드 어레이는 제조가 곤란하다는 단점이 있다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, 높은 검출 감도를 유지하면서 용이하게 제조하는 것이 가능한 이면 입사형 포토다이오드 어레이, 그 제조방법, 및 방사선 검출기 등의 반도체 장치를 제공하는데 목적이 있다.
상술한 과제를 해결하기 위한, 본 발명과 관련된 이면 입사형 포토다이오드 어레이는, 광 입사면(이면), 및 광 입사면의 반대측에 위치하는 복수의 요부(凹部)를 가지는 반대면을 구비하는 제 1 도전형(예컨대 n형)의 반도체 기판과, 요부의 저부(底部) 마다 공간적으로 이격된 복수의 제 2 도전형(예컨대 p형)의 반도체 영역을 구비한다. 또, 반도체 영역은 반도체 기판과 함께 pn 접합을 구성한다.
본 발명에 관한 이면 입사형 포토다이오드 어레이는, 반대면에 형성되는 요부의 저부에 제 2 도전형 반도체 영역을 설치하고 있으므로, 반도체 기판의 광 입사면과 반도체 영역 사이의 거리를 짧게 할 수 있다. 이것에 의해, 피검출광의 입사에 의해 발생하는 캐리어의 이동 과정에 있어서 재결합이 억제되어 이면 입사형 포토다이오드 어레이의 검출 감도를 높게 유지할 수 있다. 또한, 요부는 어레이 형태로 배치할 수 있다.
또, 복수의 요부 사이의 반도체 기판의 영역은 요부보다 큰 두께를 갖는 틀부를 구성하고 있다. 다시 말해, 반도체 기판의 반대면에는, 복수의 요부가 어레이 형태로 배열되게 형성되어 있으므로, 각 요부는 요부의 반도체 기판의 두께보다 두꺼운 반도체 기판(틀부)에 의해 둘러싸여지게 된다. 이 틀부의 존재에 의해, 이면 입사형 포토다이오드 어레이의 기계적 강도를 실용상 충분하게 할 수 있다.
또, 반도체 기판은 일체로 형성된 단일의 반도체 기판으로 되도록 해도 좋으며, 이 경우에는 복수의 반도체 기판을 필요로 하지 않기 때문에 제조가 간단하게 된다.
그렇지만, 반도체 기판이 광 입사면을 가지는 제 1 반도체 기판과, 제 1 반도체 기판에 접합되어지며 요부의 측벽을 가지는 제 2 반도체 기판을 구비하는 경우에는, 제 1 및 제 2 반도체 기판의 선택에 의해서 요부의 형성을 정밀하게 실시할 수 있다.
즉, 피검출광의 입사면과 제 2 도전형 반도체 영역, 즉 포토다이오드가 존재하는 면과의 거리는, 제 1 반도체 기판의 두께에 의해서 결정된다. 요부를 둘러싸는 틀부의 존재에 의해서, 제 1 반도체 기판의 두께는 기계적 강도를 유지하면서도 얇게 할 수 있어, 반도체 기판 내부에서 발생하는 캐리어의 이동거리가 짧아진다. 따라서, 캐리어의 재결합이 억제되어 이면 입사형 포토다이오드 어레이의 검출 감도를 높게 유지할 수 있다.
제 1 반도체 기판만으로는 이면 입사형 포토다이오드 어레이의 기계적 강도가 충분하지 않다. 따라서, 제 1 반도체 기판에 제 2 반도체 기판을 접합하고 필요 충분한 에칭을 실시함으로써 반도체 영역을 노출시킴과 동시에, 제 2 도전형 반도체 영역이 제 2 반도체 기판으로 이루어진 틀부에 의해 둘러싸이도록 하여, 이면 입사형 포토다이오드 어레이의 기계적 강도를 실용상 충분하도록 할 수 있다.
또, 제 2 도전형 반도체 영역의 두께를 상기 종래 기술의 반도체 영역의 두께에 비해 얇게 할 수 있으므로 확산 깊이도 얕아도 되어 제 2 도전형 반도체 영역을 제 2 도전형 불순물의 열확산 등에 의해 용이하게 형성하는 것이 가능해진다. 따라서, 이면 입사형 포토다이오드 어레이를 종래보다 용이하고 정밀하게 제조할 수 있다.
이면 입사형 포토다이오드 어레이가 제 1 반도체 기판과 제 2 반도체 기판과의 사이에 개재하여, 제 2 반도체 기판에 대한 특정 에칭액에 대해 내성을 가지는 에칭 스톱층(Etching Stopping Layer) 또는 절연층을 더 구비하는 경우, 이러한 층에 의해 에칭의 진행이 정지된다. 따라서, 요부의 깊이를 정밀하게 제어할 수 있다.
환언하면, 반도체 기판은 반대면으로부터 소정 깊이의 위치에 에칭 스톱층 또는 절연층을 가지고 있고, 요부는 반도체 기판을 반대면측으로부터 적어도 에칭 스톱층 또는 절연층까지 에칭하는 것에 의해 형성되도록 하는 것이 바람직하다. 이 경우, 요부를 형성할 때에, 에칭 스톱층 또는 절연층에서 에칭을 종료시킬 수 있으므로 요부의 깊이의 관리가 용이하다.
이면 입사형 포토다이오드 어레이를 기판에 실장할 때에는 반도체 기판이 기계적 손상을 받기 쉬워진다. 그렇지만, 이면 입사형 포토다이오드 어레이가 틀부 각각의 정상면 상에 형성되고 제 2 도전형 반도체 영역에 전기적으로 접속되는 복수의 전극 패드를 구비하는 경우, 이면 입사형 포토다이오드 어레이는 파괴되기 어려워진다. 즉, 틀부는 기계적 강도가 높기 때문에, 배선기판에의 접속(실장)시에 있어서, 전극 패드에 스트레스를 인가한 경우에도 이면 입사형 포토다이오드 어레이는 파괴되기 어려워진다.
또한, 이면 입사형 포토다이오드 어레이와 배선기판은 전극 패드에 의해서 전기적으로 접속되어 있어서, 이면 입사형 포토다이오드 어레이로부터의 검출신호를 배선기판을 통해 외부로 출력하는 것이 가능해진다.
이러한 접속에는 복수의 방식이 고려될 수 있다.
그 한가지로는, 이면 입사형 포토다이오드 어레이가 틀부 상에 설치되는 전기 절연층 및 전기 절연층 상에 설치되어 제 2 도전형 반도체 영역과 전극 패드를 전기적으로 접속하는 도전성 부재를 더 구비한 접속방식이다. 전기 절연층은 도전성 부재와 하지(下地)기판과 절연상태를 유지하며, 도전성 부재가 전극 패드와 제 2 도전형 반도체 영역을 접속한다. 이러한 경우, 기계적 강도가 낮은 요부에 전극 패드를 형성할 필요가 없으며 요부의 저부를 기계적 손상으로부터 보호할 수 있다.
또, 전기 절연층은 도전성 부재의 일단을 제 2 도전형 반도체 영역에 접속하기 위해 컨택트홀을 구비하는 것이 바람직하다. 도전성 부재는 기판과는 절연된 상태로, 전극 패드로부터 제 2 도전형 반도체 영역의 근방까지 연장되어 컨택홀을 통해 반도체 영역과 접속한다. 포토다이오드로부터의 신호는 도전성 부재(예컨대, 알루미늄 배선 등)에 의해 제 2 도전형 반도체 영역으로부터 전극 패드로 전달되어 전극 패드를 통해 외부로 출력된다.
또, 제 2 도전형 반도체 영역은 저부로부터 요부의 측면까지 연장되는 것이 바람직하다. 즉, 제 2 도전형 반도체 영역은 저부로부터 요부와 틀부와의 경계부분에 연장되게 설치되어 있다. 이러한 경우, 요부의 측면까지 연장됨으로써 그 면적이 확대된다. 따라서, 피검출광의 입사에 의해 반도체 기판 내부에서 발생하는 캐리어를 받는 면적이 커진다. 즉, 포토다이오드의 검출 감도가 높아진다.
또한, 이 구성에 의하면, 제 2 도전형 반도체 영역은 요부와 틀부와의 경계부분(에지부)에까지 설치되게 된다. 이 경계부분은 요부의 에칭 가공시에 스트레스를 받기 쉽고, 또, 볼록형으로 돌출되어 있는 틀부는 실장시에 기계적 데미지를 받기 쉬우며 불필요한 캐리어의 발생원이 되기 쉽다.
제 2 도전형 반도체 영역은 이 경계부분에까지 연장되도록 설치되어 있어 불필요한 캐리어를 제 2 도전형 반도체 영역에 의해 트랩하는 것이 가능해진다.
또, 이 구성에 의하면, 전극 패드와 제 2 도전형 반도체 영역을 전기적으로 접속하는 도전성 부재를 틀부에만 설치하여 기계적 강도가 낮은 요부를 보호할 수 있음과 동시에, 도전성 부재를 형성하는 공정에 있어서의 프로세스가 용이하게 된다.
또, 제 2 도전형 반도체 영역은 저부로부터 요부의 측면을 넘어 틀부의 정상면까지 연장되는 것이 바람직하다. 즉, 제 2 도전형 반도체 영역은 틀부의 일부에 도달하고 있다.
이 경우, 이면 입사형 포토다이오드 어레이는 틀부상에 설치되고 그 정상면에 대향하는 컨택트홀을 구비하는 전기 절연층 및 이 컨택트홀을 통해 반도체 영역에 전기적으로 접속되는 전극 패드를 구비할 수 있다. 이러한 구성에 의하면, 틀부의 정상면에 있고 반도체 영역과 전극 패드를 전기적으로 접속할 수 있도록 배선을 요부의 저부나측벽에 형성할 필요가 없어진다. 즉, 배선을 틀부 상에만 형성하는 것이 좋기 때문에, 배선의 형성 공정이 용이하게 된다.
또, 틀부는 반도체 기판보다 높은 불순물 농도를 가지는 제 1 도전형 분리 영역을 구비하는 것이 바람직하다. 이와 같이 구성함으로써, 요부에 형성되는 포토다이오드끼리는 전기적으로 분리되게 되어 포토다이오드 사이에 있어서의 크로스토크를 저감하는 것이 가능해진다.
요부의 개구(開口) 직경은 요부의 깊이 위치만큼 작은 것이 바람직하다. 환언하면, 요부는 반대면측으로부터 광 입사면측에 걸쳐 개구 치수가 점차 축소되도록 형성되어 있다. 이러한 구성에서는, 요부의 측면은 저부에 대해 경사지게 교차하는 경사면을 구성하게 된다. 따라서, 요부의 측면 상에 제 2 도전형 반도체 영역이나 도전성 부재를 용이하게 형성할 수 있다.
반도체 기판의 광 입사면측에는 반도체 기판보다 높은 불순물 농도를 가지는 제 1 도전형의 어큐뮬레이션층이 설치되는 것이 바람직하며, 이 구성에 의하면, 반도체 기판의 광 입사면에 피검출광(특히 단파장광)이 입사하는 것에 의해서, 광 입사면 근방에서 발생하는 신호 캐리어가 AR 코트와의 경계면에서 트랩되는 것을 억제할 수 있다. 이것에 의해, 이면 입사형 포토다이오드 어레이의 검출 감도를 높게 유지할 수 있다.
또, 제 1 반도체 기판 및 제 2 반도체 기판의 서로 대향하는 면은 결정의 면방위가 다른 것이 바람직하다. 이 경우, 요부 형성시의 에칭 속도가 면방위에 의해서 변화하기 때문에, 요부의 깊이를 정밀하게 제어할 수 있다.
환언하면, 반도체 기판은 반대면으로부터 소정의 깊이에 위치해 있고 입사면측의 부분과 반대면측의 부분에서 그 결정방위가 달라, 요부는 반도체 기판을 반대면측으로부터 적어도 결정방위가 교차하는 면이 노출될 때까지 에칭함으로써 형성된다. 이 경우, 요부를 형성하는 때에, 결정방위가 다른 면에서 에칭을 종료할 수 있어 요부의 깊이의 관리가 용이하게 된다.
본 발명에 관한 반도체 장치는, 상술한 이면 입사형 포토다이오드 어레이 및 이면 입사형 포토다이오드 어레이를 지지하는 배선 기판을 구비하며, (배선)기판은 전극 패드를 통하여 이면 입사형 포토다이오드 어레이와 전기적으로 접속되어 있는 것을 특징으로 한다.
이 경우, 전극 패드로부터의 검출 신호를 배선 기판으로 전달할 수 있다. 본 발명에 관한 방사선 검출기 등의 반도체 장치는 반도체 기판의 광 입사면측에 배치된 신틸레이터(scintillator)를 구비하는 것을 특징으로 한다. 이 경우, 반도체 기판의 입사면측에 신틸레이터가 배치되어 있으므로, 반도체 기판은 기계적으로 보강됨으로써, 반도체 기판의 휨 또는 왜곡의 발생이 억제된다. 또한, 배선 기판은 틀부에 설치된 전극 패드를 통하여, 이면 입사형 포토다이오드 어레이와 전기적으로 접속되어 있는 것이 바람직하다. 신틸레이터에서 발생한 형광은 포토다이오드 어레이에서 전기신호로 변환되며, 이 전기신호는 전극 패드를 통해 배선 기판으로 전달된다.
또, 배선 기판과 반도체 기판의 반대면 사이의 틈에는, 수지 또는 공기가 충전되어 있는 것이 바람직하다. 반도체 기판의 반대면과 배선 기판을 수지를 통해 접합시키면, 반도체 기판의 기계적 강도를 향상시킬 수 있어 반도체 기판이 휘어지거나 왜곡이 발생하는 것을 억제할 수 있다.
배선 기판과 반도체 기판의 반대면 사이의 틈을 공기층으로 하는 경우, 배선 기판과 반도체 기판 사이의 단열성이 양호해져 배선 기판으로부터 반도체 기판에의 열의 유입을 억제할 수 있다.
본 발명에 관한 이면 입사형 포토다이오드의 제조 방법은 제 1 도전형의 반도체 기판의 피검출광의 입사면의 반대면을 박형화하는 것으로서, 복수의 요부를 어레이 형태로 배열하여 형성하는 공정 및 요부의 저부에 제 2 도전형 반도체 영역을 형성하는 공정을 포함하고 있지만, 반도체 기판이 제 1 및 제 2 반도체 기판을 구비하는 경우의 제조 방법은 이하의 공정을 구비하는 것이 바람직하다.
우선, 이 제조 방법은 제 1 반도체 기판에 제 2 반도체 기판을 접합하는 공정을 구비하는 것이다. 상술한 바와 같이, 접합에 의해서 요부의 정도를 정밀하게 제어할 수 있다.
또, 이러한 제조 방법에서는, 제 2 반도체 기판의 반대면에 있어서의 요부 대응 영역을 에칭하여 요부를 형성하는 요부 형성 공정을 구비한다.
이로써, 제 2 반도체 기판에는 복수의 요부가 어레이 형태로 배열되게 형성된다. 따라서, 제 2 도전형 반도체 영역은 제 2 반도체 기판으로 된 틀부에 의해 둘러싸여질 수 있게 되어, 이면 입사형 포토다이오드 어레이의 기계적 강도가 실용상 충분하게 된다. 또한, 제 2 도전형 반도체 영역의 두께를 종래의 기술에 비해 얇게 할 수 있으므로, 제 2 도전형의 불순물의 열확산 등에 의해 반도체 영역을 용이하게 형성하는 것이 가능해져 이면 입사형 포토다이오드 어레이를 종래보다 용이하게 제조할 수 있다.
이 요부 형성 공정에서의 에칭은 제 1 및 제 2 반도체 기판 사이에 개재하는 에칭 스톱층 또는 절연층이 노출될 때까지 행해지고, 이로써 에칭 깊이를 정밀하게 제어할 수 있다.
또한, 상기 접합 공정에 대해, 제 1 반도체 기판과 제 2 반도체 기판 사이에 에칭 스톱층을 설치하면, 이 에칭 스톱층에서 에칭을 종료할 수 있어 이 공정의 제어가 용이하게 된다. 여기에서, 에칭은 적어도 에칭 스톱층이 노출될 때까지 행해진다.
또한, 상기 접합 공정에서, 제 1 반도체 기판과 제 2 반도체 기판 사이에 절연층을 설치하면, 이 절연층에서 에칭을 종료할 수 있어 이 공정의 제어가 용이하게 된다. 여기에서, 에칭은 적어도 절연층이 노출될 때까지 행해진다.
또한, 요부의 저부에는 제 2 도전형 반도체 영역이 형성된다.
또, 제 1 반도체 기판 및 제 2 반도체 기판의 서로 대향하는 면의 결정의 면방위가 다른 경우, 요부 형성 공정에 있어서의 에칭은 적어도 제 2 반도체 기판의 반대면이 노출될 때까지 행해지는 것을 특징으로 한다. 이 경우, 결정의 면방위에 의존하여 에칭 속도가 변화하기 때문에, 에칭 깊이를 정밀하게 제어할 수 있다.
환언하면, 접합 공정에서, 제 1 반도체 기판과 제 2 반도체 기판의 결정방위가 다르게 양 반도체 기판이 접합되는 경우, 제 2 반도체 기판을 에칭하여 반도체 영역을 노출시키는 공정에 있어서, 제 1 반도체 기판과 제 2 반도체 기판과의 접합면(결정방위가 다른 면)에서 에칭을 종료할 수 있어 이 공정의 제어가 용이하게 된다. 또한, 제 2 반도체 기판은 제 1 반도체 기판과 다른 결정방위를 가고 제 1 반도체 기판보다 에칭속도가 크다.
또, 제 2 도전형 반도체 영역을 형성하는 공정은 요부 형성의 전후의 어느 쪽에서든 실행할 수 있다. 즉, 본 발명에 관한 이면 입사형 포토다이오드 어레이의 제조 방법은 요부 형성 공정의 다음에 요부의 저부에 불순물을 첨가하는 것에 의해 제 2 도전형 반도체 영역을 형성하는 후첨가 공정, 또는 제 1 반도체 기판의 반대면 상에 미리 불순물을 첨가해두는 전첨가 공정 중 어느 하나를 포함하는 것을 특징으로 한다.
전첨가 공정을 포함하는 제조 방법은 피검출광의 입사면의 반대면측에 복수의 제 2 도전형 반도체 영역을 어레이 형태로 배열하여 형성되는 제 1 도전형의 제 1 반도체 기판을 준비하는 공정, 반대면에 제 1 도전형의 제 2 반도체 기판을 접합하는 공정 및 제 2 반도체 기판에 있어서의 제 2 도전형 반도체 영역에 대응하는 영역(요부 대응 영역)을 에칭하여 반도체 영역을 노출시키는 공정을 포함한다.
또한, 이면 입사형 포토다이오드 어레이의 제조 방법에서는, 광 입사면측에 반도체 기판보다 높은 불순물 농도의 상기 어큐뮬레이션층을 형성하는 공정을 더 포함할 수도 있으며, 이 경우에는 어큐뮬레이션층이 전술한 기능을 발휘한다.
도 1 은 제 1 실시형태의 이면 입사형 포토다이오드 어레이의 평면도이다.
도 2 는 도 1의 Ⅱ-Ⅱ 단면의 구성을 나타내는 개략도이다.
도 3 은 제 1 실시형태의 제 1 변형예의 단면 구성을 나타내는 개략도이다.
도 4 는 제 1 실시형태의 제 2 변형예의 단면 구성을 나타내는 개략도이다.
도 5 는 제 1 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 6 은 제 1 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 7 은 제 1 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 8 은 제 1 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 9 는 제 1 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 10 은 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 단면 구성을 나타내는 개략도이다.
도 11 은 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 12 는 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 13 은 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 14 는 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 15 는 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 16 은 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 17 은 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 18 은 제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타내는 공정도이다.
도 19 는 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 20 은 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 21 은 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 22 는 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 23 은 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 24 는 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 25 는 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방 법에 대해 설명하기 위한 도면이다.
도 26 은 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 27 은 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 28 은 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 29 는 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 30 은 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 31 은 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 32 는 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 33 은 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
도 34 는 제 5 실시형태에 관한 이면 입사형 포토다이오드 어레이의 단면 구성을 나타낸다.
도 35 는 제 5 실시형태에 관한 이면 입사형 포토다이오드 어레이의 단면 구 성을 나타낸다.
도 36 은 반도체 장치의 단면 구성을 나타내는 개략도이다.
도 37 은 반도체 장치의 제 1 변형예의 단면 구성을 나타내는 개략도이다.
도 38 은 반도체 장치의 제 2 변형예의 단면 구성을 나타내는 개략도이다.
도 39 는 방상선 검출기의 단면 구성을 나타내는 개략도이다.
도 40 은 방사선 검출기의 단면 구성을 나타내는 개략도이다.
도 41 은 방사선 검출기의 단면 구성을 나타내는 개략도이다.
도 42 는 종래의 이면 입사형 포토다이오드 어레이의 단면 구성을 나타내는 개략도이다.
이하, 본 발명의 실시형태에 대해 설명한다. 또한, 이하의 도면에 있어서, 동일한 구성요소에는 동일한 부호를 이용하고 중복되는 설명은 생략한다.
(제 1 실시형태)
도 1 은 제 1 실시형태의 이면 입사형 포토다이오드 어레이(1)의 평면도이다. 또한, 이면 입사형 포토다이오드 어레이(1)는 「광 입사면(이면)」과, 광 입사면과는 반대측의 「반대면(표면)」을 구비하며, 이 도면은 이면 입사형 포토다이오드 어레이(1)를 반대면측에서 본 도면을 나타낸다.
이면 입사형 포토다이오드 어레이(1)는 규칙적인 어레이 형태로 배치된 복수의 요부(4)를 구비한다. 반도체 기판(3)에 있어서 각 요부(4)의 주변 영역은 틀부(6)를 구성하고 있으며, 이러한 틀부(6)는 반도체 기판(3)의 기계적 강도를 유지하 고 있다. 각 요부(4)의 저부에는 pn 접합부가 설치되어 있다. 각각의 틀부(6) 상에는 각각의 pn 접합부에 전기적으로 접속되는 전극 패드(범프 전극)(13b)가 설치되어 있다.
도 2 는 도 1 에 도시된 이면 입사형 포토다이오드 어레이(1)의 Ⅱ-Ⅱ 화살표 단면도이다. 도면에 도시되었듯이, 피검출광 L은 반도체 기판(3)의 광 입사면 IN 상에 입사하며, 반도체 기판(3)의 내부에서 발생되는 캐리어는 반대면 OUT측에 형성되어 각 pn 접합부(2)에서 검출된다.
즉, 각각의 요부(4)의 저부(4a)마다 각각의 pn 접합부(포토다이오드)(2)가 형성되어 있어, 각 포토다이오드는 공간적으로 이격되어 있다. 이와 같이, 각각의 요부(4) 마다 포토다이오드가 형성되고 있으므로, 이차원 형태로 배열된 복수의 포토다이오드는 전체적으로 이면 입사형 포토다이오드 어레이(1)를 구성한다.
반도체 기판(3)은 100 내지 350㎛ 정도의 두께, 1×1012 내지 1×1015/㎝3 정도의 불순물 농도(n형)를 가지고 있다.
반도체 기판(3)의 광 입사면 IN측에는 어큐뮬레이션층(8)이 형성되어 있다. 어큐뮬레이션층(8)은 n형 불순물을 반도체 기판(3) 내에 확산하게 되며, 1×1015 내지 1×1020/㎝3 범위의 불순물 농도를 가진다. 어큐뮬레이션층(8) 내의 n형 불순물 농도는 n형 반도체 기판(3)의 불순물 농도보다 높게 설정된다. 어큐뮬레이션층(8)의 두께는 예컨대 0.1 내지 수 ㎛ 정도로 설정할 수 있다.
반도체 기판(3)의 광 입사면 IN측에는 피검출광 L 의 반사를 억제하기 위한 반사방지(AR)막(9)이 성막되어 있다. AR막(9)은 어큐뮬레이션층(8)을 피복하고 있다. AR막(9)의 재료로서, SiO2 나 SiNx를 이용할 수 있다. AR막(9)의 구조로서는, SiO2 나 SiNx의 단독막 또는 이러한 막의 적층막을 이용하는 것도 가능하다.
반도체 기판(3)의 반대면 OUT측에는 p+형 불순물 확산영역(5)이 형성되어 있다. 복수의 제 2 도전형 반도체 영역(5)은 요부(4)의 저부(4a)마다 공간적으로 이격된다.
각 요부(4)는 예컨대 최대로 1㎜×1㎜ 정도의 개구 치수를 가지며, 반대면 OUT측으로부터 광 입사면 IN측으로 향하면서 개구의 치수가 점차 축소되도록 형성되어 있다. 이러한 구성에서 요부(4)는 측면(4b)을 구비한다. 이 요부(4)의 측면(4b)은 경사면으로서 이러한 경사면은 원추대 형상을 구성하고 있다. 따라서, 이 요부(4)의 측면(4b)을 따라서 제 2 도전형 반도체 영역을 형성하거나 측면(4b) 상에 도전성 부재를 형성하는 것이 용이하게 된다.
각 요부(4)의 깊이는 2㎛ 이상이며, 인접하는 요부(4) 사이의 간격은 예컨대 1.5㎜ 정도이다. 이 복수의 요부(4)의 저부(4a)에는 p+형 불순물 확산영역(5)이 설치되고 있어, p+형(제 2 도전형)의 불순물 확산영역(5)과 n형(제 1 도전형)의 반도체 기판(3) 사이의 계면부분이 pn 접합부(포토다이오드)(2)를 구성하고 있다.
p+형 불순물 확산영역(5) 내의 불순물의 농도는 1×1015 내지 1×1020/㎝3 정도이다. 여기서, 반도체 기판(3)의 광 입사면 IN 과 요부(4)의 저부(4a)에 설치된 pn 접합부(2)의 상기 계면과의 사이의 거리는 10 내지 100㎛ 정도이다.
각 요부(4)를 둘러싸는 틀부(6)의 두께는 각 요부(4)의 저부(4a)에 있어서 반도체 기판(3)의 두께보다 크다. 틀부(6) 내에는 포토다이오드끼리를 전기적으로 분리하는 n+ 형의 분리 영역(7)이 설치되어 있다.
분리 영역(7) 내의 불순물 농도는 1×1015 내지 1×1020/㎝3 정도이며, 분리층(7)의 깊이는 예컨대 1 내지 수 ㎛ 로 설정되어 있다.
상술한 바와 같이, 기판 두께 방향을 따라서 p+형 불순물 확산영역(5), n형 반도체 기판(3), n+ 형의 어큐뮬레이션층(8)이 차례로 위치하고 있다. n형 반도체 기판(3)과, n+ 형의 분리 영역(7)은 전기적으로 접속되어 있다. 따라서, pn 접합부(2)에 역바이어스 전압을 인가하기 위해서는 p+형 불순물 확산영역(5)에 부전위를 줌과 동시에 분리 영역(7) 및/또는 어큐뮬레이션층(8) 등의 반도체 기판(3)과 전기적 접속관계를 가지는 n형 영역에 정전위를 주면 된다. 또한, 부전위 및 정전위라는 용어는 상대적인 전위를 규정하기 위해 이용된다.
분리 영역(7)의 깊이를 크게 하여 분리 영역(7)과 어큐뮬레이션층(8)을 전기적으로 접속하면, 반도체 기판(3)을 낮은 불순물 농도의 n형으로서, 포토다이오드를 PIN 포토다이오드로서 기능시킬 수 있다. 이 경우, 반도체 기판(3) 내에 있어 공지층이 균일하게 퍼지는 점으로 PIN 포토다이오드의 기능으로서 우수하게 된다.
또, 반도체 기판(3)의 반대면 OUT 은 절연막인 SiO2막(전기절연층)(10)에 의해서 덮혀져 있다. 그리고, 틀부(6) 상에는 포토다이오드로부터의 신호를 외부로 출력하기 위한 전극 패드(13)가 반도체 기판(3)과 전기적으로 절연되게, 즉 SiO2막(10)을 개재하여 설치되어 있다. 이 전극 패드(13)는 언더범프메탈(이하, UBM 이라 칭한다)(13a)과 범프 전극(13b)으로 이루어진다.
반도체 기판(3)의 반대면 OUT 상에 설치된 SiO2막(10) 상에는 알루미늄 배선(12)이 형성된다. SiO2막(10)은 p+형 불순물 확산영역(5)과 전극 패드(13) 사이의 경로에 있고, 알루미늄 배선(12)과 반도체 기판(3)을 전기적으로 절연한다.
SiO2막(10)에 있어서 요부(4)의 저부(4a)를 피복하는 부분에는 컨택트홀(Contact Hole: 11)이 형성되어 있다. 알루미늄 배선(12)의 일단부는 이 컨택트홀(11)로 p+형 불순물 확산층(5)과 전기적으로 접속되어 있다. 알루미늄 배선(12)은 SiO2막(10)에 있어서 저부(4a) 및 요부(4)의 측면(4b)을 덮는 부분의 위에 연장되게 설치되며, 알루미늄 배선(12)의 타단부는 전극 패드(13)와 전기적으로 접속되어 있다.
이와 같이, 도전성 부재로서의 알루미늄 배선(12)은 p+형 불순물 확산층(5)과 전극 패드(13) 사이를 전기적으로 접속하고 있다. 또한, 도시하지는 않았지만, n형 반도체 기판(3)에 바이어스 전위를 주기 위한 전극도 동일한 틀부(6) 상에 형성되어 있다.
그리고, 전극 패드(13)가 설치되는 영역을 제외하고, 반도체 기판(3)의 반대면 OUT 상에는 SiO2 또는 SiNx 혹은 폴리아미드 아크릴레이트, 에폭시 등으로 된 패 시베이션(Passivation)막(14)이 성막되어 있다.
이와 같이, 제 1 실시형태의 이면 입사형 포토다이오드 어레이(1)는 반대면 OUT측에 형성되는 요부(4)의 저부(4a)에 p+형 불순물 확산영역(5)을 설치하고 있으므로, n형 반도체 기판(3)의 광 입사면 IN 과 포토다이오드의 pn 접합부(2)의 계면 사이의 거리를 단축할 수 있다(예컨대, 10 내지 100㎛). 이것에 의해, 피검출광 L 의 입사에 의해 발생하는 캐리어의 이동과정에 있어서의 재결합이 억제되어 이면 입사형 포토다이오드(1)의 검출 감도를 높게 유지할 수 있다.
또한, p+형 불순물 확산영역(5)의 두께를 종래의 기술에 비해 얇게 할 수 있으므로, p+형 불순물 확산영역(5)이 p형 불순물의 열확산이나 이온 주입 등의 방법에 의해서 용이하게 형성 가능해져 이면 입사형 포토다이오드 어레이(1)를 종래보다 용이하게 제조할 수 있다.
또, 틀부(6)의 두께는 요부(4)의 저부(4a)에 있어서의 n형 반도체 기판(3)의 두께보다 크기 때문에, 이면 입사형 포토다이오드 어레이(1)는 실용상 충분한 기계적 강도를 가질 수 있다.
또, 어큐뮬레이션층(8)의 존재에 의해, 이면측으로부터 피검출광 L(특히 단파장의 광)이 n형 반도체 기판(3)에 입사할 때에 광 입사면 근방에서 발생하는 캐리어가 표면이나 AR 코드와의 계면에서 트랩되는 것을 억제할 수 있어 효과적으로 캐리어가 pn 접합부(2) 방향으로 송출된다. 따라서, 이면 입사형 포토다이오드 어레이(1)의 검출감도를 높게 유지할 수 있다. 또한, 어큐뮬레이션층(8)을 설치하지 않아도 이면 입사형 포토다이오드 어레이(1)는 실용상 허용할 수 있는 정도의 검출 감도를 가진다.
또한, 틀부(6)에 분리 영역(7)을 형성하는 것에 의해, 각 요부(4)에 형성되는 포토다이오드끼리가 전기적으로 분리되어 포토다이오드끼리의 크로스토크가 저감된다. 또한, 분리 영역(7)을 설치하지 않아도 이면 입사형 포토다이오드 어레이(1)는 실용상 허용할 수 있는 정도의 검출 감도를 가진다. 반도체 기판은, 일체로 형성된 단일의 기판으로 이루어진 것으로 하여도 좋고, 이 경우에는, 복수의 반도체 기판을 필요로 하지 않으므로, 제조가 간단하게 된다.
도 3 은 제 1 실시형태에 관계되는 이면 입사형 포토다이오드 어레이(1)의 제 1 변형예를 나타내는 이면 입사형 포토다이오드 어레이(1)의 부분 단면도이다. 본 실시예에서는, 분리 영역(7)은 틀부(6)의 정상면(6b)의 전면에 걸쳐서 설치되어 있다.
이면 입사형 포토다이오드 어레이(1)를 회로기판 상에 실장하는 경우, 틀부(6)는 전극 패드(13)를 통해 기계적 스트레스를 받기 쉽다. 또, 요부(4)와 틀부(6)의 경계부분(이하 에지부(6a)라 칭한다)은 요부(4)의 에칭 가공시에 스트레스를 받기 쉬워진다. 이러한 스트레스는 불필요한 캐리어를 발생시키기 쉽다.
그렇지만, 분리 영역(7)이 틀부(6)의 정상면(6b)의 전면을 덮는 경우 즉 분리 영역(7)이 틀부(6)의 에지부를 포함하고 있는 경우, 상기 스트레스에 기인하는 불필요한 캐리어를 분리 영역(7)이 트랩할 수 있어 암전류 발생을 억제할 수 있다.
도 4 는 제 1 실시형태에 관계되는 이면 입사형 포토다이오드 어레이(1)의 제 2 변형예를 나타내는 이면 입사형 포토다이오드 어레이(1)의 부분 단면도이다.
제 2 변형예에 관한 이면 입사형 포토다이오드 어레이(1)는 도 3 에 도시된 이면 입사형 포토다이오드 어레이(1)와 비교하여, p+형 불순물 확산영역(5)의 면적 이 크게 된다는 점만이 다르며, 그 외의 구성은 동일하다. p+형 불순물 확산영역(5)은 요부(4)의 저부(4a)로부터 분리 영역(7)과 중복되지 않는 정도로 요부(4)의 측면(4b)까지 연장되어 있다. 즉, 불순물 확산영역(5)은 요부(4)의 측면(경사면)(4b) 아래에도 형성되어 있다.
이 이면 입사형 포토다이오드 어레이(1)에 대해서는 p+형 불순물 확산영역(5)의 면적을 확장할 수 있으므로, 피검출광 L의 입사에 의해 발생하는 캐리어를 받는 면적이 커져 포토다이오드의 검출 감도를 높일 수 있다. 또한, 제 1 변형예와 같이, 분리 영역(7)이 불필요한 캐리어를 트랩하므로 암전류 발생을 억제할 수 있다.
다음에, 도 2 에 도시된 제 1 실시형태의 이면 입사형 포토다이오드 어레이(1)의 제조 방법에 있어서, 도 5 내지 도 9 를 참조하여 설명한다. 이 제조 방법에는 이하의 (1) 내지 (6)의 공정을 순차적으로 실행한다.
(1) 기판 준비 공정
도 5 는 제 1 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법을 나타낸다.
우선, 제 1 반도체 기판(3a)을 준비한다.
제 1 반도체 기판(3a)의 도전형은 n형이며, 불순물 농도는 1×1012 내지 1×1015/㎝3 정도, 두께는 10 내지 200㎛ 정도이다. 다음에, 제 1 반도체 기판(3a)의 피검출광 L 이 입사하는 면의 반대면 OUT측에 붕소 등의 p형 불순물을 확산시키는 것에 의해 p+형 불순물 확산영역(5)을 어레이 형태로 형성한다. 이것에 의해, 피검출광 L이 입사하는 면의 반대면측에는 복수의 어레이 형태로 배열되는 pn 접합부(2), 즉 포토다이오드가 되는 영역이 형성된다.
이와 같이, 본 실시형태의 제조 방법에 의하면, p+형 불순물 확산영역(5)의 두께는 종래의 기술에 비해 얇게 할 수 있으므로, p+형 불순물 확산영역(5)을 p형 불순물의 열확산 등에 의해 형성하는 것이 가능해져 이면 입사형 포토다이오드 어레이(1)를 종래보다도 용이하게 제조할 수 있다.
다음에, 제 2 반도체 기판(3b)을 준비한다.
제 2 반도체 기판(3b)의 도전형은 n형이며, 불순물 농도는 제 1 반도체 기판(3a)의 불순물 농도 범위(1×1012 내지 1×1015/㎝3 정도)와 동일한 범위로부터 선택되며, 두께는 2 내지 500㎛ 정도이다. 본 실시예에서는, 반도체 기판(3a, 3b)의 불순물 농도는 기본적으로는 동일하다.
그러한 후, 제 1 반도체 기판(3a)에 있어서의 p+형 불순물 확산영역(5)이 형성되는 면과 제 2 n형 반도체 기판(3b)을 접합한다(도 5 참조). 여기에서, 각각의 반도체 기판의 표면 활성을 실시한 후, 이것들을 접합시킨다.
(2) 기판 접합 공정
도 6은 반도체 기판 접합 후 이면 입사형 포토다이오드 어레이를 나타낸다.
상술의 접합에 의해서, 제 1 반도체 기판(3a)과 제 2 반도체 기판(3b)으로 이루어진 n형 반도체 기판(3)을 얻을 수 있다. 또한, n형 반도체 기판(3b)은 접합 후에 연삭이나 연마에 의해 소정의 두께로 하는 것도 바람직하다. 즉, 반도체 기판(3b)의 두께는 요부 형성시의 에칭시에 요부의 깊이가 불순물 확산영역(5)까지 도달할 수 있는 두께로 설정한다.
(3) 요부 형성 공정
계속하여, p+형 불순물 확산영역(5)에 대응(대향)하는 제 2 반도체 기판(3b)의 영역을 에칭한다.
도 7은 에칭 후의 이면 입사형 포토다이오드 어레이를 나타낸다.
상술의 에칭에 의해서 요부(4)가 형성되며, p+형 불순물 확산영역(5)이 노출된다. 이 에칭 공정에 대해 상세하게 설명한다.
우선, 제 2 반도체 기판(3b)의 표면(피검출광 L이 입사하는 면의 반대면 OUT) 상에, 플라즈마 CVD(Chemical Vapor Deposition)나 저압 CVD(LP-CVD) 등에 의해서 에칭 마스크(SiNx막)를 형성한다.
다음에, 이 SiNx막의 불순물 확산영역(5)에 대향하는 반도체 기판(3)의 영역을 에칭에 의해 제거하여 개구를 형성한다.
그리고, 에칭 마스크의 개구 내의 제 2 반도체 기판(3b)에, 에칭액을 접촉시킴으로써, 제 2 반도체 기판(3b)를 에칭한다. 에칭액으로서는 수산화 칼륨(KOH)나 수산화 테트라메틸알콜(TMAH) 등의 알칼리성의 에칭액을 이용할 수 있다. 이 알칼리 에칭에 의해, 제 2 반도체 기판(3b)에 (결정)이방성 에칭이 실시되어 그 결과 p+형 불순물 확산영역(5)이 노출된다.
그러한 후, 이 에칭 마스크(SiNx막)를 제거한다.
이상과 같이, 반도체 기판(3)(제 2 반도체 기판 3b)에는 반대면측 OUT으로부터 광 입사면 IN측에 걸쳐 개구 치수가 점차 작아지는 요부(4)가 어레이 형태로 형성된다. 각 요부(4)의 저부(4a)에는 p+형 불순물 확산영역(5)이 노출되어 각 요부(4) 사이는 틀부(6)에 의해 구획 형성된다.
(4) 분리층 및 피복 요소 형성 공정
다음에, 분리 영역(7) 및 절연막 등의 피복 요소를 형성한다.
도 8 은 분리 영역(7) 및 피복 요소가 형성되는 이면 입사형 포토다이오드 어레이를 나타낸다.
우선, 인 등의 n형 불순물을 열확산이나 이온 주입 등에 의해서 틀부(6)의 정상면(6b)의 소정 위치에 도입함으로써, 각 포토다이오드 사이를 전기적으로 분리하는 분리 영역(7)을 형성한다.
이어서, 얇은 열산화막을 형성한 후에, 광 입사면 IN의 전면을 덮도록 비소 등의 n형 불순물을 0.1 내지 수 ㎛ 정도의 깊이까지 확산시킴으로써 어큐뮬레이션층(8)을 형성한다.
그 후, 열확산이나 CVD에 의해서, 표면의 보호막이 되는 SiO2막(전기 절연층)(10)을 반도체 기판(3)의 반대면 OUT 상에 형성한다. 또한, 동시에, 반도체 기판(3)의 광 입사면 IN 상에 SiO2막으로부터 되는 AR막(9)을 형성한다.
(5) 배선 형성 공정
다음에, 알루미늄 배선(12)을 형성한다.
도 9 는 알루미늄 배선(12)이 형성된 이면 입사형 포토다이오드 어레이를 나타낸다.
우선, 요부(4)의 저부(4a)에 존재하는 SiO2막(10)의 일부를 제거함으로써, 컨택트홀(11)을 형성한다. 계속하여, 표면측에 설치된 SiO2막(10) 상에 알루미늄 배선(12)을 형성하는 공정을 실시한다.
알루미늄 배선(12)은 일단부가 컨택트홀(11)을 통하여 p+형 불순물 확산영역(5)과 접하여 요부(4)의 저부(4a) 및 요부(4)의 측면(4b)을 경유하며, 그 외 단부는 틀부(6)의 정상면(6b)에 도달하도록 패터닝된다. 여기서, 도전성 부재는 알루미늄 배선(12)에 한정되지 않으며, 도전성 부재로 된 배선이면 좋고, 예컨대 동배선이나 금배선 등을 이용할 수 있다.
(6) 전극 패드 형성 공정
다음에, 전극 패드를 형성한다.
도 2 는 전극 패드가 형성된 이면 입사형 포토다이오드 어레이를 나타낸다.
또한, n형 반도체 기판(3)의 반사면 OUT 상에 패시베이션막(14)을 형성한다. 우선, 패시베이션막(14)으로는 플라즈마 CVD 로 형성된 SiNx막이나 SiO2막 혹은 폴리이미드나 아크릴, 에폭시, 우레탄이나 이를 포함하는 복합재료를 이용할 수 있다.
이어서, 틀부(6)의 전극 패드(13)가 형성되는 영역의 패시베이션막(14)을 제 거하여 전극 패드(13)를 알루미늄 배선(12)과 접속한다. 즉, 틀부(6)의 정상면(6b)(도 9 참조) 상에 형성된 알루미늄 배선(12) 상에 UBM(13a)을 형성하여 이 UBM(13a) 상에 범프 전극(13b)을 형성한다. 이러한 공정을 거쳐 제 1 실시형태의 이면 입사형 포토다이오드 어레이(1)를 얻을 수 있다.
또한, UBM(13a)은 알루미늄 배선(12)과 범프 전극(13b)과의 접합성을 개선하기 위해서 설치되고 있는 것이다. 즉, 범프 전극(13b)으로서 반전을 이용하는 경우, 알루미늄 배선(12)에 대한 반전의 접합성이 나쁘기 때문에 UBM(13a)을 개입시켜 알루미늄 배선(12)과 범프 전극(13b)을 접합한다. UBM(13a)는 무전해 납땜법으로 Ni-Au 를 형성하지만, 리프트 오프법으로 Ti-Pt-Au 나 Cr-Au을 형성하는 것도 얻을 수 있다.
또, 범프 전극(13b)는 땝납 볼 탑재법 또는 인쇄법에 의해, UBM(13a)부분에 땜납을 형성하여 리플로우함으로써 얻을 수 있다. 범프 전극(13b)으로는 땜납에 한정되지 않고, 금 범프, 니켈 범프, 동 범프, 도전성 수지 범프 등의 금속을 포함하는 도전성 범프도 좋다.
(제 2 실시형태)
도 10 은 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)의 단면 구성을 나타내는 개략도이다.
이하, 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)와 제 1 실시형태의 이면 입사형 포토다이오드(1)와의 차이점에 대해 설명한다.
제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)는 요부(4)의 측면 (4b)을 이용하여, p+형 불순물 확산영역(5)이 요부(4)의 저부(4a)로부터 요부(4)의 측면(4b)을 거쳐 틀부(6)의 에지부(6a)에까지 연장되게 설치되고 있는 점이 제 1 실시형태와 다르다. 즉, 이면 입사형 포토다이오드 어레이(20)에서는, p+형 불순물 확산영역(5)은 저부(4a)로부터 틀부(6)의 정상면(6b)의 일부에까지 연장되고 있어, 반도체 기판(3) 내에 있어 발생한 캐리어를 받는 면적이 커지고 있다.
이면 입사형 포토다이오드 어레이(20)에 대해서는, 표면은 SiO2막(10)에 의해 덮혀있다. 틀부(6)의 에지부(6a)에까지 연장되는 부분의 p+형 불순물 확산영역(5)을 덮는 SiO2막(10)에는 이 p+형 불순물 확산영역(5)에 도달하는 컨택트홀(11)이 설치되어 있다. 그리고, 포토다이오드로부터의 신호를 외부에 출력하기 위한 도전성 부재로서의 알루미늄 배선(12)이 틀부(6)에 설치되고 컨택트홀(11)을 통해 p+형 불순물 확산영역(5)과 전기적으로 접속되어 있다. 이 알루미늄 배선(12)은 틀부(6)에 설치된 전극 패드(13)와 p+형 불순물 확산영역(5) 사이에 개재되어 있다.
또한, 제 2 실시형태의 이면 입사형 포토다이오드 어레이에 있어서의 다른 구성은 제 1 실시형태의 구성과 동일하다.
이와 같이, 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)는 표면측에 형성된 요부(4)의 저부(4a)를 포함하는 영역에 p+형 불순물 확산영역(5)을 설치하고 있으므로, 피검출광 L이 입사하는 n형 반도체 기판(3)의 광 입사면과 포토다이오드의 pn 접합부(2)(계면) 사이의 거리를 짧게 할 수 있다. 이것에 의해, 피검출광 L의 입사에 의해 발생하는 캐리어의 이동과정에 있어서의 재결합이 억제되면, 이면 입사형 포토다이오드 어레이(20)의 검출 감도를 높게 유지할 수 있다.
또한, p+형 불순물 확산영역(5)의 두께를 종래의 기술에 비해 얇게 할 수 있으므로, p+형 불순물 확산 영역(5)를 p형 불순물의 열확산 등에 의해 형성하는 것이 가능해져 이면 입사형 포토다이오드 어레이(20)을 종래보다 용이하게 제조할 수 있다.
또, n형 반도체 기판(3)의 표면에는 복수의 요부(4)가 어레이 형태로 형성되고 있어, 요부(4)는 요부(4)의 저부(4a)에 있어서 n형 반도체 기판(3)의 두께보다 큰 두께를 가지는 틀부(6)로 되어 있다. 이 틀부(6)의 존재에 의해, 이면 입사형 포토다이오드 어레이(20)의 기계적 강도를 실용상 충분한 강도로 할 수 있다.
또, 어큐뮬레이션층(8)의 존재에 의해, 이면측으로부터 피검출광 L(특히 단파장의 광)이 n형 반도체 기판(3)에 입사할 때에, 이면 근방에서 발생하는 캐리어가 표면이나 AR코드와의 계면에서 트랩되는 것을 억제할 수 있어 효과적으로 캐리어가 pn 접합부(2) 방향으로 송출되어지므로, 이면 입사형 포토다이오드(20)의 검출 감도를 높게 유지할 수 있다. 또한, 어큐뮬레이션층(8)을 설치하지 않아도, 이면 입사형 포토다이오드 어레이(1)는 실용상 허용할 수 있는 정도의 검출 감도를 가진다.
또, 틀부(6)는 분리 영역(7)을 형성함으로써, 각 요부(4)에 형성된 포토다이오드끼리가 전기적으로 분리되어 포토다이오드끼리의 크로스토크가 저감된다. 또한, 분리 영역(7)을 설치하지 않아도, 이면 입사형 포토다이오드 어레이(10)는 실용상 허용할 수 있는 정도의 검출 감도를 가진다.
또, p+형 불순물 확산영역(5)이 틀부(6)의 에지부(6a)에까지 연장되고 정상면(6b) 상에 형성되어 있으므로, 컨택트홀(11)을 틀부(6)의 정상면(6b)에 설치할 수 있다. 그 결과, p+형 불순물 확산영역(5)과 전극 패드(13)을 전기적으로 접속하는 알루미늄 배선(12)을 요부(4)의 저부(4a)나 측벽(4b)에 형성할 필요가 없게 되어, 틀부(6) 상에 만 형성하는 것도 좋기 때문에 알루미늄 배선(12)의 형성 공정이 용이하게 된다.
또한, 이면 입사형 포토다이오드 어레이(20)에 대해서는, 기계적 강도가 낮은 틀부(6)의 에지부(6a)에 p+형 불순물 확산영역(5)이 연장되게 형성되어 있다. 이것에 의해, 실장시에 전극 패드(13)를 통해 기계적인 스트레스를 받기 쉬운 틀부(6)나 에칭 가공시에 스트레스를 받기 쉬운 틀부(6)의 에지부에서 이 스트레스에 의해 불필요한 캐리어가 발생하기 쉽지만, 그 불필요한 캐리어를 트랩하여 암전류 발생을 억제할 수 있다.
(제 2 실시형태의 이면 입사형 포토다이오드 어레이의 제조 방법)
다음에, 도 10 에 도시된 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)의 제조 방법에 대해서, 도 11 내지 도 18 을 참조하여 설명한다. 이 제조 방법에는 이하의 (1) 내지 (9)의 공정을 순차적으로 실행한다.
(1) 기판 준비 공정
도 11 은 반도체 기판을 나타낸다.
우선, 불순물 농도가 1×1012 내지 1×1015/㎝3 정도로, 두께가 300 내지 600㎛ 정도의 n형 반도체 기판(3)을 준비한다.
(2) 절연막 형성 공정
도 12 는 절연막이 형성된 반도체 기판을 나타낸다.
다음에, n형 반도체 기판(3)을 열확산함으로써, 반도체 기판(3)의 반대면 OUT 및 광 입사면 IN 상에 각각 절연막(SiO2막)(21a, 21b)을 형성한다. 절연막(21a, 21b)은 CVD법이나 스퍼터법 등을 이용해 형성해도 좋다.
(3) 분리 영역 및 겟타링층 형성 공정
도 13 은 분리 영역(7) 및 겟타링층(22)이 형성된 반도체 기판을 나타낸다.
우선, n형 반도체 기판(3)의 반대면 OUT측에 있어서는, 분리 영역(7)에 대응하는 부분의 SiO2막(21a)(도 12 참조)에, 포토리소그래피 공정에 의해 통로를 형성한다. 마찬가지로, n형 반도체 기판(3)의 광 입사면 IN측에 있어서는, SiO2막(21b)을 제거한다(도 12 참조).
다음에, n형 반도체 기판(3)의 반대면 OUT 의 복수 영역과 광 입사면 IN 의 전면에 링을 열확산시킴으로써, 불순물 농도가 1×1015 내지 1×1020/cm3 정도의 분리 영역(7)과 겟타링층(22)을 형성한다. 또한, 반도체 기판(3)을 열산화함으로써, 분리 영역(7)측의 반대면 OUT 과 겟타링층(22)측의 광 입사면 IN 를 각각 가리는 SiO2막(23a, 23b)을 형성한다. 또, 겟타링층(22)을 형성하는 대신에, 미리, n형 불순물 농도가 1×1015 내지 1×1020/cm3 정도로 확산되어 있는 확산 웨이퍼를 이용해도 좋다.
이상과 같이, n형 반도체 기판(3)의 반대면 OUT측에, 포토다이오드끼리를 분리하는 분리 영역(7)을, 광 입사면 IN측에 n형 반도체 기판(3)의 결정 결함을 취입하기 위한 겟타링층(22)을 각각 형성한다.
(4) 불순물 확산층 형성 공정
도 14 는 불순물 확산 영역(24)이 형성된 반도체 기판을 나타낸다.
우선, n형 반도체 기판(3)의 반대면 OUT측에, 붕소 등의 p형 불순물을 확산시키고, p+형 불순물 확산 영역(24)을 형성한다. p+형 불순물 확산 영역(24)은 분리 영역(7)과 소정 간격을 비워 인접해서 형성된다. 또한, 불순물 확산 영역(24)은, 후에 행해지는 요부(4)를 형성하는 공정(도 16 참조)에서 에칭되어, 요부(4)의 측면(4b)으로부터 틀부(6)의 에지부(6a)를 포함한 영역에 걸쳐 존재하는 p+형 불순물 확산 영역(5)으로 된다.
구체적으로 제조 프로세스를 기재한다. n형 반도체 기판(3)의 반대면 OUT측에서, SiO2막(23a)(도 13 참조)에 포토리소그래피 공정을 실시함으로써, 불순물 확산층 형성용 개구를 형성한다. 이 개구로부터 붕소 등의 p형 불순물을 반도체 기판(3) 내에 확산시키는 것으로, 불순물 농도가 1×1015 내지 1×1020/cm3 정도의 p+형 불순물 확산 영역(24)를 형성하고, 반도체 기판(3)을 열산화하는 것으로써, 불순물 확산 영역(24)의 표면 및 겟타링층(22)을 각각 덮는 SiO2막(25a, 25b)을 형성한다.
이어서, 반도체 기판(3)의 광 입사면 IN측을 연마하여, SiO2막(25b) 및 겟타링층(22)을 제거한다.
(5) SiNX막 형성 공정
도 15 는 SiNX막(26a, 26b)이 형성된 반도체 기판을 나타낸다.
우선, 반도체 기판(3)의 반대면 OUT 및 광 입사면 IN 상에, LP-CVD법에 의해 SiNX막(26a, 26b)을 성막한다. 그리고, 후속 공정에서, 요부(4)가 될 예정 영역의 SiNX막(26a)과 SiO2막(25a)을 에칭 공정으로 제거한다(제거 공정).
(6) 요부 형성 공정
도 16 은 요부(4)가 형성된 반도체 기판을 나타낸다.
우선, 상기 제거 공정에 있어서, SiNX막(26a)과 SiO2막(25a)이 제거된 반도체 기판(3)의 반대면 OUT측 표면 영역에, 수산화칼륨 수용액 등을 이용해서 알칼리 에칭법에 의하여 이방성 에칭을 실시하여, 요부(4) 및 틀부(6)를 형성한다.
여기서, 이방성 에칭에 의한 에칭 깊이는, 적어도 2μm 이상으로 설정된다. 이로써, 반도체 기판(3)의 반대면측에, 반대면 OUT측으로부터 광 입사면 IN측으로 향하여 개구 치수가 점차 축소하는 요부(4)가 형성된다.
그리고, 이방성 에칭에 의해 노출한 요부(4)의 저부(4a) 및측면(4b)에, 붕소등의 p형 불순물을 확산시키고, 그 후, 열산화를 실시한다. 이로써, 틀부(6)의 에지부(6a)로부터 요부(4)의 측면(4b)을 거쳐 요부(4)의 저부(4a)에 걸쳐서 p+형 불순물 확산 영역(5)이 형성되며, 그 표면은 SiO2막(27a)으로 피복되게 된다. 즉, 이 공정에 의해 포토다이오드로 되는 영역이 형성되게 된다.
위에서 설명한 바와 같이, 실장시에 기계적인 스트레스를 받기 쉬운 틀부(6)이나, 에칭 가공 시에 스트레스를 받기 쉬워지는 틀부(6)의 에지부에서, 이것들 스트레스에 의해 불필요한 캐리어가 발생하기 쉽다. 그렇지만, p+형의 불순물 확산 영역(5)은, 저부(4a)로부터 요부(4)와 틀부(6)의 에지부(6a)에까지 연장해서 설치되므로, 불필요한 캐리어를 트랩해서 암전류 발생을 억제할 수 있다.
또, p+형 불순물 확산 영역(5)의 두께를, 종래의 기술에 비해 얇게 할 수 있으므로, p+형 불순물 확산 영역(5)을 p형 불순물의 열확산 등에 의해 형성하는 것이 가능해져, 이면 입사형 포토다이오드 어레이(20)(도 10 참조)를 종래보다 용이하게 제조할 수 있다.
(7) 어큐뮬레이션층 형성 공정
도 17 은 어큐뮬레이션층(8)이 형성된 반도체 기판(3)을 나타낸다.
우선, 에칭 마스크로서 이용되고 있던 SiNX막(26a, 26b)(도 16 참조)을 제거하고, n형 반도체 기판(3)의 광 입사면 IN측에, 산화막을 형성한 후, 이 산화막을 통해 반도체 기판(3) 내에 비소를 이온 주입하며, 이어서, 반도체 기판(3)을 열산화한다. 이러한 공정에 의해, 어큐뮬레이션층(8)이 형성된다.
또한, 열산화에 의해 반도체 기판(3)의 광 입사면 IN측에 형성된 SiO2막을 한번 제거한 후에 다시 광 입사면을 열산화함으로써, SiO2 로 된 AR막(9)을 형성한다.
(8) 배선 형성 공정
도 18 은 알루미늄 배선(12)이 형성된 반도체 기판을 나타낸다.
우선, SiO2막(27a)에 있어서의 틀부(6)의 정상면(6b)에 존재하는 부분에, p+형의 불순물 확산 영역(5)에 이르는 컨택트홀(11)을 형성한다. 이어서, 틀부(6)상에, 알루미늄 배선(12)을 패터닝한다.
이와 같이, 본 실시형태의 제조 방법에 의하면, p+형 불순물 확산 영역(5)이 틀부(6)의 정상면(6b)에까지 연장해서 설치되어 있으므로, 컨택트홀(11)을 틀부(6)에 형성할 수 있다. 따라서, 콘택트 홀(11)이나 알루미늄 배선(12)을 틀부(6)에만 패터닝할 수 있으므로, 요부(4)의 저부(4a)나측면(4b)에의 포토리소그래피 공정이 불필요해져, 프로세스가 매우 용이하게 된다.
또, 두께가 얇기 때문에 기계적 강도가 낮은 요부(4)에의 패터닝이 불필요하게 되어, 스트레스가 감소한다.
(9) 전극 형성 공정
마지막으로, 도 10 에 나타낸 바와 같이, n형 반도체 기판(3)의 반대면 OUT측에, UBM(13a)이 형성되는 영역을 제외하고, 패시베이션막(14)을 성막한다. 그리고, 틀부(6)에 설치된 알루미늄 배선(12)상에 UBM(13a)을 형성하고, UBM(13a)상에 범프 전극(13b)을 형성함으로써, 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)를 얻는다.
(제 3 실시형태)
제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이는, 제 1 또는 제 2 실시형태에 관한 이면 입사형 포토다이오드 어레이(1)에 있어서, 반도체 기판(3)이 2장의 반도체 기판(3a, 3b)으로 되게 한 것이며, 제 1 n형 반도체 기판(3a)과 제 2 n형 반도체 기판(3b)의 결정 방위가 다르도록 양반도체 기판(3a, 3b)을 접합시켜서 되는 이면 입사형 포토다이오드 어레이이다.
예를 들면, 결정면(111)의 n형 제 1 반도체 기판(3a)을 준비하고, 결정면(100) 또는 (110)의 n형 제 2 반도체 기판(3b)을 n형 제 1 반도체 기판(3a)에 접합한다.
이와 같이 함으로써, n형 제 2 반도체 기판(3b)을 알칼리 에칭할 때에, (111)면이나 (110)면에 비해, 에칭 속도가 매우 늦기 때문에, n형 제 1 반도체 기판(3a)에 형성된 p+형 불순물 확산 영역(5)이 노출한 단계에서 에칭을 용이하게 정지할 수 있다.
제 3 실시형태의 포토다이오드에 의하면, 표면으로부터 소정 깊이의 위치에서, 표면측과 이면측으로 n형 반도체 기판(3)의 결정 방위가 교차하고 있어, 요부(4)는, 표면측으로부터 n형 반도체 기판(3)을 에칭하고, 그 후, 같은 공정을 실시함으로써 이면 입사형 포토다이오드 어레이(1)를 얻을 수 있다.
즉, 제 3 실시형태에서는, 제 1 실시형태에 있어서의 2개의 반도체 기판(3a, 3b)의 면방위를 다르게 한다.
또, 제 3 실시형태에서는, 제 2 실시형태에 있어서의 1개의 반도체 기판(3)을 2개의 반도체으로 구성함과 동시에, 제 2 실시형태에 있어서의 이면 입사형 포토다이오드 어레이(20)의 제조 방법에 있어서, 실리콘 기판으로서, 제 1 실시형태 에서 나타낸 바와 같은 실리콘의 접합(붙여 맞추기) 기판을 이용한다.
제 3 실시형태의 제조 방법에 의하면, 기본적으로는 제 1 실시형태와 마찬가지로 에칭의 깊이 제어를 용이하게 하는 것이 가능해지지만, 제 1 실시형태에 다른 면방위의 반도체 기판을 적용하는 경우, 미리, PN 접합부(2)를 형성한 반도체 기판을 접합하는데 대해, 제 2 실시형태에 다른 면방위의 반도체 기판을 적용하는 경우, 양기판을 접합한 후에 에칭에 의해 요부(4)를 형성하고, 그 후, p+형 불순물 확산층(5)을 형성하는 공정을 실시한다.
이 실리콘의 접합 기판에는, 예를 들면 SOI(Silicon On Insulator) 웨이퍼나 SOS(Silicon On Silicon) 웨이퍼나 결정 방위가 교차한 실리콘 웨이퍼의 접합, 실리콘 웨이퍼와 실리콘 웨이퍼의 접합 등을 이용할 수 있다.
제 1 실시형태의 이면 입사형 포토다이오드 어레이에 있어서의 반도체 기판을 상술한 바와 같이 2개의 반도체 기판으로 구성한 경우에 있어서의 이면 입사형 포토다이오드 어레이의 제조 방법은, 단지, 반도체 기판(3a, 3b)의 면방위를 다르게 하는 것만이다.
또, 제 2 실시형태의 이면 입사형 포토다이오드 어레이에 있어서의 반도체 기판을, 위에서 설명한 바와 같이 2개의 반도체 기판으로 구성한 경우에 있어서의 이면 입사형 포토다이오드 어레이의 제조 방법에 대해서는, 도 19 내지 도 26 을 이용해 설명한다. 이 제조 방법에서는, 이하의 (1) 내지 (9) 의 공정을 차례차례 실행한다.
(1) 기판 준비 공정
도 19 는, 제 3 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법에 대해 설명하기 위한 도면이다.
우선, 제 1 및 제 2 반도체 기판(3a, 3b)을 준비한다. 제 1 반도체 기판(3a)은 n형 (111)실리콘 기판이며, 제 2 반도체 기판(3b)은 n형 (100)실리콘 기판이다. 즉, 반도체 기판(3a, 3b)은 서로 대향하는 면의, 결정의 면방위가 차이가 난다.
(2) 기판 접합 공정
도 20 은, 반도체 기판(3a, 3b)으로 된 반도체 기판(3)을 나타낸다.
제 1 및 제 2 반도체 기판(3a, 3b)의 대향면을 활성화한 후, 제 1 및 제 2 반도체 기판(3a, 3b)을 필요에 따라서 가열하면서, 이러한 두께 방향으로 압력을 가하여, 이들을 붙여 맞추어서 접합한다.
또한, 이 표면 활성은, 진공하에서, 반도체 기판의 대향면에 이온 조사를 실시하는 것 등에 의해 실시할 수 있다. 진공중에서, 기판 표면을 아르곤(Ar) 등의 불활성 가스의 빔에 의해서 에칭하면, 기판의 표면층을 제거할 수 있다. 표면층이 제거된 반도체 기판의 새로운 표면은, 다른 원자와의 강한 결합력을 가지는 활성 상태가 된다. 제 1 및 제 2 반도체 기판의 표면끼리 진공중에서 겹쳐 맞추면, 접합이 가능하게 된다. 이 방법은 표면 활성화 접합(Surface Activated Bonding: SAB)이라고 한다.
(3) 분리 영역 및 불순물 확산 영역 형성 공정
도 21 은 분리 영역 및 불순물 확산 영역이 형성된 반도체 기판을 나타낸다.
반도체 기판(3)의 반대면 OUT측에, n형 분리 영역(7)을 형성한다. n형 반도 체 기판(3)의 반대면 OUT측에 있어서는, 분리 영역(7)에 대응하는 부분의 SiO2막에, 포토리소그래피 공정에 의해 개구를 형성한다. 마찬가지로 n형 반도체 기판(3)의 광 입사면 IN측에서는, SiO2막을 제거한다. 다음에, n형 반도체 기판(3)의 반대면 OUT측에, 인을 열확산시킴으로써 불순물 농도가 1×1015 내지 1×1020/cm3 정도의 분리 영역(7)을 형성하고, 또, 반도체 기판(3)을 열산화함으로써 분리 영역(7)측의 기판 반대면 OUT 을 덮는 SiO2막을 형성한다.
그 후, 이 SiO2막의 소정 영역을 에칭하고, 이것을 마스크로 하여 p+형 불순물 확산 영역(24)를 형성하며, 이어서, 광 입사면을 연마한다. 분리 영역(7)은, 인접하는 불순물 확산 영역(24) 간을 전기적으로 분리하고 있다. 즉, n형 반도체 기판(3)의 반대면 OUT측에, 붕소 등의 p형 불순물을 확산시켜, p+형 불순물 확산 영역(24)을 형성한다. p+형 불순물 확산 영역(24)은 분리 영역(7)과 소정 간격을 비워 인접해서 형성된다. 그 후, 아닐이나 열확산을 실시하여, 반대면 OUT 상에 SiO2막(25a)을 형성한다.
(4) SiNX막 형성 공정
도 22 는 SiNX막(26a, 26b)이 형성된 반도체 기판을 나타낸다.
우선, 반도체 기판(3)의 반대면 OUT 및 광 입사면 IN 상에, LP-CVD법에 의해 SiNX막(26a, 26b)을 성막한다. 그리고, 후속 공정에서 요부(4)가 될 예정 영역의 SiNX막(26a)과 SiO2막(25a)을 에칭 공정에 의해 제거한다(제거 공정).
(5) 요부 형성 공정
도 23 은 요부(4)가 형성된 반도체 기판을 나타낸다.
우선, 상기 제거 공정에서, SiNX막(26a)과 Si02막(25a)이 제거된 반도체 기판의 표면 영역에, 수산화칼륨 수용액 등을 이용한 알칼리 에칭법에 의하여 이방성 에칭을 실시해서, 요부(4) 및 틀부(6)를 형성한다. 또, 노출한 SiNX막(26a, 26b)은 모두 제거한다.
여기서, 이방성 에칭에 의한 에칭 깊이는, 적어도 2μm 이상으로 설정된다. 이로써, 반도체 기판(3)의 반대면 OUT측에, 반대면 OUT측으로부터 광 입사면 IN측으로 향해 통로 치수가 점차 축소하는 요부(4)가 형성된다.
(6) 불순물 확산층 형성 공정
도 24 는 불순물 확산 영역(5)이 형성된 반도체 기판을 나타낸다.
이방성 에칭에 의해 노출한 요부(4)의 저부(4a) 및 측면(4b)에, 붕소 등의 p형 불순물을 열확산법 또는 이온 주입법을 이용하여 첨가한다. 이로써, 틀부(6)의 에지부(6a)로부터 요부(4)의 측면(4b)을 거쳐 요부(4)의 저부(4a)에 걸쳐서, p+형 불순물 확산 영역(5)이 형성된다. 첨가된 불순물은, 적당한 시기에 있어서의 아닐에 의해서 활성화된다.
즉, 이 공정에 의해 포토다이오드로 되는 영역이 형성되게 된다. p+형 불순물 확산 영역(5)은 저부(4a)로부터 요부(4)와 틀부(6)의 에지부(6a)에까지 연장해 서 설치되므로, 불필요한 캐리어를 트랩하여, 암전류 발생을 억제할 수 있다.
(7) 어큐뮬레이션층 형성 공정
도 25 는 어큐뮬레이션층(8)이 형성된 반도체 기판을 나타낸다.
반도체 기판(3)의 열산화를 실시하면, 그 표면은 SiO2막(27a)으로 피복되게 된다.
에칭 마스크로서 이용되고 있던 SiNX막(26a, 26b)(도 22 참조)은 제거되어 있지만, 그 후, n형 반도체 기판(3)의 광 입사면 IN측에 산화막을 형성한 후, 이 산화막을 통해 반도체 기판(3) 내에 비소를 이온 주입하고, 이어서, 반도체 기판(3)을 열산화한다. 이러한 공정에 의해, 어큐뮬레이션층(8)이 형성된다.
또한, 열산화에 의해 n형 반도체 기판(3)의 이면측에 형성된 SiO2막을 한번 제거한 후에, 다시 광 입사면 IN 을 열산화하여, AR막(9)을 형성한다.
(8) 배선 형성 공정
도 26 은 알루미늄 배선(12)이 형성된 반도체 기판을 나타낸다.
우선, SiO2막(27a)에 있어서의 저부(4a)에 존재하는 부분에, p+형 불순물 확산 영역(5)에 이르는 컨택트홀(11)을 형성한다. 이어서, 틀부(6) 상에 알루미늄 배선(12)을 패터닝한다.
(9) 전극 형성 공정
마지막으로, 도 2 에 나타낸 바와 같이, n형 반도체 기판(3)의 반대면측에 UBM(13a)가 형성되는 영역을 제외하고, 패시베이션막(14)을 성막한다. 그리고, 틀 부(6)에 설치된 알루미늄 배선(12) 상에 UBM(13a)을 형성하고, UBM(13a) 상에 범프 전극(13b)을 형성하는 것으로, 제 3 실시형태의 이면 입사형 포토다이오드 어레이(20)를 얻는다. 또한, 틀부(6)의 정상면에 위치하는 절연막(27a)에 컨택트홀을 마련해 이 컨택트홀을 통하여 불순물 확산 영역(5)과 범프 전극(13b)을 접속해도 된다.
(제 4 실시형태)
제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이는, 제 1 또는 제 2 실시형태에 관한 이면 입사형 포토다이오드 어레이(1)에 있어서, 제 1 반도체 기판(3a)과 제 2 반도체 기판(3b)과의 사이에, SiO2 등의 절연층(에칭 스톱층)을 설치한 것이다. 예를 들면, 제 2 반도체 기판(3b)이 표면에 절연층을 가지는 것으로 하고, 반도체 기판(3)은 이 절연층을 통해 제 2 반도체 기판(3b)을 제 1 반도체 기판(3a)에 접합해서 이루어진다. 즉, 접합면 상에는 절연층이 형성되어 있다. 또, 제 1 반도체 기판(3a)의 접합면 상에 절연층이 형성되어 있어도 된다.
본 예에서는, 상술한 기판 면방위의 상이함에 의하여, 에칭에 의해 형성되는 요부의 깊이를 제어하는 것이 아니라, 절연층(에칭 스톱층)에 의해 요부의 깊이를 제어한다.
여기서, 절연층인 SiO2막은 알칼리 에칭되지 않는다. 환언하면, 에칭 스톱층은, 특정 에칭액(예를 들면, KOH 수용액 등)에 대해 내성을 가진다. 이 경우, 상술한 요부 형성 공정에서, 제 2 반도체 기판(3b)을 알칼리 에칭하는 경우, SiO2막이 알칼리 에칭되지 않기 때문에, 에칭을 SiO2막으로 용이하게 정지할 수 있다.
제 4 실시형태에 의하면, 이면 입사형 포토다이오드 어레이가, 표면으로부터 소정 깊이의 위치에 있어서, SiO2막(에칭 스톱층)을 가지고 있으므로, 요부(4)는, 표면측으로부터 반도체 기판(3)을 에칭함으로써 형성할 수 있고, 저부(4a)의 SiO2막을 제거한 후, 마찬가지의 공정을 실시하는 것으로, 이면 입사형 포토다이오드 어레이(1)를 얻을 수 있다.
제 1 실시형태의 이면 입사형 포토다이오드 어레이에 있어서의 반도체 기판을 위에서 설명한 바와 같이 2개의 반도체 기판으로부터 구성하고, 그 사이에 절연층을 개재시켜서 이루어진 이면 입사형 포토다이오드 어레이의 제조 방법은, 단지, 한쪽 반도체 기판의 접합면 상에 절연층이 개재하고 있는 것만이다.
또, 제 2 실시형태의 이면 입사형 포토다이오드 어레이에 있어서의 반도체 기판을 위에서 설명한 바와 같이 2개의 반도체 기판으로 구성하고, 그 사이에 절연층을 개재시켜서 이루어진 이면 입사형 포토다이오드 어레이의 제조 방법은, 도 27 내지 도 33 을 이용하여 설명한다. 이 제조 방법에서는, 이하의 (1) 내지 (9) 의 공정을 차례차례 실행한다.
(1) 기판 준비 공정
도 27 은 제 4 실시형태에 관한 이면 입사형 포토다이오드 어레이의 제조 방법을 설명하기 위한 도면이다.
우선, 제 1 및 제 2 반도체 기판(3a, 3b)을 준비한다. 제 1 반도체 기판(3a) 은 n형 (100)실리콘 기판이며, 제 2 반도체 기판(3b)은 n형 (100)실리콘 기판이다. 한쪽 반도체 기판(3a)의 대향면 상에는, 절연층(에칭 스톱층) E 가 형성되어 있다. 또한, 이러한 반도체 기판의 반도체 기판(3a, 3b)은 서로 대향하는 면의 결정 면방위가 차이나더라도 괜찮다.
(2) 기판 접합 공정
도 28 은 반도체 기판(3a, 3b)으로 된 반도체 기판(3)을 나타낸다.
제 1 및 제 2 반도체 기판(3a, 3b)의 대향면을 활성화한 후, 제 1 및 제 2 반도체 기판(3a, 3b)을 필요에 따라 가열하면서, 이러한 두께 방향으로 압력을 가해 이들을 붙여 맞추어 접합한다. 또, 이 표면 활성의 수법은 상술한 바와 같다.
(3) 분리 영역 및 불순물 확산 영역 형성 공정
도 29 는 분리 영역(7) 및 불순물 확산 영역(24)이 형성된 반도체 기판을 나타낸다. 이 공정은, 제 3 실시형태에 있어서의 분리 영역 및 불순물 확산 영역 형성 공정과 같다.
(4) SiNX막 형성 공정
도 3O 은 SiNX막(26a, 26b)이 형성된 반도체 기판을 나타낸다. 이 공정은, 제 3 실시형태에 있어서의 분리 영역 및 불순물 확산 영역 형성 공정과 같고, SiNX막(26a)과 SiO2막(25a)의 부분적인 제거 공정을 포함한다.
(5) 요부 형성 공정
도 31 은 요부(4)가 형성된 반도체 기판을 나타낸다.
우선, 상기 제거 공정에서, SiNX막(26a)과 SiO2막(25a)이 제거된 반도체 기판의 표면 영역에, 수산화칼륨 수용액 등을 이용한 알칼리 에칭법에 의해 이방성 에칭을 실시하여, 요부(4) 및 틀부(6)를 형성한다. 또한, 노출한 SiNX막(26a, 26b)은 모두 제거된다. 이 에칭은, 절연층 E 의 표면이 노출한 시점에서 정지한다. 여기서, 이방성 에칭에 의한 에칭 깊이는, 제 2 반도체 기판(3b)의 두께(적어도 2μm 이상)로 설정되게 된다.
이 공정에서는, 반도체 기판(3)의 반대면 OUT측에, 반대면 OUT측으로부터 광 입사면 IN측으로 향해 통로 치수가 점차 축소하는 요부(4)가 형성된다.
(6) 불순물 확산 영역 형성 공정
도 32 는, 불순물 확산 영역(5) 및 어큐뮬레이션층(8)이 형성된 반도체 기판을 나타낸다. 확산에 앞서, 요부(4)의 저부(4a)의 절연층 E 는 에칭에 의해 제거해 둔다.
이방성 에칭에 의해 노출한 요부(4)의 저부(4a) 및 측면(4b)에, 붕소 등의 p형 불순물을 확산법 또는 이온 주입법에 의해서 첨가한다. 첨가된 불순물은 적당한 시기에 아닐된다. 이로써, 틀부(6)의 에지부(6a)로부터 요부(4)의 측면(4b)을 거쳐 요부(4)의 저부(4a)에 걸쳐서, p+형 불순물 확산 영역(5)가 형성된다. 즉, 이 공정에 의해 포토다이오드로 되는 영역이 형성되게 된다. p+형 불순물 확산층(5)은 저부(4a)로부터 요부(4)와 틀부(6)의 것과의 에지부(6a)에까지 연장해서 설치되므로, 불필요한 캐리어를 트랩해, 불필요한 전류 발생을 억제할 수 있다.
(7) 어큐뮬레이션층 형성 공정
반도체 기판(3)의 열산화를 실시하면, 그 표면은 SiO2막(27a)으로 피복된다.
우선, 에칭 마스크로서 이용되고 있는 SiNX막(26a, 26b)(도 30 참조)이 제거되어 있지만, n형 반도체 기판(3)의 광 입사면측에 산화막을 형성한 후 이 버퍼 산화막을 통해 반도체 기판(3) 내에 비소를 이온 주입하고, 계속해서, 반도체 기판(3)을 열산화하여, 어큐뮬레이션층(8) 및 AR막(9)을 형성한다. 이 어큐뮬레이션층 형성 공정은, 제 3 실시형태에 있어서의 어큐뮬레이션층 형성 공정과 동일하다.
(8) 배선 형성 공정
도 33 은 알루미늄 배선(12)이 형성된 반도체 기판을 나타낸다. 이 배선 형성 공정은, 제 3 실시형태에 있어서의 배선 형성 공정과 동일하다.
우선, SiO2막(27a)에 있어서의 불순물 확산 영역(5, 또는 틀부(6)의 정상면(6b))이 존재하는 부분에, p+형 불순물 확산 영역(5)에 이르는 컨택트홀(11)을 형성한다. 이어서, 틀부(6)의 정상면에 컨택트홀을 형성하고, 틀부(6) 상에 알루미늄 배선(12)을 패터닝한다.
(9) 전극 형성 공정
마지막으로, 도 2 에 나타낸 바와 같이, n형 반도체 기판(3)의 반대면측에, UBM(13a)가 형성되는 영역을 제외하고, 페시베이션막(14)을 성막한다. 그리고, 틀부(6)에 설치된 알루미늄 배선(12) 상에 UBM(13a)를 형성하고, UBM(13a) 상에 범프 전극(13b)을 형성함으로써, 제 4 실시형태의 이면 입사형 포토다이오드 어레이를 얻는다. 또한, 본 실시형태에 관해서는, 도 2 는 절연층 5E 의 표기를 생략하여 이면 입사형 포토다이오드 어레이를 나타내는 것으로 한다.
또, 불순물 확산 영역(5)을 요부(4)의 측면에도 마련한 경우에는, 절연층이기 때문에, 틀부(6)의 정상면에 위치하는 절연막(27a)에도 컨택트홀을 설치하고 이 컨택트홀을 통해 불순물 확산 영역(5)과 범프 전극(13b)을 접속할 필요가 있다.
또한, 불순물 확산 영역(5)을 요부(4)의 저부만으로 하여도 좋다. 그 경우에는, 틀부(6)의 정상면의 컨택트홀은 불필요하게 된다. 또, n측 전극의 취득은, 다른 실시형태와 마찬가지로, 도 1 에 나타낸 범프 전극(37)의 위치에서, 절연막(27a)에 컨택트홀을 열고, 범프 전극을 형성하면 좋다. 단, 제 1 및 제 2 반도체 기판을 전기적으로 접속하기 위해서, 4개의 포토다이오드에 포위된 전극(7)과 같은 위치에 작은 요부를 제작하고, 알루미늄의 배선으로 접속하는 것이 본 실시예에서는 필요하게 된다.
(제 5 실시형태)
도 34 는 제 5 실시형태에 관한 이면 입사형 포토다이오드 어레이의 단면 구성을 나타낸다.
이 이면 입사형 포토다이오드 어레이는, 제 1 및 제 2 반도체 기판(3a, 3b)이 접합면 J 를 통해 접합되어 있으며, 도 19 내지 도 26 을 이용해 설명된 제 3 실시형태에 관한 포토다이오드와 비교하여, 불순물 확산 영역(5)의 면적이 작게 되어 있다. 본 예에서, 불순물 확산 영역(5)은 요부(4)의 저부(4a)에만 형성되어 있다. 본 발명은, 이러한 구성으로 하여도 물론 좋다.
(제 6 실시형태)
도 35 는 제 6 실시형태에 관한 이면 입사형 포토다이오드 어레이의 단면 구성을 나타낸다.
이 이면 입사형 포토다이오드 어레이는, 제 1 및 제 2 반도체 기판(3a, 3b)이 에칭 스톱층(절연층) E 를 통해 접합되어 있고, 도 27 내지 도 33 을 이용해 설명된 제 4 실시형태에 관한 포토다이오드와 비교하여, 불순물 확산층(5)의 면적이 작게 되어 있다. 즉, 본 예에서, 불순물 확산층(5)은 요부(4)의 저부에만 형성되어 있다. 본 발명은 이러한 구성으로 하여도 물론 좋다.
이상과 같이, 반도체 기판으로서는, 결정 방위가 교차하는 2장의 반도체 기판을 접합해서 이루어지는 반도체 기판, 에칭 스톱층을 통해 2장의 반도체 기판을 접합해서 되는 반도체 기판, 또는, 절연층을 통해 2장의 반도체 기판을 접합해서 이루어지는 반도체 기판을 이용할 수 있으며, 이 경우 에칭 깊이를 용이하게 제어할 수 있다. 또, 제 1 실시형태와 같이, 미리 PN 접합부(2)를 형성한 반도체 기판을 접합한 후에 요부를 형성해도 좋고, 제 2 실시형태와 같이, 요부 형성 후에 PN 접합부(2)를 형성하여도 좋다.
(반도체 장치)
도 36 은 반도체 장치(30)의 단면 구성을 나타내는 개략도이다.
반도체 장치(30)는 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)를 실장 배선 기판 K 에 전기적으로 접속한 것이다. 즉, 반도체 장치(30)에 있어서, 실장 배선 기판 K 는 틀부(6) 상에 설치되고, n형 반도체 기판(3)의 반대면 상에 존재하는 범프 전극(13b)을 통하여 이면 입사형 포토다이오드 어레이(20)에 접속되어 있다.
또, 제 3 실시형태의 반도체 장치(30)에 있어서는, n형 반도체 기판(3)의 반대면과 실장 배선 기판 K 사이의 간극 S 는 공기층으로 되어 있다.
범프 전극(13b)과 실장 배선 기판 K 의 배선 기판측 전극 패드(31)와의 접속은 플립 칩 본딩이며, 이 때에 이용되는 범프 전극(13b)으로는 반전 범프, 금 범프, 니켈 범프, 동 범프, 도전성 수지 범프 등의 금속을 포함한 도전성 범프를 채용할 수 있다.
본 실시형태의 반도체 장치(30)에서는, n형 반도체 기판(3)에 있어서, 기계적 강도가 뛰어난 틀부(6)(두께의 부분)에 설치된 범프 전극(13b)에 의해 실장 배선 기판 K 와의 접속을 하므로, 실장 공정에 있어서 n형 반도체 기판(3)이 기계적 데미지를 받기 어렵다. 이로써, 기계적 데미지에서 유래하는 불필요한 캐리어의 발생이 억제되어 암전류의 발생이 억제된다.
또, 간극 S 를 공기층으로 하고 있으므로, 실장 배선 기판 K 와 n형 반도체 기판(3)과의 단열성을 높일 수 있다. 반도체 장치(30)에 있어서는, 실장 배선 기판 K 의 n형 반도체 기판(3)과 접속하고 있지 않은 측의 면에 신호 처리 회로(51) 등을 설치하는 것이 있고(도 41 참조), 신호 처리 회로(51)에서 발하는 열은 실장 배선 기판 K 를 통해 n형 반도체 기판(3)의 p+형 불순물 확산 영역(5)(포토다이오드)에 이르러서 포토다이오드의 S/N 비를 악화시킬 우려가 있다. 본 실시형태와 같이, 간극 S 를 공기층으로 하면, 실장 배선 기판 K 로부터 p+형 불순물 확산 영역(5)(포토다이오드)으로의 열의 유입을 최소한으로 억제할 수 있으므로, 포토다이오드의 S/N 비를 향상시키고, 암전류의 발생을 억제하는 것이 가능해진다.
(반도체 장치의 제 1 변형예)
도 37 은 상기 반도체 장치의 제 1 변형예를 나타낸다.
이 반도체 장치(30)의 제 1 변형예에서는, 실장 배선 기판 K 와 n형 반도체 기판(3)과의 간극 S 내에, 엑폭시, 실리콘 수지, 우레탄, 아크릴, 이들을 포함하는 복합 소재 등으로 이루어진 언더필 수지(32)를 충전하고 있다. 이와 같이 수지를 간극 S 내에 충전함으로써, n형 반도체 기판(3)이 보강되게 되어, 기계적 강도가 뛰어난 상태로 실장 배선 기판 K 에 접합되게 된다. 즉, 이러한 구성에 의하면, 반도체 기판(3)의 휘어진 상태나 일그러짐의 발생을 억제할 수 있다.
또한, 플립 칩 본딩 후에 수지를 충전하는 공정 대신에, 이방성 도전성 필름 (ACF), 이방성 도전성 페이스트 방식(ACP), 비도전성 페이스트(NCP) 방식에 의한 접착을 이용해도 된다.
(반도체 장치의 제 2 변형예)
도 38 은 상기 반도체 장치의 제 2 변형예를 나타낸다.
본 예에서는, n형 반도체 기판(3)과 실장 배선 기판 K 사이의 접속부(범프 전극(13b)과 배선 기판측 전극 패드(31)와의 접속부)만이, 언더 필 수지(32)로 덮여 있고, 간극 S 안은 공기층으로 되어 있다.
이 구성에 의하면, n형 반도체 기판(3)과 실장 배선 기판 K 과의 접속부가 언더 필 수지(32)로 보강되게 되므로, 이 접속부의 강도를 향상시킬 수 있다.
또, 간극 S 는 공기층으로 되어 있으므로, 실장 배선 기판 K 로부터 p+형 불순물 확산 영역(5)(포토다이오드)으로의 열의 유입을 최소한으로 억제할 수 있다.
상술한 바와 같이, 언더 필 수지(31)는 이방성 도전성 필름(ACF), 이방성 도전성 페이스트 방식(ACP), 비도전성 페이스트(NCP) 방식에 의한 실장 등에서 실현 가능하다.
(방사선 검출기)
도 39 는 반도체 장치로서의 방사선 검출기(40)의 단면 구성을 나타내는 개략도이다.
이 방사선 검출기(40)는, 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)의 광 입사면 IN측에, 방사선의 입사에 의해 발광하는 신틸레이터(41)를 접합시킨 것이다.
예를 들면, 신틸레이터(41)를 n형 반도체 기판(3)의 이면에 신틸레이터(41)와 대략 같은 굴절률을 가지는 커플링 수지(42)에 의해 신틸레이터(41)를 접합함으로써, 제 4 실시형태의 방사선 검출기(40)를 얻을 수 있다.
신틸레이터(41)는 일반적으로 n형 반도체 기판(3)보다 두껍기 때문에 기계적 강도가 뛰어나고, n형 반도체 기판(3)을 신틸레이터(41)와 접합하는 것에 의해, n형 반도체 기판(3)을 기계적으로 보강하여, n형 실리콘 기판의 휘어진 상태나 왜곡을 억제하는 것이 가능하다. 또, 신틸레이터(41)를 접합하는 경우, n형 반도체 기판(3)의 이면은 평면이므로, 커플링 수지(42)를 용이하게 도포하는 것이 가능하고, 신틸레이터(41)를 접합할 때에, 접착면에 기포 등이 혼입할 가능성을 작게 할 수 있다. 또, 신틸레이터(41)를 n형 반도체 기판(3)의 광 입사면에 성장시키는 것에 의해도 본 실시형태의 방사선 검출기를 얻을 수 있다.
(방사선 검출기의 제 1 변형예)
도 4O 은 반도체 장치로서의 다른 방사선 검출기(50)의 단면 구성을 나타낸다.
방사선 검출기(50)는 제 2 실시형태의 이면 입사형 포토다이오드 어레이(20)의 광 입사면 IN측에, 방사선의 입사에 의해 발광하는 신틸레이터(41)를 접합시키고, 또, 이면 입사형 포토다이오드 어레이를 지지하는 실장 배선 기판 K 를 구비하며, 실장 배선 기판 K 는 n형 반도체 기판(3)의 표면에 존재하는 틀부(6)에 설치된 범프 전극(13b)을 통하여 이면 입사형 포토다이오드 어레이(20)와 접속되어 있다.
본 실시형태의 방사선 검출기(50)는 X선 등의 피검출광 L 이 입사하면, 신틸레이터(41)가 발광한다. 신틸레이터(41)로부터의 형광은, 광 입사면측으로부터 n형 반도체 기판(3)에 입사한다. 빛의 입사에 대응하여, n형 반도체 기판(3) 중에서 캐리어가 발생한다. 발생한 캐리어는 p+형 불순물 확산 영역(5)과 n형 반도체 기판(3)과의 사이에 형성되는 포토다이오드에 의해서 검출된다. 검출된 신호는 틀부(6)에 설치된 범프 전극(13b)을 통해 실장 배선 기판 K 로 출력된다.
이 방사선 검출기(50)는 n형 반도체 기판(3)의 광검출면에 신틸레이터(41)가 부착되어 있으므로, 기계적 강도가 뛰어나다. 또한, 실장 배선 기판 K 와 n형 반도체 기판(3)과의 간극 S 에는 공기층이 설치되어 있으므로, 실장 배선 기판 K 로부터 p+형 불순물 확산 영역(5)(포토다이오드)으로의 열의 유입을 최소한으로 억제할 수 있다.
또, 간극 S 에 언더 필 수지(32)를 충전할 수도 있다(도 37 참조). 또, 범프 전극(13b)과 실장 배선 기판 K 와의 접속부를 언더 필 수지로 덮는 것도 가능하다(도 38 참조). 이러한 구성에 의하면, 이면 입사형 포토다이오드 어레이(20)의 기계적 강도를 향상시킬 수 있다.
(방사선 검출기의 제 2 변형예)
도 41 은 반도체 장치로서의 또 다른 방사선 검출기(60)의 단면 구성을 나타내는 개략도이다.
방사선 검출기(60)는 신호 처리 회로(51)와 신호 취출부(52)가 구비되어 있는 점만이 상기 방사선 검출기(50)와 다르다.
신호 처리 회로(51)는 실장 배선 기판 K 의 n형 반도체 기판(3)과 접속해 있지 않은 쪽의 면에 설치되어 있으며, 실장 배선 기판 K 와 플립 칩 접속 또는 와이어 접속되어 있다. 또, 신호 취출부(52)는 핀 타입, 리드 프레임, 플렉서블 배선 기판 등이어도 좋다.
방사선 검출기(60)는 n형 반도체 기판(3)의 광 입사면에 신틸레이터(41)가 부착되어 있으므로 기계적 강도가 뛰어나다. 또, 실장 배선 기판 K 와 n형 반도체 기판(3)과의 간극 S 에는 공기층이 설치되어 있으므로, 신호 처리 회로(51)에서 발생하는 열의 실장 배선 기판 K 를 통한 p+형 불순물 확산 영역(5)(포토다이오드)에의 유입을 최소한으로 억제할 수 있다.
본 발명에 의하면, 높은 검출 감도를 유지하면서, 용이하게 제조하는 것이 가능한 이면 입사형 포토다이오드 어레이, 그 제조 방법, 반도체 장치 및 방사선 검출기를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 관한 이면 입사형 포토다이오드 어레이는 제 1 도전형 반도체로 된 반도체 기판(3)을 구비하며, 반도체 기판(3)에 있어서의 피검출빛의 입사면 IN 의 반대면 OUT측에 복수 포토다이오드가 형성된 이면 입사형 포토다이오드 어레이이며, 반도체 기판(3)의 반대면 OUT측에는, 복수의 요부(4)가 어레이 형상으로 배열하여 형성되어 있고, 복수의 요부(4)의 저부(4a)에 제 2 도전형 반도체로 된 제 2 도전형 반도체 영역(5)이 형성되는 것에 의해, 포토다이오드가 어레이 형상으로 배열해 있다.
본 발명은 이면 입사형 포토다이오드 어레이, 그 제조 방법, 그 이면 입사형 포토다이오드 어레이를 갖춘 방사선 검출기 등의 반도체 장치에 이용할 수 있다.
Claims (25)
- 이면(裏面) 입사형 포토다이오드 어레이에 있어서,광 입사면 및 상기 광 입사면의 반대측에 위치하고 복수의 요부(凹部)를 갖는 반대면을 구비하는 제 1 도전형 반도체 기판; 및상기 요부의 저부(底部)마다 공간적으로 이격한 복수의 제 2 도전형 반도체 영역을 포함하며,상기 반도체 영역 각각은, 상기 반도체 기판과 함께 pn 접합을 구성하고,복수의 상기 요부 사이의 상기 반도체 기판의 영역은, 상기 요부보다 큰 두께를 가지는 틀부를 구성하고 있는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 삭제
- 제 1 항에 있어서,상기 반도체 기판은 일체로 형성된 단일의 반도체 기판으로 이루어지는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 1 항에 있어서,상기 반도체 기판은,상기 광 입사면을 갖는 제 1 반도체 기판; 및상기 제 1 반도체 기판에 접합되는 상기 요부의 측벽을 갖는 제 2 반도체 기판을 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 4 항에 있어서,상기 제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 개재(介在)하고, 상기 제 2 반도체 기판에 대한 미리 정해진 에칭액에 대해 내성을 갖는 에칭 스톱층을 더 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 4 항에 있어서,상기 제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 개재하는 절연층을 더 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 1 항에 있어서,상기 틀부 각각의 정상면 상에 형성되고, 상기 반도체 영역에 전기적으로 각각 접속된 복수의 전극 패드를 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 7 항에 있어서,상기 틀부 상에 설치된 전기 절연층; 및상기 전기 절연층 상에 설치되고, 상기 반도체 영역과 상기 전극 패드를 전기적으로 접속하는 도전성 부재를 더 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 8 항에 있어서,상기 전기 절연층은, 상기 도전성 부재의 일단(一端)을 상기 반도체 영역에 접속하기 위한 컨택트홀을 가지고 있는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 1 항에 있어서,상기 반도체 영역은, 상기 저부로부터 상기 요부의 측면까지 뻗어 있는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 1 항에 있어서,상기 반도체 영역은, 상기 저부로부터 상기 요부의 측면을 넘어서, 상기 틀부의 정상면까지 뻗어 있는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 11 항에 있어서,상기 틀부 상에 설치되고, 그 정상면에 대향하는 컨택트홀을 갖는 전기 절연 층; 및상기 컨택트홀을 통해 상기 반도체 영역에 전기적으로 접속된 전극 패드를 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 1 항에 있어서,상기 틀부는 상기 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도전형 분리 영역을 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 1 항에 있어서,상기 요부의 개구 지름은 상기 요부의 깊은 위치만큼 작은 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 1 항에 있어서,상기 반도체 기판의 상기 입사면측에는, 해당 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도전형 어큐뮬레이션층이 설치되어 있는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 4 항에 있어서,상기 제 1 반도체 기판 및 상기 제 2 반도체 기판의 서로 대향하는 면은, 결정의 면방위가 다른 것을 특징으로 하는 이면 입사형 포토다이오드 어레이.
- 제 7 항에 기재된 이면 입사형 포토다이오드 어레이; 및상기 이면 입사형 포토다이오드 어레이를 지지하는 배선 기판을 포함하며,상기 배선 기판은 상기 전극 패드를 통하여 상기 이면 입사형 포토다이오드 어레이와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
- 제 17 항에 있어서,상기 반도체 기판의 상기 광 입사면측에 배치된 신틸레이터를 구비하는 것을 특징으로 하는 반도체 장치.
- 제 17 항에 있어서,상기 배선 기판과 상기 반도체 기판의 상기 반대면과의 간극에는, 수지 또는 공기가 충전되어 있는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 기재된 이면 입사형 포토다이오드 어레이의 제조 방법에 있어서,상기 제 1 반도체 기판에, 상기 제 2 반도체 기판을 접합하는 공정을 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이의 제조 방법.
- 제 20 항에 있어서,상기 제 2 반도체 기판의 상기 반대면에 있어서의 요부 대응 영역을 에칭하 여 상기 요부를 형성하는 요부 형성 공정을 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이의 제조 방법.
- 제 21 항에 있어서,상기 요부 형성 공정에 있어서의 에칭은, 상기 제 1 및 상기 제 2 반도체 기판 간에 개재하는 에칭 스톱층 또는 절연층이 노출할 때까지 행해지는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이의 제조 방법.
- 제 21 항에 있어서,상기 제 1 반도체 기판 및 상기 제 2 반도체 기판의 서로 대향하는 면은 결정의 면방위가 다르며,상기 요부 형성 공정에 있어서의 에칭은, 적어도 상기 제 1 반도체 기판의 반대면이 노출할 때까지 행해지는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이의 제조 방법.
- 제 21 항에 있어서,상기 반도체 영역을 형성하는 공정은,상기 요부 형성 공정 후에, 상기 요부의 저부에 불순물을 첨가하는 것에 의해서 상기 반도체 영역을 형성하는 후 첨가 공정, 또는,상기 요부 형성 공정 이전에, 상기 제 1 반도체 기판의 반대면 상에 미리 불 순물을 첨가해 두는 전 첨가 공정 중 어느 하나를 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이의 제조 방법.
- 제 15 항에 기재된 이면 입사형 포토다이오드 어레이의 제조 방법에 있어서,상기 광 입사면측에 상기 반도체 기판보다 불순물 농도가 높은 상기 어큐뮬레이션층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 이면 입사형 포토다이오드 어레이의 제조 방법.
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