KR101195311B1 - 반도체 발광 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 발광 소자는 다층 구조체와, 유리 기판을 구비한다. 다층 구조체는 적층된 복수의 화합물 반도체층을 포함하고 있으며 광을 생성한다. 다층 구조체는 생성되는 광을 발하는 광출사면을 갖고 있고, 그 광에 대하여 광학적으로 투명한 유리 기판이 산화 실리콘으로 이루어지는 막에 의하여 광출사면에 접착되어 있다.

Description

반도체 발광 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
최근, CPU의 구동 주파수의 고속화(예를 들면, 10 GHz 이상)에 수반하여, 시스템 장치내 및 장치간의 신호를 광으로 전송하는 광 인터커넥션 기술이 주목되고 있다. 이 광 인터커넥션 기술에는 반도체 수광 소자 및 반도체 발광 소자라고 하는 광반도체 소자가 이용된다.
기판과 기판의 한 쪽의 주면(主面) 상에 적층된 복수의 화합물 반도체층을 구비하고, 기판의 다른 쪽의 주면으로부터 광을 출사하는, 이른바 이면 출사형의 반도체 발광 소자가 일본 특개평 2－128481호 공보, 일본 특개평 10－200200호 공보, 및 일본 특개평 11－46038호 공보에 개시되어 있다. 이러한 반도체 발광 소자에서는 하기와 같은 목적으로, 발광 영역의 아랫쪽에 위치하는 기판 안의 부분을 부분적으로 박화(薄化)하는 동시에, 해당 부분을 둘러싸도록 기판 두께를 유지한 부분이 형성되어 있다. 제1의 목적은 기판의 광 흡수에 의한 광신호 열화 또는 소실을 막는 것이다. 제2의 목적은 반도체 발광 소자를 외부 기판 상에 와이어 본딩 또는 범프 본딩에 의해 설치할 때에, 반도체 발광 소자가 데미지를 받거나, 또는 파손하는 것을 막는 것이다.
그러나, 상술한 반도체 발광 소자에서는 기판 두께를 유지한 부분이 존재하므로, 반도체 발광 소자의 소형화에는 한계가 있다. 특히, 복수의 발광부를 병설하여 발광 소자 어레이를 형성하는 경우, 발광부간의 피치를 좁게 하는 것이 곤란하기 때문에, 발광 소자 어레이의 사이즈가 커지지 않을 수 없다.
본 발명은 충분한 기계적 강도를 갖고, 소형화가 가능한 반도체 발광 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
하나의 측면에 있어서, 본 발명은 다층 구조체를 구비하는 반도체 발광 소자에 관한 것이다. 이 다층 구조체는 적층된 복수의 화합물 반도체층을 포함하고 있으며 광을 생성한다. 다층 구조체는 그 광을 발하는 광출사면을 갖고 있다. 그 광에 대하여 광학적으로 투명한 유리 기판이 산화 실리콘으로 이루어지는 막을 사이에 두고 광출사면에 고정되어 있다.
다층 구조체는 복수의 화합물 반도체층으로서 차례로 적층된 제1 도전형의 제1 분포 브래그(bragg) 반사기(DBR)층, 제1 도전형의 제1 클래드(clad)층, 활성층, 제2 도전형의 제2 클래드층, 및 제2 도전형의 제2 DBR층을 포함하고 있어도 된다. 다층 구조체는 제1 DBR층, 제1 클래드층, 활성층, 제2 클래드층, 및 제2 DBR층을 부분적으로 포함하는 다층 영역과, 그 다층 영역을 둘러싸고, 절연화 또는 반절연화된 전류 협착(狹窄) 영역을 갖고 있어도 된다. 제1 DBR층은 제1 클래드층과 산화 실리콘으로 이루어지는 막 사이에 배치되어 있어도 된다.
다층 구조체는 산화 실리콘으로 이루어지는 막과 제1 DBR층과의 사이에 위치하는 제1 도전형의 컨택트층을 추가로 포함하고 있어도 된다.
다층 구조체는 다층 영역을 포함하는 발광부와, 제1 DBR층, 제1 클래드층, 활성층, 제2 클래드층, 및 제2 DBR층을 부분적으로 포함하는 패드 전극 배치부를 갖고 있어도 된다. 반도체 발광 소자는 발광부 상에 배치되고, 다층 영역에 전기적으로 접속된 제1 패드 전극과 패드 전극 배치부 상에 배치되고, 컨택트층에 전기적으로 접속된 제2 패드 전극을 추가로 구비하고 있어도 된다.
제2 패드 전극은 발광부와 패드 전극 배치부 사이에 형성된 개구(開口)를 통과하여 컨택트층에 전기적으로 접속되어 있어도 된다. 또, 반도체 발광 소자는 제1 패드 전극 및 제2 패드 전극 상에 각각 배치된 범프 전극을 추가로 구비하고 있어도 된다.
다층 구조체는 병설된 복수의 발광부를 갖고 있어도 된다.
반도체 발광 소자는 제2 DBR층 상에 설치되고, 다층 영역을 덮는 광반사막을 추가로 구비하고 있어도 된다.
유리 기판은 표면 및 이면을 갖고 있고, 유리 기판의 표면은 산화 실리콘으로 이루어지는 막에 접촉하고 있고, 유리 기판의 이면은 다층 구조체로부터 출사하는 광을 받는 렌즈부를 갖고 있어도 된다. 렌즈부는 유리 기판의 최하면보다 움푹 패여 있어도 된다.
다른 측면에 있어서, 본 발명은 다층 구조체를 갖는 반도체 발광 소자의 제조 방법에 관한 것이다. 다층 구조체는 적층된 복수의 화합물 반도체층을 포함하고 있으며 광을 생성한다. 본 발명에 관한 방법은 표면 및 이면을 갖는 반도체 기판과, 표면 및 이면을 갖고, 생성되는 광에 대하여 광학적으로 투명한 유리 기판을 준비하는 공정과, 반도체 기판의 표면에 다층 구조체를 형성하는 공정과, 다층 구조체 상에 산화 실리콘으로 이루어지는 막을 형성하는 공정과, 산화 실리콘으로 이루어지는 막을 유리 기판의 표면에 융착하고, 다층 구조체를 유리판에 고정하는 공정과, 다층 구조체가 유리 기판에 고정된 채로 반도체 기판을 제거하는 공정을 구비하고 있다.
반도체 기판을 제거하는 공정은 반도체 기판을 웨트 에칭에 의해 제거해도 된다.
다층 구조체를 형성하는 공정 이전에, 상기 웨트 에칭을 정지시키는 에칭 정지층을, 그 에칭 정지층이 반도체 기판과 다층 구조체와의 사이에 배치되도록 형성하는 공정과, 반도체 기판을 제거하는 공정 이후에, 에칭 정지층을 웨트 에칭에 의해 제거하는 공정을 추가로 구비하고 있어도 된다.
다층 구조체는 복수의 화합물 반도체층으로서, 제1 도전형의 제1 분포 브래그 반사기(DBR)층, 제1 도전형의 제1 클래드층, 활성층, 제2 도전형의 제2 클래드층, 및 제2 도전형의 제2 DBR층을 포함하고 있어도 된다. 다층 구조체를 형성하는 공정은 반도체 기판의 표면에 제2 DBR층, 제2 클래드층, 활성층, 제1 클래드층 및 제1 DBR층을 차례로 적층하는 것을 포함하고 있어도 된다.
다층 구조체를 형성하는 공정은 제1 DBR층을 적층한 후, 다층 구조체의 최상부에 위치하는 제1 도전형의 컨택트층을 형성하는 것을 추가로 포함하고 있어도 된다.
반도체 기판을 제거하는 공정 이후, 제1 DBR층, 제1 클래드층, 활성층, 제2 클래드층, 및 제2 DBR층을 부분적으로 포함하는 다층 영역을 둘러싸고, 절연화 또는 반절연화된 전류 협착 영역을 다층 구조체내에 형성하는 공정과, 다층 영역을 포함하는 발광부와 제1 DBR층, 제1 클래드층, 활성층, 제2 클래드층, 및 제2 DBR층을 부분적으로 포함하는 패드 전극 배치부를 형성하는 공정과, 발광부 상에 제1 패드 전극을 형성하고, 그 제1 패드 전극과 다층 영역을 전기적으로 접속하는 동시에, 패드 전극 배치부 상에 제2 패드 전극을 형성하고, 그 제2 패드 전극과 컨택트층을 전기적으로 접속하는 공정을 추가로 구비하고 있어도 된다.
발광부 및 패드 전극 배치부를 형성하는 공정은 발광부 및 패드 전극 배치부의 사이에 개구를 형성하는 것을 포함하고 있어도 된다. 제2 패드 전극과 컨택트층을 전기적으로 접속하는 공정은 그 개구를 통과하여 제2 패드 전극과 컨택트층을 전기적으로 접속해도 된다.
본 발명에 관한 방법은 제2 DBR층 상에, 다층 영역을 덮는 광반사막을 형성하는 공정을 추가로 구비하고 있어도 된다.
유리 기판의 이면은 다층 구조체로부터 출사하는 광을 받는 렌즈부를 갖고 있어도 된다. 렌즈부는 유리 기판의 최하면보다 움푹 패여 있어도 된다.
본 발명의 상기 및 다른 목적과 신규 특징은 이하의 설명을 첨부한 도면을 참조하여 보다 완전하게 밝혀진다. 단, 도면은 단순한 예시에 지나지 않으며, 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 제1 실시 형태에 관한 반도체 발광 소자를 나타내는 개략 평면도.
도 2는 도 1에 있어서의 II-II선에 따른 개략 단면도.
도 3은 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 4는 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 5는 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 6은 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 7은 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 8은 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 9는 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 10은 제1 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 11은 제2 실시 형태에 관한 반도체 발광 소자를 나타내는 개략 단면도.
도 12는 제2 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 13은 제2 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 14는 제2 실시 형태에 관한 반도체 발광 소자의 제조 공정을 나타내는 개략 단면도.
도 15는 본 실시 형태에 관한 반도체 발광 소자 어레이를 나타내는 개략 단면도.
도 16은 본 실시 형태에 관한 반도체 발광 소자 어레이를 나타내는 개략 단면도.
도 17은 본 실시 형태에 관한 반도체 발광 소자 어레이를 나타내는 개략 평면도.
도 18은 본 실시 형태에 관한 반도체 발광 소자 어레이를 나타내는 개략 평면도.
도 19는 본 실시 형태에 관한 광 인터커넥션 시스템의 구성을 나타내는 개략도.
본 발명의 실시 형태에 관한 반도체 발광 소자에 대해 도면을 참조하여 설명한다. 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하여 중복하는 설명은 생략한다.
제1 실시 형태
도 1은 제1 실시 형태에 관한 반도체 발광 소자를 나타내는 개략 평면도이다. 도 2는 도 1에 있어서의 II-II선에 따른 개략 단면도이다.
반도체 발광 소자 LE1은 다층 구조체 LS와 유리 기판(1)을 구비하고 있다. 이 반도체 발광 소자 LE1은 유리 기판(1)측으로부터 광을 발하는 이면 출사형의 수직 공진기형 면발광 레이저(VCSEL：Vertical Cavity Surface Emitting Laser)이다. 반도체 발광 소자 LE1은 예를 들면 파장대 0.85㎛ 인 근거리 광통신용 발광 소자이다.
다층 구조체 LS는 차례로 적층된 p형(제1 도전형)의 컨택트층(3), p형의 제1 분포 브래그 반사기(Distributed Bragg Reflector：DBR)층(4), p형의 제1 클래드층(5), 활성층(6), n형(제2 도전형)의 제2 클래드층(7), 및 n형의 제2 DBR층(8)을 포함하고 있다. 다층 구조체 LS는 전압이 인가되는 것으로 광을 생성하고, 그 광을 최하면인 광출사면(62)으로부터 출사한다. 광출사면(62)에는 막(10)을 사이에 두고 유리 기판(1)이 고정되어 있다. 유리 기판(1)은 그 두께가 0.3mm 정도이며, 다층 구조체 LS에서 생성되는 광에 대하여 광학적으로 투명하다. 막(10)은 다층 구조체 LS의 제1 DBR층(4)(컨택트층(3))측에 형성된다. 막(10)은 산화 실리콘(SiO2)으로 이루어지고, 두께가 0.1㎛ 정도이다. 컨택트층(3)은 막(10)으로 제1 DBR층(4)과의 사이에 위치한다.
다층 구조체 LS는 발광부(11)와, 패드 전극 배치부(31)를 갖고 있다. 발광부(11) 및 패드 전극 배치부(31)은 컨택트층(3) 상에, 서로 분리되어서 배치되어 있다. 발광부(11)와 패드 전극 배치부(31)와의 사이에는 개구(13)가 형성된다. 개구(13)의 바닥은 컨택트층(3)에 이르고 있다.
발광부(11)는 p형의 제1 DBR층(4a), p형의 제1 클래드층(5a), 활성층(6a), n형의 제2 클래드층(7a), 및 n형의 제2 DBR층(8a)을 포함하고, 개구(13)에 의하여 패드 전극 배치부(31)로부터 떨어져 있다. 발광부(11)에는 절연화 또는 반절연화된 전류 협착 영역(11a)이 형성되어 있다. 전류 협착 영역(11a)은 제1 클래드층(5a), 활성층(6a), 제2 클래드층(7a), 및 제2 DBR층(8a)의 각각의 일부를 포함하는 다층 영역(12)을 둘러싸도록 배치되어 있다. 전류 협착 영역(11a)은 발광부(11)에 있어서의 제2 DBR층(8a)으로부터, 제1 DBR층(4a)과 제1 클래드층(5a)과의 경계 부근에까지 미치고 있다.
발광부(11)의 표면에는 절연막(19)이 형성되어 있다. 절연막(19)은 예를 들면 SiNX로 이루어지고, 두께가 0.2㎛ 정도이다.
발광부(11)에서는 활성층(6a)을 사이에 두는 제1 DBR층(4a)과 제2 DBR층(8a)에 의하여 수직 공진기가 구성된다. 또, 발광부(11)에서는 전류 협착 영역(11a)에 의하여, 활성층(6a)에 공급되는 전류가 협착되며, 발광하는 영역이 제한된다. 즉, 발광부(11)에 있어서 전류 협착 영역(11a)의 내측에 위치하는 상기의 다층 영역(12), 특히 제1 DBR층(4a)과 제2 DBR층(8a)에 끼는 제1 클래드층(5a), 활성층(6a) 및 제2 클래드층(7a)이 발광 영역(11b)으로서 기능하게 된다.
발광부(11)의 표면에는 n측 전극(캐소드)(15)이 배치되어 있다. 이 n측 전극(15)은 절연막(19)에 형성된 컨택트홀(19a)을 통과하여, 제2 DBR층(8a) 중 다층 영역(12) 안에 포함되는 부분과 전기적으로 접속되어 있다. n측 전극(15)은 AuGe/Ni/Au의 적층체로 이루어지고, 그 두께는 1.0㎛ 정도이다.
발광부(11)의 윗쪽에 있어서 절연막(19) 상에는 n측 패드 전극(23)(제1 패드 전극)이 배치되어 있다. n측 패드 전극(23)은 Ti/Pt/Au의 적층체로 이루어지고, 그 두께는 2㎛ 정도이다. n측 패드 전극(23) 상에는 도 2에 나타낸 바와 같이, 범프 전극(41)이 설치되어 있다.
n측 전극(15)과 n측 패드 전극(23)은 배선 전극(25)에 의해 전기적으로 접속되어 있다. 이로 인해, 제2 DBR층(8a)에 있어서 전류 협착 영역(11a)의 내측에 위치하는 부분은 n측 전극(15) 및 배선 전극(25)을 통하여 n측 패드 전극(23) 및 범프 전극(41)에 전기적으로 접속된다. 즉, 캐소드측의 전극의 취출은 n측 전극(15), n측 패드 전극(23), 배선 전극(25) 및 범프 전극(41)에 의해 실현된다.
배선 전극(25)은 발광부(11)의 윗쪽에 있어서 n측 전극(15) 및 절연막(19) 상에 배치되어 있다. 배선 전극(25)은 Ti/Pt/Au의 적층체로 이루어지고, 그 두께는 2㎛ 정도이다. 배선 전극(25)은 그 일부가 다층 영역(12) 및 발광 영역(11b)의 윗쪽에 위치하도록 형성되어 있고, 그 부분은 광반사막으로서 기능한다. 또한, 배선 전극(25)은 별도로 광반사막을 설치해도 된다.
패드 전극 배치부(31)는 p형의 제1 DBR층(4b), p형의 제1 클래드층(5b), 활성층(6b), n형의 제2 클래드층(7b), 및 n형의 제2 DBR층(8b)을 포함하고 있고, 개 구(13)에 의하여 발광부(11)로부터 떨어져 있다. 도 1에 나타낸 바와 같이, 패드 전극 배치부(31)는 광출사 방향에서 보아, 발광부(11)를 둘러싸도록 형성되어 있다. 패드 전극 배치부(31)의 표면에도 발광부(11)와 동일하게 절연막(19)이 형성되어 있다.
개구(13)에는 p측 전극(17)이 배치되어 있다. 이 p측 전극(17)은 절연막(19)에 형성된 컨택트홀(19b)을 통과하여 컨택트층(3)과 전기적으로 접속되어 있다. p측 전극(17)은 Cr/Au의 적층체로 이루어지고, 그 두께는 1.0㎛ 정도이다.
패드 전극 배치부(31)의 윗쪽에 있어서 절연막(19) 상에는 p측 패드 전극(33)(제2 패드 전극)이 배치되어 있다. p측 패드 전극(33)은 Ti/Pt/Au의 적층체로 이루어지고, 그 두께는 2㎛ 정도이다. p측 패드 전극(33)은 p측 전극(17)과 접속되도록 형성된다. p측 패드 전극(33)에도 n측 패드 전극(23)과 동일하게 범프 전극(41)이 설치된다. n측 패드 전극(23) 및 p측 패드 전극(33)의 유리 기판(1)으로부터의 높이는 거의 동일하다.
p측 전극(17)과 p측 패드 전극(33)과는 전기적으로 접속되어 있다. 이로 인해, 제1 DBR층(4a)은 컨택트층(3) 및 p측 전극(17)을 통해 p측 패드 전극(33) 및 범프 전극(41)에 전기적으로 접속된다. 즉, 애노드측의 전극의 취출은 컨택트층(3), p측 전극(17), p측 패드 전극(33) 및 범프 전극(41)에 의해 실현된다.
컨택트층(3)은 화합물 반도체층에 있어서, 예를 들면 캐리어 농도가 1×1019/㎤ 정도의 GaAs로 이루어진다. 컨택트층(3)의 두께는 0.2㎛ 정도이다. 또한, 컨택트층(3)은 버퍼층으로서도 기능한다.
제1 DBR층(4(4a, 4b))은 조성이 다른 복수의 화합물 반도체층을 교대로 적층한 구조를 갖는 미러층이다. 제1 실시 형태에 있어서, 제1 DBR층(4(4a, 4b))은 논도프의 AlAs층 상에, 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs(Al 조성 0.9)층과 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs(Al 조성 0.2)층이 교대로 20층씩 적층되는 것으로 구성되어 있다. AlAs층의 두께는 0.1㎛ 정도이다. 각 AlGaAs(Al 조성 0.9)층의 두께는 0.04㎛ 정도이며, 각 AlGaAs(Al 조성 0.2)층의 두께는 0.02㎛ 정도이다.
제1 클래드층(5(5a, 5b))은 화합물 반도체층에 있어서, 예를 들면 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs로 이루어진다. 제1 클래드층(5(5a, 5b))의 두께는 0.1㎛ 정도이다.
활성층(6(6a, 6b))은 다른 화합물 반도체층이 교대로 적층된 구조를 갖는 다중 양자 우물(MQW：Multiple Quantum Well) 활성층이다. 본 실시 형태에 있어서, 활성층(6(6a, 6b))은 AlGaAs층과 GaAs층이 교대로 3층씩 적층되는 것으로 구성되어 있다. 각 AlGaAs층의 두께는 0.1㎛ 정도이며, 각 GaAs층의 두께는 0.05㎛ 정도이다.
제2 클래드층(7(7a, 7b))은 화합물 반도체층에 있어서, 예를 들면 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs로 이루어진다. 제2 클래드층(7(7a, 7b))의 두께는 0.1㎛ 정도이다.
제2 DBR층(8(8a, 8b))은 제1 DBR층(4(4a, 4b))와 동일하게, 조성이 다른 복수의 화합물 반도체층을 교대로 적층한 구조를 갖는 미러층이다. 본 실시 형태에 있어서, 제2 DBR층(8(8a, 8b))은 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs(Al 조성 0.9)층과 캐리어 농도가 1×1018/㎤ 정도의 AlGaAs(Al 조성 0.2)층이 교대로 30층씩 적층되고, 그 위에 논도프의 GaAs층이 적층되는 것으로 구성되어 있다. 각 AlGaAs(Al 조성 0.9)층의 두께는 0.04㎛ 정도이며, 각 AlGaAs(Al 조성 0.2)층의 두께는 0.02㎛ 정도이다. GaAs층은 버퍼층으로서 기능하고, 그 두께는 0.1㎛ 정도이다.
두 개의 범프 전극(41)을 통하여 n측 패드 전극(23) 및 p측 패드 전극(33) 사이에 충분한 전압이 인가되어서 소자 LE1 안에 전류가 흐르면, 발광 영역(11b)에서 광이 생성되게 된다.
이하에서는 반도체 발광 소자 LE1의 제조 방법으로 대하여, 도 3 내지 도 10을 참조하여 설명한다. 도 3 내지 도 10은 제1 실시 형태에 관한 반도체 발광 소자의 제조 방법을 설명하기 위한 도면이며, 반도체 발광 소자의 종단면을 나타내고 있다. 본 제조 방법에서는 이하의 공정 (1)~(9)를 차례로 실행한다.
공정 (1)
우선, 반도체 기판(51)을 준비한다. 반도체 기판(51)은 예를 들면, 그 두께가 300~500㎛ 이며, 캐리어 농도가 1×1018/㎤ 정도의 n형 GaAs로 이루어진다. 반도체 기판(51)의 한 쪽의 주면(표면)(74) 상에, 유기 금속 화학 기상 증착(MOCVD)법 또는 분자선 성장(MBE)법 등에 의해, 에칭 정지층(53), n형의 제2 DBR층(8), n형의 제2 클래드층(7), 활성층(6), p형의 제1 클래드층(5), p형의 제1 DBR층(4), 및 p형의 컨택트층(3)을 차례로 성장시켜서 적층한다(도 3 참조).
에칭 정지층(53)은 논도프의 AlGaAs(Al 조성 0.5)로 이루어지고, 그 두께는 1.0㎛ 정도이다. 에칭 정지층(53)은 반도체 기판(51)과 제2 DBR층(8)과의 사이에 위치하도록 형성되게 된다. 에칭 정지층(53)의 Al 조성비는 0.4 이상으로 하는 것이 바람직하다. 이것은 이 Al0 .5Ga0 .5As는 후술하는 GaAs를 에칭할 때에 사용되는 에칭액에 의하여 에칭되기 어렵기 때문이다.
공정 (2)
다음에, 플라즈마 화학 기상 증착(Plasma Chemical Vapor Deposition：PCVD)법에 의해, 컨택트층(3) 상에 막(10)을 형성한다(도 3 참조).
이상의 공정 (1) 및 (2)에 의해, 다층 구조체 LS, 에칭 정지층(53) 및 막(10)이 반도체 기판(51)의 표면(74) 상에 형성되게 된다.
공정 (3)
다음에, 다층 구조체 LS, 에칭 정지층(53) 및 막(10)이 형성된 반도체 기판(51)과 유리 기판(1)을 접착한다(도 4 참조). 우선, 유리 기판(1)을 준비하여, 해당 유리 기판(1)의 한 쪽의 주면(표면)(71)을 청정화한다. 다음에, 유리 기판(1)의 청정화된 표면(71)과 반도체 기판(51) 상의 최상막(10)이 접촉하도록, 유리 기판(1)과 반도체 기판(51)을 중합한다. 중합된 유리 기판(1)과 반도체 기판(51)을 가압 및 가열하고, 양 기판(1 및 51)을 서로 융착시켜서 첩합(貼合)한다.
구체적으로는 중합된 유리 기판(1)과 반도체 기판(51)에 가하는 압력은 약 98kPa 이며, 가열 온도는 500~700℃ 가 바람직하다. 반도체 기판(51) 상의 최상막(10)은 산화 실리콘으로 이루어지므로, 이와 같은 조건에서 가압 및 가열을 행하는 것으로, 최상막(10)이 유리 기판(1)의 표면(71)에 융착하고, 다층 구조체 LS가 유리 기판(1)에 접착된다.
또한, 이 첩합 공정을 실행할 때에는 유리 기판(1)의 표면(71) 뿐만이 아니라, 반도체 기판(51) 상의 최상막(10)도 청정한 것이 바람직하다. 그러기 위해서는 예를 들면, 최상막(10)을 형성한 PCVD 장치로부터 반도체 기판(51)을 취출한 직후에 융착 작업을 행하는 등의 실행을 하면 된다.
또, 사용하는 유리 기판은 GaAs의 열팽창 계수에 가까운 열팽창 계수를 갖는 것이 바람직하다. 이로 인해, 가열 후의 냉각 공정에 있어서, 열팽창 계수의 차에 의해 반도체 기판(51)과 유리 기판(1)과의 사이에 생기는 응력을 극히 감소시킬 수 있고, 응력에 기인하는 접착 강도의 저하 및 결정 결함의 발생을 최소한으로 억제할 수 있다.
공정 (4)
다음에, 반도체 기판(51)을 제거한다. 유리 기판(1)과 반도체 기판(51)이 첩합된 후에는 유리 기판(1)의 반대측에 있어서, 반도체 기판(51)의 다른 쪽의 주면(이면)(73)이 노출하고 있다. 이 공정에서는 반도체 기판(51)의 이면(73)측으로부 터 에칭을 행하고, 반도체 기판(51) 및 에칭 정지층(53)을 제거한다(도 5 참조).
구체적으로는 우선, 에칭 정지층(53)에 대해 에칭 속도가 늦은 에칭액을 이용하여, 반도체 기판(51)을 제거한다. 다음에, 제2 DBR층(8) 중의 GaAs층에 대하여 에칭 속도가 늦은 에칭액을 이용하여 에칭 정지층(53)을 제거한다. 이로 인해, 다층 구조체 LS를 표면(71) 상에 탑재한 유리 기판(1)이 얻어진다.
사용하는 에칭액으로서는 암모니아수(NH4OH)와 과산화 수소수(H2O2)와의 혼합 용액(NH4OH수：H2O2수=1：5), 및 염산(HCl)이 바람직하다. 우선, 첩합된 유리 기판(1)과 반도체 기판(51)을 NH4OH수와 H2O2수와의 혼합 용액에 담근다. 이로 인해, 반도체 기판(51)은 이면측으로부터 에칭된다. 에칭이 진행되고, 반도체 기판(51)이 제거되면, 에칭액 안에서 에칭 정지층(53)이 노출한다. 에칭 정지층(53)(Al0.5Ga0.5As)은 이 에칭액에 대한 내성이 높기 때문에, 에칭 속도가 매우 늦어진다. 따라서, 에칭 정지층(53)이 노출했을 때에 에칭은 자동적으로 정지한다. 이와 같이 하여, 우선, 반도체 기판(51)이 제거된다.
계속하여, 에칭 정지층(53) 및 다층 구조체 LS 등이 남은 유리 기판(1)을 NH4OH수와 H2O2수와의 혼합 용액으로부터 취출하고, 물로 씻어서 건조한 후에, 염산(HCl)액에 담근다. 에칭 속도를 빠르게 하기 위해서 HCl액을 미리 50℃ 정도로 가열해 두는 것이 바람직하다. GaAs는 HCl에서는 거의 에칭되지 않기 때문에, 이번은 에칭 정지층(53)만이 에칭되고, 제2 DBR층(8)의 GaAs층이 노출했을 때에 에칭이 자동적으로 정지한다. 이와 같이 하여, 에칭 정지층(53)이 제거된다. 또한, 에칭 대신에, 화학 기계 연마(CMP)에 의하여 반도체 기판(51) 및 에칭 정지층(53)을 제거해도 된다.
공정 (5)
다음에, 제2 DBR층(8) 상에 레지스트막(55)을 형성한다. 레지스트막(55)은 전류 협착 영역(11a)에 대응하는 위치에 개구(56)를 갖도록 패터닝된다. 그 후, 패터닝된 레지스트막(55)을 마스크로서 사용하여, 이온 주입 장치에 의하여 플로톤(H+)을 다층 구조체 LS에 박아 넣는다. 플로톤은 제1 DBR층(4)과 제1 클래드층(5)과의 경계 부근까지 박아 넣어진다. 플로톤이 박힌 영역은 반절연화하고, 그 결과 전류 협착 영역(11a)이 형성되게 된다(도 6 참조). 또한, 플로톤 대신에, 산소 이온(O2－)이나 철이온(Fe3＋)을 이용해도 된다. 이 후, 레지스트막(55)을 제거한다.
공정 (6)
다음에, 제2 DBR층(8) 상에 레지스트막(57)을 형성한다. 레지스트막(57)은 개구(13)를 형성해야 할 위치에 개구(58)를 갖도록 패터닝된다. 그 후, 패터닝된 레지스트막(57)을 마스크로서 사용하여, 컨택트층(3)이 노출할 때까지 다층 구조체 LS를 에칭(본 실시 형태에서는 웨트 에칭)한다. 이로 인해, 개구(13)가 형성되고, 발광부(11) 및 패드 전극 배치부(31)가 서로 전기적으로 분리된다(도 7 참조). 즉, 발광부(11)가 제1 DBR층(4a), 제1 클래드층(5a), 활성층(6a), 제2 클래드층(7a), 및 제2 DBR층(8a)을 포함하고, 패드 전극 배치부(31)가 제1 DBR층(4b), 제1 클래드층(5b), 활성층(6b), 제2 클래드층(7b), 및 제2 DBR층(8b)을 포함하게 된다. 사용하는 에칭액으로서는 과산화 수소수 및 염산(HCl)이 바람직하다. 이 후, 레지스트막(57)을 제거한다.
공정 (7)
다음에, PCVD법에 의해, 제2 DBR층(8)의 표면에 SiNX로 이루어지는 절연막(19)을 형성한다. 그 다음에, p측 전극(17)에 대응하는 위치에 개구를 갖는 레지스트막(도시하지 않음)을 절연막(19) 상에 형성한다. 이 레지스트막을 마스크로서 사용하여, 버퍼드훅산(BHF)을 이용하여 절연막(19)의 일부를 제거함으로써, 컨택트홀(19b)를 형성한다(도 8 참조). 계속하여, 레지스트막을 제거한다.
다음에, 개구(13)에 대응하는 위치에 개구를 갖는 레지스트막(도시하지 않음)을 절연막(19) 상에 재차 형성한다. 그리고, 개구(13)의 형성에 의하여 노출한 컨택트층(3) 상에, 이 레지스트막을 마스크로서 사용하는 증착과 리프트 오프법에 의하여, Cr/Au로 이루어지는 p측 전극(17)을 형성한다(도 8 참조). 계속하여, 레지스트막을 제거한다.
공정 (8)
다음에, n측 전극(15)에 대응하는 위치에 개구를 갖는 레지스트막(도시하지 않음)을 형성한다. 그리고, 이 레지스트막을 마스크로서 사용하여 절연막(19)을 BHF에 의해 제거하고, 절연막(19)에 컨택트홀(19a)을 형성한다(도 9 참조). 계속하여, 상기 레지스트막을 제거한다.
다음에, n측 전극(15)을 형성해야 할 위치에 개구를 갖도록 레지스트막을 재차 재차 형성하고, 그 레지스트막을 마스크로서 사용하고, 증착과 리프트 오프법에 의해, AuGe/Ni/Au로 이루어지는 n측 전극(15)을 제2 DBR층(8a) 상에 형성한다(도 9 참조). 계속하여, 레지스트막을 제거한다.
공정 (9)
다음에, n측 패드 전극(23), 배선 전극(25) 및 p측 패드 전극(33)에 대응하는 위치에 개구를 갖는 레지스트막(도시하지 않음)을 형성한다. 그리고, 이 레지스트막을 마스크로서 사용하여, 리프트 오프법에 의해, Ti/Pt/Au로 이루어지는 n측 패드 전극(23), 배선 전극(25) 및 p측 패드 전극(33)을 형성한다(도 10 참조). 이 때, 배선 전극(25)는 발광 영역(11b)를 덮도록 형성된다. n측 패드 전극(23)과 배선 전극(25)은 일체로 형성되게 된다. 계속하여, 레지스트막을 제거한다. 그 후, H2 분위기하에서 신터링을 행한다. 또한, n측 패드 전극(23)과 배선 전극(25)을 일체로 형성하고 있으나, 이것에 한정되는 일 없이 각각 별체로 형성하도록 해도 된다.
이러한 공정 (1)~(9)에 의해, 도 1및 도 2에 나타난 구조의 반도체 발광 소자 LE1가 완성한다.
또한, 범프 전극(41)은 도금법, 땜납 볼 탑재법이나 인쇄법으로 n측 패드 전극(23) 및 p측 패드 전극(33)에 땜납을 형성하고, 리플로우함으로써 얻을 수 있다. 또, 범프 전극(41)은 땜납에 한정되는 것이 아니고, 금 범프, 니켈 범프, 동 범프이어도 좋고, 도전성 필러 등의 금속을 포함하는 도전성 수지 범프이어도 된다.
이상과 같이 본 실시 형태에서는 컨택트층(3), 제1 DBR층(4), 제1 클래드층(5), 활성층(6), 제2 클래드층(7), 및 제2 DBR층(8)을 박막화했을 경우에도 다층 구조체 LS(적층된 컨택트층(3), 제1 DBR층(4), 제1 클래드층(5), 활성층(6), 제2 클래드층(7), 및 제2 DBR층(8))의 기계적 강도가 유리 기판(1)에 의하여 유지된다. 또, 종래의 반도체 발광 소자와 같이 기판 두께를 유지한 부분을 형성할 필요는 없으며, 따라서 반도체 발광 소자 LE1의 소형화가 용이하다.
본 실시 형태에서는 다층 구조체 LS가 막(10)을 사이에 두고 유리 기판(1)에 고정되므로, 그 외에 접착제를 이용하는 일 없이 다층 구조체 LS에 유리 기판(1)을 접착할 수 있다. 막(10)을 구성하는 산화 실리콘은 유리 기판(1)과 동일하게, 다층 구조체 LS에서 생성되는 광에 대하여 광학적으로 투명하다. 그 때문에, 다층 구조체 LS로부터 출사한 광은 접착제에 의하여 흡수되는 일 없이 유리 기판(1)에 도달할 수 있다.
다층 구조체 LS는 발광부(11)와 패드 전극 배치부(31)를 포함하고 있고, 전류 협착 영역(11a)의 내측에 위치하는 다층 영역(12)에 전기적으로 접속된 n측 패드 전극(23)이 발광부(11) 상에 배치되고, 컨택트층(3)에 전기적으로 접속된 p측 패드 전극(33)이 패드 전극 배치부(31) 상에 배치되어 있다. 이로 인해, n측 패드 전극(23) 및 p측 패드 전극(33)이 광출사면의 반대측에 배치되게 되고, 반도체 발광 소자 LE1의 설치가 용이하게 된다.
p측 패드 전극(33)은 발광부(11)와 패드 전극 배치부(31)와의 사이에 형성된 개구(13)를 통과하여 컨택트층(3)에 전기적으로 접속되어 있다. 이로 인해, 제1 클래드층(5)측에서의 전극의 취출을 간단하고 쉽고 확실하게 행할 수 있다.
배선 전극(25)(광반사막)은 발광 영역(11b)을 덮도록 형성되어 있으므로, 배선 전극(25)에서 반사된 광도 유리 기판(1)으로부터 출사하게 된다. 이로 인해, 발광 출력을 향상할 수 있다.
또, 본 실시 형태에 관한 제조 방법에서는 다층 구조체 LS의 표면 상에 형성된 산화 실리콘으로 이루어지는 막(10)이 유리 기판(1)의 주면의 한 쪽과 접촉하도록, 다층 구조체 LS를 탑재하는 반도체 기판(51)에 유리 기판(1)을 접착하고, 그 후 반도체 기판(51)을 제거한다. 이로 인해, 다층 구조체 LS에 막(10)을 사이에 두고 유리 기판(1)이 고정된 반도체 발광 소자 LE1를 용이하게 제조할 수 있다.
반도체 기판(51)이 제거된 후도 유리 기판(1)은 남으므로, 그 후의 제조 공정에 있어서도 다층 구조체 LS의 기계적 강도가 유리 기판(1)에 의하여 유지된다. 또한, 유리 기판(1)을 접착하기 전은 반도체 기판(51)에 의하여 다층 구조체 LS의 기계적 강도가 유지된다.
본 실시 형태에 관한 제조 방법은 다층 구조체 LS(적층된 컨택트층(3), 제1 DBR층(4), 제1 클래드층(5), 활성층(6), 제2 클래드층(7), 및 제2 DBR층(8))를 형성하기 전에, 에칭 정지층(53)을 반도체 기판(51)과 다층 구조체 LS 사이에 위치하도록 형성하는 공정과, 반도체 기판(51)을 제거한 후에, 에칭 정지층(53)을 웨트 에칭에 의해 제거하는 공정을 구비하고 있다. 따라서, 반도체 기판(51)을 에칭할 수 있고, 에칭 정지층(53)을 에칭할 수 없는 에칭액과 에칭 정지층(53)을 에칭할 수 있고, 다층 구조체 LS를 에칭할 수 없는 에칭액을 적당 선택해 이용하는 것으로, 반도체 기판(51)을 제거하고, 그 후에 에칭 정지층(53)만을 제거할 수 있다. 그 때문에, 다층 구조체 LS를 남겨서 반도체 기판(51)을 확실하고 용이하게 제거할 수 있다.
제2 실시 형태
도 11은 제2 실시 형태에 관한 반도체 발광 소자의 구성을 나타내는 개략 단면도이다. 제2 실시 형태에 관한 반도체 발광 소자 LE2는 유리 기판(1)에 렌즈부(72a)가 형성되어 있는 점에서 제1 실시 형태에 관한 반도체 발광 소자 LE1과 상위하다.
반도체 발광 소자 LE2는 다층 구조체 LS와, 유리 기판(1)을 구비하고 있다. 이 반도체 발광 소자 LE1은 광이 유리 기판(1)측으로부터 출사하는 이면 출사형의 VCSEL이다. 반도체 발광 소자 LE1은 예를 들면 파장대 0.85㎛ 인 근거리 광통신용 발광 소자이다.
유리 기판(1)의 이면(72)에는 다층 구조체 LS로부터 출사한 광을 받는 렌즈부(72a)가 형성되어 있다. 이면(72) 중 다른 부분(72b)은 렌즈부(72a)보다 높다. 즉, 이 렌즈부(72a)는 이면(72) 중 가장 높은 부분(72b)으로부터 움푹 패여 있다.
다음에, 도 12 내지 도 14를 참조하면서 반도체 발광 소자 LE2의 제조 방법을 설명한다. 도 12 내지 도 14는 이 제조 방법을 설명하기 위한 도면이고, 반도체 발광 소자의 단면을 나타내고 있다.
본 제조 방법에서는 이하의 공정 (1)~(9)를 차례로 실행한다. 공정 (1) 및 (2)은 제1 실시 형태에 있어서의 공정 (1) 및 (2)와 동일하여 설명을 생략한다.
공정 (3)
다음에, 다층 구조체 LS, 에칭 정지층(53) 및 막(10)이 형성된 반도체 기판(51)에 유리 기판(1)을 접착한다(도 12 참조). 접착 방법은 제1 실시 형태에 있어서의 공정 (3)과 동일하다. 구체적으로는 이면(72)에 렌즈부(72a)가 형성된 유리 기판(1)을 준비하여, 유리 기판(1)의 표면(71)을 청정화한다. 다음에, 유리 기판(1)의 청정화된 표면(71)과 반도체 기판(51) 상의 최상막(10)이 접촉하도록, 유리 기판(1)과 반도체 기판(51)을 중합한다. 중합된 유리 기판(1)과 반도체 기판(51)을 가압 및 가열하고, 양 기판(1 및 51)을 서로 융착시켜서 첩합한다. 구체적인 접착 방법은 제1 실시 형태에 있어서의 공정 (3)과 동일하다.
공정 (4)
다음에, 반도체 기판(51) 및 에칭 정지층(53)을 제거한다(도 13 참조). 제거 방법은 제1 실시 형태에 있어서의 공정 (4)와 동일하다.
공정 (5)
다음에, 제2 DBR층(8) 상에 레지스트막(55)을 형성하고, 레지스트막(55)을 패터닝하고, 전류 협착 영역(11a)을 형성해야 할 위치에 개구(56)을 설치한다(도 14 참조). 이 때, 유리 기판(1)의 표면(71)에 마커를 부여하여, 양면 노광기를 이용하는 것으로, 부여한 마커를 기준으로 하여 렌즈부(72a)와 전류 협착 영역(11a)을 형성해야 할 위치를 용이하게 위치 맞추는 것을 할 수 있다. 또한, 마커를 부여하는 대신에, 렌즈부(72a)의 외형을 마커로서 이용해도 된다.
그 후, 패터닝된 레지스트막(55)을 마스크로서 사용하여, 이온 주입 장치에 의하여 플로톤(H＋)을 다층 구조체 LS에 박아 넣는다. 플로톤은 제1 DBR층(4)과 제1 클래드층(5)과의 경계 부근까지 박아 넣어지고, 플로톤이 박아 넣어진 영역을 반절연화한다. 이로 인해, 전류 협착 영역(11a)이 형성되게 된다(도 14 참조). 이 후, 레지스트막(55)을 제거한다.
공정 (6)~(9)는 제1 실시 형태에 있어서의 공정 (6)~(9)와 동일하고, 여기서의 설명을 생략한다. 이러한 공정 (1)~(9)에 의해, 도 11에 나타난 구조의 반도체 발광 소자 LE2가 완성한다.
이상과 같이 본 실시 형태에서는 제1 실시 형태와 같이 다층 구조체 LS(적층된 컨택트층(3), 제1 DBR층(4), 제1 클래드층(5), 활성층(6), 제2 클래드층(7), 및 제2 DBR층(8))의 기계적 강도가 유리 기판(1)에 의하여 유지되는 동시에, 반도체 발광 소자 LE2를 용이하게 소형화할 수 있다.
또한, 본 실시 형태에서는 유리 기판(1)에 렌즈부(72a)가 설치되어 있다. 이로 인해, 출사광의 지향성을 개선하거나 평행광을 형성할 수 있다.
렌즈부(72a)는 유리 기판(1)의 이면(72) 중 가장 높은 부분(72b)으로부터 움푹 패여 형성되어 있다. 이 때문에, 렌즈부(72a)가 형성된 유리 기판(1)을 다층 구조체 LS에 용이하게 접착할 수 있다. 또, 접착전에 렌즈부(72a)를 가공할 수 있으므로, 가공 방법으로 제한을 받는 일이 적으며, 렌즈 형상 등 렌즈 설계의 자유도가 높다.
또한, 렌즈부(72a)는 다층 구조체 LS, 에칭 정지층(53) 및 막(10)을 탑재하는 반도체 기판(51)에 유리 기판(1)을 접착한 후에 형성해도 된다. 그러나, 렌즈 설계의 자유도를 고려하면, 렌즈부(72a)가 미리 형성된 유리 기판(1)을 반도체 기판(51)에 접착하는 것이 바람직하다.
다음에, 도 15 내지 도 18을 참조하면서, 본 실시 형태의 변형예를 설명한다. 이러한 변형 예는 발광부(11)가 복수 병설된 반도체 발광 소자 어레이 LE3~LE6이다. 이러한 발광 소자 어레이 LE3~LE6는 이른바 이면 출사형이다.
발광 소자 어레이 LE3~LE6에서는 도 15 내지 도 18에 각각 나타낸 바와 같이, 복수의 발광부(11)가 1 차원 또는 2 차원적으로 배열되어 있다. 발광 소자 어레이 LE3 및 LE4에서는 어느 발광 영역(11b)에 대응하는 발광부(11)와, 인접하는 다른 발광 영역(11b)에 대응하는 패드 전극 배치부(31)가 일체화되고, 하나의 메사 구조를 이루고 있다. 또한, 반도체 발광 소자 어레이 LE3~LE6에 있어서, p측 패드 전극(33)끼리는 서로 전기적으로 접속되어 있다.
발광 소자 어레이 LE3~LE6에서는 상술한 제1및 제2 실시 형태와 동일하게 다층 구조체 LS(적층된 컨택트층(3), 제1 DBR층(4), 제1 클래드층(5), 활성층(6), 제2 클래드층(7), 및 제2 DBR층(8))의 기계적 강도가 유리 기판(1)에 의해 유지된다. 또, 발광부(11)간의 피치를 좁게 할 수 있으므로, 발광 소자 어레이 LE3~LE6의 소형화가 용이하다.
다음에, 도 19를 참조하여, 상술한 반도체 발광 소자(또는 반도체 발광 소자 어레이)를 이용한 광 인터커넥션 시스템에 대하여 설명한다. 도 19는 광 인터커넥 션 시스템의 구성을 나타내는 개략도이다.
광 인터커넥션 시스템(101)은 복수의 모듈(예를 들면, CPU, 집적 회로 칩, 메모리) M1 및 M2 사이에서 광신호를 전송하는 시스템이고, 반도체 발광 소자 LE1, 구동 회로(103), 광도파로 기판(105), 반도체 수광 소자(107), 증폭 회로(109) 등을 포함하고 있다. 반도체 수광 소자(107)에는 이면 입사형의 수광 소자를 이용할 수 있다. 모듈 M1은 범프 전극을 통하여 구동 회로(103)에 전기적으로 접속되어 있다. 구동 회로(103)는 범프 전극(41)을 통하여 반도체 발광 소자 LE1에 전기적으로 접속되어 있다. 반도체 수광 소자(107)는 범프 전극을 통하여 증폭 회로(109)에 전기적으로 접속되어 있다. 증폭 회로(109)는 범프 전극을 통하여 모듈 M2에 전기적으로 접속되어 있다.
모듈 M1로부터 출력된 전기 신호는 구동 회로(103)에 보내져서 반도체 발광 소자 LE1에 의하여 광신호에 변환된다. 반도체 발광 소자 LE1로부터의 광신호는 광도파로 기판(105) 상의 광도파로(105a)를 통과하고, 반도체 수광 소자(107)에 입사한다. 광신호는 반도체 수광 소자(107)에 의하여 전기 신호에 변환되고, 증폭 회로(109)에 보내져서 증폭된다. 증폭된 전기 신호는 모듈 M2에 보내진다. 이와 같이 하여, 모듈 M1로부터 출력된 전기 신호가 모듈 M2에 전송되게 된다.
또한, 반도체 발광 소자 LE1 대신에, 반도체 발광 소자 LE2 또는 반도체 발광 소자 어레이 LE3~LE6를 이용해도 된다. 반도체 발광 소자 어레이 LE3~LE6을 이용하는 경우, 구동 회로(103), 광도파로 기판(105), 반도체 수광 소자(107) 및 증폭 회로(109)도 어레이를 이루도록 배열되게 된다.
본 발명은 상술한 실시 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 각종 변형이 가능하다. 예를 들면, 컨택트층(3), 제1 DBR층(4(4a, 4b)), 제1 클래드층(5(5a, 5b)), 활성층(6(6a, 6b)), 제2 클래드층(7(7a, 7b)), 및 제2 DBR층(8(8a, 8b)) 등의 두께, 재료 등은 상술한 것에 한정되지 않는다. 또, 다층 구조체 LS의 구성도 상술한 실시 형태에 한정되는 것이 아니고, 적층된 복수의 화합물 반도체층을 포함하는 것이면 좋다.
또, 본 실시 형태에서는 p측 패드 전극(33)을 발광부(11)와 패드 전극 배치부(31)와의 사이에 형성된 개구(13)를 통과하여 컨택트층(3)에 전기적으로 접속하지만, 이 대신에 개구(13)와는 별도로 개구를 형성하고, 그 다른 개구를 통과하여 p측 패드 전극(33)과 컨택트층(3)을 전기적으로 접속해도 된다.
상술한 발명으로부터 분명하게 밝혀진 바와 같이, 본 발명의 실시 형태는 각종 방법으로 변형을 가할 수 있다. 이와 같은 변형은 본 발명의 범위를 일탈하는 것으로 간주되는 것이 아니며, 당업자에게 있어서는 밝혀진 바와 같이, 이와 같은 모든 변형이 하기와 같은 청구항의 범위내에 포함되는 것으로 의도되고 있다.
본 발명은 충분한 기계적 강도를 갖고, 소형화가 가능한 반도체 발광 소자 및 그 제조 방법을 제공할 수 있다.

Claims (20)

  1. 적층된 복수의 화합물 반도체층을 포함하고, 광을 생성하는 다층 구조체를 구비하는 반도체 발광 소자에 있어서,
    상기 다층 구조체는, 생성되는 상기 광을 발하는 광출사면을 갖고 있고, 상기 광에 대하여 광학적으로 투명한 유리 기판이 산화 실리콘으로 이루어지는 막을 사이에 두고 상기 광출사면에 고정되며, 상기 산화 실리콘으로 이루어지는 막이 상기 다층 구조체 및 상기 유리 기판에 직접 접촉하고,
    상기 다층 구조체는, 상기 복수의 화합물 반도체층으로서, 차례로 적층된 제 1 도전형의 제 1 분포 브래그 반사기(DBR)층, 제 1 도전형의 제 1 클래드층, 활성층, 제 2 도전형의 제 2 클래드층 및 제 2 도전형의 제 2 DBR층을 포함하며,
    상기 다층 구조체에는, 상기 제 1 DBR층, 상기 제 1 클래드층, 상기 활성층, 상기 제 2 클래드층 및 상기 제 2 DBR층을 포함하는 소정의 영역을 둘러싸도록 절연화 혹은 반절연화된 전류 협착 영역이 형성되어 있고,
    상기 제 1 DBR층은, 상기 제 1 클래드층과 상기 산화 실리콘으로 이루어지는 막과의 사이에 배치되며,
    상기 다층 구조체는, 상기 산화 실리콘으로 이루어지는 막과 상기 제 1 DBR층과의 사이에 위치함과 동시에, 상기 산화 실리콘으로 이루어지는 막과 접촉하고 있는 제 1 도전형의 컨택트층을 포함하고,
    상기 다층 구조체에 있어서 상기 광출사면과는 반대인 면측에는, 상기 전류 협착 영역에 둘러싸인 상기 소정의 영역에 전기적으로 접속된 제 1 패드 전극 및 상기 컨택트층에 전기적으로 접속된 제 2 패드 전극이 배치되고,
    상기 다층 구조체는, 상기 광출사면과는 반대인 상기 면으로부터 상기 컨택트층에 이르는 개구에 의하여, 상기 전류 협착 영역 및 상기 전류 협착 영역에 둘러싸인 상기 소정의 영역을 포함하는 제 1 부분 및 상기 제 1 부분을 둘러싸도록 상기 제 1 부분으로부터 이격된 제 2 부분으로 분리되어 있으며,
    상기 개구는, 광출사 방향에서 보아 상기 제 1 부분을 둘러싸고 있고,
    상기 제 1 패드 전극은, 상기 제 1 부분 위에 배치되고,
    상기 제 2 패드 전극은, 상기 제 2 부분 위에 배치되고, 또한 상기 광출사 방향에서 보아 상기 제 1 부분을 둘러싸도록 상기 개구에 배치됨과 동시에, 상기 개구를 통하여 상기 컨택트층에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 발광 소자.
  2. 청구항 1에 있어서,
    상기 제 1 패드 전극 및 상기 제 2 패드 전극 위에 각각 배치된 범프 전극을 더 구비하는 것을 특징으로 하는 반도체 발광 소자.
  3. 청구항 1에 있어서,
    상기 다층 구조체는, 병설된 복수의 상기 제 1 부분을 가지고 있는 것을 특징으로 하는 반도체 발광 소자.
  4. 청구항 1에 있어서,
    상기 제 2 DBR층 위에 배치되고, 상기 전류 협착 영역에 둘러싸인 상기 소정의 영역을 덮는 광반사막을 더 구비하는 것을 특징으로 하는 반도체 발광 소자.
  5. 청구항 1 내지 4 중 어느 한 항에 있어서,
    상기 유리 기판은, 표면 및 이면을 가지고 있고,
    상기 유리 기판의 표면은, 상기 산화 실리콘으로 이루어지는 막에 접촉하며,
    상기 유리 기판의 이면은, 상기 다층 구조체로부터 출사하는 광을 받는 렌즈부를 가지고 있는 것을 특징으로 하는 반도체 발광 소자.
  6. 청구항 5에 있어서,
    상기 렌즈부는, 상기 유리 기판의 이면 중 가장 높은 부분으로부터 패여 있는 것을 특징으로 하는 반도체 발광 소자.
  7. 적층된 복수의 화합물 반도체층을 포함하고, 광을 생성하는 다층 구조체를 갖는 반도체 발광 소자의 제조 방법에 있어서,
    상기 다층 구조체는, 상기 복수의 화합물 반도체층으로서, 제 1 도전형의 제 1 분포 브래그 반사기(DBR)층, 제 1 도전형의 제 1 클래드층, 활성층, 제 2 도전형의 제 2 클래드층 및 제 2 도전형의 제 2 DBR층을 포함하며,
    표면 및 이면을 갖는 반도체 기판과, 표면 및 이면을 갖고, 생성되는 상기 광에 대하여 광학적으로 투명한 유리 기판을 준비하는 공정;
    상기 반도체 기판의 표면에 상기 제 2 DBR층, 상기 제 2 클래드층, 상기 활성층, 상기 제 1 클래드층 및 상기 제 1 DBR층을 차례로 적층하고, 또한 상기 제 1 DBR층을 적층한 후, 상기 다층 구조체의 최상부에 위치하는 제 1 도전형의 컨택트층을 형성하는 공정;
    상기 다층 구조체 상에, 산화 실리콘으로 이루어지는 막을 형성하는 공정;
    상기 산화 실리콘으로 이루어지는 막을 상기 유리 기판의 표면에 직접 융착하고, 상기 다층 구조체를 상기 유리 기판에 고정하는 공정;
    상기 다층 구조체가 상기 유리 기판에 고정된 채로 상기 반도체 기판을 제거하는 공정;
    상기 반도체 기판을 제거하는 상기 공정 후에, 상기 제 1 DBR층, 상기 제 1 클래드층, 상기 활성층, 상기 제 2 클래드층 및 상기 제 2 DBR층을 포함하는 소정의 영역을 둘러싸도록 절연화 혹은 반절연화된 전류 협착 영역을 상기 다층 구조체 속에 형성하는 공정;
    상기 다층 구조체를, 상기 전류 협착 영역 및 상기 전류 협착 영역에 둘러싸인 상기 소정의 영역을 포함하는 제 1 부분 및 상기 제 1 부분을 둘러싸도록 상기 제 1 부분으로부터 이격된 제 2 부분으로 분리하는 공정; 및
    상기 제 1 부분 위에 제 1 패드 전극을 형성하고 상기 제 1 패드 전극과 상기 소정의 영역을 전기적으로 접속함과 동시에, 상기 제 2 부분 위에 제 2 패드 전극을 형성하고, 상기 제 2 패드 전극과 상기 컨택트층을 전기적으로 접속하는 공정을 포함하며,
    상기 제 1 부분 및 상기 제 2 부분을 분리하는 상기 공정은, 상기 제 1 부분 및 상기 제 2 부분을 이격하는 개구를 상기 제 1 부분을 둘러싸도록 형성하는 것을 포함하고,
    상기 제 2 패드 전극과 상기 컨택트층을 전기적으로 접속하는 상기 공정은, 광출사 방향에서 보아 상기 제 1 부분을 둘러싸도록 상기 제 2 패드 전극을 상기 개구에 형성하고, 상기 개구를 통하여 상기 제 2 패드 전극과 상기 컨택트층을 전기적으로 접속하는 것을 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 반도체 기판을 제거하는 상기 공정은, 상기 반도체 기판을 웨트 에칭에 의하여 제거하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 다층 구조체를 형성하는 상기 공정 이전에, 상기 웨트 에칭을 정지시키는 에칭 정지층을, 상기 에칭 정지층이 상기 반도체 기판과 상기 다층 구조체와의 사이에 배치되도록 형성하는 공정; 및
    상기 반도체 기판을 제거하는 상기 공정 이후에, 상기 에칭 정지층을 웨트 에칭에 의하여 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  10. 청구항 7에 있어서,
    상기 제2 DBR층 상에, 상기 전류 협착 영역에 둘러싸인 상기 소정의 영역을 덮는 광반사막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  11. 청구항 7에 있어서,
    상기 유리 기판의 이면은, 상기 다층 구조체로부터 출사하는 광을 받는 렌즈부를 가지고 있는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 렌즈부는, 상기 유리 기판의 이면 중 가장 높은 부분으로부터 패여 있는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
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