KR101070277B1 - 반도체 장치 - Google Patents

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도시유키 구라모치
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Abstract

본 발명에 따른 반도체 장치는, 플립칩 접속으로 인쇄 배선 기판의 표면에 접속된 반도체 칩, 언더필의 유출 방지용으로서 인쇄 배선 기판의 표면에 제공되고 반도체 칩 주위 전체를 둘러싸는 댐, 반도체 칩용 외부 접속 단자로서 인쇄 배선 기판의 표면에 제공되고 댐 외측에 배치되는 외부 접속 단자, 플립칩 접속 및 외부 접속 단자의 배치를 위한 부분을 제외하고 인쇄 배선 기판의 표면을 피복하는 땜납 레지스트 층, 및 땜납 레지스트 층 내부와, 반도체 칩의 코너부와 반도체 칩의 코너부에 대향하는 댐의 코너부 사이의 영역 내에 제공되는 하나 이상의 오목부를 포함한다.
플립칩 접속, 오목부, 땜납 레지스트 층, 외부 접속 단자

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 플립칩 접속으로 반도체 칩이 인쇄 배선 기판에 접속되는 종래 반도체 장치를 도시하는 평면도.
도 2의 (a)는 도 1에 도시된 종래 반도체 장치에서 반도체 칩의 코너부 주변을 도시하는 확대 평면도.
도 2의 (b)는 반도체 칩의 코너부 주변에 땜납 볼이 추가로 제공되는 상태를 도시하는 평면도.
도 3의 (a)는 본 발명의 일 실시예인 반도체 장치의 반도체 칩 코너부 주변을 도시하는 평면도.
도 3의 (b)는 도 3의 (a)에서 A-A'선을 따른 단면도.
도 4의 (a) 내지 도 4의 (d)는 반도체 장치의 코너부에서 오목부의 다양한 실시예를 도시하는 평면도.
도면의 주요 부분에 대한 부호의 설명
12…배선 기판 14…반도체 칩
16…댐 18, 18A…땜납 볼
20…언더필 22…땜납 레지스트 층
24, 26…오목부 23…패드부
50…반도체 장치
본 발명은 플립칩 접속으로 인쇄 배선 기판의 표면에 접속되는 반도체 칩을 갖는 반도체 장치에 관한 것이다.
반도체 칩이 플립칩 접속으로 인쇄 배선 기판에 접속되는 구조에서, 인쇄 배선 기판과 칩의 접속 신뢰성을 확보하기 위해서 칩과 기판 사이에 형성된 갭은 인쇄 배선 기판과 칩의 접속을 보강하도록 언더필(밀봉 수지)로 채워진다. 보강 효과를 강화하기 위해서, 언더필은 칩과 기판 사이로부터 주변부로 소량 유출되어 유출된 언더필이, 산(山) 형상으로 형성되며, 산 형상의 정상은 칩이고 스커트부는 산 형상의 정상으로부터 연장된다. 그러나, 구성 요소가 기판 상에 고밀도 탑재되는 구조의 경우, 다른 장치 또는 배선 시스템 등은 칩에 매우 근접하게 배치된다. 따라서, 유출되는 언더필이 널리 퍼져서 주변부에 이르러, 반도체 장치의 전기적 작동에 악영향을 미치는 문제의 발생을 방지할 필요가 있다. 따라서, 칩과 기판 사이로부터 유출하는 언더필의 유출 범위를 제한하기 위해서, 지금까지 각종 제안이 안출 되고 있다.
일본국 특허 출원 공개 공보 제 5-183070호 및 제 9-162208호에는 밀봉 수지(언더필로 칭하지 않음)의 유출 범위를 제한하기 위해서 프레임 형상으로 반도체 칩을 둘러싸는 댐 구조가 개시되며, 여기서는 플립칩 접속이 아닌 배선 본딩 접속이 사용된다. 이 구조는 배선 본딩 접속을 이용하기 때문에, 플립칩 접속이 이용된 구조에 비하여 배선 기판과 댐의 크기가 크다. 그러나, 칩 접속 구조는 둘 다 수지의 유출 범위가 댐에 의해 제한된다는 공통점이 있다.
유출 범위 제한 효과를 강화하기 위해서, 일본국 특허 출원 공개 공보 제 5-183070호에서는 입체적인 다층으로 적층되는 댐을 제안하고, 일본국 특허 출원 공개 공보 제 9-162208호에서는 평면적인 이중 프레임으로 형성되는 댐을 제안한다.
플립칩 접속을 이용한 구조에서 언더필의 유출 범위를 제한하기 위해서, 일본국 특허 출원 공개 공보 제 2001-244384호에서는 다음의 3가지 제안을 한다: (1)칩 접속 영역의 주변 에지로부터 주변 영역까지 칩 주위 전체에 걸쳐 땜납 레지스트 층이 기존 땜납 레지스트 층보다 한 단차 더 얇게 되어지는 단차 구조; (2) 칩 접속 영역의 주변부의 땜납 레지스트 층에 칩 주위 전체를 둘러싸는 홈이 형성되는 구조; 및 (3) 칩 접속 영역의 주변부의 땜납 레지스트 층 상에 칩 주위 전체를 둘러싸는 프레임 형상의 댐이 형성되는 구조.
그러나, 최근 반도체 장치의 외부 형상과 두께가 소형화되고 있다. 이로 인해, 내부 구조물로서 구성요소가 고밀도로 탑재되고 소형화되고 있다. 따라서, 이들 방법으로 언더필의 유출 범위를 신뢰성 있게 제한하는 것은 곤란하다.
도 1은 플립칩 접속으로 인쇄 배선 기판(12)에 접속되는 반도체 칩(14)을 갖는 반도체 장치(10)의 일부를 개략적으로 도시한 도면이다. 인쇄 배선 기판(12)의 표면에는, 언더필의 유출 범위를 제한하기 위한 프레임 형상의 댐(16)이 반도체 칩(14) 주위 전체를 둘러싸며 배선 패턴을 통해 반도체 칩(14)과 외부 회로를 접속 하기 위한 외부 접속 단자인 땜납 볼(18)이 프레임 형상의 댐(16) 외측에 배치된다.
반도체 칩(14)이 탑재되는 측의 인쇄 배선 기판 표면에 땜납 볼(18)이 배치되는 경우, 땜납 볼(18)은 칩(14)에 매우 근접하여 배치된다. 따라서, 언더필이 댐(16)을 넘어 흘러서 땜납 볼(18)에 용이하게 이른다.
몇몇 경우에는, 기본 설계에 대한 고객 주문 사항으로서 땜납 볼은 반도체 칩의 코너에 매우 근접한 부분에 더 배치된다. 이 경우, 반도체 칩의 외측 에지와 댐의 내측 에지 사이의 공간이 줄어든다. 따라서, 칩과 인쇄 회로 기판 사이로부터 유출하는 언더필의 흐름이 댐을 넘어 외부로 유출될 가능성이 크다.
도 2의 (a)는 도 1에 도시된 파선원 C로 둘러싸인 코너부의 확대도이다. 도면에서 참조 번호(20)로 도시된 바와 같이, 반도체 칩(14)과 인쇄 배선 기판(12) 사이의 갭을 채우는 언더필은 반도체 칩(14) 탑재 영역으로부터 외측으로 유출한다. 그러나, 도달 프론트 에지(20F)로 도시한 언더필의 유출 범위는 반도체 칩(14)을 둘러싸는 프레임 형상의 댐(16) 내부로 제한된다.
도 2의 (b)는 땜납 볼(18A)이 코너부에 더 배치되는 방식으로 고객 주문(customization)이 이루어진 상태를 도시한 도면이다. 코너부에는, 추가로 배치된 땜납 볼(18A) 자체와 땜납 볼(18A)의 주변에 간격을 더 배치하는데 필요한 면적을 확보하기 위해서 댐(16)은 반도체 칩(14) 측으로 후퇴하도록 배치된다. 따라서, 반도체 칩(14)의 외측 에지와 댐(16)의 내측 에지 사이의 공간이 감소된다. 결과적으로, 언더필(20)의 프론트 에지(20F)는 도면에서 파선으로 도시된 기존 도 달 위치(20F')에 비하여 후퇴되는 댐(16)의 위치에서 강제적으로 막힌다. 따라서, 언더필(20)은 국소적으로 모여 상승된다. 결국, 언더필(20)은 댐(16)을 가로질러 넘어서 유출될 가능성이 높다.
본 발명은 상술한 상황을 고려하여 이루어진 것으로, 플립칩 접속으로 인쇄 배선 기판의 표면에 접속되는 반도체 칩과 반도체 칩용 외부 접속 단자로서의 땜납 볼을 포함하는 반도체 장치를 제공하여, 언더필의 흐름이 반도체 칩의 코너부에 대향되는 댐 코너부 외부로 유출되는 것을 신뢰성 있게 방지한다.
몇몇 실시예에서, 본 발명의 반도체 장치는,
플립칩 접속으로 인쇄 배선 기판의 표면에 접속되는 반도체 칩,
언더필의 유출 방지용 댐으로서, 인쇄 배선 기판의 표면에 제공되고 반도체 칩 주위 전체를 둘러싸는 댐,
반도체 칩용 외부 접속 단자로서, 인쇄 배선 기판의 표면에 제공되고 댐 외측에 배치되는 외부 접속 단자,
플립칩 접속 및 외부 접속 단자 배치를 위한 부분을 제외한 상기 인쇄 배선 기판의 표면을 피복하는 땜납 레지스트 층, 및
반도체 칩의 코너부와 반도체 칩의 코너부에 대향하는 댐의 코너부 사이의 영역 내에서 땜납 레지스트 층에 제공되는 하나 이상의 오목부를 포함한다.
본 발명의 반도체 장치에서는, 반도체 칩 코너부와 반도체 칩 코너부에 대향 하는 댐의 코너부 사이의 영역에서, 땜납 레지스트 층에 제공되는 오목부가 언더필의 흐름을 흡수한다. 따라서, 언더필의 흐름은 댐을 넘어 유출되지 않는다.
도 3의 (a) 및 (b)는 본 발명의 실시예인 반도체 장치 부분을 도시하는 도면이다. 도 3의 (a)는 플립칩 접속 영역의 코너부를 도시하는 평면도이며, 도 3의 (b)는 도 3의 (a)의 A-A'선을 따른 단면도이다.
도면에 도시된 반도체 장치(50)에서, 반도체 칩(14)은 플립칩 접속으로 인쇄 배선 기판(12)의 표면에 접속된다.
인쇄 배선 기판(12)의 표면에는, 언더필 유출 범위를 제한하기 위한 프레임 형상의 댐(16)이 반도체 칩(14) 주위 전체를 둘러싼다. 프레임 형상의 댐(16) 외측에는 반도체 칩(14)의 외부 접속 단자로 이용되는 땜납 볼(18A)이 배치된다. 플립칩 접속부 및 땜납 볼이 배치되는 부분을 제외한 인쇄 배선 기판(12)의 표면은 땜납 레지스트 층(22)으로 피복된다. 땜납 볼(18A)은 패드부(23)에 부착된다.
반도체 칩(14)의 코너부와 반도체 칩(14)의 코너부에 대향하는 프레임 형상의 댐(16) 코너부 사이의 영역 내의 땜납 레지스트 층(22)에는 오목부(24)가 형성된다. 코너부의 오목부(24)는 선형 홈 형상으로, 플립칩 접속을 위한 배선 패턴을 노출시키는 땜납 레지스트 층의 오목부(26)(이하, 플립칩 접속부의 오목부라 칭함)에서부터 댐(16)의 내측 에지까지 연장된다. 즉, 코너부의 오목부(24)의 일 단은 플립칩 접속부의 오목부(26)에 접속되고, 코너부의 오목부(24)의 타 단은 댐(16)의 내측 에지와 접촉된다.
언더필 수지(20)는 반도체 칩(14)과 인쇄 배선 기판(12) 사이에 형성된 갭(28)을 채운다. 그 다음, 언더필 수지(20)는 반도체 칩(14)의 주변부로 유출되어, 프론트 에지(20F)로 도시된 바와 같이, 반도체 칩(14)의 외측 에지와 댐(16) 사이 영역에서 외부 방향으로 더 흐른다. 코너부에서, 상당히 큰 체적의 언더필(20)이 오목부(24) 내에 수용되기 때문에, 언더필(20)의 최상 레벨(20S)이 낮게 되도록 억제된다. 따라서, 언더필(20)은 댐(16)에 의해 충분히 막힌다. 따라서, 댐(16)을 가로질러 유출되는 언더필 (20)은 없다.
본 발명의 일 실시예에 따른 반도체 장치의 각부의 크기의 일례가 참고용으로 후술된다.
반도체 칩(14)의 크기: 9.0 내지 225㎟
땜납 레지스트 층(22)의 두께: 10 내지 20㎛
반도체 칩(14)과 기판(12) 사이 갭(28): 15 내지 35㎛
(엄밀히는, 반도체 칩(14)과 땜납 레지스트 층(22) 사이 갭이다.)
댐(16): 두께 10 내지 20㎛, 폭 50 내지 100㎛
플립칩 접속부의 오목부(26)의 폭(W): 300 내지 500㎛
일반적으로, 댐(16)은 땜납 레지스트 층(22)의 수지와 동일한 수지로 동일한 제조 방법으로 형성된다. 따라서, 댐(16)의 두께는 땜납 레지스트 층(22)의 두께와 동일한 10 내지 20 ㎛이다. 그러나, 댐(16)의 재료, 제조 방법과 두께는 상기 특정 실시예에 한정되지 않음을 주목해야 한다.
이하, 언더필을 흡수하기 위한 오목부가 제공되는 영역이 상기 코너 영역에 한정되는 이유를 설명한다.
일본국 특허 공보 제 2001-244384 호에는, 반도체 칩 전체 주변부에서 땜납 레지스트 층에 단차와 홈이 형성된다. 그러나, 땜납 레지스트 층 바로 아래에, 플립칩 접속 패드로부터의 리드(배선 패턴) 및 회로 형성을 위한 선들이 제공된다.
따라서, 반도체 칩의 전체 둘레에 대하여 땜납 레지스트 층을 제거하여 단차와 홈이 형성되는 경우, 플립칩 접속의 리플로우(reflow) 시에 땜납은 제거된 부분으로 유입한다. 따라서, 노출된 리드와 선들이 땜납으로 접속될 때, 단락 현상이 발생할 가능성이 높다. 또한, 땜납에 의해 접합시의 고온으로 인하여 배선 Cu의 이온-마이그레이션(ion-migration)에 의해 단락이 발생할 가능성이 높다. 따라서, 단락 가능성이 높다. 특히, 이온-마이그레이션에 의해서 단락되는 경우가 있다.
본 발명의 실시예에서, 상기 단락 위험을 방지하기 위해서, 땜납 레지스트 층 내의 오목부가 형성되는 영역은, 땜납 볼이 추가로 제공되는 경우 언더필(20)의 유출이 발생하는 코너 영역에 한정되고, 코너 영역 이외 영역은 땜납 레지스트 층의 초기 두께가 유지되는 본래 상태로 남는다.
코너부의 오목부(24)의 평면 형상은 도 3의 (a) 및 (b)에 도시한 홈 형상으로 한정될 필요는 없다.
코너부의 오목부(24)의 평면 형상의 예는 도 4의 (a) 내지 (d)에 도시한다. 설명의 편의상, 도면에서 땜납 볼(18, 18A)은 생략된다.
도 4의 (a)에 도시된 일례는 도 3의 (a) 및 (b)에서 설명되는 평면 형상이 홈 형상인 코너부의 오목부(24)이다. 플립칩 접속부의 오목부(26)로부터 댐(16)까지 연속적으로 오목부(24)가 제공된다.
도 4의 (b)에 도시된 일례는 평면 형상이 팬(fan) 형상인 오목부(24)이며, 상기 팬 형상은 피벗(pivot)이 반도체 칩(14)의 코너에 인접하게 위치된다. 이 경우, 또한 플립칩 접속부의 오목부(26)로부터 댐(16)까지 연속적으로 오목부(24)가 형성된다.
도 4의 (c)에 도시된 일례는 평면 형상이 댐(16)의 코너의 1/4원호와 현으로 둘러싸인 코너부의 오목부(24)이다. 이 경우, 오목부(24)는 플립칩 접속부의 오목부(26)와 독립적이며 댐(16)에 내접한다.
상기 3가지 예에서, 댐(16)의 코너부에는 배선이 제공되지 않는다고 가정한다. 이하, 코너부에 배선이 제공되는 경우 오목부(24)의 실시예를 설명한다.
도 4의 (d)에 도시된 일례는 배선이 코너부 바로 아래에 제공되는 것을 방지하기 위해서, 두개의 분할 영역을 포함하는 코너부의 오목부(24)이다. 오목부(24)는 플립칩 접속부의 오목부(26)와 댐(16)으로부터 독립적이다. 현재 땜납 볼을 접합하기 위한 패드부(23)의 최소 패드 피치(도 3의 (b)에 도시됨)는 대략 40㎛이기 때문에, 최소 L/S는 대략 20/20㎛이다. L/S는 배선 간격(S)에 대한 배선 폭(L)의 비이다(선/공간의 비). 따라서, 기판 표면 상의 최소 공간은 20㎛이상이다. 리드 배선의 길이를 고려하면, 이온 마이그레이션의 발생을 막기 위한 관점에서, 약 30㎛의 최소 공간이 필요하다. 상기 관점에서, 디자인의 자유도에 따라, 도 4의 (d)에 도시된 바와 같이, 배선이 코너부 바로 아래에 제공되는 것을 방지하면서 코너부의 오목부(24)를 제공하는 것이 충분히 가능하다.
코너부의 오목부(24)의 일 실시예는 상기 4가지 예에 한정되지는 않음을 주목해야 한다. 더 불규칙한 실시예를 포함하는 다양한 실시예를 채택하는 것도 가 능하다. 4가지 코너 모두에 대해서 공통 실시예를 채택하는 것도 가능하다. 대안적으로, 하나의 코너나 모든 코너에 대해서 다른 실시예를 채택하는 것도 가능하다.
본 발명의 취지와 범위를 벗어나지 않는 한, 다양한 변형 및 변경이 본 발명의 설명한 바람직한 실시예로 이루어질 수 있음이 당업자에게는 명백할 것이다. 그러므로, 본 발명은 첨부된 청구항의 범위와 일치하는 본 발명의 모든 변형과 변경 및 그 균등물을 포함하고자 한다.
본 발명에 따르면, 플립칩 접속으로 인쇄 배선 기판의 표면에 접속되는 반도체 칩과 반도체 칩용 외부 접속 단자인 땜납 볼을 포함하는 반도체 장치가 제공되며, 프레임 형상의 댐과 코너부 디치(ditch)가 둘다 제공될 때 언더필이 반도체 칩 코너부에 대향하는 댐 코너부로부터 유출되는 것을 신뢰성 있게 방지할 수 있다.

Claims (4)

  1. 플립칩 접속으로 인쇄 배선 기판의 표면에 접속되는 반도체 칩,
    언더필의 유출 방지용 댐으로서, 상기 인쇄 배선 기판의 표면에 제공되고 상기 반도체 칩 주위 전체를 둘러싸는 댐,
    상기 반도체 칩용 외부 접속 단자로서, 상기 인쇄 배선 기판의 표면에 제공되고 상기 댐 외측에 배치되는 외부 접속 단자,
    상기 플립칩 접속 및 상기 외부 접속 단자 배치를 위한 부분을 제외한 상기 인쇄 배선 기판의 표면을 피복하는 땜납 레지스트 층, 및
    상기 반도체 칩의 코너부와 상기 반도체 칩의 코너부에 대향하는 상기 댐의 코너부 사이의 영역 내에서 상기 땜납 레지스트 층에 제공되는 하나 이상의 오목부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 외부 접속 단자는 땜납 볼인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 오목부는 상기 플립칩 접속용 부분으로부터 상기 댐의 내측 에지까지 연속적으로 제공되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 오목부는 상기 반도체 칩의 코너부와 상기 댐의 코너부 사이의 영역 바로 아래에 배선이 위치되는 것을 방지하도록 제공되는 반도체 장치.
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