KR100993413B1

KR100993413B1 - 평면 자기 소자 및 그것을 이용한 전원 ｉｃ 패키지

Info

Publication number: KR100993413B1
Application number: KR1020087010517A
Authority: KR
Inventors: 데쯔오 이노우에; 아끼라 사또; 가쯔또시 나까가와
Original assignee: 도시바 마테리알 가부시키가이샤; 가부시끼가이샤 도시바
Priority date: 2005-11-01
Filing date: 2006-10-26
Publication date: 2010-11-09
Also published as: US7821371B2; KR20080063808A; WO2007052528A1; JP5661824B2; CN101300648B; JP2013138231A; US20090243780A1; CN101300648A; JP5390099B2; JPWO2007052528A1

Abstract

제1 자성층(3)과 제2 자성층(5) 간에 평면 코일(4)을 배설한 평면 자기 소자(1)에서, 장축의 길이를 L, 장축에 직교하는 단축의 길이를 S로 했을 때의 형상비 S/L이 0.7 ∼1인 자성 입자(7)가 상기 평면 코일(4)의 코일 배선끼리의 간극 W에 충전되어 있는 것을 특징으로 하는 평면 자기 소자(1)이다. 상기 구성을 갖는 평면 자기 소자(1)에 따르면, 높은 인덕턴스값이 효과적으로 얻어지는 미립자를 이용함으로써, 높이가 낮은 인덕터 등의 평면 자기 소자를 실현할 수 있다.

자성층, 수지 바인더, 평면 코일, 코일 배선, 아몰퍼스 합금, 결정 연자성 합금, 페라이트

Description

평면 자기 소자 및 그것을 이용한 전원 ＩＣ 패키지{FLAT MAGNETIC ELEMENT AND POWER IC PACKAGE USING THE SAME}

본 발명은, 박형 인덕터로서 사용되는 평면 자기 소자(자기 수동 소자)에 관한 것으로, 특히 평면 코일에 발생하는 자계에 대한 투자율을 높여 인덕턴스를 향상시킨 평면 자기 소자 및 그것을 이용한 전원 IC 패키지에 관한 것이다.

최근, 각종 전자 기기의 소형화가 활발히 진행되고, 이에 수반하여 각종 디바이스가 박막 프로세스를 이용하여 작성되는 경향에 있다. 이 흐름 중에서 인덕터(리액터), 트랜스포머, 자기 헤드 등의 자기 소자도 종래의 벌크 자성 재료에 권선을 실시한 구조 대신에, 스파이럴 형상이나 구절양장(미앤더형) 패턴을 갖는 평면 코일을 자성체로 피복한 외철형의 구조를 갖는 평면 자기 소자(평면 인덕터)가 제안되어, 디바이스의 소형 박형화가 시행되고 있다(예를 들면, 비특허 문헌 1 참조).

한편, 소형 전자 기기용의 DC-DC 컨버터의 예로 보여지는 바와 같이, 기기의 소형 경량화를 실현하기 위해 ㎒ 이상의 높은 동작 주파수에서 동작시키고자 하는 기술적 요구가 높아지고 있다. 이 중에서 고주파 인덕터는 하나의 키 컴포넌트로 되고 있어, 이하와 같은 특성이 요구되고 있다.

(1) 소형 박형일 것.

(2) 주파수 특성이 양호할 것.

(3) 적당한 전력 용량을 가질 것.

일반적으로 소형 인덕터 소자로서는, 벌크 페라이트에 코일을 권회한 것이나 도포형의 페라이트 재료와 도포형의 도체 재료를 일체로 소성한 것이 실용화되어 있다(예를 들면, 특허 문헌 1 참조).

전자는, 벌크 페라이트 코어를 소형·박형화하는 것에 수반하여 연마 가공 등에 의한 가공 왜곡을 원인으로 한 표면 열화층이 총체적으로 차지하는 비율이 커서, 투자율을 비롯한 특성이 열화하고, 저손실로 고인덕턴스의 인덕터 소자가 실현할 수 없게 된다.

또한, 후자는 코일을 스파이럴형이나 토로이달형을 형성하도록 패터닝하여 도포하고, 이들의 코일에 의해 연자성체가 여자되도록 페라이트를 도포하고, 마지막으로 이들을 소결하여 제작되어 있다. 예를 들면 토로이달형의 인덕터에서는 페라이트와 도체를 교대로 패턴화하여 도포하는 공정을 거쳐서 제조되어 있다.

[특허 문헌1] 일본 특개 2002-299120호 공보

[비특허 문헌1] IEEE Trans.Magn.MAG-20, No.5, pp.1804-1806

그러나, 상기 종래의 인덕터 중 전자는 박형화하는 것에 수반하여 표면 열화층이 총체적으로 차지하는 비율이 커져, 투자율을 비롯한 특성이 열화하기 때문에 높이가 낮은 고인덕턴스 소자를 실현할 수 없게 된다. 또한 후자는 대체로 투자율이 낮기 때문에, 높은 인덕턴스 값이 얻어지기 어려운 결점이 있고, 이 결점을 보충하기 위해 다량의 자성 재료를 이용하면 인덕터 등의 자기 소자의 높이를 낮추기에는 한계가 있었다. 이 때문에, 부품의 고밀도 실장화에 의한 기기의 소형화가 곤란하다고 하는 문제점을 생기게 하였다.

<발명의 개시>

본 발명은, 상기한 바와 같이 높이가 낮은 고인덕턴스 소자를 얻기 어렵다고 하는 종래의 상황을 감안하여, 평면 코일에서 높은 인덕턴스 값이 효과적으로 얻어지는 미립자를 이용함으로써, 높이가 낮은 인덕터 등의 평면 자기 소자를 실현하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명자들은 특히 평면 코일과의 조합에서 높은 인덕턴스 값이 얻어지도록 자성 입자의 형상 및 배치 구조를 예의 연구하고, 실험에 의해 그들의 팩터가 자기 소자 특성에 미치는 영향을 확인했다. 그 결과, 장축과 단축의 길이의 비(형상비)가 소정 범위에 있는 자성 미립자를 함유한 자성 페이스트를 평면 코일 간에 충전하여 박막 인덕터를 구성했을 때에, 코일에 발생하는 자계에 대한 투자율을 효과적으로 향상할 수 있어, 인덕턴스 값이 향상된 높이가 낮은 인덕터가 비로소 실현한다고 하는 지견이 얻어졌다. 본 발명은 이들의 지견에 기초하여 완성된 것이다.

즉, 본 발명에 따른 평면 자기 소자는, 제1 자성층과 제2 자성층 사이에 평면 코일을 배설한 평면 자기 소자로서, 장축의 길이를 L, 장축에 직교하는 단축의 길이를 S로 했을 때의 형상비 S/L이 0.7∼1인 자성 입자가 상기 평면 코일의 코일 배선끼리의 간극에 충전되어 있고, 상기 평면 코일의 코일 배선끼리의 간극을 W㎛로 했을 때에, 상기 자성 입자의 평균 입경이 (W/2)㎛ 이하이고, 상기 평면 자기 소자의 두께가 0.5mm 이하이고, 상기 간극 W가 200㎛ 이하이며, 상기 간극 W에 충전되는 자성 분말의 평균 입경이 0.5㎛이상인 것을 특징으로 한다.

상기 평면 자기 소자에서, 코일 배선끼리의 간극에 충전되어 있는 자성 입자의 형상비 S/L은, 하기와 같이 측정된다. 즉, 평면 자기 소자(인덕터)의 상하의 자성층(자성 시트) 막면과 평행하고 또한 평면 코일을 포함하는 단면에서 절단한 코일 간의 영역에서 세로 300㎛×가로 300㎛의 관찰 영역을 임의로 3개소 설정하고, 각 관찰 영역에 나타낸 각 자성 입자의 단면에서, 가장 긴 대각선의 길이를 장축 길이로 하여 측정하는 한편, 이 장축과 직교하고, 또한 장축의 중점과 교차하는 단축이 자성 입자에 의해 절취되는 길이를 자성 입자의 단축 길이로 하여 측정한다. 그리고, 각 관찰 영역에서 측정된 단축 길이의 평균값, 장축 길이의 평균값 및 그 형상비의 평균값을 각각 S, L, S/L로 한다.

상기 형상비 S/L이 0.7 미만으로 과소해지면, 코일 간에 충전된 자성 입자는 코일 도체 배선 방향과 평행한 방향으로 입자의 길이 방향이 배향하기 쉬워지고, 그 결과 코일 통전 시에 발생하는 자계 방향의 반자계가 커져 실효 투자율이 작아지므로 인덕턴스값이 저하하기 쉬워진다. 따라서 자성 입자의 형상비 S/L은, 0.7 이상이고 등방 형상인 형상비 1이하인 범위로 한다. 이 형상비의 범위 내에서 평면 자기 소자의 인덕턴스를 높게 하는 것이 가능하게 된다.

또한, 상기 자성 입자의 형상비 S/L의 범위(0.7∼1)는 평균값이지만, 바람직하게는 코일 간에 충전된 각 자성 입자의 형상비가 절대값에서 0.7∼1인 범위인 것이 바람직하다.

상기 자성 입자 및 자성층을 구성하는 자성 재료로서는, 특별히 한정되는 것은 아니고 포화 자화가 높고 유지력이 낮고 투자율이 높고, 고주파에서의 손실이 적은 자성 재료이면 되며, 구체적으로는, 센더스트, 퍼멀로이 또는 규소 구리 등의 결정 연자성 합금 외에, Fe-Co 합금, Fe-Ni 합금, Fe-Al 합금, Fe-Al-Si 합금, Co계 아몰퍼스 합금, Fe계 아몰퍼스 합금 등의 고투자율 금속을 바람직하게 사용할 수 있다.

상기 평면 코일은, 스파이럴 형상 또는 구절양장 형상으로 형성한 미앤더형 코일과 같이, 인접하는 도체 코일이 나란히 뻗은 형상의 평면 코일이면 마찬가지의 인덕턴스 증대 효과를 나타낸다. 상기 평면 코일의 두께(높이)는 10∼200㎛ 정도로 조정된다.

또한 상기 평면 자기 소자에서, 상기 평면 코일의 코일 배선끼리의 간극을 W㎛로 했을 때에, 상기 자성 입자의 평균 입경 D가 (W/2)㎛ 이하인 것이 바람직하다.

상기 자성 입자의 평균 입경 D는, 형상비를 측정할 때에 사용한 단축 길이의 평균값 S와, 장축 길이의 평균값 L과의 평균값이다. 이 평균 입경 D는, 0.5㎛ 미만에서는 자성 입자가 과도하게 미세하여 취급이 어렵다. 구체적으로는, 표면 산화층이나 표면 열화층이 생겨서 자기 특성 열화나, 열 진동에 의한 자기 특성 열화를 발생하기 쉽다. 또한, 페이스트로 했을 때에 입자가 균일하게 혼합되기 어려운 등의 난점이 있다.

한편, 자성 입자의 평균 입경 D가 (W/2)보다 크면, 코일 간에 자성 입자가 충분히 충전되기 어려워져, 인덕턴스가 저하할 우려가 있다. 자성 입자의 평균 입경 D는 (W/3)㎛ 이하인 것이, 보다 바람직하다.

또한 상기 평면 자기 소자에서, 상기 평면 코일의 코일 배선끼리의 간극에의 상기 자성 입자의 충전율이 30vol% 이상인 것이 바람직하다. 이 코일 배선끼리의 간극에의 자성 입자의 충전율이 30vol% 미만으로 과소해지면, 평면 자기 소자의 인덕턴스가 저하하기 때문에 바람직하지 못하다. 따라서, 상기 자성 입자의 충전율은 30vol% 이상이 바람직하지만, 더욱 50% 이상이 바람직하다.

또한 상기 평면 자기 소자에서, 상기 자성 입자는, 아몰퍼스 합금, 평균 결정 입경이 20㎛ 이하인 미세 결정 합금, 페라이트 중 적어도 1종의 자성 재료로 이루어지는 것이 바람직하다. 상기 자성 재료로 이루어지는 자성 입자를 코일 간극에 충전함으로써, 투자율이 높아져 평면 자기 소자의 인덕턴스 값을 높일 수 있다.

또한 상기 평면 자기 소자에서, 상기 제1 자성층(하면측 자성층)과 상기 제2 자성층(상면측 자성층)은, 자성 분말과 수지와의 혼합물로 이루어지는 것이 바람직하다. 상기 자성층을 구성하는 자성 재료로서는, 특별히 한정되는 것은 아니고 포화 자화가 높고 유지력이 낮고 투자율이 높고, 고주파에서의 손실이 적은 자성 재료이면 되고, 구체적으로는, 센더스트, 퍼멀로이 또는 규소강 등의 결정 연자성 합금 외에, Fe-Co 합금, Fe-Ni 합금, Fe-Al 합금, Fe-N-Si 합금, Co계 아몰퍼스 합금, Fe계 아몰퍼스 합금 등의 고투자율 금속을 바람직하게 사용할 수 있다. 상기 각 자성층의 두께는, 50∼400㎛ 정도로 설정하면 된다.

또한 상기 평면 자기 소자에서, 상기 평면 자기 소자의 전체 두께가 0.5㎜ 이하인 것이 바람직하다. 본 발명에서는 평면 자기 소자와 IC 칩을 동일 패키지 내에 수용하여, 보다 소형의 회로 부품을 실현하는 것을 목적으로 하고, 반도체 칩 과 동일한 높이 이하가 아니면 원 패키지화하는 메리트가 없어진다. 이 때문에, 평면 자기 소자의 두께는 높아도 반도체 소자 펠릿의 일반적인 높이 0.625㎜ 이하, 바람직하게는 0.3㎜ 이하가 요구된다. 특히 평면 자기 소자의 두께를 0.4㎜ 정도 이하로 함으로써, 후술하는 도 7이나 도 8에 도시한 바와 같은 적층 타입의 원 패키지화가 가능하게 된다.

또한 상기 평면 자기 소자에서, 상기 평면 코일은, 금속 분말과 수지와의 혼합물로 이루어지는 것이 바람직하다. 금속 분말로서는, Cu, Ag, Au, Pt, Ni, Sn, 그 밖의 도전 분말이 이용되고, 특히 도전성 및 경제성의 관점으로부터 Cu, Ag가 바람직하다. 평면 코일은, 상기 금속 분말과 수지와 용매와의 혼합물을 소정 패턴으로 도포한 후에 자연 건조하거나, 용매 기화 온도 또는 그 이상의 온도로 가열하거나, 환원 등의 반응을 포함하는 가열 조작을 실시하거나 하여 코일로서 고화시켜 형성된다.

평면 코일 배선의 폭, 높이(두께), 간격(간극)은, 코일의 특성에 영향을 미치는 요인이며, 배선 밀도를 높여서 배선의 폭 및 두께를 가급적 크게 설정하고, 또한 배선의 간격은 상호의 절연성을 유지하는 범위에서 가급적 작게 하는 것이 바람직하다. 구체적으로는, 코일 배선의 높이(두께)는, 20㎛ 이상, 바람직하게는 40㎛ 이상이 바람직하다. 얇으면 코일 저항이 커져 높은 성능 계수(Q값: Quality factor)가 얻어지지 않는다. 요구되는 성능에 따라서 가급적 두껍게 하는 것이 바람직하다. 또한 상기한 바와 같이, 코일 배선의 간격은 좁을수록 좋다. 배선 간격이 넓으면 디바이스 사이즈가 증가하고, 또한 코일 길이가 길어지기 때문에 코일 직류 저항이 커져서, 성능 계수(Q치)가 저하한다. 따라서, 배선 간격은 200㎛ 이하가 바람직하다.

또한 상기 평면 자기 소자에서, 상기 자성 입자는 수지 바인더를 20 질량% 이하 혼합한 자성 혼합물인 것이 바람직하다. 자성층을 형성하는 자성 입자에 20 질량%를 초과하는 수지 바인더가 함유되어 있으면 자성층의 자기 특성이 열화하여 인덕턴스가 저하한다. 따라서, 바인더 함유량은 20 질량% 이하로 규정되지만, 최종적으로 자성층을 형성한 단계에서는 수지 바인더를 거의 완전히 휘산하게 하여, 실질적으로 자성 입자만이 응집하여 고화한 자성층을 형성하는 것이 바람직하다.

또한 상기 평면 자기 소자에서, 상기 코일 배선끼리의 간극에 자성 입자가 충전되어 자성층이 형성된 후에, 자성층에 수지 바인더가 침투한 상태에서 건조되어 있고, 건조 후의 자성층에서의 수지 바인더의 함유량이 0∼20 질량%인 것이 바람직하다. 바인더는 비자성 물질이기 때문에, 자성층 형성 후에는 고인덕턴스를 실현하는 관점으로부터 가열 처리하여 바인더 성분을 날려서, 자성층에 잔류하는 바인더량을 가급적 저감하는 것이 바람직하다.

상기한 바와 같은 평면 자기 소자는, 예를 들면 다음과 같은 공정을 거쳐서 제조된다. 즉, 소정의 형상비(S/L) 및 평균 입경 D를 갖는 자성 분말에 비히클을 혼합하여 페이스트를 조제하고, 이 페이스트를 이용하여 기판 상에 소정 치수의 자성 시트를 인쇄하고 제1 자성층을 조제한다.

상기 자성 패턴(제1 자성층) 형성 후에, 니트로 셀룰로오스, 에틸 셀룰로오스, 카르복시 메틸 셀룰로오스 등의 셀룰로오스 유도체, 아크릴 수지, 케톤 수지, 요소 수지, 멜라민 수지, 폴리비닐푸틸, 석유 수지, 폴리에스테르, 알키드 수지, 아크릴 수지, 폴리아미드, 폴리우레탄, 말레산 수지, 폴리비닐아세테이트, 폴리비닐알코올, 폴리에틸렌, 실리콘폴리머(메틸시로키산, 메틸페닐시로키산) 폴리스틸렌, 부타디엔/스틸렌 코폴리머, 비닐피롤리든, 폴리에테르에폭시 수지, 아릴 수지, 페놀포름알데히드 수지, 폴리이미드, 로진 수지, 폴리카보네이트 수지, 다마르, 코파이바발삼 등의 유기물, SiO₂ 등의 무기물 등에 의한 절연층을 형성해도 된다. 유기물에 관해서는 절연성이, 이에 한정되는 것은 아니다.

그 위에, 예를 들면 Ag 페이스트나 Cu 페이스트 등의 도전 금속 페이스트를 사용하여 스파이럴 형상 또는 미앤더 형상으로 패턴화하여 평면 코일을 인쇄한다. 평면 코일은 미앤더 코일과 같이 인접하는 도체 코일 배선이 나란히 뻗은 평면 코일이면 마찬가지의 효과를 나타낸다. 또한, 상기 평면 코일은 상기 금속 페이스트를 인쇄 방법 이외에, 도금법, 도체 금속박의 펀칭법, 도체 금속 에칭법, 스퍼터법, 증착법 등의 기상 성장법 등, 낮은 체적 저항율의 평면 코일을 실현할 수 있는 것이면 특별히 한정되는 것은 아니다.

그리고 상기 평면 코일 형성 후에, 이 평면 코일을 피복하도록 소정의 패턴 및 두께로 다시 자성 시트를 제2 자성층으로서 인쇄함으로써, 상기 평면 코일이 제1 및 제2 자성층에 의해 피복된 평면 자기 소자로서의 높이가 낮은 인덕터가 형성된다. 이 때, 제2 자성층의 자성 패턴에는, 코일 단자부에 상당하는 부위에 개구를 형성한다.

상기 평면 코일의 상하면에 자성층을 형성하는 방법으로서는, 자성체의 박판을 절연성 접착제로 접착하는 방법, 자성 분말을 수지 내에 분산된 자성체 페이스트를 도포 건조하는 방법, 상기 자성체의 도금을 실시하는 방법 등이 있고, 이들을 조합해도 된다.

본 발명에 따른 전원 IC 패키지는, 상기한 바와 같이 조제한 평면 자기 소자와, 제어 IC, 전계 효과 트랜지스터(FET) 등의 반도체 칩을 동일 기판 또는 동일 패키지 상의 방향 또는 높이 방향으로 실장하여 형성된다. 특히 상기 전원 IC 패키지는, 동일 기판 상에 평면 자기 소자와 IC 칩을 일체로 실장한 IC 일체형인 것이, 디바이스의 소형화에 유효하다. 또한, 복수의 반도체 칩과 능동 소자를 일체화하여 원 패키지화하는 것도 가능하다. 예를 들면, DC-DC 컨버터 등의 전원 기능을 내장한 패키지로 하여도 되고, 외장으로 캐패시터 등을 배치함으로써, 마찬가지의 전원 기능을 갖게 할 수 있다.

상기 구성에 따른 평면 자기 소자에 따르면, 장축 길이(L)와 장축에 직교하는 단축의 길이(S)의 비인 형상비 S/L이 0.7∼1인 자성 미립자가 평면 코일의 배선 간의 간극에 충전되어 형성되어 있기 때문에, 평면 코일에 발생하는 자계에 대한 투자율을 향상시킬 수 있어, 인덕턴스가 향상된 높이가 낮은 인덕터로서의 자기 소자가 실현된다.

또한, 상기한 바와 같이 제조한 평면 자기 소자와, 제어 IC, 전계 효과 트랜지스터(FET) 등의 반도체 칩을 동일 기판 또는 동일 패키지 상의 평면 방향 또는 높이 방향으로 실장하여 원 패키지화하는 것도 가능하고, 기능 소자의 고밀도 실장도 가능해져서, 반도체 디바이스의 소형화 및 고기능화에 현저한 효과를 발휘한다.

도 1은 코일 형상으로서 스파이럴형을 채용한 경우에서의, 본 발명의 일 실시예에 따른 평면 자기 소자의 평면도.

도 2는 도 1에서의 II-II 화살 표시 단면도.

도 3은 도 2에서의 III부의 부분 확대 단면도.

도 4는 코일 형상으로서 미앤더형을 채용한 경우에서의, 본 발명의 일 실시예에 따른 평면 자기 소자의 평면도.

도 5은 도 3에 도시하는 자성 입자의 치수 측정 방법을 도시하는 단면도.

도 6은 본 발명에 따른 평면 자기 소자와 반도체 칩을 평면 상에 배치하여 패키징한 IC 패키지의 구성예를 도시하는 단면도.

도 7은 본 발명에 따른 평면 자기 소자와 반도체 칩을 적층 배치하여 패키징한 IC 패키지의 구성예를 도시하는 단면도.

도 8은 본 발명에 따른 평면 자기 소자와 반도체 칩을 범프 방식에서 적층하여 패키징한 IC 패키지의 구성예를 도시하는 단면도.

<발명을 실시하기 위한 최량의 형태>

이하에 본 발명의 실시 형태에 대하여 첨부 도면 및 이하의 실시예를 참조하여 상세하게 설명한다.

[실시예 1]

5.5wt%Al-10wt%Si-Fe의 합금 조성을 갖는 센더스트의 용탕 재료를 물가스 아 토마이즈법에 의해 처리하여 미세 자성 입자를 조제했다. 즉, 용탕 재료를 도가니로부터 분출시킴과 동시에 불활성 가스(Ar)를 내뿜어 분산시키고, 또한 분산 입자를 수중에 도입하여 급냉함으로써 실시예 1용의 자성 입자를 조제했다.

상기한 바와 같이 하여 얻어진 자성 입자는 평균 입경(체적으로 50%)은 28㎛이며, 이 자성 입자를, 그물코가 63㎛ 메쉬인 체로 걸러냄으로써, 63㎛ 언더의 자성 입자만을 선택했다. 그 결과, 표 1에 나타낸 바와 같은 형상비 S/L 및 평균 입경 D를 갖는 자성 입자를 조제했다. 또한, 1.4 질량%의 비히클(바인더)을 상기 자성 입자에 혼합하여 페이스트를 조제했다.

다음으로, 도 1∼도 3에 도시한 바와 같이 기체(2)로서 두께 300㎛의 Si 기판의 상면에, 100㎛ 두께의 패턴화된 10㎜×10㎜의 자성 시트를 인쇄하여, 제1 자성층(3)을 형성했다.

그 제1 자성층(3)의 상면에, 도 1에 도시한 바와 같이 Ag 페이스트를 스파이럴 형상으로 패턴화하여 인쇄하여, 평면 코일(4)을 형성했다. 본 실시예 1에서는, 평면 코일(4)의 코일 배선폭 B는 300㎛이며, 코일 배선끼리의 간극 W는 125㎛이며, 코일의 권취수가 8턴이며, 두께 t가 40㎛인 평면 코일(4)을 제작했다.

또한, 도 4에 도시한 바와 같이, 구절양장 형상으로 형성한 미앤더 코일과 같이 인접하는 도체 코일이 나란히 뻗은 평면 코일(4a)이면 마찬가지의 효과를 나타낸다.

상기 평면 코일(4)을 형성한 후에, 평면 코일부(4)에서의 자성층 두께가 100㎛로 되도록 다시 자성 시트를 패턴 형성하고, 도 2에 도시한 바와 같은 제2 자성 층(5)을 형성했다. 이 때, 제2 자성층(5)에는, 평면 코일부(4)의 단자(6)에 상당하는 부위에는 개구를 형성했다. 이와 같이 하여 도 1∼도 3에 도시한 바와 같은 평면 자기 소자(1)를 작성했다.

이 실시예 1에 따른 평면 자기 소자(인덕터)(1)의 상하의 자성층(자성 시트)(3, 5) 막면과 평행하고 또한 평면 코일(4)을 포함하는 단면에서 절단한 코일 간의 영역에서 세로 300㎛×가로 300㎛인 관찰 영역을 임의로 3개소 설정하고, 각 관찰 영역에 나타낸 각 자성 입자(7)의 단면에서, 도 5에 도시한 바와 같이 가장 긴 대각선의 길이를 장축 길이 L로 하여 측정하는 한편, 이 장축과 직교하고, 또한 장축의 중점과 교차하는 단축이 자성 입자(7)에 의해 절취되는 길이를 자성 입자(7)의 단축 길이 S로 하여 측정하고, 그 평균값으로부터 코일 간에 충전된 자성 입자(7)의 형상비 및 평균 입경을 측정한 바 표 1에 나타낸 바와 같은 값으로 되었다.

얻어진 평면 자기 소자로서의 인덕터의 특성을 표 1에 나타낸다.

스파이럴 코일에서는, 편평한 자성 입자를 코일 배선끼리의 간극에 충전하면 코일 배선 방향으로 편평자성 입자의 장축 방향이 향하기 쉬워져, 코일 전류에 의한 여자 자계 방향이 자성 입자의 단축 방향과 일치하기 때문에, 입자 형상에 의한 반자계에 기인하는 이방성이 커져 투자율 저하 및 인덕턴스의 저하를 초래한다. 그러나, 실시예 1과 같이 등방적인 자성 입자를 사용한 경우에는, 반자계가 등방적으로 되어 투자율의 저하를 효과적으로 억제할 수 있다. 이 때문에 큰 인덕턴스 값을 갖는 자기 소자를 얻을 수 있었다. 또한, 자성층 및 평면 코일을 얇게 형성할 수 있으므로, 고투자율의 재료를 이용한 자기 소자(인덕터)는 높이가 낮아질 수 있다.

특히 실시예 1에서는, 기체로서 사용하는 Si 기판을 케미컬 매카니컬 에칭에 의해 60㎛까지 얇게 연마한 결과, 평면 자기 소자(1)로서의 인덕터의 총 두께 T는0.3㎜로 되고, 제어 IC나 전계 효과 트랜지스터(FET) 등의 반도체 칩(8)의 두께 이하로 된다. 따라서, 도 6∼도 8에 도시한 바와 같이 스위칭 IC 등의 반도체 칩(8)과 평면 자기 소자(1)를 일체화하여 패키징함으로써, 인덕터 내장의 높이가 낮은 IC 패키지(10, 10a, 10b)가 실현된다.

도 6에 도시하는 IC 패키지(10)는, 패키지 기판 상의 평면 방향으로 반도체 칩(8)과 평면 자기 소자(1, 1a)를 배치하고, 각각 리드 프레임(9)에 접속하여 몰드 수지로 고정한 구조를 갖고, 도 7에 도시하는 IC 패키지(10a)는, 패키지 기판 상의 두께 방향으로 반도체 칩(8)과 평면 자기 소자(1, 1a)를 적층 배치하고, 각각 리드 프레임(9)에 접속하여 몰드 수지로 고정한 구조를 갖고, 도 8에 도시하는 IC 패키지(10b)는, 패키지 기판 상의 두께 방향으로 반도체 칩(8)과 평면 자기 소자(1, 1a)를 범프 접합 방식에 의해 적층 배치하고, 각각 리드 프레임(9)에 접속하여 몰드 수지로 고정한 구조를 갖고 있다.

이러한 평면 자기 소자로서의 인덕터를 포함하는 높이가 낮은 패키지에 따르면, 예를 들면 원 패키지화된 소형의 DC-DC 컨버터 IC나 전원 IC 패키지를 용이하게 실현할 수 있다.

또한, 평면 자기 소자를 담지하는 기체(2)로서는 Si 기판에 한하지 않고, SiO₂ 기판, 산화막 혹은 질화막을 형성한 Si 기판, 알루미나(Al₂O₃) 기판, 질화 알루미늄(AlN) 기판 등을 이용해도 된다.

[실시예 2]

원자 비율로 (Co0.90-Fe0.05-Mn0.02-Nb0.03)71-Si15-B14의 합금 조성을 갖는 용탕 재료를, 물가스 아토마이즈법에 준거하여 도가니로부터 분출시키고, 동시에 불활성 가스를 용탕 재료에 내뿜어 분산시키고, 분산된 입자를 또한 수중에 투입함으로써 급냉하여, 아몰퍼스 자성 입자를 제작했다.

이와 같이 하여 얻어진 자성 입자는 평균 입경(체적으로 50%)이 14㎛이며, 이 자성 입자를, 그물코가 32㎛ 메쉬인 체로 걸러냄으로써, 입경이 32㎛ 언더의 자성 입자만을 선택했다. 그 후, 0.9 질량%의 비히클(바인더)을 자성 입자에 혼합하여 페이스트를 제작하고, Si 기판 상에 100㎛ 두께의 패턴화된 10㎜×10㎜의 자성 시트를 제1 자성층(3)으로서 인쇄했다.

자성 패턴(제1 자성층(3)) 형성 후에, 폴리이미드를 도포·이미드화시킴으로써, 두께 4㎛인 절연층을 형성했다. 또한, 그 밖의 절연 재료로서, 클로루프렌고무계, 2톨릴고무계, 폴리설파이드계, 부타디엔고무계, SBR계, 실리콘고무계 등의 엘라스토머계, 아세트산 비닐계, 폴리비닐알코올계, 폴리비닐아세탈계, 염화비닐계, 폴리스틸렌계 등의 열가소성을 중심으로 한 수지계 등의 유기물, SiO₂ 등의 무기물 등에 의한 절연층을 사용하는 것도 가능하다.

그 위에, Cu 페이스트를 스파이럴 형상으로 패턴화하여 도 1에 도시한 바와 같은 평면 코일(4)을 인쇄했다. 본 실시예 2에서는, 코일 배선폭 B가 300㎛이며, 코일 배선끼리의 간극 W가 100㎛이며, 코일 권취수가 9턴이며, 두께 5㎛의 기초 코일 패턴을 제작했다. 또한, 이 기초 코일 패턴의 표면에 무전해 도금법에 의해 30㎛ 두께의 Cu 도금층을 적층하고, 총 두께 35㎛인 Cu 평면 코일(4)을 형성했다. 또한, 상기 도금 처리는, 전해 도금법에 의해 실시해도 된다.

코일 패턴 형성 후에, 니트로셀룰로오스, 에틸셀룰로오스, 카르복시메틸셀룰로오스 등의 셀룰로오스 유도체, 아크릴 수지, 케톤 수지, 요소 수지, 멜라민 수지, 폴리비닐부티랄, 석유 수지, 폴리에스테르, 알키드 수지, 아크릴 수지, 폴리아미드, 폴리우레탄, 말레산 수지, 폴리비닐아세테이트, 폴리비닐알코올, 폴리에틸렌, 실리콘폴리머(메틸시로키산, 메틸페닐시로키산) 폴리스틸렌, 부타디엔/스틸렌 코폴리머, 비닐피롤리든, 폴리에테르, 에폭시 수지, 아릴 수지, 페놀포름알데히드 수지, 폴리이미드, 로진 수지, 폴리카보네이트 수지, 다마르, 코파이바발삼 등의 유기물, SiO₂ 등의 무기물 등에 의한 절연층을 사용하는 것도 가능하다. 상기 평면 코일 형성 후에 다시 자성 시트를, 평면 코일부에서의 자성층(5)의 두께가 100㎛로 되도록 패턴 형성하여 제2 자성층(5)을 형성했다. 이 때, 제2 자성층(5)에는, 평면 코일(4)의 단자(6)에 상당하는 부위에 개구를 형성했다. 이와 같이 하여 실시예 2에 따른 평면 자기 소자로서의 인덕터를 조제했다.

얻어진 인덕터의 특성을 표 1에 나타낸다.

실시예 2와 같이 등방적인 자성 입자를 평면 코일의 배선끼리의 간극에 충전 한 경우에는, 반자계가 등방적으로 되어 투자율의 저하를 효과적으로 억제할 수 있다. 이 때문에 큰 인덕턴스 값을 갖는 자기 소자가 얻어졌다.

[실시예 3∼11]

실시예 1에서 사용한 센더스트, 실시예 2에서 사용한 Co계 아몰퍼스 합금, 조성이 Ni₀ _.5Zn₀ _.5Fe₂O₄(몰비)인 페라이트 합금을 분쇄, 체 가름함으로써, 각각 표 1에 나타내는 형상비 및 평균 입경을 갖는 자성 입자를 조제했다. 얻어진 각 자성 입자에 표 1에 나타내는 함유량으로 되도록 소정량의 바인더를 혼합하여 각각 자성 재료 페이스트를 조제했다.

다음으로 실시예 1에서 사용한 Si 기판 상에, 상기 자성 재료 페이스트를 사용하여 소정 두께의 제1 자성층(3)을 형성한 후에 표 1에 나타내는 코일 간 간극 W로 되도록 Ag 페이스트로 평면 코일을 형성하고, 또한 다시 상기 자성 재료 페이스트를 사용하여 소정 두께의 제2 자성층을 형성함으로써, 각 실시예 3∼11에 따른 평면 자기 소자로서의 인덕터를 조제했다.

또한, 실시예 3, 5에서는 자성 입자의 입경이 조대한 것을 사용하고 있는 한편, 실시예 4에서는 입경이 극미세한 자성 입자를 사용했다. 실시예 6에서는 자성층에서의 자성체의 점유율을 저하시킨 예이다. 또한, 실시예 7에서는 Co계 아몰퍼스 합금제 자성 입자를 사용하고, 실시예 8에서는 페라이트 합금제 자성 입자를 사용했다. 실시예 9에서는 2층의 Ag 인쇄층으로 이루어지는 두께 80㎛의 평면 코일을 사용했다. 실시예 10에서는 제1 및 제2 자성층의 두께를 각각 200㎛로서 두껍 게 형성했다. 실시예 11에서는 양 자성층의 두께를 각각 200㎛로서 두껍게 형성 함과 함께, 2층의 Ag 인쇄층으로 이루어지는 두께 80㎛의 평면 코일을 사용했다.

얻어진 각 인덕터의 특성을 표 1에 나타낸다.

[실시예 12]

실시예 1과 마찬가지로 물 아토마이즈법에 따라서, 센더스트 용탕을 분산 냉각 처리하여 자성 입자를 제작했다. 이와 같이 하여 얻어진 자성 입자는 평균 입경(체적으로 50%)이 28㎛이었다. 또한 그물코가 63㎛인 체로 걸러냄으로써, 63㎛ 언더의 미립자만을 선택했다. 그 후 유기 바인더의 함유량이 1.4 질량%로 되도록 자성 입자에 대하여 첨가하고 혼합하여 자성 재료 페이스트를 제작했다. 다음으로, 이 자성 재료 페이스트를 이용하여, 실시예 1에서 사용한 Si 기판 상에 100㎛ 두께의 패턴화된 10㎜×10㎜의 자성 시트를 인쇄하고, 100℃에서 30분간 건조하고, 150℃에서 60분간 소성함으로써 제1 자성층(3)을 형성했다.

또한, 상기 유기 바인더로서는, 니트로셀룰로오스, 에틸셀룰로오스, 카르복시메틸셀룰로오스 등의 셀룰로오스 유도체, 아크릴 수지, 케톤 수지, 요소 수지, 멜라민 수지, 폴리비닐부티랄, 석유 수지, 폴리에스테르, 알키드 수지, 아크릴 수지, 폴리아미드, 폴리우레탄, 말레산 수지, 폴리비닐아세테이트, 폴리비닐알코올, 폴리에틸렌, 실리콘폴리머(메틸시로키산, 메틸페닐시로키산) 폴리스틸렌, 부타디엔/스틸렌 코폴리머, 비닐피롤리든, 폴리에테르, 에폭시 수지, 아릴 수지, 페놀포름알데히드 수지, 폴리이미드, 로진 수지, 폴리카보네이트 수지, 다마르, 코파이바발삼 등의 유기물을 이용할 수 있다. 유기물에 대해서는 절연성이 있으면, 이에 한 정되는 것은 아니다.

다음으로, 상기 제1 자성층(3)의 상면에, Ag 페이스트를 스파이럴 형상으로 패턴화하여 인쇄했다. 본 실시예 12에서는, 코일의 배선폭 B가 300㎛이며, 코일 배선끼리의 간극 W가 125㎛이며, 코일의 권취수가 8턴이며, 코일 배선의 두께가 40㎛인 평면 코일(4)을 제작했다.

다음으로 상기 평면 코일(4)을 덮도록, 다시 자성 재료 페이스트를 인쇄하고, 평면 코일(4)부에서의 자성층의 두께가 100㎛로 되도록 자성 시트 패턴을 형성하고, 제2 자성층(5)을 형성했다. 이 때, 자성 패턴에는, 코일(4)의 단자(6)에 상당하는 부위에 개구를 형성했다. 이에 의해 인덕터의 두께 H가 240㎛이며, Si 기판(2)이 들어간 두께 T가 300㎛인 평면 자기 소자를 작성했다.

그 후, 에틸셀룰로오스를 BCA(부틸카르비톨아세티이트)에 용해한 용액 내에, 상기한 바와 같이 하여 인덕터를 인쇄한 Si 기판(기재)마다 디프했다. 10분간 방치 후, 기재마다 취출하고, 건조시킴으로써, 취성을 저감한 실시예 12에 따른 평면 자기 소자를 조제했다.

이 인덕터를 디프하는 용액은, 수지 성분으로서의 니트로셀룰로오스, 에틸셀룰로오스, 카르복시메틸셀룰로오스 등의 셀룰로오스 유도체, 아크릴 수지, 케톤 수지, 요소 수지, 멜라민 수지, 폴리비닐부티랄, 석유 수지, 폴리에스테르, 알키드 수지, 아크릴 수지, 폴리아미드, 폴리우레탄, 말레산 수지, 폴리비닐아세테이트, 폴리비닐알코올, 폴리에틸렌, 실리콘폴리머(메틸시로키산, 메틸페닐시로키산) 폴리스틸렌, 부타디엔/스틸렌 코폴리머, 비닐피롤리든, 폴리에테르, 에폭시 수지, 아릴 수지, 페놀포름알데히드 수지, 폴리이미드, 로진 수지, 폴리카보네이트 수지, 다마르, 코파이바발삼 등의 유기물과, 이들을 용해하거나, 혹은 균일하게 분산하는 용매로 이루어지는 용액이면 아무런 한정되는 것은 아니다.

얻어진 인덕터의 특성 및 핸들링 시의 흠집 균열, 박리 상태를 표 1에 나타낸다.

또한, 디핑함으로써, 충분히 근접한 자성 미립자 간에 유기 바인더를 충전할 수 있어, 미립자끼리의 취약한 결합이 아니고, 강고한 접착제가 공극에 존재하는 접합 구조로 되기 때문에, 충분한 강성과 취급성을 실현하는 유연성을 인덕터에 부여할 수 있어, 자성층의 흠집 균열이나 박리 등이 발생하지 않고, 또한 높이가 낮아지는 것이 가능하게 되었다.

본 실시예 12와 같이 고투자율의 자성 재료 입자를 이용한 인덕터는 높이가 낮아지는 것이 가능하다. 특히 본 실시예 12에서는, 인덕터는 총 두께 0.3㎜로 되고, 스위칭IC 등의 반도체 칩와 동등한 두께로 되므로, 이들의 반도체 칩과 일체화하여 패키징함으로써, 도 6∼도 8에 도시한 바와 같은 인덕터 내장의 IC 패키지를 실현할 수 있다. 예를 들면, 상기 인덕터에 의해 원 패키지화된 높이가 낮은 DC-DC 컨버터 IC 패키지를 실현할 수 있다.

[실시예 13]

기체로서의 Si 기판 대신에 두께 25㎛의 폴리이미드 필름을 사용하고, 표 1에 나타내는 형상비 및 평균 입경을 갖는 자성 입자를 사용하고, 또한 마지막으로 실시예 12와 마찬가지의 디프 처리를 실시한 점 이외에는 실시예 1과 마찬가지로 처리함으로써 실시예 13에 따른 평면 자기 소자로서의 인덕터를 조제했다.

[실시예 14]

표 1에 나타내는 형상비 및 평균 입경을 갖는 센더스트 자성 입자를 사용하고, 기체로서의 Si 기판 대신에 두께 25㎛의 폴리이미드 필름을 사용한 점 이외에는 실시예 1과 마찬가지로 처리함으로써 인덕터를 조제했다. 그 후, 에틸셀룰로오스를 BCA(부틸카르비톨아세티이트)에 용해한 용액을 상기한 바와 같이 하여 형성한 인덕터에 대하여, 외부 단자 부분을 마스크 등으로 피복한 상태에서 내뿜어 도포한 후, 건조시킴으로써, 취성을 저하시킨 실시예 14에 따른 평면 자기 소자를 조제했다.

이 인덕터에 분무하는 용액은, 수지 성분으로서의 니트로셀룰로오스, 에틸셀룰로오스, 카르복시메틸셀룰로오스 등의 셀룰로오스 유도체, 아크릴 수지, 케톤 수지, 요소 수지, 멜라민 수지, 폴리비닐부티랄, 석유 수지, 폴리에스테르, 알키드 수지, 아크릴 수지, 폴리아미드, 폴리우레탄, 말레산 수지, 폴리비닐아세테이트, 폴리비닐알코올, 폴리에틸렌, 실리콘폴리머(메틸시로키산, 메틸페닐시로키산) 폴리스틸렌, 부타디엔/스틸렌 코폴리머, 비닐피롤리든, 폴리에테르, 에폭시 수지, 아릴 수지, 페놀포름알데히드 수지, 폴리이미드, 로진 수지, 폴리카보네이트 수지, 다마르, 코파이바발삼 등의 유기물과, 이들을 용해하거나, 혹은 균일하게 분산하는 용매로 이루어지는 용액이면, 특별히 한정되는 것은 아니다. 또한, 내뿜기 이외에 인쇄함으로써 자성 표면으로부터 침투시키는 방법에 의해 자성 미립자 간에 유기 바인더를 충전하여도 된다.

얻어진 평면 자기 소자로서의 인덕터의 특성 및 핸들링 시의 흠집 균열, 박리 상태를 표 1에 나타낸다.

[실시예 15]

원자비로 (Co0.90Fe0.05Mn0.02Nb0.03)71-Si15-B14로 이루어지는 합금 조성을 갖는 용탕 재료를, 도가니로부터 분출하고 동시에 불활성 가스를 내뿜고, 또한 수중에 투입하는 물가스 아토마이즈법에 의해 급냉함으로써, 표 1에 나타내는 형상비 및 평균 입경을 갖는 아몰퍼스 자성 입자를 제작했다.

이와 같이 하여 얻어진 자성 입자는 평균 입경(체적으로 50%)이 14㎛이었다. 이 자성 입자를, 그물코가 32㎛인 체로 걸러냄으로써, 32㎛ 언더의 미세한 자성 입자만을 선택했다. 그 후, 셀룰로오스계 유기 바인더의 함유량이 0.9 질량%로 되도록 자성 입자와 혼합하여 페이스트를 제작했다. 다음으로, 이 페이스트를 사용하여 두께 60㎛인 Si 기판(2) 상에 100㎛ 두께의 패턴화된 10㎜×10㎜의 자성 시트를 제1 자성층(3)으로서 인쇄했다.

다음으로, 실시예 2에서 형성한 도금 코일 대신에 두께 30㎛의 동박을 형으로 펀칭하여 형성되어 실시예 2의 펀칭 코일로 동일한 치수 및 형상을 갖는 Cu박 평면 코일을, 상기 제1 자성층(3) 표면에 접착한 이후에는 실시예 2와 마찬가지로 코일(4) 표면에 제2 자성층을 형성함으로써 실시예 15에 따른 평면 자기 소자를 조제했다.

[비교예 1]

실시예 1에서 사용한 센더스트를 분쇄함으로써, 장축과 장축(Lc)에 직교하는 단축의 길이(Sc)의 비 Sc/Lc가 0.4인 편평한 자성 입자를 제작했다. 이 자성 입자를 그물코가 63㎛인 체로 걸러냄으로써, 63㎛ 언더의 미세한 자성 입자만을 선택했다. 그 이외에는 실시예 1과 마찬가지로 처리함으로써, 제작한 것을 비교예 1에 따른 평면 자기 소자를 조제했다.

[비교예 2]

원자비로 (Co0.90Fe0.05Mn0.02Nb0.03)71-Si15-B14로 이루어지는 조성을 갖는 아몰퍼스 자성 입자를, 그물코가 32㎛인 체로 걸러냄으로써, 32㎛ 이하의 미세한 자성 입자만을 선택했다. 그 이외에는 실시예 2와 마찬가지로 처리하여 비교예 2에 따른 평면 자기 소자를 조제했다.

[실시예 16]

표 1에 도시한 바와 같이, 장축 길이(L) 및 단축 길이(S)가 모두 매우 미세한 센더스트 자성 입자를 사용한 점 이외에는 실시예 1과 마찬가지로 처리하여 실시예 16에 따른 평면 자기 소자를 조제했다.

[실시예 17]

표 1에 도시한 바와 같이, 장축 길이(L) 및 단축 길이(S)가 모두 큰 조대한 센더스트 자성 입자를 사용한 점 이외에는 실시예 1과 마찬가지로 처리하여 실시예 17에 따른 평면 자기 소자를 조제했다.

[실시예 18]

표 1에 도시한 바와 같이, 자성 입자 내에 함유되는 유기 바인더의 함유량을 높여서 자성층에서의 자성체의 점유율을 저하시킨 점 이외에는 실시예 1과 마찬가 지로 처리하여 실시예 17에 따른 평면 자기 소자를 조제했다.

[실시예 19]

표 1에 도시한 바와 같은 형상비 및 평균 입경을 갖는 자성 입자를 사용한 점 및 마지막에 디프 처리를 실시하지 않는 점 이외에는 실시예 13과 마찬가지로 처리하여 실시예 19에 따른 평면 자기 소자를 조제했다.

상기한 바와 같이 조제된 각 실시예 및 비교예에 따른 평면 자기 소자로서의 인덕터의 인덕턴스 특성, 직류 저항, 성능 계수(Q값) 및 핸들링성(흠집 균열, 박리 상태)을 측정한 결과를 표 1에 나타낸다.

여기서 표 1에서 인덕터 두께 H는, 도 3에 도시한 바와 같이, 평면 자기 소자(1)의 제1 자성층(3) 하단으로부터 제2 자성층 상단까지의 거리를 말한다.

또한 자성 입자의 형상비 S/L은 하기와 같이 측정된다. 즉, 인덕터 자성층(3, 5)의 막면과 평행하고 또한 평면 코일(4)을 포함하는 단면 조직에서 코일 간의 영역 300㎛×300㎛를 임의로 3개소 관찰하고, 각 자성 입자의 단면에서, 가장 긴 대각선을 장축 길이로 하고, 장축과 직교하고, 또한 장축의 중점과 교차하는 선분에서의 입자의 길이를 단축 길이로 하고, 해당 관찰 영역에서 얻어진 단축 길이의 평균값, 장축 길이의 평균값 및 그 비의 평균값을 각각 S, L, S/L으로 한다. 또한, 관찰 영역 내의 각 자성 입자의 단축과 장축의 산술 평균을 평균 입경으로 한다.

또한, 각 평면 자기 소자의 평가 항목의 측정 방법은 하기와 같다. 즉, 각 평면 자기 소자의 인덕턴스는, 임피던스 애널라이저를 사용하여, 그 여자 전압을 0.5V로 하고, 측정 주파수를 10㎒로 한 조건에서 측정했다. 또한, 직류 저항은 테스터를 사용하여 측정했다. 마찬가지로, 평면 코일의 성질 계수 Q(Quality Factor)는, 임피던스 애널라이저를 사용하고, 그 여자 전압을 0.5V로 하고, 측정 주파수를 10㎒라고 한 조건에서 측정했다. 또한, 핸들링 특성은, 각 인덕터 작성의 전체 공정 종료 시에, 자성층의 개소에서 파손 등을 생기게 하여 불량품으로 된 것의 비율이 5% 미만인 경우를 ◎로 평가하고, 8% 미만인 경우를 ○로 평가하고, 7% 미만 △로 평가하고, 10% 이상 ×로 평가했다. 평가 측정 결과를 하기 표 1에 나타낸다.

상기 표 1에 나타내는 결과에서 명백해진 바와 같이, 장축 길이(L)와 장축에 직교하는 단축의 길이(S)의 비인 형상비 S/L이 0.7∼1인 자성 미립자가 평면 코일의 배선 간의 간극에 충전되어 형성되어 있는 각 실시예에 따른 평면 자기 소자에 따르면, 평면 코일에 발생하는 자계에 대한 투자율을 향상시킬 수 있어, 인덕턴스가 향상된 높이가 낮은 인덕터로서의 평면 자기 소자가 실현된다.

또한, 상기한 바와 같이 조제한 평면 자기 소자와, 제어 IC, 전계 효과 트랜지스터(FET) 등의 반도체 칩을 동일 기판 또는 동일 패키지 상의 평면 방향 또는 높이 방향으로 실장하여 원 패키지화하는 것도 가능하게 되고, 기능 소자의 고밀도 실장도 가능해져서, 반도체 디바이스의 소형화 및 고기능화에 현저한 효과를 발휘한다.

특히 스파이럴 코일을 배치한 평면 자기 소자에서는, 형상비가 소정 범위의 미세한 자성 입자를 극소량의 유기 바인더로 페이스트화하여 코일 배선 간에 충전한 경우, 미세한 자성 입자끼리를 유기물과 같은 절연체로 덮는 일 없이, 자성 입자끼리를 가장 근접한 상태로 하게 하는 것이 가능하여, 투자율의 저하를 억제할 수 있다. 이 때문에, 특히 큰 인덕턴스 값을 얻을 수 있다.

또한, 실시예 12∼13과 같이 디핑 처리를 실시함으로써, 충분히 근접한 자성미립자 간에 유기 바인더를 충전하는 것이 가능하게 되어, 미립자끼리의 취약한 결합이 아니고, 강고한 접착제가 공극에 존재하는 것이기 때문에, 충분한 강성과 취급 상 문제가 없는 유연성을 인덕터에 부여할 수 있고, 또한 자성층의 흠집 균열이나 박리 등이 발생하지 않고, 또한 높이가 낮아지는 것이 가능하게 된다.

한편, 코일 배선 간에 충전하는 자성 입자의 형상비(S/L)가 규정 범위 외이면, 어느쪽의 자성 재료를 사용해도 인덕턴스가 낮아지는 것이 재확인되었다.

상기 본 발명에 따른 평면 자기 소자에 따르면, 장축 길이(L)와 장축에 직교하는 단축의 길이(S)의 비인 형상비 S/L이 0.7∼1인 자성 미립자가 평면 코일의 배선 간의 간극에 충전되어 형성되어 있기 때문에, 평면 코일에 발생하는 자계에 대한 투자율을 향상시킬 수 있어, 인덕턴스가 향상된 높이가 낮은 인덕터로서의 자기 소자가 실현된다.

또한, 상기한 바와 같이 조제한 평면 자기 소자와, 제어 IC, 전계 효과 트랜지스터(FET) 등의 반도체 칩을 동일 기판 또는 동일 패키지 상의 평면 방향 또는 높이 방향으로 실장하여 원 패키지화하는 것도 가능하고, 기능 소자의 고밀도 실장도 가능해져서, 반도체 디바이스의 소형화 및 고기능화에 현저한 효과를 발휘한다.

Claims

제1 자성층과 제2 자성층 사이에 평면 코일을 배설한 평면 자기 소자로서,

장축의 길이를 L, 장축에 직교하는 단축의 길이를 S로 했을 때의 형상비 S/L이 0.7∼1인 자성 입자가 상기 평면 코일의 코일 배선끼리의 간극에 충전되어 있고,

상기 평면 코일의 코일 배선끼리의 간극을 W㎛로 했을 때에, 상기 자성 입자의 평균 입경이 (W/2)㎛ 이하이고,

상기 평면 자기 소자의 두께가 0.5mm 이하이고,

상기 간극 W가 200㎛ 이하이며, 상기 간극 W에 충전되는 자성 분말의 평균 입경이 0.5㎛이상인 것을 특징으로 하는 평면 자기 소자.
삭제
제1항에 있어서,

상기 평면 코일의 코일 배선끼리의 간극에의 상기 자성 입자의 충전율이 30vol% 이상인 것을 특징으로 하는 평면 자기 소자.
제1항에 있어서,

상기 자성 입자는, 아몰퍼스 합금, 결정 연자성 합금, 페라이트 중 적어도 1종으로 이루어지는 것을 특징으로 하는 평면 자기 소자.
제1항에 있어서,

상기 제1 자성층과 상기 제2 자성층은, 자성 분말과 수지와의 혼합물로 이루어지는 것을 특징으로 하는 평면 자기 소자.
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제1항에 있어서,

상기 평면 코일은, 금속 분말과 수지와의 혼합물로 이루어지는 것을 특징으로 하는 평면 자기 소자.
제1항에 있어서,

상기 자성 입자는 수지 바인더를 20질량% 이하 혼합한 자성 혼합물인 것을 특징으로 하는 평면 자기 소자.
제1항에 있어서,

상기 코일 배선끼리의 간극에 자성 입자가 충전되어 자성층이 형성된 후에, 자성층에 수지 바인더가 침투한 상태에서 건조되어 있고, 건조 후의 자성층에서의 수지 바인더의 함유량이 0∼20 질량%인 것을 특징으로 하는 평면 자기 소자.
제1항의 평면 자기 소자를 이용한 것을 특징으로 하는 전원 IC 패키지.
제10항에 있어서,

IC 일체형인 것을 특징으로 하는 전원 IC 패키지.